KR100217277B1 - Pdp-tv의 sdram 인터페이스. - Google Patents

Abstract

본 발명은 PDP-TV에서 화면에 디스플레이 되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 정적램(SRAM)이나 동적램(DRAM)을 사용하지 않고 동기동적램(SDRAM)을 이용하여 PDP-TV의 프레임 데이터를 저장하고 읽어내는 PDP-TV의 SDRAM 인터페이스 장치가 개시되어 있다.

PDP-TV의 프레임 데이터를 저장하고 읽어내는데 있어서 1M×8비트×2뱅크로 이루어진 SDRAM을 사용하며, SDRAM의 메모리 어레이부는 2048개의 행과 512개의 열로 구성되어 있고 또한, 라인메모리에 저장된 데이터는 클럭에 동기가 되어있으므로 행 어드레스와 열 어드레스를 한 번 인가시키면 끊임없이 데이터가 출력되며, 이 출력데이터를 1066클럭 구간동안 여유있게 기록할 수 있기 때문에 행 어드레스를 변환하는게 가능하므로, 필요한 메모리의 양을 줄일 수 있고, 엑세스 속도를 빠르게 하는 효과가 있다.

Description

PDP-TV의 SDRAM 인터페이스.

본 발명은 PDP-TV에서 화면에 디스플레이 되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 정적램(SRAM)이나 동적램(DRAM)을 사용하지 않고 동기동적램(이하 'SDRAM'이라 칭함)을 이용하여 PDP-TV의 데이터를 저장하고 읽어내는 PDP-TV의 SDRAM 인터페이스장치에 관한 것이다.

일반적으로, 종래의 영상신호 처리용 메모리로는 DRAM 또는 SRAM 등의 랜덤 엑세스 메모리(Random Access Memory)가 많이 사용되었다.

도 1은 종래의 DRAM에 대한 예시를 표시하는 블록도이고, 도 2는 도 1에 표시한 DRAM의 주요부분에 관한 구성을 구체적으로 표시한 구성도이다.

도 1에 도시한 메모리배열(1)은 도 2에 보인 바와같이, 복수의 비트선(BL)쌍 BL1∼BL8과 비트선 쌍을 교차하는 복수의 워드선(WL) 및 비트선 쌍과 워드선과의 교점에 설치된 복수의 메모리셀(MC)을 포함한다. 또한 복수의 비트선 쌍은 각각 4개의 비트선 쌍을 포함하는 복수의 비트선 그룹 BG1과 BG2로 구분된다. 제 2도에 있어서 비트선쌍 BL1-BL4는 비트선 그룹 BG1을 구성하고, 비트선쌍 BL5-BL8은 비트선 그룹인 BG2를 구성한다. 복수의 워드선은 제 1도에 표시된 행 디코더(2)에 접속된다. 상기 행 디코더는 복수의 워드선 중에서 어느 것을 선택하고, 선택된 워드선을 활성화한다. 결국 행 디코더는 선택된 워드선의 전위를 하이레벨로 하고 선택되지 않은 워드선의 전위를 로우레벨로 한다.

제 1도에 표시된 감지증폭기(Sense Amplifier)그룹(3)은 도 2에 있어서, 각각의 비트선 쌍에 접속된 복수의 감지 증폭기를 포함하며, 각 감지증폭기는 대응하는 비트선쌍 상의 전위차를 감지하고 증폭한다. 또한, 제 1도에 표시된 열 선택회로그룹(4)은 각각 비트선 그룹에 대응하여 설치된 복수의 열 선택회로를 포함한다. 제 2도내에서 비트선 그룹 BG1에 대응하여 설치된 열 선택회로 SL1과 비트선 그룹 BG2에 대응하여 선택된 열선택회로 SL2로 표시된다. 각 열 선택회로는 각 비트선 그룹내의 4개의 비트선 쌍에 대응하여 4조의 전달게이트(TG:Transfer Gate)를 포함하므로, 각 비트선 그룹내의 4개의 비트선 쌍에 대응한 4조의 전달게이트는 4개의 입출력선쌍(I01-I04)에 각각 접속된다.

또한, 열 디코더(5)는 비트선 그룹 중에서 어느 하나를 선택한 후 대응하는 열 선택회로내의 4조의 전달게이트를 동시에 도통상태로 한다. 제 2도에 있어서 열 디코더(5)에서 발생되는 열 선택신호 CSL1은 열 선택회로 SL1내의 4조의 전달게이트에 주어지고 한편, 열 선택신호 CSL2가 발생하면 열 선택신호 SL2내의 4조의 전달게이트에 주어진다.

제 1도에 있어서 메모리블록(B1)은 입력버퍼(6), 4비트 직렬·병렬 변환회로(7), 기록버퍼(8), 전치증폭기(Preamplifier:9), 4비트의 병렬·직렬 변환회로(10)와 출력버퍼(11)로 이루어진다.

상기의 입력버퍼(6), 직렬·병렬 변환회로(7) 및 기록버퍼(8)는 데이터 쓰기동작에서 동작하며, 전치증폭기(9), 병렬·직렬 변환회로(10) 및 출력버퍼(11)는 데이터 읽기동작에서 동작한다. 반도체칩(CH)상에는 행 어드레스버퍼(12), 열 어드레스버퍼(13), 제어신호버퍼(14), 클럭버퍼(15), 어드레스카운터(16) 및 타이밍발생회로(17)가 설치되며, 상기 행 어드레스버퍼(12)는 외부에서 주어진 어드레스신호(ADD)를 타이밍발생회로에서 행 어드레스신호로 행 디코더(2)에 인가한다. 또한, 열 어드레스버퍼(13)는 외부에서 주어진 어드레스신호를 소정의 타이밍에서 열 어드레스신호로서 어드레스카운터에 인가한다. 한편, 제어신호버퍼(14)는 외부 행 어드레스스트로브신호(/RAS), 외부 열 어드레스스트로브신호(/CAS), 외부기록 인에이블신호(/WE) 및 외부출력 인에이블신호(/OE)를 입력한 후 일정한 신호로 타이밍 발생회로(17)에 인가한다.

또한, 클럭버퍼(15)는 외부에서 주어진 클럭신호를 받아서 같은 신호를 칩 내부의 각 회로에 인가하며, 어드레스카운터(16)는 시작 어드레스로서 열 어드레스버퍼(13)에서 주어진 열 어드레스신호를 받고, 클럭신호에 반응하여 변화시킨다.

상기 어드레스카운터(16)는 2개의 비트 A0와 A1을 포함하는 열 어드레스신호를 발생하며, 이는 직렬·병렬 변환회로(7)와 병렬·직렬 변환회로(10)에 주어진다. 이 열 어드레스 신호내의 다른 비트(A2-An)는 열 디코더(5)에 주어지며, 타이밍발생회로(17)는 칩내의 각 회로를 제어하기 위한 각종 제어신호를 발생한다.

제 1도와 제 2도에 표시된 DRAM의 랜덤엑세스모드의 동작을 상세히 설명하고자 한다.

행 디코더(2)는 행 어드레스신호에 응답하여 메모리배열(1)내의 워드선 중에서 1개를 선택해서 그 전위를 하이(High)로 하고, 선택된 워드선에 접속된 메모리 셀로부터 대응되는 비트선 상에 데이터가 읽어진다. 상기 읽은 데이터는 감지증폭기그룹(3)내에 포함된 감지증폭기에 의해 감지된 후 증폭되어 유지된다. 또한, 열 디코더(5)는 어드레스카운터(16)를 통하여 주어진 열 어드레스신호의 비트(A2-An)에 반응하여 대응하는 열 선택회로를 활성화하기 위해 비트선 그룹 중에서 하나를 선택한다. 상기에서 선택된 비트선그룹내의 4개의 비트선 쌍이 열선택회로를 통하여 4개의 입출력 선쌍(I01-I04)에 각각 접속된다.

한편, 데이터 판독동작에서, 선택된 비트선그룹내의 4개의 비트선쌍위의 4비트 데이터가 4개의 입출력선쌍(I01-I04)을 통한 후 증폭을 위해 전치증폭기(9)에 인가된다. 인가된 신호가 전치증폭기(9)에서 증폭된 후, 4비트의 데이터는 판독데이터버스(RDB1-RDB4)에 각각 인가된다. 병렬·직렬 변환회로(10)는 열 어드레스신호의 2개 비트 A0와 A1에 반응하여 판독 데이터버스(RDB1-RDB4)상의 4비트의 데이터 중에서 1개를 출력버퍼(11)에 인가한다. 그 결과 데이터가 출력버퍼(11)에서 입출력 단자(I/O)에 제공된다.

또한, 데이터 기록동작시에는 입출력 단자에 순차적으로 외부에서 데이터가 주어지며, 상기 데이터는 입력버퍼(6)를 통하여 직렬·병렬 변환회로(7)에 순차적으로 인가되며, 직렬·병렬 변환회로는 데이터를 병렬데이터에 변환하고 기록버퍼(8)에 같은 것을 준다. 그것에 의해 데이터는 4개의 입출력선쌍(I01-I04)에 읽어낼 수 있다.

열 선택회로가 외부에서 인가된 어드레스신호에 따라 랜덤하게 활성화된 모드를 페이지모드라 하며, 시작어드레스를 지정하는 어드레스신호만이 어드레스카운터(16)에 설정하고 그 후에 어드레스카운터로부터 발생된 어드레스신호에 의해 열 선택회로가 순차적으로 활성화되는 모드를 직렬모드라한다. 한편, 감지증폭기그룹(3)은 일반적으로 수천 비트의 데이터가 유지되기 때문에 페이지모드와 직렬모드가 고속으로 엑세스하는 것이 가능하다. 특히 직렬모드에서 1개의 열 선택회로의 활성화에 의해 얻어진 복수의 데이터는 병렬·직렬 변환하는 것에 의해 또는 시분할동작(파이프라인 제어)을 수행하는 것에 의해 시리얼엑세스의 속도가 더욱 증가된다.

도 3은 도 1과 도2에 표시된 DRAM의 주요부분을 나타낸다.

도 2에 있어서, 비트선 그룹 BG1은 비트선쌍 BL1-BL4를 포함하고 비트선 그룹 BG2는 비트선쌍 BL5-BL8을 포함하며, 비트선 그룹 BG3은 비트선쌍 BL9-BL12 및 비트선 그룹 BG4는 비트선쌍 BL5-BL16을 포함한다. 한편, 비트선쌍BL1-BL16에 할당된 열 어드레스는 각각 Y1-Y16에 의해 지정되며, 비트선 그룹 BG1내의 비트선쌍 BL1-BL4는 열 선택회로 SL1을 통하여 입출력선쌍(I01-I04)에 각각 접속된다. 또한, 상기 비트선 그룹 BG2내의 비트선쌍 BL5-BL8은 열 선택회로 SL2를 통하여 입출력선쌍 I01-I04에 각각 접속되며, 비트선 그룹 BG4내의 비트선쌍 BL13-BL16은 열 선택회로 SL4를 통하여 입출력선쌍 I01-I04에 각각 접속된다. 상기 설명에서와 같이 입출력선쌍 I01-I04는 모든 비트선 그룹에 공통이다. 따라서, 다수의 열 선택회로의 동시 활성화가 불가능하며, 직렬모드시에 시작어드레스는 어드레스카운터(16)내에 설정되고 시작어드레스에 대응하는 1개의 열 선택회로가 활성화된다.

또한 도 4에 도시한 바와같이, 시작어드레스가 Y1-Y4에 설정되면 열 선택회로 SL1이 최초에 활성화된다. 상기의 시작어드레스 Y1과 열 선택회로 SL1이 활성화되면 열 어드레스Y1, Y2, Y3, Y4가 순차적으로 엑세스되고, 시작어드레스 Y2와 열 선택회로 SL1이 활성화되면 열 어드레스 Y2, Y3, Y4가 순차적으로 엑세스되며, 시작 어드레스 Y3와 SL1이 활성화되면 Y3, Y4 및 시작 어드레스 Y4에 설정되고 열 선택회로 SL1이 활성화되면 열 어드레스 Y4만이 엑세스된다. 따라서, 다른 열 선택회로의 활성화의 요구없이 엑세스될 수 있는 범위는 시작 어드레스에 달려있다. 특히 시작어드레스가 예를 들어 Y4에 설정되었다면 다음 열 어드레스를 엑세스하기 위하여 다른 열 선택회로를 활성화할 필요가 있다. 이는 열 선택회로의 활성화로부터 전치 증폭기 동작까지의 시간이 비트레이트를 결정한다는 문제가 있다. 이 문제는 도 5와 도 6을 참조하여 아래에 설명될 것이다.

도 5는 직렬모드내에서 시작 어드레스가 Y1에 설정될 때 동작을 표시하는 타이밍챠트이고, 도 6은 직렬모드내에서 시작어드레스가 Y4에 설정될 때 동작을 표시하는 타이밍챠트이다. 도 5와 도 6에 있어서, D1-D12는 각각 비트선쌍BL1-BL12(도2, 도3)에 읽어낸 데이터를 표시한다.

외부 행 어드레스스트로브신호(/RAS)가 로우(Low)에 하강하면 외부에서 주어진 어드레스신호(ADD)가 행 어드레스신호(AX)에서 행 디코더(2)에 주어진다. 그것에 의해 1개의 워드선이 활성화된다. 그 후 외부 열 어드레스스트로브신호(/CAS)가 로우에 하강하면 외부에서 주어진 어드레스신호(ADD)가 열 어드레스신호(AY)로서 어드레스카운터(16)에 주어진다. 상기 어드레스카운터(16)는 열 어드레스 신호(AY)내의 2개의 비트 A0와 A1을 병렬·직렬 변환회로(10)에 주고 다른 비트(A2-An)를 열 디코더(5)에 준다.

도 5에 있어서 열 어드레스신호 AY가 열 어드레스 Y1을 지정한다면 시작 어드레스는 Y1에 설정된다. 우선 열 디코더(5)는 열 선택신호 CSL1을 하이에 상승시키고 열 선택회로 SL1을 활성화한다. 그것에 의해 비트선쌍(BL1-BL4)상의 데이터(D1-D4)는 입출력선쌍(I01-I04)에 각각 읽어진다. 상기 데이터(D1-D4)는 전치증폭기(9)를 통하여 읽기 데이터버스(RDB1-RDB4)에 주어진다. 어드레스카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다. 병렬·직렬 변환회로(10)는 데이터(D1-D4)를 순차적으로 선택하고 동일한 것이 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 출력버퍼(11)에 인가한다. 그것에 의해 데이터(D1-D4)가 출력 데이터 Dout로서 입출력단자(I/O)에서 직렬로 공급된다. 열 디코더(5)가 열 선택신호(CSL2)를 하이(High)에 상승시킬 때 같은 모양으로 하여 데이터(D5-D8)가 입출력선쌍(I01-I04)에 읽어진다. 그 데이터(D5-D8)는 전치증폭기(9)를 통하여 각각 읽기 데이터 버스(RDB1-RDB4)에 주어진다. 어드레스카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다.

병렬·직렬 변환회로(10)는 데이터(D5-D8)를 순차적으로 선택하고 동일한 것이 얼 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 출력버퍼(11)에 인가한다. 그것에 의해 데이터(D5-D8)가 출력데이터 Dout로서 입출력 단자에서 직렬로 공급되며, 이 방법에 있어서 입출력 단자에 데이터가 직렬로 읽어진다.

도 6에 도시된 바와같이, 열 어드레스신호(AY)가 열어드레스(Y4)를 지정한다면, 시작 어드레스가 Y4에 설정된다. 이 경우에도 열 디코더(5)가 우선 열 선택신호(CLS1)를 하이에 상승시키고 열 선택회로(SL1)를 활성화한다. 그것에 의해 비트선쌍(BL1-BL4)상의 데이터(D1-D4)가 입출력선쌍(I01-I04)에 각각 읽어지게 되고, 데이터(D1-D4)는 열 어드레스신호내의 2개의 비트 A0와 A1에 반응하여 전치증폭기(9)를 통하여 데이터(RDB1-RDB4)에 인가된다.

병렬·직렬 변환회로(10)는 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 데이터 D4를 선택하고 동일한 것을 출력버퍼(11)에 인가한다. 상기 데이터(D4)가 출력데이터 Dout라 하여 입출력 단자에서 출력된다. 다음에 열 디코더가 열 선택신호(CSL2)를 하이에 상승시킬 때 같은 방법으로 데이터(D5-D8)가 입출력 선쌍(I01-I04)에 읽어지게 된다. 데이터(D5-D8)는 전치증폭기를 통하여 읽기 데이터 버스(RDB1-RDB4)에 각각 주어진다. 어드레스카운터(16)는 클럭버퍼(15)에서 주어진 클럭신호(CLK)에 반응하여 열 어드레스신호(AY)를 순차적으로 카운트업한다.

병렬·직렬 변환회로(10)는 열 어드레스신호(AY)내의 2개의 비트 A0와 A1에 반응하여 데이터(D5-D8)를 순차적으로 선택하여 동일한 것을 출력버퍼에 인가한다. 상기 데이터(D5-D8)가 출력 데이터 Dout라하여 입출력단자에서 직렬로 출력된다. 이 경우 열 선택신호(CSL1)가 로우에 하강한 후에만 열 선택신호(CSL2)가 하이로 상승될 수 있다. 또 2개의 열 선택신호가 동시에 온 상태로 변화하는 것을 피하기 위하여 열 선택신호(CSL1)의 하강과 열 선택신호(CSL2)의 상승사이에 간격이 요구된다.

도 5에 표시한 바와같이, 열 어스레스신호(AY)가 열 어드레스(Y1)를 지정한다면 출력 데이터간에 갭이 생기지 않고, 따라서 비트레이트가 낮아지지 않는다. 그러나 도 6에 표시한 바와 같이 열 어드레스신호(AY)가 열 어드레스(Y4)를 지정한다면 입출력단자에서 출력되는 데이터 D4와 D5사이에 갭이 발생된다.

이와 같이 어떤 비트선 그룹내의 1개의 비트선 쌍과 다른 비트선 그룹 내의 1개의 비트선 쌍이 연속적으로 선택될 때 데이터 갭이 생기며, 이는 엑세스 속도와 비트레이트의 저하를 가져오는 문제점이 있다.

따라서 상기 문제점을 해결하기 위하여 본 발명이 창안된 것으로서, 본 발명의 목적은 PDP-TV에서 853×480의 해상도를 갖는 영상정보들을 1M×8비트×2뱅크로 구성된 SDRAM을 이용하여 영상정보들에 대한 데이터를 저장하고 읽어내므로서 메모리의 양을 줄이는 한편, 빠른 속도를 제공하는데 있다.

도 1은 종래의 기술에서 DRAM의 전체구성을 표시하는 블럭도.

도 2는 도 1내에서 DRAM의 주요부의 상세한 구성을 표시한 도면.

도 3은 도 2에 표시한 구성의 주요부만을 개략적으로 표시한 도면.

도 4는 다른 열 선택회로를 활성화 할 필요없이 도 1과 도 2에 표시한 DRAM내에 엑세스될 수 있는 범위를 표시하는 도면.

도 5는 도 1과 도 2내에서 DRAM의 직렬모드 내에서의 동작을 표시하는 타이밍 챠트를 나타낸 도면.

도 6은 도 1과 도 2내에서 DRAM의 직렬모드 내에서의 동작에 관한 단점을 표시하는 타이밍 챠트를 나타낸 도면.

도 7은 CMOS SDRAM의 구성을 개략적으로 나타낸 블록도.

도 8은 본 발명의 PDP-TV에서 SDRAM의 인터페이스에 관한 블록도.

도 9는 PDP-TV의 전극구조를 나타낸 도면.

도 10은 데이터 기록·판독의 클럭을 나타낸 도면.

도 11은 메모리 맵을 개략적으로 도시한 블록도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 비디오 디코더부 20 : 모드전환부

30 : 메모리부 32 : 라인메모리부

34 : 프레임메모리부 40 : PISO부

50 : 어드레스부 60 : 데이터선택부

70 : PDP부

상기 목적을 달성하기 위한 본 발명은, 튜너회로와 접속되며 화면의 영상정보들에 대한 일정한 해상도를 출력시키는 비디오디코더부; 상기 비디오디코더부와 접속되며 비디오디코더부에서 출력된 영상신호 즉, 비월모드신호를 순차모드신호로 전환하는 모드전환부; 상기의 모드전환부와 접속되며, 모드전환부에서 출력되는 영상정보들을 기록하고, 판독하는 라인메모리부; 상기 라인메모리부와 접속되며, 라인메모리부에서 병렬로 출력되는 신호들을 직렬신호로 변환하는 PISO (Parallel Input Serial Output)부; 상기 PISO부와 접속되며, PISO부에서 출력되는 직렬신호를 프레임 단위로 기록 및 판독과정을 수행하는 프레임메모리A와 프레임메모리B로 구성된 프레임메모리부; 상기의 모드전환부 및 라인메모리부와 접속되며, 프레임메모리부의 기록신호와 판독신호에 따라 해당 어드레스를 제공하는 어드레스부; 그리고

상기 프레임메모리부와 접속되며, 프레임메모리부의 프레임메모리A와 프레임메모리B 중에서 판독모드에서 출력되는 영상 데이터를 선택해서 PDP부에 제공하는 데이터선택부와 데이터선택부와 접속되는 PDP부로 이루어진 PDP-TV의 SDRAM 인터페이스 장치를 제공한다.

우선 본 발명의 이해를 돕고자, SDRAM의 실시예를 간단히 설명한다.

도 7은 CMOS형 SDRAM의 구성에 대해서 개략적으로 나타낸 블록도이다.

본 발명에서 사용한 SDRAM은 1,048,576워드×8비트의 2뱅크로 이루어진 메모리어레이를 가진다. 한편, 뱅크선택(78)은 프로그램키 A₁₁이 /RAS와 /CAS신호에 의해서 래치되며, A₁₁이 로우이면 뱅크A가 선택되고, A₁₁이 하이이면 뱅크B가 선택된다.

또한, 메모리셀어레이(70)는 행 및 열 방향으로 매트릭스상에 배열된 메모리셀(도시안됨)과, 각 행마다 한 가닥식 설치되는 워드선(도시안됨)과, 각 열마다 한 쌍씩 설치되는 비트선쌍(도시안됨)을 포함한다. 상기 메모리셀의 각각은, 대응하는 행의 워드선 및 대응하는 열의 비트선 쌍에 접속된다. 또한 워드선의 선택은 행 디코더(77)에 의해 행하여지며, 비트선 쌍의 선택은 열 디코더(72)에 의해 행하여진다. 상기 행 디코더(77)에 있어서 워드선 선택 및 열 디코더에 있어서 비트선쌍 선택은 각각 어드레스레지스터(79)에서 열 버퍼부(76)와 행 버퍼부(80)에 신호가 인가된 후 행 디코더와 열 디코더에서 출력되는 어드레스신호에 의해 응답하여 행하여진다.

한편, 타이밍 레지스터(75)로 입력되는 /RAS(행 어드레스 스트로브신호)와 /CAS(열 어드레스 스트로브신호)는 다시 행 어드레스레지스터와 열 어드레스레지스터에 클럭을 인가한다. 초기에는 /RAS와 /CAS는 하이(High)상태이다가, 행 어드레스레지스터에 대한 세트업 시간이 경과한 후, /RAS입력은 로우(LOW)상태가 된다. 행 버퍼부(80)에 행 어드레스를 인가하면 해당하는 어드레스가 행 디코더 입력으로 나타낸다. 즉 /RAS에서 로우는 디코더를 인에이블시켜서 행 어드레스를 디코더하고, 하나의 행 어레이를 선택한다. 또한 행 어드레스가 끝나고 열 어드레스가 시작되는 시점에서 해당하는 열 어드레스가 어드레스입력에 인가되며, /CAS입력은 열 어드레스 레지스터에 열 어드레스를 인가하기 위하여 로우 상태로 된다. 또한 /CAS는 열 디코더를 인에이블하여서 열 어드레스를 디코드하고, 해당하는 열 어레이를 선택할 수 있다.

또한, 행 버퍼(80)부의 리프레시 카운터(80)는 하나의 셀에서 읽기동작이 일어날 때마다 동일한 행에 있는 모든 셀을 리프레시 되도록 하며, 센스앰프(71)는 데이터를 읽어낼시에 메모리 셀 어레이내의 비트선쌍의 각각에 나타나는 데이터(읽어내기 데이터)를 증폭한다.

입·출력 제어기(82)는 메모리 셀 어레이(80)내의 비트선쌍을 데이터 입력레지스터(81) 및 출력버퍼(83)에 접속하기 위해서, 비트선쌍의 각각에 대응하여 설치되는 트랜스게이트(도시안됨)를 포함하며, 행과 열의 버퍼부에서 출력되는 어드레스신호의 각각에 있어서의 최상위 비트의 신호 및 /WE 신호에 근거해서 데이터 입력 레지스터(81)와 출력버퍼(83)를 제어한다.

상기의 SDRAM의 블록도와 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.

도 8은 본 발명에 따른 PDP-TV의 SDRAM을 이용한 데이터 인터페이스 장치를 나타낸 개략적인 블록도이다.

도 8을 참조하여 설명하면, 방송국에서 송출된 영상신호와 음성신호들은 튜너회로부에서 수신된 후 일정의 과정을 거쳐서 비디오 디코더부(10)에 인가된다. 비디오 디코더부(10)에 인가된 신호들은 일정한 해상도를 갖는 신호들로 모드전환부(20)에 출력한다.

상기 비디오디코더부에서 인가된 신호는 비월모드신호이므로 순차모드신호로 전환한다. 그 이유는, PDP-TV의 계조방식은 한 화소씩 구동하는 음극선관과는 달리 대상으로 하는 상(像)에서 만들어 내는 적·녹·청(RGB)의 3원색 광성분이 일정시간 라인별로 끊어서 순차 전기신호로 변환되어 송신·수신하는 라인 순차방식이기 때문이다. 또한, 순차신호로 전환된 신호들은 RGB 각 8비트씩 라인메모리부로 인가되며, 동시에 어드레스부(50)에도 인가된다.

도 9는 PDP의 전극구조를 나타내고, 도 10은 데이터 기록·판독의 클럭도이며, 도 11은 메모리 맵을 개략적으로 도시하였다.

도 9의 전극구조를 가지는 PDP-TV와 인터페이스하기 위해서 모드전환부(20)뒷단에 라인메모리를 접속한다. 이 라인 메모리의 데이터는 클럭에 대해서 동기가 되어있으므로 행 어드레스와 열 어드레스를 한 번 인가시켜주면 그 후로는 어드레스를 인가시키지 않아도 자동적으로 데이터를 출력한다. 상기 데이터를 교번으로 판독 및 기록을 하기 위해서는 1H 주기 동안만 읽어내면 된다.

도 10에 도시된 바와같이, 본 발명에서는 853×480의 해상도를 갖는 PDP -TV에 관한 것이므로, 853개의 유효데이터를 853클럭구간 동안 기록을 하고, 수평 동기클럭에서 1066개의 클럭 구간동안 853개의 데이터만 판독을 하면되기 때문에 여유가 있게 된다. 상기 1066개이 클럭은 일반적으로 640의 유효데이터를 기록할 때 800개의 클럭이 발생하므로, 800개의 클럭에 근거해서 853에서는 1066개의 클럭을 유추한 것이다. 즉, SDRAM은 행 어드레스를 변경할 경우 3클럭 이상의 클럭주기가 필요하므로, 1066개의 클럭 구간동안 853개의 출력되는 데이터를 행을 바꾸면서 여유 있게 판독할 수 있다.

또한, SDRAM의 메모리 선정에 있어서, PDP-TV는 한 라인당 853×8개로 생겨나는 데이터를 웨이트별로 디스플레이하므로 853을 8등분하면 106.625 즉, 107개의 어드레스가 필요하게 된다. 즉 도 11에 도시한 바와같이, 2개의 행 어드레스당 1라인 분의 데이터가 저장되어진다. 전체적으로는, 1M×8비트×2뱅크 메모리가 6개 필요하며, 1M는 2048비트의 행과 512비트의 열로 이루어진다. 853×480의 해상도에서 853은 2개의 행 어드레스에 427씩 저장이 가능하다.

상기 설명을 바탕으로 하여, 모드전환부(20)에서 인가된 R 8비트에서 상위 4비트는 라인메모리부의 RA에 저장되고 하위 4비트는 RB에 저장되며, G 8비트에서는 상위 4비트는 GA에 하위 4 비트는 GB에 저장되고, 또한 B 8비트에서 상위 4비트는 BA에 하위 4비트는 BB에 각각 저장된다. 상기 라인메모리부에 저장된 데이터들은 판독과 기록신호에 따라서, PISO부로 인가된다.

상기 라인메모리부(32)에서 병렬(MSB∼LSB)로 제공되는 영상 데이터가 프레임 메모리의 한 어드레스에 동일한 가중치(Weight)를 갖는 비트들로 저장되도록 재배열한다. 즉, 제 1쉬프트 레지스트부가 8개 샘플의 영상 데이터를 로드하는 동안, 제 2쉬프트 레지스트부에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(8비트)부터 최하위 비트(8비트)까지 순차적으로 쉬프트 하면서 출력된다. 그러므로, 상기 라인메모리부(32)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해, 제 1, 제 2쉬프트 레지스트부 2개를 마련하고, 이들이 교번으로 로드와 쉬프트 동작을 반복하도록 한다. 또한 한 장의 영상 데이터를 저장할 수 있는 프레임 메모리(34)부도 2개를 마련하여 이들이 프레임 단위로 쓰고, 읽는 동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다.

본 시스템은 비월방식으로 입력되는 영상 데이터를 순차방식으로 변환하여 디스플레이 하므로, 기록 어드레싱과 판독 어드레싱의 순서가 다르게 된다. 즉 메모리에 저장된 1프레임의 영상 데이터는 1라인 분량의 홀수 라인 데이터를 판독 후, 짝수 라인 데이터 판독을 반복 수행하게 된다. 또한, PDP 계조 처리 상, 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 판독하여 제공하여야 하므로, 기록 순서와는 구조적으로 아주 다른 판독 순서를 갖게 된다. 그러므로 기록 발생기(56)와 판독 발생기(54) 및 어드레스 생성부가 필요하며, 프레임 메모리 A, B의 각 동작모드(기록, 판독 모드)에 따라 해당 어드레스를 제공해주는 역할을 한다.

상기 PISO부에서 출력되는 직렬신호들은 프레임 단위로 프레임메모리부()에 인가되며, 프레임메모리부에 저장된 데이터들은 데이터선택의 동작신호에 따라서 데이터를 출력하며, PDP부의 어드레스 드라이브 IC부(도시안됨)에서 요구하는 데이터들이 상위 12비트와 하위 12비트로 데이터선택부에서 출력되면 한 장의 PDP화면이 이루어진다.

이상 설명에서 알 수 있는 바와같이 PDP-TV의 프레임 데이터를 저장하고 읽어내는데 있어서, 1M×8비트×2뱅크로 이루어진 SDRAM을 사용하며, 이 SDRA M은 클럭에 동기가 되어 있으므로 SDRAM에서 끊임없이 출력되는 데이터를 1066클럭 구간동안 853클럭 구간동안만 리드하면 되므로 여유있게 기록을 할 수 있고 또한, 행 어드레스를 변환함에 있어서도 정확한 카운팅에 의해 가능하므로, 필요한 메모리의 양을 줄일 수 있고, 엑세스 속도를 빠르게 하는 효과가 있다.

Claims (4)

1. 복합영상신호의 입력부와 비디오디코더부, 모드전환부, 메모리부, PISO부, 어드레스부 및 데이터선택부와 PDP부로 이루어진 PDP-TV의 SDRAM 인터페이스장치에있어서,

   튜너회로부의 영상신호들을 RGB신호로 전환하고, 일정한 해상도를 갖는 포맷으로 전환하는 비디오디코더부(10);

   상기 비디오디코더부에서 인가된 비월모드신호를 순차모드신호로 전환해서 각각 8비트의 RGB신호를 출력하는 모드전환부(20);

   상기 모드전환부에서 인가된 RGB신호에서, R의 상위 4비트와 하위 4비트를 각각 RA와 RB의 라인메모리부에 저장하고, G의 상위 4비트와 하위 4비트를 GA, GB에 저장하며, B의 상위 4비트와 하위 4비트를 각각 BA와 BB의 라인메모리에 저장하는 라인메모리부(32);

   상기 라인메모리부(32)에서 병렬로 인가되는 영상정보에 대한 데이터를 직렬로 출력하게 하는 PISO부(40);

   상기의 PISO부에서 출력되는 영상정보에 대한 직렬 신호를 프레임 단위로 저장하는 프레임메모리부(34);

   상기 메모리부(30)의 판독 및 기록 신호에 대응하여 어드레스를 제공하는 어드레스부(50); 그리고

   상기 프레임메모리(34) A, B 중, 판독 모드에서 출력되는 영상 데이터를 선택하여 출력하는 데이터선택부(60) 및 PDP부로 구성된 것을 특징으로하는 PDP-TV의 SDRAM 인터페이스 장치.
2. 제 1항에 있어서, 상기 라인메모리부(32)는 도 9에 도시된 RGB신호의 전극구조에 의해서 RGB각각 8비트를 상위 4비트와 하위 4비트로 라인메모리 RA, RB, GA, GB, BA, BB에 저장한 후 도 10에 도시된 853클럭의 유효 데이터를 1066클럭구간동안 판독하는 구조를 갖는 것을 특징으로하는 PDP-TV의 SDRAM 인터페이스장치.
3. 제 2항에 있어서, 라인메모리부(32)의 메모리 맵은 도 11에 도시한 바와같이, SDRAM의 메모리 배열이 2048개의 행과 512개의 열로 구성되어 있으므로 853×480의 해상도를 갖는 PDP-TV에서 853의 행에 대한 영상정보를 2등분하여 2개의 행으로 구성된 메모리에 저장하는 것을 특징으로 하는 PDP-TV의 SDRAM 인터페이스장치.
4. 제 1항에 있어서, PISO부(40)는 라인메모리부에서 병렬로 인가되는 데이터를 직렬로 출력되게 하는 것을 특징으로 하는 PDP-TV의 SDRAM 인터페이스장치.

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