JPH11149275A - プラズマディスプレーパネル装置用同期式メモリインタフェース装置 - Google Patents
プラズマディスプレーパネル装置用同期式メモリインタフェース装置Info
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Abstract
(57)【要約】
【課題】 低速素子によりビデオデータをメモリにライ
ティングしたりメモリからリーディングしたりすること
のできるＰＤＰ装置用同期式メモリインタフェース装置
を提供する。 【解決手段】 本発明による同期式メモリインタフェー
ス装置において、モード変換回路は３つの入力飛越しモ
ードビデオデータを順次モード形態に変換し、上記３つ
の入力飛越しモードビデオデータから垂直及び水平同期
信号を分離し、基準クロック信号を発生する。上記モー
ド変換回路からの上記各信号と第１及び第２入力発振信
号に基いてアドレス及び再配列制御信号を発生する。ラ
インメモリ部は上記アドレス信号に応答して上記３つの
順次モードビデオデータを貯蔵する。データ再配列部は
上記再配列制御信号に応答して上記ラインメモリ部より
読取られた多数のビットを有する上記３つのビデオデー
タを受信し、同一の位置に同一のビットを有する形態で
再配列する。フレームメモリ部は上記アドレス信号に応
答してデータ再配列回路により再配列された上記ビデオ
データを貯蔵する。
ティングしたりメモリからリーディングしたりすること
のできるＰＤＰ装置用同期式メモリインタフェース装置
を提供する。 【解決手段】 本発明による同期式メモリインタフェー
ス装置において、モード変換回路は３つの入力飛越しモ
ードビデオデータを順次モード形態に変換し、上記３つ
の入力飛越しモードビデオデータから垂直及び水平同期
信号を分離し、基準クロック信号を発生する。上記モー
ド変換回路からの上記各信号と第１及び第２入力発振信
号に基いてアドレス及び再配列制御信号を発生する。ラ
インメモリ部は上記アドレス信号に応答して上記３つの
順次モードビデオデータを貯蔵する。データ再配列部は
上記再配列制御信号に応答して上記ラインメモリ部より
読取られた多数のビットを有する上記３つのビデオデー
タを受信し、同一の位置に同一のビットを有する形態で
再配列する。フレームメモリ部は上記アドレス信号に応
答してデータ再配列回路により再配列された上記ビデオ
データを貯蔵する。
Description
【０００１】
【発明の属する技術分野】本発明はプラズマディスプレ
ーパネル（Plasma Display Panel；ＰＤＰ）装置に関
し、特に、ＰＤＰにディスプレーされるビデオデータを
ライティング及びリーディングするためのＰＤＰ装置用
メモリインタフェース装置に関する。
ーパネル（Plasma Display Panel；ＰＤＰ）装置に関
し、特に、ＰＤＰにディスプレーされるビデオデータを
ライティング及びリーディングするためのＰＤＰ装置用
メモリインタフェース装置に関する。
【０００２】
【従来の技術】一般に、ＰＤＰ装置は気体放電現象のう
ちグロー放電領域を利用して文字、グラフィック、また
は映像を表示する装置であり、大型画面をディスプレー
するのに広く利用される。
ちグロー放電領域を利用して文字、グラフィック、また
は映像を表示する装置であり、大型画面をディスプレー
するのに広く利用される。
【０００３】１９９５年７月２５日付でカナザワヨシカ
ズに許与されたアメリカ特許第５、４３６、６３４号に
はアドレス動作の減少、サブフィールドの増加、密度レ
ベルの増加、走査ラインの増加、及び維持放電パルスの
増加によりパネルのサイズを拡大して輝度を向上させ、
また各駆動サイクルを拡大して安定した動作をなしうる
ＰＤＰ装置及びＰＤＰ駆動方法が開示されている。
ズに許与されたアメリカ特許第５、４３６、６３４号に
はアドレス動作の減少、サブフィールドの増加、密度レ
ベルの増加、走査ラインの増加、及び維持放電パルスの
増加によりパネルのサイズを拡大して輝度を向上させ、
また各駆動サイクルを拡大して安定した動作をなしうる
ＰＤＰ装置及びＰＤＰ駆動方法が開示されている。
【０００４】図１は従来のＰＤＰ装置を示している。上
記従来のＰＤＰ装置はオーディオ・ビデオ部１０２、ア
ナログ／デジタル変換器（analog to digital converte
r；ＡＤＣ）１０４、メモリ部１０６、データインタフ
ェース部１０８、タイミング制御器１１０、高電圧駆動
器回路１１２、及びＡＣ／ＤＣ変換器１１４を含む。オ
ーディオ・ビデオ部１０２はアンテナ１００を通して複
合映像信号を受信し、この複合映像信号からアナログ
Ｒ、Ｇ及びＢビデオ信号と垂直及び水平同期信号を分離
する。上記オーディオ・ビデオ部１０２からの上記アナ
ログＲ、Ｇ及びＢビデオ信号と垂直及び水平同期信号は
ＡＤＣ１０４に印加される。ＡＤＣ１０４は上記オーデ
ィオ・ビデオ部１０２からの上記アナログＲ、Ｇ及びＢ
ビデオ信号をデジタルデータに変換する。上記ＡＤＣ１
０４からの上記デジタルＲ、Ｇ及びＢビデオ信号はメモ
リ部１０６に印加される。メモリ部１０６はＡＤＣ１０
４からの上記デジタルＲ、Ｇ及びＢビデオ信号を貯蔵す
る。
記従来のＰＤＰ装置はオーディオ・ビデオ部１０２、ア
ナログ／デジタル変換器（analog to digital converte
r；ＡＤＣ）１０４、メモリ部１０６、データインタフ
ェース部１０８、タイミング制御器１１０、高電圧駆動
器回路１１２、及びＡＣ／ＤＣ変換器１１４を含む。オ
ーディオ・ビデオ部１０２はアンテナ１００を通して複
合映像信号を受信し、この複合映像信号からアナログ
Ｒ、Ｇ及びＢビデオ信号と垂直及び水平同期信号を分離
する。上記オーディオ・ビデオ部１０２からの上記アナ
ログＲ、Ｇ及びＢビデオ信号と垂直及び水平同期信号は
ＡＤＣ１０４に印加される。ＡＤＣ１０４は上記オーデ
ィオ・ビデオ部１０２からの上記アナログＲ、Ｇ及びＢ
ビデオ信号をデジタルデータに変換する。上記ＡＤＣ１
０４からの上記デジタルＲ、Ｇ及びＢビデオ信号はメモ
リ部１０６に印加される。メモリ部１０６はＡＤＣ１０
４からの上記デジタルＲ、Ｇ及びＢビデオ信号を貯蔵す
る。
【０００５】図２は図１のメモリ部１０６のブロック図
である。上記メモリ部１０６はデータ再配列部２０２、
アドレス発生部２０４、制御クロック発生器２０６、第
１フレームメモリ２０８及び第２フレームメモリ２１
０、及びデータ選択器２１２を含む。データ再配列部２
０２はＡＤＣ１０４から提供された並列ビデオデータを
受信し、上記受信した並列ビデオデータを第１フレーム
メモリ２０８及び第２フレームメモリ２１０の同一のア
ドレスに同一の加重値を有する形で再配列する。データ
再配列部２０２は第１シフトレジスタ２０２ａ及び第２
シフトレジスタ２０２ｂ、Ｄフリップフロップ＆マルチ
プレクサ２０２ｃ、一対の３状態バッファ２０２ｄ、２
０２ｅを含む。第１シフトレジスタ２０２ａが８つのサ
ンプルビデオデータをシフトするとき、第２シフトレジ
スタ２０２ｄは前の段階でローディングされた８つのサ
ンプルビデオデータを８つの最上位ビットから８つの最
下位ビットまで出力して再配列されたビデオデータを提
供する。上記第１シフトレジスタ２０２ａ及び第２シフ
トレジスタ２０２ｂは交互にシフト動作及びローディン
グ動作を行う。上記第１シフトレジスタ２０２ａ及び第
２シフトレジスタ２０２ｂからの上記ビデオデータはＤ
フリップフロップ＆マルチプレクサ２０２ｃに印加され
る。Ｄフリップフロップ＆マルチプレクサ２０２ｃは上
記第１シフトレジスタ２０２ａ及び第２シフトレジスタ
２０２ｂからの上記ビデオデータをマルチプレクスし、
マルチプレクスされたデータを第１の３状態バッファ２
０２ｄ及び第２の３状態バッファ２０２ｅに出力する。
データ選択器２１２は第１フレームメモリ２０８及び第
２フレームメモリ２１０から読取ったビデオデータの１
つを選択し、選択されたビデオデータをデータインタフ
ェース部１０８に出力する。
である。上記メモリ部１０６はデータ再配列部２０２、
アドレス発生部２０４、制御クロック発生器２０６、第
１フレームメモリ２０８及び第２フレームメモリ２１
０、及びデータ選択器２１２を含む。データ再配列部２
０２はＡＤＣ１０４から提供された並列ビデオデータを
受信し、上記受信した並列ビデオデータを第１フレーム
メモリ２０８及び第２フレームメモリ２１０の同一のア
ドレスに同一の加重値を有する形で再配列する。データ
再配列部２０２は第１シフトレジスタ２０２ａ及び第２
シフトレジスタ２０２ｂ、Ｄフリップフロップ＆マルチ
プレクサ２０２ｃ、一対の３状態バッファ２０２ｄ、２
０２ｅを含む。第１シフトレジスタ２０２ａが８つのサ
ンプルビデオデータをシフトするとき、第２シフトレジ
スタ２０２ｄは前の段階でローディングされた８つのサ
ンプルビデオデータを８つの最上位ビットから８つの最
下位ビットまで出力して再配列されたビデオデータを提
供する。上記第１シフトレジスタ２０２ａ及び第２シフ
トレジスタ２０２ｂは交互にシフト動作及びローディン
グ動作を行う。上記第１シフトレジスタ２０２ａ及び第
２シフトレジスタ２０２ｂからの上記ビデオデータはＤ
フリップフロップ＆マルチプレクサ２０２ｃに印加され
る。Ｄフリップフロップ＆マルチプレクサ２０２ｃは上
記第１シフトレジスタ２０２ａ及び第２シフトレジスタ
２０２ｂからの上記ビデオデータをマルチプレクスし、
マルチプレクスされたデータを第１の３状態バッファ２
０２ｄ及び第２の３状態バッファ２０２ｅに出力する。
データ選択器２１２は第１フレームメモリ２０８及び第
２フレームメモリ２１０から読取ったビデオデータの１
つを選択し、選択されたビデオデータをデータインタフ
ェース部１０８に出力する。
【０００６】データインタフェース部１０８はメモリ部
１０６から伝送されたＲ、Ｇ及びＢビデオデータを一時
貯蔵し、一時貯蔵されたＲ、Ｇ及びＢビデオデータをデ
ータストリーム形態に変換する。上記データインタフェ
ース部１０８からのデータストリーム形態のＲ、Ｇ及び
Ｂビデオ信号は第１アドレス駆動器１１８及び第２アド
レス駆動器１２０に提供される。
１０６から伝送されたＲ、Ｇ及びＢビデオデータを一時
貯蔵し、一時貯蔵されたＲ、Ｇ及びＢビデオデータをデ
ータストリーム形態に変換する。上記データインタフェ
ース部１０８からのデータストリーム形態のＲ、Ｇ及び
Ｂビデオ信号は第１アドレス駆動器１１８及び第２アド
レス駆動器１２０に提供される。
【０００７】タイミング制御器１１０は、上記オーディ
オ・ビデオ部１０２からの垂直及び水平同期信号に同期
された論理制御パルスを発生する。高電圧駆動器回路１
１２はタイミング制御器１１０からの制御論理パルス及
びＡＣ／ＤＣ変換器１１４からのＤＣ高電圧を使用する
ことにより、第１アドレス駆動器１１８及び第２アドレ
ス駆動器１２０、及び走査／維持駆動器１２２に必要な
制御パルスを発生する。ＡＣ／ＤＣ変換器１１４は交流
電源を基にして各電極駆動パルスを組合わせるのに必要
な高電圧及びＰＤＰ−ＴＶシステムの各部で要求する直
流電圧を生成する。ＰＤＰ１１６はアドレス電極及び走
査／維持電極を含み、データインタフェース部１０８か
らのＲ、Ｇ及びＢビデオデータに対応するビデオ情報を
ディスプレーする。
オ・ビデオ部１０２からの垂直及び水平同期信号に同期
された論理制御パルスを発生する。高電圧駆動器回路１
１２はタイミング制御器１１０からの制御論理パルス及
びＡＣ／ＤＣ変換器１１４からのＤＣ高電圧を使用する
ことにより、第１アドレス駆動器１１８及び第２アドレ
ス駆動器１２０、及び走査／維持駆動器１２２に必要な
制御パルスを発生する。ＡＣ／ＤＣ変換器１１４は交流
電源を基にして各電極駆動パルスを組合わせるのに必要
な高電圧及びＰＤＰ−ＴＶシステムの各部で要求する直
流電圧を生成する。ＰＤＰ１１６はアドレス電極及び走
査／維持電極を含み、データインタフェース部１０８か
らのＲ、Ｇ及びＢビデオデータに対応するビデオ情報を
ディスプレーする。
【０００８】従来のＰＤＰ装置において、ビデオデータ
をフレームメモリにライティングしフレームメモリから
リーディングするとき、３０ＭＨｚの高周波数が使用さ
れる。従って、アドレス発生器として高価な高速回路が
使用されなければならなかった。
をフレームメモリにライティングしフレームメモリから
リーディングするとき、３０ＭＨｚの高周波数が使用さ
れる。従って、アドレス発生器として高価な高速回路が
使用されなければならなかった。
【０００９】
【発明が解決しようとする課題】本発明は上記のような
問題点に鑑みてなされたものであり、本発明の目的は、
低速素子によりビデオデータをメモリにライティングし
たりメモリからリーディングしたりすることのできるＰ
ＤＰ装置用同期式メモリインタフェース装置を提供する
ことにある。
問題点に鑑みてなされたものであり、本発明の目的は、
低速素子によりビデオデータをメモリにライティングし
たりメモリからリーディングしたりすることのできるＰ
ＤＰ装置用同期式メモリインタフェース装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、それぞれ多数のビットを有する３つの
入力飛越しモードビデオデータを順次モード形態に変換
し、上記３つの入力飛越しモードビデオデータから垂直
及び水平同期信号を分離し、上記水平同期信号に同期さ
れた基準クロック信号を発生するモード変換回路；上記
モード変換回路から上記垂直及び水平同期信号、基準ク
ロック信号、第１及び第２入力発振信号を受信し、上記
受信された信号に基いてアドレス及び再配列制御信号を
発生する制御回路；上記制御回路からの上記アドレス信
号に応答して上記モード変換回路からの上記３つの順次
モードビデオデータの１つをそれぞれ貯蔵し、１つのラ
インが貯蔵されると上記アドレス信号に応答して上記貯
蔵されたビデオデータを出力するラインメモリをそれぞ
れ有する三対のラインメモリ；上記制御回路からの上記
再配列制御信号に応答して上記それぞれのラインメモリ
から読み取られた多数のビットを有する上記３つのビデ
オデータのうち１つをそれぞれ受信して同一の位置に同
一のビットを有する形態で再配列するための３つの再配
列回路；及び上記制御回路からの上記アドレス信号に応
答して各データ再配列回路により再配列された上記１つ
のビデオデータを貯蔵し、１つのフレームが貯蔵される
と上記貯蔵されたビデオデータを出力するためのフレー
ムメモリをそれぞれ有する三対のフレームメモリ；を含
むことを特徴とするプラズマディスプレーパネル装置用
同期式メモリインタフェース装置を提供する。
めに、本発明は、それぞれ多数のビットを有する３つの
入力飛越しモードビデオデータを順次モード形態に変換
し、上記３つの入力飛越しモードビデオデータから垂直
及び水平同期信号を分離し、上記水平同期信号に同期さ
れた基準クロック信号を発生するモード変換回路；上記
モード変換回路から上記垂直及び水平同期信号、基準ク
ロック信号、第１及び第２入力発振信号を受信し、上記
受信された信号に基いてアドレス及び再配列制御信号を
発生する制御回路；上記制御回路からの上記アドレス信
号に応答して上記モード変換回路からの上記３つの順次
モードビデオデータの１つをそれぞれ貯蔵し、１つのラ
インが貯蔵されると上記アドレス信号に応答して上記貯
蔵されたビデオデータを出力するラインメモリをそれぞ
れ有する三対のラインメモリ；上記制御回路からの上記
再配列制御信号に応答して上記それぞれのラインメモリ
から読み取られた多数のビットを有する上記３つのビデ
オデータのうち１つをそれぞれ受信して同一の位置に同
一のビットを有する形態で再配列するための３つの再配
列回路；及び上記制御回路からの上記アドレス信号に応
答して各データ再配列回路により再配列された上記１つ
のビデオデータを貯蔵し、１つのフレームが貯蔵される
と上記貯蔵されたビデオデータを出力するためのフレー
ムメモリをそれぞれ有する三対のフレームメモリ；を含
むことを特徴とするプラズマディスプレーパネル装置用
同期式メモリインタフェース装置を提供する。
【００１１】本発明によれば、フレームメモリ部のデー
タライト周波数が従来のフレームメモリ部のデータライ
ト周波数の１／２であるため、安価の低速アドレス発生
器によりデータライト動作が行われる。
タライト周波数が従来のフレームメモリ部のデータライ
ト周波数の１／２であるため、安価の低速アドレス発生
器によりデータライト動作が行われる。
【００１２】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施例による同期式メモリインタフェース装置の
動作を詳しく説明する。
発明の実施例による同期式メモリインタフェース装置の
動作を詳しく説明する。
【００１３】図３は本発明の実施例によるＰＤＰ装置用
同期式メモリインタフェース装置３０の構成を示してい
る。上記同期式メモリインタフェース装置３０はビデオ
デコーダ３０２、アナログ／デジタル変換器（ＡＤＣ）
３０４、モード変換回路３０６、制御回路３０８、ライ
ンメモリ部３２０、データ選択器３２８、データ再配列
部３３０、及びフレームメモリ部３３２を含む。
同期式メモリインタフェース装置３０の構成を示してい
る。上記同期式メモリインタフェース装置３０はビデオ
デコーダ３０２、アナログ／デジタル変換器（ＡＤＣ）
３０４、モード変換回路３０６、制御回路３０８、ライ
ンメモリ部３２０、データ選択器３２８、データ再配列
部３３０、及びフレームメモリ部３３２を含む。
【００１４】ビデオデコーダ３０２は入力複合映像信号
ＣＶＳをデコーディングして赤（Ｒ）、緑（Ｇ）及び青
（Ｂ）のビデオ信号を有する３つの主要ビデオ信号を生
成する。上記ビデオデコーダ３０２からの赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）のビデオ信号を有する３つの主要ビ
デオ信号は、ＡＤＣ３０４に印加される。ＡＤＣは上記
ビデオデコーダ３０２の出力端子に連結され、上記ビデ
オデコーダ３０２からの上記３つの主要ビデオ信号をそ
れぞれ多数のビットを有する３つの飛越しモードビデオ
データに変換する。本発明の実施例では、ＡＤＣ３０４
は上記３つの主要ビデオ信号を、ＰＤＰ３４０の階調処
理に必要な８つの相異なる加重値を有する８つのビット
をそれぞれ有する３つの飛越しモードビデオデータに変
換する。モード変換回路３０６はＡＤＣ３０４の出力端
子に連結され、ＡＤＣ３０４からの上記それぞれ８つの
ビットを有する３つの入力飛越しモードビデオデータを
順次モード形態に変換する。上記モード変換回路３０６
は上記３つの入力飛越しモードビデオデータから垂直及
び水平同期信号を分離する。さらに、モード変換回路３
０６は上記水平同期信号に同期された基準クロック信号
ＣＬＫを発生する。本発明の実施例では、上記モード変
換回路３０６は１水平走査周期の間に１つのライン当り
１０６６個のパルスを有する基準クロック信号ＣＬＫを
発生する。
ＣＶＳをデコーディングして赤（Ｒ）、緑（Ｇ）及び青
（Ｂ）のビデオ信号を有する３つの主要ビデオ信号を生
成する。上記ビデオデコーダ３０２からの赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）のビデオ信号を有する３つの主要ビ
デオ信号は、ＡＤＣ３０４に印加される。ＡＤＣは上記
ビデオデコーダ３０２の出力端子に連結され、上記ビデ
オデコーダ３０２からの上記３つの主要ビデオ信号をそ
れぞれ多数のビットを有する３つの飛越しモードビデオ
データに変換する。本発明の実施例では、ＡＤＣ３０４
は上記３つの主要ビデオ信号を、ＰＤＰ３４０の階調処
理に必要な８つの相異なる加重値を有する８つのビット
をそれぞれ有する３つの飛越しモードビデオデータに変
換する。モード変換回路３０６はＡＤＣ３０４の出力端
子に連結され、ＡＤＣ３０４からの上記それぞれ８つの
ビットを有する３つの入力飛越しモードビデオデータを
順次モード形態に変換する。上記モード変換回路３０６
は上記３つの入力飛越しモードビデオデータから垂直及
び水平同期信号を分離する。さらに、モード変換回路３
０６は上記水平同期信号に同期された基準クロック信号
ＣＬＫを発生する。本発明の実施例では、上記モード変
換回路３０６は１水平走査周期の間に１つのライン当り
１０６６個のパルスを有する基準クロック信号ＣＬＫを
発生する。
【００１５】制御回路３０８は上記モード変換回路３０
６から上記垂直同期信号Ｖ．ｓｙｎｃ、水平同期信号
Ｈ．ｓｙｎｃ、及び基準クロック信号ＣＬＫ、そして第
１及び第２入力発振信号ＯＳＣ１及びＯＳＣ２を受信
し、上記受信された信号を基にしてアドレス信号及び再
配列制御信号ＲＣを発生する。
６から上記垂直同期信号Ｖ．ｓｙｎｃ、水平同期信号
Ｈ．ｓｙｎｃ、及び基準クロック信号ＣＬＫ、そして第
１及び第２入力発振信号ＯＳＣ１及びＯＳＣ２を受信
し、上記受信された信号を基にしてアドレス信号及び再
配列制御信号ＲＣを発生する。
【００１６】制御回路３０８は第１発振器３１０、第２
発振器３１２、第１アドレス発生器３１４、第２アドレ
ス発生器３１６、及び制御パルス発生器３１８を含む。
第１発振器３１０は第１発振信号ＯＳ１を発生する。第
１発振器３１０により発生した第１発振信号ＯＳ１は第
１アドレス発生器３１４及び第２アドレス発生器３１
６、及び制御パルス発生器３１８に印加される。第２発
振器３１２は第２発振信号ＯＳ２を発生する。第２発振
器３１２により発生した第２発振信号ＯＳ２は第２アド
レス発生器３１６に印加される。
発振器３１２、第１アドレス発生器３１４、第２アドレ
ス発生器３１６、及び制御パルス発生器３１８を含む。
第１発振器３１０は第１発振信号ＯＳ１を発生する。第
１発振器３１０により発生した第１発振信号ＯＳ１は第
１アドレス発生器３１４及び第２アドレス発生器３１
６、及び制御パルス発生器３１８に印加される。第２発
振器３１２は第２発振信号ＯＳ２を発生する。第２発振
器３１２により発生した第２発振信号ＯＳ２は第２アド
レス発生器３１６に印加される。
【００１７】第１アドレス発生器３１４は上記モード変
換回路３０６からの上記水平同期信号Ｈ．ｓｙｎｃ、基
準クロック信号ＣＬＫ、及び上記第１発振器３１０から
の上記第１発振信号ＯＳ１を第１受信し、上記第１受信
された信号を基にして上記三対のラインメモリ部３２０
を制御するための第１アドレス信号を発生する。上記第
１アドレス発生器３１４は第１ライトアドレス発生器３
１４ａ、第１リードアドレス発生器３１４ｂ及び第１ア
ドレス選択器３１４ｃを含む。第１ライトアドレス発生
器３１４ａ及び第１リードアドレス発生器３１４ｂはラ
インメモリ部３２０をアドレスするためにモード変換回
路３０６からの水平同期信号Ｈ．ｓｙｎｃによりクリア
され、上記基準クロック信号ＣＬＫ及び第１発振信号Ｏ
Ｓ１に基いて第１ライトアドレス信号ＷＡ１及びリード
アドレス信号ＲＡ１をそれぞれ発生する。第１アドレス
選択器３１４ｃは上記第１ライトアドレス発生器３１４
ａ及び第１リードアドレス発生器３１４ｂの出力端子に
連結され、第１入力選択信号ＳＥＬ１に応答して上記第
１ライトアドレス発生器３１４ａ及び第１リードアドレ
ス発生器３１４ｂからの第１ライトアドレス信号及び第
１リードアドレス信号を選択する。
換回路３０６からの上記水平同期信号Ｈ．ｓｙｎｃ、基
準クロック信号ＣＬＫ、及び上記第１発振器３１０から
の上記第１発振信号ＯＳ１を第１受信し、上記第１受信
された信号を基にして上記三対のラインメモリ部３２０
を制御するための第１アドレス信号を発生する。上記第
１アドレス発生器３１４は第１ライトアドレス発生器３
１４ａ、第１リードアドレス発生器３１４ｂ及び第１ア
ドレス選択器３１４ｃを含む。第１ライトアドレス発生
器３１４ａ及び第１リードアドレス発生器３１４ｂはラ
インメモリ部３２０をアドレスするためにモード変換回
路３０６からの水平同期信号Ｈ．ｓｙｎｃによりクリア
され、上記基準クロック信号ＣＬＫ及び第１発振信号Ｏ
Ｓ１に基いて第１ライトアドレス信号ＷＡ１及びリード
アドレス信号ＲＡ１をそれぞれ発生する。第１アドレス
選択器３１４ｃは上記第１ライトアドレス発生器３１４
ａ及び第１リードアドレス発生器３１４ｂの出力端子に
連結され、第１入力選択信号ＳＥＬ１に応答して上記第
１ライトアドレス発生器３１４ａ及び第１リードアドレ
ス発生器３１４ｂからの第１ライトアドレス信号及び第
１リードアドレス信号を選択する。
【００１８】第２アドレス発生器３１６は上記垂直同期
信号Ｖ．ｓｙｎｃ、第１発振信号ＯＳ１及び第２発振信
号ＯＳ２を第２受信し、上記第２受信された信号を基に
して上記フレームメモリ部３３２を制御するための第２
アドレス信号を発生する。
信号Ｖ．ｓｙｎｃ、第１発振信号ＯＳ１及び第２発振信
号ＯＳ２を第２受信し、上記第２受信された信号を基に
して上記フレームメモリ部３３２を制御するための第２
アドレス信号を発生する。
【００１９】上記第２アドレス発生器３１６は第２ライ
トアドレス発生器３１６ａ、第２リードアドレス発生器
３１６ｂ、及び第２アドレス選択器３１６ｃを含む。上
記第２ライトアドレス発生器３１６ａ及び第２リードア
ドレス発生器３１６ｂは、上記フレームメモリ部３３２
をアドレスするために上記垂直同期信号Ｖ．ｓｙｎｃに
よりクリアされ上記第１発振信号ＯＳ１及び第２発振信
号ＯＳ２を基にして第２ライトアドレス信号ＷＡ２及び
第２リードアドレス信号ＲＡ２をそれぞれ発生する。第
２アドレス選択器３１６ｃは第２入力選択信号ＳＥＬ２
に応答して上記第２ライトアドレス発生器３１６ａ及び
第２リードアドレス発生器３１６ｂからの第２ライトア
ドレス信号ＷＡ２及び第２リードアドレス信号ＲＡ２を
選択する。
トアドレス発生器３１６ａ、第２リードアドレス発生器
３１６ｂ、及び第２アドレス選択器３１６ｃを含む。上
記第２ライトアドレス発生器３１６ａ及び第２リードア
ドレス発生器３１６ｂは、上記フレームメモリ部３３２
をアドレスするために上記垂直同期信号Ｖ．ｓｙｎｃに
よりクリアされ上記第１発振信号ＯＳ１及び第２発振信
号ＯＳ２を基にして第２ライトアドレス信号ＷＡ２及び
第２リードアドレス信号ＲＡ２をそれぞれ発生する。第
２アドレス選択器３１６ｃは第２入力選択信号ＳＥＬ２
に応答して上記第２ライトアドレス発生器３１６ａ及び
第２リードアドレス発生器３１６ｂからの第２ライトア
ドレス信号ＷＡ２及び第２リードアドレス信号ＲＡ２を
選択する。
【００２０】制御パルス発生器３１８は上記モード変換
回路３０６からの垂直同期信号Ｖ．ｓｙｎｃ、水平同期
信号Ｈ．ｓｙｎｃ、及び上記第１発振器３１０からの第
１発振信号ＯＳ１を第３受信し、上記第３受信された信
号を基にして上記データ再配列部３３０を制御するため
の再配列制御信号を発生する。
回路３０６からの垂直同期信号Ｖ．ｓｙｎｃ、水平同期
信号Ｈ．ｓｙｎｃ、及び上記第１発振器３１０からの第
１発振信号ＯＳ１を第３受信し、上記第３受信された信
号を基にして上記データ再配列部３３０を制御するため
の再配列制御信号を発生する。
【００２１】ラインメモリ部３２０は一対のＲチャンネ
ルラインメモリ３２２ａ及び３２２ｂ、一対のＧチャン
ネルラインメモリ３２４ａ及び３２４ｂ、一対のＢチャ
ンネルラインメモリ３２６ａ及び３２６ｂを有する三対
のラインメモリを含む。一対の第１及び第２Ｒチャンネ
ルラインメモリ３２２ａ及び３２２ｂは、上記制御回路
３０８からの上記アドレス信号に応答して上記モード変
換回路３０６からの１つのラインの順次モードＲビデオ
データをそれぞれ貯蔵し、１つのラインが貯蔵されると
上記アドレス信号に応答して上記貯蔵されたＲビデオデ
ータを出力する。一対の第１及び第２Ｒチャンネルライ
ンメモリ３２２ａ及び３２２ｂは、上記制御回路３０８
により発生したアドレス信号に応じて交互にライトモー
ドまたはリードモードに設定される。一対の第１及び第
２Ｇチャンネルラインメモリ３２４ａ及び３２４ｂと一
対の第１及び第２Ｂチャンネルラインメモリ３２６ａ及
び３２６ｂは、一対の第１及び第２Ｒチャンネルライン
メモリ３２２ａ及び３２２ｂと同一の構成及び動作を有
する。
ルラインメモリ３２２ａ及び３２２ｂ、一対のＧチャン
ネルラインメモリ３２４ａ及び３２４ｂ、一対のＢチャ
ンネルラインメモリ３２６ａ及び３２６ｂを有する三対
のラインメモリを含む。一対の第１及び第２Ｒチャンネ
ルラインメモリ３２２ａ及び３２２ｂは、上記制御回路
３０８からの上記アドレス信号に応答して上記モード変
換回路３０６からの１つのラインの順次モードＲビデオ
データをそれぞれ貯蔵し、１つのラインが貯蔵されると
上記アドレス信号に応答して上記貯蔵されたＲビデオデ
ータを出力する。一対の第１及び第２Ｒチャンネルライ
ンメモリ３２２ａ及び３２２ｂは、上記制御回路３０８
により発生したアドレス信号に応じて交互にライトモー
ドまたはリードモードに設定される。一対の第１及び第
２Ｇチャンネルラインメモリ３２４ａ及び３２４ｂと一
対の第１及び第２Ｂチャンネルラインメモリ３２６ａ及
び３２６ｂは、一対の第１及び第２Ｒチャンネルライン
メモリ３２２ａ及び３２２ｂと同一の構成及び動作を有
する。
【００２２】図４の（Ａ）及び（Ｂ）はそれぞれ図３の
ラインメモリ部のデータのライト動作及びリード動作を
説明するための波形図である。８５３＊４８０ドットの
ＰＤＰの場合、図４の（Ａ）において、Ｔ１は８５３個
のパルス区間に対する第１のＲチャンネルラインメモリ
３２２ａまたはＧチャンネルラインメモリ３２４ａまた
はＢチャンネルラインメモリ３２６ａの第１ライト時間
である。Ｔ２は８５３個のパルス区間に対する第２のＲ
チャンネルラインメモリ３２２ｂまたはＧチャンネルラ
インメモリ３２４ｂまたはＢチャンネルラインメモリ３
２６ｂの第２ライト時間である。Ｔ３は１０６６個のパ
ルス区間に対する第１のＲチャンネルラインメモリ３２
２ａまたはＧチャンネルラインメモリ３２４ａまたはＢ
チャンネルラインメモリ３２６ａの第１リード時間であ
る。Ｔ４は１０６６個のパルス区間に対する第２のＲチ
ャンネルラインメモリ３２２ｂまたはＧチャンネルライ
ンメモリ３２４ｂまたはＢチャンネルラインメモリ３２
６ｂの第２リード時間である。
ラインメモリ部のデータのライト動作及びリード動作を
説明するための波形図である。８５３＊４８０ドットの
ＰＤＰの場合、図４の（Ａ）において、Ｔ１は８５３個
のパルス区間に対する第１のＲチャンネルラインメモリ
３２２ａまたはＧチャンネルラインメモリ３２４ａまた
はＢチャンネルラインメモリ３２６ａの第１ライト時間
である。Ｔ２は８５３個のパルス区間に対する第２のＲ
チャンネルラインメモリ３２２ｂまたはＧチャンネルラ
インメモリ３２４ｂまたはＢチャンネルラインメモリ３
２６ｂの第２ライト時間である。Ｔ３は１０６６個のパ
ルス区間に対する第１のＲチャンネルラインメモリ３２
２ａまたはＧチャンネルラインメモリ３２４ａまたはＢ
チャンネルラインメモリ３２６ａの第１リード時間であ
る。Ｔ４は１０６６個のパルス区間に対する第２のＲチ
ャンネルラインメモリ３２２ｂまたはＧチャンネルライ
ンメモリ３２４ｂまたはＢチャンネルラインメモリ３２
６ｂの第２リード時間である。
【００２３】データ選択回路３２８は３つのマルチプレ
クサ３２８ａ、３２８ｂ及び３２８ｃを含む。３つのマ
ルチプレクサ３２８ａ、３２８ｂ及び３２８ｃはそれぞ
れ、リードモードに設定された上記それぞれの対のライ
ンメモリの１メモリに貯蔵されたビデオデータを選択
し、上記選択されたビデオデータを上記それぞれのデー
タ再配列回路に出力する。
クサ３２８ａ、３２８ｂ及び３２８ｃを含む。３つのマ
ルチプレクサ３２８ａ、３２８ｂ及び３２８ｃはそれぞ
れ、リードモードに設定された上記それぞれの対のライ
ンメモリの１メモリに貯蔵されたビデオデータを選択
し、上記選択されたビデオデータを上記それぞれのデー
タ再配列回路に出力する。
【００２４】データ再配列部３３０は、Ｒチャンネルデ
ータ再配列回路３３０ａ、Ｇチャンネルデータ再配列回
路３３０ｂ及びＢチャンネルデータ再配列回路３３０ｃ
を有する３つのデータ再配列回路を含む。上記Ｒチャン
ネルデータ再配列回路３３０ａ、Ｇチャンネルデータ再
配列回路３３０ｂ、及びＢチャンネルデータ再配列回路
３３０ｃはそれぞれ、上記制御回路３０８からの上記再
配列制御信号に応答して、３つのマルチプレクサ３２８
ａ、３２８ｂ、３２８ｃのそれぞれから選択された８ビ
ットを有するＲ、Ｇ及びＢビデオデータを受信し、上記
受信された８ビットを有するＲ、Ｇ及びＢビデオデータ
を、同一の位置に同一のビットを有する形態に再配列す
る。
ータ再配列回路３３０ａ、Ｇチャンネルデータ再配列回
路３３０ｂ及びＢチャンネルデータ再配列回路３３０ｃ
を有する３つのデータ再配列回路を含む。上記Ｒチャン
ネルデータ再配列回路３３０ａ、Ｇチャンネルデータ再
配列回路３３０ｂ、及びＢチャンネルデータ再配列回路
３３０ｃはそれぞれ、上記制御回路３０８からの上記再
配列制御信号に応答して、３つのマルチプレクサ３２８
ａ、３２８ｂ、３２８ｃのそれぞれから選択された８ビ
ットを有するＲ、Ｇ及びＢビデオデータを受信し、上記
受信された８ビットを有するＲ、Ｇ及びＢビデオデータ
を、同一の位置に同一のビットを有する形態に再配列す
る。
【００２５】図５は図３のデータ再配列部の１つのデー
タ再配列回路を示すブロック図である。上記Ｒチャンネ
ルデータ再配列回路３３０ａは一対の第１及び第２並列
直列データ変換装置５０２及び５０４、第１マルチプレ
クサ５０６、及び一対の３状態バッファ５０８及び５１
０を含む。上記一対の第１及び第２並列直列データ変換
装置５０２及び５０４はそれぞれ上記制御回路３０８か
らの上記再配列制御信号に応答して上記データ選択器３
２８のマルチプレクサ３２８ａにより選択されたＲビデ
オデータを１６個のデータ単位で並列に順次ローディン
グし、上記再配列制御信号に応答して上記ローディング
されたＲビデオデータを順次シフト及び出力する。上記
一対の第１及び第２並列直列変換装置５０２及び５０４
は、上記再配列制御信号ＲＣにより交互にロードモード
またはシフトモードに設定される。
タ再配列回路を示すブロック図である。上記Ｒチャンネ
ルデータ再配列回路３３０ａは一対の第１及び第２並列
直列データ変換装置５０２及び５０４、第１マルチプレ
クサ５０６、及び一対の３状態バッファ５０８及び５１
０を含む。上記一対の第１及び第２並列直列データ変換
装置５０２及び５０４はそれぞれ上記制御回路３０８か
らの上記再配列制御信号に応答して上記データ選択器３
２８のマルチプレクサ３２８ａにより選択されたＲビデ
オデータを１６個のデータ単位で並列に順次ローディン
グし、上記再配列制御信号に応答して上記ローディング
されたＲビデオデータを順次シフト及び出力する。上記
一対の第１及び第２並列直列変換装置５０２及び５０４
は、上記再配列制御信号ＲＣにより交互にロードモード
またはシフトモードに設定される。
【００２６】図６は図５のデータ再配列回路のブロック
図、図７の（Ａ）乃至（Ｌ）は図５のデータ再配列回路
の動作を説明するためのタイミング図である。上記並列
直列変換装置５０２、５０４、５１２、５１４、５２２
及び５２４は１６個の並列直列シフトレジスタ６０１〜
６１６を含む。１６個の並列直列シフトレジスタ６０１
〜６１６はそれぞれ、上記ビデオデータの８ビット、即
ち、直列データＳＤ１〔１６．．１〕、ＳＤ２〔３
２．．１７〕、ＳＤ３〔１６．．１〕、ＳＤ４〔３
２．．１７〕、ＳＤ５〔１６．．１〕またはＳＤ６〔３
２．．１７〕を受信する８データ入力端子をローディン
グしてシフトする直列出力端子、及びロード及びシフト
信号を受信する制御端子、及び８ステージを有する。
図、図７の（Ａ）乃至（Ｌ）は図５のデータ再配列回路
の動作を説明するためのタイミング図である。上記並列
直列変換装置５０２、５０４、５１２、５１４、５２２
及び５２４は１６個の並列直列シフトレジスタ６０１〜
６１６を含む。１６個の並列直列シフトレジスタ６０１
〜６１６はそれぞれ、上記ビデオデータの８ビット、即
ち、直列データＳＤ１〔１６．．１〕、ＳＤ２〔３
２．．１７〕、ＳＤ３〔１６．．１〕、ＳＤ４〔３
２．．１７〕、ＳＤ５〔１６．．１〕またはＳＤ６〔３
２．．１７〕を受信する８データ入力端子をローディン
グしてシフトする直列出力端子、及びロード及びシフト
信号を受信する制御端子、及び８ステージを有する。
【００２７】第１マルチプレクサ５０６は第３入力選択
信号ＳＥＬ３に応答して上記一対の並列直列データ変換
装置５０２及び５０４より出力されたＲビデオデータを
２対１マルチプレクスする。一対のＲチャンネル３状態
バッファは第４入力選択信号ＳＥＬ４に応答して上記第
１マルチプレクサ５０６からの上記マルチプレクスされ
たＲビデオデータまたは高インピーダンス状態の信号を
選択的に出力する。
信号ＳＥＬ３に応答して上記一対の並列直列データ変換
装置５０２及び５０４より出力されたＲビデオデータを
２対１マルチプレクスする。一対のＲチャンネル３状態
バッファは第４入力選択信号ＳＥＬ４に応答して上記第
１マルチプレクサ５０６からの上記マルチプレクスされ
たＲビデオデータまたは高インピーダンス状態の信号を
選択的に出力する。
【００２８】上記Ｇチャンネルデータ再配列回路３３０
ｂは一対の第２並列直列データ変換装置５１２及び５１
４、第２マルチプレクサ５１６、及び一対のＧチャンネ
ル３状態バッファ５１８及び５２０を含む。上記Ｂチャ
ンネルデータ再配列回路３３０ｃは一対の第３並列直列
データ変換装置５２２及び５２４、第３マルチプレクサ
５２６、及び一対のＢチャンネル３状態バッファ５２８
及び５３０を含む。
ｂは一対の第２並列直列データ変換装置５１２及び５１
４、第２マルチプレクサ５１６、及び一対のＧチャンネ
ル３状態バッファ５１８及び５２０を含む。上記Ｂチャ
ンネルデータ再配列回路３３０ｃは一対の第３並列直列
データ変換装置５２２及び５２４、第３マルチプレクサ
５２６、及び一対のＢチャンネル３状態バッファ５２８
及び５３０を含む。
【００２９】図７の（Ａ）は、制御回路３０８の制御パ
ルス発生器３１８により発生した上記再配列制御信号Ｒ
Ｃのロード信号を示している。上記ロード信号は３２個
のロードパルスを有する。第１ロードパルスＬＯＡＤ１
から第１６ロードパルスＬＯＡＤ１６までの１６個のロ
ードパルスは３つの第１並列直列データ変換装置５０
２、５１２及び５２２に印加される。第１７ロードパル
スＬＯＡＤ１７から第３２ロードパルスＬＯＡＤ３２ま
での１６個のロードパルスは３つの第２並列直列データ
変換装置５０４、５１４及び５２４に印加される。
ルス発生器３１８により発生した上記再配列制御信号Ｒ
Ｃのロード信号を示している。上記ロード信号は３２個
のロードパルスを有する。第１ロードパルスＬＯＡＤ１
から第１６ロードパルスＬＯＡＤ１６までの１６個のロ
ードパルスは３つの第１並列直列データ変換装置５０
２、５１２及び５２２に印加される。第１７ロードパル
スＬＯＡＤ１７から第３２ロードパルスＬＯＡＤ３２ま
での１６個のロードパルスは３つの第２並列直列データ
変換装置５０４、５１４及び５２４に印加される。
【００３０】図７の（Ｂ）及び（Ｃ）は、制御パルス発
生器３１８により発生した上記再配列制御信号ＲＣの第
１及び第２シフト信号ＳＨＩＦＴ１及びＳＨＩＦＴ２を
示している。第１シフト信号ＳＨＩＦＴ１は３つの第１
並列直列データ変換装置５０２、５１２及び５２２に印
加される。第２シフト信号ＳＨＩＦＴ２は３つの第２並
列直列データ変換装置５０４、５１４及び５２４に印加
される。
生器３１８により発生した上記再配列制御信号ＲＣの第
１及び第２シフト信号ＳＨＩＦＴ１及びＳＨＩＦＴ２を
示している。第１シフト信号ＳＨＩＦＴ１は３つの第１
並列直列データ変換装置５０２、５１２及び５２２に印
加される。第２シフト信号ＳＨＩＦＴ２は３つの第２並
列直列データ変換装置５０４、５１４及び５２４に印加
される。
【００３１】図７の（Ｄ）は、第３選択信号ＳＥＬ３を
示している。上記第３選択信号ＳＥＬ３は第１、第２及
び第３マルチプレクサ５０６、５１６及び５２６に印加
される。図７の（Ｅ）は、データ選択回路３２８の１つ
のマルチプレクサにより選択され、データ再配列部３３
０に入力される８ビットのビデオデータＤＡＴＡ
〔７．．０〕を示している。図７の（Ｆ）及び（Ｇ）
は、第１及び第２並列直列データ変換装置５０２及び５
０４の出力信号として直列データＳＤ１〔１６．．１〕
及びＳＤ２〔３２．．１７〕を示している。図７の
（Ｈ）は第１マルチプレクサ５０６により選択されたビ
デオデータＭＤ１を示している。図７の（Ｉ）は第１及
び第２並列直列データ変換装置５０２及び５０４のロー
ド及びシフト状態を示している。
示している。上記第３選択信号ＳＥＬ３は第１、第２及
び第３マルチプレクサ５０６、５１６及び５２６に印加
される。図７の（Ｅ）は、データ選択回路３２８の１つ
のマルチプレクサにより選択され、データ再配列部３３
０に入力される８ビットのビデオデータＤＡＴＡ
〔７．．０〕を示している。図７の（Ｆ）及び（Ｇ）
は、第１及び第２並列直列データ変換装置５０２及び５
０４の出力信号として直列データＳＤ１〔１６．．１〕
及びＳＤ２〔３２．．１７〕を示している。図７の
（Ｈ）は第１マルチプレクサ５０６により選択されたビ
デオデータＭＤ１を示している。図７の（Ｉ）は第１及
び第２並列直列データ変換装置５０２及び５０４のロー
ド及びシフト状態を示している。
【００３２】図７の（Ｊ）は上記モード変換回路３０６
により分離された垂直同期信号Ｖ．ｓｙｎｃを示してい
る。図７の（Ｋ）は第４選択信号ＳＥＬ４を示してい
る。第４選択信号ＳＥＬ４は３状態バッファ５０８、５
１０、５１８、５２０、５２８及び５３０に印加され
る。図７の（Ｌ）はそれぞれ第１及び第２の３状態バッ
ファ５０８及び５１０の第１及び第２出力状態ＡＤ１及
びＢＤ１を示している。
により分離された垂直同期信号Ｖ．ｓｙｎｃを示してい
る。図７の（Ｋ）は第４選択信号ＳＥＬ４を示してい
る。第４選択信号ＳＥＬ４は３状態バッファ５０８、５
１０、５１８、５２０、５２８及び５３０に印加され
る。図７の（Ｌ）はそれぞれ第１及び第２の３状態バッ
ファ５０８及び５１０の第１及び第２出力状態ＡＤ１及
びＢＤ１を示している。
【００３３】図８の（Ａ）及び（Ｂ）はそれぞれ図３の
ラインメモリ部及び再配列回路の出力データの配列状
態、即ち、データ再配列部３３０によるデータ再配列以
前及び以後のビデオデータの配列状態を示す図である。
ラインメモリ部及び再配列回路の出力データの配列状
態、即ち、データ再配列部３３０によるデータ再配列以
前及び以後のビデオデータの配列状態を示す図である。
【００３４】フレームメモリ部３３２は一対のＲチャン
ネルフレームメモリ３３４ａ及び３３４ｂ、一対のＧチ
ャンネルフレームメモリ３３６ａ及び３３６ｂ、及び一
対のＢチャンネルフレームメモリ３３８ａ及び３３８ｂ
を有する三対のフレームメモリを含む。一対のＲチャン
ネルフレームメモリ３３４ａ及び３３４ｂはそれぞれ、
上記制御回路３０８からの上記アドレス信号に応答して
データ再配列部３３０のＲチャンネルデータ再配列回路
３３０ａにより再配列された上記Ｒビデオデータを貯蔵
し、１つのフレームが貯蔵されると、上記貯蔵されたＲ
ビデオデータを出力する。一対のＧチャンネルフレーム
メモリ３３６ａ及び３３６ｂ、及び一対のＢチャンネル
フレームメモリ３３８ａ及び３３８ｂの構造及び動作は
上記一対のＲチャンネルフレームメモリ３３４ａ及び３
３４ｂの構造及び動作と同一である。
ネルフレームメモリ３３４ａ及び３３４ｂ、一対のＧチ
ャンネルフレームメモリ３３６ａ及び３３６ｂ、及び一
対のＢチャンネルフレームメモリ３３８ａ及び３３８ｂ
を有する三対のフレームメモリを含む。一対のＲチャン
ネルフレームメモリ３３４ａ及び３３４ｂはそれぞれ、
上記制御回路３０８からの上記アドレス信号に応答して
データ再配列部３３０のＲチャンネルデータ再配列回路
３３０ａにより再配列された上記Ｒビデオデータを貯蔵
し、１つのフレームが貯蔵されると、上記貯蔵されたＲ
ビデオデータを出力する。一対のＧチャンネルフレーム
メモリ３３６ａ及び３３６ｂ、及び一対のＢチャンネル
フレームメモリ３３８ａ及び３３８ｂの構造及び動作は
上記一対のＲチャンネルフレームメモリ３３４ａ及び３
３４ｂの構造及び動作と同一である。
【００３５】図９は図３の各フレームメモリのメモリマ
ップを示している。フレームメモリ３３４ａ、３３４
ｂ、３３６ａ、３３６ｂ、３３８ａ、または３３８ｂ
は、２０２８ロー及び２５６コラムを有する第１及び第
２バンクを備えた同期式ＤＲＡＭである。上記第１及び
第２バンクはそれぞれ、データ再配列部３３０により再
配列されたビデオデータの上位及び下位の４ビットを貯
蔵する。第１バンク９０１はデータ貯蔵用４８０ロー＊
４コラムセクション及び空の１５６８ロー＊４コラムセ
クションを有する２０４８ロー＊４コラムセクションを
含む。上記４コラムセクションはそれぞれ、６４個のア
ドレスを有し、１６個のビット再配列データは上記６４
個のアドレスのうち５４個のアドレスに貯蔵され、残り
の１０個のアドレスは空の状態にある。上記同期式ＤＲ
ＡＭは３、３１７、７６０ビットを有する。
ップを示している。フレームメモリ３３４ａ、３３４
ｂ、３３６ａ、３３６ｂ、３３８ａ、または３３８ｂ
は、２０２８ロー及び２５６コラムを有する第１及び第
２バンクを備えた同期式ＤＲＡＭである。上記第１及び
第２バンクはそれぞれ、データ再配列部３３０により再
配列されたビデオデータの上位及び下位の４ビットを貯
蔵する。第１バンク９０１はデータ貯蔵用４８０ロー＊
４コラムセクション及び空の１５６８ロー＊４コラムセ
クションを有する２０４８ロー＊４コラムセクションを
含む。上記４コラムセクションはそれぞれ、６４個のア
ドレスを有し、１６個のビット再配列データは上記６４
個のアドレスのうち５４個のアドレスに貯蔵され、残り
の１０個のアドレスは空の状態にある。上記同期式ＤＲ
ＡＭは３、３１７、７６０ビットを有する。
【００３６】図１０は図３のＰＤＰの構造を示してい
る。ＰＤＰ３４０は第１維持放電（Ｘ）電極、第２維持
放電（Ｙ）電極、１Ｒ、１Ｂ、２Ｇ、３Ｒ．．．を有す
る上位アドレス（Ｚ１）電極１００１、及び１Ｇ、２
Ｒ、２Ｂ、３Ｇ．．．を有する下位アドレス（Ｚ２）電
極１００２を含む。
る。ＰＤＰ３４０は第１維持放電（Ｘ）電極、第２維持
放電（Ｙ）電極、１Ｒ、１Ｂ、２Ｇ、３Ｒ．．．を有す
る上位アドレス（Ｚ１）電極１００１、及び１Ｇ、２
Ｒ、２Ｂ、３Ｇ．．．を有する下位アドレス（Ｚ２）電
極１００２を含む。
【００３７】以下、添付図面を参照しながら、本発明の
実施例を説明する。
実施例を説明する。
【００３８】ビデオデコーダ３０２は入力複合映像信号
ＣＶＳをデコーディングして赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のビデオ信号を生成する。上記ビデオデコーダ３
０２からの赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオ信号
はＡＤＣ３０４に印加される。ＡＤＣは上記ビデオデコ
ーダ３０２からの上記赤（Ｒ）、緑（Ｇ）、及び青
（Ｂ）のビデオ信号をそれぞれ８つのビットを有する３
つの飛越しモードビデオデータに変換する。モード変換
回路３０６はＡＤＣ３０４からの上記それぞれ８つのビ
ットを有する３つの入力飛越しモードビデオデータを順
次モード形態に変換する。上記モード変換回路３０６は
上記３つの入力飛越しモードビデオデータから垂直同期
信号Ｖ．ｓｙｎｃ及び水平同期信号Ｈ．ｓｙｎｃを分離
する。垂直同期信号Ｖ．ｓｙｎｃ及び水平同期信号Ｈ．
ｓｙｎｃはそれぞれ、図４の（Ｂ）及び図７の（Ｋ）に
示されたような波形を有する。また、モード変換回路３
０６は上記水平同期信号に同期された１水平走査周期の
間に１つのライン当り１０６６個のパルスを有する基準
クロック信号ＣＬＫを発生する。
ＣＶＳをデコーディングして赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のビデオ信号を生成する。上記ビデオデコーダ３
０２からの赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオ信号
はＡＤＣ３０４に印加される。ＡＤＣは上記ビデオデコ
ーダ３０２からの上記赤（Ｒ）、緑（Ｇ）、及び青
（Ｂ）のビデオ信号をそれぞれ８つのビットを有する３
つの飛越しモードビデオデータに変換する。モード変換
回路３０６はＡＤＣ３０４からの上記それぞれ８つのビ
ットを有する３つの入力飛越しモードビデオデータを順
次モード形態に変換する。上記モード変換回路３０６は
上記３つの入力飛越しモードビデオデータから垂直同期
信号Ｖ．ｓｙｎｃ及び水平同期信号Ｈ．ｓｙｎｃを分離
する。垂直同期信号Ｖ．ｓｙｎｃ及び水平同期信号Ｈ．
ｓｙｎｃはそれぞれ、図４の（Ｂ）及び図７の（Ｋ）に
示されたような波形を有する。また、モード変換回路３
０６は上記水平同期信号に同期された１水平走査周期の
間に１つのライン当り１０６６個のパルスを有する基準
クロック信号ＣＬＫを発生する。
【００３９】制御回路３０８は上記モード変換回路３０
６から上記垂直同期信号Ｖ．ｓｙｎｃ、水平同期信号
Ｈ．ｓｙｎｃ、基準クロック信号ＣＬＫ、そして第１及
び第２入力発振信号ＯＳ１及びＯＳ２を受信し、上記受
信された信号に基いてアドレス信号及び再配列制御信号
ＲＣを発生する。
６から上記垂直同期信号Ｖ．ｓｙｎｃ、水平同期信号
Ｈ．ｓｙｎｃ、基準クロック信号ＣＬＫ、そして第１及
び第２入力発振信号ＯＳ１及びＯＳ２を受信し、上記受
信された信号に基いてアドレス信号及び再配列制御信号
ＲＣを発生する。
【００４０】ラインメモリ部３２０は上記制御回路３０
８からのアドレス信号に応答して上記モード変換回路３
０６からの３つのビデオデータを貯蔵し、１つのライン
が貯蔵されると、上記アドレス信号に応答して上記貯蔵
されたビデオデータを出力する。上記のように、上記モ
ード変換回路３０６は１水平走査周期の間に１つのライ
ン当り１０６６個のパルスを有する基準クロック信号Ｃ
ＬＫを発生するので、図４の（Ａ）及び（Ｂ）に示され
たように、ビデオデータは制御回路３０８の制御の下で
８５３個のパルス区間の間にラインメモリ部３２０にラ
イトされる。上記ラインメモリ部３２０にライトされた
ビデオデータは制御回路３０８の制御の下で１０６６個
のパルス区間内の何れか１つの区間の間にデータ選択器
３２８に余裕をもってリードされ得る。例えば、各ライ
ンメモリのデータライト周波数は３０ＭＨｚで、データ
リード周波数は２４ＭＨｚであってもよい。上記ライン
メモリ部３２０の出力データはデータ選択器３２８に提
供される。上記ラインメモリ部３２０の出力データの状
態は、図８の（Ａ）に示された通りである。データ選択
回路３２８はリードモードに設定された上記ラインメモ
リ部３２０に貯蔵されたビデオデータを選択し、上記選
択されたビデオデータを上記データ再配列部３３０に出
力する。
８からのアドレス信号に応答して上記モード変換回路３
０６からの３つのビデオデータを貯蔵し、１つのライン
が貯蔵されると、上記アドレス信号に応答して上記貯蔵
されたビデオデータを出力する。上記のように、上記モ
ード変換回路３０６は１水平走査周期の間に１つのライ
ン当り１０６６個のパルスを有する基準クロック信号Ｃ
ＬＫを発生するので、図４の（Ａ）及び（Ｂ）に示され
たように、ビデオデータは制御回路３０８の制御の下で
８５３個のパルス区間の間にラインメモリ部３２０にラ
イトされる。上記ラインメモリ部３２０にライトされた
ビデオデータは制御回路３０８の制御の下で１０６６個
のパルス区間内の何れか１つの区間の間にデータ選択器
３２８に余裕をもってリードされ得る。例えば、各ライ
ンメモリのデータライト周波数は３０ＭＨｚで、データ
リード周波数は２４ＭＨｚであってもよい。上記ライン
メモリ部３２０の出力データはデータ選択器３２８に提
供される。上記ラインメモリ部３２０の出力データの状
態は、図８の（Ａ）に示された通りである。データ選択
回路３２８はリードモードに設定された上記ラインメモ
リ部３２０に貯蔵されたビデオデータを選択し、上記選
択されたビデオデータを上記データ再配列部３３０に出
力する。
【００４１】データ再配列部３３０は上記制御回路３０
８からの上記再配列制御信号ＲＣに応答してデータ選択
器３２８により選択された８つのビットを有する上記３
つのビデオデータを受信し、同一の位置に同一のビット
を有する形態で再配列してフレームメモリ部３３２に出
力する。データ再配列部３３０の一対の第１及び第２並
列直列データ変換装置５０２及び５０４は、図７の
（Ｆ）及び（Ｇ）に示すように、直列ビデオデータＳＤ
１〔１６．．１〕及びＳＤ２〔３２．．１７〕をそれぞ
れ出力する。第１マルチプレクサ５０６は第３入力選択
信号ＳＥＬ３に応答して一対の第１及び第２並列直列デ
ータ変換装置５０２及び５０４から出力された直列ビデ
オデータＳＤ１〔１６．．１〕及びＳＤ２〔３２．．１
７〕を２対１マルチプレクスして図７の（Ｈ）に示すよ
うなマルチプレクスされたビデオデータＭＤ〔１５．．
０〕を一対の第１及び第２の３状態バッファ５０８及び
５１０に出力する。一対の第１及び第２の３状態バッフ
ァ５０８及び５１０は第４入力選択信号ＳＥＬ４に応答
して上記第１マルチプレクサ５０６からの上記マルチプ
レクスされたビデオデータＭＤ〔１５．．０〕または高
インピーダンス状態の信号を選択的に出力する。一対の
第１及び第２の３状態バッファ５０８及び５１０の出力
状態は図７の（Ｌ）に示した通りであり、上記データ再
配列部３３０により再配列された状態は図８の（Ｂ）に
示した通りである。
８からの上記再配列制御信号ＲＣに応答してデータ選択
器３２８により選択された８つのビットを有する上記３
つのビデオデータを受信し、同一の位置に同一のビット
を有する形態で再配列してフレームメモリ部３３２に出
力する。データ再配列部３３０の一対の第１及び第２並
列直列データ変換装置５０２及び５０４は、図７の
（Ｆ）及び（Ｇ）に示すように、直列ビデオデータＳＤ
１〔１６．．１〕及びＳＤ２〔３２．．１７〕をそれぞ
れ出力する。第１マルチプレクサ５０６は第３入力選択
信号ＳＥＬ３に応答して一対の第１及び第２並列直列デ
ータ変換装置５０２及び５０４から出力された直列ビデ
オデータＳＤ１〔１６．．１〕及びＳＤ２〔３２．．１
７〕を２対１マルチプレクスして図７の（Ｈ）に示すよ
うなマルチプレクスされたビデオデータＭＤ〔１５．．
０〕を一対の第１及び第２の３状態バッファ５０８及び
５１０に出力する。一対の第１及び第２の３状態バッフ
ァ５０８及び５１０は第４入力選択信号ＳＥＬ４に応答
して上記第１マルチプレクサ５０６からの上記マルチプ
レクスされたビデオデータＭＤ〔１５．．０〕または高
インピーダンス状態の信号を選択的に出力する。一対の
第１及び第２の３状態バッファ５０８及び５１０の出力
状態は図７の（Ｌ）に示した通りであり、上記データ再
配列部３３０により再配列された状態は図８の（Ｂ）に
示した通りである。
【００４２】フレームメモリ部３３２は上記制御回路３
０８からの上記アドレス信号に応答してデータ再配列部
により再配列された上記ビデオデータを貯蔵し、１つの
フレームが貯蔵されると、上記貯蔵されたビデオデータ
を出力する。データ再配列部３３０からの再配列された
ビデオデータの５４＊４８０個の最上位のビット（ＭＳ
Ｂ）は４８０個のロー＊第１コラムセクションに貯蔵さ
れる。再配列されたビデオデータの５４＊４８０個の第
２ビット（Ｍ−１）は４８０個のロー＊第２コラムセク
ションに貯蔵される。再配列されたビデオデータの５４
＊４８０個の第３ビット（Ｍ−２）は４８０個のロー＊
第３コラムセクションに貯蔵される。再配列されたビデ
オデータの５４＊４８０個の第４ビット（Ｍ−３）は４
８０個のロー＊第４コラムセクションに貯蔵される。再
配列されたビデオデータの５４＊４８０個の第５ビット
（Ｍ−４）は４８０個のロー＊第１コラムセクションに
貯蔵される。再配列されたビデオデータの５４＊４８０
個の第６ビット（Ｍ−５）は４８０個のロー＊第２コラ
ムセクションに貯蔵される。再配列されたビデオデータ
の５４＊４８０個の第７ビット（Ｍ−６）は４８０個の
ロー＊第３コラムセクションに貯蔵される。再配列され
たビデオデータの５４＊４８０個の最下位のビット（Ｌ
ＳＢ）は４８０個のロー＊第４コラムセクションに貯蔵
される。
０８からの上記アドレス信号に応答してデータ再配列部
により再配列された上記ビデオデータを貯蔵し、１つの
フレームが貯蔵されると、上記貯蔵されたビデオデータ
を出力する。データ再配列部３３０からの再配列された
ビデオデータの５４＊４８０個の最上位のビット（ＭＳ
Ｂ）は４８０個のロー＊第１コラムセクションに貯蔵さ
れる。再配列されたビデオデータの５４＊４８０個の第
２ビット（Ｍ−１）は４８０個のロー＊第２コラムセク
ションに貯蔵される。再配列されたビデオデータの５４
＊４８０個の第３ビット（Ｍ−２）は４８０個のロー＊
第３コラムセクションに貯蔵される。再配列されたビデ
オデータの５４＊４８０個の第４ビット（Ｍ−３）は４
８０個のロー＊第４コラムセクションに貯蔵される。再
配列されたビデオデータの５４＊４８０個の第５ビット
（Ｍ−４）は４８０個のロー＊第１コラムセクションに
貯蔵される。再配列されたビデオデータの５４＊４８０
個の第６ビット（Ｍ−５）は４８０個のロー＊第２コラ
ムセクションに貯蔵される。再配列されたビデオデータ
の５４＊４８０個の第７ビット（Ｍ−６）は４８０個の
ロー＊第３コラムセクションに貯蔵される。再配列され
たビデオデータの５４＊４８０個の最下位のビット（Ｌ
ＳＢ）は４８０個のロー＊第４コラムセクションに貯蔵
される。
【００４３】データ選択器３４２は、フレームメモリ部
３３２に貯蔵されたＲ及びＢビデオデータの奇数ビット
及びＧビデオデータの偶数ビットと、Ｒ及びＢビデオデ
ータの偶数ビット及びＧビデオデータの奇数ビットをマ
ルチプレクスし、第１及び第２のマルチプレクスされた
ビットをＰＤＰの１Ｒ、１Ｂ、２Ｇ、３Ｒ．．．を有す
る上位アドレス（Ｚ１）電極１００１と、１Ｇ、２Ｒ、
２Ｂ、３Ｇ．．．を有する下位アドレス（Ｚ２）電極１
００２とにそれぞれ出力する。
３３２に貯蔵されたＲ及びＢビデオデータの奇数ビット
及びＧビデオデータの偶数ビットと、Ｒ及びＢビデオデ
ータの偶数ビット及びＧビデオデータの奇数ビットをマ
ルチプレクスし、第１及び第２のマルチプレクスされた
ビットをＰＤＰの１Ｒ、１Ｂ、２Ｇ、３Ｒ．．．を有す
る上位アドレス（Ｚ１）電極１００１と、１Ｇ、２Ｒ、
２Ｂ、３Ｇ．．．を有する下位アドレス（Ｚ２）電極１
００２とにそれぞれ出力する。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
フレームメモリ部のデータライト周波数が従来のフレー
ムメモリ部のデータライト周波数の１／２であるため、
安価の低速アドレス発生器によりデータライト動作が行
われる。
フレームメモリ部のデータライト周波数が従来のフレー
ムメモリ部のデータライト周波数の１／２であるため、
安価の低速アドレス発生器によりデータライト動作が行
われる。
【００４５】以上、本発明を具体的な実施例に基づいて
説明したが、本発明はこれに限定されるものではなく、
当業者の通常の知識の範囲内でその変形や改良が可能で
あるのは勿論である。
説明したが、本発明はこれに限定されるものではなく、
当業者の通常の知識の範囲内でその変形や改良が可能で
あるのは勿論である。
【図１】従来のＰＤＰ装置を示すブロック図である。
【図２】図１のメモリ部のブロック図である。
【図３】本発明の実施例によるＰＤＰ装置用同期式メモ
リインタフェース装置の構成を示すブロック図である。
リインタフェース装置の構成を示すブロック図である。
【図４】（Ａ）及び（Ｂ）はそれぞれ図３のラインメモ
リ部のデータのライト及びリード動作を説明するための
波形図である。
リ部のデータのライト及びリード動作を説明するための
波形図である。
【図５】図３のデータ再配列部の１つのデータ再配列回
路を示すブロック図である。
路を示すブロック図である。
【図６】図５のデータ再配列回路のブロック図である。
【図７】（Ａ）乃至（Ｌ）は図５のデータ再配列回路の
動作を説明するタイミング図である。
動作を説明するタイミング図である。
【図８】（Ａ）及び（Ｂ）はそれぞれ図３のラインメモ
リ部及び再配列回路の出力信号を示す図である。
リ部及び再配列回路の出力信号を示す図である。
【図９】図３の各フレームメモリのメモリマップを示す
図である。
図である。
【図１０】図３のＰＤＰ構造を示す図である。
３０ ＰＤＰ装置用同期式メモリインタフェース装置 ３０２ ビデオデコーダ ３０４ アナログ／デジタル変換器（ＡＤＣ） ３０６ モード変換回路 ３０８ 制御回路 ３１０ 第１発振器 ３１２ 第２発振器 ３１４ 第１アドレス発生器 ３１６ 第２アドレス発生器 ３１８ 制御パルス発生器 ３２０ ラインメモリ部 ３２８ データ選択器 ３３０ データ再配列部 ３３２ フレームメモリ部
Claims (10)
- 【請求項１】 それぞれ多数のビットを有する３つの入
力飛越しモードビデオデータを順次モード形態に変換
し、上記３つの入力飛越しモードビデオデータから垂直
及び水平同期信号を分離し、上記水平同期信号に同期さ
れた基準クロック信号を発生するモード変換回路；上記
モード変換回路から上記垂直及び水平同期信号、基準ク
ロック信号、第１及び第２入力発振信号を受信し、上記
受信された信号に基いてアドレス及び再配列制御信号を
発生する制御回路；上記制御回路からの上記アドレス信
号に応答して上記モード変換回路からの上記３つの順次
モードビデオデータの１つをそれぞれ貯蔵し、１つのラ
インが貯蔵されると上記アドレス信号に応答して上記貯
蔵されたビデオデータを出力するラインメモリをそれぞ
れ有する三対のラインメモリ；上記制御回路からの上記
再配列制御信号に応答して上記それぞれのラインメモリ
から読み取られた多数のビットを有する上記３つのビデ
オデータのうち１つをそれぞれ受信して同一の位置に同
一のビットを有する形態で再配列するための３つの再配
列回路；及び上記制御回路からの上記アドレス信号に応
答して各データ再配列回路により再配列された上記１つ
のビデオデータを貯蔵し、１つのフレームが貯蔵される
と上記貯蔵されたビデオデータを出力するためのフレー
ムメモリをそれぞれ有する三対のフレームメモリ；を含
むことを特徴とするプラズマディスプレーパネル装置用
同期式メモリインタフェース装置。 - 【請求項２】 上記モード変換回路は１水平走査周期の
間に１つのライン当り１０６６個のパルスを有する基準
クロック信号ＣＬＫを発生し、上記ビデオデータは制御
回路の制御の下で８５３個のパルス区間の間に上記ライ
ンメモリ部にライトされ、上記ラインメモリ部にライト
されたビデオデータは制御回路の制御の下で１０６６個
のパルス区間内の何れか１つの区間の間にデータ再配列
回路にリードされることを特徴とする請求項１に記載の
プラズマディスプレーパネル装置用同期式メモリインタ
フェース装置。 - 【請求項３】 上記３つのビデオデータの多数のビット
はそれぞれ、プラズマディスプレーパネルの階調処理に
必要な多数の相異なる加重値を有することを特徴とする
請求項１に記載のプラズマディスプレーパネル装置用同
期式メモリインタフェース装置。 - 【請求項４】 上記制御回路は、 上記モード変換回路からの上記水平同期信号、基準クロ
ック信号、及び第１入力発振信号を第１受信し、上記第
１受信された信号を基にして上記三対のラインメモリを
制御するための第１アドレス信号を発生する第１アドレ
ス発生器；上記垂直同期信号、基準クロック信号、第１
及び第２発振信号を第２受信し、上記第２受信された信
号を基にして上記三対のフレームメモリを制御するため
の第２アドレス信号を発生する第２アドレス発生器；及
び上記垂直同期信号、水平同期信号、及び第１発振信号
を第３受信し、上記第３受信された信号を基にして上記
三対のデータ再配列回路を制御するための上記再配列制
御信号を発生する制御パルス発生器；を含むことを特徴
とする請求項１に記載のプラズマディスプレーパネル装
置用同期式メモリインタフェース装置。 - 【請求項５】 上記各ラインメモリは、上記制御回路に
より発生したアドレス信号により交互にライトモードま
たはリードモードに設定されることを特徴とする請求項
１に記載のプラズマディスプレーパネル装置用同期式メ
モリインタフェース装置。 - 【請求項６】 上記各ラインメモリのデータライト周波
数と、データリード周波数と、上記各フレームメモリの
データライト周波数とはそれぞれ異なることを特徴とす
る請求項１に記載のプラズマディスプレーパネル装置用
同期式メモリインタフェース装置。 - 【請求項７】 上記各データ再配列回路は、上記制御回
路からの上記再配列制御信号に応答して上記各ラインメ
モリからの順次モードビデオデータを多数のデータ単位
で並列に順次ローディングし、上記再配列制御信号に応
答して上記ローディングされたデータを順次シフト及び
出力する並列直列データ変換部をそれぞれ有する一対の
並列直列データ変換部；第３入力選択信号に応答して上
記一対の並列直列データ変換部より出力されたビデオデ
ータを２対１マルチプレクスするためのマルチプレク
サ；及び第４入力選択信号に応答して上記マルチプレク
サからの上記マルチプレクスされたビデオデータまたは
高インピーダンス状態の信号を選択的に出力する３状態
バッファをそれぞれ有する一対の３状態バッファ；を含
むことを特徴とする請求項１に記載のプラズマディスプ
レーパネル装置用同期式メモリインタフェース装置。 - 【請求項８】 上記各フレームメモリは、上記再配列回
路により配列されたビデオデータの上位ビット及び下位
ビットをそれぞれ貯蔵するための第１及び第２バンクを
含む同期式ダイナミックラムであることを特徴とする請
求項１に記載のプラズマディスプレーパネル装置用同期
式メモリインタフェース装置。 - 【請求項９】 上記入力複合映像信号をデコーディング
して、赤、緑及び青のビデオ信号を有する３つの主要ビ
デオ信号を生成するためのビデオデコーダ；及び上記ビ
デオデコーダからの上記３つの主要ビデオ信号を多数の
ビットをそれぞれ有する３つの飛越しモードビデオ信号
に変換するためのアナログ／デジタル変換器；をさらに
含むことを特徴とする請求項１に記載のプラズマディス
プレーパネル装置用同期式メモリインタフェース装置。 - 【請求項１０】 リードモードに設定された上記それぞ
れの対のラインメモリの１つのメモリに貯蔵されたビデ
オデータを選択し、上記選択されたビデオデータを上記
それぞれのデータ再配列回路に出力するデータ選択器を
それぞれ有する３つのデータ選択器をさらに含むことを
特徴とする請求項１に記載のプラズマディスプレーパネ
ル装置用同期式メモリインタフェース装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR27960/97 | 1997-06-27 | ||
| KR27961/97 | 1997-06-27 | ||
| KR1019970027961A KR100217281B1 (ko) | 1997-06-27 | 1997-06-27 | Sdram 인터페이스 장치를 이용한 pdp-tv. |
| KR1019970027960A KR100217277B1 (ko) | 1997-06-27 | 1997-06-27 | Pdp-tv의 sdram 인터페이스. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149275A true JPH11149275A (ja) | 1999-06-02 |
Family
ID=26632878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10180517A Withdrawn JPH11149275A (ja) | 1997-06-27 | 1998-06-26 | プラズマディスプレーパネル装置用同期式メモリインタフェース装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11149275A (ja) |
| GB (1) | GB2327170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511832A (ja) * | 2002-12-20 | 2006-04-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つの置換ステップおよび部分的に再配列された中間画像データの記憶を用いて画像データをディスプレイ向けに再配列するための装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844883B2 (en) * | 2002-06-24 | 2005-01-18 | Koninklijke Philips Electronics N.V. | Color non-uniformity correction method and apparatus |
| KR100722628B1 (ko) * | 2004-11-16 | 2007-05-28 | 삼성전기주식회사 | 데이터 트랜스포즈 장치 및 방법 |
-
1998
- 1998-06-26 JP JP10180517A patent/JPH11149275A/ja not_active Withdrawn
- 1998-06-29 GB GB9814016A patent/GB2327170A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511832A (ja) * | 2002-12-20 | 2006-04-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つの置換ステップおよび部分的に再配列された中間画像データの記憶を用いて画像データをディスプレイ向けに再配列するための装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9814016D0 (en) | 1998-08-26 |
| GB2327170A (en) | 1999-01-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |