JPH09179535A - 液晶表示装置のタイミング制御装置 - Google Patents

Abstract

(57)【要約】 【課題】液晶表示装置において駆動回路が占める面積を
縮小させることができ、かつ動作周波数を減少させるこ
とができる液晶表示装置のタイミング制御装置を提供す
る。 【解決手段】液晶表示装置のタイミング制御装置は、制
御信号を生成する制御信号処理部と、ラッチクロック信
号と順次制御信号を生成する順次信号発生部と、デュア
ルバンク色信号の奇数データと偶数データをそれぞれ順
次にシフトさせて出力する多数のシフト部と、シフト部
から出力されるデータをラッチクロック信号に応じて出
力するラッチ部と、ラッチ部から出力されるデータを順
次制御信号と論理積し、各論理積演算の結果を論理和し
て色信号の奇数成分を生成する多数の第１合成部と、ラ
ッチ部から出力される残りのデータを順次制御信号と論
理積し、各論理積演算の結果を論理和して色信号の偶数
成分を生成する多数の第２合成部とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置(Liqui
d Crystal Display)のタイミング制御装置に係り、改善
されたシングルバンク構造を有するデータ駆動集積回路
に色信号を提供するためのタイミング制御装置に関す
る。

【０００２】

【従来の技術】一般に、液晶表示装置モジュールは多数
のゲートラインとソースラインとで構成され、各ゲート
ラインとソースラインとの交差点に形成されるスイッチ
ングトランジスタおよび画素(pixel) を有する液晶パネ
ル、前記液晶パネルの各ゲートラインに順次にターンオ
ン電圧を印加するゲート駆動部、前記液晶パネルのソー
スラインにライン間隔で色信号に対応する階調電圧を印
加するデータ駆動部（‘ソース駆動部’ともいう）、液
晶表示装置モジュール外部のグラフィック制御器から垂
直および水平同期信号と色信号を入力して前記ゲート駆
動部とデータ駆動部を駆動するための制御信号と色信号
(RGB signal)を出力するタイミング制御部、ゲートター
ンオンおよびターンオフ電圧と共通電極電圧を生成して
前記ゲート駆動部に出力する電圧発生部、前記データ駆
動部に提供される階調電圧を生成する階調電圧発生部か
らなっている。

【０００３】かかる液晶表示装置モジュールにおいてデ
ータ駆動部は多数のデータ駆動集積回路(Source driver
IC)で構成され、ゲート駆動部も多数のゲート駆動集積
回路(Gate driver IC)で構成される。前記各データ駆動
集積回路は入力される色信号を各ソースラインに対し１
ビットずつ貯蔵するため多数のシフトレジスタを備えて
いる。例えば、一つのデータ駆動集積回路が入力パネル
にある５０個のソースラインをカバーすると、各データ
駆動集積回路は直列連結された５０個のシフトレジスタ
を含む。

【０００４】公知の技術に従うと、かかるデータ駆動集
積回路を配置する方法は、デュアルバンクとシングルバ
ンクの二つがある。デュアルバンクはデータ駆動集積回
路を液晶パネルの上下に互いに交差するよう位置させた
状態において奇数（または偶数）ソースラインは上部の
データ駆動集積回路に連結され、偶数（または奇数）ソ
ースラインは下部のデータ駆動集積回路に連結されるよ
うにデータ駆動集積回路を配置するものであり、シング
ルバンクは液晶パネルの上下のうち、どちらか一方にデ
ータ駆動集積回路を一列に配置するものである。

【０００５】図１は従来のデュアルバンク構造を有する
液晶表示装置を示すものである。図１に示すように、Ｐ
Ｃ−ＳＥＴ１１はグラフィック制御器であり、制御信号
およびデータ信号を発生させる。ここで、制御信号は垂
直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、デー
タエネーブル信号ＤＥおよびメインクロック信号ＭＣＬ
Ｋである。そして、データ信号は偶数データＤＡＴＡ＿
ＥＶＥＮと奇数データＤＡＴＡ＿ＯＤＤである。

【０００６】インタフェース装置１２はＰＣ−ＳＥＴ１
１から伝送された制御信号およびデータ信号に応じてド
ライブ回路１３、１４、１５を制御する。前記インタフ
ェース装置１２は上部データ駆動回路(UP SOURCE IC)１
４へは偶数データＤＡＴＡ＿ＥＶＥＮを伝送し、下部デ
ータ駆動回路(DOWN SOURCE IC)１５へは奇数データＤＡ
ＴＡ＿ＯＤＤを伝送する。液晶パネル１６はゲート駆動
回路１３、上部および下部データ駆動回路１４、１５に
より駆動される。

【０００７】デュアルバンク液晶表示装置において、上
部データ駆動集積回路は色データが直列にシフトされ得
るように連結され、下部データ駆動集積回路も同様であ
る。例えば、液晶パネルのソースラインが８００個であ
り、１００個のソースラインをカバーする八つのデータ
駆動集積回路が備えられているデュアルバンクデータ駆
動部においては、四つのデータ駆動集積回路が液晶パネ
ルの上部と下部にそれぞれ互いに交差されるように連結
され、上部四つのデータ駆動集積回路はすぐ前の集積回
路の最終のシフトレジスタ出力端が現在の集積回路の最
初のシフトレジスタ入力端と連結される構造を有し、下
部四つのデータ駆動集積回路も上記と同様の構造に連結
される。

【０００８】同一のソースラインを有するシングルバン
クデータ駆動部を仮定すると、八つのデータ駆動集積回
路が液晶パネルの上部または下部に一列に配置され、八
つのデータ駆動集積回路は一列に配置された集積回路の
うち、前の集積回路の最終のシフトレジスタ出力端が現
在の集積回路の最初のシフトレジスタ入力端と連結され
るように構成される。

【０００９】このとき、タイミング制御部の構造および
機能もデュアルバンクとシングルバンクにおいて互いに
異なる。例えば、グラフィック制御器からシングルバン
クデータ配列を有する色信号が入力されると、デュアル
バンクにおいてはタイミング制御部がグラフィック制御
器から入力される各色信号(RGB signal)に対し奇数部分
(odd part)と偶数部分(even part) とに分離して配列し
た後、そのそれぞれをデータ駆動部の上部データ駆動集
積回路と下部データ駆動集積回路に提供する。これに反
して、シングルバンクにおいてはタイミング制御部が前
記分離過程を経る必要がない。

【００１０】一方、デュアルバンクデータ駆動部におい
ては前記タイミング制御部から提供される奇数部分と偶
数部分の色信号が上部データ駆動集積回路と下部データ
駆動集積回路に同時に入力される。このため、デュアル
バンクデータ駆動部においては上部データ駆動集積回路
と下部データ駆動集積回路が同時に液晶パネルの全ての
ソースラインを駆動する。一方、シングルバンクデータ
駆動部においては、上下のうち何れか一方に配置された
データ駆動集積回路が液晶パネルの全てのソースライン
を駆動する。

【００１１】もし、ソースラインに印加されるデータパ
ルスの保持期間がデュアルバンクとシングルバンクいず
れもで同一であるとすれば、シングルバンクデータ駆動
部はソースラインを駆動する時間がデュアルバンクの２
倍である。従って、駆動時間を同一にするためには、シ
ングルバンクデータ駆動部の動作周波数をデュアルバン
クデータ駆動部の動作周波数の２倍にしなければならな
い。

【００１２】

【発明が解決しようとする課題】通常、動作周波数が大
きくなると電磁障害(EMI；Electro-Magnetic Interfere
nce)も活発になるので、シングルバンクデータ駆動部は
動作周波数の観点においてデュアルバンクデータ駆動部
より問題がある。一方、前記ＥＭＩを除去するためメイ
ンクロック信号の代わりにその周波数よりもっと低い周
波数を有するキャリ信号を用いたグラフィックシステム
が韓国特許出願第９５−４９６９６号に記載されてい
る。

【００１３】しかしながら、デュアルバンクデータ駆動
部は液晶パネルの上部と下部いずれにもデータ駆動集積
回路が装着されるので、液晶表示装置モジュールにおい
て占める面積がシングルバンクデータ駆動部よりも大き
くなる。従って、シングルバンクデータ駆動部はデュア
ルバンクデータ駆動部よりコンパクトな設計をさらに容
易にするという点において有益である。

【００１４】最近、ノートブックコンピュータが広く用
いられている中で、コンパクト設計を可能にするシング
ルバンクデータ駆動部が非常に脚光を浴びている。これ
によって、低い動作周波数を有しながらコンパクト設計
を可能にする液晶表示装置駆動部の開発が要請されてい
る。本発明の目的は、液晶表示装置において駆動回路が
占める面積を縮小させることができ、かつ動作周波数を
減少させることができる液晶表示装置のタイミング制御
装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明に従うタイミング
制御装置が適用される液晶表示装置は液晶パネルと、前
記液晶パネルの上部または下部のうち、いずれか一つに
一列に配列された多数のデータ駆動集積回路を有するデ
ータ駆動部を含む。前記タイミング制御装置は前記デー
タ駆動部に色信号および制御信号を提供する。

【００１６】前記データ駆動部においてすべての奇数番
目のデータ駆動集積回路は、色信号のデータを順次にシ
フト可能に連結され、すべての偶数データ駆動集積回路
も色信号のデータを順次にシフト可能に連結される。前
記各データ駆動集積回路の内部にはシフトレジスタのよ
うなメモリ素子が含まれており、液晶パネル上の一つの
水平ラインを駆動するためのデータ駆動集積回路の数は
前記各データ駆動集積回路の内部に含まれているシフト
レジスタの数によって決まる。例えば、液晶パネルに一
つの水平ライン当り１０００個のデータラインがあり、
各データ駆動集積回路が１００個のメモリ素子を内部に
有していると、各データ駆動集積回路は１００個のデー
タラインを駆動することができる。このとき、タイミン
グ制御装置は液晶パネル上の一つの水平ラインを駆動す
るため、順次に入力された１０００個の色信号のデータ
を１００個ずつ奇数番目と偶数番目とに分離し、前記分
離した各奇数番目データと各偶数番目データを合算し、
前記合算された奇数番目データを前記五つの奇数番目デ
ータ駆動集積回路のうち、最初のものに入力すると同時
に、前記合算した偶数番目データを前記五つの偶数番目
データ駆動集積回路のうち、最初のものに入力する。こ
の発明においては、前記のようなデータ配列を改善した
シングルバンク配列という。前述したように、前記奇数
番目データ駆動集積回路は順次にデータを伝達すること
ができ、前記偶数番目データ駆動集積回路は順次にデー
タを伝達することができるので、前記各データ駆動集積
回路においては１０００個の色信号のデータが完全に詰
められる。従って、前記データ駆動集積回路に詰められ
たデータにより液晶パネル上の一つの水平ラインを駆動
することができる。

【００１７】前記した説明から、一つの水平ラインを駆
動するためシングルバンク方式と同一の時間が加わる
と、偶数番目データ駆動集積回路と奇数番目データ駆動
集積回路とが同時に駆動されるので、一つのデータライ
ンのための駆動時間において、この発明に従う方式はシ
ングルバンク方式の２倍になることがわかる。従って、
シングルバンク方式に比べ、液晶パネル上の画素駆動時
間を増加させることができ、かつメインクロックの周波
数もシングルバンク方式の半分に減少させることができ
る。さらに、データ駆動集積回路はシングルバンクと同
様に液晶パネルの上部または下部に一列に配列されるの
で、この発明に従う液晶表示装置はデータ駆動部のコン
パクト設計を可能にする。

【００１８】本発明の第１特徴に従うタイミング制御装
置はデュアルバンク配列構造を有するデータ信号を改善
したシングルバンク配列構造を有するデータ信号に変換
する。前記目的を達成するため、本発明に従う液晶表示
装置のタイミング制御装置は、垂直、水平同期信号およ
びメインクロック信号が入力されて液晶表示装置のゲー
ト駆動部とデータ駆動部のための制御信号を生成する制
御信号処理部と、メインクロック信号とデータエネーブ
ル信号が入力され、ラッチクロック信号と順次制御信号
を生成する順次信号発生部と、前記メインクロック信号
に応じてデュアルバンク色信号の奇数データと偶数デー
タをそれぞれ順次にシフトさせると共に出力させる多数
のシフト部と、前記シフト部から出力されるｎ個の奇数
データとｎ個の偶数データを前記ラッチクロック信号に
応じて同時に出力させる多数のラッチ部と、前記ラッチ
部から出力されるｎ／２個の奇数データとｎ／２個の偶
数データを交互に前記順次制御信号とそれぞれ論理積
し、各論理積演算の結果を論理和して色信号の奇数成分
を生成する多数の第１合成部と、前記ラッチ部から出力
される残りのｎ／２個の奇数データと残りのｎ／２個の
偶数データを交互に前記順次制御信号とそれぞれ論理積
し、各論理積演算の結果を論理和して色信号の偶数成分
を生成する多数の第２合成部とを含む。

【００１９】本発明の第１特徴に従うタイミング制御装
置においては、前記第１合成部と第２合成部によりデュ
アルバンク色信号の奇数データと偶数データとが交互に
順次制御信号により論理積され、これによってデュアル
バンク色信号のデータが再配列されて本発明に従う改善
されたシングルバンク色信号が得られる。本発明の第２
特徴に従うタイミング制御装置においては、シングルバ
ンク構造を有するデータ信号を改善したシングルバンク
配列構造を有するデータ信号に変換する。

【００２０】前記第２特徴を達成するため、本発明に従
うタイミング制御装置は、垂直、水平同期信号およびメ
インクロック信号が入力されて液晶表示装置のゲート駆
動部とデータ駆動部のための制御信号、メインクロック
信号を２分周した２分周クロック信号およびラッチクロ
ック信号を生成する制御信号処理部と、データエネーブ
ル信号と前記２分周クロック信号から順次制御信号を生
成する順次信号発生部と、シングルバンク色信号が入力
され、前記メインクロック信号に応じて前記色信号のデ
ータを順次にシフトさせると同時に出力させる多数のシ
フト部と、前記シフト部から出力される色信号のデータ
をｎ個ずつ分離し、前記分離した２ｎ個のデータを前記
ラッチクロック信号に応じて同時に出力させる多数のラ
ッチ部と、前記ラッチ部から出力されるｎ個のデータを
順に前記順次制御信号と論理積し、各論理積演算の結果
を論理和して色信号の奇数成分を生成する第１合成部
と、前記ラッチ部から出力される残りのｎ個のデータを
順に前記順次制御信号と論理積し、各論理積演算の結果
を論理和して色信号の偶数成分を生成する第２合成部と
を含む。

【００２１】本発明の第２特徴に従うタイミング制御装
置においては、第１合成部と第２合成部とによりシング
ルバンク色信号のデータがｎ個ずつ分離され、前記分離
されたデータが順次制御信号により論理積されることに
より、この発明に従う改善されたシングルバンク色信号
が得られる。特に、前記順次制御信号は２分周クロック
信号からつくられ、改善されたシングルバンク色信号の
データ区間がシングルバンク色信号のデータ区間の２倍
になる。

【００２２】この発明の第３特徴に従うタイミング制御
装置はシフト部を使用せずシングルバンク色信号を改善
したシングルバンク色信号に変換する。前記第３特徴を
達成するため、本発明に従うタイミング制御装置は、垂
直、水平同期信号およびメインクロック信号が入力され
て液晶表示装置のゲート駆動部とデータ駆動部のための
制御信号、メインクロック信号を２分周した２分周クロ
ック信号を生成する制御信号処理部と、メインクロック
信号、２分周クロック信号およびデータエネーブル信号
が入力され、前記メインクロック信号のｎクロックパル
ス毎に前記メインクロック信号の１クロックパルス区間
と同一のハイレベル区間を有するラッチ制御信号と、前
記２分周クロック信号のｎクロックパルス毎に前記２分
周クロック信号の１クロックパルス区間と同一のハイレ
ベル区間を有する順次制御信号を生成する順次信号発生
部と、シングルバンク色信号と前記ラッチ制御信号が入
力され、前記ラッチ制御信号のハイ区間において前記シ
ングルバンク色信号のデータを順次に出力させ、前記ラ
ッチ制御信号の次のハイ区間が入力されるまで前記出力
状態を保持させる多数のラッチ部と、前記保持期間以内
に前記ラッチ部から出力される色信号のデータを順に前
記順次制御信号と論理積し、各論理積演算の結果を論理
和して色信号の奇数成分を生成する多数の第１合成部
と、前記保持期間以内に前記ラッチ部から出力される色
信号のデータを順序が調整された前記順次制御信号と論
理積し、各論理積演算の結果を論理和して色信号の偶数
成分を生成する多数の第２合成部とを含む。

【００２３】この発明の第３特徴に従うタイミング制御
装置においては、ラッチ部において色信号データの出力
状態が保持される間に前記第１および第２合成部からデ
ータ区間が拡張された色信号が得られる。これは第２合
成部において順次制御信号とラッチ部出力データ間の論
理積演算が行われる時順次制御信号の順序を調整するこ
とにより達成され、前記データ区間の拡張は２分周クロ
ック信号からつくられる順次制御信号により達成され
る。従って、前記第３特徴に従うタイミング制御装置は
シフト部なしにシングルバンク色信号を本発明に従う改
善された色信号に変換することができる。

【００２４】この発明の第４特徴に従うタイミング制御
装置は、シングルバンクまたはデュアルバンク色信号の
いずれが入力されても外部選択信号に応じて改善された
シングルバンク配列構造を有するデータ信号に変換し、
制御信号の信号線数を減少させて用いられるフリップフ
ロップとゲート素子の数を減少させる。この発明の第４
特徴に従う液晶表示装置のタイミング制御装置は、垂
直、水平同期信号およびメインクロック信号が入力され
て液晶表示装置のゲート駆動部とデータ駆動部とを制御
するための信号を生成し、メインクロック信号を２分周
したクロック信号を生成する制御信号処理部と、外部選
択信号から入力される色信号がシングルバンクである場
合、前記２分周クロック信号に応じて前記シングルバン
ク色信号をデュアルバンク色信号に変換し、外部選択信
号から入力される色信号がデュアルバンクである場合に
は変換過程なしに前記色信号を出力するデータ分周部
と、データエネーブル信号および２分周クロック信号が
入力され、前記データエネーブル信号と２分周クロック
信号から第１順次制御信号と第２順次制御信号を生成
し、前記第１順次制御信号の少なくとも二つ以上を論理
和してラッチ制御信号を生成し、前記第２順次制御信号
の少なくとも二つ以上を論理和して合算制御信号を生成
する多数のラッチパルス発生部と、各色信号に対し、前
記データ分周部から出力されるデュアルバンク色信号の
奇数データと偶数データを前記ラッチ制御信号に応じて
ラッチさせ、前記ラッチされたデータと前記合算制御信
号間の論理演算により色信号の奇数成分と偶数成分を生
成する多数のデータ処理セルとを含む。

【００２５】このとき、前記ラッチ制御信号と合算制御
信号は色信号のデータが前記奇数成分と偶数成分におい
てデータ駆動集積回路のチャンネルの数だけ交互に現わ
れるよう予め決定され、前記奇数成分はデータ駆動部の
奇数番目のデータ駆動集積回路に入力され、これと同時
に、前記偶数データはデータ駆動部の偶数番目のデータ
駆動集積回路に入力される。

【００２６】従って、データ駆動部としてシングルバン
ク方式と同様にデータ駆動集積回路が一列に配置された
構造であるにもかかわらず、前記偶数データと奇数デー
タにより液晶パネル上のデータラインをデュアルモード
に駆動することができる。前述したこの発明の第４特徴
に従うタイミング制御装置においては、ラッチ制御信号
と順次制御信号の信号ライン数がチャンネル数より小さ
くなるので、タイミング制御装置に用いられるフリップ
フロップ素子とゲート素子の数が減少される。

【００２７】

【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図２ないし図１
２を参照して本発明の第１実施形態に従う液晶表示装置
のタイミング制御装置を説明する。図２に示すように、
この発明の第１実施形態に従う液晶表示装置のタイミン
グ制御装置は制御信号処理部２１とデータ信号処理部２
２とで構成される。

【００２８】前記制御信号処理部２１はグラフィック制
御器のような外部装置から垂直、水平同期信号ＨＳＹＮ
Ｃ、ＶＳＹＮＣ、データエネーブル信号ＤＥおよびメイ
ンクロック信号ＭＣＬＫが入力されて液晶表示装置のゲ
ート駆動部（図示省略）とデータ駆動部（図示省略）に
おいて必要とする制御信号を生成する。すなわち、前記
制御信号処理部２１は入力信号を用いて水平開始信号Ｓ
ＴＨＯ、ＳＴＨＥ、垂直開始信号ＳＴＶ、ゲートクロッ
ク信号ＣＰＶ、ライン反転信号ＲＶＳ、ロード信号ＴＰ
を生成する。前記制御信号処理部２１において生成され
た信号は液晶表示装置のゲート駆動部、データ駆動部に
提供される。

【００２９】前記データ信号処理部２２はグラフィック
制御器のような外部装置からデュアルバンク配列構造を
有する色信号およびメインクロック信号ＭＣＬＫが入力
される。図８（Ｂ）を参照すると、デュアルバンク配列
構造を有する色信号においては、一つの色信号について
データの奇数部分と偶数部分とに分けられた二つの信号
が提供される。例えば、Ｒ(red) 信号について、図８
（Ｂ）に示すように、ＲＡ（０：５）とＲＢ（０：５）
信号が提供される。ここで、（０：５）はＲＡ信号が６
ビットで構成されることを意味し、これは色信号の多階
調表示のためのものである。

【００３０】前記データ信号処理部２２は前記デュアル
バンク配列構造を有する色信号のデータを再配列してこ
の発明に従う改善されたシングルバンク配列構造を有す
る色信号（以下、“改善されたシングルバンク色信号”
という）［ＲＯ（０：５）、ＲＥ（０：５）、ＧＯ
（０：５）、ＧＥ（０：５）、ＢＯ（０：５）、ＢＥ
（０：５）］を生成する。前記改善されたシングルバン
ク色信号は一つの色について奇数成分と偶数成分とを有
する。前記改善されたシングルバンク色信号の奇数成分
（ＲＧＢ＿ＯＤＤ）は図１１に示された液晶表示装置に
おいて奇数番目のデータ駆動集積回路ＩＣに入力され、
偶数成分（ＲＧＢ＿ＥＶＥＮ）は偶数番目のデータ駆動
集積回路に入力される。図１１に示すように、改善され
たシングルバンク色信号を用いる液晶表示装置において
はデータ駆動集積回路が上部または下部のどちらかの一
方に配置可能であるので、これによって、液晶表示装置
のコンパクト設計が可能になる。図１２は前記図１１の
各データ駆動集積回路に入力されるデータの配列を示し
ており、各データ駆動集積回路にはｎ個のデータが順次
に入力される。ここで、ｎはデータ駆動集積回路のチャ
ンネル数である。一般に、データ駆動集積回路には色信
号のデータが直列に順次に入力され、この発明に従う改
善されたシングルバンク色信号は奇数成分と偶数成分と
に分離しなければならないので、従来のシングルバンク
またはデュアルバンクとは異なる特別なデータ配列が求
められる。例えば、この発明に従う改善されたシングル
バンク色信号の奇数成分（ＲＧＢ＿ＯＤＤ）はｎ個ずつ
区分されたデータのうち、奇数番目のものを集合してな
される。図１２において、奇数成分（ＲＧＢ＿ＯＤＤ）
はＤ１〜Ｄｎ、Ｄ２ｎ＋１〜Ｄ３ｎ、Ｄ４ｎ＋１〜Ｄ５
ｎ…の配列を有し、偶数成分（ＲＧＢ＿ＥＶＥＮ）はＤ
ｎ＋１〜Ｄ２ｎ、Ｄ３ｎ＋１〜Ｄ４ｎ、Ｄ５ｎ＋１〜Ｄ
６ｎ…の配列を有する。以下において、デュアルバンク
色信号からどう前記改善されたシングルバンク色信号の
配列が形成されるかについて説明する。

【００３１】図３は前記図２のデータ信号処理部を詳細
に示すものである。図３を参照すると、データ信号処理
部２２はメインクロック信号ＭＣＬＫとデータエネーブ
ル信号ＤＥが入力されて順次制御信号Ｌ１〜Ｌｎを生成
する順次信号発生部２３と多数のデータ処理セル２４、
２５、２６で構成される。各データ処理セルはデュアル
バンク色信号の１ビットラインの奇数データ、１ビット
ラインの偶数データ、順次信号発生部２３から出力され
る順次制御信号およびメインクロック信号ＭＣＬＫが入
力されて、改善されたシングルバンク色信号の１ビット
の奇数成分と１ビットの偶数成分を生成する。前述した
ように、この発明の第１実施形態においてはデュアルバ
ンク色信号の各色について６ビットが割り付けられるの
で、Ｒ(red) ，Ｇ(green) ，Ｂ(blue)三つの色を処理す
るためには合計１８個のデータ処理セルが必要である。
図３において、１８個のデータ処理セルのうち、データ
処理セル２４についてのみ詳細に示されており、残りは
前記詳細に示されたデータ処理セルと同一の内部構成を
有する。前記データ処理セル２４はデュアルバンク色信
号のうち、ＲＡ（０）およびＲＢ（０）が入力されて、
改善されたシングルバンク色信号の奇数成分ＲＯ（０）
と偶数成分ＲＥ（０）を生成する。

【００３２】より詳しくは、前記データ処理セル２４は
シフト部２４１、ラッチ部２４２、第１および第２合成
部２４３、２４４で構成される。シフト部２４１は１ビ
ットラインのＲＡ（０）とＲＢ（０）、メインクロック
信号ＭＣＬＫが入力されて前記デュアルバンク色信号Ｒ
Ａ（０）とＲＢ（０）とを順次にシフトさせながら出力
する。ラッチ部２４２は前記シフト部２４１の出力をラ
ッチクロック信号ＬＡＴＣＫにより各色信号のｎ個ずつ
単位で同時に出力させる。ここで、ラッチクロック信号
ＬＡＴＣＫは順次制御信号の中の一つを用いることがで
きるが、この発明の技術的範囲はこれに制限されない。
第１および第２合成部２４３、２４４は前記ラッチ部２
４２の出力と順次信号発生部２３から出力される順次制
御信号が入力されて改善されたシングルバンク色信号の
奇数成分ＲＯ（０）と偶数成分ＲＥ（０）とをそれぞれ
生成する。

【００３３】図４にシフト部２４１の詳細を示す。図４
に示すように、シフト部２４１は２ｎ個のＤ−フリップ
フロップで構成されており、ｎ個のＤ−フリップフロッ
プは互いに直列に連結され、残りのｎ個のＤ−フリップ
フロップも互いに直列に連結される。メインクロック信
号ＭＣＬＫは２ｎ個のＤ−フリップフロップの各クロッ
ク端子に共通に入力され、ＲＡ（０）はｎ個のＤ−フリ
ップフロップのうち、一番目のフリップフロップのデー
タ端子に入力され、ＲＢ（０）は他のｎ個のＤ−フリッ
プフロップのうち、一番目のフリップフロップのデータ
端子に入力される。２ｎ個のＤ−フリップフロップの出
力端子はラッチ部２４２に連結される。各Ｄ−フリップ
フロップはメインクロック信号ＭＣＬＫのクロックパル
スに応答してデータ端子の信号を出力端子に伝達する。
従って、デュアルバンク色信号ＲＡ（０）のデータは順
次にシフトされながらラッチ部２４２に提供され、他の
ｎ個のフリップフロップによりＲＢ（０）のデータが順
次にシフトされながらラッチ部２４２に提供される。前
記シフト部２４１は前述したような動作をメインクロッ
ク信号ＭＣＬＫにより継続的に行なう。

【００３４】図８（Ａ）には垂直同期信号ＶＳＹＮＣ、
水平同期信号ＨＳＹＮＣおよびデータエネーブル信号Ｄ
Ｅのタイミング関係が示されている。図８（Ａ）を参照
すると、垂直同期信号ＶＳＹＮＣの１パルスの間多数の
水平同期信号ＨＳＹＮＣパルスが存在する。データエネ
ーブル信号ＤＥの周波数は前記水平同期信号と同一で、
１パルス区間は水平同期信号のそれより小さい。前記デ
ータエネーブル信号ＤＥのハイパルス区間においてデー
タ駆動集積回路による液晶パネルへのデータ表示がなさ
れる。図８（Ｂ）は前記図８（Ａ）に示した信号とデュ
アルバンク色信号ＲＡ（０：５）、ＲＢ（０：５）、Ｇ
Ａ（０：５）、ＧＢ（０：５）、ＢＡ（０：５）、ＢＢ
（０：５）とのタイミング関係が示されている。前記シ
フト部２４１は前記図８（Ｂ）に示したＲＡ（０）とＲ
Ｂ（０）のデータを順次にシフトさせる。

【００３５】図５にラッチ部２４２の詳細を示す。図５
に示すように、ラッチ部２４２は２ｎ個のＤ−フリップ
フロップで構成される。ｎ個のＤ−フリップフロップは
前記シフト部２４１から提供されるｎ個の色信号ＲＡ
（０）をラッチするためのものであり、他のｎ個のＤ−
フリップフロップはｎ個の色信号ＲＢ（０）をラッチす
るためのものである。２ｎ個のＤ−フリップフロップに
はラッチクロック信号ＬＡＴＣＫが共通に入力される。
また、図４の２ｎ個のＤ−フリップフロップの出力端と
図５の２ｎ個のＤ−フリップフロップの入力端は同一の
番号どうし互いに連結される。ｎ個のＤ−フリップフロ
ップはｎ個の出力端子Ａ１〜Ａｎを有し、他のｎ個のＤ
−フリップフロップはｎ個の出力端子Ｂ１〜Ｂｎを有す
る。ラッチ部２４２の各Ｄ−フリップフロップはラッチ
クロック信号ＬＡＴＣＫのパルスに応答して入力端子の
データを同時に対応する出力端に伝達する。図７を参照
すると、この発明の第１実施形態においてはラッチクロ
ック信号ＬＡＴＣＫとして一番目の順次制御信号Ｌ１を
用いられていることがわかる。これによって、前記順次
制御信号Ｌ１の一番目のクロックパルスによりｎ個のフ
リップフロップの出力端Ａ１〜ＡｎにおいてはＲＡ
（０）信号のｎ個のデータＤ１〜Ｄ２ｎ−１が保持さ
れ、出力端Ｂ１〜ＢｎにおいてはＲＢ（０）信号のｎ個
のデータＤ２〜Ｄ２ｎが保持される。前記ラッチクロッ
ク信号ＬＡＴＣＫは図９に示すように、メインクロック
信号のｎ個のクロック毎に一つのクロックパルスを有す
る。ラッチクロック信号ＬＡＴＣＫのハイレベル区間は
図７に示すように、メインクロック信号ＭＣＬＫの一つ
のクロックパルス区間と同一である。そして、図９に示
すように、ラッチ部２４２の出力端Ａ１〜Ａｎにおいて
はラッチクロック信号ＬＡＴＣＫの次のクロックパルス
が入力されるまでデュアルバンク色信号ＲＡ（０）のｎ
個の奇数データが保持され、出力端Ｂ１〜Ｂｎにおいて
も同様にデュアルバンク色信号ＲＢ（０）のｎ個の偶数
データが保持される。

【００３６】前記ラッチ部２４２の出力は第１および第
２合成部２４３、２４４に提供される。この第１および
第２合成部２４３、２４４の詳細を図６に示す。各合成
部２４３、２４４はｎ個の論理積素子と一つの論理和素
子で構成される。図６に示すように、第１合成部２４３
において各論理積素子は二つの入力端子を有し、各論理
積素子の一つの入力端子にはｎ個の順次制御信号Ｌ１〜
Ｌｎのうち、一つが順に入力され、各論理積素子の他の
入力端子にはラッチ部２４２の出力端Ａ１〜Ａｎ／２の
うちの一つと出力端Ｂ１〜Ｂｎ／２のうちの一つが交互
に入力される。すなわち、第１合成部２４３の一番目の
論理積素子には順次制御信号Ｌ１とラッチ部２４２の出
力端Ａ１信号が入力され、二番目の論理積素子において
は順次制御信号Ｌ２とラッチ部２４２の出力端Ｂ１信号
が入力され、三番目の論理積素子においては順次制御信
号Ｌ３と出力端Ａ２信号が入力される。前記のような方
式で、ｎ−１番目の論理積素子には順次制御信号Ｌｎ−
１と出力端Ａｎ／２信号が入力され、ｎ番目の論理積素
子には順次制御信号Ｌｎと出力端Ｂｎ／２信号が入力さ
れる。これと同様に、第２合成部２４４の一番目の論理
積素子には順次制御信号Ｌ１とラッチ部２４２の出力端
Ａｎ／２＋１信号が入力され、二番目の論理積素子にお
いては順次制御信号Ｌ２と出力端Ｂｎ／２＋１信号が入
力され、ｎ−１番目の論理積素子には順次制御信号Ｌｎ
−１と出力端Ａｎ信号が入力され、ｎ番目の論理積素子
には順次制御信号Ｌｎと出力端Ｂｎ信号が入力される。
各合成部の論理和素子はｎ個の論理積素子の出力を論理
和して、改善されたシングルバンク色信号の奇数成分Ｒ
Ｏ（０）と偶数成分ＲＥ（０）をそれぞれ生成する。前
記各合成部２４３、２４４においてラッチ部２４２の出
力を交互に順次制御信号Ｌ１〜Ｌｎと論理積することは
デュアルバンク色信号のデータ配列を変更するためのも
のである。このようにすることにより、デュアルバンク
色信号の奇数データと偶数データは互いに混合して順次
に配列され、色信号のｎ個の単位で第１合成部の奇数成
分ＲＯ（０）と偶数成分ＲＥ（０）とに分離される。図
７と図９を参照すると、順次ハイレベルパルス区間を有
するｎ個の順次制御信号Ｌ１〜Ｌｎによりラッチ部２４
２の出力が前述したとおり再配列されることにより、改
善されたシングルバンク色信号の奇数成分ＲＯ（０）と
偶数成分ＲＥ（０）が得られることがわかる。図９を参
照すると、前記奇数成分ＲＯ（０）のデータはＤ１〜Ｄ
ｎ、Ｄ２ｎ＋１〜Ｄ３ｎ、…のように順次ｎ個のデータ
が交互に配列され、偶数成分ＲＥ（０）のデータもＤｎ
＋１〜Ｄ２ｎ、Ｄ３ｎ＋１〜Ｄ４ｎのように順次ｎ個の
データが交互に配列される。図１０は順次制御信号Ｌ１
〜Ｌｎにより前記奇数成分ＲＯ（０）と偶数成分ＲＥ
（０）が生成されることを示している。前記第１および
第２合成部２４３、２４４はラッチ部２４２から２ｎ個
の色信号が入力される毎に前記のような動作を繰り返
す。

【００３７】前述したこの発明の第１実施形態において
は、デュアルバンク色信号を改善したシングルバンク色
信号に変換している。この改善したシングルバンク色信
号においては、奇数成分と偶数成分とが分離されてお
り、それぞれが奇数データ駆動集積回路と偶数データ駆
動集積回路に入力されるので、奇数データ駆動集積回路
と偶数データ駆動集積回路により同時に液晶パネルが駆
動され得る。従って、パネル駆動周波数をシングルバン
ク構造を有する液晶表示装置のパネル駆動周波数の１／
２に減少することができる。

【００３８】さらに、前記改善したシングルバンク色信
号が入力されるデータ駆動集積回路を、液晶パネルのど
ちらかの一方に一列に配置することが可能であり、液晶
表示装置においてデータ駆動集積回路のコンパクト設計
が達成される。次に、添付された図１３ないし図１８を
参照してこの発明の第２実施形態に従う液晶表示装置の
タイミング制御装置について説明する。

【００３９】この発明の第２実施形態に従う液晶表示装
置のタイミング制御装置では、シングルバンク色信号を
この発明に従う改善されたシングルバンク色信号に変換
する。前記改善されたシングルバンク色信号のデータパ
ルス区間は、シングルバンク色信号のデータパルス区間
の２倍である。また、シングルバンク色信号のｎ個のデ
ータを奇数成分と偶数成分とに分離することが求められ
る。かかる観点に基づいてこの発明の第２実施形態に従
うタイミング制御装置を説明する。

【００４０】図１３はこの発明の第２実施形態に従う液
晶表示装置のタイミング制御装置の構成図である。図１
３に示すように、この発明の第２実施形態に従う液晶表
示装置のタイミング制御装置は制御信号処理部３１とデ
ータ信号処理部３２とで構成される。前記制御信号処理
部３１はグラフィック制御器のような外部装置から垂
直、水平同期信号ＨＳＹＮＣ、ＶＳＹＮＣ、データエネ
ーブル信号ＤＥおよびメインクロック信号ＭＣＬＫが入
力されて、液晶表示装置のゲート駆動部（図示省略）と
データ駆動部（図示省略）において必要とする制御信号
を生成する。すなわち、前記制御信号処理部３１は入力
信号を用いて水平開始信号ＳＴＨＯ、ＳＴＨＥ、垂直開
始信号ＳＴＶ、ゲートクロック信号ＣＰＶ、ライン反転
信号ＲＶＳ、ゲートオンエネーブル信号ＯＥ、ロード信
号ＴＰ、ラッチクロック信号ＬＡＴＣＫ、２分周クロッ
ク信号２ＣＬＫを生成する。前記制御信号処理部３１に
おいて生成された信号は液晶表示装置のゲート駆動部、
データ駆動部およびデータ信号処理部３２に提供され
る。

【００４１】前記データ信号処理部３２はグラフィック
制御器のような外部装置からシングルバンク配列構造を
有する色信号Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：
５）およびメインクロック信号ＭＣＬＫが入力され、前
記制御信号処理部３１から２分周クロック信号２ＣＬＫ
およびラッチクロック信号ＬＡＴＣＫが入力される。前
記データ信号処理部３２は前記シングルバンク色信号の
データを再配列するため改善したシングルバンク色信号
ＲＯ（０：５）、ＲＥ（０：５）、ＧＯ（０：５）、Ｇ
Ｅ（０：５）、ＢＯ（０：５）およびＢＥ（０：５）を
生成する。

【００４２】図１４は前記図１３のデータ信号処理部３
２を詳細に示すものである。図１４に示すように、前記
データ信号処理部３２は、２分周クロック信号２ＣＬＫ
とデータエネーブル信号ＤＥが入力されて順次制御信号
Ｌ１〜Ｌｎを生成する順次信号発生部３３と多数のデー
タ処理セル３４、３５、３６で構成される。各データ処
理セルはシングルバンク色信号の１ビットラインのデー
タ、順次信号発生部３３から出力される順次制御信号Ｌ
１〜Ｌｎ、メインクロック信号ＭＣＬＫおよびラッチク
ロック信号ＬＡＴＣＫが入力されて、改善されたシング
ルバンク色信号の奇数成分と偶数成分とを生成する。こ
の発明の第２実施形態においてはシングルバンク色信号
の各色について６ビットが割り付けられるので、Ｒ(re
d) ，Ｇ(green) ，Ｂ(blue)三つの色を処理するために
は合計１８個のデータ処理セルが必要になる。図１４に
おいて、１８個のデータ処理セルのうち、データ処理セ
ル３４についてのみ詳細に示しており、残りは前記詳細
に示したデータ処理セルと同一の内部構成を有する。前
記データ処理セル３４はシングルバンク色信号のうち、
Ｒ（０）が入力されて、改善されたシングルバンク色信
号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生成す
る。

【００４３】より詳しくは、前記データ処理セル３４は
シフト部３４１、ラッチ部３４２、第１および第２合成
部３４３、３４４で構成される。シフト部３４１は１ビ
ットラインの色信号Ｒ（０）、メインクロック信号ＭＣ
ＬＫが入力されて、前記色信号Ｒ（０）を順次にシフト
させながら出力する。前記シフト部３４１は２ｎ個の出
力ラインを有する。ラッチ部３４２は前記シフト部３４
１の出力をｎ個ずつ分類し、ラッチクロック信号ＬＡＴ
ＣＫにより前記２ｎ個のデータを同時に出力させる。第
１および第２合成部３４３、３４４は前記ラッチ部３４
２からｎ個のデータがそれぞれ入力され、順次信号発生
部３３から出力される順次制御信号Ｌ１〜Ｌｎがそれぞ
れ入力されて、改善されたシングルバンク色信号の奇数
成分ＲＯ（０）と偶数成分ＲＥ（０）とをそれぞれ生成
する。ここで、ラッチクロック信号ＬＡＴＣＫは図１８
に示すように、メインクロック信号ＭＣＬＫの２ｎ個の
クロックパルス毎に一つのハイレベル区間を有し、前記
ハイレベル区間は前記メインクロック信号の１クロック
パルス区間と同一である。また、図１８に示す前記各順
次制御信号はメインクロック信号ＭＣＬＫの２ｎ個のク
ロックパルス毎に一つのハイレベル区間を有し、前記ハ
イレベル区間は前記メインクロック信号の２クロックパ
ルス区間と同一である。

【００４４】図１５に前記図１４のシフト部３４１の詳
細を示す。図１５に示すように、シフト部３４１は互い
に直列に連結された２ｎ個のＤ−フリップフロップで構
成される。前記各Ｄ−フリップフロップのクロック端子
にはメインクロック信号ＭＣＬＫが入力され、最初のＤ
−フリップフロップのデータ端子にはシングルバンク色
信号Ｒ（０）のデータが入力される。各Ｄ−フリップフ
ロップはメインクロック信号ＭＣＬＫのクロックパルス
に応答してデータ端子の信号を出力端に伝達する。従っ
て、色信号Ｒ（０）のデータはメインクロック信号ＭＣ
ＬＫにより順次シフトされると同時にラッチ部３４２に
出力される。前記各Ｄ−フリップフロップの出力は２ｎ
個のシフト部３４１の出力端１〜２ｎで構成される。

【００４５】図１６にはラッチ部３４２が詳細に示され
ている。図１６に示すように、ラッチ部３４２はラッチ
クロック信号ＬＡＴＣＫが共通に入力される２ｎ個のＤ
−フリップフロップで構成される。上部ｎ個のＤ−フリ
ップフロップはそれぞれ前記シフト部３４１の出力端１
〜ｎデータが順に入力され、下部ｎ個のＤ−フリップフ
ロップはそれぞれ前記シフト部３４１の出力端ｎ＋１〜
２ｎデータが順に入力される。前記上部ｎ個のＤ−フリ
ップフロップの各出力端はラッチ部３４２の出力端Ａ１
〜Ａｎを構成し、前記下部ｎ個のＤ−フリップフロップ
の各出力端はラッチ部３４２の出力端Ｂ１〜Ｂｎを構成
する。前記２ｎ個のＤ−フリップフロップそれぞれはラ
ッチクロック信号ＬＡＴＣＫのクロックパルスが入力さ
れる毎に入力端のデータを出力端に伝達する。また、前
記各Ｄ−フリップフロップの出力端にはラッチクロック
信号の次のクロックパルスが入力される毎に出力端のデ
ータを保持する。前述したように、前記ラッチクロック
信号ＬＡＴＣＫにおいてはメインクロック信号ＭＣＬＫ
の２ｎ個のクロックパルス毎に一つのハイレベル区間が
存在するので、前記ラッチ部３４２の出力端Ａ１〜Ａ
ｎ、Ｂ１〜Ｂｎデータはメインクロック信号ＭＣＬＫの
２ｎ個のクロックパルス区間の間保持される。前記第１
および第２合成部３４３、３４４は前記ラッチ部３４２
の出力データが保持される間データ再配列を行なう。

【００４６】図１７に前記第１および第２合成部３４
３、３４４を詳細に示す。図１７に示すように、前記第
１合成部３４３はｎ個の論理積素子と前記各論理積素子
の出力が入力される論理和素子で構成される。これと同
様に、前記第２合成部３４４はｎ個の論理積素子と前記
各論理積素子の出力が入力される論理和素子で構成され
る。前記第１合成部３４３と第２合成部３４４の各論理
積素子は二つの入力端子を有する。前記ラッチ部３４２
の出力端Ａ１〜Ａｎデータが前記第１合成部３４３の各
論理積素子のうちの一つの入力端に順に入力され、前記
順次制御信号Ｌ１〜Ｌｎが前記第１合成部３４３の各論
理積素子の他の入力端に順に入力される。前記ラッチ部
３４２の出力端Ｂ１〜Ｂｎのデータが前記第２合成部３
４４の各論理積素子のうちの一つの入力端に順に入力さ
れ、前記順次制御信号Ｌ１〜Ｌｎが前記第２合成部３４
４の各論理積素子の他の入力端に順に入力される。

【００４７】図１８を参照すると、ラッチクロック信号
ＬＡＴＣＫの一番目のクロックパルスによりシングルバ
ンク色信号ＲＯ（０）のデータＤ１〜Ｄ２ｎがラッチ部
３４２の出力端Ａ１〜Ａｎ、Ｂ１〜Ｂｎに順に保持され
る。このとき、データＤ１〜Ｄｎは出力端Ａ１〜Ａｎに
おいてメインクロック信号ＭＣＬＫの２ｎクロックパル
ス区間の間保持され、データＤｎ＋１〜Ｄ２ｎは出力端
Ｂ１〜Ｂｎにおいてメインクロック信号ＭＣＬＫの２ｎ
クロックパルス区間の間保持される。図１８を参照する
と、順次制御信号Ｌ１〜Ｌｎそれぞれはメインクロック
信号ＭＣＬＫの２ｎクロックパルス毎に繰り返すハイ区
間を有し、隣り合う二つの順次制御信号のハイ区間は順
次に位置することがわかる。第１合成部３４３において
論理積素子は二つの入力を論理積演算し、これによって
任意の一つの論理積素子において、対応する順次制御信
号のハイレベル区間の間ラッチ部３４２の対応する出力
端データを前記論理積素子の出力端に提供する。このと
き、前記順次制御信号のハイレベル区間がメインクロッ
ク信号ＭＣＬＫの２クロックパルス区間と同一であるの
で、各論理積素子から出力されるデータのパルス区間は
２倍に拡張される。前記第１合成部３４３の論理和素子
はｎ個の論理積素子の出力に対し論理和演算を行なった
後、その結果を改善されたシングルバンク色信号の奇数
成分ＲＯ（０）として出力する。図１８を参照すると、
第１合成部３４３はシングルバンク色信号Ｒ（０）の奇
数番目のｎ個のデータＤ１〜Ｄｎ、Ｄ２ｎ＋１〜Ｄ３
ｎ、…を処理し、第２合成部３４４はシングルバンク色
信号Ｒ（０）の偶数番目のｎ個のデータＤｎ＋１〜Ｄ２
ｎ、Ｄ３ｎ＋１〜Ｄ４ｎ…を処理する。前記第１および
第２合成部３４３、３４４から得られる改善されたシン
グルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ
（０）は第１実施形態の図１１に示す奇数データ駆動集
積回路と偶数データ駆動集積回路にそれぞれ入力され、
これによって既に説明したようなパネル駆動周波数の減
少とコンパクトな設計が達成される。

【００４８】この発明の第２実施形態に従う液晶表示装
置のタイミング制御装置はシングルバンク色信号をこの
発明に従う改善されたシングルバンク色信号に変換する
という点において第１実施形態と区別される。図１９な
いし図２２を参照してこの発明の第３実施形態に従う液
晶表示装置のタイミング制御装置について説明する。

【００４９】この発明の第３実施形態に従う液晶表示装
置のタイミング制御装置は、シングルバンク色信号をこ
の発明に従う改善されたシングルバンク色信号に変換す
るという点において前記第２実施形態と同様である。し
かし、この実施形態のタイミング制御装置は第２実施形
態のタイミング制御装置のうち、シフト部を用いないと
いう点において前記第２実施形態のタイミング装置と異
なる。また、この実施形態のタイミング制御装置は図１
３に示す第２実施形態のタイミング制御装置と同様の構
成を有する。この実施例のデータ信号処理部の細部構成
は前記実施例２と異なり、これについては図１９ないし
図２１に示す。

【００５０】図１９にはこの発明の第３実施形態に従う
信号処理部が詳細に示されている。図１９に示すよう
に、この発明の第３実施形態に従うタイミング制御装置
のデータ信号処理部は、メインクロック信号ＣＬＫ、２
分周クロック信号２ＣＬＫとデータエネーブル信号ＤＥ
が入力されてラッチ制御信号Ｌ１〜Ｌｎと順次制御信号
Ｌ＿１〜Ｌ＿ｎを生成する順次信号発生部４３と多数の
データ処理セル４４、４５、４６で構成される。

【００５１】各データ処理セルはシングルバンク色信号
の１ビットラインのデータ、順次信号発生部４３から出
力されるラッチ制御信号Ｌ１〜Ｌｎおよび順次制御信号
Ｌ＿１〜Ｌ＿ｎが入力されてこの発明に従う改善された
シングルバンク色信号の奇数成分と偶数成分を生成す
る。この発明の第３実施形態においてはシングルバンク
色信号の各色について６ビットが割り付けられるので、
Ｒ(red) ，Ｇ(green) ，Ｂ(blue)三つの色を処理するた
めには合計１８個のデータ処理セルが必要になる。図１
９において、１８個のデータ処理セルのうち、データ処
理セル４４についてのみ詳細に示し、残りは前記詳細に
示したデータ処理セルと同一の内部構成を有する。

【００５２】前記データ処理セル４４はシングルバンク
色信号Ｒ（０）が入力されて改善されたシングルバンク
色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生
成する。より詳しくは、前記データ処理セル４４はラッ
チ部４４１、第１および第２合成部４４２、４４３で構
成される。シフト部４４１は１ビットラインの色信号Ｒ
（０）およびラッチ制御信号Ｌ１〜Ｌｎが入力されて前
記色信号Ｒ（０）のデータを前記ラッチ制御信号Ｌ１〜
Ｌｎに応答して出力させる。前記ラッチ部４４１はｎ個
の出力ラインを有する。前記ラッチ制御信号Ｌ１〜Ｌｎ
は順次信号発生部４３においてメインクロック信号ＣＬ
Ｋを用いて生成され、図２２に示すように、それぞれメ
インクロック信号ＣＬＫのｎクロックパルス毎に繰り返
すハイレベル区間を有する。前記ハイレベル区間はメイ
ンクロック信号ＣＬＫの１クロックパルス区間と同一で
あり、任意の隣り合う二つのラッチ制御信号において各
ハイレベル区間は順次に位置する。

【００５３】前記第１および第２合成部４４２、４４３
は前記ラッチ部４４１から出力されるデータを順次制御
信号Ｌ＿１〜Ｌ＿ｎに応じて再配列して、改善されたシ
ングルバンク色信号の奇数成分ＲＯ（０）と偶数成分Ｒ
Ｅ（０）を生成する。図２０には図１９のラッチ部４４
１が詳細に示されている。図２０に示すように、ラッチ
部４４１はｎ個のＤ−フリップフロップで構成される。
各Ｄ−フリップフロップのデータ端子にはシングルバン
ク色信号Ｒ（０）が共通に入力され、各クロック端子に
はラッチ制御信号Ｌ１〜Ｌｎのうち、一つが順に入力さ
れる。また、ｎ個のＤ−フリップフロップの出力端はｎ
個のラッチ部４４１出力端Ａ１〜Ａｎを構成する。各Ｄ
−フリップフロップは対応するラッチ制御信号のクロッ
クパルスが入力される毎にデータ端子のデータを出力端
に伝達し、ラッチ制御信号の次のクロックパルスが入力
されるまで現在のデータを前記出力端において保持す
る。図２２を参照すると、ラッチ制御信号Ｌ１の一番目
のハイレベルにより一番目のＤ−フリップフロップにお
いて色信号Ｒ（０）のデータＤ１がラッチされ、ラッチ
制御信号Ｌ２の一番目のハイレベルにより二番目のＤ−
フリップフロップにおいて色信号Ｒ（０）のデータＤ２
がラッチされる。これと同様の方式で、ラッチ制御信号
Ｌｎの一番目のハイレベルによりｎ番目のＤ−フリップ
フロップにおいて色信号Ｒ（０）のデータＤｎがラッチ
される。その次は、ラッチ制御信号Ｌ１の二番目のハイ
レベルにより一番目のＤ−フリップフロップにおいて色
信号Ｒ（０）のデータＤｎ＋１がラッチされる。従っ
て、一番目のＤ−フリップフロップの出力端Ａ１におい
て色信号Ｒ（０）のデータＤ１が、ラッチ制御信号Ｌ１
の一番目のハイレベルから二番目のハイレベルが入力さ
れるまでの間保持される。他のフリップフロップにおい
ても前記と同一の動作が行われる。前記ラッチ部４４１
の出力端Ａ１〜Ａｎデータは第１合成部４４２と第２合
成部４４３に共通に入力される。ラッチ部４４１の出力
が第１および第２合成部４４２、４４３に共通に入力さ
れるため、図１９においてラッチ部４４１の出力端は
‘２ｎライン’に表記している。

【００５４】図２１に前記第１および第２合成部４４
２、４４３の詳細を示す。図２１に示しているように、
第１合成部４４２はｎ個の論理積素子と前記各論理積素
子の出力が入力される論理和素子とで構成される。これ
と同様に、第２合成部４４３はｎ個の論理積素子と前記
各論理積素子の出力が入力される論理和素子とで構成さ
れる。前記第１および第２合成部４４２、４４３の各論
理積素子は二つの入力端子を有する。

【００５５】第１合成部４４２において各論理積素子の
入力端子にはｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎのうち
の一つが順に入力され、各論理積素子の他の入力端子に
は前記ラッチ部４４１のｎ個の出力端Ａ１〜Ａｎ信号の
中の一つが順に入力される。図２２に示すように、前記
ｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎそれぞれはメインク
ロック信号ＣＬＫの２ｎ個のクロックパルス毎に現われ
るハイレベル区間を有し、前記ハイレベル区間はメイン
クロック信号ＣＬＫの２クロックパルス区間と同一であ
る。任意の隣り合う二つの順次制御信号の各ハイレベル
は互いに順次に位置する。

【００５６】図２１の第１合成部４４２は前記順次制御
信号Ｌ＿１〜Ｌ＿ｎとラッチ部４４１の出力端Ａ１〜Ａ
ｎ信号を順に論理積し、この論理積演算の結果を論理和
することにより、図２２に示す改善されたシングルバン
ク色信号の奇数成分ＲＯ（０）を生成する。前記奇数成
分ＲＯ（０）の２倍に拡張されたデータ区間は前記各順
次制御信号ハイレベル区間により得られる。

【００５７】第２合成部４４３において各論理積素子の
入力端子にはｎ個のラッチ部４４１の出力端Ａ１〜Ａｎ
信号のうち、一つが順に入力され、各論理積素子の他の
入力端子にはｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎが入力
される。このとき、順次制御信号Ｌ＿１〜Ｌ＿ｎの入力
順序が前記第１合成部４４２と異なる。図２１に示すよ
うに、順次制御信号は後半部ｎ／２の一番目のＬ＿ｎ／
２＋１から始めて前半部ｎ／２個の最終のものＬ＿ｎ／
２が各論理積素子に順に入力される。ラッチ部４４１に
おいてｎ個のシングルバンク色信号データがラッチされ
た後、次のｎ個のデータがラッチされるとき、前記第２
合成部４４３は前記ラッチしたデータを論理演算して改
善されたシングルバンク色信号の偶数成分を生成する。

【００５８】前述した順次制御信号の入力順序調整によ
り第１合成部４４２はシングルバンク色信号の奇数番目
のｎ個のデータを処理し、第２合成部４４３はシングル
バンク色信号の偶数番目のｎ個のデータを処理する。前
述したように、この発明に従う実施例３においてはラッ
チ制御信号によりシングルバンク色信号をラッチさせ、
次のラッチ動作が起こる前に第１または第２合成部の論
理演算により改善したシングルバンク色信号を生成す
る。従って、この発明の第３実施形態に従うタイミング
制御装置はシフト部を必要としないので、回路がより簡
単になる。

【００５９】図２３ないし図３２を参照してこの発明の
第４実施形態に従うタイミング制御装置について説明す
る。この発明の第４実施形態に従うタイミング制御装置
は、デュアルバンク色信号またはシングルバンク色信号
のいずれが入力されても、改善されたシングルバンク色
信号を生成する。また、この発明の第４実施形態に従う
タイミング制御装置は制御信号の数を減少させることに
より、用いられるゲート素子の数を減少させる。これに
ついて、詳細に説明する。

【００６０】まず、図２３を参照すると、この発明の第
４実施形態に従う液晶表示装置のタイミング制御装置は
制御信号処理部５１とデータ信号処理部５２とで構成さ
れる。前記制御信号処理部５１はグラフィック制御器の
ような外部装置から垂直、水平同期信号ＨＳＹＮＣ、Ｖ
ＳＹＮＣ、データエネーブル信号ＤＥおよびメインクロ
ック信号ＭＣＬＫが入力されてゲート駆動部とデータ駆
動部において必要とする制御信号を生成する。すなわ
ち、前記制御信号処理部５１は入力信号を用いて水平開
始信号ＳＴＨＯ、ＳＴＨＥ、垂直開始信号ＳＴＶ、ゲー
トクロック信号ＣＰＶ、ライン反転信号ＲＶＳ、ゲート
オンエネーブル信号ＯＥ、ロード信号ＴＰおよびメイン
クロック信号ＭＣＬＫを２分周した２分周クロック信号
２ＣＬＫを生成する。前記制御信号処理部５１において
生成した信号は液晶表示装置のゲート駆動部（図示省
略）、データ駆動部（図示省略）および前記データ信号
処理部５２に提供される。

【００６１】前記データ信号処理部５２はグラフィック
制御器のような外部装置から色信号およびメインクロッ
ク信号ＭＣＬＫが入力され、外部ジャンプスイッチのよ
うなスイッチング装置（図示省略）からクロック選択信
号ＣＬＫ−ＳＥＬが入力され、前記制御信号処理部５１
から２分周クロック信号２ＣＬＫが入力される。前記ク
ロック選択信号ＣＬＫ−ＳＥＬは前記データ信号処理部
５２に入力される色信号がデュアルバンク形式であるか
シングルバンク形式であるかを現わす。つまり、前記色
信号はグラフィック制御器の種類に従ってシングルバン
クまたはデュアルバンク形式であり、図２３に示すのは
デュアルバンク形式である。デュアルバンク形式におい
ては一つの色信号に対し、データの奇数部分と偶数部分
とを分離した二つの信号が提供される。例えば、Ｒ(re
d) 信号について、図２３に示すように、ＲＡ（０：
５）とＲＢ（０：５）信号が提供される。ここで、
（０：５）はＲＡ信号が６ビットで構成されることを意
味し、これは色信号の多階調表示のためのものである。
もし、色信号がシングルバンク形式である場合にはＲＡ
（０：５）、ＧＡ（０：５）、ＢＡ（０：５）信号が前
記データ信号処理部５２に入力される。

【００６２】前記データ信号処理部５２は前述した色信
号を分周しデータを配列して各色信号の奇数データ［Ｒ
Ｏ（０：５）、ＧＯ（０：５）、ＢＯ（０：５）］と偶
数データ［ＲＥ（０：５）、ＧＥ（０：５）、ＢＥ
（０：５）］とを生成する。図２４に図２３のデータ信
号処理部５２を詳しく示す。図２４に示すように、デー
タ信号処理部５２はデータ分周部５３、ラッチパルス発
生部５４および多数のデータ処理セル５５、５６、５７
で構成され、前記データ処理セル５５はラッチ部５５
１、第１合成部５５２および第２合成部５５３で構成さ
れる。

【００６３】ここで、各色信号が６ビットで構成された
ものと仮定すると、一つのデータ分周部について１８個
のデータ処理セルが必要であるが、この発明の第４実施
形態においては図面の複雑さを避けるため、データ処理
セル５５についてのみ詳細に示している。従って、図２
３に示すデータ信号処理部５２は実際に一つのデータ分
周部、一つのラッチパルス発生部および１８個のデータ
処理セルで構成されている。もちろん、前記各数字は色
信号のビット数に依存する。

【００６４】図２４を参照すると、データ分周部５３は
各色信号の該当ビットの信号、クロック選択信号ＣＬＫ
−ＳＥＬおよび２分周クロック信号２ＣＬＫが入力さ
れ、前記クロック選択信号ＣＬＫ−ＳＥＬから入力され
た色信号がシングルバンク形式である場合のみ、前記入
力された各色信号を前記２分周クロック信号２ＣＬＫに
応じて分周し、前記分周した色信号から奇数番目データ
と偶数番目データを分離してデュアルバンク形式の色信
号を生成する。もし、前記入力された色信号がデュアル
バンク形式であると前記データ分周部５３は別途の処理
を行なわないでそのまま出力する。前記クロック選択信
号ＣＬＫ−ＳＥＬに応じたデュアルバンク色信号への変
換の可否はマルチプレックス（図示省略）のようなスイ
ッチング素子により具現されることができ、これは当業
者が容易に設計することができるのでここでは具体的な
回路を提示していない。

【００６５】例えば、シングルバンク形式の色信号ＲＡ
（０）、ＧＡ（０）、ＢＡ（０）がデータ分周部５３に
入力されると、前記データ分周部５３は前述した分周お
よび分離動作に従いデュアルバンク形式の色信号ＲＡ’
（０）、ＲＢ’（０）、ＧＡ’（０）、ＧＢ’（０）、
ＢＡ’（０）、ＢＢ’（０）を生成する。図２５に示す
回路は前記データ分周部５３においてシングルバンク色
信号ＲＡ（０）をデュアルバンク色信号に変換するため
の回路ロジックである。図２５を参照すると、二つのＤ
−フリップフロップのデータ端子にはシングルバンク色
信号ＲＡ（０）が共通に入力され、上部Ｄ−フリップフ
ロップのクロック端子には２分周クロック信号２ＣＬＫ
が入力され、下部Ｄ−フリップフロップのクロック端子
には２分周クロック信号２ＣＬＫの反転信号が入力され
る。上部Ｄ−フリップフロップの出力端には遅延部が連
結される。上部Ｄ−フリップフロップは２分周クロック
信号２ＣＬＫの立上りエッジにおいてシングルバンク色
信号ＲＡ（０）を出力端にラッチさせ、下部Ｄ−フリッ
プフロップは２分周クロック信号２ＣＬＫの立下りエッ
ジにおいてシングルバンク色信号ＲＡ（０）を出力端に
ラッチさせる。従って、シングルバンク色信号ＲＡ
（０）の奇数データＯＤＤと偶数データＥＶＥＮは分離
される。２分周クロック信号２ＣＬＫの周期はメインク
ロック信号ＭＣＬＫ周期の２倍であるので、前記奇数デ
ータＯＤＤと偶数データＥＶＥＮのデータ区間はシング
ルバンク色信号のデータ区間の２倍である。遅延部は奇
数データを所定時間遅延させ、奇数データＯＤＤと偶数
データＥＶＥＮの開始時点を一致させる。

【００６６】図３１にはシングルバンク形式の色信号Ｒ
Ａ（０：５）とデュアルバンク形式の色信号ＲＡ’
（０：５）、ＲＢ’（０：５）の波形が示されており、
各色信号ＲＡ（０：５）、ＲＡ’（０：５）、ＲＢ’
（０：５）の六つのビットの中で任意の一つを示してい
る。前記図３１において、ＲＯ（０：５）とＲＥ（０：
５）はデータ処理セル５５から生成される改善されたシ
ングルバンク色信号の奇数成分と偶数成分の一例であ
る。

【００６７】ラッチパルス発生部５４はメインクロック
信号ＭＣＬＫと２分周クロック信号２ＣＬＫが入力さ
れ、ラッチ制御信号｛Ｃ（１：Ｌ）｝と合算制御信号
｛ＳＡＯ（１：Ｍ）、ＳＢＯ（１：Ｍ）、ＳＡＥ（１：
Ｍ）、ＳＢＥ（１：Ｍ）｝を生成する。ここで、Ｌはラ
ッチ部５５１に用いられるフリップフロップの数であ
り、ＭはＬより小さくハードウェア設計の効率性に従い
決める流動的な値である。この発明の第４実施形態にお
いてＬは３６、Ｍは２６に具現された。データ駆動集積
回路のチャンネル数は１００である。

【００６８】前述したように、一つのデータ分周部に対
し１８個のデータ処理セルが備えられている。図２４を
参照すると、データ処理セル５５はデータ分周部５３か
ら生成された色信号ＲＡ’（０）とＲＢ’（０）を処理
する。より詳しくは、前記ラッチ部５５１は前記データ
分周部５３から生成された色信号ＲＡ’（０）とＲＢ’
（０）が所定のデータ配列順序を有するよう前記ラッチ
制御信号｛Ｃ（１：Ｌ）｝に応じて選択する。前記選択
により決めるラッチ部５５１の出力は第１合成部５５２
と第２合成部５５３に提供される。

【００６９】前記第１合成部５５２は前記合算制御信号
｛ＳＡＯ（１：Ｍ）、ＳＢＯ（１：Ｍ）｝に応じて決め
る合算順序に基づいて前記ラッチ部５５１の出力に対す
る論理演算を行い、前記第２合成部５５３は前記合算制
御信号｛ＳＡＥ（１：Ｍ）、ＳＢＥ（１：Ｍ）｝に応じ
て決める合算順序に基づいて前記ラッチ部５５１の出力
に対する論理演算を行なう。その結果、該当ビットの色
信号｛ＲＡ（０）、ＲＢ（０）｝に対し、第１合成部５
５２においては奇数成分ＲＯ（０）が生成され、第２合
成部５５３においては偶数成分ＲＥ（０）が生成され
る。このとき、前記ラッチ部５５１のラッチ制御信号と
前記合算部５５２、５５３の合算制御信号は、前記奇数
データＲＯ（０）と偶数データＲＥ（０）においてデー
タ駆動集積回路のチャンネル数ｎだけデータ列が交互に
現われるよう予め決める。

【００７０】図３０の波形図には、垂直同期信号ＨＳＹ
ＮＣ、メインクロック信号ＭＣＬＫ、データエネーブル
信号ＤＥ、シングルバンク形式の任意の一つの色信号Ｒ
Ａ、前記色信号ＲＡに対する奇数および偶数成分ＲＯ，
ＲＥと２分周クロック信号２ＣＬＫを示している。図３
０は液晶表示装置のデータ駆動集積回路（図示省略）の
チャンネル数が１００であるときの各信号の波形を示し
ている。前記波形図からこの発明に従う色信号の奇数成
分ＲＯと偶数成分ＲＥにおいて色信号ＲＡのデータ列が
１００個ずつ交互に表れていることがわかる。また、前
記奇数成分ＲＯと偶数成分ＲＥのデータ保持時間はシン
グルバンク色信号ＲＡのデータ保持時間の２倍である。

【００７１】図１１を参照して前述したように、前記奇
数成分ＲＯは奇数番目のデータ駆動集積回路に入力さ
れ、偶数成分ＲＥは偶数番目のデータ駆動集積回路に入
力される。もちろん、他の色信号の奇数成分と偶数成分
も前記と同一の方式で入力される。前記奇数成分と偶数
成分の色信号により前記各データ駆動集積回路はデュア
ルモードに液晶パネルを駆動する。このとき、データ保
持時間がシングルバンク方式に比べ２倍であるので、シ
ングルバンク方式における駆動周波数の１／２だけでも
同一の表示動作を可能にする。図２６に図２４のラッチ
パルス発生部５４を詳しく示す。

【００７２】図２６に示すように、ラッチパルス発生部
５４は第１順次制御信号Ｅ１〜Ｅ１００および第２順次
制御信号Ｅ１’〜Ｅ１００’を生成するためのブロッ
ク、前記第１順次制御信号Ｅ１〜Ｅ１００を用いてラッ
チ制御信号を生成するための第１論理和ブロックおよび
前記第２順次制御信号Ｅ１’〜Ｅ１００’を用いて合算
制御信号を生成するための第２論理和ブロックを含む。

【００７３】液晶表示装置のデータ駆動集積回路のチャ
ンネル数をｎとするとき、前記ブロックは直列に連結さ
れた２ｎ個のＤ−フリップフロップと開始パルス発生部
とで構成される。開始パルス発生部はデータエネーブル
信号ＤＥと２分周クロック信号２ＣＬＫが入力されて２
分周クロック信号２ＣＬＫのｎクロックパルス毎に繰り
返すハイ区間パルスを有する開始信号を生成する。前記
開始信号は一番目のＤ−フリップフロップに入力され
る。前記奇数番目のＤ−フリップフロップのクロック端
子には２分周クロック信号２ＣＬＫが入力され、偶数番
目のＤ−フリップフロップのクロック端子には２分周ク
ロック信号２ＣＬＫの反転信号が入力される。前記奇数
番目のＤ−フリップフロップは２分周クロック信号の立
上りエッジにおいてデータ端子信号を出力端にラッチさ
せ、前記偶数番目のＤ−フリップフロップは２分周クロ
ック信号の立下りエッジにおいてデータ端子信号を出力
端にラッチさせる。前記奇数番目のＤ−フリップフロッ
プの各出力端信号は次の段のフリップフロップに伝達さ
れると同時に第１順次制御信号Ｅ１〜Ｅ１００として出
力される。前記偶数番目のＤ−フリップフロップの各出
力端信号は次の段のフリップフロップに伝達されると同
時に第２順次制御信号Ｅ１’〜Ｅ１００’として出力さ
れる。前記第１順次制御信号と第２順次制御信号は２分
周クロック信号と立上りエッジと立下りエッジでそれぞ
れラッチされて得られるので、二つの間には２分周クロ
ック信号の半クロックパルスに該当する位相差が存在す
る。

【００７４】ｎ個の第１順次制御信号は第１論理和ブロ
ックに入力され、少なくとも二つまたはそれ以上の第１
順次制御信号が論理和して一つのラッチ制御信号がつく
られる。これと同様に、ｎ個の第２順次制御信号は第２
論理和ブロックに入力され、少なくとも二つまたはそれ
以上の第２順次制御信号が論理和して合算制御信号がつ
くられる。前述したように、少なくとも二つ以上の順次
制御信号を結合して一つのラッチ制御信号と合算制御信
号を生成することにより、ラッチ制御信号と合算制御信
号の数がチャンネル数ｎより小さくなり、これによって
データ処理セルにおいて用いられるフリップフロップ数
とゲート素子数を減少することができる。

【００７５】図２７ないし図２９の回路図と図３２の波
形図を参照して図２４のデータ処理セル５５をより詳し
く説明する。図２７を参照すると、ラッチ部５５１はデ
ータ分周部５３から入力された色信号ＲＡ’（０）をラ
ッチ制御信号Ｃ１〜Ｃ３６に応じてラッチするためのＬ
個のフリップフロップＦＦ１〜ＦＦ３６と、色信号Ｒ
Ｂ’（０）を前記ラッチ制御信号Ｃ１〜Ｃ３６に応じて
ラッチするためのＬ個のフリップフロップＦＦ３７〜Ｆ
Ｆ７２とで構成される。前記各フリップフロップはＤ−
フリップフロップであるが、この発明の技術的範囲はこ
れに限定されず、他の種類のフリップフロップで具現さ
れることができる。既に仮定したとおり、Ｌは３６であ
る。

【００７６】前記Ｌ個のフリップフロップＦＦ１〜ＦＦ
３６において各フリップフロップのデータ入力端には前
記色信号ＲＡ’（０）が共通に入力され、前記各フリッ
プフロップのクロック入力端にはＬ個のラッチ制御信号
Ｃ１〜Ｃ３６のうち、対応する一つが入力される。前記
Ｌ個のフリップフロップＦＦ３７〜ＦＦ７２において各
フリップフロップのデータ入力端には前記色信号ＲＢ’
（０）が共通に入力され、前記各フリップフロップのク
ロック入力端にはＬ個のラッチ制御信号Ｃ１〜Ｃ３６の
うち、対応する一つが入力される。

【００７７】各フリップフロップはクロック入力端信号
の立上りエッジにおいてデータ入力端の信号を出力端に
保持させる。図２７を参照すると、ラッチ制御信号Ｃ１
の立上りエッジにおいてフリップフロップＦＦ１はデー
タ入力端の色信号ＲＡ’（０）のデータＤ１を出力端に
ラッチさせ、前記フリップフロップＦＦ１はラッチ制御
信号Ｃ１の次の立上りエッジがあるまで前記データＤ１
を出力端Ａ１に保持させる。一方、一つのラッチ制御信
号Ｃ１は二つのフリップフロップＦＦ１、ＦＦ３７に同
時に連結されるので、ラッチ制御信号Ｃ１の立上りエッ
ジにより上方と下方の二つのフリップフロップＦＦ１、
ＦＦ３７が１対の色信号ＲＡ’（０）とＲＢ’（０）の
一番目のデータＤ１、Ｄ２を同時にラッチする。これと
同様の方式で、他のフリップフロップも対応するラッチ
制御信号によりデータ入力端の信号をラッチさせる。

【００７８】前記各フリップフロップＦＦ１〜ＦＦ７２
の出力端データは第１合成部５５２と第２合成部５５３
に提供される。また、前記ラッチ制御信号Ｃ１〜Ｃ３６
は前記色信号ＲＡ’（０）とＲＢ’（０）のデータ列に
おいてチャンネル数ｎ単位で前記の動作を繰り返すよう
にする。もし、データ駆動集積回路のチャンネル数が３
００であると、前記色信号ＲＡ’（０）とＲＢ’（０）
の３００データ毎に前記ラッチ制御信号Ｃ１〜Ｃ３６に
よるラッチ動作を繰り返す。

【００７９】これと共に、図３２に示すように、前記各
ラッチ制御信号は２分周クロック信号のｎクロックパル
スの間少なくとも二つ以上の立上りエッジを有している
ので、チャンネル数よりずっと少ない数のラッチ制御信
号が用いられ、これによって、フリップフロップの数お
よび回路の複雑性を回避することができる。図２８を参
照して第１合成部５５２について説明する。

【００８０】前記第１合成部５５２は合算制御信号ＳＡ
Ｏ１〜ＳＡＯ２６とそれに対応する前記ラッチ部５５１
の出力信号が入力されるＭ個の論理積素子ＡＮＤ１〜Ａ
ＮＤ２６、前記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力
信号が入力される論理和素子ＯＲ１、合算制御信号ＳＢ
Ｏ１〜ＳＢＯ２６とそれに対応する前記ラッチ部５５１
の出力信号が入力されるＭ個の論理積素子ＡＮＤ２７〜
ＡＮＤ５２、前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の
出力信号が入力される論理和素子ＯＲ２および前記二つ
の論理和素子ＯＲ１、ＯＲ２の出力信号が入力されて奇
数データ信号ＲＯ（０）を生成する論理和素子ＯＲ３で
構成される。

【００８１】前記各論理積素子においては二つの入力信
号に対する論理積演算が行われ、論理和素子ＯＲ１にお
いては前記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力信号
に対する論理和演算が行われ、論理和素子ＯＲ２におい
ては前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の出力信号
に対する論理和演算が行われ、論理和素子ＯＲ３におい
ては二つの論理和素子ＯＲ１、ＯＲ２の出力信号に対す
る論理和演算が行われる。

【００８２】前記構造の論理回路を通じて、ある一つの
合算制御信号のハイレベル区間において対応するラッチ
部５５１の出力信号が奇数データ信号ＲＯ（０）として
提供される。例えば、論理積素子ＡＮＤ１においては合
算制御信号ＳＡＯ１とフリップフロップＦＦ１の出力端
信号Ａ１が入力され、図３２に示すように、合算制御信
号ＳＡＯ１がハイレベルとなると、そのときの前記フリ
ップフロップＦＦ１の出力端信号Ａ１が奇数データ信号
ＲＯ（０）として提供される。

【００８３】また、図３２に示す波形図から、各合算制
御信号ＳＡＯ１〜ＳＡＯ２６、ＳＢＯ１〜ＳＢＯ２６の
ハイレベルタイミングは前記色信号ＲＡ’（０）とＲ
Ｂ’（０）のデータがデータ駆動集積回路のチャンネル
数に対応する数だけ２回に１回ずつ交互に現われるよう
予め決める。例えば、データ駆動集積回路のチャンネル
数が１００である場合、図２３と図２４の第１合成部５
５２と第２合成部５５３において生成される奇数成分Ｒ
Ｏ（０）と偶数成分ＲＥ（０）は図３０に示す通りであ
る。すなわち、図３０に示すように、奇数成分ＲＯ
（０）には１００個単位で色信号のデータが交互に現わ
れる。より詳しくは、色信号ＲＡの最初の１００個のデ
ータは奇数成分ＲＯ（０）に現われ、その後の１００個
のデータは偶数成分ＲＥに現われ、これを続けて繰り返
しながらこの発明に従う改善されたシングルバンク色信
号を生成する。

【００８４】図２９は第２合成部５５３を詳細に示す回
路図であり、前記第１合成部５５２と同一の回路であ
る。ただし、第２合成部の各論理積素子の入力信号が前
記第１合成部におけるそれと異なる。図２９を参照する
と、第２合成部５５３は合算制御信号ＳＡＥ１〜ＳＡＥ
２６とそれに対応する前記ラッチ部５５１の出力信号が
入力されるＭ個の論理積素子ＡＮＤ１〜ＡＮＤ２６、前
記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力信号が入力さ
れる論理和素子ＯＲ１、合算制御信号ＳＢＥ１〜ＳＢＥ
２６とそれに対応する前記ラッチ部５５１の出力信号が
入力されるＭ個の論理積素子ＡＮＤ２７〜ＡＮＤ５２、
前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の出力信号が入
力される論理和素子ＯＲ２および前記二つの論理和素子
ＯＲ１、ＯＲ２の出力信号が入力されて偶数データ信号
ＲＥ（０）を生成する論理和素子ＯＲ３で構成される。

【００８５】前記したように、生成された奇数成分と偶
数成分は奇数データ駆動集積回路と偶数データ駆動集積
回路にそれぞれ入力される。

【００８６】

【発明の効果】これによって、前記奇数成分により奇数
データ駆動集積回路が動作し、これと同時に前記偶数成
分により偶数データ駆動集積回路が動作するので、前記
奇数データ駆動集積回路と偶数データ駆動集積回路をデ
ュアルモードで駆動することができる。そして、シング
ルバンク方式と同一の駆動時間が加わる場合、前記のよ
うなデータラインのデュアルモード駆動を通じて一つの
データラインを駆動するための時間が２倍に増加するの
で、動作周波数がシングルバンク方式の１／２に減少さ
れる。

【００８７】前述したこの発明の第４実施形態において
はシングルバンク色信号またはデュアルバンク色信号の
いずれが入力されてもこの発明に従う改善されたシング
ルバンク色信号を生成することができ、制御信号の信号
ラインを減少させることにより用いられるフリップフロ
ップとゲート素子の数を減少させることができる。

【図面の簡単な説明】

【図１】従来のデュアルバンク配列構造を有する液晶表
示装置の構成図である。

【図２】本発明の第１実施形態に従う液晶表示装置のタ
イミング制御装置の構成図である。

【図３】図２に示すデータ信号処理部の構成図である。

【図４】図３に示すシフト部の構成図である。

【図５】図３に示すラッチ部の構成図である。

【図６】図３に示す第１および第２合成部の構成図であ
る。

【図７】本発明の第１実施形態に従う液晶表示装置のタ
イミング制御装置の各部信号の波形図である。

【図８】（Ａ）は垂直、水平同期信号とデータエネーブ
ル信号のタイミング関係を示す波形図であり、（Ｂ）は
図８（Ａ）に示す信号とデュアルバンク配列構造を有す
る色信号との関係を示す波形図である。

【図９】図５に示すラッチ部の出力信号を示す波形図で
ある。

【図１０】図６の第１および第２合成部において順次信
号によりこの発明に従う改善したシングルバンク配列構
造を有する色信号が生成される過程を例示する波形図で
ある。

【図１１】本発明に従う改善したシングルバンク配列構
造を有する色信号がデータ駆動回路に入力されることを
例示する液晶表示装置の構成図である。

【図１２】本発明に従う改善したシングルバンク配列構
造を有する色信号の配列状態を示す波形図である。

【図１３】本発明の第２実施形態に従う液晶表示装置の
タイミング制御装置の構成図である。

【図１４】図１３に示すデータ信号処理部の構成図であ
る。

【図１５】図１４に示すシフト部の構成図である。

【図１６】図１４に示すラッチ部の構成図である。

【図１７】図１４に示す第１および第２合成部の構成図
である。

【図１８】本発明の第２実施形態に従う液晶表示装置の
タイミング制御装置の各部信号の波形図である。

【図１９】本発明の第３実施形態に従うデータ信号処理
部の構成図である。

【図２０】図１９に示すラッチ部の構成図である。

【図２１】図１９に示す第１および第２合成部の構成図
である。

【図２２】本発明の第３実施形態に従う液晶表示装置の
データ信号処理部において用いられる各部信号の波形図
である。

【図２３】本発明の第４実施形態に従う液晶表示装置の
タイミング制御装置の構成図である。

【図２４】図２３に示すデータ信号処理部の構成図であ
る。

【図２５】図２３に示すデータ分周部においてシングル
バンク配列構造を有する色信号をデュアルバンク配列構
造に変換するための回路の構成図である。

【図２６】図２３に示すラッチパルス発生部の構成図で
ある。

【図２７】図２４に示すラッチ部の回路図である。

【図２８】図２４に示す第１合成部の回路図である。

【図２９】図２４に示す第２合成部の回路図である。

【図３０】本発明の第４実施形態に従う液晶表示装置の
タイミング制御装置において用いられる垂直、水平同期
信号、データエネーブル信号、シングルバンク配列色信
号、改善したシングルバンク配列色信号間の関係を示す
波形図である。

【図３１】シングルバンク配列色信号から本発明に従う
改善したシングルバンク配列色信号が得られる過程を説
明する波形図である。

【図３２】図２４のデータ処理セルにおいて行われる制
御過程を説明する波形図である。

【符号の説明】

２１、３１、５１ 制御信号処理部 ２２、３２、５２ データ信号処理部 ２３、３３、４３ 順次信号発生部 ２４、３４、３５、３６、４４、５５、５６、５７ デ
ータ処理セル ５３ データ分周部 ２４１、３４１ シフト部 ２４２、３４２、４４１、５５１ ラッチ部 ２４３、３４３、４４２、５５２ 第１合成部 ２４４、３４４、４４３、５５３ 第２合成部

Claims (24)

【特許請求の範囲】
1. 【請求項１】垂直、水平同期信号およびメインクロック
   信号が入力されて液晶表示装置のゲート駆動部とデータ
   駆動部のための制御信号を生成する制御信号処理部と、 メインクロック信号とデータエネーブル信号が入力さ
   れ、ラッチクロック信号と順次制御信号を生成する順次
   信号発生部と、 前記メインクロック信号に応じてデュアルバンク色信号
   の奇数データと偶数データをそれぞれ順次にシフトさせ
   ると共に出力させる多数のシフト部と、 前記シフト部から出力されるｎ個の奇数データとｎ個の
   偶数データを前記ラッチクロック信号に応じて同時に出
   力させる多数のラッチ部と、 前記ラッチ部から出力されるｎ／２個の奇数データとｎ
   ／２個の偶数データを交互に前記順次制御信号とそれぞ
   れ論理積し、各論理積演算の結果を論理和して色信号の
   奇数成分を生成する多数の第１合成部と、 前記ラッチ部から出力される残りのｎ／２個の奇数デー
   タと残りのｎ／２個の偶数データを交互に前記順次制御
   信号とそれぞれ論理積し、各論理積演算の結果を論理和
   して色信号の偶数成分を生成する多数の第２合成部と、
   を含む液晶表示装置のタイミング制御装置。
2. 【請求項２】前記多数のシフト部中の一つは、 前記奇数データを順次にシフトさせるため互いに直列に
   連結された第１ｎ−フリップフロップと、前記偶数デー
   タを順次にシフトさせるため互いに直列に連結された第
   ２ｎ−フリップフロップとで構成され、 前記各フリップフロップは前記メインクロック信号に応
   じてシフト動作を行なう、請求項１に記載の液晶表示装
   置のタイミング制御装置。
3. 【請求項３】前記多数のラッチ部中の一つは、 前記第１ｎ−フリップフロップの出力がそれぞれ入力さ
   れる第３ｎ−フリップフロップと、前記第２ｎ−フリッ
   プフロップの出力がそれぞれ入力される第４ｎ−フリッ
   プフロップとで構成され、前記第３ｎ−フリップフロッ
   プと前記第４ｎ−フリップフロップは前記ラッチクロッ
   ク信号に応じて前記入力を出力端に同時にラッチさせ
   る、請求項２に記載の液晶表示装置のタイミング制御装
   置。
4. 【請求項４】前記多数の第１合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
   するｎ個の論理積素子と、前記各論理積素子の出力を入
   力されて論理和演算を行なう論理和素子とで構成され、 前記第３ｎ−フリップフロップのｎ／２個の出力と前記
   第４ｎ−フリップフロップのｎ／２個の出力とが交互に
   前記ｎ個の論理積素子の入力端に入力され、前記順次制
   御信号が前記ｎ個の論理積素子の他の入力端に順に入力
   される、請求項３に記載の液晶表示装置のタイミング制
   御装置。
5. 【請求項５】前記多数の第２合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
   するｎ個の論理積素子と、前記各論理積素子の出力が入
   力されて論理和演算を行なう論理和素子とで構成され、 前記第３ｎ−フリップフロップの残りのｎ／２個の出力
   と前記第４ｎ−フリップフロップの残りのｎ／２個の出
   力が交互に前記ｎ個の論理積素子の入力端に入力され、
   前記順次制御信号が前記ｎ個の論理積素子の他の入力端
   に順に入力される、請求項３に記載の液晶表示装置のタ
   イミング制御装置。
6. 【請求項６】垂直、水平同期信号およびメインクロック
   信号が入力されて液晶表示装置のゲート駆動部とデータ
   駆動部のための制御信号を生成する制御信号処理部と、 メインクロック信号とデータエネーブル信号が入力さ
   れ、ラッチクロック信号と順次制御信号を生成する順次
   信号発生部と、 前記メインクロック信号に応じてデュアルバンク色信号
   の奇数データと偶数データをそれぞれ順次にシフトさせ
   ると共に出力させる多数のシフト部と、 前記シフト部から出力されるｎ個の奇数データとｎ個の
   偶数データを前記ラッチクロック信号に応じて同時に出
   力させる多数のラッチ部と、 前記ラッチ部から出力されるｎ／２個の奇数データとｎ
   ／２個の偶数データを交互に前記順次制御信号とそれぞ
   れ論理積し、各論理積演算の結果を論理和して色信号の
   奇数成分を生成する多数の第１合成部と、 前記ラッチ部から出力される残りのｎ／２個の奇数デー
   タと残りのｎ／２個の偶数データを交互に前記順次制御
   信号とそれぞれ論理積し、各論理積演算の結果を論理和
   して色信号の偶数成分を生成する多数の第２合成部と、 それぞれがｎ個のチャンネル数を有し、前記多数の第１
   合成部から提供される色信号の奇数成分が入力されて液
   晶駆動信号を生成する多数の奇数データ駆動集積回路
   と、 それぞれがｎ個のチャンネル数を有し、前記多数の第２
   合成部から提供される色信号の偶数成分が入力されて液
   晶駆動信号を生成する多数の偶数データ駆動集積回路
   と、 前記多数のデータ駆動集積回路から提供される液晶駆動
   信号に応じて所定の表示動作を行なう液晶パネルと、を
   含み、前記多数の奇数データ駆動集積回路と前記多数の
   偶数データ駆動集積回路は前記液晶パネルのどちらかの
   一方に一列に配置される液晶表示装置。
7. 【請求項７】垂直、水平同期信号およびメインクロック
   信号が入力されて液晶表示装置のゲート駆動部とデータ
   駆動部のための制御信号、メインクロック信号を２分周
   した２分周クロック信号およびラッチクロック信号を生
   成する制御信号処理部と、 データエネーブル信号と前記２分周クロック信号から順
   次制御信号を生成する順次信号発生部と、 シングルバンク色信号が入力され、前記メインクロック
   信号に応じて前記色信号のデータを順次にシフトさせる
   と共に出力させる多数のシフト部と、 前記シフト部から出力される色信号のデータをｎ個ずつ
   分離し、前記分離された２ｎ個のデータを前記ラッチク
   ロック信号に応じて同時に出力させる多数のラッチ部
   と、 前記ラッチ部から出力されるｎ個のデータを順に前記順
   次制御信号と論理積し、各論理積演算の結果を論理和し
   て色信号の奇数成分を生成する第１合成部と、 前記ラッチ部から出力される残りのｎ個のデータを順に
   前記順次制御信号と論理積し、各論理積演算の結果を論
   理和して色信号の偶数成分を生成する第２合成部と、を
   含む液晶表示装置のタイミング制御装置。
8. 【請求項８】前記多数のシフト部中の一つは、 前記シングルバンク色信号のデータを順次にシフトさせ
   るため、直列に連結された２ｎ個のフリップフロップで
   構成され、各フリップフロップはメインクロック信号に
   応じて前記データシフト動作を行なう、請求項７に記載
   の液晶表示装置のタイミング制御装置。
9. 【請求項９】前記多数のラッチ部中の一つは、 前記２ｎ個のフリップフロップの出力のうち、ｎ個をそ
   れぞれ入力される第１ｎ−フリップフロップと、前記２
   ｎ個のフリップフロップの出力のうち、残りのｎ個をそ
   れぞれ入力される第２ｎ−フリップフロップとで構成さ
   れ、 前記第１ｎ−フリップフロップと前記第２ｎ−フリップ
   フロップは前記ラッチクロック信号に応じて前記入力を
   出力端に同時にラッチさせる、請求項８に記載の液晶表
   示装置のタイミング制御装置。
10. 【請求項１０】前記多数の第１合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
    するｎ個の論理積素子と、前記各論理積素子の出力が入
    力されて論理和演算を行なう論理和素子とで構成され、 前記第１ｎ−フリップフロップの出力が順に前記ｎ個の
    論理積素子の入力端に入力され、前記順次制御信号は前
    記ｎ個の論理積素子の他の入力端に順に入力される、請
    求項９に記載の液晶表示装置のタイミング制御装置。
11. 【請求項１１】前記多数の第２合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
    するｎ個の論理積素子と、前記各論理積素子の出力が入
    力されて論理和演算を行なう論理和素子とで構成され、 前記第１ｎ−フリップフロップの出力が前記ｎ個の論理
    積素子の入力端に順に入力され、前記順次制御信号は前
    記ｎ個の論理積素子の他の入力端に順に入力される、請
    求項９に記載の液晶表示装置のタイミング制御装置。
12. 【請求項１２】垂直、水平同期信号およびメインクロッ
    ク信号が入力されて液晶表示装置のゲート駆動部とデー
    タ駆動部のための制御信号、メインクロック信号を２分
    周した２分周クロック信号およびラッチクロック信号を
    生成する制御信号処理部と、 データエネーブル信号と前記２分周クロック信号から順
    次制御信号を生成する順次信号発生部と、 シングルバンク色信号が入力され、前記メインクロック
    信号に応じて前記色信号のデータを順次にシフトさせる
    と共に出力させる多数のシフト部と、 前記シフト部から出力される色信号のデータをｎ個ずつ
    分離し、前記分離された２ｎ個のデータを前記ラッチク
    ロック信号に応じて同時に出力させる多数のラッチ部
    と、 前記ラッチ部から出力されるｎ個のデータを順に前記順
    次制御信号と論理積し、各論理積演算の結果を論理和し
    て色信号の奇数成分を生成する第１合成部と、 前記ラッチ部から出力される残りのｎ個のデータを順に
    前記順次制御信号と論理積し、各論理積演算の結果を論
    理和して色信号の偶数成分を生成する第２合成部と、 それぞれがｎ個のチャンネル数を有し、前記多数の第１
    合成部から提供される色信号の奇数成分を入力されて液
    晶駆動信号を生成する多数の奇数データ駆動集積回路
    と、 それぞれがｎ個のチャンネル数を有し、前記多数の第２
    合成部から提供される色信号の偶数成分を入力されて液
    晶駆動信号を生成する多数の偶数データ駆動集積回路
    と、 前記多数のデータ駆動集積回路から提供される液晶駆動
    信号に応じて所定の表示動作を行なう液晶パネルと、 を含み、前記多数の奇数データ駆動集積回路と前記多数
    の偶数データ駆動集積回路は前記液晶パネルのどちらか
    の一方に一列に配置される液晶表示装置。
13. 【請求項１３】垂直、水平同期信号およびメインクロッ
    ク信号が入力されて液晶表示装置のゲート駆動部とデー
    タ駆動部のための制御信号、メインクロック信号を２分
    周した２分周クロック信号を生成する制御信号処理部
    と、 メインクロック信号、２分周クロック信号およびデータ
    エネーブル信号が入力され、前記メインクロック信号の
    ｎクロックパルス毎に前記メインクロック信号の１クロ
    ックパルス区間と同一のハイレベル区間を有するｎ個の
    ラッチ制御信号と、前記２分周クロック信号のｎクロッ
    クパルス毎に前記２分周クロック信号の１クロックパル
    ス区間と同一のハイレベル区間を有するｎ個の順次制御
    信号を生成する順次信号発生部と、 シングルバンク色信号と前記ラッチ制御信号が入力さ
    れ、前記各ラッチ制御信号のハイ区間において前記シン
    グルバンク色信号のデータを順次に出力させ、前記ラッ
    チ制御信号の次のハイ区間が入力されるまで前記出力状
    態を保持させる多数のラッチ部と、 前記保持期間以内に前記ラッチ部から出力される色信号
    のデータを順に前記順次制御信号と論理積し、各論理積
    演算の結果を論理和して色信号の奇数成分を生成する多
    数の第１合成部と、 前記保持期間以内に前記ラッチ部から出力される色信号
    のデータを順序が調整された前記順次制御信号と論理積
    し、各論理積演算の結果を論理和して色信号の偶数成分
    を生成する多数の第２合成部と、を含む液晶表示装置の
    タイミング制御装置。
14. 【請求項１４】前記多数のラッチ部中の一つは、 前記シングルバンク色信号を入力端に共通に入力される
    ｎ個のフリップフロップで構成され、前記各フリップフ
    ロップは対応するｎ個のラッチ制御信号のうち、対応す
    る一つに応じて前記シングルバンク色信号のデータをラ
    ッチさせる、請求項１３に記載の液晶表示装置のタイミ
    ング制御装置。
15. 【請求項１５】前記多数の第１合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
    するｎ個の論理積素子と、前記各論理積素子の出力を入
    力されて論理和演算を行なう論理和素子とで構成され、 前記ｎ個のフリップフロップの出力が順に前記ｎ個の論
    理積素子の入力端に入力され、前記順次制御信号は前記
    ｎ個の論理積素子の他の入力端に順に入力される、請求
    項１４に記載の液晶表示装置のタイミング制御装置。
16. 【請求項１６】前記多数の第２合成部中の一つは、 二つの入力端を有し二つの入力端信号をそれぞれ論理積
    するｎ個の論理積素子と、前記各論理積素子の出力を入
    力されて論理和演算を行なう論理和素子とで構成され、 前記ｎ個のフリップフロップの出力が前記ｎ個の論理積
    素子の入力端に順に入力され、前記順次制御信号は前記
    後半ｎ／２個から順に入力された後、前半ｎ／２個が順
    に入力されるよう順序が調整された後前記ｎ個の論理積
    素子の他の入力端に順に入力される、請求項１４に記載
    の液晶表示装置のタイミング制御装置。
17. 【請求項１７】垂直、水平同期信号およびメインクロッ
    ク信号が入力されて液晶表示装置のゲート駆動部とデー
    タ駆動部のための制御信号、メインクロック信号を２分
    周した２分周クロック信号を生成する制御信号処理部
    と、 メインクロック信号、２分周クロック信号およびデータ
    エネーブル信号が入力され、前記メインクロック信号の
    ｎクロックパルス毎に前記メインクロック信号の１クロ
    ックパルス区間と同一のハイレベル区間を有するｎ個の
    ラッチ制御信号と、前記２分周クロック信号のｎクロッ
    クパルス毎に前記２分周クロック信号の１クロックパル
    ス区間と同一のハイレベル区間を有するｎ個の順次制御
    信号を生成する順次信号発生部と、 シングルバンク色信号と前記ラッチ制御信号が入力さ
    れ、前記各ラッチ制御信号のハイ区間において前記シン
    グルバンク色信号のデータを順次に出力させ、前記ラッ
    チ制御信号の次のハイ区間が入力されるまで前記出力状
    態を保持させる多数のラッチ部と、 前記保持期間以内に前記ラッチ部から出力される色信号
    のデータを順に前記順次制御信号と論理積し、各論理積
    演算の結果を論理和して色信号の奇数成分を生成する多
    数の第１合成部と、 前記保持期間以内に前記ラッチ部から出力される色信号
    のデータを順序が調整された前記順次制御信号と論理積
    し、各論理積演算の結果を論理和して色信号の偶数成分
    を生成する多数の第２合成部と、 それぞれがｎ個のチャンネル数を有し、前記多数の第１
    合成部から提供される色信号の奇数成分を入力されて液
    晶駆動信号を生成する多数の奇数データ駆動集積回路
    と、 それぞれがｎ個のチャンネル数を有し、前記多数の第２
    合成部から提供される色信号の偶数成分を入力されて液
    晶駆動信号を生成する多数の偶数データ駆動集積回路
    と、 前記多数のデータ駆動集積回路から提供される液晶駆動
    信号に応じて所定の表示動作を行なう液晶パネルと、を
    含み、前記多数の奇数データ駆動集積回路と前記多数の
    偶数データ駆動集積回路は前記液晶パネルのどちらかの
    一方に一列に配置される液晶表示装置。
18. 【請求項１８】垂直、水平同期信号およびメインクロッ
    ク信号が入力されて液晶表示装置のゲート駆動部とデー
    タ駆動部とを制御するための信号を生成し、メインクロ
    ック信号を２分周したクロック信号を生成する制御信号
    処理部と、 外部選択信号から入力される色信号がシングルバンクで
    ある場合、前記２分周クロック信号に応じて前記シング
    ルバンク色信号をデュアルバンク色信号に変換し、外部
    選択信号から入力される色信号がデュアルバンクである
    場合には変換過程なしに前記色信号を出力するデータ分
    周部と、 データエネーブル信号および２分周クロック信号が入力
    され、前記データエネーブル信号と２分周クロック信号
    から第１順次制御信号と第２順次制御信号を生成し、前
    記第１順次制御信号の少なくとも二つ以上を論理和して
    ラッチ制御信号を生成し、前記第２順次制御信号の少な
    くとも二つ以上を論理和して合算制御信号を生成する多
    数のラッチパルス発生部と、 各色信号に対し、前記データ分周部から出力されるデュ
    アルバンク色信号の奇数データと偶数データを前記ラッ
    チ制御信号に応じてラッチさせ、前記ラッチされたデー
    タと前記合算制御信号間の論理演算により色信号の奇数
    成分と偶数成分を生成する多数のデータ処理セルと、を
    含み、前記ラッチ制御信号と合算制御信号は色信号のデ
    ータが前記奇数成分と偶数成分においてデータ駆動集積
    回路のチャンネルの数だけ交互に現われるよう予め決定
    され、前記奇数成分はデータ駆動部の奇数番目のデータ
    駆動集積回路に入力され、これと同時に、前記偶数デー
    タはデータ駆動部の偶数番目のデータ駆動集積回路に入
    力される液晶表示装置のタイミング装置。
19. 【請求項１９】前記多数のデータ処理セル中の一つは、 前記データ分周部から色信号が入力され、前記ラッチ制
    御信号に応じて前記色信号のデータをラッチさせるラッ
    チ部と、 前記ラッチ部の出力を前記合算制御信号に応じて論理積
    し、各論理積結果を論理和して色信号の奇数成分を生成
    する第１合成部と、 前記ラッチ部の出力を前記合算制御信号に応じて論理積
    し、各論理積結果を論理和して偶数データ信号を生成す
    る偶数データ合算部と、で構成される、請求項１８に記
    載の液晶表示装置のタイミング制御装置。
20. 【請求項２０】前記ラッチ部は、 前記データ分周部から出力されるデュアルバンク色信号
    の奇数データが各データ入力端に共通に入力され、各ク
    ロック入力端を通じて前記ラッチ制御信号の中の一つが
    入力され、前記ラッチ制御信号に応じて対応するデータ
    入力端のデータを出力端にラッチさせる多数のフリップ
    フロップで構成する第１ラッチ部と、 前記データ分周部から出力されるデュアルバンク色信号
    の偶数データが各データ入力端に共通に入力され、各ク
    ロック入力端を通じて前記ラッチ制御信号の中の一つが
    入力され、前記ラッチ制御信号に応じて対応するデータ
    入力端のデータを出力端にラッチさせる多数のフリップ
    フロップで構成される第２ラッチ部と、を有する、請求
    項１９に記載の液晶表示装置のタイミング制御装置。
21. 【請求項２１】前記各フリップフロップは前記ラッチ制
    御信号の立上りエッジにおいてデータ入力端のデータを
    出力端にラッチさせるＤ−フリップフロップである、請
    求項２０に記載の液晶表示装置のタイミング制御装置。
22. 【請求項２２】前記第１合成部は、 前記第１ラッチ部の多数のフリップフロップの中の一つ
    の出力端信号と前記合算制御信号の中の一つが入力さ
    れ、二つの入力信号に対する論理積演算を行なう多数の
    論理積素子と、 前記第２ラッチ部の多数のフリップフロップの中の一つ
    の出力端信号と前記合算制御信号の中の一つが入力さ
    れ、二つの入力信号に対する論理積演算を行なう多数の
    論理積素子と、 前記二つのグループの論理積素子の出力信号をそれぞれ
    論理和し、前記各論理和した出力を再論理和する多数の
    論理和素子で構成される、請求項２０に記載の液晶表示
    装置のタイミング制御装置。
23. 【請求項２３】前記第２合成部は、 前記第１ラッチ部の多数のフリップフロップの中の一つ
    の出力端信号と前記合算制御信号の中の一つが入力さ
    れ、二つの入力信号に対する論理積演算を行なう多数の
    論理積素子と、 前記第２ラッチ部の多数のフリップフロップの中の一つ
    の出力端信号と前記合算制御信号の中の一つが入力さ
    れ、二つの入力信号に対する論理積演算を行なう多数の
    論理積素子と、 前記二つのグループの論理積素子の出力信号をそれぞれ
    論理和し、前記各論理和した出力を再論理和する多数の
    論理和素子と、で構成される、請求項２０に記載の液晶
    表示装置のタイミング制御装置。
24. 【請求項２４】垂直、水平同期信号およびメインクロッ
    ク信号が入力されて液晶表示装置のゲート駆動部とデー
    タ駆動部とを制御するための信号を生成し、メインクロ
    ック信号を２分周したクロック信号を生成する制御信号
    処理部と、 外部選択信号から入力される色信号がシングルバンクで
    ある場合、前記２分周クロック信号に応じて前記シング
    ルバンク色信号をデュアルバンク色信号に変換し、外部
    選択信号から入力される色信号がデュアルバンクである
    場合には変換過程なしに前記色信号を出力するデータ分
    周部と、 データエネーブル信号および２分周クロック信号が入力
    され、前記データエネーブル信号と２分周クロック信号
    から第１順次制御信号と第２順次制御信号を生成し、前
    記第１順次制御信号の少なくとも二つ以上を論理和して
    ラッチ制御信号を生成し、前記第２順次制御信号の少な
    くとも二つ以上を論理和して合算制御信号を生成する多
    数のラッチパルス発生部と、 各色信号に対し、前記データ分周部から出力されるデュ
    アルバンク色信号の奇数データと偶数データを前記ラッ
    チ制御信号に応じてラッチさせ、前記ラッチされたデー
    タと前記合算制御信号間の論理演算により色信号の奇数
    成分と偶数成分を生成する多数のデータ処理セルと、を
    含み、それぞれがｎ個のチャンネル数を有し、前記多数
    のデータ処理セルから提供される色信号の奇数成分が入
    力されて液晶駆動信号を生成する多数の奇数データ駆動
    集積回路と、 それぞれがｎ個のチャンネル数を有し、前記多数のデー
    タ処理セルから提供される色信号の偶数成分が入力され
    て液晶駆動信号を生成する多数の偶数データ駆動集積回
    路と、 前記多数のデータ駆動集積回路から提供される液晶駆動
    信号に応じて所定の表示動作を行なう液晶パネルと、を
    含み、前記多数の奇数データ駆動集積回路と前記多数の
    偶数データ駆動集積回路は前記液晶パネルのどちらかの
    一方に一列に配置される液晶表示装置。