JP4054395B2 - 液晶表示装置のタイミング制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置(Liquid Crystal Display)のタイミング制御装置に係り、改善されたシングルバンク構造を有するデータ駆動集積回路に色信号を提供するためのタイミング制御装置に関する。
【０００２】
【従来の技術】
一般に、液晶表示装置モジュールは多数のゲートラインとソースラインとで構成され、各ゲートラインとソースラインとの交差点に形成されるスイッチングトランジスタおよび画素(pixel) を有する液晶パネル、前記液晶パネルの各ゲートラインに順次にターンオン電圧を印加するゲート駆動部、前記液晶パネルのソースラインにライン間隔で色信号に対応する階調電圧を印加するデータ駆動部（‘ソース駆動部’ともいう）、液晶表示装置モジュール外部のグラフィック制御器から垂直および水平同期信号と色信号を入力して前記ゲート駆動部とデータ駆動部を駆動するための制御信号と色信号(RGB signal)を出力するタイミング制御部、ゲートターンオンおよびターンオフ電圧と共通電極電圧を生成して前記ゲート駆動部に出力する電圧発生部、前記データ駆動部に提供される階調電圧を生成する階調電圧発生部からなっている。
【０００３】
かかる液晶表示装置モジュールにおいてデータ駆動部は多数のデータ駆動集積回路(Source driver IC)で構成され、ゲート駆動部も多数のゲート駆動集積回路(Gate driver IC)で構成される。前記各データ駆動集積回路は入力される色信号を各ソースラインに対し１ビットずつ貯蔵するため多数のシフトレジスタを備えている。例えば、一つのデータ駆動集積回路が入力パネルにある５０個のソースラインをカバーすると、各データ駆動集積回路は直列連結された５０個のシフトレジスタを含む。
【０００４】
公知の技術に従うと、かかるデータ駆動集積回路を配置する方法は、デュアルバンクとシングルバンクの二つがある。デュアルバンクはデータ駆動集積回路を液晶パネルの上下に互いに交差するよう位置させた状態において奇数（または偶数）ソースラインは上部のデータ駆動集積回路に連結され、偶数（または奇数）ソースラインは下部のデータ駆動集積回路に連結されるようにデータ駆動集積回路を配置するものであり、シングルバンクは液晶パネルの上下のうち、どちらか一方にデータ駆動集積回路を一列に配置するものである。
【０００５】
図１は従来のデュアルバンク構造を有する液晶表示装置を示すものである。
図１に示すように、ＰＣ−ＳＥＴ１１はグラフィック制御器であり、制御信号およびデータ信号を発生させる。ここで、制御信号は垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データエネーブル信号ＤＥおよびメインクロック信号ＭＣＬＫである。そして、データ信号は偶数データＤＡＴＡ＿ＥＶＥＮと奇数データＤＡＴＡ＿ＯＤＤである。
【０００６】
インタフェース装置１２はＰＣ−ＳＥＴ１１から伝送された制御信号およびデータ信号に応じてドライブ回路１３、１４、１５を制御する。前記インタフェース装置１２は上部データ駆動回路(UP SOURCE IC)１４へは偶数データＤＡＴＡ＿ＥＶＥＮを伝送し、下部データ駆動回路(DOWN SOURCE IC)１５へは奇数データＤＡＴＡ＿ＯＤＤを伝送する。液晶パネル１６はゲート駆動回路１３、上部および下部データ駆動回路１４、１５により駆動される。
【０００７】
デュアルバンク液晶表示装置において、上部データ駆動集積回路は色データが直列にシフトされ得るように連結され、下部データ駆動集積回路も同様である。例えば、液晶パネルのソースラインが８００個であり、１００個のソースラインをカバーする八つのデータ駆動集積回路が備えられているデュアルバンクデータ駆動部においては、四つのデータ駆動集積回路が液晶パネルの上部と下部にそれぞれ互いに交差されるように連結され、上部四つのデータ駆動集積回路はすぐ前の集積回路の最終のシフトレジスタ出力端が現在の集積回路の最初のシフトレジスタ入力端と連結される構造を有し、下部四つのデータ駆動集積回路も上記と同様の構造に連結される。
【０００８】
同一のソースラインを有するシングルバンクデータ駆動部を仮定すると、八つのデータ駆動集積回路が液晶パネルの上部または下部に一列に配置され、八つのデータ駆動集積回路は一列に配置された集積回路のうち、前の集積回路の最終のシフトレジスタ出力端が現在の集積回路の最初のシフトレジスタ入力端と連結されるように構成される。
【０００９】
このとき、タイミング制御部の構造および機能もデュアルバンクとシングルバンクにおいて互いに異なる。例えば、グラフィック制御器からシングルバンクデータ配列を有する色信号が入力されると、デュアルバンクにおいてはタイミング制御部がグラフィック制御器から入力される各色信号(RGB signal)に対し奇数部分(odd part)と偶数部分(even part) とに分離して配列した後、そのそれぞれをデータ駆動部の上部データ駆動集積回路と下部データ駆動集積回路に提供する。これに反して、シングルバンクにおいてはタイミング制御部が前記分離過程を経る必要がない。
【００１０】
一方、デュアルバンクデータ駆動部においては前記タイミング制御部から提供される奇数部分と偶数部分の色信号が上部データ駆動集積回路と下部データ駆動集積回路に同時に入力される。
このため、デュアルバンクデータ駆動部においては上部データ駆動集積回路と下部データ駆動集積回路が同時に液晶パネルの全てのソースラインを駆動する。一方、シングルバンクデータ駆動部においては、上下のうち何れか一方に配置されたデータ駆動集積回路が液晶パネルの全てのソースラインを駆動する。
【００１１】
もし、ソースラインに印加されるデータパルスの保持期間がデュアルバンクとシングルバンクいずれもで同一であるとすれば、シングルバンクデータ駆動部はソースラインを駆動する時間がデュアルバンクの２倍である。従って、駆動時間を同一にするためには、シングルバンクデータ駆動部の動作周波数をデュアルバンクデータ駆動部の動作周波数の２倍にしなければならない。
【００１２】
【発明が解決しようとする課題】
通常、動作周波数が大きくなると電磁障害(EMI；Electro-Magnetic Interference)も活発になるので、シングルバンクデータ駆動部は動作周波数の観点においてデュアルバンクデータ駆動部より問題がある。一方、前記ＥＭＩを除去するためメインクロック信号の代わりにその周波数よりもっと低い周波数を有するキャリ信号を用いたグラフィックシステムが韓国特許出願第９５−４９６９６号に記載されている。
【００１３】
しかしながら、デュアルバンクデータ駆動部は液晶パネルの上部と下部いずれにもデータ駆動集積回路が装着されるので、液晶表示装置モジュールにおいて占める面積がシングルバンクデータ駆動部よりも大きくなる。従って、シングルバンクデータ駆動部はデュアルバンクデータ駆動部よりコンパクトな設計をさらに容易にするという点において有益である。
【００１４】
最近、ノートブックコンピュータが広く用いられている中で、コンパクト設計を可能にするシングルバンクデータ駆動部が非常に脚光を浴びている。これによって、低い動作周波数を有しながらコンパクト設計を可能にする液晶表示装置駆動部の開発が要請されている。
本発明の目的は、液晶表示装置において駆動回路が占める面積を縮小させることができ、かつ動作周波数を減少させることができる液晶表示装置のタイミング制御装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に従うタイミング制御装置が適用される液晶表示装置は液晶パネルと、前記液晶パネルの上部または下部のうち、いずれか一つに一列に配列された多数のデータ駆動集積回路を有するデータ駆動部を含む。前記タイミング制御装置は前記データ駆動部に色信号および制御信号を提供する。
【００１６】
前記データ駆動部においてすべての奇数番目のデータ駆動集積回路は、色信号のデータを順次にシフト可能に連結され、すべての偶数データ駆動集積回路も色信号のデータを順次にシフト可能に連結される。前記各データ駆動集積回路の内部にはシフトレジスタのようなメモリ素子が含まれており、液晶パネル上の一つの水平ラインを駆動するためのデータ駆動集積回路の数は前記各データ駆動集積回路の内部に含まれているシフトレジスタの数によって決まる。例えば、液晶パネルに一つの水平ライン当り１０００個のデータラインがあり、各データ駆動集積回路が１００個のメモリ素子を内部に有していると、各データ駆動集積回路は１００個のデータラインを駆動することができる。このとき、タイミング制御装置は液晶パネル上の一つの水平ラインを駆動するため、順次に入力された１０００個の色信号のデータを１００個ずつ奇数番目と偶数番目とに分離し、前記分離した各奇数番目データと各偶数番目データを合算し、前記合算された奇数番目データを前記五つの奇数番目データ駆動集積回路のうち、最初のものに入力すると同時に、前記合算した偶数番目データを前記五つの偶数番目データ駆動集積回路のうち、最初のものに入力する。この発明においては、前記のようなデータ配列を改善したシングルバンク配列という。前述したように、前記奇数番目データ駆動集積回路は順次にデータを伝達することができ、前記偶数番目データ駆動集積回路は順次にデータを伝達することができるので、前記各データ駆動集積回路においては１０００個の色信号のデータが完全に詰められる。従って、前記データ駆動集積回路に詰められたデータにより液晶パネル上の一つの水平ラインを駆動することができる。
【００１７】
前記した説明から、一つの水平ラインを駆動するためシングルバンク方式と同一の時間が加わると、偶数番目データ駆動集積回路と奇数番目データ駆動集積回路とが同時に駆動されるので、一つのデータラインのための駆動時間において、この発明に従う方式はシングルバンク方式の２倍になることがわかる。従って、シングルバンク方式に比べ、液晶パネル上の画素駆動時間を増加させることができ、かつメインクロックの周波数もシングルバンク方式の半分に減少させることができる。さらに、データ駆動集積回路はシングルバンクと同様に液晶パネルの上部または下部に一列に配列されるので、この発明に従う液晶表示装置はデータ駆動部のコンパクト設計を可能にする。
【００１８】
本発明の第１特徴に従うタイミング制御装置はデュアルバンク配列構造を有するデータ信号を改善したシングルバンク配列構造を有するデータ信号に変換する。
前記目的を達成するため、本発明に従う液晶表示装置のタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号を生成する制御信号処理部と、メインクロック信号とデータエネーブル信号が入力され、ラッチクロック信号と順次制御信号を生成する順次信号発生部と、前記メインクロック信号に応じてデュアルバンク色信号の奇数データと偶数データをそれぞれ順次にシフトさせると共に出力させる多数のシフト部と、前記シフト部から出力されるｎ個の奇数データとｎ個の偶数データを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、前記ラッチ部から出力されるｎ／２個の奇数データとｎ／２個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する多数の第１合成部と、前記ラッチ部から出力される残りのｎ／２個の奇数データと残りのｎ／２個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する多数の第２合成部とを含む。
【００１９】
本発明の第１特徴に従うタイミング制御装置においては、前記第１合成部と第２合成部によりデュアルバンク色信号の奇数データと偶数データとが交互に順次制御信号により論理積され、これによってデュアルバンク色信号のデータが再配列されて本発明に従う改善されたシングルバンク色信号が得られる。
本発明の第２特徴に従うタイミング制御装置においては、シングルバンク構造を有するデータ信号を改善したシングルバンク配列構造を有するデータ信号に変換する。
【００２０】
前記第２特徴を達成するため、本発明に従うタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を２分周した２分周クロック信号およびラッチクロック信号を生成する制御信号処理部と、データエネーブル信号と前記２分周クロック信号から順次制御信号を生成する順次信号発生部と、シングルバンク色信号が入力され、前記メインクロック信号に応じて前記色信号のデータを順次にシフトさせると同時に出力させる多数のシフト部と、前記シフト部から出力される色信号のデータをｎ個ずつ分離し、前記分離した２ｎ個のデータを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、前記ラッチ部から出力されるｎ個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する第１合成部と、前記ラッチ部から出力される残りのｎ個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する第２合成部とを含む。
【００２１】
本発明の第２特徴に従うタイミング制御装置においては、第１合成部と第２合成部とによりシングルバンク色信号のデータがｎ個ずつ分離され、前記分離されたデータが順次制御信号により論理積されることにより、この発明に従う改善されたシングルバンク色信号が得られる。特に、前記順次制御信号は２分周クロック信号からつくられ、改善されたシングルバンク色信号のデータ区間がシングルバンク色信号のデータ区間の２倍になる。
【００２２】
この発明の第３特徴に従うタイミング制御装置はシフト部を使用せずシングルバンク色信号を改善したシングルバンク色信号に変換する。
前記第３特徴を達成するため、本発明に従うタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を２分周した２分周クロック信号を生成する制御信号処理部と、メインクロック信号、２分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のｎクロックパルス毎に前記メインクロック信号の１クロックパルス区間と同一のハイレベル区間を有するラッチ制御信号と、前記２分周クロック信号のｎクロックパルス毎に前記２分周クロック信号の１クロックパルス区間と同一のハイレベル区間を有する順次制御信号を生成する順次信号発生部と、シングルバンク色信号と前記ラッチ制御信号が入力され、前記ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する多数の第１合成部と、前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する多数の第２合成部とを含む。
【００２３】
この発明の第３特徴に従うタイミング制御装置においては、ラッチ部において色信号データの出力状態が保持される間に前記第１および第２合成部からデータ区間が拡張された色信号が得られる。これは第２合成部において順次制御信号とラッチ部出力データ間の論理積演算が行われる時順次制御信号の順序を調整することにより達成され、前記データ区間の拡張は２分周クロック信号からつくられる順次制御信号により達成される。従って、前記第３特徴に従うタイミング制御装置はシフト部なしにシングルバンク色信号を本発明に従う改善された色信号に変換することができる。
【００２４】
この発明の第４特徴に従うタイミング制御装置は、シングルバンクまたはデュアルバンク色信号のいずれが入力されても外部選択信号に応じて改善されたシングルバンク配列構造を有するデータ信号に変換し、制御信号の信号線数を減少させて用いられるフリップフロップとゲート素子の数を減少させる。
この発明の第４特徴に従う液晶表示装置のタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を２分周したクロック信号を生成する制御信号処理部と、外部選択信号から入力される色信号がシングルバンクである場合、前記２分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、データエネーブル信号および２分周クロック信号が入力され、前記データエネーブル信号と２分周クロック信号から第１順次制御信号と第２順次制御信号を生成し、前記第１順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第２順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により色信号の奇数成分と偶数成分を生成する多数のデータ処理セルとを含む。
【００２５】
このとき、前記ラッチ制御信号と合算制御信号は色信号のデータが前記奇数成分と偶数成分においてデータ駆動集積回路のチャンネルの数だけ交互に現われるよう予め決定され、前記奇数成分はデータ駆動部の奇数番目のデータ駆動集積回路に入力され、これと同時に、前記偶数データはデータ駆動部の偶数番目のデータ駆動集積回路に入力される。
【００２６】
従って、データ駆動部としてシングルバンク方式と同様にデータ駆動集積回路が一列に配置された構造であるにもかかわらず、前記偶数データと奇数データにより液晶パネル上のデータラインをデュアルモードに駆動することができる。
前述したこの発明の第４特徴に従うタイミング制御装置においては、ラッチ制御信号と順次制御信号の信号ライン数がチャンネル数より小さくなるので、タイミング制御装置に用いられるフリップフロップ素子とゲート素子の数が減少される。
【００２７】
【発明の実施の形態】
以下、本発明の好ましい実施形態を添付図面に基づいて詳細に説明する。
図２ないし図１２を参照して本発明の第１実施形態に従う液晶表示装置のタイミング制御装置を説明する。
図２に示すように、この発明の第１実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部２１とデータ信号処理部２２とで構成される。
【００２８】
前記制御信号処理部２１はグラフィック制御器のような外部装置から垂直、水平同期信号ＨＳＹＮＣ、ＶＳＹＮＣ、データエネーブル信号ＤＥおよびメインクロック信号ＭＣＬＫが入力されて液晶表示装置のゲート駆動部（図示省略）とデータ駆動部（図示省略）において必要とする制御信号を生成する。すなわち、前記制御信号処理部２１は入力信号を用いて水平開始信号ＳＴＨＯ、ＳＴＨＥ、垂直開始信号ＳＴＶ、ゲートクロック信号ＣＰＶ、ライン反転信号ＲＶＳ、ロード信号ＴＰを生成する。前記制御信号処理部２１において生成された信号は液晶表示装置のゲート駆動部、データ駆動部に提供される。
【００２９】
前記データ信号処理部２２はグラフィック制御器のような外部装置からデュアルバンク配列構造を有する色信号およびメインクロック信号ＭＣＬＫが入力される。図８（Ｂ）を参照すると、デュアルバンク配列構造を有する色信号においては、一つの色信号についてデータの奇数部分と偶数部分とに分けられた二つの信号が提供される。例えば、Ｒ(red) 信号について、図８（Ｂ）に示すように、ＲＡ（０：５）とＲＢ（０：５）信号が提供される。ここで、（０：５）はＲＡ信号が６ビットで構成されることを意味し、これは色信号の多階調表示のためのものである。
【００３０】
前記データ信号処理部２２は前記デュアルバンク配列構造を有する色信号のデータを再配列してこの発明に従う改善されたシングルバンク配列構造を有する色信号（以下、“改善されたシングルバンク色信号”という）［ＲＯ（０：５）、ＲＥ（０：５）、ＧＯ（０：５）、ＧＥ（０：５）、ＢＯ（０：５）、ＢＥ（０：５）］を生成する。前記改善されたシングルバンク色信号は一つの色について奇数成分と偶数成分とを有する。前記改善されたシングルバンク色信号の奇数成分（ＲＧＢ＿ＯＤＤ）は図１１に示された液晶表示装置において奇数番目のデータ駆動集積回路ＩＣに入力され、偶数成分（ＲＧＢ＿ＥＶＥＮ）は偶数番目のデータ駆動集積回路に入力される。図１１に示すように、改善されたシングルバンク色信号を用いる液晶表示装置においてはデータ駆動集積回路が上部または下部のどちらかの一方に配置可能であるので、これによって、液晶表示装置のコンパクト設計が可能になる。図１２は前記図１１の各データ駆動集積回路に入力されるデータの配列を示しており、各データ駆動集積回路にはｎ個のデータが順次に入力される。ここで、ｎはデータ駆動集積回路のチャンネル数である。一般に、データ駆動集積回路には色信号のデータが直列に順次に入力され、この発明に従う改善されたシングルバンク色信号は奇数成分と偶数成分とに分離しなければならないので、従来のシングルバンクまたはデュアルバンクとは異なる特別なデータ配列が求められる。例えば、この発明に従う改善されたシングルバンク色信号の奇数成分（ＲＧＢ＿ＯＤＤ）はｎ個ずつ区分されたデータのうち、奇数番目のものを集合してなされる。図１２において、奇数成分（ＲＧＢ＿ＯＤＤ）はＤ１〜Ｄｎ、Ｄ２ｎ＋１〜Ｄ３ｎ、Ｄ４ｎ＋１〜Ｄ５ｎ…の配列を有し、偶数成分（ＲＧＢ＿ＥＶＥＮ）はＤｎ＋１〜Ｄ２ｎ、Ｄ３ｎ＋１〜Ｄ４ｎ、Ｄ５ｎ＋１〜Ｄ６ｎ…の配列を有する。以下において、デュアルバンク色信号からどう前記改善されたシングルバンク色信号の配列が形成されるかについて説明する。
【００３１】
図３は前記図２のデータ信号処理部を詳細に示すものである。
図３を参照すると、データ信号処理部２２はメインクロック信号ＭＣＬＫとデータエネーブル信号ＤＥが入力されて順次制御信号Ｌ１〜Ｌｎを生成する順次信号発生部２３と多数のデータ処理セル２４、２５、２６で構成される。各データ処理セルはデュアルバンク色信号の１ビットラインの奇数データ、１ビットラインの偶数データ、順次信号発生部２３から出力される順次制御信号およびメインクロック信号ＭＣＬＫが入力されて、改善されたシングルバンク色信号の１ビットの奇数成分と１ビットの偶数成分を生成する。前述したように、この発明の第１実施形態においてはデュアルバンク色信号の各色について６ビットが割り付けられるので、Ｒ(red) ，Ｇ(green) ，Ｂ(blue)三つの色を処理するためには合計１８個のデータ処理セルが必要である。図３において、１８個のデータ処理セルのうち、データ処理セル２４についてのみ詳細に示されており、残りは前記詳細に示されたデータ処理セルと同一の内部構成を有する。前記データ処理セル２４はデュアルバンク色信号のうち、ＲＡ（０）およびＲＢ（０）が入力されて、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生成する。
【００３２】
より詳しくは、前記データ処理セル２４はシフト部２４１、ラッチ部２４２、第１および第２合成部２４３、２４４で構成される。シフト部２４１は１ビットラインのＲＡ（０）とＲＢ（０）、メインクロック信号ＭＣＬＫが入力されて前記デュアルバンク色信号ＲＡ（０）とＲＢ（０）とを順次にシフトさせながら出力する。ラッチ部２４２は前記シフト部２４１の出力をラッチクロック信号ＬＡＴＣＫにより各色信号のｎ個ずつ単位で同時に出力させる。ここで、ラッチクロック信号ＬＡＴＣＫは順次制御信号の中の一つを用いることができるが、この発明の技術的範囲はこれに制限されない。第１および第２合成部２４３、２４４は前記ラッチ部２４２の出力と順次信号発生部２３から出力される順次制御信号が入力されて改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）とをそれぞれ生成する。
【００３３】
図４にシフト部２４１の詳細を示す。
図４に示すように、シフト部２４１は２ｎ個のＤ−フリップフロップで構成されており、ｎ個のＤ−フリップフロップは互いに直列に連結され、残りのｎ個のＤ−フリップフロップも互いに直列に連結される。メインクロック信号ＭＣＬＫは２ｎ個のＤ−フリップフロップの各クロック端子に共通に入力され、ＲＡ（０）はｎ個のＤ−フリップフロップのうち、一番目のフリップフロップのデータ端子に入力され、ＲＢ（０）は他のｎ個のＤ−フリップフロップのうち、一番目のフリップフロップのデータ端子に入力される。２ｎ個のＤ−フリップフロップの出力端子はラッチ部２４２に連結される。各Ｄ−フリップフロップはメインクロック信号ＭＣＬＫのクロックパルスに応答してデータ端子の信号を出力端子に伝達する。従って、デュアルバンク色信号ＲＡ（０）のデータは順次にシフトされながらラッチ部２４２に提供され、他のｎ個のフリップフロップによりＲＢ（０）のデータが順次にシフトされながらラッチ部２４２に提供される。前記シフト部２４１は前述したような動作をメインクロック信号ＭＣＬＫにより継続的に行なう。
【００３４】
図８（Ａ）には垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣおよびデータエネーブル信号ＤＥのタイミング関係が示されている。図８（Ａ）を参照すると、垂直同期信号ＶＳＹＮＣの１パルスの間多数の水平同期信号ＨＳＹＮＣパルスが存在する。データエネーブル信号ＤＥの周波数は前記水平同期信号と同一で、１パルス区間は水平同期信号のそれより小さい。前記データエネーブル信号ＤＥのハイパルス区間においてデータ駆動集積回路による液晶パネルへのデータ表示がなされる。図８（Ｂ）は前記図８（Ａ）に示した信号とデュアルバンク色信号ＲＡ（０：５）、ＲＢ（０：５）、ＧＡ（０：５）、ＧＢ（０：５）、ＢＡ（０：５）、ＢＢ（０：５）とのタイミング関係が示されている。前記シフト部２４１は前記図８（Ｂ）に示したＲＡ（０）とＲＢ（０）のデータを順次にシフトさせる。
【００３５】
図５にラッチ部２４２の詳細を示す。
図５に示すように、ラッチ部２４２は２ｎ個のＤ−フリップフロップで構成される。ｎ個のＤ−フリップフロップは前記シフト部２４１から提供されるｎ個の色信号ＲＡ（０）をラッチするためのものであり、他のｎ個のＤ−フリップフロップはｎ個の色信号ＲＢ（０）をラッチするためのものである。２ｎ個のＤ−フリップフロップにはラッチクロック信号ＬＡＴＣＫが共通に入力される。また、図４の２ｎ個のＤ−フリップフロップの出力端と図５の２ｎ個のＤ−フリップフロップの入力端は同一の番号どうし互いに連結される。ｎ個のＤ−フリップフロップはｎ個の出力端子Ａ１〜Ａｎを有し、他のｎ個のＤ−フリップフロップはｎ個の出力端子Ｂ１〜Ｂｎを有する。ラッチ部２４２の各Ｄ−フリップフロップはラッチクロック信号ＬＡＴＣＫのパルスに応答して入力端子のデータを同時に対応する出力端に伝達する。図７を参照すると、この発明の第１実施形態においてはラッチクロック信号ＬＡＴＣＫとして一番目の順次制御信号Ｌ１を用いられていることがわかる。これによって、前記順次制御信号Ｌ１の一番目のクロックパルスによりｎ個のフリップフロップの出力端Ａ１〜ＡｎにおいてはＲＡ（０）信号のｎ個のデータＤ１〜Ｄ２ｎ−１が保持され、出力端Ｂ１〜ＢｎにおいてはＲＢ（０）信号のｎ個のデータＤ２〜Ｄ２ｎが保持される。前記ラッチクロック信号ＬＡＴＣＫは図９に示すように、メインクロック信号のｎ個のクロック毎に一つのクロックパルスを有する。ラッチクロック信号ＬＡＴＣＫのハイレベル区間は図７に示すように、メインクロック信号ＭＣＬＫの一つのクロックパルス区間と同一である。そして、図９に示すように、ラッチ部２４２の出力端Ａ１〜Ａｎにおいてはラッチクロック信号ＬＡＴＣＫの次のクロックパルスが入力されるまでデュアルバンク色信号ＲＡ（０）のｎ個の奇数データが保持され、出力端Ｂ１〜Ｂｎにおいても同様にデュアルバンク色信号ＲＢ（０）のｎ個の偶数データが保持される。
【００３６】
前記ラッチ部２４２の出力は第１および第２合成部２４３、２４４に提供される。この第１および第２合成部２４３、２４４の詳細を図６に示す。
各合成部２４３、２４４はｎ個の論理積素子と一つの論理和素子で構成される。図６に示すように、第１合成部２４３において各論理積素子は二つの入力端子を有し、各論理積素子の一つの入力端子にはｎ個の順次制御信号Ｌ１〜Ｌｎのうち、一つが順に入力され、各論理積素子の他の入力端子にはラッチ部２４２の出力端Ａ１〜Ａｎ／２のうちの一つと出力端Ｂ１〜Ｂｎ／２のうちの一つが交互に入力される。すなわち、第１合成部２４３の一番目の論理積素子には順次制御信号Ｌ１とラッチ部２４２の出力端Ａ１信号が入力され、二番目の論理積素子においては順次制御信号Ｌ２とラッチ部２４２の出力端Ｂ１信号が入力され、三番目の論理積素子においては順次制御信号Ｌ３と出力端Ａ２信号が入力される。前記のような方式で、ｎ−１番目の論理積素子には順次制御信号Ｌｎ−１と出力端Ａｎ／２信号が入力され、ｎ番目の論理積素子には順次制御信号Ｌｎと出力端Ｂｎ／２信号が入力される。これと同様に、第２合成部２４４の一番目の論理積素子には順次制御信号Ｌ１とラッチ部２４２の出力端Ａｎ／２＋１信号が入力され、二番目の論理積素子においては順次制御信号Ｌ２と出力端Ｂｎ／２＋１信号が入力され、ｎ−１番目の論理積素子には順次制御信号Ｌｎ−１と出力端Ａｎ信号が入力され、ｎ番目の論理積素子には順次制御信号Ｌｎと出力端Ｂｎ信号が入力される。各合成部の論理和素子はｎ個の論理積素子の出力を論理和して、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）をそれぞれ生成する。前記各合成部２４３、２４４においてラッチ部２４２の出力を交互に順次制御信号Ｌ１〜Ｌｎと論理積することはデュアルバンク色信号のデータ配列を変更するためのものである。このようにすることにより、デュアルバンク色信号の奇数データと偶数データは互いに混合して順次に配列され、色信号のｎ個の単位で第１合成部の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）とに分離される。図７と図９を参照すると、順次ハイレベルパルス区間を有するｎ個の順次制御信号Ｌ１〜Ｌｎによりラッチ部２４２の出力が前述したとおり再配列されることにより、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）が得られることがわかる。図９を参照すると、前記奇数成分ＲＯ（０）のデータはＤ１〜Ｄｎ、Ｄ２ｎ＋１〜Ｄ３ｎ、…のように順次ｎ個のデータが交互に配列され、偶数成分ＲＥ（０）のデータもＤｎ＋１〜Ｄ２ｎ、Ｄ３ｎ＋１〜Ｄ４ｎのように順次ｎ個のデータが交互に配列される。図１０は順次制御信号Ｌ１〜Ｌｎにより前記奇数成分ＲＯ（０）と偶数成分ＲＥ（０）が生成されることを示している。前記第１および第２合成部２４３、２４４はラッチ部２４２から２ｎ個の色信号が入力される毎に前記のような動作を繰り返す。
【００３７】
前述したこの発明の第１実施形態においては、デュアルバンク色信号を改善したシングルバンク色信号に変換している。この改善したシングルバンク色信号においては、奇数成分と偶数成分とが分離されており、それぞれが奇数データ駆動集積回路と偶数データ駆動集積回路に入力されるので、奇数データ駆動集積回路と偶数データ駆動集積回路により同時に液晶パネルが駆動され得る。従って、パネル駆動周波数をシングルバンク構造を有する液晶表示装置のパネル駆動周波数の１／２に減少することができる。
【００３８】
さらに、前記改善したシングルバンク色信号が入力されるデータ駆動集積回路を、液晶パネルのどちらかの一方に一列に配置することが可能であり、液晶表示装置においてデータ駆動集積回路のコンパクト設計が達成される。
次に、添付された図１３ないし図１８を参照してこの発明の第２実施形態に従う液晶表示装置のタイミング制御装置について説明する。
【００３９】
この発明の第２実施形態に従う液晶表示装置のタイミング制御装置では、シングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換する。前記改善されたシングルバンク色信号のデータパルス区間は、シングルバンク色信号のデータパルス区間の２倍である。また、シングルバンク色信号のｎ個のデータを奇数成分と偶数成分とに分離することが求められる。かかる観点に基づいてこの発明の第２実施形態に従うタイミング制御装置を説明する。
【００４０】
図１３はこの発明の第２実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
図１３に示すように、この発明の第２実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部３１とデータ信号処理部３２とで構成される。
前記制御信号処理部３１はグラフィック制御器のような外部装置から垂直、水平同期信号ＨＳＹＮＣ、ＶＳＹＮＣ、データエネーブル信号ＤＥおよびメインクロック信号ＭＣＬＫが入力されて、液晶表示装置のゲート駆動部（図示省略）とデータ駆動部（図示省略）において必要とする制御信号を生成する。すなわち、前記制御信号処理部３１は入力信号を用いて水平開始信号ＳＴＨＯ、ＳＴＨＥ、垂直開始信号ＳＴＶ、ゲートクロック信号ＣＰＶ、ライン反転信号ＲＶＳ、ゲートオンエネーブル信号ＯＥ、ロード信号ＴＰ、ラッチクロック信号ＬＡＴＣＫ、２分周クロック信号２ＣＬＫを生成する。前記制御信号処理部３１において生成された信号は液晶表示装置のゲート駆動部、データ駆動部およびデータ信号処理部３２に提供される。
【００４１】
前記データ信号処理部３２はグラフィック制御器のような外部装置からシングルバンク配列構造を有する色信号Ｒ（０：５）、Ｇ（０：５）、Ｂ（０：５）およびメインクロック信号ＭＣＬＫが入力され、前記制御信号処理部３１から２分周クロック信号２ＣＬＫおよびラッチクロック信号ＬＡＴＣＫが入力される。前記データ信号処理部３２は前記シングルバンク色信号のデータを再配列するため改善したシングルバンク色信号ＲＯ（０：５）、ＲＥ（０：５）、ＧＯ（０：５）、ＧＥ（０：５）、ＢＯ（０：５）およびＢＥ（０：５）を生成する。
【００４２】
図１４は前記図１３のデータ信号処理部３２を詳細に示すものである。
図１４に示すように、前記データ信号処理部３２は、２分周クロック信号２ＣＬＫとデータエネーブル信号ＤＥが入力されて順次制御信号Ｌ１〜Ｌｎを生成する順次信号発生部３３と多数のデータ処理セル３４、３５、３６で構成される。各データ処理セルはシングルバンク色信号の１ビットラインのデータ、順次信号発生部３３から出力される順次制御信号Ｌ１〜Ｌｎ、メインクロック信号ＭＣＬＫおよびラッチクロック信号ＬＡＴＣＫが入力されて、改善されたシングルバンク色信号の奇数成分と偶数成分とを生成する。この発明の第２実施形態においてはシングルバンク色信号の各色について６ビットが割り付けられるので、Ｒ(red) ，Ｇ(green) ，Ｂ(blue)三つの色を処理するためには合計１８個のデータ処理セルが必要になる。図１４において、１８個のデータ処理セルのうち、データ処理セル３４についてのみ詳細に示しており、残りは前記詳細に示したデータ処理セルと同一の内部構成を有する。前記データ処理セル３４はシングルバンク色信号のうち、Ｒ（０）が入力されて、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生成する。
【００４３】
より詳しくは、前記データ処理セル３４はシフト部３４１、ラッチ部３４２、第１および第２合成部３４３、３４４で構成される。シフト部３４１は１ビットラインの色信号Ｒ（０）、メインクロック信号ＭＣＬＫが入力されて、前記色信号Ｒ（０）を順次にシフトさせながら出力する。前記シフト部３４１は２ｎ個の出力ラインを有する。ラッチ部３４２は前記シフト部３４１の出力をｎ個ずつ分類し、ラッチクロック信号ＬＡＴＣＫにより前記２ｎ個のデータを同時に出力させる。第１および第２合成部３４３、３４４は前記ラッチ部３４２からｎ個のデータがそれぞれ入力され、順次信号発生部３３から出力される順次制御信号Ｌ１〜Ｌｎがそれぞれ入力されて、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）とをそれぞれ生成する。ここで、ラッチクロック信号ＬＡＴＣＫは図１８に示すように、メインクロック信号ＭＣＬＫの２ｎ個のクロックパルス毎に一つのハイレベル区間を有し、前記ハイレベル区間は前記メインクロック信号の１クロックパルス区間と同一である。また、図１８に示す前記各順次制御信号はメインクロック信号ＭＣＬＫの２ｎ個のクロックパルス毎に一つのハイレベル区間を有し、前記ハイレベル区間は前記メインクロック信号の２クロックパルス区間と同一である。
【００４４】
図１５に前記図１４のシフト部３４１の詳細を示す。
図１５に示すように、シフト部３４１は互いに直列に連結された２ｎ個のＤ−フリップフロップで構成される。前記各Ｄ−フリップフロップのクロック端子にはメインクロック信号ＭＣＬＫが入力され、最初のＤ−フリップフロップのデータ端子にはシングルバンク色信号Ｒ（０）のデータが入力される。各Ｄ−フリップフロップはメインクロック信号ＭＣＬＫのクロックパルスに応答してデータ端子の信号を出力端に伝達する。従って、色信号Ｒ（０）のデータはメインクロック信号ＭＣＬＫにより順次シフトされると同時にラッチ部３４２に出力される。前記各Ｄ−フリップフロップの出力は２ｎ個のシフト部３４１の出力端１〜２ｎで構成される。
【００４５】
図１６にはラッチ部３４２が詳細に示されている。
図１６に示すように、ラッチ部３４２はラッチクロック信号ＬＡＴＣＫが共通に入力される２ｎ個のＤ−フリップフロップで構成される。上部ｎ個のＤ−フリップフロップはそれぞれ前記シフト部３４１の出力端１〜ｎデータが順に入力され、下部ｎ個のＤ−フリップフロップはそれぞれ前記シフト部３４１の出力端ｎ＋１〜２ｎデータが順に入力される。前記上部ｎ個のＤ−フリップフロップの各出力端はラッチ部３４２の出力端Ａ１〜Ａｎを構成し、前記下部ｎ個のＤ−フリップフロップの各出力端はラッチ部３４２の出力端Ｂ１〜Ｂｎを構成する。前記２ｎ個のＤ−フリップフロップそれぞれはラッチクロック信号ＬＡＴＣＫのクロックパルスが入力される毎に入力端のデータを出力端に伝達する。また、前記各Ｄ−フリップフロップの出力端にはラッチクロック信号の次のクロックパルスが入力される毎に出力端のデータを保持する。前述したように、前記ラッチクロック信号ＬＡＴＣＫにおいてはメインクロック信号ＭＣＬＫの２ｎ個のクロックパルス毎に一つのハイレベル区間が存在するので、前記ラッチ部３４２の出力端Ａ１〜Ａｎ、Ｂ１〜Ｂｎデータはメインクロック信号ＭＣＬＫの２ｎ個のクロックパルス区間の間保持される。前記第１および第２合成部３４３、３４４は前記ラッチ部３４２の出力データが保持される間データ再配列を行なう。
【００４６】
図１７に前記第１および第２合成部３４３、３４４を詳細に示す。
図１７に示すように、前記第１合成部３４３はｎ個の論理積素子と前記各論理積素子の出力が入力される論理和素子で構成される。これと同様に、前記第２合成部３４４はｎ個の論理積素子と前記各論理積素子の出力が入力される論理和素子で構成される。前記第１合成部３４３と第２合成部３４４の各論理積素子は二つの入力端子を有する。前記ラッチ部３４２の出力端Ａ１〜Ａｎデータが前記第１合成部３４３の各論理積素子のうちの一つの入力端に順に入力され、前記順次制御信号Ｌ１〜Ｌｎが前記第１合成部３４３の各論理積素子の他の入力端に順に入力される。前記ラッチ部３４２の出力端Ｂ１〜Ｂｎのデータが前記第２合成部３４４の各論理積素子のうちの一つの入力端に順に入力され、前記順次制御信号Ｌ１〜Ｌｎが前記第２合成部３４４の各論理積素子の他の入力端に順に入力される。
【００４７】
図１８を参照すると、ラッチクロック信号ＬＡＴＣＫの一番目のクロックパルスによりシングルバンク色信号ＲＯ（０）のデータＤ１〜Ｄ２ｎがラッチ部３４２の出力端Ａ１〜Ａｎ、Ｂ１〜Ｂｎに順に保持される。このとき、データＤ１〜Ｄｎは出力端Ａ１〜Ａｎにおいてメインクロック信号ＭＣＬＫの２ｎクロックパルス区間の間保持され、データＤｎ＋１〜Ｄ２ｎは出力端Ｂ１〜Ｂｎにおいてメインクロック信号ＭＣＬＫの２ｎクロックパルス区間の間保持される。図１８を参照すると、順次制御信号Ｌ１〜Ｌｎそれぞれはメインクロック信号ＭＣＬＫの２ｎクロックパルス毎に繰り返すハイ区間を有し、隣り合う二つの順次制御信号のハイ区間は順次に位置することがわかる。第１合成部３４３において論理積素子は二つの入力を論理積演算し、これによって任意の一つの論理積素子において、対応する順次制御信号のハイレベル区間の間ラッチ部３４２の対応する出力端データを前記論理積素子の出力端に提供する。このとき、前記順次制御信号のハイレベル区間がメインクロック信号ＭＣＬＫの２クロックパルス区間と同一であるので、各論理積素子から出力されるデータのパルス区間は２倍に拡張される。前記第１合成部３４３の論理和素子はｎ個の論理積素子の出力に対し論理和演算を行なった後、その結果を改善されたシングルバンク色信号の奇数成分ＲＯ（０）として出力する。図１８を参照すると、第１合成部３４３はシングルバンク色信号Ｒ（０）の奇数番目のｎ個のデータＤ１〜Ｄｎ、Ｄ２ｎ＋１〜Ｄ３ｎ、…を処理し、第２合成部３４４はシングルバンク色信号Ｒ（０）の偶数番目のｎ個のデータＤｎ＋１〜Ｄ２ｎ、Ｄ３ｎ＋１〜Ｄ４ｎ…を処理する。前記第１および第２合成部３４３、３４４から得られる改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）は第１実施形態の図１１に示す奇数データ駆動集積回路と偶数データ駆動集積回路にそれぞれ入力され、これによって既に説明したようなパネル駆動周波数の減少とコンパクトな設計が達成される。
【００４８】
この発明の第２実施形態に従う液晶表示装置のタイミング制御装置はシングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換するという点において第１実施形態と区別される。
図１９ないし図２２を参照してこの発明の第３実施形態に従う液晶表示装置のタイミング制御装置について説明する。
【００４９】
この発明の第３実施形態に従う液晶表示装置のタイミング制御装置は、シングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換するという点において前記第２実施形態と同様である。しかし、この実施形態のタイミング制御装置は第２実施形態のタイミング制御装置のうち、シフト部を用いないという点において前記第２実施形態のタイミング装置と異なる。また、この実施形態のタイミング制御装置は図１３に示す第２実施形態のタイミング制御装置と同様の構成を有する。この実施例のデータ信号処理部の細部構成は前記実施例２と異なり、これについては図１９ないし図２１に示す。
【００５０】
図１９にはこの発明の第３実施形態に従う信号処理部が詳細に示されている。
図１９に示すように、この発明の第３実施形態に従うタイミング制御装置のデータ信号処理部は、メインクロック信号ＣＬＫ、２分周クロック信号２ＣＬＫとデータエネーブル信号ＤＥが入力されてラッチ制御信号Ｌ１〜Ｌｎと順次制御信号Ｌ＿１〜Ｌ＿ｎを生成する順次信号発生部４３と多数のデータ処理セル４４、４５、４６で構成される。
【００５１】
各データ処理セルはシングルバンク色信号の１ビットラインのデータ、順次信号発生部４３から出力されるラッチ制御信号Ｌ１〜Ｌｎおよび順次制御信号Ｌ＿１〜Ｌ＿ｎが入力されてこの発明に従う改善されたシングルバンク色信号の奇数成分と偶数成分を生成する。この発明の第３実施形態においてはシングルバンク色信号の各色について６ビットが割り付けられるので、Ｒ(red) ，Ｇ(green) ，Ｂ(blue)三つの色を処理するためには合計１８個のデータ処理セルが必要になる。図１９において、１８個のデータ処理セルのうち、データ処理セル４４についてのみ詳細に示し、残りは前記詳細に示したデータ処理セルと同一の内部構成を有する。
【００５２】
前記データ処理セル４４はシングルバンク色信号Ｒ（０）が入力されて改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生成する。
より詳しくは、前記データ処理セル４４はラッチ部４４１、第１および第２合成部４４２、４４３で構成される。シフト部４４１は１ビットラインの色信号Ｒ（０）およびラッチ制御信号Ｌ１〜Ｌｎが入力されて前記色信号Ｒ（０）のデータを前記ラッチ制御信号Ｌ１〜Ｌｎに応答して出力させる。前記ラッチ部４４１はｎ個の出力ラインを有する。前記ラッチ制御信号Ｌ１〜Ｌｎは順次信号発生部４３においてメインクロック信号ＣＬＫを用いて生成され、図２２に示すように、それぞれメインクロック信号ＣＬＫのｎクロックパルス毎に繰り返すハイレベル区間を有する。前記ハイレベル区間はメインクロック信号ＣＬＫの１クロックパルス区間と同一であり、任意の隣り合う二つのラッチ制御信号において各ハイレベル区間は順次に位置する。
【００５３】
前記第１および第２合成部４４２、４４３は前記ラッチ部４４１から出力されるデータを順次制御信号Ｌ＿１〜Ｌ＿ｎに応じて再配列して、改善されたシングルバンク色信号の奇数成分ＲＯ（０）と偶数成分ＲＥ（０）を生成する。
図２０には図１９のラッチ部４４１が詳細に示されている。
図２０に示すように、ラッチ部４４１はｎ個のＤ−フリップフロップで構成される。各Ｄ−フリップフロップのデータ端子にはシングルバンク色信号Ｒ（０）が共通に入力され、各クロック端子にはラッチ制御信号Ｌ１〜Ｌｎのうち、一つが順に入力される。また、ｎ個のＤ−フリップフロップの出力端はｎ個のラッチ部４４１出力端Ａ１〜Ａｎを構成する。各Ｄ−フリップフロップは対応するラッチ制御信号のクロックパルスが入力される毎にデータ端子のデータを出力端に伝達し、ラッチ制御信号の次のクロックパルスが入力されるまで現在のデータを前記出力端において保持する。図２２を参照すると、ラッチ制御信号Ｌ１の一番目のハイレベルにより一番目のＤ−フリップフロップにおいて色信号Ｒ（０）のデータＤ１がラッチされ、ラッチ制御信号Ｌ２の一番目のハイレベルにより二番目のＤ−フリップフロップにおいて色信号Ｒ（０）のデータＤ２がラッチされる。これと同様の方式で、ラッチ制御信号Ｌｎの一番目のハイレベルによりｎ番目のＤ−フリップフロップにおいて色信号Ｒ（０）のデータＤｎがラッチされる。その次は、ラッチ制御信号Ｌ１の二番目のハイレベルにより一番目のＤ−フリップフロップにおいて色信号Ｒ（０）のデータＤｎ＋１がラッチされる。従って、一番目のＤ−フリップフロップの出力端Ａ１において色信号Ｒ（０）のデータＤ１が、ラッチ制御信号Ｌ１の一番目のハイレベルから二番目のハイレベルが入力されるまでの間保持される。他のフリップフロップにおいても前記と同一の動作が行われる。前記ラッチ部４４１の出力端Ａ１〜Ａｎデータは第１合成部４４２と第２合成部４４３に共通に入力される。ラッチ部４４１の出力が第１および第２合成部４４２、４４３に共通に入力されるため、図１９においてラッチ部４４１の出力端は‘２ｎライン’に表記している。
【００５４】
図２１に前記第１および第２合成部４４２、４４３の詳細を示す。
図２１に示しているように、第１合成部４４２はｎ個の論理積素子と前記各論理積素子の出力が入力される論理和素子とで構成される。これと同様に、第２合成部４４３はｎ個の論理積素子と前記各論理積素子の出力が入力される論理和素子とで構成される。前記第１および第２合成部４４２、４４３の各論理積素子は二つの入力端子を有する。
【００５５】
第１合成部４４２において各論理積素子の入力端子にはｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎのうちの一つが順に入力され、各論理積素子の他の入力端子には前記ラッチ部４４１のｎ個の出力端Ａ１〜Ａｎ信号の中の一つが順に入力される。
図２２に示すように、前記ｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎそれぞれはメインクロック信号ＣＬＫの２ｎ個のクロックパルス毎に現われるハイレベル区間を有し、前記ハイレベル区間はメインクロック信号ＣＬＫの２クロックパルス区間と同一である。任意の隣り合う二つの順次制御信号の各ハイレベルは互いに順次に位置する。
【００５６】
図２１の第１合成部４４２は前記順次制御信号Ｌ＿１〜Ｌ＿ｎとラッチ部４４１の出力端Ａ１〜Ａｎ信号を順に論理積し、この論理積演算の結果を論理和することにより、図２２に示す改善されたシングルバンク色信号の奇数成分ＲＯ（０）を生成する。前記奇数成分ＲＯ（０）の２倍に拡張されたデータ区間は前記各順次制御信号ハイレベル区間により得られる。
【００５７】
第２合成部４４３において各論理積素子の入力端子にはｎ個のラッチ部４４１の出力端Ａ１〜Ａｎ信号のうち、一つが順に入力され、各論理積素子の他の入力端子にはｎ個の順次制御信号Ｌ＿１〜Ｌ＿ｎが入力される。このとき、順次制御信号Ｌ＿１〜Ｌ＿ｎの入力順序が前記第１合成部４４２と異なる。図２１に示すように、順次制御信号は後半部ｎ／２の一番目のＬ＿ｎ／２＋１から始めて前半部ｎ／２個の最終のものＬ＿ｎ／２が各論理積素子に順に入力される。ラッチ部４４１においてｎ個のシングルバンク色信号データがラッチされた後、次のｎ個のデータがラッチされるとき、前記第２合成部４４３は前記ラッチしたデータを論理演算して改善されたシングルバンク色信号の偶数成分を生成する。
【００５８】
前述した順次制御信号の入力順序調整により第１合成部４４２はシングルバンク色信号の奇数番目のｎ個のデータを処理し、第２合成部４４３はシングルバンク色信号の偶数番目のｎ個のデータを処理する。
前述したように、この発明に従う実施例３においてはラッチ制御信号によりシングルバンク色信号をラッチさせ、次のラッチ動作が起こる前に第１または第２合成部の論理演算により改善したシングルバンク色信号を生成する。従って、この発明の第３実施形態に従うタイミング制御装置はシフト部を必要としないので、回路がより簡単になる。
【００５９】
図２３ないし図３２を参照してこの発明の第４実施形態に従うタイミング制御装置について説明する。
この発明の第４実施形態に従うタイミング制御装置は、デュアルバンク色信号またはシングルバンク色信号のいずれが入力されても、改善されたシングルバンク色信号を生成する。また、この発明の第４実施形態に従うタイミング制御装置は制御信号の数を減少させることにより、用いられるゲート素子の数を減少させる。これについて、詳細に説明する。
【００６０】
まず、図２３を参照すると、この発明の第４実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部５１とデータ信号処理部５２とで構成される。
前記制御信号処理部５１はグラフィック制御器のような外部装置から垂直、水平同期信号ＨＳＹＮＣ、ＶＳＹＮＣ、データエネーブル信号ＤＥおよびメインクロック信号ＭＣＬＫが入力されてゲート駆動部とデータ駆動部において必要とする制御信号を生成する。すなわち、前記制御信号処理部５１は入力信号を用いて水平開始信号ＳＴＨＯ、ＳＴＨＥ、垂直開始信号ＳＴＶ、ゲートクロック信号ＣＰＶ、ライン反転信号ＲＶＳ、ゲートオンエネーブル信号ＯＥ、ロード信号ＴＰおよびメインクロック信号ＭＣＬＫを２分周した２分周クロック信号２ＣＬＫを生成する。前記制御信号処理部５１において生成した信号は液晶表示装置のゲート駆動部（図示省略）、データ駆動部（図示省略）および前記データ信号処理部５２に提供される。
【００６１】
前記データ信号処理部５２はグラフィック制御器のような外部装置から色信号およびメインクロック信号ＭＣＬＫが入力され、外部ジャンプスイッチのようなスイッチング装置（図示省略）からクロック選択信号ＣＬＫ−ＳＥＬが入力され、前記制御信号処理部５１から２分周クロック信号２ＣＬＫが入力される。前記クロック選択信号ＣＬＫ−ＳＥＬは前記データ信号処理部５２に入力される色信号がデュアルバンク形式であるかシングルバンク形式であるかを現わす。つまり、前記色信号はグラフィック制御器の種類に従ってシングルバンクまたはデュアルバンク形式であり、図２３に示すのはデュアルバンク形式である。デュアルバンク形式においては一つの色信号に対し、データの奇数部分と偶数部分とを分離した二つの信号が提供される。例えば、Ｒ(red) 信号について、図２３に示すように、ＲＡ（０：５）とＲＢ（０：５）信号が提供される。ここで、（０：５）はＲＡ信号が６ビットで構成されることを意味し、これは色信号の多階調表示のためのものである。もし、色信号がシングルバンク形式である場合にはＲＡ（０：５）、ＧＡ（０：５）、ＢＡ（０：５）信号が前記データ信号処理部５２に入力される。
【００６２】
前記データ信号処理部５２は前述した色信号を分周しデータを配列して各色信号の奇数データ［ＲＯ（０：５）、ＧＯ（０：５）、ＢＯ（０：５）］と偶数データ［ＲＥ（０：５）、ＧＥ（０：５）、ＢＥ（０：５）］とを生成する。
図２４に図２３のデータ信号処理部５２を詳しく示す。
図２４に示すように、データ信号処理部５２はデータ分周部５３、ラッチパルス発生部５４および多数のデータ処理セル５５、５６、５７で構成され、前記データ処理セル５５はラッチ部５５１、第１合成部５５２および第２合成部５５３で構成される。
【００６３】
ここで、各色信号が６ビットで構成されたものと仮定すると、一つのデータ分周部について１８個のデータ処理セルが必要であるが、この発明の第４実施形態においては図面の複雑さを避けるため、データ処理セル５５についてのみ詳細に示している。従って、図２３に示すデータ信号処理部５２は実際に一つのデータ分周部、一つのラッチパルス発生部および１８個のデータ処理セルで構成されている。もちろん、前記各数字は色信号のビット数に依存する。
【００６４】
図２４を参照すると、データ分周部５３は各色信号の該当ビットの信号、クロック選択信号ＣＬＫ−ＳＥＬおよび２分周クロック信号２ＣＬＫが入力され、前記クロック選択信号ＣＬＫ−ＳＥＬから入力された色信号がシングルバンク形式である場合のみ、前記入力された各色信号を前記２分周クロック信号２ＣＬＫに応じて分周し、前記分周した色信号から奇数番目データと偶数番目データを分離してデュアルバンク形式の色信号を生成する。もし、前記入力された色信号がデュアルバンク形式であると前記データ分周部５３は別途の処理を行なわないでそのまま出力する。前記クロック選択信号ＣＬＫ−ＳＥＬに応じたデュアルバンク色信号への変換の可否はマルチプレックス（図示省略）のようなスイッチング素子により具現されることができ、これは当業者が容易に設計することができるのでここでは具体的な回路を提示していない。
【００６５】
例えば、シングルバンク形式の色信号ＲＡ（０）、ＧＡ（０）、ＢＡ（０）がデータ分周部５３に入力されると、前記データ分周部５３は前述した分周および分離動作に従いデュアルバンク形式の色信号ＲＡ’（０）、ＲＢ’（０）、ＧＡ’（０）、ＧＢ’（０）、ＢＡ’（０）、ＢＢ’（０）を生成する。図２５に示す回路は前記データ分周部５３においてシングルバンク色信号ＲＡ（０）をデュアルバンク色信号に変換するための回路ロジックである。図２５を参照すると、二つのＤ−フリップフロップのデータ端子にはシングルバンク色信号ＲＡ（０）が共通に入力され、上部Ｄ−フリップフロップのクロック端子には２分周クロック信号２ＣＬＫが入力され、下部Ｄ−フリップフロップのクロック端子には２分周クロック信号２ＣＬＫの反転信号が入力される。上部Ｄ−フリップフロップの出力端には遅延部が連結される。上部Ｄ−フリップフロップは２分周クロック信号２ＣＬＫの立上りエッジにおいてシングルバンク色信号ＲＡ（０）を出力端にラッチさせ、下部Ｄ−フリップフロップは２分周クロック信号２ＣＬＫの立下りエッジにおいてシングルバンク色信号ＲＡ（０）を出力端にラッチさせる。従って、シングルバンク色信号ＲＡ（０）の奇数データＯＤＤと偶数データＥＶＥＮは分離される。２分周クロック信号２ＣＬＫの周期はメインクロック信号ＭＣＬＫ周期の２倍であるので、前記奇数データＯＤＤと偶数データＥＶＥＮのデータ区間はシングルバンク色信号のデータ区間の２倍である。遅延部は奇数データを所定時間遅延させ、奇数データＯＤＤと偶数データＥＶＥＮの開始時点を一致させる。
【００６６】
図３１にはシングルバンク形式の色信号ＲＡ（０：５）とデュアルバンク形式の色信号ＲＡ’（０：５）、ＲＢ’（０：５）の波形が示されており、各色信号ＲＡ（０：５）、ＲＡ’（０：５）、ＲＢ’（０：５）の六つのビットの中で任意の一つを示している。前記図３１において、ＲＯ（０：５）とＲＥ（０：５）はデータ処理セル５５から生成される改善されたシングルバンク色信号の奇数成分と偶数成分の一例である。
【００６７】
ラッチパルス発生部５４はメインクロック信号ＭＣＬＫと２分周クロック信号２ＣＬＫが入力され、ラッチ制御信号｛Ｃ（１：Ｌ）｝と合算制御信号｛ＳＡＯ（１：Ｍ）、ＳＢＯ（１：Ｍ）、ＳＡＥ（１：Ｍ）、ＳＢＥ（１：Ｍ）｝を生成する。ここで、Ｌはラッチ部５５１に用いられるフリップフロップの数であり、ＭはＬより小さくハードウェア設計の効率性に従い決める流動的な値である。この発明の第４実施形態においてＬは３６、Ｍは２６に具現された。データ駆動集積回路のチャンネル数は１００である。
【００６８】
前述したように、一つのデータ分周部に対し１８個のデータ処理セルが備えられている。図２４を参照すると、データ処理セル５５はデータ分周部５３から生成された色信号ＲＡ’（０）とＲＢ’（０）を処理する。
より詳しくは、前記ラッチ部５５１は前記データ分周部５３から生成された色信号ＲＡ’（０）とＲＢ’（０）が所定のデータ配列順序を有するよう前記ラッチ制御信号｛Ｃ（１：Ｌ）｝に応じて選択する。前記選択により決めるラッチ部５５１の出力は第１合成部５５２と第２合成部５５３に提供される。
【００６９】
前記第１合成部５５２は前記合算制御信号｛ＳＡＯ（１：Ｍ）、ＳＢＯ（１：Ｍ）｝に応じて決める合算順序に基づいて前記ラッチ部５５１の出力に対する論理演算を行い、前記第２合成部５５３は前記合算制御信号｛ＳＡＥ（１：Ｍ）、ＳＢＥ（１：Ｍ）｝に応じて決める合算順序に基づいて前記ラッチ部５５１の出力に対する論理演算を行なう。その結果、該当ビットの色信号｛ＲＡ（０）、ＲＢ（０）｝に対し、第１合成部５５２においては奇数成分ＲＯ（０）が生成され、第２合成部５５３においては偶数成分ＲＥ（０）が生成される。このとき、前記ラッチ部５５１のラッチ制御信号と前記合算部５５２、５５３の合算制御信号は、前記奇数データＲＯ（０）と偶数データＲＥ（０）においてデータ駆動集積回路のチャンネル数ｎだけデータ列が交互に現われるよう予め決める。
【００７０】
図３０の波形図には、垂直同期信号ＨＳＹＮＣ、メインクロック信号ＭＣＬＫ、データエネーブル信号ＤＥ、シングルバンク形式の任意の一つの色信号ＲＡ、前記色信号ＲＡに対する奇数および偶数成分ＲＯ，ＲＥと２分周クロック信号２ＣＬＫを示している。
図３０は液晶表示装置のデータ駆動集積回路（図示省略）のチャンネル数が１００であるときの各信号の波形を示している。前記波形図からこの発明に従う色信号の奇数成分ＲＯと偶数成分ＲＥにおいて色信号ＲＡのデータ列が１００個ずつ交互に表れていることがわかる。また、前記奇数成分ＲＯと偶数成分ＲＥのデータ保持時間はシングルバンク色信号ＲＡのデータ保持時間の２倍である。
【００７１】
図１１を参照して前述したように、前記奇数成分ＲＯは奇数番目のデータ駆動集積回路に入力され、偶数成分ＲＥは偶数番目のデータ駆動集積回路に入力される。もちろん、他の色信号の奇数成分と偶数成分も前記と同一の方式で入力される。前記奇数成分と偶数成分の色信号により前記各データ駆動集積回路はデュアルモードに液晶パネルを駆動する。このとき、データ保持時間がシングルバンク方式に比べ２倍であるので、シングルバンク方式における駆動周波数の１／２だけでも同一の表示動作を可能にする。
図２６に図２４のラッチパルス発生部５４を詳しく示す。
【００７２】
図２６に示すように、ラッチパルス発生部５４は第１順次制御信号Ｅ１〜Ｅ１００および第２順次制御信号Ｅ１’〜Ｅ１００’を生成するためのブロック、前記第１順次制御信号Ｅ１〜Ｅ１００を用いてラッチ制御信号を生成するための第１論理和ブロックおよび前記第２順次制御信号Ｅ１’〜Ｅ１００’を用いて合算制御信号を生成するための第２論理和ブロックを含む。
【００７３】
液晶表示装置のデータ駆動集積回路のチャンネル数をｎとするとき、前記ブロックは直列に連結された２ｎ個のＤ−フリップフロップと開始パルス発生部とで構成される。開始パルス発生部はデータエネーブル信号ＤＥと２分周クロック信号２ＣＬＫが入力されて２分周クロック信号２ＣＬＫのｎクロックパルス毎に繰り返すハイ区間パルスを有する開始信号を生成する。前記開始信号は一番目のＤ−フリップフロップに入力される。前記奇数番目のＤ−フリップフロップのクロック端子には２分周クロック信号２ＣＬＫが入力され、偶数番目のＤ−フリップフロップのクロック端子には２分周クロック信号２ＣＬＫの反転信号が入力される。前記奇数番目のＤ−フリップフロップは２分周クロック信号の立上りエッジにおいてデータ端子信号を出力端にラッチさせ、前記偶数番目のＤ−フリップフロップは２分周クロック信号の立下りエッジにおいてデータ端子信号を出力端にラッチさせる。前記奇数番目のＤ−フリップフロップの各出力端信号は次の段のフリップフロップに伝達されると同時に第１順次制御信号Ｅ１〜Ｅ１００として出力される。前記偶数番目のＤ−フリップフロップの各出力端信号は次の段のフリップフロップに伝達されると同時に第２順次制御信号Ｅ１’〜Ｅ１００’として出力される。前記第１順次制御信号と第２順次制御信号は２分周クロック信号と立上りエッジと立下りエッジでそれぞれラッチされて得られるので、二つの間には２分周クロック信号の半クロックパルスに該当する位相差が存在する。
【００７４】
ｎ個の第１順次制御信号は第１論理和ブロックに入力され、少なくとも二つまたはそれ以上の第１順次制御信号が論理和して一つのラッチ制御信号がつくられる。これと同様に、ｎ個の第２順次制御信号は第２論理和ブロックに入力され、少なくとも二つまたはそれ以上の第２順次制御信号が論理和して合算制御信号がつくられる。前述したように、少なくとも二つ以上の順次制御信号を結合して一つのラッチ制御信号と合算制御信号を生成することにより、ラッチ制御信号と合算制御信号の数がチャンネル数ｎより小さくなり、これによってデータ処理セルにおいて用いられるフリップフロップ数とゲート素子数を減少することができる。
【００７５】
図２７ないし図２９の回路図と図３２の波形図を参照して図２４のデータ処理セル５５をより詳しく説明する。
図２７を参照すると、ラッチ部５５１はデータ分周部５３から入力された色信号ＲＡ’（０）をラッチ制御信号Ｃ１〜Ｃ３６に応じてラッチするためのＬ個のフリップフロップＦＦ１〜ＦＦ３６と、色信号ＲＢ’（０）を前記ラッチ制御信号Ｃ１〜Ｃ３６に応じてラッチするためのＬ個のフリップフロップＦＦ３７〜ＦＦ７２とで構成される。前記各フリップフロップはＤ−フリップフロップであるが、この発明の技術的範囲はこれに限定されず、他の種類のフリップフロップで具現されることができる。既に仮定したとおり、Ｌは３６である。
【００７６】
前記Ｌ個のフリップフロップＦＦ１〜ＦＦ３６において各フリップフロップのデータ入力端には前記色信号ＲＡ’（０）が共通に入力され、前記各フリップフロップのクロック入力端にはＬ個のラッチ制御信号Ｃ１〜Ｃ３６のうち、対応する一つが入力される。前記Ｌ個のフリップフロップＦＦ３７〜ＦＦ７２において各フリップフロップのデータ入力端には前記色信号ＲＢ’（０）が共通に入力され、前記各フリップフロップのクロック入力端にはＬ個のラッチ制御信号Ｃ１〜Ｃ３６のうち、対応する一つが入力される。
【００７７】
各フリップフロップはクロック入力端信号の立上りエッジにおいてデータ入力端の信号を出力端に保持させる。図２７を参照すると、ラッチ制御信号Ｃ１の立上りエッジにおいてフリップフロップＦＦ１はデータ入力端の色信号ＲＡ’（０）のデータＤ１を出力端にラッチさせ、前記フリップフロップＦＦ１はラッチ制御信号Ｃ１の次の立上りエッジがあるまで前記データＤ１を出力端Ａ１に保持させる。一方、一つのラッチ制御信号Ｃ１は二つのフリップフロップＦＦ１、ＦＦ３７に同時に連結されるので、ラッチ制御信号Ｃ１の立上りエッジにより上方と下方の二つのフリップフロップＦＦ１、ＦＦ３７が１対の色信号ＲＡ’（０）とＲＢ’（０）の一番目のデータＤ１、Ｄ２を同時にラッチする。これと同様の方式で、他のフリップフロップも対応するラッチ制御信号によりデータ入力端の信号をラッチさせる。
【００７８】
前記各フリップフロップＦＦ１〜ＦＦ７２の出力端データは第１合成部５５２と第２合成部５５３に提供される。また、前記ラッチ制御信号Ｃ１〜Ｃ３６は前記色信号ＲＡ’（０）とＲＢ’（０）のデータ列においてチャンネル数ｎ単位で前記の動作を繰り返すようにする。もし、データ駆動集積回路のチャンネル数が３００であると、前記色信号ＲＡ’（０）とＲＢ’（０）の３００データ毎に前記ラッチ制御信号Ｃ１〜Ｃ３６によるラッチ動作を繰り返す。
【００７９】
これと共に、図３２に示すように、前記各ラッチ制御信号は２分周クロック信号のｎクロックパルスの間少なくとも二つ以上の立上りエッジを有しているので、チャンネル数よりずっと少ない数のラッチ制御信号が用いられ、これによって、フリップフロップの数および回路の複雑性を回避することができる。
図２８を参照して第１合成部５５２について説明する。
【００８０】
前記第１合成部５５２は合算制御信号ＳＡＯ１〜ＳＡＯ２６とそれに対応する前記ラッチ部５５１の出力信号が入力されるＭ個の論理積素子ＡＮＤ１〜ＡＮＤ２６、前記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力信号が入力される論理和素子ＯＲ１、合算制御信号ＳＢＯ１〜ＳＢＯ２６とそれに対応する前記ラッチ部５５１の出力信号が入力されるＭ個の論理積素子ＡＮＤ２７〜ＡＮＤ５２、前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の出力信号が入力される論理和素子ＯＲ２および前記二つの論理和素子ＯＲ１、ＯＲ２の出力信号が入力されて奇数データ信号ＲＯ（０）を生成する論理和素子ＯＲ３で構成される。
【００８１】
前記各論理積素子においては二つの入力信号に対する論理積演算が行われ、論理和素子ＯＲ１においては前記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力信号に対する論理和演算が行われ、論理和素子ＯＲ２においては前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の出力信号に対する論理和演算が行われ、論理和素子ＯＲ３においては二つの論理和素子ＯＲ１、ＯＲ２の出力信号に対する論理和演算が行われる。
【００８２】
前記構造の論理回路を通じて、ある一つの合算制御信号のハイレベル区間において対応するラッチ部５５１の出力信号が奇数データ信号ＲＯ（０）として提供される。例えば、論理積素子ＡＮＤ１においては合算制御信号ＳＡＯ１とフリップフロップＦＦ１の出力端信号Ａ１が入力され、図３２に示すように、合算制御信号ＳＡＯ１がハイレベルとなると、そのときの前記フリップフロップＦＦ１の出力端信号Ａ１が奇数データ信号ＲＯ（０）として提供される。
【００８３】
また、図３２に示す波形図から、各合算制御信号ＳＡＯ１〜ＳＡＯ２６、ＳＢＯ１〜ＳＢＯ２６のハイレベルタイミングは前記色信号ＲＡ’（０）とＲＢ’（０）のデータがデータ駆動集積回路のチャンネル数に対応する数だけ２回に１回ずつ交互に現われるよう予め決める。例えば、データ駆動集積回路のチャンネル数が１００である場合、図２３と図２４の第１合成部５５２と第２合成部５５３において生成される奇数成分ＲＯ（０）と偶数成分ＲＥ（０）は図３０に示す通りである。すなわち、図３０に示すように、奇数成分ＲＯ（０）には１００個単位で色信号のデータが交互に現われる。より詳しくは、色信号ＲＡの最初の１００個のデータは奇数成分ＲＯ（０）に現われ、その後の１００個のデータは偶数成分ＲＥに現われ、これを続けて繰り返しながらこの発明に従う改善されたシングルバンク色信号を生成する。
【００８４】
図２９は第２合成部５５３を詳細に示す回路図であり、前記第１合成部５５２と同一の回路である。ただし、第２合成部の各論理積素子の入力信号が前記第１合成部におけるそれと異なる。
図２９を参照すると、第２合成部５５３は合算制御信号ＳＡＥ１〜ＳＡＥ２６とそれに対応する前記ラッチ部５５１の出力信号が入力されるＭ個の論理積素子ＡＮＤ１〜ＡＮＤ２６、前記論理積素子ＡＮＤ１〜ＡＮＤ２６の出力信号が入力される論理和素子ＯＲ１、合算制御信号ＳＢＥ１〜ＳＢＥ２６とそれに対応する前記ラッチ部５５１の出力信号が入力されるＭ個の論理積素子ＡＮＤ２７〜ＡＮＤ５２、前記論理積素子ＡＮＤ２７〜ＡＮＤ５２の出力信号が入力される論理和素子ＯＲ２および前記二つの論理和素子ＯＲ１、ＯＲ２の出力信号が入力されて偶数データ信号ＲＥ（０）を生成する論理和素子ＯＲ３で構成される。
【００８５】
前記したように、生成された奇数成分と偶数成分は奇数データ駆動集積回路と偶数データ駆動集積回路にそれぞれ入力される。
【００８６】
【発明の効果】
これによって、前記奇数成分により奇数データ駆動集積回路が動作し、これと同時に前記偶数成分により偶数データ駆動集積回路が動作するので、前記奇数データ駆動集積回路と偶数データ駆動集積回路をデュアルモードで駆動することができる。そして、シングルバンク方式と同一の駆動時間が加わる場合、前記のようなデータラインのデュアルモード駆動を通じて一つのデータラインを駆動するための時間が２倍に増加するので、動作周波数がシングルバンク方式の１／２に減少される。
【００８７】
前述したこの発明の第４実施形態においてはシングルバンク色信号またはデュアルバンク色信号のいずれが入力されてもこの発明に従う改善されたシングルバンク色信号を生成することができ、制御信号の信号ラインを減少させることにより用いられるフリップフロップとゲート素子の数を減少させることができる。
【図面の簡単な説明】
【図１】従来のデュアルバンク配列構造を有する液晶表示装置の構成図である。
【図２】本発明の第１実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図３】図２に示すデータ信号処理部の構成図である。
【図４】図３に示すシフト部の構成図である。
【図５】図３に示すラッチ部の構成図である。
【図６】図３に示す第１および第２合成部の構成図である。
【図７】本発明の第１実施形態に従う液晶表示装置のタイミング制御装置の各部信号の波形図である。
【図８】（Ａ）は垂直、水平同期信号とデータエネーブル信号のタイミング関係を示す波形図であり、
（Ｂ）は図８（Ａ）に示す信号とデュアルバンク配列構造を有する色信号との関係を示す波形図である。
【図９】図５に示すラッチ部の出力信号を示す波形図である。
【図１０】図６の第１および第２合成部において順次信号によりこの発明に従う改善したシングルバンク配列構造を有する色信号が生成される過程を例示する波形図である。
【図１１】本発明に従う改善したシングルバンク配列構造を有する色信号がデータ駆動回路に入力されることを例示する液晶表示装置の構成図である。
【図１２】本発明に従う改善したシングルバンク配列構造を有する色信号の配列状態を示す波形図である。
【図１３】本発明の第２実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図１４】図１３に示すデータ信号処理部の構成図である。
【図１５】図１４に示すシフト部の構成図である。
【図１６】図１４に示すラッチ部の構成図である。
【図１７】図１４に示す第１および第２合成部の構成図である。
【図１８】本発明の第２実施形態に従う液晶表示装置のタイミング制御装置の各部信号の波形図である。
【図１９】本発明の第３実施形態に従うデータ信号処理部の構成図である。
【図２０】図１９に示すラッチ部の構成図である。
【図２１】図１９に示す第１および第２合成部の構成図である。
【図２２】本発明の第３実施形態に従う液晶表示装置のデータ信号処理部において用いられる各部信号の波形図である。
【図２３】本発明の第４実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図２４】図２３に示すデータ信号処理部の構成図である。
【図２５】図２３に示すデータ分周部においてシングルバンク配列構造を有する色信号をデュアルバンク配列構造に変換するための回路の構成図である。
【図２６】図２３に示すラッチパルス発生部の構成図である。
【図２７】図２４に示すラッチ部の回路図である。
【図２８】図２４に示す第１合成部の回路図である。
【図２９】図２４に示す第２合成部の回路図である。
【図３０】本発明の第４実施形態に従う液晶表示装置のタイミング制御装置において用いられる垂直、水平同期信号、データエネーブル信号、シングルバンク配列色信号、改善したシングルバンク配列色信号間の関係を示す波形図である。
【図３１】シングルバンク配列色信号から本発明に従う改善したシングルバンク配列色信号が得られる過程を説明する波形図である。
【図３２】図２４のデータ処理セルにおいて行われる制御過程を説明する波形図である。
【符号の説明】
２１、３１、５１ 制御信号処理部
２２、３２、５２ データ信号処理部
２３、３３、４３ 順次信号発生部
２４、３４、３５、３６、４４、５５、５６、５７ データ処理セル
５３ データ分周部
２４１、３４１ シフト部
２４２、３４２、４４１、５５１ ラッチ部
２４３、３４３、４４２、５５２ 第１合成部
２４４、３４４、４４３、５５３ 第２合成部

Claims (23)

1. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号を生成する制御信号処理部と、
   メインクロック信号とデータエネーブル信号が入力され、ラッチクロック信号と順次制御信号を生成する順次信号発生部と、
   前記メインクロック信号に応じてデュアルバンク色信号の奇数データと偶数データをそれぞれ順次にシフトさせると共に出力させる多数のシフト部と、
   前記シフト部から出力されるｎ個の奇数データとｎ個の偶数データを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、
   前記ラッチ部から出力されるｎ／２個の奇数データとｎ／２個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第１合成部と、
   前記ラッチ部から出力される残りのｎ／２個の奇数データと残りのｎ／２個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第２合成部と、
   を含む液晶表示装置のタイミング制御装置において、
   前記多数のシフト部中の一つは、
   前記奇数データを順次にシフトさせるため互いに直列に連結された第１ｎ−フリップフロップと、前記偶数データを順次にシフトさせるため互いに直列に連結された第２ｎ−フリップフロップとで構成され、
   前記各フリップフロップは前記メインクロック信号に応じてシフト動作を行なう、液晶表示装置のタイミング制御装置。
2. 前記多数のラッチ部中の一つは、
   前記第１ｎ−フリップフロップの出力がそれぞれ入力される第３ｎ−フリップフロップと、前記第２ｎ−フリップフロップの出力がそれぞれ入力される第４ｎ−フリップフロップとで構成され、前記第３ｎ−フリップフロップと前記第４ｎ−フリップフロップは前記ラッチクロック信号に応じて前記入力を出力端に同時にラッチさせる、請求項１に記載の液晶表示装置のタイミング制御装置。
3. 前記多数の第１合成部中の一つは、
   二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
   前記第３ｎ−フリップフロップのｎ／２個の出力と前記第４ｎ−フリップフロップのｎ／２個の出力とが交互に前記ｎ個の論理積素子の入力端に入力され、前記順次制御信号が前記ｎ個の論理積素子の他の入力端に順に入力される、請求項２に記載の液晶表示装置のタイミング制御装置。
4. 前記多数の第２合成部中の一つは、
   二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
   前記第３ｎ−フリップフロップの残りのｎ／２個の出力と前記第４ｎ−フリップフロップの残りのｎ／２個の出力が交互に前記ｎ個の論理積素子の入力端に入力され、前記順次制御信号が前記ｎ個の論理積素子の他の入力端に順に入力される、請求項２に記載の液晶表示装置のタイミング制御装置。
5. それぞれがｎ個のチャンネル数を有し、前記多数の第１合成部から提供される色信号の奇数成分が入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
   それぞれがｎ個のチャンネル数を有し、前記多数の第２合成部から提供される色信号の偶数成分が入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
   前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、
   を更に含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される請求項１に記載の液晶表示装置のタイミング制御装置。
6. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を２分周した２分周クロック信号およびラッチクロック信号を生成する制御信号処理部と、
   データエネーブル信号と前記２分周クロック信号から順次制御信号を生成する順次信号発生部と、
   シングルバンク色信号が入力され、前記メインクロック信号に応じて前記色信号のデータを順次にシフトさせると共に出力させる多数のシフト部と、
   前記シフト部から出力される色信号のデータをｎ個ずつ分離し、前記分離された２ｎ個のデータを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、
   前記ラッチ部から出力されるｎ個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する第１合成部と、
   前記ラッチ部から出力される残りのｎ個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する第２合成部と、を含む液晶表示装置のタイミング制御装置において、
   前記順次信号発生部で生成された順次制御信号は、
   前記２分周クロック信号のｎクロックパルス毎に前記２分周クロック信号の１クロックパルス区間と同一のハイレベル区間を有するｎ個の順次制御信号である液晶表示装置のタイミング制御装置。
7. 前記多数のシフト部中の一つは、
   前記シングルバンク色信号のデータを順次にシフトさせるため、直列に連結された２ｎ個のフリップフロップで構成され、各フリップフロップはメインクロック信号に応じて前記データシフト動作を行なう、請求項６に記載の液晶表示装置のタイミング制御装置。
8. 前記多数のラッチ部中の一つは、
   前記２ｎ個のフリップフロップの出力のうち、ｎ個をそれぞれ入力される第１ｎ−フリップフロップと、前記２ｎ個のフリップフロップの出力のうち、残りのｎ個をそれぞれ入力される第２ｎ−フリップフロップとで構成され、
   前記第１ｎ−フリップフロップと前記第２ｎ−フリップフロップは前記ラッチクロック信号に応じて前記入力を出力端に同時にラッチさせる、請求項７に記載の液晶表示装置のタイミング制御装置。
9. 前記多数の第１合成部中の一つは、
   二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
   前記第１ｎ−フリップフロップの出力が順に前記ｎ個の論理積素子の入力端に入力され、前記順次制御信号は前記ｎ個の論理積素子の他の入力端に順に入力される、請求項８に記載の液晶表示装置のタイミング制御装置。
10. 前記多数の第２合成部中の一つは、
    二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
    前記第２ｎ−フリップフロップの出力が前記ｎ個の論理積素子の入力端に順に入力され、前記順次制御信号は前記ｎ個の論理積素子の他の入力端に順に入力される、請求項８に記載の液晶表示装置のタイミング制御装置。
11. それぞれがｎ個のチャンネル数を有し、前記多数の第１合成部から提供される色信号の奇数成分を入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
    それぞれがｎ個のチャンネル数を有し、前記多数の第２合成部から提供される色信号の偶数成分を入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
    前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、
    を更に含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される請求項６に記載の液晶表示装置のタイミング制御装置。
12. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を２分周した２分周クロック信号を生成する制御信号処理部と、
    メインクロック信号、２分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のｎクロックパルス毎に前記メインクロック信号の１クロックパルス区間と同一のハイレベル区間を有するｎ個のラッチ制御信号と、前記２分周クロック信号のｎクロックパルス毎に前記２分周クロック信号の１クロックパルス区間と同一のハイレベル区間を有するｎ個の順次制御信号を生成する順次信号発生部と、
    シングルバンク色信号と前記ラッチ制御信号が入力され、前記各ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、
    前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第１合成部と、
    前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第２合成部と、
    を含む液晶表示装置のタイミング制御装置。
13. 前記多数のラッチ部中の一つは、
    前記シングルバンク色信号を入力端に共通に入力されるｎ個のフリップフロップで構成され、前記各フリップフロップは対応するｎ個のラッチ制御信号のうち、対応する一つに応じて前記シングルバンク色信号のデータをラッチさせる、請求項１２に記載の液晶表示装置のタイミング制御装置。
14. 前記多数の第１合成部中の一つは、
    二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
    前記ｎ個のフリップフロップの出力が順に前記ｎ個の論理積素子の入力端に入力され、前記順次制御信号は前記ｎ個の論理積素子の他の入力端に順に入力される、請求項１２に記載の液晶表示装置のタイミング制御装置。
15. 前記多数の第２合成部中の一つは、
    二つの入力端を有し二つの入力端信号をそれぞれ論理積するｎ個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
    前記ｎ個のフリップフロップの出力が前記ｎ個の論理積素子の入力端に順に入力され、前記順次制御信号は前記後半ｎ／２個から順に入力された後、前半ｎ／２個が順に入力されるよう順序が調整された後前記ｎ個の論理積素子の他の入力端に順に入力される、請求項１３に記載の液晶表示装置のタイミング制御装置。
16. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を２分周した２分周クロック信号を生成する制御信号処理部と、
    メインクロック信号、２分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のｎクロックパルス毎に前記メインクロック信号の１クロックパルス区間と同一のハイレベル区間を有するｎ個のラッチ制御信号と、前記２分周クロック信号のｎクロックパルス毎に前記２分周クロック信号の１クロックパルス区間と同一のハイレベル区間を有するｎ個の順次制御信号を生成する順次信号発生部と、
    シングルバンク色信号と前記ラッチ制御信号が入力され、前記各ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、
    前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第１合成部と、
    前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第２合成部と、
    それぞれがｎ個のチャンネル数を有し、前記多数の第１合成部から提供される色信号の奇数成分を入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
    それぞれがｎ個のチャンネル数を有し、前記多数の第２合成部から提供される色信号の偶数成分を入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
    前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、を含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される液晶表示装置。
17. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を２分周したクロック信号を生成する制御信号処理部と、
    外部選択信号から入力される色信号がシングルバンクである場合、前記２分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、
    データエネーブル信号および２分周クロック信号が入力され、前記データエネーブル信号と２分周クロック信号から第１順次制御信号と第２順次制御信号を生成し、前記第１順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第２順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、
    各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により奇数番目の画素に供給される色信号の奇数成分と偶数番目の画素に供給される色信号の偶数成分を生成する多数のデータ処理セルと、を含み、前記ラッチ制御信号と合算制御信号は色信号のデータが前記奇数成分と偶数成分においてデータ駆動集積回路のチャンネルの数だけ交互に現われるよう予め決定され、前記奇数成分はデータ駆動部の奇数番目のデータ駆動集積回路に入力され、これと同時に、前記偶数データはデータ駆動部の偶数番目のデータ駆動集積回路に入力される液晶表示装置のタイミング装置。
18. 前記多数のデータ処理セル中の一つは、
    前記データ分周部から色信号が入力され、前記ラッチ制御信号に応じて前記色信号のデータをラッチさせるラッチ部と、
    前記ラッチ部の出力を前記合算制御信号に応じて論理積し、各論理積結果を論理和して色信号の奇数成分を生成する第１合成部と、
    前記ラッチ部の出力を前記合算制御信号に応じて論理積し、各論理積結果を論理和して偶数データ信号を生成する偶数データ合算部と、
    で構成される、請求項１７に記載の液晶表示装置のタイミング制御装置。
19. 前記ラッチ部は、
    前記データ分周部から出力されるデュアルバンク色信号の奇数データが各データ入力端に共通に入力され、各クロック入力端を通じて前記ラッチ制御信号の中の一つが入力され、前記ラッチ制御信号に応じて対応するデータ入力端のデータを出力端にラッチさせる多数のフリップフロップで構成する第１ラッチ部と、
    前記データ分周部から出力されるデュアルバンク色信号の偶数データが各データ入力端に共通に入力され、各クロック入力端を通じて前記ラッチ制御信号の中の一つが入力され、前記ラッチ制御信号に応じて対応するデータ入力端のデータを出力端にラッチさせる多数のフリップフロップで構成される第２ラッチ部と、
    を有する、請求項１８に記載の液晶表示装置のタイミング制御装置。
20. 前記各フリップフロップは前記ラッチ制御信号の立上りエッジにおいてデータ入力端のデータを出力端にラッチさせるＤ−フリップフロップである、請求項１９に記載の液晶表示装置のタイミング制御装置。
21. 前記第１合成部は、
    前記第１ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
    前記第２ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
    前記二つのグループの論理積素子の出力信号をそれぞれ論理和し、前記各論理和した出力を再論理和する多数の論理和素子で構成される、
    請求項１９に記載の液晶表示装置のタイミング制御装置。
22. 前記第２合成部は、
    前記第１ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
    前記第２ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
    前記二つのグループの論理積素子の出力信号をそれぞれ論理和し、前記各論理和した出力を再論理和する多数の論理和素子と、で構成される、請求項１９に記載の液晶表示装置のタイミング制御装置。
23. 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を２分周したクロック信号を生成する制御信号処理部と、
    外部選択信号から入力される色信号がシングルバンクである場合、前記２分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、
    データエネーブル信号および２分周クロック信号が入力され、前記データエネーブル信号と２分周クロック信号から第１順次制御信号と第２順次制御信号を生成し、前記第１順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第２順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、
    各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により奇数番目の画素に供給される色信号の奇数成分と偶数番目の画素に供給される色信号の偶数成分を生成する多数のデータ処理セルと、
    を含み、それぞれがｎ個のチャンネル数を有し、前記多数のデータ処理セルから提供される色信号の奇数成分が入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
    それぞれがｎ個のチャンネル数を有し、前記多数のデータ処理セルから提供される色信号の偶数成分が入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
    前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、を含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される液晶表示装置。

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