JP4054395B2 - 液晶表示装置のタイミング制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は液晶表示装置(Liquid Crystal Display)のタイミング制御装置に係り、改善されたシングルバンク構造を有するデータ駆動集積回路に色信号を提供するためのタイミング制御装置に関する。
【0002】
【従来の技術】
一般に、液晶表示装置モジュールは多数のゲートラインとソースラインとで構成され、各ゲートラインとソースラインとの交差点に形成されるスイッチングトランジスタおよび画素(pixel) を有する液晶パネル、前記液晶パネルの各ゲートラインに順次にターンオン電圧を印加するゲート駆動部、前記液晶パネルのソースラインにライン間隔で色信号に対応する階調電圧を印加するデータ駆動部(‘ソース駆動部’ともいう)、液晶表示装置モジュール外部のグラフィック制御器から垂直および水平同期信号と色信号を入力して前記ゲート駆動部とデータ駆動部を駆動するための制御信号と色信号(RGB signal)を出力するタイミング制御部、ゲートターンオンおよびターンオフ電圧と共通電極電圧を生成して前記ゲート駆動部に出力する電圧発生部、前記データ駆動部に提供される階調電圧を生成する階調電圧発生部からなっている。
【0003】
かかる液晶表示装置モジュールにおいてデータ駆動部は多数のデータ駆動集積回路(Source driver IC)で構成され、ゲート駆動部も多数のゲート駆動集積回路(Gate driver IC)で構成される。前記各データ駆動集積回路は入力される色信号を各ソースラインに対し1ビットずつ貯蔵するため多数のシフトレジスタを備えている。例えば、一つのデータ駆動集積回路が入力パネルにある50個のソースラインをカバーすると、各データ駆動集積回路は直列連結された50個のシフトレジスタを含む。
【0004】
公知の技術に従うと、かかるデータ駆動集積回路を配置する方法は、デュアルバンクとシングルバンクの二つがある。デュアルバンクはデータ駆動集積回路を液晶パネルの上下に互いに交差するよう位置させた状態において奇数(または偶数)ソースラインは上部のデータ駆動集積回路に連結され、偶数(または奇数)ソースラインは下部のデータ駆動集積回路に連結されるようにデータ駆動集積回路を配置するものであり、シングルバンクは液晶パネルの上下のうち、どちらか一方にデータ駆動集積回路を一列に配置するものである。
【0005】
図1は従来のデュアルバンク構造を有する液晶表示装置を示すものである。
図1に示すように、PC−SET11はグラフィック制御器であり、制御信号およびデータ信号を発生させる。ここで、制御信号は垂直同期信号Vsync、水平同期信号Hsync、データエネーブル信号DEおよびメインクロック信号MCLKである。そして、データ信号は偶数データDATA_EVENと奇数データDATA_ODDである。
【0006】
インタフェース装置12はPC−SET11から伝送された制御信号およびデータ信号に応じてドライブ回路13、14、15を制御する。前記インタフェース装置12は上部データ駆動回路(UP SOURCE IC)14へは偶数データDATA_EVENを伝送し、下部データ駆動回路(DOWN SOURCE IC)15へは奇数データDATA_ODDを伝送する。液晶パネル16はゲート駆動回路13、上部および下部データ駆動回路14、15により駆動される。
【0007】
デュアルバンク液晶表示装置において、上部データ駆動集積回路は色データが直列にシフトされ得るように連結され、下部データ駆動集積回路も同様である。例えば、液晶パネルのソースラインが800個であり、100個のソースラインをカバーする八つのデータ駆動集積回路が備えられているデュアルバンクデータ駆動部においては、四つのデータ駆動集積回路が液晶パネルの上部と下部にそれぞれ互いに交差されるように連結され、上部四つのデータ駆動集積回路はすぐ前の集積回路の最終のシフトレジスタ出力端が現在の集積回路の最初のシフトレジスタ入力端と連結される構造を有し、下部四つのデータ駆動集積回路も上記と同様の構造に連結される。
【0008】
同一のソースラインを有するシングルバンクデータ駆動部を仮定すると、八つのデータ駆動集積回路が液晶パネルの上部または下部に一列に配置され、八つのデータ駆動集積回路は一列に配置された集積回路のうち、前の集積回路の最終のシフトレジスタ出力端が現在の集積回路の最初のシフトレジスタ入力端と連結されるように構成される。
【0009】
このとき、タイミング制御部の構造および機能もデュアルバンクとシングルバンクにおいて互いに異なる。例えば、グラフィック制御器からシングルバンクデータ配列を有する色信号が入力されると、デュアルバンクにおいてはタイミング制御部がグラフィック制御器から入力される各色信号(RGB signal)に対し奇数部分(odd part)と偶数部分(even part) とに分離して配列した後、そのそれぞれをデータ駆動部の上部データ駆動集積回路と下部データ駆動集積回路に提供する。これに反して、シングルバンクにおいてはタイミング制御部が前記分離過程を経る必要がない。
【0010】
一方、デュアルバンクデータ駆動部においては前記タイミング制御部から提供される奇数部分と偶数部分の色信号が上部データ駆動集積回路と下部データ駆動集積回路に同時に入力される。
このため、デュアルバンクデータ駆動部においては上部データ駆動集積回路と下部データ駆動集積回路が同時に液晶パネルの全てのソースラインを駆動する。一方、シングルバンクデータ駆動部においては、上下のうち何れか一方に配置されたデータ駆動集積回路が液晶パネルの全てのソースラインを駆動する。
【0011】
もし、ソースラインに印加されるデータパルスの保持期間がデュアルバンクとシングルバンクいずれもで同一であるとすれば、シングルバンクデータ駆動部はソースラインを駆動する時間がデュアルバンクの2倍である。従って、駆動時間を同一にするためには、シングルバンクデータ駆動部の動作周波数をデュアルバンクデータ駆動部の動作周波数の2倍にしなければならない。
【0012】
【発明が解決しようとする課題】
通常、動作周波数が大きくなると電磁障害(EMI;Electro-Magnetic Interference)も活発になるので、シングルバンクデータ駆動部は動作周波数の観点においてデュアルバンクデータ駆動部より問題がある。一方、前記EMIを除去するためメインクロック信号の代わりにその周波数よりもっと低い周波数を有するキャリ信号を用いたグラフィックシステムが韓国特許出願第95−49696号に記載されている。
【0013】
しかしながら、デュアルバンクデータ駆動部は液晶パネルの上部と下部いずれにもデータ駆動集積回路が装着されるので、液晶表示装置モジュールにおいて占める面積がシングルバンクデータ駆動部よりも大きくなる。従って、シングルバンクデータ駆動部はデュアルバンクデータ駆動部よりコンパクトな設計をさらに容易にするという点において有益である。
【0014】
最近、ノートブックコンピュータが広く用いられている中で、コンパクト設計を可能にするシングルバンクデータ駆動部が非常に脚光を浴びている。これによって、低い動作周波数を有しながらコンパクト設計を可能にする液晶表示装置駆動部の開発が要請されている。
本発明の目的は、液晶表示装置において駆動回路が占める面積を縮小させることができ、かつ動作周波数を減少させることができる液晶表示装置のタイミング制御装置を提供することにある。
【0015】
【課題を解決するための手段】
本発明に従うタイミング制御装置が適用される液晶表示装置は液晶パネルと、前記液晶パネルの上部または下部のうち、いずれか一つに一列に配列された多数のデータ駆動集積回路を有するデータ駆動部を含む。前記タイミング制御装置は前記データ駆動部に色信号および制御信号を提供する。
【0016】
前記データ駆動部においてすべての奇数番目のデータ駆動集積回路は、色信号のデータを順次にシフト可能に連結され、すべての偶数データ駆動集積回路も色信号のデータを順次にシフト可能に連結される。前記各データ駆動集積回路の内部にはシフトレジスタのようなメモリ素子が含まれており、液晶パネル上の一つの水平ラインを駆動するためのデータ駆動集積回路の数は前記各データ駆動集積回路の内部に含まれているシフトレジスタの数によって決まる。例えば、液晶パネルに一つの水平ライン当り1000個のデータラインがあり、各データ駆動集積回路が100個のメモリ素子を内部に有していると、各データ駆動集積回路は100個のデータラインを駆動することができる。このとき、タイミング制御装置は液晶パネル上の一つの水平ラインを駆動するため、順次に入力された1000個の色信号のデータを100個ずつ奇数番目と偶数番目とに分離し、前記分離した各奇数番目データと各偶数番目データを合算し、前記合算された奇数番目データを前記五つの奇数番目データ駆動集積回路のうち、最初のものに入力すると同時に、前記合算した偶数番目データを前記五つの偶数番目データ駆動集積回路のうち、最初のものに入力する。この発明においては、前記のようなデータ配列を改善したシングルバンク配列という。前述したように、前記奇数番目データ駆動集積回路は順次にデータを伝達することができ、前記偶数番目データ駆動集積回路は順次にデータを伝達することができるので、前記各データ駆動集積回路においては1000個の色信号のデータが完全に詰められる。従って、前記データ駆動集積回路に詰められたデータにより液晶パネル上の一つの水平ラインを駆動することができる。
【0017】
前記した説明から、一つの水平ラインを駆動するためシングルバンク方式と同一の時間が加わると、偶数番目データ駆動集積回路と奇数番目データ駆動集積回路とが同時に駆動されるので、一つのデータラインのための駆動時間において、この発明に従う方式はシングルバンク方式の2倍になることがわかる。従って、シングルバンク方式に比べ、液晶パネル上の画素駆動時間を増加させることができ、かつメインクロックの周波数もシングルバンク方式の半分に減少させることができる。さらに、データ駆動集積回路はシングルバンクと同様に液晶パネルの上部または下部に一列に配列されるので、この発明に従う液晶表示装置はデータ駆動部のコンパクト設計を可能にする。
【0018】
本発明の第1特徴に従うタイミング制御装置はデュアルバンク配列構造を有するデータ信号を改善したシングルバンク配列構造を有するデータ信号に変換する。
前記目的を達成するため、本発明に従う液晶表示装置のタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号を生成する制御信号処理部と、メインクロック信号とデータエネーブル信号が入力され、ラッチクロック信号と順次制御信号を生成する順次信号発生部と、前記メインクロック信号に応じてデュアルバンク色信号の奇数データと偶数データをそれぞれ順次にシフトさせると共に出力させる多数のシフト部と、前記シフト部から出力されるn個の奇数データとn個の偶数データを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、前記ラッチ部から出力されるn/2個の奇数データとn/2個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する多数の第1合成部と、前記ラッチ部から出力される残りのn/2個の奇数データと残りのn/2個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する多数の第2合成部とを含む。
【0019】
本発明の第1特徴に従うタイミング制御装置においては、前記第1合成部と第2合成部によりデュアルバンク色信号の奇数データと偶数データとが交互に順次制御信号により論理積され、これによってデュアルバンク色信号のデータが再配列されて本発明に従う改善されたシングルバンク色信号が得られる。
本発明の第2特徴に従うタイミング制御装置においては、シングルバンク構造を有するデータ信号を改善したシングルバンク配列構造を有するデータ信号に変換する。
【0020】
前記第2特徴を達成するため、本発明に従うタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を2分周した2分周クロック信号およびラッチクロック信号を生成する制御信号処理部と、データエネーブル信号と前記2分周クロック信号から順次制御信号を生成する順次信号発生部と、シングルバンク色信号が入力され、前記メインクロック信号に応じて前記色信号のデータを順次にシフトさせると同時に出力させる多数のシフト部と、前記シフト部から出力される色信号のデータをn個ずつ分離し、前記分離した2n個のデータを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、前記ラッチ部から出力されるn個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する第1合成部と、前記ラッチ部から出力される残りのn個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する第2合成部とを含む。
【0021】
本発明の第2特徴に従うタイミング制御装置においては、第1合成部と第2合成部とによりシングルバンク色信号のデータがn個ずつ分離され、前記分離されたデータが順次制御信号により論理積されることにより、この発明に従う改善されたシングルバンク色信号が得られる。特に、前記順次制御信号は2分周クロック信号からつくられ、改善されたシングルバンク色信号のデータ区間がシングルバンク色信号のデータ区間の2倍になる。
【0022】
この発明の第3特徴に従うタイミング制御装置はシフト部を使用せずシングルバンク色信号を改善したシングルバンク色信号に変換する。
前記第3特徴を達成するため、本発明に従うタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を2分周した2分周クロック信号を生成する制御信号処理部と、メインクロック信号、2分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のnクロックパルス毎に前記メインクロック信号の1クロックパルス区間と同一のハイレベル区間を有するラッチ制御信号と、前記2分周クロック信号のnクロックパルス毎に前記2分周クロック信号の1クロックパルス区間と同一のハイレベル区間を有する順次制御信号を生成する順次信号発生部と、シングルバンク色信号と前記ラッチ制御信号が入力され、前記ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の奇数成分を生成する多数の第1合成部と、前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して色信号の偶数成分を生成する多数の第2合成部とを含む。
【0023】
この発明の第3特徴に従うタイミング制御装置においては、ラッチ部において色信号データの出力状態が保持される間に前記第1および第2合成部からデータ区間が拡張された色信号が得られる。これは第2合成部において順次制御信号とラッチ部出力データ間の論理積演算が行われる時順次制御信号の順序を調整することにより達成され、前記データ区間の拡張は2分周クロック信号からつくられる順次制御信号により達成される。従って、前記第3特徴に従うタイミング制御装置はシフト部なしにシングルバンク色信号を本発明に従う改善された色信号に変換することができる。
【0024】
この発明の第4特徴に従うタイミング制御装置は、シングルバンクまたはデュアルバンク色信号のいずれが入力されても外部選択信号に応じて改善されたシングルバンク配列構造を有するデータ信号に変換し、制御信号の信号線数を減少させて用いられるフリップフロップとゲート素子の数を減少させる。
この発明の第4特徴に従う液晶表示装置のタイミング制御装置は、垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を2分周したクロック信号を生成する制御信号処理部と、外部選択信号から入力される色信号がシングルバンクである場合、前記2分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、データエネーブル信号および2分周クロック信号が入力され、前記データエネーブル信号と2分周クロック信号から第1順次制御信号と第2順次制御信号を生成し、前記第1順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第2順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により色信号の奇数成分と偶数成分を生成する多数のデータ処理セルとを含む。
【0025】
このとき、前記ラッチ制御信号と合算制御信号は色信号のデータが前記奇数成分と偶数成分においてデータ駆動集積回路のチャンネルの数だけ交互に現われるよう予め決定され、前記奇数成分はデータ駆動部の奇数番目のデータ駆動集積回路に入力され、これと同時に、前記偶数データはデータ駆動部の偶数番目のデータ駆動集積回路に入力される。
【0026】
従って、データ駆動部としてシングルバンク方式と同様にデータ駆動集積回路が一列に配置された構造であるにもかかわらず、前記偶数データと奇数データにより液晶パネル上のデータラインをデュアルモードに駆動することができる。
前述したこの発明の第4特徴に従うタイミング制御装置においては、ラッチ制御信号と順次制御信号の信号ライン数がチャンネル数より小さくなるので、タイミング制御装置に用いられるフリップフロップ素子とゲート素子の数が減少される。
【0027】
【発明の実施の形態】
以下、本発明の好ましい実施形態を添付図面に基づいて詳細に説明する。
図2ないし図12を参照して本発明の第1実施形態に従う液晶表示装置のタイミング制御装置を説明する。
図2に示すように、この発明の第1実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部21とデータ信号処理部22とで構成される。
【0028】
前記制御信号処理部21はグラフィック制御器のような外部装置から垂直、水平同期信号HSYNC、VSYNC、データエネーブル信号DEおよびメインクロック信号MCLKが入力されて液晶表示装置のゲート駆動部(図示省略)とデータ駆動部(図示省略)において必要とする制御信号を生成する。すなわち、前記制御信号処理部21は入力信号を用いて水平開始信号STHO、STHE、垂直開始信号STV、ゲートクロック信号CPV、ライン反転信号RVS、ロード信号TPを生成する。前記制御信号処理部21において生成された信号は液晶表示装置のゲート駆動部、データ駆動部に提供される。
【0029】
前記データ信号処理部22はグラフィック制御器のような外部装置からデュアルバンク配列構造を有する色信号およびメインクロック信号MCLKが入力される。図8(B)を参照すると、デュアルバンク配列構造を有する色信号においては、一つの色信号についてデータの奇数部分と偶数部分とに分けられた二つの信号が提供される。例えば、R(red) 信号について、図8(B)に示すように、RA(0:5)とRB(0:5)信号が提供される。ここで、(0:5)はRA信号が6ビットで構成されることを意味し、これは色信号の多階調表示のためのものである。
【0030】
前記データ信号処理部22は前記デュアルバンク配列構造を有する色信号のデータを再配列してこの発明に従う改善されたシングルバンク配列構造を有する色信号(以下、“改善されたシングルバンク色信号”という)[RO(0:5)、RE(0:5)、GO(0:5)、GE(0:5)、BO(0:5)、BE(0:5)]を生成する。前記改善されたシングルバンク色信号は一つの色について奇数成分と偶数成分とを有する。前記改善されたシングルバンク色信号の奇数成分(RGB_ODD)は図11に示された液晶表示装置において奇数番目のデータ駆動集積回路ICに入力され、偶数成分(RGB_EVEN)は偶数番目のデータ駆動集積回路に入力される。図11に示すように、改善されたシングルバンク色信号を用いる液晶表示装置においてはデータ駆動集積回路が上部または下部のどちらかの一方に配置可能であるので、これによって、液晶表示装置のコンパクト設計が可能になる。図12は前記図11の各データ駆動集積回路に入力されるデータの配列を示しており、各データ駆動集積回路にはn個のデータが順次に入力される。ここで、nはデータ駆動集積回路のチャンネル数である。一般に、データ駆動集積回路には色信号のデータが直列に順次に入力され、この発明に従う改善されたシングルバンク色信号は奇数成分と偶数成分とに分離しなければならないので、従来のシングルバンクまたはデュアルバンクとは異なる特別なデータ配列が求められる。例えば、この発明に従う改善されたシングルバンク色信号の奇数成分(RGB_ODD)はn個ずつ区分されたデータのうち、奇数番目のものを集合してなされる。図12において、奇数成分(RGB_ODD)はD1〜Dn、D2n+1〜D3n、D4n+1〜D5n…の配列を有し、偶数成分(RGB_EVEN)はDn+1〜D2n、D3n+1〜D4n、D5n+1〜D6n…の配列を有する。以下において、デュアルバンク色信号からどう前記改善されたシングルバンク色信号の配列が形成されるかについて説明する。
【0031】
図3は前記図2のデータ信号処理部を詳細に示すものである。
図3を参照すると、データ信号処理部22はメインクロック信号MCLKとデータエネーブル信号DEが入力されて順次制御信号L1〜Lnを生成する順次信号発生部23と多数のデータ処理セル24、25、26で構成される。各データ処理セルはデュアルバンク色信号の1ビットラインの奇数データ、1ビットラインの偶数データ、順次信号発生部23から出力される順次制御信号およびメインクロック信号MCLKが入力されて、改善されたシングルバンク色信号の1ビットの奇数成分と1ビットの偶数成分を生成する。前述したように、この発明の第1実施形態においてはデュアルバンク色信号の各色について6ビットが割り付けられるので、R(red) ,G(green) ,B(blue)三つの色を処理するためには合計18個のデータ処理セルが必要である。図3において、18個のデータ処理セルのうち、データ処理セル24についてのみ詳細に示されており、残りは前記詳細に示されたデータ処理セルと同一の内部構成を有する。前記データ処理セル24はデュアルバンク色信号のうち、RA(0)およびRB(0)が入力されて、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)を生成する。
【0032】
より詳しくは、前記データ処理セル24はシフト部241、ラッチ部242、第1および第2合成部243、244で構成される。シフト部241は1ビットラインのRA(0)とRB(0)、メインクロック信号MCLKが入力されて前記デュアルバンク色信号RA(0)とRB(0)とを順次にシフトさせながら出力する。ラッチ部242は前記シフト部241の出力をラッチクロック信号LATCKにより各色信号のn個ずつ単位で同時に出力させる。ここで、ラッチクロック信号LATCKは順次制御信号の中の一つを用いることができるが、この発明の技術的範囲はこれに制限されない。第1および第2合成部243、244は前記ラッチ部242の出力と順次信号発生部23から出力される順次制御信号が入力されて改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)とをそれぞれ生成する。
【0033】
図4にシフト部241の詳細を示す。
図4に示すように、シフト部241は2n個のD−フリップフロップで構成されており、n個のD−フリップフロップは互いに直列に連結され、残りのn個のD−フリップフロップも互いに直列に連結される。メインクロック信号MCLKは2n個のD−フリップフロップの各クロック端子に共通に入力され、RA(0)はn個のD−フリップフロップのうち、一番目のフリップフロップのデータ端子に入力され、RB(0)は他のn個のD−フリップフロップのうち、一番目のフリップフロップのデータ端子に入力される。2n個のD−フリップフロップの出力端子はラッチ部242に連結される。各D−フリップフロップはメインクロック信号MCLKのクロックパルスに応答してデータ端子の信号を出力端子に伝達する。従って、デュアルバンク色信号RA(0)のデータは順次にシフトされながらラッチ部242に提供され、他のn個のフリップフロップによりRB(0)のデータが順次にシフトされながらラッチ部242に提供される。前記シフト部241は前述したような動作をメインクロック信号MCLKにより継続的に行なう。
【0034】
図8(A)には垂直同期信号VSYNC、水平同期信号HSYNCおよびデータエネーブル信号DEのタイミング関係が示されている。図8(A)を参照すると、垂直同期信号VSYNCの1パルスの間多数の水平同期信号HSYNCパルスが存在する。データエネーブル信号DEの周波数は前記水平同期信号と同一で、1パルス区間は水平同期信号のそれより小さい。前記データエネーブル信号DEのハイパルス区間においてデータ駆動集積回路による液晶パネルへのデータ表示がなされる。図8(B)は前記図8(A)に示した信号とデュアルバンク色信号RA(0:5)、RB(0:5)、GA(0:5)、GB(0:5)、BA(0:5)、BB(0:5)とのタイミング関係が示されている。前記シフト部241は前記図8(B)に示したRA(0)とRB(0)のデータを順次にシフトさせる。
【0035】
図5にラッチ部242の詳細を示す。
図5に示すように、ラッチ部242は2n個のD−フリップフロップで構成される。n個のD−フリップフロップは前記シフト部241から提供されるn個の色信号RA(0)をラッチするためのものであり、他のn個のD−フリップフロップはn個の色信号RB(0)をラッチするためのものである。2n個のD−フリップフロップにはラッチクロック信号LATCKが共通に入力される。また、図4の2n個のD−フリップフロップの出力端と図5の2n個のD−フリップフロップの入力端は同一の番号どうし互いに連結される。n個のD−フリップフロップはn個の出力端子A1〜Anを有し、他のn個のD−フリップフロップはn個の出力端子B1〜Bnを有する。ラッチ部242の各D−フリップフロップはラッチクロック信号LATCKのパルスに応答して入力端子のデータを同時に対応する出力端に伝達する。図7を参照すると、この発明の第1実施形態においてはラッチクロック信号LATCKとして一番目の順次制御信号L1を用いられていることがわかる。これによって、前記順次制御信号L1の一番目のクロックパルスによりn個のフリップフロップの出力端A1〜AnにおいてはRA(0)信号のn個のデータD1〜D2n−1が保持され、出力端B1〜BnにおいてはRB(0)信号のn個のデータD2〜D2nが保持される。前記ラッチクロック信号LATCKは図9に示すように、メインクロック信号のn個のクロック毎に一つのクロックパルスを有する。ラッチクロック信号LATCKのハイレベル区間は図7に示すように、メインクロック信号MCLKの一つのクロックパルス区間と同一である。そして、図9に示すように、ラッチ部242の出力端A1〜Anにおいてはラッチクロック信号LATCKの次のクロックパルスが入力されるまでデュアルバンク色信号RA(0)のn個の奇数データが保持され、出力端B1〜Bnにおいても同様にデュアルバンク色信号RB(0)のn個の偶数データが保持される。
【0036】
前記ラッチ部242の出力は第1および第2合成部243、244に提供される。この第1および第2合成部243、244の詳細を図6に示す。
各合成部243、244はn個の論理積素子と一つの論理和素子で構成される。図6に示すように、第1合成部243において各論理積素子は二つの入力端子を有し、各論理積素子の一つの入力端子にはn個の順次制御信号L1〜Lnのうち、一つが順に入力され、各論理積素子の他の入力端子にはラッチ部242の出力端A1〜An/2のうちの一つと出力端B1〜Bn/2のうちの一つが交互に入力される。すなわち、第1合成部243の一番目の論理積素子には順次制御信号L1とラッチ部242の出力端A1信号が入力され、二番目の論理積素子においては順次制御信号L2とラッチ部242の出力端B1信号が入力され、三番目の論理積素子においては順次制御信号L3と出力端A2信号が入力される。前記のような方式で、n−1番目の論理積素子には順次制御信号Ln−1と出力端An/2信号が入力され、n番目の論理積素子には順次制御信号Lnと出力端Bn/2信号が入力される。これと同様に、第2合成部244の一番目の論理積素子には順次制御信号L1とラッチ部242の出力端An/2+1信号が入力され、二番目の論理積素子においては順次制御信号L2と出力端Bn/2+1信号が入力され、n−1番目の論理積素子には順次制御信号Ln−1と出力端An信号が入力され、n番目の論理積素子には順次制御信号Lnと出力端Bn信号が入力される。各合成部の論理和素子はn個の論理積素子の出力を論理和して、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)をそれぞれ生成する。前記各合成部243、244においてラッチ部242の出力を交互に順次制御信号L1〜Lnと論理積することはデュアルバンク色信号のデータ配列を変更するためのものである。このようにすることにより、デュアルバンク色信号の奇数データと偶数データは互いに混合して順次に配列され、色信号のn個の単位で第1合成部の奇数成分RO(0)と偶数成分RE(0)とに分離される。図7と図9を参照すると、順次ハイレベルパルス区間を有するn個の順次制御信号L1〜Lnによりラッチ部242の出力が前述したとおり再配列されることにより、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)が得られることがわかる。図9を参照すると、前記奇数成分RO(0)のデータはD1〜Dn、D2n+1〜D3n、…のように順次n個のデータが交互に配列され、偶数成分RE(0)のデータもDn+1〜D2n、D3n+1〜D4nのように順次n個のデータが交互に配列される。図10は順次制御信号L1〜Lnにより前記奇数成分RO(0)と偶数成分RE(0)が生成されることを示している。前記第1および第2合成部243、244はラッチ部242から2n個の色信号が入力される毎に前記のような動作を繰り返す。
【0037】
前述したこの発明の第1実施形態においては、デュアルバンク色信号を改善したシングルバンク色信号に変換している。この改善したシングルバンク色信号においては、奇数成分と偶数成分とが分離されており、それぞれが奇数データ駆動集積回路と偶数データ駆動集積回路に入力されるので、奇数データ駆動集積回路と偶数データ駆動集積回路により同時に液晶パネルが駆動され得る。従って、パネル駆動周波数をシングルバンク構造を有する液晶表示装置のパネル駆動周波数の1/2に減少することができる。
【0038】
さらに、前記改善したシングルバンク色信号が入力されるデータ駆動集積回路を、液晶パネルのどちらかの一方に一列に配置することが可能であり、液晶表示装置においてデータ駆動集積回路のコンパクト設計が達成される。
次に、添付された図13ないし図18を参照してこの発明の第2実施形態に従う液晶表示装置のタイミング制御装置について説明する。
【0039】
この発明の第2実施形態に従う液晶表示装置のタイミング制御装置では、シングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換する。前記改善されたシングルバンク色信号のデータパルス区間は、シングルバンク色信号のデータパルス区間の2倍である。また、シングルバンク色信号のn個のデータを奇数成分と偶数成分とに分離することが求められる。かかる観点に基づいてこの発明の第2実施形態に従うタイミング制御装置を説明する。
【0040】
図13はこの発明の第2実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
図13に示すように、この発明の第2実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部31とデータ信号処理部32とで構成される。
前記制御信号処理部31はグラフィック制御器のような外部装置から垂直、水平同期信号HSYNC、VSYNC、データエネーブル信号DEおよびメインクロック信号MCLKが入力されて、液晶表示装置のゲート駆動部(図示省略)とデータ駆動部(図示省略)において必要とする制御信号を生成する。すなわち、前記制御信号処理部31は入力信号を用いて水平開始信号STHO、STHE、垂直開始信号STV、ゲートクロック信号CPV、ライン反転信号RVS、ゲートオンエネーブル信号OE、ロード信号TP、ラッチクロック信号LATCK、2分周クロック信号2CLKを生成する。前記制御信号処理部31において生成された信号は液晶表示装置のゲート駆動部、データ駆動部およびデータ信号処理部32に提供される。
【0041】
前記データ信号処理部32はグラフィック制御器のような外部装置からシングルバンク配列構造を有する色信号R(0:5)、G(0:5)、B(0:5)およびメインクロック信号MCLKが入力され、前記制御信号処理部31から2分周クロック信号2CLKおよびラッチクロック信号LATCKが入力される。前記データ信号処理部32は前記シングルバンク色信号のデータを再配列するため改善したシングルバンク色信号RO(0:5)、RE(0:5)、GO(0:5)、GE(0:5)、BO(0:5)およびBE(0:5)を生成する。
【0042】
図14は前記図13のデータ信号処理部32を詳細に示すものである。
図14に示すように、前記データ信号処理部32は、2分周クロック信号2CLKとデータエネーブル信号DEが入力されて順次制御信号L1〜Lnを生成する順次信号発生部33と多数のデータ処理セル34、35、36で構成される。各データ処理セルはシングルバンク色信号の1ビットラインのデータ、順次信号発生部33から出力される順次制御信号L1〜Ln、メインクロック信号MCLKおよびラッチクロック信号LATCKが入力されて、改善されたシングルバンク色信号の奇数成分と偶数成分とを生成する。この発明の第2実施形態においてはシングルバンク色信号の各色について6ビットが割り付けられるので、R(red) ,G(green) ,B(blue)三つの色を処理するためには合計18個のデータ処理セルが必要になる。図14において、18個のデータ処理セルのうち、データ処理セル34についてのみ詳細に示しており、残りは前記詳細に示したデータ処理セルと同一の内部構成を有する。前記データ処理セル34はシングルバンク色信号のうち、R(0)が入力されて、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)を生成する。
【0043】
より詳しくは、前記データ処理セル34はシフト部341、ラッチ部342、第1および第2合成部343、344で構成される。シフト部341は1ビットラインの色信号R(0)、メインクロック信号MCLKが入力されて、前記色信号R(0)を順次にシフトさせながら出力する。前記シフト部341は2n個の出力ラインを有する。ラッチ部342は前記シフト部341の出力をn個ずつ分類し、ラッチクロック信号LATCKにより前記2n個のデータを同時に出力させる。第1および第2合成部343、344は前記ラッチ部342からn個のデータがそれぞれ入力され、順次信号発生部33から出力される順次制御信号L1〜Lnがそれぞれ入力されて、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)とをそれぞれ生成する。ここで、ラッチクロック信号LATCKは図18に示すように、メインクロック信号MCLKの2n個のクロックパルス毎に一つのハイレベル区間を有し、前記ハイレベル区間は前記メインクロック信号の1クロックパルス区間と同一である。また、図18に示す前記各順次制御信号はメインクロック信号MCLKの2n個のクロックパルス毎に一つのハイレベル区間を有し、前記ハイレベル区間は前記メインクロック信号の2クロックパルス区間と同一である。
【0044】
図15に前記図14のシフト部341の詳細を示す。
図15に示すように、シフト部341は互いに直列に連結された2n個のD−フリップフロップで構成される。前記各D−フリップフロップのクロック端子にはメインクロック信号MCLKが入力され、最初のD−フリップフロップのデータ端子にはシングルバンク色信号R(0)のデータが入力される。各D−フリップフロップはメインクロック信号MCLKのクロックパルスに応答してデータ端子の信号を出力端に伝達する。従って、色信号R(0)のデータはメインクロック信号MCLKにより順次シフトされると同時にラッチ部342に出力される。前記各D−フリップフロップの出力は2n個のシフト部341の出力端1〜2nで構成される。
【0045】
図16にはラッチ部342が詳細に示されている。
図16に示すように、ラッチ部342はラッチクロック信号LATCKが共通に入力される2n個のD−フリップフロップで構成される。上部n個のD−フリップフロップはそれぞれ前記シフト部341の出力端1〜nデータが順に入力され、下部n個のD−フリップフロップはそれぞれ前記シフト部341の出力端n+1〜2nデータが順に入力される。前記上部n個のD−フリップフロップの各出力端はラッチ部342の出力端A1〜Anを構成し、前記下部n個のD−フリップフロップの各出力端はラッチ部342の出力端B1〜Bnを構成する。前記2n個のD−フリップフロップそれぞれはラッチクロック信号LATCKのクロックパルスが入力される毎に入力端のデータを出力端に伝達する。また、前記各D−フリップフロップの出力端にはラッチクロック信号の次のクロックパルスが入力される毎に出力端のデータを保持する。前述したように、前記ラッチクロック信号LATCKにおいてはメインクロック信号MCLKの2n個のクロックパルス毎に一つのハイレベル区間が存在するので、前記ラッチ部342の出力端A1〜An、B1〜Bnデータはメインクロック信号MCLKの2n個のクロックパルス区間の間保持される。前記第1および第2合成部343、344は前記ラッチ部342の出力データが保持される間データ再配列を行なう。
【0046】
図17に前記第1および第2合成部343、344を詳細に示す。
図17に示すように、前記第1合成部343はn個の論理積素子と前記各論理積素子の出力が入力される論理和素子で構成される。これと同様に、前記第2合成部344はn個の論理積素子と前記各論理積素子の出力が入力される論理和素子で構成される。前記第1合成部343と第2合成部344の各論理積素子は二つの入力端子を有する。前記ラッチ部342の出力端A1〜Anデータが前記第1合成部343の各論理積素子のうちの一つの入力端に順に入力され、前記順次制御信号L1〜Lnが前記第1合成部343の各論理積素子の他の入力端に順に入力される。前記ラッチ部342の出力端B1〜Bnのデータが前記第2合成部344の各論理積素子のうちの一つの入力端に順に入力され、前記順次制御信号L1〜Lnが前記第2合成部344の各論理積素子の他の入力端に順に入力される。
【0047】
図18を参照すると、ラッチクロック信号LATCKの一番目のクロックパルスによりシングルバンク色信号RO(0)のデータD1〜D2nがラッチ部342の出力端A1〜An、B1〜Bnに順に保持される。このとき、データD1〜Dnは出力端A1〜Anにおいてメインクロック信号MCLKの2nクロックパルス区間の間保持され、データDn+1〜D2nは出力端B1〜Bnにおいてメインクロック信号MCLKの2nクロックパルス区間の間保持される。図18を参照すると、順次制御信号L1〜Lnそれぞれはメインクロック信号MCLKの2nクロックパルス毎に繰り返すハイ区間を有し、隣り合う二つの順次制御信号のハイ区間は順次に位置することがわかる。第1合成部343において論理積素子は二つの入力を論理積演算し、これによって任意の一つの論理積素子において、対応する順次制御信号のハイレベル区間の間ラッチ部342の対応する出力端データを前記論理積素子の出力端に提供する。このとき、前記順次制御信号のハイレベル区間がメインクロック信号MCLKの2クロックパルス区間と同一であるので、各論理積素子から出力されるデータのパルス区間は2倍に拡張される。前記第1合成部343の論理和素子はn個の論理積素子の出力に対し論理和演算を行なった後、その結果を改善されたシングルバンク色信号の奇数成分RO(0)として出力する。図18を参照すると、第1合成部343はシングルバンク色信号R(0)の奇数番目のn個のデータD1〜Dn、D2n+1〜D3n、…を処理し、第2合成部344はシングルバンク色信号R(0)の偶数番目のn個のデータDn+1〜D2n、D3n+1〜D4n…を処理する。前記第1および第2合成部343、344から得られる改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)は第1実施形態の図11に示す奇数データ駆動集積回路と偶数データ駆動集積回路にそれぞれ入力され、これによって既に説明したようなパネル駆動周波数の減少とコンパクトな設計が達成される。
【0048】
この発明の第2実施形態に従う液晶表示装置のタイミング制御装置はシングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換するという点において第1実施形態と区別される。
図19ないし図22を参照してこの発明の第3実施形態に従う液晶表示装置のタイミング制御装置について説明する。
【0049】
この発明の第3実施形態に従う液晶表示装置のタイミング制御装置は、シングルバンク色信号をこの発明に従う改善されたシングルバンク色信号に変換するという点において前記第2実施形態と同様である。しかし、この実施形態のタイミング制御装置は第2実施形態のタイミング制御装置のうち、シフト部を用いないという点において前記第2実施形態のタイミング装置と異なる。また、この実施形態のタイミング制御装置は図13に示す第2実施形態のタイミング制御装置と同様の構成を有する。この実施例のデータ信号処理部の細部構成は前記実施例2と異なり、これについては図19ないし図21に示す。
【0050】
図19にはこの発明の第3実施形態に従う信号処理部が詳細に示されている。
図19に示すように、この発明の第3実施形態に従うタイミング制御装置のデータ信号処理部は、メインクロック信号CLK、2分周クロック信号2CLKとデータエネーブル信号DEが入力されてラッチ制御信号L1〜Lnと順次制御信号L_1〜L_nを生成する順次信号発生部43と多数のデータ処理セル44、45、46で構成される。
【0051】
各データ処理セルはシングルバンク色信号の1ビットラインのデータ、順次信号発生部43から出力されるラッチ制御信号L1〜Lnおよび順次制御信号L_1〜L_nが入力されてこの発明に従う改善されたシングルバンク色信号の奇数成分と偶数成分を生成する。この発明の第3実施形態においてはシングルバンク色信号の各色について6ビットが割り付けられるので、R(red) ,G(green) ,B(blue)三つの色を処理するためには合計18個のデータ処理セルが必要になる。図19において、18個のデータ処理セルのうち、データ処理セル44についてのみ詳細に示し、残りは前記詳細に示したデータ処理セルと同一の内部構成を有する。
【0052】
前記データ処理セル44はシングルバンク色信号R(0)が入力されて改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)を生成する。
より詳しくは、前記データ処理セル44はラッチ部441、第1および第2合成部442、443で構成される。シフト部441は1ビットラインの色信号R(0)およびラッチ制御信号L1〜Lnが入力されて前記色信号R(0)のデータを前記ラッチ制御信号L1〜Lnに応答して出力させる。前記ラッチ部441はn個の出力ラインを有する。前記ラッチ制御信号L1〜Lnは順次信号発生部43においてメインクロック信号CLKを用いて生成され、図22に示すように、それぞれメインクロック信号CLKのnクロックパルス毎に繰り返すハイレベル区間を有する。前記ハイレベル区間はメインクロック信号CLKの1クロックパルス区間と同一であり、任意の隣り合う二つのラッチ制御信号において各ハイレベル区間は順次に位置する。
【0053】
前記第1および第2合成部442、443は前記ラッチ部441から出力されるデータを順次制御信号L_1〜L_nに応じて再配列して、改善されたシングルバンク色信号の奇数成分RO(0)と偶数成分RE(0)を生成する。
図20には図19のラッチ部441が詳細に示されている。
図20に示すように、ラッチ部441はn個のD−フリップフロップで構成される。各D−フリップフロップのデータ端子にはシングルバンク色信号R(0)が共通に入力され、各クロック端子にはラッチ制御信号L1〜Lnのうち、一つが順に入力される。また、n個のD−フリップフロップの出力端はn個のラッチ部441出力端A1〜Anを構成する。各D−フリップフロップは対応するラッチ制御信号のクロックパルスが入力される毎にデータ端子のデータを出力端に伝達し、ラッチ制御信号の次のクロックパルスが入力されるまで現在のデータを前記出力端において保持する。図22を参照すると、ラッチ制御信号L1の一番目のハイレベルにより一番目のD−フリップフロップにおいて色信号R(0)のデータD1がラッチされ、ラッチ制御信号L2の一番目のハイレベルにより二番目のD−フリップフロップにおいて色信号R(0)のデータD2がラッチされる。これと同様の方式で、ラッチ制御信号Lnの一番目のハイレベルによりn番目のD−フリップフロップにおいて色信号R(0)のデータDnがラッチされる。その次は、ラッチ制御信号L1の二番目のハイレベルにより一番目のD−フリップフロップにおいて色信号R(0)のデータDn+1がラッチされる。従って、一番目のD−フリップフロップの出力端A1において色信号R(0)のデータD1が、ラッチ制御信号L1の一番目のハイレベルから二番目のハイレベルが入力されるまでの間保持される。他のフリップフロップにおいても前記と同一の動作が行われる。前記ラッチ部441の出力端A1〜Anデータは第1合成部442と第2合成部443に共通に入力される。ラッチ部441の出力が第1および第2合成部442、443に共通に入力されるため、図19においてラッチ部441の出力端は‘2nライン’に表記している。
【0054】
図21に前記第1および第2合成部442、443の詳細を示す。
図21に示しているように、第1合成部442はn個の論理積素子と前記各論理積素子の出力が入力される論理和素子とで構成される。これと同様に、第2合成部443はn個の論理積素子と前記各論理積素子の出力が入力される論理和素子とで構成される。前記第1および第2合成部442、443の各論理積素子は二つの入力端子を有する。
【0055】
第1合成部442において各論理積素子の入力端子にはn個の順次制御信号L_1〜L_nのうちの一つが順に入力され、各論理積素子の他の入力端子には前記ラッチ部441のn個の出力端A1〜An信号の中の一つが順に入力される。
図22に示すように、前記n個の順次制御信号L_1〜L_nそれぞれはメインクロック信号CLKの2n個のクロックパルス毎に現われるハイレベル区間を有し、前記ハイレベル区間はメインクロック信号CLKの2クロックパルス区間と同一である。任意の隣り合う二つの順次制御信号の各ハイレベルは互いに順次に位置する。
【0056】
図21の第1合成部442は前記順次制御信号L_1〜L_nとラッチ部441の出力端A1〜An信号を順に論理積し、この論理積演算の結果を論理和することにより、図22に示す改善されたシングルバンク色信号の奇数成分RO(0)を生成する。前記奇数成分RO(0)の2倍に拡張されたデータ区間は前記各順次制御信号ハイレベル区間により得られる。
【0057】
第2合成部443において各論理積素子の入力端子にはn個のラッチ部441の出力端A1〜An信号のうち、一つが順に入力され、各論理積素子の他の入力端子にはn個の順次制御信号L_1〜L_nが入力される。このとき、順次制御信号L_1〜L_nの入力順序が前記第1合成部442と異なる。図21に示すように、順次制御信号は後半部n/2の一番目のL_n/2+1から始めて前半部n/2個の最終のものL_n/2が各論理積素子に順に入力される。ラッチ部441においてn個のシングルバンク色信号データがラッチされた後、次のn個のデータがラッチされるとき、前記第2合成部443は前記ラッチしたデータを論理演算して改善されたシングルバンク色信号の偶数成分を生成する。
【0058】
前述した順次制御信号の入力順序調整により第1合成部442はシングルバンク色信号の奇数番目のn個のデータを処理し、第2合成部443はシングルバンク色信号の偶数番目のn個のデータを処理する。
前述したように、この発明に従う実施例3においてはラッチ制御信号によりシングルバンク色信号をラッチさせ、次のラッチ動作が起こる前に第1または第2合成部の論理演算により改善したシングルバンク色信号を生成する。従って、この発明の第3実施形態に従うタイミング制御装置はシフト部を必要としないので、回路がより簡単になる。
【0059】
図23ないし図32を参照してこの発明の第4実施形態に従うタイミング制御装置について説明する。
この発明の第4実施形態に従うタイミング制御装置は、デュアルバンク色信号またはシングルバンク色信号のいずれが入力されても、改善されたシングルバンク色信号を生成する。また、この発明の第4実施形態に従うタイミング制御装置は制御信号の数を減少させることにより、用いられるゲート素子の数を減少させる。これについて、詳細に説明する。
【0060】
まず、図23を参照すると、この発明の第4実施形態に従う液晶表示装置のタイミング制御装置は制御信号処理部51とデータ信号処理部52とで構成される。
前記制御信号処理部51はグラフィック制御器のような外部装置から垂直、水平同期信号HSYNC、VSYNC、データエネーブル信号DEおよびメインクロック信号MCLKが入力されてゲート駆動部とデータ駆動部において必要とする制御信号を生成する。すなわち、前記制御信号処理部51は入力信号を用いて水平開始信号STHO、STHE、垂直開始信号STV、ゲートクロック信号CPV、ライン反転信号RVS、ゲートオンエネーブル信号OE、ロード信号TPおよびメインクロック信号MCLKを2分周した2分周クロック信号2CLKを生成する。前記制御信号処理部51において生成した信号は液晶表示装置のゲート駆動部(図示省略)、データ駆動部(図示省略)および前記データ信号処理部52に提供される。
【0061】
前記データ信号処理部52はグラフィック制御器のような外部装置から色信号およびメインクロック信号MCLKが入力され、外部ジャンプスイッチのようなスイッチング装置(図示省略)からクロック選択信号CLK−SELが入力され、前記制御信号処理部51から2分周クロック信号2CLKが入力される。前記クロック選択信号CLK−SELは前記データ信号処理部52に入力される色信号がデュアルバンク形式であるかシングルバンク形式であるかを現わす。つまり、前記色信号はグラフィック制御器の種類に従ってシングルバンクまたはデュアルバンク形式であり、図23に示すのはデュアルバンク形式である。デュアルバンク形式においては一つの色信号に対し、データの奇数部分と偶数部分とを分離した二つの信号が提供される。例えば、R(red) 信号について、図23に示すように、RA(0:5)とRB(0:5)信号が提供される。ここで、(0:5)はRA信号が6ビットで構成されることを意味し、これは色信号の多階調表示のためのものである。もし、色信号がシングルバンク形式である場合にはRA(0:5)、GA(0:5)、BA(0:5)信号が前記データ信号処理部52に入力される。
【0062】
前記データ信号処理部52は前述した色信号を分周しデータを配列して各色信号の奇数データ[RO(0:5)、GO(0:5)、BO(0:5)]と偶数データ[RE(0:5)、GE(0:5)、BE(0:5)]とを生成する。
図24に図23のデータ信号処理部52を詳しく示す。
図24に示すように、データ信号処理部52はデータ分周部53、ラッチパルス発生部54および多数のデータ処理セル55、56、57で構成され、前記データ処理セル55はラッチ部551、第1合成部552および第2合成部553で構成される。
【0063】
ここで、各色信号が6ビットで構成されたものと仮定すると、一つのデータ分周部について18個のデータ処理セルが必要であるが、この発明の第4実施形態においては図面の複雑さを避けるため、データ処理セル55についてのみ詳細に示している。従って、図23に示すデータ信号処理部52は実際に一つのデータ分周部、一つのラッチパルス発生部および18個のデータ処理セルで構成されている。もちろん、前記各数字は色信号のビット数に依存する。
【0064】
図24を参照すると、データ分周部53は各色信号の該当ビットの信号、クロック選択信号CLK−SELおよび2分周クロック信号2CLKが入力され、前記クロック選択信号CLK−SELから入力された色信号がシングルバンク形式である場合のみ、前記入力された各色信号を前記2分周クロック信号2CLKに応じて分周し、前記分周した色信号から奇数番目データと偶数番目データを分離してデュアルバンク形式の色信号を生成する。もし、前記入力された色信号がデュアルバンク形式であると前記データ分周部53は別途の処理を行なわないでそのまま出力する。前記クロック選択信号CLK−SELに応じたデュアルバンク色信号への変換の可否はマルチプレックス(図示省略)のようなスイッチング素子により具現されることができ、これは当業者が容易に設計することができるのでここでは具体的な回路を提示していない。
【0065】
例えば、シングルバンク形式の色信号RA(0)、GA(0)、BA(0)がデータ分周部53に入力されると、前記データ分周部53は前述した分周および分離動作に従いデュアルバンク形式の色信号RA’(0)、RB’(0)、GA’(0)、GB’(0)、BA’(0)、BB’(0)を生成する。図25に示す回路は前記データ分周部53においてシングルバンク色信号RA(0)をデュアルバンク色信号に変換するための回路ロジックである。図25を参照すると、二つのD−フリップフロップのデータ端子にはシングルバンク色信号RA(0)が共通に入力され、上部D−フリップフロップのクロック端子には2分周クロック信号2CLKが入力され、下部D−フリップフロップのクロック端子には2分周クロック信号2CLKの反転信号が入力される。上部D−フリップフロップの出力端には遅延部が連結される。上部D−フリップフロップは2分周クロック信号2CLKの立上りエッジにおいてシングルバンク色信号RA(0)を出力端にラッチさせ、下部D−フリップフロップは2分周クロック信号2CLKの立下りエッジにおいてシングルバンク色信号RA(0)を出力端にラッチさせる。従って、シングルバンク色信号RA(0)の奇数データODDと偶数データEVENは分離される。2分周クロック信号2CLKの周期はメインクロック信号MCLK周期の2倍であるので、前記奇数データODDと偶数データEVENのデータ区間はシングルバンク色信号のデータ区間の2倍である。遅延部は奇数データを所定時間遅延させ、奇数データODDと偶数データEVENの開始時点を一致させる。
【0066】
図31にはシングルバンク形式の色信号RA(0:5)とデュアルバンク形式の色信号RA’(0:5)、RB’(0:5)の波形が示されており、各色信号RA(0:5)、RA’(0:5)、RB’(0:5)の六つのビットの中で任意の一つを示している。前記図31において、RO(0:5)とRE(0:5)はデータ処理セル55から生成される改善されたシングルバンク色信号の奇数成分と偶数成分の一例である。
【0067】
ラッチパルス発生部54はメインクロック信号MCLKと2分周クロック信号2CLKが入力され、ラッチ制御信号{C(1:L)}と合算制御信号{SAO(1:M)、SBO(1:M)、SAE(1:M)、SBE(1:M)}を生成する。ここで、Lはラッチ部551に用いられるフリップフロップの数であり、MはLより小さくハードウェア設計の効率性に従い決める流動的な値である。この発明の第4実施形態においてLは36、Mは26に具現された。データ駆動集積回路のチャンネル数は100である。
【0068】
前述したように、一つのデータ分周部に対し18個のデータ処理セルが備えられている。図24を参照すると、データ処理セル55はデータ分周部53から生成された色信号RA’(0)とRB’(0)を処理する。
より詳しくは、前記ラッチ部551は前記データ分周部53から生成された色信号RA’(0)とRB’(0)が所定のデータ配列順序を有するよう前記ラッチ制御信号{C(1:L)}に応じて選択する。前記選択により決めるラッチ部551の出力は第1合成部552と第2合成部553に提供される。
【0069】
前記第1合成部552は前記合算制御信号{SAO(1:M)、SBO(1:M)}に応じて決める合算順序に基づいて前記ラッチ部551の出力に対する論理演算を行い、前記第2合成部553は前記合算制御信号{SAE(1:M)、SBE(1:M)}に応じて決める合算順序に基づいて前記ラッチ部551の出力に対する論理演算を行なう。その結果、該当ビットの色信号{RA(0)、RB(0)}に対し、第1合成部552においては奇数成分RO(0)が生成され、第2合成部553においては偶数成分RE(0)が生成される。このとき、前記ラッチ部551のラッチ制御信号と前記合算部552、553の合算制御信号は、前記奇数データRO(0)と偶数データRE(0)においてデータ駆動集積回路のチャンネル数nだけデータ列が交互に現われるよう予め決める。
【0070】
図30の波形図には、垂直同期信号HSYNC、メインクロック信号MCLK、データエネーブル信号DE、シングルバンク形式の任意の一つの色信号RA、前記色信号RAに対する奇数および偶数成分RO,REと2分周クロック信号2CLKを示している。
図30は液晶表示装置のデータ駆動集積回路(図示省略)のチャンネル数が100であるときの各信号の波形を示している。前記波形図からこの発明に従う色信号の奇数成分ROと偶数成分REにおいて色信号RAのデータ列が100個ずつ交互に表れていることがわかる。また、前記奇数成分ROと偶数成分REのデータ保持時間はシングルバンク色信号RAのデータ保持時間の2倍である。
【0071】
図11を参照して前述したように、前記奇数成分ROは奇数番目のデータ駆動集積回路に入力され、偶数成分REは偶数番目のデータ駆動集積回路に入力される。もちろん、他の色信号の奇数成分と偶数成分も前記と同一の方式で入力される。前記奇数成分と偶数成分の色信号により前記各データ駆動集積回路はデュアルモードに液晶パネルを駆動する。このとき、データ保持時間がシングルバンク方式に比べ2倍であるので、シングルバンク方式における駆動周波数の1/2だけでも同一の表示動作を可能にする。
図26に図24のラッチパルス発生部54を詳しく示す。
【0072】
図26に示すように、ラッチパルス発生部54は第1順次制御信号E1〜E100および第2順次制御信号E1’〜E100’を生成するためのブロック、前記第1順次制御信号E1〜E100を用いてラッチ制御信号を生成するための第1論理和ブロックおよび前記第2順次制御信号E1’〜E100’を用いて合算制御信号を生成するための第2論理和ブロックを含む。
【0073】
液晶表示装置のデータ駆動集積回路のチャンネル数をnとするとき、前記ブロックは直列に連結された2n個のD−フリップフロップと開始パルス発生部とで構成される。開始パルス発生部はデータエネーブル信号DEと2分周クロック信号2CLKが入力されて2分周クロック信号2CLKのnクロックパルス毎に繰り返すハイ区間パルスを有する開始信号を生成する。前記開始信号は一番目のD−フリップフロップに入力される。前記奇数番目のD−フリップフロップのクロック端子には2分周クロック信号2CLKが入力され、偶数番目のD−フリップフロップのクロック端子には2分周クロック信号2CLKの反転信号が入力される。前記奇数番目のD−フリップフロップは2分周クロック信号の立上りエッジにおいてデータ端子信号を出力端にラッチさせ、前記偶数番目のD−フリップフロップは2分周クロック信号の立下りエッジにおいてデータ端子信号を出力端にラッチさせる。前記奇数番目のD−フリップフロップの各出力端信号は次の段のフリップフロップに伝達されると同時に第1順次制御信号E1〜E100として出力される。前記偶数番目のD−フリップフロップの各出力端信号は次の段のフリップフロップに伝達されると同時に第2順次制御信号E1’〜E100’として出力される。前記第1順次制御信号と第2順次制御信号は2分周クロック信号と立上りエッジと立下りエッジでそれぞれラッチされて得られるので、二つの間には2分周クロック信号の半クロックパルスに該当する位相差が存在する。
【0074】
n個の第1順次制御信号は第1論理和ブロックに入力され、少なくとも二つまたはそれ以上の第1順次制御信号が論理和して一つのラッチ制御信号がつくられる。これと同様に、n個の第2順次制御信号は第2論理和ブロックに入力され、少なくとも二つまたはそれ以上の第2順次制御信号が論理和して合算制御信号がつくられる。前述したように、少なくとも二つ以上の順次制御信号を結合して一つのラッチ制御信号と合算制御信号を生成することにより、ラッチ制御信号と合算制御信号の数がチャンネル数nより小さくなり、これによってデータ処理セルにおいて用いられるフリップフロップ数とゲート素子数を減少することができる。
【0075】
図27ないし図29の回路図と図32の波形図を参照して図24のデータ処理セル55をより詳しく説明する。
図27を参照すると、ラッチ部551はデータ分周部53から入力された色信号RA’(0)をラッチ制御信号C1〜C36に応じてラッチするためのL個のフリップフロップFF1〜FF36と、色信号RB’(0)を前記ラッチ制御信号C1〜C36に応じてラッチするためのL個のフリップフロップFF37〜FF72とで構成される。前記各フリップフロップはD−フリップフロップであるが、この発明の技術的範囲はこれに限定されず、他の種類のフリップフロップで具現されることができる。既に仮定したとおり、Lは36である。
【0076】
前記L個のフリップフロップFF1〜FF36において各フリップフロップのデータ入力端には前記色信号RA’(0)が共通に入力され、前記各フリップフロップのクロック入力端にはL個のラッチ制御信号C1〜C36のうち、対応する一つが入力される。前記L個のフリップフロップFF37〜FF72において各フリップフロップのデータ入力端には前記色信号RB’(0)が共通に入力され、前記各フリップフロップのクロック入力端にはL個のラッチ制御信号C1〜C36のうち、対応する一つが入力される。
【0077】
各フリップフロップはクロック入力端信号の立上りエッジにおいてデータ入力端の信号を出力端に保持させる。図27を参照すると、ラッチ制御信号C1の立上りエッジにおいてフリップフロップFF1はデータ入力端の色信号RA’(0)のデータD1を出力端にラッチさせ、前記フリップフロップFF1はラッチ制御信号C1の次の立上りエッジがあるまで前記データD1を出力端A1に保持させる。一方、一つのラッチ制御信号C1は二つのフリップフロップFF1、FF37に同時に連結されるので、ラッチ制御信号C1の立上りエッジにより上方と下方の二つのフリップフロップFF1、FF37が1対の色信号RA’(0)とRB’(0)の一番目のデータD1、D2を同時にラッチする。これと同様の方式で、他のフリップフロップも対応するラッチ制御信号によりデータ入力端の信号をラッチさせる。
【0078】
前記各フリップフロップFF1〜FF72の出力端データは第1合成部552と第2合成部553に提供される。また、前記ラッチ制御信号C1〜C36は前記色信号RA’(0)とRB’(0)のデータ列においてチャンネル数n単位で前記の動作を繰り返すようにする。もし、データ駆動集積回路のチャンネル数が300であると、前記色信号RA’(0)とRB’(0)の300データ毎に前記ラッチ制御信号C1〜C36によるラッチ動作を繰り返す。
【0079】
これと共に、図32に示すように、前記各ラッチ制御信号は2分周クロック信号のnクロックパルスの間少なくとも二つ以上の立上りエッジを有しているので、チャンネル数よりずっと少ない数のラッチ制御信号が用いられ、これによって、フリップフロップの数および回路の複雑性を回避することができる。
図28を参照して第1合成部552について説明する。
【0080】
前記第1合成部552は合算制御信号SAO1〜SAO26とそれに対応する前記ラッチ部551の出力信号が入力されるM個の論理積素子AND1〜AND26、前記論理積素子AND1〜AND26の出力信号が入力される論理和素子OR1、合算制御信号SBO1〜SBO26とそれに対応する前記ラッチ部551の出力信号が入力されるM個の論理積素子AND27〜AND52、前記論理積素子AND27〜AND52の出力信号が入力される論理和素子OR2および前記二つの論理和素子OR1、OR2の出力信号が入力されて奇数データ信号RO(0)を生成する論理和素子OR3で構成される。
【0081】
前記各論理積素子においては二つの入力信号に対する論理積演算が行われ、論理和素子OR1においては前記論理積素子AND1〜AND26の出力信号に対する論理和演算が行われ、論理和素子OR2においては前記論理積素子AND27〜AND52の出力信号に対する論理和演算が行われ、論理和素子OR3においては二つの論理和素子OR1、OR2の出力信号に対する論理和演算が行われる。
【0082】
前記構造の論理回路を通じて、ある一つの合算制御信号のハイレベル区間において対応するラッチ部551の出力信号が奇数データ信号RO(0)として提供される。例えば、論理積素子AND1においては合算制御信号SAO1とフリップフロップFF1の出力端信号A1が入力され、図32に示すように、合算制御信号SAO1がハイレベルとなると、そのときの前記フリップフロップFF1の出力端信号A1が奇数データ信号RO(0)として提供される。
【0083】
また、図32に示す波形図から、各合算制御信号SAO1〜SAO26、SBO1〜SBO26のハイレベルタイミングは前記色信号RA’(0)とRB’(0)のデータがデータ駆動集積回路のチャンネル数に対応する数だけ2回に1回ずつ交互に現われるよう予め決める。例えば、データ駆動集積回路のチャンネル数が100である場合、図23と図24の第1合成部552と第2合成部553において生成される奇数成分RO(0)と偶数成分RE(0)は図30に示す通りである。すなわち、図30に示すように、奇数成分RO(0)には100個単位で色信号のデータが交互に現われる。より詳しくは、色信号RAの最初の100個のデータは奇数成分RO(0)に現われ、その後の100個のデータは偶数成分REに現われ、これを続けて繰り返しながらこの発明に従う改善されたシングルバンク色信号を生成する。
【0084】
図29は第2合成部553を詳細に示す回路図であり、前記第1合成部552と同一の回路である。ただし、第2合成部の各論理積素子の入力信号が前記第1合成部におけるそれと異なる。
図29を参照すると、第2合成部553は合算制御信号SAE1〜SAE26とそれに対応する前記ラッチ部551の出力信号が入力されるM個の論理積素子AND1〜AND26、前記論理積素子AND1〜AND26の出力信号が入力される論理和素子OR1、合算制御信号SBE1〜SBE26とそれに対応する前記ラッチ部551の出力信号が入力されるM個の論理積素子AND27〜AND52、前記論理積素子AND27〜AND52の出力信号が入力される論理和素子OR2および前記二つの論理和素子OR1、OR2の出力信号が入力されて偶数データ信号RE(0)を生成する論理和素子OR3で構成される。
【0085】
前記したように、生成された奇数成分と偶数成分は奇数データ駆動集積回路と偶数データ駆動集積回路にそれぞれ入力される。
【0086】
【発明の効果】
これによって、前記奇数成分により奇数データ駆動集積回路が動作し、これと同時に前記偶数成分により偶数データ駆動集積回路が動作するので、前記奇数データ駆動集積回路と偶数データ駆動集積回路をデュアルモードで駆動することができる。そして、シングルバンク方式と同一の駆動時間が加わる場合、前記のようなデータラインのデュアルモード駆動を通じて一つのデータラインを駆動するための時間が2倍に増加するので、動作周波数がシングルバンク方式の1/2に減少される。
【0087】
前述したこの発明の第4実施形態においてはシングルバンク色信号またはデュアルバンク色信号のいずれが入力されてもこの発明に従う改善されたシングルバンク色信号を生成することができ、制御信号の信号ラインを減少させることにより用いられるフリップフロップとゲート素子の数を減少させることができる。
【図面の簡単な説明】
【図1】従来のデュアルバンク配列構造を有する液晶表示装置の構成図である。
【図2】本発明の第1実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図3】図2に示すデータ信号処理部の構成図である。
【図4】図3に示すシフト部の構成図である。
【図5】図3に示すラッチ部の構成図である。
【図6】図3に示す第1および第2合成部の構成図である。
【図7】本発明の第1実施形態に従う液晶表示装置のタイミング制御装置の各部信号の波形図である。
【図8】(A)は垂直、水平同期信号とデータエネーブル信号のタイミング関係を示す波形図であり、
(B)は図8(A)に示す信号とデュアルバンク配列構造を有する色信号との関係を示す波形図である。
【図9】図5に示すラッチ部の出力信号を示す波形図である。
【図10】図6の第1および第2合成部において順次信号によりこの発明に従う改善したシングルバンク配列構造を有する色信号が生成される過程を例示する波形図である。
【図11】本発明に従う改善したシングルバンク配列構造を有する色信号がデータ駆動回路に入力されることを例示する液晶表示装置の構成図である。
【図12】本発明に従う改善したシングルバンク配列構造を有する色信号の配列状態を示す波形図である。
【図13】本発明の第2実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図14】図13に示すデータ信号処理部の構成図である。
【図15】図14に示すシフト部の構成図である。
【図16】図14に示すラッチ部の構成図である。
【図17】図14に示す第1および第2合成部の構成図である。
【図18】本発明の第2実施形態に従う液晶表示装置のタイミング制御装置の各部信号の波形図である。
【図19】本発明の第3実施形態に従うデータ信号処理部の構成図である。
【図20】図19に示すラッチ部の構成図である。
【図21】図19に示す第1および第2合成部の構成図である。
【図22】本発明の第3実施形態に従う液晶表示装置のデータ信号処理部において用いられる各部信号の波形図である。
【図23】本発明の第4実施形態に従う液晶表示装置のタイミング制御装置の構成図である。
【図24】図23に示すデータ信号処理部の構成図である。
【図25】図23に示すデータ分周部においてシングルバンク配列構造を有する色信号をデュアルバンク配列構造に変換するための回路の構成図である。
【図26】図23に示すラッチパルス発生部の構成図である。
【図27】図24に示すラッチ部の回路図である。
【図28】図24に示す第1合成部の回路図である。
【図29】図24に示す第2合成部の回路図である。
【図30】本発明の第4実施形態に従う液晶表示装置のタイミング制御装置において用いられる垂直、水平同期信号、データエネーブル信号、シングルバンク配列色信号、改善したシングルバンク配列色信号間の関係を示す波形図である。
【図31】シングルバンク配列色信号から本発明に従う改善したシングルバンク配列色信号が得られる過程を説明する波形図である。
【図32】図24のデータ処理セルにおいて行われる制御過程を説明する波形図である。
【符号の説明】
21、31、51 制御信号処理部
22、32、52 データ信号処理部
23、33、43 順次信号発生部
24、34、35、36、44、55、56、57 データ処理セル
53 データ分周部
241、341 シフト部
242、342、441、551 ラッチ部
243、343、442、552 第1合成部
244、344、443、553 第2合成部
Claims (23)
- 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号を生成する制御信号処理部と、
メインクロック信号とデータエネーブル信号が入力され、ラッチクロック信号と順次制御信号を生成する順次信号発生部と、
前記メインクロック信号に応じてデュアルバンク色信号の奇数データと偶数データをそれぞれ順次にシフトさせると共に出力させる多数のシフト部と、
前記シフト部から出力されるn個の奇数データとn個の偶数データを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、
前記ラッチ部から出力されるn/2個の奇数データとn/2個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第1合成部と、
前記ラッチ部から出力される残りのn/2個の奇数データと残りのn/2個の偶数データを交互に前記順次制御信号とそれぞれ論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第2合成部と、
を含む液晶表示装置のタイミング制御装置において、
前記多数のシフト部中の一つは、
前記奇数データを順次にシフトさせるため互いに直列に連結された第1n−フリップフロップと、前記偶数データを順次にシフトさせるため互いに直列に連結された第2n−フリップフロップとで構成され、
前記各フリップフロップは前記メインクロック信号に応じてシフト動作を行なう、液晶表示装置のタイミング制御装置。 - 前記多数のラッチ部中の一つは、
前記第1n−フリップフロップの出力がそれぞれ入力される第3n−フリップフロップと、前記第2n−フリップフロップの出力がそれぞれ入力される第4n−フリップフロップとで構成され、前記第3n−フリップフロップと前記第4n−フリップフロップは前記ラッチクロック信号に応じて前記入力を出力端に同時にラッチさせる、請求項1に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第1合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
前記第3n−フリップフロップのn/2個の出力と前記第4n−フリップフロップのn/2個の出力とが交互に前記n個の論理積素子の入力端に入力され、前記順次制御信号が前記n個の論理積素子の他の入力端に順に入力される、請求項2に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第2合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
前記第3n−フリップフロップの残りのn/2個の出力と前記第4n−フリップフロップの残りのn/2個の出力が交互に前記n個の論理積素子の入力端に入力され、前記順次制御信号が前記n個の論理積素子の他の入力端に順に入力される、請求項2に記載の液晶表示装置のタイミング制御装置。 - それぞれがn個のチャンネル数を有し、前記多数の第1合成部から提供される色信号の奇数成分が入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
それぞれがn個のチャンネル数を有し、前記多数の第2合成部から提供される色信号の偶数成分が入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、
を更に含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される請求項1に記載の液晶表示装置のタイミング制御装置。 - 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を2分周した2分周クロック信号およびラッチクロック信号を生成する制御信号処理部と、
データエネーブル信号と前記2分周クロック信号から順次制御信号を生成する順次信号発生部と、
シングルバンク色信号が入力され、前記メインクロック信号に応じて前記色信号のデータを順次にシフトさせると共に出力させる多数のシフト部と、
前記シフト部から出力される色信号のデータをn個ずつ分離し、前記分離された2n個のデータを前記ラッチクロック信号に応じて同時に出力させる多数のラッチ部と、
前記ラッチ部から出力されるn個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する第1合成部と、
前記ラッチ部から出力される残りのn個のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する第2合成部と、を含む液晶表示装置のタイミング制御装置において、
前記順次信号発生部で生成された順次制御信号は、
前記2分周クロック信号のnクロックパルス毎に前記2分周クロック信号の1クロックパルス区間と同一のハイレベル区間を有するn個の順次制御信号である液晶表示装置のタイミング制御装置。 - 前記多数のシフト部中の一つは、
前記シングルバンク色信号のデータを順次にシフトさせるため、直列に連結された2n個のフリップフロップで構成され、各フリップフロップはメインクロック信号に応じて前記データシフト動作を行なう、請求項6に記載の液晶表示装置のタイミング制御装置。 - 前記多数のラッチ部中の一つは、
前記2n個のフリップフロップの出力のうち、n個をそれぞれ入力される第1n−フリップフロップと、前記2n個のフリップフロップの出力のうち、残りのn個をそれぞれ入力される第2n−フリップフロップとで構成され、
前記第1n−フリップフロップと前記第2n−フリップフロップは前記ラッチクロック信号に応じて前記入力を出力端に同時にラッチさせる、請求項7に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第1合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
前記第1n−フリップフロップの出力が順に前記n個の論理積素子の入力端に入力され、前記順次制御信号は前記n個の論理積素子の他の入力端に順に入力される、請求項8に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第2合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力が入力されて論理和演算を行なう論理和素子とで構成され、
前記第2n−フリップフロップの出力が前記n個の論理積素子の入力端に順に入力され、前記順次制御信号は前記n個の論理積素子の他の入力端に順に入力される、請求項8に記載の液晶表示装置のタイミング制御装置。 - それぞれがn個のチャンネル数を有し、前記多数の第1合成部から提供される色信号の奇数成分を入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
それぞれがn個のチャンネル数を有し、前記多数の第2合成部から提供される色信号の偶数成分を入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、
を更に含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される請求項6に記載の液晶表示装置のタイミング制御装置。 - 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を2分周した2分周クロック信号を生成する制御信号処理部と、
メインクロック信号、2分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のnクロックパルス毎に前記メインクロック信号の1クロックパルス区間と同一のハイレベル区間を有するn個のラッチ制御信号と、前記2分周クロック信号のnクロックパルス毎に前記2分周クロック信号の1クロックパルス区間と同一のハイレベル区間を有するn個の順次制御信号を生成する順次信号発生部と、
シングルバンク色信号と前記ラッチ制御信号が入力され、前記各ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、
前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第1合成部と、
前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第2合成部と、
を含む液晶表示装置のタイミング制御装置。 - 前記多数のラッチ部中の一つは、
前記シングルバンク色信号を入力端に共通に入力されるn個のフリップフロップで構成され、前記各フリップフロップは対応するn個のラッチ制御信号のうち、対応する一つに応じて前記シングルバンク色信号のデータをラッチさせる、請求項12に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第1合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
前記n個のフリップフロップの出力が順に前記n個の論理積素子の入力端に入力され、前記順次制御信号は前記n個の論理積素子の他の入力端に順に入力される、請求項12に記載の液晶表示装置のタイミング制御装置。 - 前記多数の第2合成部中の一つは、
二つの入力端を有し二つの入力端信号をそれぞれ論理積するn個の論理積素子と、前記各論理積素子の出力を入力されて論理和演算を行なう論理和素子とで構成され、
前記n個のフリップフロップの出力が前記n個の論理積素子の入力端に順に入力され、前記順次制御信号は前記後半n/2個から順に入力された後、前半n/2個が順に入力されるよう順序が調整された後前記n個の論理積素子の他の入力端に順に入力される、請求項13に記載の液晶表示装置のタイミング制御装置。 - 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部のための制御信号、メインクロック信号を2分周した2分周クロック信号を生成する制御信号処理部と、
メインクロック信号、2分周クロック信号およびデータエネーブル信号が入力され、前記メインクロック信号のnクロックパルス毎に前記メインクロック信号の1クロックパルス区間と同一のハイレベル区間を有するn個のラッチ制御信号と、前記2分周クロック信号のnクロックパルス毎に前記2分周クロック信号の1クロックパルス区間と同一のハイレベル区間を有するn個の順次制御信号を生成する順次信号発生部と、
シングルバンク色信号と前記ラッチ制御信号が入力され、前記各ラッチ制御信号のハイ区間において前記シングルバンク色信号のデータを順次に出力させ、前記ラッチ制御信号の次のハイ区間が入力されるまで前記出力状態を保持させる多数のラッチ部と、
前記保持期間以内に前記ラッチ部から出力される色信号のデータを順に前記順次制御信号と論理積し、各論理積演算の結果を論理和して奇数番目の画素に供給される色信号の奇数成分を生成する多数の第1合成部と、
前記保持期間以内に前記ラッチ部から出力される色信号のデータを順序が調整された前記順次制御信号と論理積し、各論理積演算の結果を論理和して偶数番目の画素に供給される色信号の偶数成分を生成する多数の第2合成部と、
それぞれがn個のチャンネル数を有し、前記多数の第1合成部から提供される色信号の奇数成分を入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
それぞれがn個のチャンネル数を有し、前記多数の第2合成部から提供される色信号の偶数成分を入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、を含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される液晶表示装置。 - 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を2分周したクロック信号を生成する制御信号処理部と、
外部選択信号から入力される色信号がシングルバンクである場合、前記2分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、
データエネーブル信号および2分周クロック信号が入力され、前記データエネーブル信号と2分周クロック信号から第1順次制御信号と第2順次制御信号を生成し、前記第1順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第2順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、
各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により奇数番目の画素に供給される色信号の奇数成分と偶数番目の画素に供給される色信号の偶数成分を生成する多数のデータ処理セルと、を含み、前記ラッチ制御信号と合算制御信号は色信号のデータが前記奇数成分と偶数成分においてデータ駆動集積回路のチャンネルの数だけ交互に現われるよう予め決定され、前記奇数成分はデータ駆動部の奇数番目のデータ駆動集積回路に入力され、これと同時に、前記偶数データはデータ駆動部の偶数番目のデータ駆動集積回路に入力される液晶表示装置のタイミング装置。 - 前記多数のデータ処理セル中の一つは、
前記データ分周部から色信号が入力され、前記ラッチ制御信号に応じて前記色信号のデータをラッチさせるラッチ部と、
前記ラッチ部の出力を前記合算制御信号に応じて論理積し、各論理積結果を論理和して色信号の奇数成分を生成する第1合成部と、
前記ラッチ部の出力を前記合算制御信号に応じて論理積し、各論理積結果を論理和して偶数データ信号を生成する偶数データ合算部と、
で構成される、請求項17に記載の液晶表示装置のタイミング制御装置。 - 前記ラッチ部は、
前記データ分周部から出力されるデュアルバンク色信号の奇数データが各データ入力端に共通に入力され、各クロック入力端を通じて前記ラッチ制御信号の中の一つが入力され、前記ラッチ制御信号に応じて対応するデータ入力端のデータを出力端にラッチさせる多数のフリップフロップで構成する第1ラッチ部と、
前記データ分周部から出力されるデュアルバンク色信号の偶数データが各データ入力端に共通に入力され、各クロック入力端を通じて前記ラッチ制御信号の中の一つが入力され、前記ラッチ制御信号に応じて対応するデータ入力端のデータを出力端にラッチさせる多数のフリップフロップで構成される第2ラッチ部と、
を有する、請求項18に記載の液晶表示装置のタイミング制御装置。 - 前記各フリップフロップは前記ラッチ制御信号の立上りエッジにおいてデータ入力端のデータを出力端にラッチさせるD−フリップフロップである、請求項19に記載の液晶表示装置のタイミング制御装置。
- 前記第1合成部は、
前記第1ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
前記第2ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
前記二つのグループの論理積素子の出力信号をそれぞれ論理和し、前記各論理和した出力を再論理和する多数の論理和素子で構成される、
請求項19に記載の液晶表示装置のタイミング制御装置。 - 前記第2合成部は、
前記第1ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
前記第2ラッチ部の多数のフリップフロップの中の一つの出力端信号と前記合算制御信号の中の一つが入力され、二つの入力信号に対する論理積演算を行なう多数の論理積素子と、
前記二つのグループの論理積素子の出力信号をそれぞれ論理和し、前記各論理和した出力を再論理和する多数の論理和素子と、で構成される、請求項19に記載の液晶表示装置のタイミング制御装置。 - 垂直、水平同期信号およびメインクロック信号が入力されて液晶表示装置のゲート駆動部とデータ駆動部とを制御するための信号を生成し、メインクロック信号を2分周したクロック信号を生成する制御信号処理部と、
外部選択信号から入力される色信号がシングルバンクである場合、前記2分周クロック信号に応じて前記シングルバンク色信号をデュアルバンク色信号に変換し、外部選択信号から入力される色信号がデュアルバンクである場合には変換過程なしに前記色信号を出力するデータ分周部と、
データエネーブル信号および2分周クロック信号が入力され、前記データエネーブル信号と2分周クロック信号から第1順次制御信号と第2順次制御信号を生成し、前記第1順次制御信号の少なくとも二つ以上を論理和してラッチ制御信号を生成し、前記第2順次制御信号の少なくとも二つ以上を論理和して合算制御信号を生成する多数のラッチパルス発生部と、
各色信号に対し、前記データ分周部から出力されるデュアルバンク色信号の奇数データと偶数データを前記ラッチ制御信号に応じてラッチさせ、前記ラッチされたデータと前記合算制御信号間の論理演算により奇数番目の画素に供給される色信号の奇数成分と偶数番目の画素に供給される色信号の偶数成分を生成する多数のデータ処理セルと、
を含み、それぞれがn個のチャンネル数を有し、前記多数のデータ処理セルから提供される色信号の奇数成分が入力されて液晶駆動信号を生成する多数の奇数データ駆動集積回路と、
それぞれがn個のチャンネル数を有し、前記多数のデータ処理セルから提供される色信号の偶数成分が入力されて液晶駆動信号を生成する多数の偶数データ駆動集積回路と、
前記多数のデータ駆動集積回路から提供される液晶駆動信号に応じて所定の表示動作を行なう液晶パネルと、を含み、前記多数の奇数データ駆動集積回路と前記多数の偶数データ駆動集積回路は前記液晶パネルのどちらかの一方に一列に配置される液晶表示装置。
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