JP2003115194A - シフトレジスタ - Google Patents

シフトレジスタ

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JP2003115194A
JP2003115194A JP2001305653A JP2001305653A JP2003115194A JP 2003115194 A JP2003115194 A JP 2003115194A JP 2001305653 A JP2001305653 A JP 2001305653A JP 2001305653 A JP2001305653 A JP 2001305653A JP 2003115194 A JP2003115194 A JP 2003115194A
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Toshiki Azuma
登志樹 東
Manabu Nishimizu
学 西水
Atsuhiro Miwata
敦弘 三和田
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    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers

Abstract

(57)【要約】 【課題】低消費電力のシフトレジスタを提供する。 【解決手段】記憶回路１５1〜１５Nが直列接続されたシ
フトレジスタにおいて、奇数番目の記憶回路１５2n-1内
のゲート回路はクロック信号ＣＫのハイのときに導通
し、偶数番目の記憶回路2nのゲート回路はローのときに
導通するようにし、ゲート回路が遮断しているときは、
入力されたデータ信号Ｄをラッチして出力する。回路構
成が簡単になる。また、クロック信号ＣＫの半周期毎に
動作するので、クロック信号ＣＫの周波数を半分にでき
るため、低消費電力である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はシフトレジスタの技
術分野に係り、特に、双方向のシフトレジスタに関す
る。
【０００２】
【従来の技術】従来より、液晶やプラズマ等を応用した
パネル型表示装置には、シフトレジスタを応用したゲー
トドライバが用いられている。
【０００３】図８の符号２００はパネル型の表示装置で
あり、パネル２１１と、パネル２１１上に形成された複
数の画素２１０と、ゲートドライバ１０２と、ソースド
ライバ２０２とを有している。
【０００４】ゲートドライバ１０２とソースドライバ２
０２には、それぞれ複数(ここではＮ本)のゲートライン
２２１1〜２２１Nと複数(ここではＭ本)のソースライン
２２２1〜２２２Mが接続されている。
【０００５】画素２１０はマトリクス状に配置されてお
り、各画素２１０内には、トランジスタが配置されてい
る。１個の画素２１０内のトランジスタは、マトリクス
の位置(ｎ，ｍ)に対応するゲートライン２２１xとソー
スライン２２２mにゲート端子とソース端子が接続され
ている。
【０００６】各画素内のトランジスタのドレイン端子
は、液晶や発光素子等の表示部材に電圧を印加する電極
に接続されており、画素２１０内のトランジスタが導通
したときに、そのトランジスタのソース端子に印加され
た電圧で、画素２１０内の表示部材が明暗するようにな
っている。
【０００７】この表示装置２００では、ゲートドライバ
１０２は、画素内のトランジスタを導通させる信号を各
ゲートラインに時分割で供給する。
【０００８】信号を供給する順番は、例えば、１番目の
ゲートライン２２１1からＮ番目ゲートライン２２１Nに
向かう順方向、又はその逆の逆方向であり、ゲートドラ
イバ１０２からゲートライン２２１nに信号が供給され
ると、そのゲートライン２２１nに接続されたＭ個の画
素２１０n,1〜２１０n,Mのゲート端子には、一斉にトラ
ンジスタが導通する信号が供給されることになり、その
ゲートライン２２１ nに接続されたＭ個の画素２１０n,1
〜２１０n,Mのドレイン端子とソース端子とが電気的に
接続される。
【０００９】ソースドライバ２０２は、ゲートライン２
２１nに信号が供給されるときに、そのゲートライン２
２１nに接続されたＭ個の画素２１０n,1〜２１０n,Mの
表示状態に応じた電圧をソース端子に印加する。
【００１０】従って、ゲートライン２２１nに接続され
たＭ個の画素２１０n,1〜２１０n,Mは、ソースドライバ
２０２が供給する電圧の大きさに応じて明暗する。
【００１１】１本のゲートライン２２１nの表示が終了
すると、次のゲートライン２２１n+1に対して同じ手順
で電圧を印加する。
【００１２】このようにして、第１番目からＮ番目まで
のゲートライン２２１1〜２２１Nについて走査すると１
画面が表示される。
【００１３】このようなゲートドライバ１０２の従来技
術のものの内部回路ブロックを図６に示す。
【００１４】このゲートドライバ１０２は、入力レベル
変換回路１１２と、シフトレジスタ１０５と、出力レベ
ル変換回路１０６とを有している。
【００１５】出力レベル変換回路１０６は、ゲートライ
ン２２１1〜２２１Nの本数Ｎに応じ、第１番目から第Ｎ
番目までの複数個(ここではＮ個)のバッファ回路１１６
1〜１１６Nを有しており、各バッファ回路１１６1〜１
１６Nの出力端子が、それぞれゲートライン２２１1〜２
２１Nに接続されている。
【００１６】シフトレジスタ１０５は、バッファ回路の
１１６1〜１１６Nの個数に応じ、第１番目から第Ｎ番目
までの複数個(ここではＮ個)の記憶回路１１５1〜１１
５Nを有しており、各記憶回路１１５1〜１１５Nの出力
端子は、それぞれバッファ回路の１１６1〜１１６Nの入
力端子に接続されている。各記憶回路１１５1〜１１５N
が出力する信号が、バッファ回路の１１６1〜１１６Nに
よって各々電圧変換されてゲートライン２２１1〜２２
１Nに供給される。
【００１７】このゲートドライバ１０２では、各記憶回
路１１５1〜１１５Nの構成は同じであるため、ｎ番目の
記憶回路１１５nを代表として、図７に、その詳細な内
部回路図を示す。
【００１８】各記憶回路１１５1〜１１５Nは、順方向伝
達入力端子Ｆと、逆方向伝達入力端子Ｂと、出力端子Ｓ
Ｒを有している。
【００１９】ｎ番目の記憶回路１１５nの順方向及び逆
方向伝達入力端子を添字ｎを付してＦn、Ｂnで表し、出
力端子をＳＲnで表すと、ｎ番目の記憶回路１１５nの順
方向入力端子Ｆnには、前段の(ｎ−１)番目の記憶回路
１１５n-1の出力端子ＳＲn-1が接続され、逆方向入力端
子Ｂnには、後段の(ｎ＋１)番目の記憶回路１１５n+1の
出力端子ＳＲn+1が接続され、それぞれ前段と後段の記
憶回路１１５n-1、１１５n+1が出力する信号が入力され
る。
【００２０】そして、ｎ番目の記憶回路１１５nの出力
端子ＳＲnは、それぞれ後段の記憶回路１１５n+1の順方
向入力端子Ｆn+1と、前段の記憶回路１１５n-1の逆方向
入力端子Ｂn-1に接続されている。
【００２１】各記憶回路１１５1〜１１５N内部には、選
択回路１１７と、第１、第２のゲート回路１２４、１２
５と、第１、第２のラッチ回路１１８、１１９とが設け
られている。
【００２２】選択回路１１７は、順方向伝達入力回路Ｆ
nと逆方向伝達入力回路Ｂnとに接続されている。又、選
択回路１１７には、入力レベル変換回路１１２から、選
択信号ＬＲ、及びその極性が反転した反転選択信号ＸＬ
Ｒが入力されており、選択信号ＬＲと反転選択信号ＸＬ
Ｒのハイとローの論理の組み合わせによって、順方向伝
達入力端子Ｆnと逆方向伝達入力端子Ｂnのいずれか一方
を選択し、選択した入力端子をインバータ１２３を介し
て後段の第１のゲート回路１２４に接続する。
【００２３】第１、第２のゲート回路１２４、１２５に
は、クロック信号ＣＫと、その信号の極性が反転された
反転クロック信号ＸＣＫとが入力されている。第１のゲ
ート回路１２４は、クロック信号ＣＫがハイのときには
遮断し、ハイからローに転じると導通し、後段の第１の
ラッチ回路１１８に信号を伝達する。
【００２４】第１のラッチ回路１１８は、入力された信
号を保持すると共に、その信号を第２のゲート回路１２
５を介して後段の第２のラッチ回路１１９に出力する。
【００２５】第２のゲート回路１２５は、クロック信号
ＣＫがハイ状態のときに導通し、第１のゲート回路１２
４が導通状態のときは遮断している。
【００２６】従って、クロック信号ＣＫがローからハイ
に転じ、第１のゲート回路１２４が導通状態から遮断状
態に移行すると同時に、第２のゲート回路１２５が導通
し、第１のラッチ回路１１８の出力が第２のラッチ回路
１１９に入力される。この動作により、第２のラッチ回
路１１９には、第１のラッチ回路１１８に保持されてい
たハイ又はローの信号と同じ論理の信号が保持される。
第２のラッチ回路１１９に保持された信号は出力端子Ｓ
Ｒnから出力される。
【００２７】上記のように、クロック信号ＣＫがハイか
らローに転じると、順方向入力端子Ｆn又は逆方向入力
端子Ｂnから入力された信号は第１のラッチ回路１１８
に取り込まれ、次に、クロック信号ＣＫがローからハイ
に転じると、第１のラッチ回路１１８に取り込まれた信
号が、第２のラッチ回路１１９に移行し、出力される。
【００２８】従って、順方向伝達入力端子Ｆnが選択さ
れている場合は、各記憶回路１１５1〜１１５N-1に記憶
された信号は、クロック信号ＣＫの１周期が経過する
と、後段の記憶回路１１５2〜１１５Nに伝達される。逆
方向伝達入力端子が選択されている場合は、クロック信
号ＣＫの１周期が経過すると、各記憶回路１１５2〜１
１５Nに記憶された信号は、前段の記憶回路１１５1〜１
１５N-1に伝達される。
【００２９】図９は、順方向伝達入力端子Ｆnが選択さ
れた場合の信号の伝達状態を説明するためのタイミング
チャートであり、符号ｔ0は、初段の記憶回路１１５1に
ハイ状態のパルス信号ＳＴＶが入力された時刻を示して
いる。
【００３０】この時刻ｔ0では、初段の記憶回路１１５1
にはパルス信号ＳＴＶと共に、ハイからローに転じたク
ロック信号ＣＫが入力されており、そのクロック信号Ｃ
Ｋによって初段の記憶回路１１５1内の第１のゲート回
路１２４が導通し、パルス信号ＳＴＶと同じハイ信号が
第１のラッチ回路１１８に保持される。
【００３１】次に、時刻ｔ1において、クロック信号Ｃ
Ｋがローからハイに転じると、第２のゲート回路１２５
が導通し、第１のラッチ回路１１８に保持されたハイ信
号は、第２のラッチ回路１１９に移行し、出力端子ＳＲ
1から、初段のバッファ回路１１６1と次段の記憶回路１
１５2に出力される。
【００３２】次段の記憶回路１１５2では、時刻ｔ1から
クロック信号ＣＫの１周期経過後の時刻ｔ2において、
出力端子ＳＲ2からハイ信号が出力される。
【００３３】このように、時刻ｔnにおいて、第ｎ番目
の記憶回路１１５nの出力端子ＳＲnからハイ信号が出力
される。
【００３４】従来技術のシフトレジスタ１０５は上記の
ように構成されているが、表示装置の高精細化に伴い、
ゲートドライバが多ピン化し、回路中の素子数が増加し
てしまう。
【００３５】また、回路数の増加により消費電力も多く
なるため、携帯用端末等の用途に向け、改良が望まれて
いた。
【００３６】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、低消費電力のゲート回路を構成できるシフトレ
ジスタを提供することにある。
【００３７】
【課題を解決するための手段】上記課題を解決するため
に、本発明のシフトレジスタは、第１の入力端子又は第
２の入力端子に入力する信号を選択信号に応じて選択し
て出力する第１の選択回路と、第１のクロック信号に応
じて上記第１の選択回路から出力される信号を選択的に
出力する第１のゲート回路と、上記第１のゲート回路か
ら出力される信号を保持し、第１の出力端子に信号を出
力する第１のラッチ回路とを有する第１の記憶回路と、
上記第１の出力端子に接続された第３の入力端子又は第
４の入力端子に入力する信号を上記選択信号に応じて選
択して出力する第２の選択回路と、上記第１のクロック
信号と相補的な第２のクロック信号に応じて上記第２の
選択回路から出力される信号を選択的に出力する第２の
ゲート回路と、上記第２のゲート回路から出力される信
号を保持し、第２の出力端子に信号を出力する第２のラ
ッチ回路とを有する第２の記憶回路とを有し、上記第１
及び第２の記憶回路と同様の構成を備える記憶回路が交
互に直列に接続されている。また、本発明のシフトレジ
スタにおいては、上記第１の記憶回路が上記第１のラッ
チ回路から出力される信号と上記第１のクロック信号と
の論理演算を行なって当該論理演算信号を第３の出力端
子に出力する第１の論理回路を有し、上記第２の記憶回
路が上記第２のラッチ回路から出力される信号と上記第
２のクロック信号との論理演算を行なって当該論理演算
信号を第４の出力端子に出力する第２の論理回路を有す
ることが好ましい。更には、上記第１の入力端子が前段
の記憶回路の第２の出力端子に接続されており、上記第
１の出力端子が前段の記憶回路の第４の入力端子に接続
されており、上記第４の入力端子が後段の記憶回路の第
１の出力端子に接続されており、上記第２の出力端子が
上記第２の入力端子及び後段の記憶回路の第１の入力端
子に接続されていることが好ましい。
【００３８】本発明は上記のように構成されており、奇
数番目の記憶回路のゲート回路が導通し、奇数番目の記
憶回路の出力端子からデータ信号が出力されるときに
は、偶数番目の記憶回路のゲート回路は遮断している。
次いで、奇数番目の記憶回路ゲート回路が遮断すると、
偶数番目の記憶回路のゲート回路が導通して、奇数番目
の記憶回路から出力されるデータ信号が偶数番目の記憶
回路のラッチ回路に入力される。
【００３９】このように、奇数番目の記憶回路のゲート
回路と偶数番目の記憶回路のゲート回路とは、相補的に
動作し、各記憶回路は（第１又は第２の）クロック信号
に応じて前段の記憶回路から入力されるデータ信号を後
段の記憶回路に出力する。
【００４０】また、本発明においては、各記憶回路の選
択回路に入力する選択信号の論理を変えることにより、
データ信号のシフト方向を逆にすることもできる。
【００４１】
【発明の実施の形態】本発明の実施例を図面を用いて説
明する。説明中のＮ、ｍ、ｎ等のアルファベットで表し
た添字は１以上の整数である。
【００４２】図１の符号２は、本発明の一例のゲートド
ライバを示している。このゲートドライバ２は、図７の
表示装置２００において、従来技術のゲートドライバ１
０２と交換して使用できるものである。
【００４３】該ゲートドライバ２は、入力回路１２と、
制御回路１３と、シフトレジスタ５と、出力回路６とを
有している。
【００４４】出力回路６は、ゲートライン２２１1〜２
２１Nの本数と同じ個数(ここではＮ個)の複数個のバッ
ファ回路１６1〜１６Nを有している。
【００４５】各バッファ回路１６1〜１６Nの出力端子
は、それぞれゲートライン２２１1〜２２１Nに接続され
ている。
【００４６】シフトレジスタ５内には、バッファ回路の
１６1〜１６Nの個数Ｎと同じ個数の記憶回路１５1〜１
５Nが設けられている。
【００４７】各記憶回路１５1〜１５Nの出力端子は、そ
れぞれバッファ回路の１６1〜１６Nの入力端子に接続さ
れ、各記憶回路１５1〜１５Nが出力する信号は、バッフ
ァ回路の１６1〜１６Nによって各々電圧変換され、ゲー
トライン２２１1〜２２１Nに供給される。
【００４８】本実施例のゲートドライバ２では、１番目
からＮ番目の記憶回路１５1〜１５Nのうち、奇数番目の
記憶回路１５2n-1同士の構成は同じであり、偶数番目の
記憶回路１５2n同士の構成は同じであるが、奇数番目の
記憶回路１５2n-1と偶数番目の記憶回路１５2nの構成は
互いに異なっている。
【００４９】奇数番目の記憶回路１５2n-1の内部回路を
図２に示し、偶数番目の記憶回路１５2nの内部回路を図
３に示す。
【００５０】奇数番目の記憶回路１５2n-1と偶数番目の
記憶回路１５2nには、信号の伝達方向を決める選択信号
ＬＲと、反転選択信号ＸＬＲと、クロック信号ＣＫと、
反転クロック信号ＸＣＫとが入力されている。反転選択
信号ＸＬＲは選択信号ＬＲの逆極性の信号であり、反転
クロック信号ＸＣＫはクロック信号の逆極性の信号であ
る。
【００５１】先ず、奇数番目の記憶回路１５2n-1を説明
すると、奇数番目の記憶回路１５2n -1は、順方向入力端
子Ｆ2n-1と、逆方向入力端子Ｂ2n-1と、伝達端子ＳＲ
2n-1と、外部出力端子ＸＳＲ2n-1と、選択回路１７と、
ゲート回路２４と、ラッチ回路１８とを有している。
【００５２】選択回路１７内には、選択信号ＬＲがハイ
であり、反転選択信号ＸＬＲがローのときに導通する第
１のスイッチ２１と、その逆に、選択信号ＬＲがローで
あり、反転選択信号ＸＬＲがハイのときに導通する第２
のスイッチ２２が設けられている。
【００５３】順方向入力端子Ｆ2n-1と逆方向入力端子Ｂ
2n-1は、それぞれ第１、第２のスイッチ２１、２２を介
して、第１のインバータ３１の入力端子に接続されてい
る。
【００５４】従って、選択信号ＬＲがハイ、反転選択信
号ＸＬＲがローのときには、順方向入力端子Ｆ2n-1が第
１のインバータ３１の入力端子に接続され、逆に、選択
信号ＬＲがロー、反転選択信号ＸＬＲがハイのときに
は、逆方向入力端子Ｂ2n-1が第１のインバータ３１の入
力端子に接続される。
【００５５】第１のインバータ３１の出力端子はゲート
回路２４を介して、ラッチ回路１８に接続されている。
このゲート回路２４及び後述する偶数番目の記憶回路１
５2nのゲート回路２７には、クロック信号ＣＫと反転ク
ロック信号ＸＣＫとが入力されており、クロック信号Ｃ
Ｋと反転クロック信号ＸＣＫのハイ、ローの論理の組合
せによって、導通状態と遮断状態が制御される。
【００５６】ここで、奇数番目の記憶回路１５2n-1のゲ
ート回路２４は、クロック信号ＣＫがローのときに導通
するローアクティブのスイッチである(このとき、反転
クロック信号ＸＣＫはハイである。)。そして、ローア
クティブのゲート回路２４が導通状態にあると、第１の
インバータ３１の出力端子はラッチ回路１８に接続され
る。この状態では、第１のインバータ３１に入力された
信号は、反転されてラッチ回路１８に伝達される。
【００５７】ラッチ回路１８は、第２、第３のインバー
タ３２、３３と、スイッチ２５を有している。ラッチ回
路１８に入力された信号は、第２のインバータ３２で反
転されて伝達端子ＳＲ2n-1から出力される。従って、第
１のインバータ３１に入力された信号の論理は第１、第
２のインバータ３１、３２で２回反転され、元に戻った
論理で伝達端子ＳＲ2n-1から出力される。
【００５８】第２のインバータ３２の出力端子は、第３
のインバータ３３とスイッチ２５を介して、第２のイン
バータ３２自身の入力端子に接続されている。
【００５９】このスイッチ２５は、ローアクティブのゲ
ート回路２４が遮断状態にあるとき、即ち、クロック信
号ＣＫがハイのときに導通するハイアクティブのスイッ
チであり、ローアクティブのゲート回路２４が導通状態
から遮断状態に転じると、ハイアクティブのスイッチ２
５が導通する。その結果、第２のインバータ３２の出力
信号が、第３のインバータ３３によって反転され、第２
のインバータ３２の入力端子に帰還される。
【００６０】これはラッチ回路１８がラッチ状態にある
場合であり、第２のインバータ３２の出力は、ローアク
ティブのゲート回路２４が導通状態にあるときと同じ状
態で安定し、ラッチされた信号が伝達端子ＳＲ2n-1から
出力され続ける。
【００６１】逆に、ローアクティブのゲート回路２４が
遮断状態から導通状態に転じるときには、ハイアクティ
ブのスイッチ２５は導通状態から遮断状態に転じ、ラッ
チ状態が解除されるため、第２のインバータ３２の出力
信号は、入力端子に帰還されないようになる。
【００６２】このとき、第１のインバータ３１の出力信
号が、ラッチ回路１８に入力されるため、ラッチ回路１
８の保持内容は失われ、ラッチ回路１８に入力された信
号が、第２のインバータ３２で反転されて伝達端子ＳＲ
2n-1から出力される。
【００６３】奇数番目の記憶回路１５2n-1は上記のよう
に構成されており、クロック信号ＣＫがハイからローに
転じると、順方向入力端子Ｆ2n-1又は逆方向入力端子Ｂ
2n-1のいずれか一方が、伝達端子ＳＲ2n-1に接続され、
順方向入力端子Ｆ2n-1又は逆方向入力端子Ｂ2n-1に入力
された信号が伝達端子ＳＲ2n-1から出力される。
【００６４】そして、その状態からクロック信号ＣＫが
ハイに転じると、順方向入力端子Ｆ 2n-1と逆方向入力端
子Ｂ2n-1は、伝達端子ＳＲ2n-1から切り離されるが、ラ
ッチ回路１８がラッチ状態になり、クロック信号ＣＫが
ハイに転じる前の信号がラッチ回路１８に保持され、伝
達端子ＳＲ2n-1から出力され続ける。
【００６５】そして、ラッチ状態は、クロック信号ＣＫ
が再度ハイからローに転じるまで維持される。
【００６６】以上説明したように、奇数番目の記憶回路
１５2n-1では、クロック信号ＣＫがハイからローに転じ
るタイミングで、順方向入力端子Ｆ2n-1又は逆方向入力
端子Ｂ2n-1に入力された信号が伝達端子ＳＲ2n-1から出
力される。
【００６７】次に、偶数番目の記憶回路１５2nを図３に
よって説明すると、偶数番目の記憶回路2nは、順方向入
力端子Ｆ2nと、逆方向入力端子Ｂ2nと、伝達端子ＳＲ2n
と、外部出力端子ＸＳＲ2nと、選択回路１７と、ゲート
回路２７と、ラッチ回路１９とを有している。
【００６８】偶数番目の記憶回路１５2nの選択回路１７
は、奇数番目の記憶回路１５2n-1と同じ構成であり、第
１、第２のスイッチ２１、２２により、選択信号ＬＲが
ハイ、反転選択信号ＸＬＲがローのときに順方向入力端
子Ｆ2n-2が第１のインバータ３１の入力端子に接続さ
れ、逆に、選択信号ＬＲがロー、反転選択信号ＸＬＲが
ハイのときに逆方向入力端子Ｂ2nが第１のインバータ３
１の入力端子に接続される。
【００６９】第１のインバータ３１の出力端子は、ゲー
ト回路２７を介してラッチ回路１９に接続されている。
【００７０】奇数番目の記憶回路１５2n-1では、ゲート
回路２４はローアクティブであったが、偶数番目の記憶
回路１５2nでは、ハイアクティブである。即ち、クロッ
ク信号ＣＫがローからハイに転じると、ゲート回路２７
は導通し、第１のインバータ３１が出力する信号をラッ
チ回路１９に伝達する。
【００７１】ラッチ回路１９内には、第２、第３のイン
バータ３２、３３と、スイッチ２８とが設けられてお
り、ラッチ回路１９に入力された信号は、第２のインバ
ータ３２で反転されて伝達端子ＳＲ2nから出力される。
【００７２】偶数番目の記憶回路１５2nでは、ラッチ回
路１９内のスイッチ２８はローアクティブであり、第２
のインバータ３２が出力する信号は、そのスイッチ２４
が導通しているときに、第３のインバータ３３によって
反転され、第２のインバータ３２の入力端子に帰還され
る。このとき、ラッチ回路１９はラッチ状態になる。
【００７３】クロック信号ＣＫがローのとき、即ちラッ
チ状態のときには、ハイアクティブのゲート回路２７は
遮断しているため、ラッチ回路１９には、そのゲート回
路２７が遮断する直前の信号が保持される。そして、ク
ロック信号がローからハイに転じると、ラッチ回路１９
のラッチ状態は解除され、順方向入力端子Ｆ2n又は逆方
向入力端子Ｂ2nのいずれか一方が伝達端子ＳＲ2nに接続
され、順方向入力端子Ｆ2n又は逆方向入力端子Ｂ2nに入
力された信号が伝達端子ＳＲ2nに出力される。
【００７４】以上説明したように、偶数番目の記憶回路
１５2nでは、奇数番目の記憶回路１５2n-1とは反対に、
クロック信号ＣＫがローからハイに転じるタイミング
で、順方向入力端子Ｆ2n又は逆方向入力端子Ｂ2nに入力
された信号が伝達端子ＳＲ2nから出力される。
【００７５】即ち、クロック信号ＣＫの１周期(クロッ
ク信号がＣＫのハイの開始からローの終了までの期間)
では、ハイの開始のときに、奇数番目の記憶回路１５
2n-1に入力された信号が、伝達端子ＳＲ2n-1から偶数番
目の記憶回路１５2nに出力される。
【００７６】ここで、選択信号ＬＲがハイ、反転選択信
号ＸＬＲがローであり、各記憶回路１５1〜１５Nの選択
回路１７が順方向入力端子Ｆ1〜ＦNを選択している場
合、各記憶回路１５1〜１５N-1の伝達端子ＳＲ1〜ＳＲ
N-1から出力された信号は、後段の記憶回路１５2〜１５
N内に入力される。
【００７７】図４は、順方向入力端子Ｆ1〜ＦNが選択さ
れている場合の伝達端子ＳＲ1〜ＳＲNの出力状態を説明
するためのタイミングチャートであり、初段の順方向入
力端子Ｆ1には、クロック信号ＣＫがローからハイに立
ち上がる初期の時刻ｔ0で、ハイレベルのパルスから成
るデータ信号Ｓが入力される。データ信号Ｓは、クロッ
ク信号ＣＫの一周期の期間入力される。
【００７８】ここで、時刻ｔ0では初段の記憶回路１５1
内のゲート回路２４は遮断しており、伝達端子ＳＲ1の
出力はローレベルに維持され、時刻ｔ1でクロック信号
ＣＫがハイからローに転じると、初段の記憶回路１５1
内のゲート回路２４は導通し、伝達端子ＳＲ1からデー
タ信号Ｓが出力される。
【００７９】次段である２番目の記憶回路１５2には、
時刻ｔ1でそのデータ信号Ｓが入力されるが、ゲート回
路２７は遮断しているためその入力された信号は出力さ
れず、クロック信号がローからハイに転じる時刻ｔ2で
データ信号Ｓが二番目の伝達端子ＳＲ2から出力され
る。
【００８０】この時刻ｔ2で、初段の記憶回路１５1内の
ラッチ回路１８が動作し、データ信号Ｓを保持し、時刻
ｔ2以降も、初段の伝達端子ＳＲ1からデータ信号Ｓが出
力される。
【００８１】次に、クロック信号ＣＫがハイからローに
転じると、初段の記憶回路１５1内のラッチ状態は解除
され、初段の伝達端子ＳＲ1からのデータ信号Ｓの出力
は終了する。
【００８２】この時刻ｔ3では、二番目の記憶回路１５2
の伝達端子ＳＲ2からデータ信号Ｓが出力されており、
時刻ｔ3において、三番目の記憶回路１５3内のゲート回
路２４が導通し、三番目の伝達端子ＳＲ3からデータ信
号Ｓが出力される。また、時刻ｔ3において、二番目の
記憶回路１５2がラッチ状態になる。
【００８３】このように、本発明のシフトレジスタ５で
は、各記憶回路１５1〜１５N-1の伝達端子ＳＲ1〜ＳＲN
から、データ信号Ｓがクロック信号ＣＫの半周期毎に後
段の記憶回路１５2〜１５Nに向けて遅れて伝達されるた
め、従来のシフトレジスタ１０５のクロック信号の半分
の周波数で動作する。
【００８４】逆方向入力端子Ｂ1〜ＢNが選択されていた
場合、最初のデータ信号Ｓは、最後の記憶回路１５Nの
逆方向入力端子ＢNに入力され、順方向の場合とは逆
に、若い番号の記憶回路１５N-1，１５N-2，……１５1
に向けて、データ信号Ｓがクロック信号ＣＫの半周期毎
に遅れて伝達される。
【００８５】以上のように、本発明のシフトレジスタ５
では、クロック信号の半周期毎にデータ信号Ｄがシフト
される。
【００８６】図１の符号１４は分周回路であり、制御回
路１３によって制御され、他の回路から入力された外部
クロック信号ＣＰＶを分周し、外部クロック信号ＣＰＶ
の１／２の周波数のクロック信号ＣＫを生成している。
このクロック信号ＣＫが、各記憶回路１５1〜１５Nに供
給されている。
【００８７】従って、伝達端子ＳＲ1〜ＳＲNの出力信号
をそのままバッファ回路１６1〜１６Nに出力すると、外
部クロック信号ＣＰＶの２周期の期間信号が出力されて
しまう。
【００８８】本発明のレベルシフト回路５では、伝達端
子ＳＲ1〜ＳＲNの出力信号は、バッファ回路１６1〜１
６Nには出力されていない。
【００８９】各記憶回路１５1〜１５NはＮＡＮＤ素子か
ら成る論理素子２６と、外部出力端子ＸＳＲ1〜ＸＳＲN
とを有しており、ラッチ回路１８、１９が出力する信号
は、論理素子２６を介して外部出力端子ＸＳＲ1〜ＸＳ
ＲNに反転して出力され、各外部出力端子ＸＳＲ1〜ＸＳ
ＲNから出力される信号が、それぞれ各バッファ回路１
６1〜１６Nに入力される。
【００９０】ラッチ回路１８、１９からは、クロック信
号ＣＫの立上り又は立ち下がりに同期し、クロック信号
ＣＫの１周期の期間だけ信号が出力されるが、論理素子
２６は、ラッチ回路１８、１９から信号が出力された
後、クロック信号ＣＫの半周期が経過すると、外部出力
端子ＸＳＲ1〜ＸＳＲNへの出力を強制的に遮断する。
【００９１】この実施例では、クロック信号ＣＫがハイ
レベルであるときが、ラッチ回路１８、１９に保持され
た信号が出力されているときであり、奇数番目の記憶回
路１５2n-1では、論理素子２６には、ラッチ回路１８の
出力信号とクロック信号ＣＫとが入力され、クロック信
号ＣＫがハイのときだけ、外部出力端子ＸＳＲ2n-1に反
転した信号を出力する。偶数番目の記憶回路１５2nで
は、論理回路２６にラッチ回路１９の出力信号と反転ク
ロック信号ＸＣＫとが入力され、反転クロック信号ＸＣ
Ｋがハイのときだけ外部出力端子ＸＳＲ2nに反転された
信号を出力する。
【００９２】図５は、伝達端子ＳＲ1〜ＳＲNと、外部出
力端子ＸＳＲ1〜ＸＳＲNと、クロック信号ＣＫの間のタ
イミングを表すタイミングチャートである。ＳＲnとＸ
ＳＲnは、ｎ番目の伝達端子と出力端子を表している。
【００９３】外部出力端子ＸＳＲnから出力されるロー
パルスの信号は、外部クロック信号ＣＰＶの立上り時刻
ｔnと同期して出力され、外部クロック信号ＣＰＶの一
周期が経過すると出力は終了している。伝達端子ＳＲn
の出力は、外部クロック信号ＣＰＶの２周期の期間出力
されている。
【００９４】最後の記憶回路１５Nの伝達端子ＳＲNから
出力された信号は、制御回路１３と入力回路１２を介し
て、外部回路に出力される。
【００９５】以上は、ラッチ回路１８、１９でラッチさ
れる信号がハイの場合について説明したが、ローの信号
をシフトする場合は、ローをラッチするように構成する
ことができる。
【００９６】
【発明の効果】素子数が少なくて済むので省スペースで
あり、低消費電力である。半分の周波数のクロック信号
で動作するので低消費電力である。
【図面の簡単な説明】
【図１】本発明のシフトレジスタが使用されるゲートド
ライバの一例
【図２】本発明のシフトレジスタの奇数番目の記憶回路
の内部構成の一例
【図３】本発明のシフトレジスタの偶数番目の記憶回路
の内部構成の一例
【図４】記憶回路の動作を説明するためのタイミングチ
ャート(１)
【図５】記憶回路の動作を説明するためのタイミングチ
ャート(２)
【図６】従来技術のシフトレジスタが使用されるゲート
ドライバの例
【図７】そのレベルシフト内の記憶回路の構成の例
【図８】表示装置を説明するための図
【図９】従来技術のシフトレジスタの動作を説明するた
めのタイミングチャート
【符号の説明】
５……シフトレジスタ １５1〜１５N……記憶回路 １８、１９……ラッチ回路 ２４……ゲート回路 ＳＲ1〜ＳＲN……伝達端子 ＸＳＲ1〜ＸＳＲN……出力端子 ＣＫ……クロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28 Ｄ (72)発明者 三和田 敦弘 大分県速見郡日出町大字大神8133番地 株 式会社日出ハイテック内 Ｆターム(参考） 2H093 NA16 NC09 NC11 NC22 NC24 NC26 NC27 NC29 ND39 5C080 AA05 AA06 AA10 BB05 DD26 FF09 JJ02 JJ03 JJ04

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１の入力端子又は第２の入力端子に入力
    する信号を選択信号に応じて選択して出力する第１の選
    択回路と、第１のクロック信号に応じて上記第１の選択
    回路から出力される信号を選択的に出力する第１のゲー
    ト回路と、上記第１のゲート回路から出力される信号を
    保持し、第１の出力端子に信号を出力する第１のラッチ
    回路とを有する第１の記憶回路と、 上記第１の出力端子に接続された第３の入力端子又は第
    ４の入力端子に入力する信号を上記選択信号に応じて選
    択して出力する第２の選択回路と、上記第１のクロック
    信号と相補的な第２のクロック信号に応じて上記第２の
    選択回路から出力される信号を選択的に出力する第２の
    ゲート回路と、上記第２のゲート回路から出力される信
    号を保持し、第２の出力端子に信号を出力する第２のラ
    ッチ回路とを有する第２の記憶回路と、 を有し、上記第１及び第２の記憶回路と同様の構成を備
    える記憶回路が交互に直列に接続されているシフトレジ
    スタ。
  2. 【請求項２】上記第１の記憶回路が上記第１のラッチ回
    路から出力される信号と上記第１のクロック信号との論
    理演算を行なって当該論理演算信号を第３の出力端子に
    出力する第１の論理回路を有し、 上記第２の記憶回路が上記第２のラッチ回路から出力さ
    れる信号と上記第２のクロック信号との論理演算を行な
    って当該論理演算信号を第４の出力端子に出力する第２
    の論理回路を有する請求項１に記載のシフトレジスタ。
  3. 【請求項３】上記第１の入力端子が前段の記憶回路の第
    ２の出力端子に接続されており、上記第１の出力端子が
    前段の記憶回路の第４の入力端子に接続されており、上
    記第４の入力端子が後段の記憶回路の第１の出力端子に
    接続されており、上記第２の出力端子が上記第２の入力
    端子及び後段の記憶回路の第１の入力端子に接続されて
    いる請求項１又は２に記載のシフトレジスタ。
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