JP2002162928A - 走査回路 - Google Patents
走査回路Info
- Publication number
- JP2002162928A JP2002162928A JP2000361871A JP2000361871A JP2002162928A JP 2002162928 A JP2002162928 A JP 2002162928A JP 2000361871 A JP2000361871 A JP 2000361871A JP 2000361871 A JP2000361871 A JP 2000361871A JP 2002162928 A JP2002162928 A JP 2002162928A
- Authority
- JP
- Japan
- Prior art keywords
- output
- scanning direction
- signal
- start pulse
- scanning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】走査方向の切り替えを、スタートパルスを正論
理と負論理とを変えることによって行う走査回路を提供
する。 【解決手段】走査回路１１は、外部回路より供給される
スタートパルスＳＴＩと制御クロックＣＬＫを受ける入
力部１と、スタートパルスＳＴＩおよび制御クロックＣ
ＬＫによって、その走査方向を検出する走査方向検出部
２と、シフト方向を走査方向検出部２の出力に応じて決
定する双方向シフトレジスタ３とを具備し、スタートパ
ルスＳＴＩおよび制御クロックＣＬＫは、スタートパル
スが正論理であるか負論理であるかを判別し、それに応
じて走査方向を指示する走査方向信号ＤＩＲを生成す
る。
理と負論理とを変えることによって行う走査回路を提供
する。 【解決手段】走査回路１１は、外部回路より供給される
スタートパルスＳＴＩと制御クロックＣＬＫを受ける入
力部１と、スタートパルスＳＴＩおよび制御クロックＣ
ＬＫによって、その走査方向を検出する走査方向検出部
２と、シフト方向を走査方向検出部２の出力に応じて決
定する双方向シフトレジスタ３とを具備し、スタートパ
ルスＳＴＩおよび制御クロックＣＬＫは、スタートパル
スが正論理であるか負論理であるかを判別し、それに応
じて走査方向を指示する走査方向信号ＤＩＲを生成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、走査回路に関し、
特に、液晶ディスプレイの表示反転機能等に対応した走
査回路に関する。
特に、液晶ディスプレイの表示反転機能等に対応した走
査回路に関する。
【０００２】
【従来の技術】近年、液晶表示装置の小型化、低コスト
化を目的として、液晶表示基板と同じ基板上に、画素マ
トリクスのデータ線、ゲート線を駆動するデータドライ
バ回路やゲートドライバ回路の周辺駆動回路を集積化す
る技術開発が進んでいる。
化を目的として、液晶表示基板と同じ基板上に、画素マ
トリクスのデータ線、ゲート線を駆動するデータドライ
バ回路やゲートドライバ回路の周辺駆動回路を集積化す
る技術開発が進んでいる。
【０００３】周辺駆動回路を構成している各種回路の中
で、ゲート走査パルス信号またはサンプリングパルス信
号を生成する走査回路は、重要な回路要素の一つとなっ
ている。
で、ゲート走査パルス信号またはサンプリングパルス信
号を生成する走査回路は、重要な回路要素の一つとなっ
ている。
【０００４】この従来の走査回路は、例えば、特開平７
−１４６４６２号公報または特開平７−１３４２７７号
公報に開示されている。
−１４６４６２号公報または特開平７−１３４２７７号
公報に開示されている。
【０００５】このような走査回路は、液晶ディスプレイ
の表示反転機能等の高機能化に対応するために、双方向
走査が可能であることが求められている。特に、液晶表
示装置を液晶プロジェクタのライトバルブに用いる場合
は、プロジェクタ内の光学系とプロジェクタの使用形態
により、映像を上下、左右に反転する機能が必要とな
り、双方向走査回路が必須の回路となっている。
の表示反転機能等の高機能化に対応するために、双方向
走査が可能であることが求められている。特に、液晶表
示装置を液晶プロジェクタのライトバルブに用いる場合
は、プロジェクタ内の光学系とプロジェクタの使用形態
により、映像を上下、左右に反転する機能が必要とな
り、双方向走査回路が必須の回路となっている。
【０００６】また、小型化の進む液晶ライトバルブにお
いては、外部駆動回路により、信号線を介して必要な制
御信号が供給される。
いては、外部駆動回路により、信号線を介して必要な制
御信号が供給される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術は、液晶表示装置を液晶プロジェクタのライトバルブ
に用いる場合は、上述したように、プロジェクタ内の光
学系とプロジェクタの使用形態により、映像を上下、左
右に反転する機能が必要となり、双方向走査回路が必須
の回路となっている。
術は、液晶表示装置を液晶プロジェクタのライトバルブ
に用いる場合は、上述したように、プロジェクタ内の光
学系とプロジェクタの使用形態により、映像を上下、左
右に反転する機能が必要となり、双方向走査回路が必須
の回路となっている。
【０００８】また、小型化の進む液晶ライトバルブにお
いては、外部駆動回路より供給される信号線を接続する
接続パッドが、液晶表示基板上に集積される回路面積に
対して、比較的大きな面積を占めている。このため、接
続パッド部の面積縮小は小型化に大きく貢献する。接続
パッド部の面積縮小するためには、外部回路から供給す
る信号線の本数を減らした走査回路を提供することにあ
る。
いては、外部駆動回路より供給される信号線を接続する
接続パッドが、液晶表示基板上に集積される回路面積に
対して、比較的大きな面積を占めている。このため、接
続パッド部の面積縮小は小型化に大きく貢献する。接続
パッド部の面積縮小するためには、外部回路から供給す
る信号線の本数を減らした走査回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の走査回路は、外
部回路より供給されるスタートパルスと制御クロックを
受ける入力部と、前記スタートパルスおよび前記制御ク
ロックによって、その走査方向を検出する走査方向検出
部と、前記走査方向を前記走査方向検出部の出力に応じ
て決定する双方向シフトレジスタとを具備し、前記走査
方向が双方向であり、前記スタートパルスの正論理およ
び負論理の変化に応じて前記走査方向を決定する構成で
ある。
部回路より供給されるスタートパルスと制御クロックを
受ける入力部と、前記スタートパルスおよび前記制御ク
ロックによって、その走査方向を検出する走査方向検出
部と、前記走査方向を前記走査方向検出部の出力に応じ
て決定する双方向シフトレジスタとを具備し、前記走査
方向が双方向であり、前記スタートパルスの正論理およ
び負論理の変化に応じて前記走査方向を決定する構成で
ある。
【００１０】また、本発明の走査回路の前記走査方向検
出部は、前記制御クロックの立ち上がりエッジで出力が
変化する第１のＤ−ＦＦ、第２のＤ−ＦＦおよび第３の
Ｄ−ＦＦのそれぞれと、ＥＸＯＲゲートとを備え、前記
走査方向検出部に入力された前記スタートパルスは、第
１乃至第３の分岐信号に分岐され、前記第１の分岐信号
は、前記第１および第２のＤ−ＦＦによって構成された
２段のシフレジスタに入力され、前記制御クロックの立
ち上がりに同期してシフトされる第１の出力を出力し、
前記第１の出力は、前記第２の分岐信号がそのデータ端
子に接続された第３のＤ−ＦＦのクロックに接続され、
前記第１の出力の立ち上がりで前記スタートパルスの論
理状態を第２の出力として出力し、前記第２の出力を、
前記走査方向信号とする構成である。
出部は、前記制御クロックの立ち上がりエッジで出力が
変化する第１のＤ−ＦＦ、第２のＤ−ＦＦおよび第３の
Ｄ−ＦＦのそれぞれと、ＥＸＯＲゲートとを備え、前記
走査方向検出部に入力された前記スタートパルスは、第
１乃至第３の分岐信号に分岐され、前記第１の分岐信号
は、前記第１および第２のＤ−ＦＦによって構成された
２段のシフレジスタに入力され、前記制御クロックの立
ち上がりに同期してシフトされる第１の出力を出力し、
前記第１の出力は、前記第２の分岐信号がそのデータ端
子に接続された第３のＤ−ＦＦのクロックに接続され、
前記第１の出力の立ち上がりで前記スタートパルスの論
理状態を第２の出力として出力し、前記第２の出力を、
前記走査方向信号とする構成である。
【００１１】さらに、本発明の走査回路の前記第２の出
力は、前記第１の分岐信号が接続されたＥＸＯＲゲート
に接続され、このＥＸＯＲゲートは、走査方向に応じて
正論理、負論理と変化する前記スタートパルスを、正論
理時には正論理で出力し、負論理時には、前記第２の出
力の変化に応じて正論理にして出力する構成とすること
もできる。
力は、前記第１の分岐信号が接続されたＥＸＯＲゲート
に接続され、このＥＸＯＲゲートは、走査方向に応じて
正論理、負論理と変化する前記スタートパルスを、正論
理時には正論理で出力し、負論理時には、前記第２の出
力の変化に応じて正論理にして出力する構成とすること
もできる。
【００１２】またさらに、本発明の走査回路の前記走査
方向検出部は、前記制御クロックの立ち上がりエッジで
出力が変化する第４のＤ−ＦＦを備え、前記走査方向検
出部に入力された前記スタートパルスは、第１乃至第３
の分岐信号に分岐され、前記第１の分岐信号は、前記第
１および第２のＤ−ＦＦによって構成された２段のシフ
レジスタに入力され、前記制御クロックの立ち上がりに
同期してシフトされる第１の出力を出力し、前記第１の
出力は、前記第２の分岐信号がそのデータ端子に接続さ
れた前記第４のＤ−ＦＦのクロックに接続され、前記第
１の出力の立ち上がりで前記スタートパルスの論理状態
を第２の出力として出力し、前記第２の出力を、前記走
査方向信号とする構成とすることもできる。
方向検出部は、前記制御クロックの立ち上がりエッジで
出力が変化する第４のＤ−ＦＦを備え、前記走査方向検
出部に入力された前記スタートパルスは、第１乃至第３
の分岐信号に分岐され、前記第１の分岐信号は、前記第
１および第２のＤ−ＦＦによって構成された２段のシフ
レジスタに入力され、前記制御クロックの立ち上がりに
同期してシフトされる第１の出力を出力し、前記第１の
出力は、前記第２の分岐信号がそのデータ端子に接続さ
れた前記第４のＤ−ＦＦのクロックに接続され、前記第
１の出力の立ち上がりで前記スタートパルスの論理状態
を第２の出力として出力し、前記第２の出力を、前記走
査方向信号とする構成とすることもできる。
【００１３】また、本発明の走査回路の前記双方向シフ
トレジスタは、前記スタート信号を前記制御クロックに
同期して、前記走査方向信号のレベルに応じてシフト方
向を決定し、その出力端子に昇順または降順に出力する
構成とすることもできる。
トレジスタは、前記スタート信号を前記制御クロックに
同期して、前記走査方向信号のレベルに応じてシフト方
向を決定し、その出力端子に昇順または降順に出力する
構成とすることもできる。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１５】本発明の第１の実施の形態の走査回路を図
１に示す。図１を参照すると、本発明の第１の実施の形
態の走査回路１１は、外部回路より供給されるスタート
パルスＳＴＩと制御クロックＣＬＫを受ける入力部１
と、スタートパルスＳＴＩおよび制御クロックＣＬＫに
よって、その走査方向を検出する走査方向検出部２と、
シフト方向を走査方向検出部２の出力に応じて決定する
双方向シフトレジスタ３とを具備する。
１に示す。図１を参照すると、本発明の第１の実施の形
態の走査回路１１は、外部回路より供給されるスタート
パルスＳＴＩと制御クロックＣＬＫを受ける入力部１
と、スタートパルスＳＴＩおよび制御クロックＣＬＫに
よって、その走査方向を検出する走査方向検出部２と、
シフト方向を走査方向検出部２の出力に応じて決定する
双方向シフトレジスタ３とを具備する。
【００１６】入力部１に外部回路より入力されたスター
トパルスＳＴＩおよび制御クロックＣＬＫは、スタート
パルスが正論理であるか負論理であるかを判別し、それ
に応じて走査方向を指示する走査方向信号ＤＩＲを生成
する走査方向検出部２に接続される。
トパルスＳＴＩおよび制御クロックＣＬＫは、スタート
パルスが正論理であるか負論理であるかを判別し、それ
に応じて走査方向を指示する走査方向信号ＤＩＲを生成
する走査方向検出部２に接続される。
【００１７】そして、走査方向検出部２は、クロックの
立ち上がりエッジで出力が変化するＤ−ＦＦ（２０、２
１、２２）と、ＥＸＯＲゲート３０とを備える。走査方
向検出部２に入力されたスタートパルスＳＴＩは、三つ
の信号（ＳＴＩ１〜ＳＴＩ３）に分岐され、そのうちの
一つのＳＴＩ３は、Ｄ−ＦＦ２０、Ｄ−ＦＦ２１によっ
て構成された２段のシフレジスタに入力され、制御クロ
ックＣＬＫの立ち上がりに同期してシフトされ出力Ｑ２
に出力される。
立ち上がりエッジで出力が変化するＤ−ＦＦ（２０、２
１、２２）と、ＥＸＯＲゲート３０とを備える。走査方
向検出部２に入力されたスタートパルスＳＴＩは、三つ
の信号（ＳＴＩ１〜ＳＴＩ３）に分岐され、そのうちの
一つのＳＴＩ３は、Ｄ−ＦＦ２０、Ｄ−ＦＦ２１によっ
て構成された２段のシフレジスタに入力され、制御クロ
ックＣＬＫの立ち上がりに同期してシフトされ出力Ｑ２
に出力される。
【００１８】出力Ｑ２は、信号ＳＴＩ２がＤ端子に接続
されたＤ−ＦＦ２２のクロックＣＫに接続され、出力Ｑ
２の立ち上がりでスタートパルスＳＴＩの論理状態が出
力Ｑ３に出力される。この出力Ｑ３は、走査方向信号Ｄ
ＩＲとして走査方向検出部２より出力される。
されたＤ−ＦＦ２２のクロックＣＫに接続され、出力Ｑ
２の立ち上がりでスタートパルスＳＴＩの論理状態が出
力Ｑ３に出力される。この出力Ｑ３は、走査方向信号Ｄ
ＩＲとして走査方向検出部２より出力される。
【００１９】また、出力Ｑ３は、スタートパルスＳＴＩ
の分岐ＳＴＩ１が接続されたＥＸＯＲゲート３０に接続
される。このＥＸＯＲゲート３０は、走査方向に応じて
正論理、負論理と変化するスタートパルスＳＴＩを、正
論理時には正論理で出力し、負論理時には、出力Ｑ３の
変化に応じて正論理にして出力する働きをする。
の分岐ＳＴＩ１が接続されたＥＸＯＲゲート３０に接続
される。このＥＸＯＲゲート３０は、走査方向に応じて
正論理、負論理と変化するスタートパルスＳＴＩを、正
論理時には正論理で出力し、負論理時には、出力Ｑ３の
変化に応じて正論理にして出力する働きをする。
【００２０】ＥＸＯＲゲート３０の出力は、正論理の走
査開始のスタート信号ＳＴとして双方向シフレジスタ３
に入力される。スタート信号ＳＴ、走査方向信号ＤＩＲ
および制御クロックＣＬＫのそれぞれが、双方向シフト
レジスタ３に入力される。
査開始のスタート信号ＳＴとして双方向シフレジスタ３
に入力される。スタート信号ＳＴ、走査方向信号ＤＩＲ
および制御クロックＣＬＫのそれぞれが、双方向シフト
レジスタ３に入力される。
【００２１】双方向シフトレジスタ３は、入力されたス
タート信号ＳＴを制御クロックＣＬＫに同期して、走査
方向信号ＤＩＲのハイレベル（以下、Ｈと略記する）ま
たはロウレベル（以下、Ｌと略記する）に応じてシフト
方向を決定し、出力端子（ＯＵＴ１〜ＯＵＴＮ）に昇順
あるいは降順に出力する。
タート信号ＳＴを制御クロックＣＬＫに同期して、走査
方向信号ＤＩＲのハイレベル（以下、Ｈと略記する）ま
たはロウレベル（以下、Ｌと略記する）に応じてシフト
方向を決定し、出力端子（ＯＵＴ１〜ＯＵＴＮ）に昇順
あるいは降順に出力する。
【００２２】したがって、本発明の走査回路１１に用い
る双方向シフトレジスタ３は、スタート信号ＳＴを制御
クロックＣＬＫに同期してシフトする際のシフト方向
を、走査方向信号ＤＩＲのＨ／Ｌに応じて決定できるも
のであれば、双方向シフトレジスタの回路構成はどのよ
うなものでも良い。
る双方向シフトレジスタ３は、スタート信号ＳＴを制御
クロックＣＬＫに同期してシフトする際のシフト方向
を、走査方向信号ＤＩＲのＨ／Ｌに応じて決定できるも
のであれば、双方向シフトレジスタの回路構成はどのよ
うなものでも良い。
【００２３】次に、双方向シフトレジスタについて説明
する。双方向シフトレジスタの構成例を図３、図４に示
す。
する。双方向シフトレジスタの構成例を図３、図４に示
す。
【００２４】図３に示す双方向シフトレジスタは、Ｎ個
のＤ−ＦＦより構成されるシフトレジスタ（９０、９
１）と、Ｎ個のセレクタ（１００−１〜１００−Ｎ）で
構成されるシフト方向セレクタ１００を備える。
のＤ−ＦＦより構成されるシフトレジスタ（９０、９
１）と、Ｎ個のセレクタ（１００−１〜１００−Ｎ）で
構成されるシフト方向セレクタ１００を備える。
【００２５】スタート信号ＳＴと制御クロックＣＬＫが
並列接続されたシフトレジスタ９０、９１は、それぞ
れ、出力（Ｑ０−１、Ｑ１−１からＱ０−Ｎ、Ｑ１−
Ｎ）への順にスタート信号ＳＴを制御クロックＣＬＫに
同期してシフトする。
並列接続されたシフトレジスタ９０、９１は、それぞ
れ、出力（Ｑ０−１、Ｑ１−１からＱ０−Ｎ、Ｑ１−
Ｎ）への順にスタート信号ＳＴを制御クロックＣＬＫに
同期してシフトする。
【００２６】シフトレジスタ９０、９１の出力は、シフ
ト方向セレクタ１００に入力され、出力端子（ＯＵＴ１
からＯＵＴＮ）へシフトレジスタ９０、９１のどちらか
が出力されるように、セレクト信号（ＤＩＲ）が並列に
された各セレクタ（１００−１から１００−Ｎ）に接続
されている。
ト方向セレクタ１００に入力され、出力端子（ＯＵＴ１
からＯＵＴＮ）へシフトレジスタ９０、９１のどちらか
が出力されるように、セレクト信号（ＤＩＲ）が並列に
された各セレクタ（１００−１から１００−Ｎ）に接続
されている。
【００２７】このとき、シフトレジスタ９１の出力は、
セレクタ１００−１からセレクタ１００−ＮにＱ１−１
からＱ１−Ｎの順で接続され、シフトレジスタ９０の出
力は、セレクタ１００−１からセレクタ１００−ＮにＱ
０−ＮからＱ０−１の順で接続されている。
セレクタ１００−１からセレクタ１００−ＮにＱ１−１
からＱ１−Ｎの順で接続され、シフトレジスタ９０の出
力は、セレクタ１００−１からセレクタ１００−ＮにＱ
０−ＮからＱ０−１の順で接続されている。
【００２８】この構成により、セレクト信号となる走査
方向信号ＤＩＲにより、出力端子（ＯＵＴ１〜ＯＵＴ
Ｎ）への出力するシフトレジスタを選択するとことによ
り、スタート信号ＳＴを出力端子（ＯＵＴ１〜ＯＵＴ
Ｎ）に昇順あるいは降順にシフトして出力することがで
きる。
方向信号ＤＩＲにより、出力端子（ＯＵＴ１〜ＯＵＴ
Ｎ）への出力するシフトレジスタを選択するとことによ
り、スタート信号ＳＴを出力端子（ＯＵＴ１〜ＯＵＴ
Ｎ）に昇順あるいは降順にシフトして出力することがで
きる。
【００２９】図４に示す双方向シフトレジスタは、スタ
ート信号ＳＴを逐次次段へ遅延転送する、互いに直列接
続された転送部トランスファゲート７０と、遅延転送し
ていくパルス信号の振幅減衰を防ぐフィードバック回路
８０と、フィードバック回路８０の出力をそれぞれ出力
端子（ＯＵＴ１〜ＯＵＴＮ）へ出力するＮ個の出力イン
バータ（８１−１〜８１−Ｎ）と、トランスファゲート
７０とフィードバック回路８０のトランスファゲートを
駆動するクロックを制御クロックＣＬＫより生成するク
ロック生成部５０と、シフト方向を決める走査方向信号
ＤＩＲに応じてＯＮ／ＯＦＦする入力ゲート６０、６１
とを備える。
ート信号ＳＴを逐次次段へ遅延転送する、互いに直列接
続された転送部トランスファゲート７０と、遅延転送し
ていくパルス信号の振幅減衰を防ぐフィードバック回路
８０と、フィードバック回路８０の出力をそれぞれ出力
端子（ＯＵＴ１〜ＯＵＴＮ）へ出力するＮ個の出力イン
バータ（８１−１〜８１−Ｎ）と、トランスファゲート
７０とフィードバック回路８０のトランスファゲートを
駆動するクロックを制御クロックＣＬＫより生成するク
ロック生成部５０と、シフト方向を決める走査方向信号
ＤＩＲに応じてＯＮ／ＯＦＦする入力ゲート６０、６１
とを備える。
【００３０】入力される制御クロックＣＬＫは、クロッ
ク生成部５０で、転送部トランスファゲート７０を駆動
する相補的２相信号クロックＡ，Ｂを生成するために、
偶数段のインバータ５３と奇数段インバータ５４に並列
に接続されている。
ク生成部５０で、転送部トランスファゲート７０を駆動
する相補的２相信号クロックＡ，Ｂを生成するために、
偶数段のインバータ５３と奇数段インバータ５４に並列
に接続されている。
【００３１】また、制御クロックＣＬＫは、クロック生
成部５０で、フィードバック回路のトランスファゲート
８０を駆動する相補的２相信号クロックＣ、Ｄを生成す
るため、偶数段のインバータ５５と奇数段インバータ５
６に並列に接続され、これらのインバータの出力は、走
査方向信号ＤＩＲによってクロックＣ、Ｄの位相を反転
できるように、それぞれＥＸＯＲ（５１、５２）に接続
されている。
成部５０で、フィードバック回路のトランスファゲート
８０を駆動する相補的２相信号クロックＣ、Ｄを生成す
るため、偶数段のインバータ５５と奇数段インバータ５
６に並列に接続され、これらのインバータの出力は、走
査方向信号ＤＩＲによってクロックＣ、Ｄの位相を反転
できるように、それぞれＥＸＯＲ（５１、５２）に接続
されている。
【００３２】入力されるスタート信号ＳＴは、入力ゲー
ト６０、６１に接続され、走査方向信号ＤＩＲの論理レ
ベルに応じて、転送部トランスファゲート７０のトラン
スファゲート（７０−１）、またはトランスファゲート
（７０−（Ｎ＋１））に入力される。入力ゲート６０、
６１は、トランスファゲート６２とインバータ６３を有
し、走査方向信号ＤＩＲの論理レベルに応じて、入力ゲ
ート６０、６１のどちらかが導通、入力ゲート６０、６
１のどちらかがオープンの状態となるように走査方向信
号ＤＩＲに接続されている。
ト６０、６１に接続され、走査方向信号ＤＩＲの論理レ
ベルに応じて、転送部トランスファゲート７０のトラン
スファゲート（７０−１）、またはトランスファゲート
（７０−（Ｎ＋１））に入力される。入力ゲート６０、
６１は、トランスファゲート６２とインバータ６３を有
し、走査方向信号ＤＩＲの論理レベルに応じて、入力ゲ
ート６０、６１のどちらかが導通、入力ゲート６０、６
１のどちらかがオープンの状態となるように走査方向信
号ＤＩＲに接続されている。
【００３３】転送部トランスファゲート７０は（Ｎ＋
１）個のトランスファゲート（７０−１〜７０−（Ｎ＋
１））で構成され、転送部トランスファゲート７０の隣
り合う転送部トランスファゲートがクロックＡ、Ｂによ
って交互にＯＮ／ＯＦＦを繰り返すように、転送部トラ
ンスファゲート７０のトランスファゲートを構成するｐ
チャンネルトランジスタ、ｎチャンネルトランジスタの
各ゲートは、偶数番目と奇数番目で交互にクロックＡ，
Ｂに接続されている。
１）個のトランスファゲート（７０−１〜７０−（Ｎ＋
１））で構成され、転送部トランスファゲート７０の隣
り合う転送部トランスファゲートがクロックＡ、Ｂによ
って交互にＯＮ／ＯＦＦを繰り返すように、転送部トラ
ンスファゲート７０のトランスファゲートを構成するｐ
チャンネルトランジスタ、ｎチャンネルトランジスタの
各ゲートは、偶数番目と奇数番目で交互にクロックＡ，
Ｂに接続されている。
【００３４】フィードバック回路８０は、インバータと
クロックＣ，Ｄによって制御されるトランスファゲート
で構成されている。相補的２相信号クロックＣ，Ｄによ
って、８０−１から８０−Ｎの隣り合うフィードバック
回路のトランスファゲートが交互にＯＮ／ＯＦＦを繰り
返すように、８０−１から８０−Ｎを構成するトランス
ファゲートの各トランジスタのゲートは、偶数番目と奇
数番目で交互にクロックＣ，Ｄに接続されている。
クロックＣ，Ｄによって制御されるトランスファゲート
で構成されている。相補的２相信号クロックＣ，Ｄによ
って、８０−１から８０−Ｎの隣り合うフィードバック
回路のトランスファゲートが交互にＯＮ／ＯＦＦを繰り
返すように、８０−１から８０−Ｎを構成するトランス
ファゲートの各トランジスタのゲートは、偶数番目と奇
数番目で交互にクロックＣ，Ｄに接続されている。
【００３５】次に、本発明の第１の実施の形態の走査回
路１１の動作について説明する。
路１１の動作について説明する。
【００３６】本発明の第１の実施の形態の走査回路１１
は、走査方向検出部２において、外部回路より供給され
るスタートパルスＳＴＩと制御クロックＣＬＫから、ス
タート信号ＳＴと走査方向信号ＤＩＲを生成し、双方向
シフトレジスタ３において、走査方向検出部２で生成さ
れたスタート信号ＳＴ、走査方向信号ＤＩＲによって、
スタート信号ＳＴを制御クロックＣＬＫに同期させ、走
査方向信号ＤＩＲに応じた方向にシフトする。
は、走査方向検出部２において、外部回路より供給され
るスタートパルスＳＴＩと制御クロックＣＬＫから、ス
タート信号ＳＴと走査方向信号ＤＩＲを生成し、双方向
シフトレジスタ３において、走査方向検出部２で生成さ
れたスタート信号ＳＴ、走査方向信号ＤＩＲによって、
スタート信号ＳＴを制御クロックＣＬＫに同期させ、走
査方向信号ＤＩＲに応じた方向にシフトする。
【００３７】そこで、本発明の第１の実施の形態の走査
回路１１の動作を、走査方向検出部２の動作と、双方向
シフトレジスタ３の動作に分けて説明する。
回路１１の動作を、走査方向検出部２の動作と、双方向
シフトレジスタ３の動作に分けて説明する。
【００３８】はじめに、走査方向検出部２の動作を説明
する。本発明の走査回路に入力されるスタートパルスＳ
ＴＩには、走査開始の合図の情報と、正論理か負論理か
による走査方向の情報との二つの情報が含まれる。
する。本発明の走査回路に入力されるスタートパルスＳ
ＴＩには、走査開始の合図の情報と、正論理か負論理か
による走査方向の情報との二つの情報が含まれる。
【００３９】走査方向検出部２では、これらのスタート
パルスＳＴＩに含まれる二つの情報を分離し、走査開始
の合図としてスタート信号ＳＴ、走査方向を決める走査
方向信号ＤＩＲを出力する。
パルスＳＴＩに含まれる二つの情報を分離し、走査開始
の合図としてスタート信号ＳＴ、走査方向を決める走査
方向信号ＤＩＲを出力する。
【００４０】図５にスタートパルスＳＴＩが正論理時の
走査方向検出部２の動作タイミングを、図６にスタート
パルスＳＴＩが負論理時の走査方向検出部２の動作タイ
ミングを示す。このとき、図５、図６の時刻Ｔ５−０、
Ｔ６−０におけるＤ−ＦＦ２０〜２２の出力Ｑ１〜Ｑ３
の初期状態はＬとする。
走査方向検出部２の動作タイミングを、図６にスタート
パルスＳＴＩが負論理時の走査方向検出部２の動作タイ
ミングを示す。このとき、図５、図６の時刻Ｔ５−０、
Ｔ６−０におけるＤ−ＦＦ２０〜２２の出力Ｑ１〜Ｑ３
の初期状態はＬとする。
【００４１】走査方向信号ＤＩＲの生成には、スタート
パルスＳＴＩのパルス幅ＳＴＷは、正論理、負論理どち
らでも一定であることを利用する。
パルスＳＴＩのパルス幅ＳＴＷは、正論理、負論理どち
らでも一定であることを利用する。
【００４２】スタートパルスＳＴＩの分岐ＳＴＩ３をＤ
‐ＦＦ２０、２１によって制御クロックＣＬＫの立ち上
がりに同期してシフトし、図５、図６に示すように、時
刻Ｔ５−１、Ｔ６−１で変化したスタートパルスＳＴＩ
の状態が、パルス幅ＳＴＷ以上遅れて時刻Ｔ５−２、Ｔ
６−２で出力Ｑ２に出力される。
‐ＦＦ２０、２１によって制御クロックＣＬＫの立ち上
がりに同期してシフトし、図５、図６に示すように、時
刻Ｔ５−１、Ｔ６−１で変化したスタートパルスＳＴＩ
の状態が、パルス幅ＳＴＷ以上遅れて時刻Ｔ５−２、Ｔ
６−２で出力Ｑ２に出力される。
【００４３】出力Ｑ２は、スタートパルスＳＴＩに対し
てパルス幅ＳＴＷ以上遅れているので、時刻Ｔ５−２、
Ｔ６−２において走査開始の合図となるスタートパルス
ＳＴＩの変化は終了している。
てパルス幅ＳＴＷ以上遅れているので、時刻Ｔ５−２、
Ｔ６−２において走査開始の合図となるスタートパルス
ＳＴＩの変化は終了している。
【００４４】この走査開始合図終了後のスタートパルス
ＳＴＩの状態を、出力Ｑ２の立ち上がりタイミングでＤ
−ＦＦ２２によって検出し、出力Ｑ３に出力する。
ＳＴＩの状態を、出力Ｑ２の立ち上がりタイミングでＤ
−ＦＦ２２によって検出し、出力Ｑ３に出力する。
【００４５】スタートパルスＳＴＩが正論理時には、図
５に示すように時刻Ｔ５−２で出力Ｑ２が立ち上がり、
出力Ｑ３にＬが出力され、スタートパルスＳＴＩが負論
理時には、図６に示すように時刻Ｔ６−３で出力Ｑ２が
立ち上がり、出力Ｑ３にＨが出力される。この出力Ｑ３
を走査方向信号ＤＩＲとして出力する。
５に示すように時刻Ｔ５−２で出力Ｑ２が立ち上がり、
出力Ｑ３にＬが出力され、スタートパルスＳＴＩが負論
理時には、図６に示すように時刻Ｔ６−３で出力Ｑ２が
立ち上がり、出力Ｑ３にＨが出力される。この出力Ｑ３
を走査方向信号ＤＩＲとして出力する。
【００４６】Ｄ−ＦＦ２２の出力Ｑ３は、次に出力Ｑ２
が立ち上がるまで変化せず、時刻Ｔ５−４、Ｔ６−４
に、再び、スタートパルスＳＴＩが変化すると、時刻Ｔ
５−１から時刻Ｔ５−２、時刻Ｔ６−１から時刻Ｔ６−
３の動作が繰り返される。
が立ち上がるまで変化せず、時刻Ｔ５−４、Ｔ６−４
に、再び、スタートパルスＳＴＩが変化すると、時刻Ｔ
５−１から時刻Ｔ５−２、時刻Ｔ６−１から時刻Ｔ６−
３の動作が繰り返される。
【００４７】また、走査方向によって論理反転するスタ
ートパルスＳＴＩを、そのまま、双方向シフトレジスタ
に入力すると、双方向シフトレジスタの出力ＯＵＴ１〜
ＯＵＴＮの論理レベルもスタートパルスＳＴＩに応じて
反転してしまう。
ートパルスＳＴＩを、そのまま、双方向シフトレジスタ
に入力すると、双方向シフトレジスタの出力ＯＵＴ１〜
ＯＵＴＮの論理レベルもスタートパルスＳＴＩに応じて
反転してしまう。
【００４８】これを防ぐために、スタートパルスＳＴＩ
の分岐ＳＴＩ１と出力Ｑ３のＥＸＯＲをとり、図６に示
すスタートパルスＳＴＩが負論理の場合も正論理となる
スタート信号ＳＴを生成する。
の分岐ＳＴＩ１と出力Ｑ３のＥＸＯＲをとり、図６に示
すスタートパルスＳＴＩが負論理の場合も正論理となる
スタート信号ＳＴを生成する。
【００４９】図６に示すように、時刻Ｔ６−０におい
て、Ｄ−ＦＦ２０〜２２の出力Ｑ１〜Ｑ３の初期状態が
Ｌであるため、時刻Ｔ６−０から時刻Ｔ６−３までの間
は、スタート信号ＳＴにスタートパルスＳＴＩの状態が
負論理のまま出力されてしまうが、時刻Ｔ６−３におい
て、出力Ｑ３がＨに変化した以後は、出力Ｑ３とスター
トパルスＳＴＩのＥＸＯＲによって、スタートパルスＳ
ＴＩの反転信号がスタート信号ＳＴに出力されるため、
スタート信号ＳＴは正論理となる。
て、Ｄ−ＦＦ２０〜２２の出力Ｑ１〜Ｑ３の初期状態が
Ｌであるため、時刻Ｔ６−０から時刻Ｔ６−３までの間
は、スタート信号ＳＴにスタートパルスＳＴＩの状態が
負論理のまま出力されてしまうが、時刻Ｔ６−３におい
て、出力Ｑ３がＨに変化した以後は、出力Ｑ３とスター
トパルスＳＴＩのＥＸＯＲによって、スタートパルスＳ
ＴＩの反転信号がスタート信号ＳＴに出力されるため、
スタート信号ＳＴは正論理となる。
【００５０】図７に、図１に示した走査回路が動作中に
走査方向を変えるため、スタートパルスＳＴＩが正論理
から負論理となり、再び負論理から正論理へと変化する
ときの走査方向検出部の動作タイミングを示す。
走査方向を変えるため、スタートパルスＳＴＩが正論理
から負論理となり、再び負論理から正論理へと変化する
ときの走査方向検出部の動作タイミングを示す。
【００５１】図７のｆ１〜ｆ５は、スタートパルスＳＴ
Ｉの周期を示す。走査開始の合図となるスタートパルス
ＳＴＩの周期は、本来、本走査回路を用いる表示装置に
よって決定されるもので、図７において、スタートパル
スＳＴＩの周期を制御クロックＣＬＫの５周期分にして
あるのは、説明の便宜上にすぎない。
Ｉの周期を示す。走査開始の合図となるスタートパルス
ＳＴＩの周期は、本来、本走査回路を用いる表示装置に
よって決定されるもので、図７において、スタートパル
スＳＴＩの周期を制御クロックＣＬＫの５周期分にして
あるのは、説明の便宜上にすぎない。
【００５２】また、図７の時刻Ｔ７−０におけるＤ−Ｆ
Ｆ２０〜２２の出力Ｑ１〜Ｑ３の初期状態はＬとする。
周期ｆ１の期間、スタートパルスＳＴＩは正論理であ
り、走査方向検出部は、先に図５によって説明した通り
に動作し、走査方向信号ＤＩＲはＬであり、時刻Ｔ７−
１でスタート信号ＳＴを正論理で出力する。
Ｆ２０〜２２の出力Ｑ１〜Ｑ３の初期状態はＬとする。
周期ｆ１の期間、スタートパルスＳＴＩは正論理であ
り、走査方向検出部は、先に図５によって説明した通り
に動作し、走査方向信号ＤＩＲはＬであり、時刻Ｔ７−
１でスタート信号ＳＴを正論理で出力する。
【００５３】周期ｆ２の期間、時刻Ｔ７−２において、
スタートパルスＳＴＩが正論理で入力された後、時刻Ｔ
７−３でスタートパルスＳＴＩが正論理から負論理へと
変化すると、この変化がＤ‐ＦＦ２０、２１によって遅
延され、時刻Ｔ７−４で出力Ｑ２が立ち上がる。
スタートパルスＳＴＩが正論理で入力された後、時刻Ｔ
７−３でスタートパルスＳＴＩが正論理から負論理へと
変化すると、この変化がＤ‐ＦＦ２０、２１によって遅
延され、時刻Ｔ７−４で出力Ｑ２が立ち上がる。
【００５４】時刻Ｔ７−４の出力Ｑ２の立ち上がりによ
って、このときのスタートパルスＳＴＩ状態が出力Ｑ３
に出力されるため、走査方向信号ＤＩＲはＨに変化す
る。
って、このときのスタートパルスＳＴＩ状態が出力Ｑ３
に出力されるため、走査方向信号ＤＩＲはＨに変化す
る。
【００５５】また、時刻Ｔ７−３でスタートパルスＳＴ
Ｉが正論理から負論理へと変化したときは、出力Ｑ３は
Ｌを維持しているため、出力Ｑ３とスタートパルスＳＴ
ＩのＥＸＯＲにより、スタート信号ＳＴはＬからＨに変
化するが、時刻Ｔ７−４で出力Ｑ３がＨになると、スタ
ート信号ＳＴにはスタートパルスＳＴＩの論理反転が出
力される。
Ｉが正論理から負論理へと変化したときは、出力Ｑ３は
Ｌを維持しているため、出力Ｑ３とスタートパルスＳＴ
ＩのＥＸＯＲにより、スタート信号ＳＴはＬからＨに変
化するが、時刻Ｔ７−４で出力Ｑ３がＨになると、スタ
ート信号ＳＴにはスタートパルスＳＴＩの論理反転が出
力される。
【００５６】そして、周期ｆ３の期間、時刻Ｔ７−５に
おいて、負論理のスタートパルスＳＴＩが走査開始の合
図として入力されると、時刻Ｔ７−４以後、出力Ｑ２の
立ち上がりはなく、出力Ｑ３はＨを保っているため、ス
タート信号ＳＴが正論理で出力される。
おいて、負論理のスタートパルスＳＴＩが走査開始の合
図として入力されると、時刻Ｔ７−４以後、出力Ｑ２の
立ち上がりはなく、出力Ｑ３はＨを保っているため、ス
タート信号ＳＴが正論理で出力される。
【００５７】また、周期ｆ３の期間、スタートパルスＳ
ＴＩは負論理であるため、出力Ｑ３には、時刻Ｔ７−６
で再びＨが出力されるため、走査方向信号ＤＩＲはＨの
状態を維持し、スタート信号ＳＴにはスタートパルスＳ
ＴＩの論理反転が出力され続ける。
ＴＩは負論理であるため、出力Ｑ３には、時刻Ｔ７−６
で再びＨが出力されるため、走査方向信号ＤＩＲはＨの
状態を維持し、スタート信号ＳＴにはスタートパルスＳ
ＴＩの論理反転が出力され続ける。
【００５８】周期ｆ４の期間、時刻Ｔ７−７において、
スタートパルスＳＴＩが負論理で入力された後、時刻Ｔ
７−８でスタートパルスＳＴＩが負論理から正論理へと
変化すると、この変化がＤ‐ＦＦ２０、２１によって遅
延され、時刻Ｔ７−９で出力Ｑ２が立ち下がる。
スタートパルスＳＴＩが負論理で入力された後、時刻Ｔ
７−８でスタートパルスＳＴＩが負論理から正論理へと
変化すると、この変化がＤ‐ＦＦ２０、２１によって遅
延され、時刻Ｔ７−９で出力Ｑ２が立ち下がる。
【００５９】出力Ｑ３は、出力Ｑ２の立ち上がりによっ
て、スタートパルスＳＴＩの状態を出力するために、周
期ｆ４の期間、時刻Ｔ７−８でスタートパルスＳＴＩが
負論理から正論理へと変化した以後、出力Ｑ２が立ち上
がることがないため、出力Ｑ３は、以前のＨを維持し続
け、走査方向信号ＤＩＲはＨの状態、スタート信号ＳＴ
には、スタートパルスＳＴＩの論理反転が出力され続け
る。
て、スタートパルスＳＴＩの状態を出力するために、周
期ｆ４の期間、時刻Ｔ７−８でスタートパルスＳＴＩが
負論理から正論理へと変化した以後、出力Ｑ２が立ち上
がることがないため、出力Ｑ３は、以前のＨを維持し続
け、走査方向信号ＤＩＲはＨの状態、スタート信号ＳＴ
には、スタートパルスＳＴＩの論理反転が出力され続け
る。
【００６０】周期ｆ５の期間、時刻Ｔ７−１０でスター
トパルスＳＴＩが正論理で入力されると、時刻Ｔ７−１
１で、出力Ｑ２が立ち上がり、このときのスタートパル
スＳＴＩの状態Ｌを出力Ｑ３に出力するので、時刻Ｔ７
−１１で走査方向信号ＤＩＲはＬとなる。また、スター
ト信号ＳＴも、出力Ｑ３がＬになった時刻Ｔ７−１１よ
り、入力される正論理のスタートパルスＳＴＩが正論理
まま出力されるようになる。
トパルスＳＴＩが正論理で入力されると、時刻Ｔ７−１
１で、出力Ｑ２が立ち上がり、このときのスタートパル
スＳＴＩの状態Ｌを出力Ｑ３に出力するので、時刻Ｔ７
−１１で走査方向信号ＤＩＲはＬとなる。また、スター
ト信号ＳＴも、出力Ｑ３がＬになった時刻Ｔ７−１１よ
り、入力される正論理のスタートパルスＳＴＩが正論理
まま出力されるようになる。
【００６１】周期ｆ５の期間、スタートパルスＳＴＩの
論理反転がないので、以後、出力Ｑ３のＬは維持され、
時刻Ｔ７−１２でスタートパルスＳＴＩが正論理で入力
されると、スタート信号ＳＴは正論理となり、走査方向
信号ＤＩＲもＬである。
論理反転がないので、以後、出力Ｑ３のＬは維持され、
時刻Ｔ７−１２でスタートパルスＳＴＩが正論理で入力
されると、スタート信号ＳＴは正論理となり、走査方向
信号ＤＩＲもＬである。
【００６２】これまでの説明より、本発明の走査回路
は、走査方向の切り替えに、長い場合で、スタートパル
スＳＴＩの２周期分を要することが明らかである。
は、走査方向の切り替えに、長い場合で、スタートパル
スＳＴＩの２周期分を要することが明らかである。
【００６３】しかしながら、本走査回路を用いる表示装
置において、走査方向を切り換える時間は、画面を上
下、左右の切り換える時間となるので、使用上は十分で
ある。
置において、走査方向を切り換える時間は、画面を上
下、左右の切り換える時間となるので、使用上は十分で
ある。
【００６４】次に、図１に示す本発明の走査回路に用い
る双方向シフトレジスタ３の動作を説明する。
る双方向シフトレジスタ３の動作を説明する。
【００６５】双方向シフトレジスタ３は、走査方向信号
ＤＩＲによって、双方向にシフトが可能であり、以後、
スタート信号ＳＴが出力端子ＯＵＴ１から出力端子ＯＵ
ＴＮへと昇順に逐次転送される場合を右シフト、スター
ト信号ＳＴが、出力端子ＯＵＴＮから出力端子ＯＵＴ１
へと降順に逐次転送される場合を左シフトとする。
ＤＩＲによって、双方向にシフトが可能であり、以後、
スタート信号ＳＴが出力端子ＯＵＴ１から出力端子ＯＵ
ＴＮへと昇順に逐次転送される場合を右シフト、スター
ト信号ＳＴが、出力端子ＯＵＴＮから出力端子ＯＵＴ１
へと降順に逐次転送される場合を左シフトとする。
【００６６】図３に構成を示す双方向シフトレジスタの
動作を説明する。図３の双方向シフトレジスタは、シフ
ト方向セレクタ１００に入力する走査方向信号ＤＩＲに
よって、Ｎ個のＤ−ＦＦから構成される二つのシフトレ
ジスタ９０と９１の出力のどちらかを、出力端子ＯＵＴ
１から出力端子ＯＵＴＮへ出力することに双方向シフト
を可能にしたものである。
動作を説明する。図３の双方向シフトレジスタは、シフ
ト方向セレクタ１００に入力する走査方向信号ＤＩＲに
よって、Ｎ個のＤ−ＦＦから構成される二つのシフトレ
ジスタ９０と９１の出力のどちらかを、出力端子ＯＵＴ
１から出力端子ＯＵＴＮへ出力することに双方向シフト
を可能にしたものである。
【００６７】図８に、右シフト時のタイミングチャート
を示す。走査方向信号ＤＩＲがＬのとき、セレクタ１０
０−１〜１００−Ｎによって、シフトレジスタ９１の出
力Ｑ１−１から出力Ｑ１−Ｎがそれぞれ出力端子ＯＵＴ
１〜出力端子ＯＵＴＮの順に接続され、図３の双方向シ
フトレジスタは、右シフトとなる。
を示す。走査方向信号ＤＩＲがＬのとき、セレクタ１０
０−１〜１００−Ｎによって、シフトレジスタ９１の出
力Ｑ１−１から出力Ｑ１−Ｎがそれぞれ出力端子ＯＵＴ
１〜出力端子ＯＵＴＮの順に接続され、図３の双方向シ
フトレジスタは、右シフトとなる。
【００６８】図９に、左シフト時のタイミングチャート
を示す。走査方向信号ＤＩＲがＨのとき、セレクタ１０
０−１〜１００−Ｎによって、シフトレジスタ９０の出
力Ｑ０−Ｎから出力Ｑ０−１がそれぞれ出力端子ＯＵＴ
１〜出力端子ＯＵＴＮの順に接続され、図３の双方向シ
フトレジスタは、左シフトとなる。
を示す。走査方向信号ＤＩＲがＨのとき、セレクタ１０
０−１〜１００−Ｎによって、シフトレジスタ９０の出
力Ｑ０−Ｎから出力Ｑ０−１がそれぞれ出力端子ＯＵＴ
１〜出力端子ＯＵＴＮの順に接続され、図３の双方向シ
フトレジスタは、左シフトとなる。
【００６９】次に、図４に示す双方向シフトレジスタの
動作を、図１０、図１１に示すタイミングチャートを参
照して説明する。
動作を、図１０、図１１に示すタイミングチャートを参
照して説明する。
【００７０】図４に示す双方向シフトレジスタは、走査
方向信号ＤＩＲがＬのとき右シフト動作を行う。図１０
に、右シフト時のタイミングチャートを示す。
方向信号ＤＩＲがＬのとき右シフト動作を行う。図１０
に、右シフト時のタイミングチャートを示す。
【００７１】入力された制御クロックと、走査方向信号
ＤＩＲ（＝Ｌ）から、クロック生成部５０によって、図
１０に示す通り制御クロックＣＬＫに対して信号Ａと信
号Ｃが同相、信号Ｂと信号Ｄが逆相となるクロック
（Ａ、Ｂ、Ｃ、Ｄ）が生成される。
ＤＩＲ（＝Ｌ）から、クロック生成部５０によって、図
１０に示す通り制御クロックＣＬＫに対して信号Ａと信
号Ｃが同相、信号Ｂと信号Ｄが逆相となるクロック
（Ａ、Ｂ、Ｃ、Ｄ）が生成される。
【００７２】また、走査方向信号ＤＩＲがＬにより、入
力ゲート６０が導通、６１が非道通となるため、スター
ト信号ＳＴはトランスファゲート７０−１に入力され
る。
力ゲート６０が導通、６１が非道通となるため、スター
ト信号ＳＴはトランスファゲート７０−１に入力され
る。
【００７３】図１０に示すように、走査開始の合図とし
てスタート信号ＳＴが、時刻Ｔ１０−０からパルス幅Ｓ
ＴＷの間でＨとなると、時刻Ｔ１０−１でクロックＡ，
Ｂにより転送部トランスファゲート７０−１はＯＦＦか
らＯＮとなり、また、クロックＣ，Ｄによりフィードバ
ック回路８０−１はＯＦＦなので、時刻Ｔ１０−１以
後、フィードバック回路のインバータと出力インバータ
を経て、出力端子ＯＵＴ１にスタート信号ＳＴが出力さ
れる。
てスタート信号ＳＴが、時刻Ｔ１０−０からパルス幅Ｓ
ＴＷの間でＨとなると、時刻Ｔ１０−１でクロックＡ，
Ｂにより転送部トランスファゲート７０−１はＯＦＦか
らＯＮとなり、また、クロックＣ，Ｄによりフィードバ
ック回路８０−１はＯＦＦなので、時刻Ｔ１０−１以
後、フィードバック回路のインバータと出力インバータ
を経て、出力端子ＯＵＴ１にスタート信号ＳＴが出力さ
れる。
【００７４】次に、時刻Ｔ１０−２で、転送部トランス
ファゲート７０−２がＯＦＦからＯＮとなり、出力端子
ＯＵＴ１のパルス信号の遅延転送が行われる。また、時
刻Ｔ１０−２において、転送部トランスファゲート７０
−１はＯＮからＯＦＦになるが、このとき、フィードバ
ック回路８０−１がＯＦＦからＯＮとなり、出力端子Ｏ
ＵＴ１のパルス信号の振幅が減衰するのを防ぐ。
ファゲート７０−２がＯＦＦからＯＮとなり、出力端子
ＯＵＴ１のパルス信号の遅延転送が行われる。また、時
刻Ｔ１０−２において、転送部トランスファゲート７０
−１はＯＮからＯＦＦになるが、このとき、フィードバ
ック回路８０−１がＯＦＦからＯＮとなり、出力端子Ｏ
ＵＴ１のパルス信号の振幅が減衰するのを防ぐ。
【００７５】次に、時刻Ｔ１０−３で出力端子ＯＵＴ２
から出力端子ＯＵＴ３へのパルス信号の遅延転送が行わ
れる。また、時刻Ｔ１０−３において、転送部トランス
ファゲート７０−１がＯＮ、転送部トランスファゲート
７０−２がＯＦＦとなるので、出力端子ＯＵＴ１は、再
び、スタート信号ＳＴの状態が出力される。
から出力端子ＯＵＴ３へのパルス信号の遅延転送が行わ
れる。また、時刻Ｔ１０−３において、転送部トランス
ファゲート７０−１がＯＮ、転送部トランスファゲート
７０−２がＯＦＦとなるので、出力端子ＯＵＴ１は、再
び、スタート信号ＳＴの状態が出力される。
【００７６】以上の動作の繰り返しにより、制御クロッ
クＣＬＫに同期したスタート信号ＳＴが出力端子ＯＵＴ
１から出力端子ＯＵＴＮの順に出力される。
クＣＬＫに同期したスタート信号ＳＴが出力端子ＯＵＴ
１から出力端子ＯＵＴＮの順に出力される。
【００７７】また、図４に示す双方向シフトレジスタ
は、走査方向信号ＤＩＲがＨのとき左シフト動作を行
う。図１１に左シフト時のタイミングチャートを示す。
は、走査方向信号ＤＩＲがＨのとき左シフト動作を行
う。図１１に左シフト時のタイミングチャートを示す。
【００７８】入力された制御クロックと、走査方向信号
ＤＩＲ（＝Ｈ）から、クロック生成部５０によって、図
１１に示す通り制御クロックＣＬＫに対して、信号Ａと
信号Ｄが同相、信号Ｂと信号Ｃが逆相となるクロック
（Ａ、Ｂ、Ｃ、Ｄ）が生成される。
ＤＩＲ（＝Ｈ）から、クロック生成部５０によって、図
１１に示す通り制御クロックＣＬＫに対して、信号Ａと
信号Ｄが同相、信号Ｂと信号Ｃが逆相となるクロック
（Ａ、Ｂ、Ｃ、Ｄ）が生成される。
【００７９】また、走査方向信号ＤＩＲがＨにより、入
力ゲート６１が導通、入力ゲート６０が非道通となるた
め、スタート信号ＳＴはトランスファゲート７０−（Ｎ
＋１）に入力される。
力ゲート６１が導通、入力ゲート６０が非道通となるた
め、スタート信号ＳＴはトランスファゲート７０−（Ｎ
＋１）に入力される。
【００８０】図１１に示すように、走査開始の合図とし
てスタート信号ＳＴが、時刻Ｔ１１−０からパルス幅Ｓ
ＴＷの間でＨとなると、時刻Ｔ１１−１でクロックＡ，
Ｂにより転送部トランスファゲート（７０−（Ｎ＋
１））はＯＦＦからＯＮとなり、また、クロックＣ，Ｄ
によりフィードバック回路（８０−Ｎ）はＯＦＦなの
で、時刻Ｔ１１−１以後、フィードバック回路のインバ
ータと出力インバータを経て、出力端子ＯＵＴＮにスタ
ート信号ＳＴが出力される。
てスタート信号ＳＴが、時刻Ｔ１１−０からパルス幅Ｓ
ＴＷの間でＨとなると、時刻Ｔ１１−１でクロックＡ，
Ｂにより転送部トランスファゲート（７０−（Ｎ＋
１））はＯＦＦからＯＮとなり、また、クロックＣ，Ｄ
によりフィードバック回路（８０−Ｎ）はＯＦＦなの
で、時刻Ｔ１１−１以後、フィードバック回路のインバ
ータと出力インバータを経て、出力端子ＯＵＴＮにスタ
ート信号ＳＴが出力される。
【００８１】次に、時刻Ｔ１１−２で、トランスファゲ
ート（７０−Ｎ）がＯＦＦからＯＮとなり、出力端子Ｏ
ＵＴＮのパルス信号の遅延転送が行われる。また、時刻
Ｔ１１−２において、トランスファゲート（７０−（Ｎ
＋１））はＯＮからＯＦＦになるが、このとき、フィー
ドバック回路８０−ＮがＯＦＦからＯＮとなり、出力端
子ＯＵＴＮのパルス信号の振幅が減衰するのを防ぐ。
ート（７０−Ｎ）がＯＦＦからＯＮとなり、出力端子Ｏ
ＵＴＮのパルス信号の遅延転送が行われる。また、時刻
Ｔ１１−２において、トランスファゲート（７０−（Ｎ
＋１））はＯＮからＯＦＦになるが、このとき、フィー
ドバック回路８０−ＮがＯＦＦからＯＮとなり、出力端
子ＯＵＴＮのパルス信号の振幅が減衰するのを防ぐ。
【００８２】次に、時刻Ｔ１１−３で出力端子ＯＵＴ
（Ｎ−１）から出力端子ＯＵＴ（Ｎ−２）へのパルス信
号の遅延転送が行われる。また、時刻Ｔ１１−３におい
て、トランスファゲート（７０−（Ｎ＋１））がＯＮ、
トランスファゲート（７０−Ｎ）がＯＦＦとなるので、
出力端子ＯＵＴＮは、再びスタート信号ＳＴの状態が出
力される。
（Ｎ−１）から出力端子ＯＵＴ（Ｎ−２）へのパルス信
号の遅延転送が行われる。また、時刻Ｔ１１−３におい
て、トランスファゲート（７０−（Ｎ＋１））がＯＮ、
トランスファゲート（７０−Ｎ）がＯＦＦとなるので、
出力端子ＯＵＴＮは、再びスタート信号ＳＴの状態が出
力される。
【００８３】以上の動作の繰り返しにより、制御クロッ
クＣＬＫに同期したスタート信号ＳＴが出力端子ＯＵＴ
Ｎから出力端子ＯＵＴ１の順に出力される。
クＣＬＫに同期したスタート信号ＳＴが出力端子ＯＵＴ
Ｎから出力端子ＯＵＴ１の順に出力される。
【００８４】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００８５】本発明の第２の実施の形態の構成を図２に
示す。これは、図１で示した本発明の第１の実施の形態
の走査方向検出部２の構成を変えたものであり、双方向
シフトレジスタ３の構成は、本発明の第１の実施の形態
と同一である。
示す。これは、図１で示した本発明の第１の実施の形態
の走査方向検出部２の構成を変えたものであり、双方向
シフトレジスタ３の構成は、本発明の第１の実施の形態
と同一である。
【００８６】図２を参照すると、走査方向検出部２０２
は、クロックの立ち上がりエッジで出力が変化するＤ−
ＦＦ２０〜２２及び２４と、クロックの立下りエッジで
出力が変化するＤ−ＦＦ２３と、ＥＸＯＲゲート３０、
３１を備える。
は、クロックの立ち上がりエッジで出力が変化するＤ−
ＦＦ２０〜２２及び２４と、クロックの立下りエッジで
出力が変化するＤ−ＦＦ２３と、ＥＸＯＲゲート３０、
３１を備える。
【００８７】走査方向検出部２０２に入力されたスター
トパルスＳＴＩは、信号ＳＴＩ１〜信号ＳＴＩ３の三つ
に分岐され、そのうちの一つの信号ＳＴＩ３は、Ｄ−Ｆ
Ｆ２０、Ｄ‐ＦＦ２１によって構成された２段のシフレ
ジスタに入力され、制御クロックＣＬＫの立ち上がりに
同期してシフトされ、出力Ｑ２に出力される。
トパルスＳＴＩは、信号ＳＴＩ１〜信号ＳＴＩ３の三つ
に分岐され、そのうちの一つの信号ＳＴＩ３は、Ｄ−Ｆ
Ｆ２０、Ｄ‐ＦＦ２１によって構成された２段のシフレ
ジスタに入力され、制御クロックＣＬＫの立ち上がりに
同期してシフトされ、出力Ｑ２に出力される。
【００８８】出力Ｑ２は、信号ＳＴＩ２がＤ端子に接続
されたＤ−ＦＦ２２と、信号ＳＴＩ２がＤ端子に接続さ
れたＤ−ＦＦ２３のクロックに並列に接続される。Ｄ−
ＦＦ２２の出力Ｑ３と、Ｄ−ＦＦ２３の出力Ｑ４は、Ｅ
ＸＯＲゲート３１に入力され、ＥＸＯＲゲート３１の出
力３２は、信号ＳＴＩ２がＤ端子に接続されたＤ−ＦＦ
２４のクロックに接続される。
されたＤ−ＦＦ２２と、信号ＳＴＩ２がＤ端子に接続さ
れたＤ−ＦＦ２３のクロックに並列に接続される。Ｄ−
ＦＦ２２の出力Ｑ３と、Ｄ−ＦＦ２３の出力Ｑ４は、Ｅ
ＸＯＲゲート３１に入力され、ＥＸＯＲゲート３１の出
力３２は、信号ＳＴＩ２がＤ端子に接続されたＤ−ＦＦ
２４のクロックに接続される。
【００８９】ＥＸＯＲゲート３１の出力３２の立ち上が
りでスタートパルスＳＴＩの論理状態が出力Ｑ５に出力
され、この出力Ｑ５は、走査方向信号ＤＩＲとして走査
方向検出部２０２より出力される。
りでスタートパルスＳＴＩの論理状態が出力Ｑ５に出力
され、この出力Ｑ５は、走査方向信号ＤＩＲとして走査
方向検出部２０２より出力される。
【００９０】また、出力Ｑ５は、スタートパルスＳＴＩ
の分岐信号ＳＴＩ１が接続されたＥＸＯＲゲート３０に
接続される。このＥＸＯＲゲート３０は、走査方向に応
じて正論理、負論理と変化するスタートパルスＳＴＩ
を、正論理時には正論理で出力し、負論理時には、出力
Ｑ３の変化に応じて、正論理にして出力する。
の分岐信号ＳＴＩ１が接続されたＥＸＯＲゲート３０に
接続される。このＥＸＯＲゲート３０は、走査方向に応
じて正論理、負論理と変化するスタートパルスＳＴＩ
を、正論理時には正論理で出力し、負論理時には、出力
Ｑ３の変化に応じて、正論理にして出力する。
【００９１】ＥＸＯＲゲート３０の出力は、正論理の走
査開始のスタート信号ＳＴとして、双方向シフレジスタ
３に入力される。スタート信号ＳＴ、走査方向信号ＤＩ
Ｒ、制御クロックＣＬＫが、双方向シフトレジスタ３に
入力される。
査開始のスタート信号ＳＴとして、双方向シフレジスタ
３に入力される。スタート信号ＳＴ、走査方向信号ＤＩ
Ｒ、制御クロックＣＬＫが、双方向シフトレジスタ３に
入力される。
【００９２】次に、本発明の第２の実施の形態の動作に
ついて説明する。
ついて説明する。
【００９３】本発明の走査回路の動作は、走査方向検出
部２０２の動作と、双方向シフトレジスタ３の動作に分
かれる。図２の双方向シフトレジスタ３の動作は、本発
明の第１の実施の形態で述べたものと同じであるので、
その詳細な説明は省略し、ここでは、図２の走査方向検
出部２０２の動作を説明する。
部２０２の動作と、双方向シフトレジスタ３の動作に分
かれる。図２の双方向シフトレジスタ３の動作は、本発
明の第１の実施の形態で述べたものと同じであるので、
その詳細な説明は省略し、ここでは、図２の走査方向検
出部２０２の動作を説明する。
【００９４】図１２にスタートパルスＳＴＩが正論理時
の走査方向検出部の動作タイミングを、図１３にスター
トパルスＳＴＩが負論理時の走査方向検出部の動作タイ
ミングを示す。このとき、図１２、図１３の時刻Ｔ１２
−０、Ｔ１３−０におけるＤ−ＦＦ２０〜２４の出力Ｑ
１〜Ｑ５の初期状態はＬとする。
の走査方向検出部の動作タイミングを、図１３にスター
トパルスＳＴＩが負論理時の走査方向検出部の動作タイ
ミングを示す。このとき、図１２、図１３の時刻Ｔ１２
−０、Ｔ１３−０におけるＤ−ＦＦ２０〜２４の出力Ｑ
１〜Ｑ５の初期状態はＬとする。
【００９５】図１２、図１３に示すように、スタートパ
ルスＳＴＩが入力されると、スタートパルスＳＴＩの分
岐信号ＳＴＩ３がＤ‐ＦＦ２０、２１によって制御クロ
ックＣＬＫの立ち上がりに同期してシフトし、時刻Ｔ１
２−１、Ｔ１３−１で変化したスタートパルスＳＴＩの
状態が、パルス幅ＳＴＷ以上遅れて、時刻Ｔ１２−２、
Ｔ１３−２で出力Ｑ２に出力される。
ルスＳＴＩが入力されると、スタートパルスＳＴＩの分
岐信号ＳＴＩ３がＤ‐ＦＦ２０、２１によって制御クロ
ックＣＬＫの立ち上がりに同期してシフトし、時刻Ｔ１
２−１、Ｔ１３−１で変化したスタートパルスＳＴＩの
状態が、パルス幅ＳＴＷ以上遅れて、時刻Ｔ１２−２、
Ｔ１３−２で出力Ｑ２に出力される。
【００９６】図１２に動作タイミングを示すスタートパ
ルスＳＴＩが正論理のとき、出力Ｑ２は時刻Ｔ１２−２
で立ち上がり、時刻Ｔ１２−３で立ち下がる。この出力
Ｑ２の立ち上がり時刻Ｔ１２−２において、出力Ｑ３に
スタートパルスＳＴＩの状態が出力され、出力Ｑ２の立
ち下がり時刻Ｔ１２−３において、出力Ｑ４にスタート
パルスＳＴＩの状態が出力される。
ルスＳＴＩが正論理のとき、出力Ｑ２は時刻Ｔ１２−２
で立ち上がり、時刻Ｔ１２−３で立ち下がる。この出力
Ｑ２の立ち上がり時刻Ｔ１２−２において、出力Ｑ３に
スタートパルスＳＴＩの状態が出力され、出力Ｑ２の立
ち下がり時刻Ｔ１２−３において、出力Ｑ４にスタート
パルスＳＴＩの状態が出力される。
【００９７】時刻Ｔ１２−２、Ｔ１２−３において、ス
タートパルスＳＴＩはＬであるため、出力Ｑ３、Ｑ４と
もに初期状態Ｌのまま変化せず、これに伴いＥＸＯＲ３
１の出力もＬである。
タートパルスＳＴＩはＬであるため、出力Ｑ３、Ｑ４と
もに初期状態Ｌのまま変化せず、これに伴いＥＸＯＲ３
１の出力もＬである。
【００９８】したがって、ＥＸＯＲ３１の出力３２も変
化しないため、Ｄ−ＦＦ２４の出力Ｑ５は初期状態のＬ
を維持しつづける。
化しないため、Ｄ−ＦＦ２４の出力Ｑ５は初期状態のＬ
を維持しつづける。
【００９９】時刻Ｔ１２−４で、再び正論理のスタート
パルスＳＴＩが入力されるが、前述の動作が同様に繰り
返され、出力Ｑ５はＬの状態のままであり、走査方向信
号ＤＩＲとして出力される。また、図１２において、出
力Ｑ５は常にＬなので、スタート信号ＳＴは、スタート
パルスＳＴＩと同じ正論理で出力される。
パルスＳＴＩが入力されるが、前述の動作が同様に繰り
返され、出力Ｑ５はＬの状態のままであり、走査方向信
号ＤＩＲとして出力される。また、図１２において、出
力Ｑ５は常にＬなので、スタート信号ＳＴは、スタート
パルスＳＴＩと同じ正論理で出力される。
【０１００】図１３に動作タイミングを示すスタートパ
ルスＳＴＩが負論理のとき、出力Ｑ２は時刻Ｔ１３−３
で立ちあがる。この出力Ｑ２の立ち上がり時刻Ｔ１３−
３において、出力Ｑ３にスタートパルスＳＴＩの状態が
出力される。
ルスＳＴＩが負論理のとき、出力Ｑ２は時刻Ｔ１３−３
で立ちあがる。この出力Ｑ２の立ち上がり時刻Ｔ１３−
３において、出力Ｑ３にスタートパルスＳＴＩの状態が
出力される。
【０１０１】時刻Ｔ１３−３において、スタートパルス
ＳＴＩはＨであるため、時刻Ｔ１３−３で出力Ｑ３が初
期状態ＬからＨに変化する。時刻Ｔ１３−３において、
出力Ｑ２の立ち下りでスタートパルスＳＴＩの状態を出
力する出力Ｑ４は、初期状態Ｌを維持しているので、出
力Ｑ３、Ｑ４の入力によって、ＥＸＯＲ３１の出力３２
が時刻Ｔ１３−３でＬからＨに変化する。
ＳＴＩはＨであるため、時刻Ｔ１３−３で出力Ｑ３が初
期状態ＬからＨに変化する。時刻Ｔ１３−３において、
出力Ｑ２の立ち下りでスタートパルスＳＴＩの状態を出
力する出力Ｑ４は、初期状態Ｌを維持しているので、出
力Ｑ３、Ｑ４の入力によって、ＥＸＯＲ３１の出力３２
が時刻Ｔ１３−３でＬからＨに変化する。
【０１０２】この時刻Ｔ１３−３における出力３２の立
ち上がりにより、Ｄ−ＦＦ２４の出力Ｑ５はスタートパ
ルスＳＴＩの状態を出力するので、出力Ｑ５は初期状態
のＬからＨとなる。時刻Ｔ１３−３で出力Ｑ５がＨにな
るため、このとき、走査方向信号ＤＩＲもＬからＨとな
り、Ｔ１３−３までの間は、スタートパルスＳＴＩの状
態が負論理のまま出力されていたスタート信号ＳＴが、
時刻Ｔ１３−３以後、出力Ｑ５とスタートパルスＳＴＩ
のＥＸＯＲによって、スタート信号ＳＴにはスタートパ
ルスＳＴＩの反転信号が出力される。
ち上がりにより、Ｄ−ＦＦ２４の出力Ｑ５はスタートパ
ルスＳＴＩの状態を出力するので、出力Ｑ５は初期状態
のＬからＨとなる。時刻Ｔ１３−３で出力Ｑ５がＨにな
るため、このとき、走査方向信号ＤＩＲもＬからＨとな
り、Ｔ１３−３までの間は、スタートパルスＳＴＩの状
態が負論理のまま出力されていたスタート信号ＳＴが、
時刻Ｔ１３−３以後、出力Ｑ５とスタートパルスＳＴＩ
のＥＸＯＲによって、スタート信号ＳＴにはスタートパ
ルスＳＴＩの反転信号が出力される。
【０１０３】時刻Ｔ１３−４で負論理のスタートパルス
ＳＴＩが、再び入力されると、時刻Ｔ１３−５で出力Ｑ
２が立ち下がる。この出力Ｑ２の立ち下がり時刻Ｔ１３
−５において、出力Ｑ４にスタートパルスＳＴＩの状態
が出力される。
ＳＴＩが、再び入力されると、時刻Ｔ１３−５で出力Ｑ
２が立ち下がる。この出力Ｑ２の立ち下がり時刻Ｔ１３
−５において、出力Ｑ４にスタートパルスＳＴＩの状態
が出力される。
【０１０４】時刻Ｔ１３−５においてスタートパルスＳ
ＴＩはＨであるため、時刻Ｔ１３−５で出力Ｑ４が初期
状態ＬからＨに変化する。時刻Ｔ１３−５において、出
力Ｑ３はＨの状態を維持しているので、出力Ｑ３、Ｑ４
の入力によって、ＥＸＯＲ３１の出力３２が時刻Ｔ１３
−５でＨからＬに変化するが、出力Ｑ５はＨの状態を維
持し続ける。
ＴＩはＨであるため、時刻Ｔ１３−５で出力Ｑ４が初期
状態ＬからＨに変化する。時刻Ｔ１３−５において、出
力Ｑ３はＨの状態を維持しているので、出力Ｑ３、Ｑ４
の入力によって、ＥＸＯＲ３１の出力３２が時刻Ｔ１３
−５でＨからＬに変化するが、出力Ｑ５はＨの状態を維
持し続ける。
【０１０５】以後、スタートパルスＳＴＩが負論理であ
るかぎり、出力Ｑ２の立ち上がり、立ち下りに応じて、
出力Ｑ３、Ｑ４に出力されるスタートパルスＳＴＩの状
態はＨなので、出力Ｑ３、Ｑ４はともに時刻Ｔ１３−５
以後Ｈであり、ＥＸＯＲ３１の出力３２はＬのままであ
る。
るかぎり、出力Ｑ２の立ち上がり、立ち下りに応じて、
出力Ｑ３、Ｑ４に出力されるスタートパルスＳＴＩの状
態はＨなので、出力Ｑ３、Ｑ４はともに時刻Ｔ１３−５
以後Ｈであり、ＥＸＯＲ３１の出力３２はＬのままであ
る。
【０１０６】このため、時刻Ｔ１３−３以後、出力Ｑ５
はＨの状態を維持し続けるので、走査方向信号ＤＩＲは
Ｈ、スタート信号ＳＴは、スタートパルスＳＴＩが論理
反転した正論理で出力される。
はＨの状態を維持し続けるので、走査方向信号ＤＩＲは
Ｈ、スタート信号ＳＴは、スタートパルスＳＴＩが論理
反転した正論理で出力される。
【０１０７】図１４に、図２に示した走査回路が動作中
に走査方向を変えるため、スタートパルスＳＴＩが正論
理から負論理となり、再び負論理から正論理へと変化す
るときの走査方向検出部の動作タイミングを示す。
に走査方向を変えるため、スタートパルスＳＴＩが正論
理から負論理となり、再び負論理から正論理へと変化す
るときの走査方向検出部の動作タイミングを示す。
【０１０８】図１４のｆ１〜ｆ５は、ＳＴＩの周期を示
す。このＳＴＩ周期が制御クロックＣＬＫの５周期分に
してあるのは、本発明の第１の実施の形態の動作説明同
様、説明の便宜上にすぎない。また、図１４の時刻Ｔ１
４−０におけるＤ−ＦＦ２０〜２４の出力Ｑ１〜Ｑ５の
初期状態はＬとする。
す。このＳＴＩ周期が制御クロックＣＬＫの５周期分に
してあるのは、本発明の第１の実施の形態の動作説明同
様、説明の便宜上にすぎない。また、図１４の時刻Ｔ１
４−０におけるＤ−ＦＦ２０〜２４の出力Ｑ１〜Ｑ５の
初期状態はＬとする。
【０１０９】周期ｆ１の期間、スタートパルスＳＴＩは
正論理であり、走査方向検出部２０２は、先に図１２に
よって説明した通りに動作し、走査方向信号ＤＩＲはＬ
であり、時刻Ｔ１４−１でスタート信号ＳＴを正論理で
出力する。
正論理であり、走査方向検出部２０２は、先に図１２に
よって説明した通りに動作し、走査方向信号ＤＩＲはＬ
であり、時刻Ｔ１４−１でスタート信号ＳＴを正論理で
出力する。
【０１１０】周期ｆ２の期間、時刻Ｔ１４−２におい
て、スタートパルスＳＴＩが正論理で入力された後、時
刻Ｔ１４−３でスタートパルスＳＴＩが正論理から負論
理へと変化すると、この変化がＤ‐ＦＦ２０、２１によ
って遅延され、時刻Ｔ１４−４で出力Ｑ２が立ち上が
る。
て、スタートパルスＳＴＩが正論理で入力された後、時
刻Ｔ１４−３でスタートパルスＳＴＩが正論理から負論
理へと変化すると、この変化がＤ‐ＦＦ２０、２１によ
って遅延され、時刻Ｔ１４−４で出力Ｑ２が立ち上が
る。
【０１１１】時刻Ｔ１４−４の出力Ｑ２の立ち上がりに
よって、このときのスタートパルスＳＴＩ状態が出力Ｑ
３に出力されるため、出力Ｑ３はＨとなる。
よって、このときのスタートパルスＳＴＩ状態が出力Ｑ
３に出力されるため、出力Ｑ３はＨとなる。
【０１１２】時刻Ｔ１４−４において、Ｄ−ＦＦ２３に
より出力Ｑ４はＬを維持しているので、出力Ｑ３と出力
Ｑ４のＥＸＯＲの出力３２はＨとなる。時刻Ｔ１４−４
における出力３２の立ち上がりによって、Ｄ−ＦＦ２４
はスタートパルスＳＴＩの状態を出力Ｑ５に出力するた
め、出力Ｑ５はＨになりので、走査方向信号ＤＩＲはＨ
に変化する。
より出力Ｑ４はＬを維持しているので、出力Ｑ３と出力
Ｑ４のＥＸＯＲの出力３２はＨとなる。時刻Ｔ１４−４
における出力３２の立ち上がりによって、Ｄ−ＦＦ２４
はスタートパルスＳＴＩの状態を出力Ｑ５に出力するた
め、出力Ｑ５はＨになりので、走査方向信号ＤＩＲはＨ
に変化する。
【０１１３】また、時刻Ｔ１４−３でスタートパルスＳ
ＴＩが正論理から負論理へと変化したときは、出力Ｑ５
はＬを維持しているため、出力Ｑ５とスタートパルスＳ
ＴＩのＥＸＯＲにより、スタート信号ＳＴはＬからＨに
変化するが、時刻Ｔ１４−４で出力Ｑ５がＨになると、
以後、スタート信号ＳＴにはスタートパルスＳＴＩの論
理反転が出力される。
ＴＩが正論理から負論理へと変化したときは、出力Ｑ５
はＬを維持しているため、出力Ｑ５とスタートパルスＳ
ＴＩのＥＸＯＲにより、スタート信号ＳＴはＬからＨに
変化するが、時刻Ｔ１４−４で出力Ｑ５がＨになると、
以後、スタート信号ＳＴにはスタートパルスＳＴＩの論
理反転が出力される。
【０１１４】そして、周期ｆ３の期間、時刻Ｔ１４−５
において、負論理のスタートパルスＳＴＩが走査開始の
合図として入力されると、時刻Ｔ１４−４以後、出力Ｑ
５はＨを保っているため、スタート信号ＳＴが正論理で
出力される。
において、負論理のスタートパルスＳＴＩが走査開始の
合図として入力されると、時刻Ｔ１４−４以後、出力Ｑ
５はＨを保っているため、スタート信号ＳＴが正論理で
出力される。
【０１１５】また、周期ｆ３の期間、時刻Ｔ１４−６に
おいて、出力Ｑ２が立ち下がると、スタートパルスＳＴ
Ｉの状態が出力Ｑ４に出力され、出力Ｑ４はＨとなる。
時刻Ｔ１４−６において、出力Ｑ３はＨを維持している
ため、出力Ｑ３と出力Ｑ４はともにＨとなり、ＥＸＯＲ
の出力３２はＬとなる。
おいて、出力Ｑ２が立ち下がると、スタートパルスＳＴ
Ｉの状態が出力Ｑ４に出力され、出力Ｑ４はＨとなる。
時刻Ｔ１４−６において、出力Ｑ３はＨを維持している
ため、出力Ｑ３と出力Ｑ４はともにＨとなり、ＥＸＯＲ
の出力３２はＬとなる。
【０１１６】この後、時刻Ｔ１４−７で出力Ｑ２が立ち
上がると、スタートパルスＳＴＩの状態が出力Ｑ３に出
力されるが、スタートパルスＳＴＩが負論理であるた
め、出力Ｑ３には、再びＨが出力され、ＥＸＯＲ３１の
出力３２も変化せず、走査方向信号ＤＩＲはＨの状態を
維持し、スタート信号ＳＴにはスタートパルスＳＴＩの
論理反転が出力され続ける。
上がると、スタートパルスＳＴＩの状態が出力Ｑ３に出
力されるが、スタートパルスＳＴＩが負論理であるた
め、出力Ｑ３には、再びＨが出力され、ＥＸＯＲ３１の
出力３２も変化せず、走査方向信号ＤＩＲはＨの状態を
維持し、スタート信号ＳＴにはスタートパルスＳＴＩの
論理反転が出力され続ける。
【０１１７】周期ｆ４の期間、時刻Ｔ１４−８におい
て、スタートパルスＳＴＩが負論理で入力された後、時
刻Ｔ１４−９でスタートパルスＳＴＩが負論理から正論
理へと変化すると、この変化がＤ‐ＦＦ２０、２１によ
って遅延され、時刻Ｔ１４−１０で出力Ｑ２が立ち下が
り、この出力Ｑ２の立ち下がりによって、出力Ｑ４がス
タートパルスＳＴＩの状態Ｌを出力する。
て、スタートパルスＳＴＩが負論理で入力された後、時
刻Ｔ１４−９でスタートパルスＳＴＩが負論理から正論
理へと変化すると、この変化がＤ‐ＦＦ２０、２１によ
って遅延され、時刻Ｔ１４−１０で出力Ｑ２が立ち下が
り、この出力Ｑ２の立ち下がりによって、出力Ｑ４がス
タートパルスＳＴＩの状態Ｌを出力する。
【０１１８】時刻Ｔ１４−１０において、出力Ｑ３はＨ
を維持しているため、出力Ｑ３と出力Ｑ４が入力される
ＥＸＯＲ３１の出力３２はＨとなる。この出力３２の立
ち上がりによって、時刻Ｔ１４−１０のスタートパルス
ＳＴＩの状態Ｌが、出力Ｑ５に出力されるため、走査方
向信号ＤＩＲはＬとなり、また、スタート信号ＳＴには
出力Ｑ５とスタートパルスＳＴＩのＥＸＯＲにより、ス
タートパルスＳＴＩの正論理の状態が、そのまま出力さ
れる。
を維持しているため、出力Ｑ３と出力Ｑ４が入力される
ＥＸＯＲ３１の出力３２はＨとなる。この出力３２の立
ち上がりによって、時刻Ｔ１４−１０のスタートパルス
ＳＴＩの状態Ｌが、出力Ｑ５に出力されるため、走査方
向信号ＤＩＲはＬとなり、また、スタート信号ＳＴには
出力Ｑ５とスタートパルスＳＴＩのＥＸＯＲにより、ス
タートパルスＳＴＩの正論理の状態が、そのまま出力さ
れる。
【０１１９】これ以後、周期ｆ５の期間、時刻Ｔ１４−
１１でスタートパルスＳＴＩが正論理で入力されると、
スタート信号ＳＴは正論理となり、走査方向信号ＤＩＲ
はＬを維持する図１２に示した動作を行う。
１１でスタートパルスＳＴＩが正論理で入力されると、
スタート信号ＳＴは正論理となり、走査方向信号ＤＩＲ
はＬを維持する図１２に示した動作を行う。
【０１２０】
【発明の効果】以上説明したように、本発明によれば、
スタートパルスの正論理、負論理に応じて、走査方向を
切り換える走査回路で、従来、必要であった走査方向を
決める信号線が不要となり、表示装置を小型化を実現す
る効果がある。また、接続信号線の減少により接続工程
の歩留まりの向上が見込める。
スタートパルスの正論理、負論理に応じて、走査方向を
切り換える走査回路で、従来、必要であった走査方向を
決める信号線が不要となり、表示装置を小型化を実現す
る効果がある。また、接続信号線の減少により接続工程
の歩留まりの向上が見込める。
【図１】本発明の第１の実施の形態の走査回路のブロッ
ク図である。
ク図である。
【図２】本発明の第２の実施の形態の走査回路のブロッ
ク図である。
ク図である。
【図３】本発明の第１の実施の形態の走査回路に適用し
た双方向レジスタのブロック図である。
た双方向レジスタのブロック図である。
【図４】本発明の第１の実施の形態の走査回路に適用し
た他の双方向レジスタのブロック図である。
た他の双方向レジスタのブロック図である。
【図５】本発明の第１の実施の形態の走査回路のスター
トパルスＳＴＩが正論理時の走査方向検出部の動作タイ
ミングを説明するタイムチャートである。
トパルスＳＴＩが正論理時の走査方向検出部の動作タイ
ミングを説明するタイムチャートである。
【図６】本発明の第１の実施の形態の走査回路のスター
トパルスＳＴＩが負論理時の走査方向検出部の動作タイ
ミングを説明するタイムチャートである。
トパルスＳＴＩが負論理時の走査方向検出部の動作タイ
ミングを説明するタイムチャートである。
【図７】本発明の第１の実施の形態の走査回路が動作中
に走査方向を変えるため、スタートパルスＳＴＩが正論
理から負論理となり、再び負論理から正論理へと変化す
るときの走査方向検出部の動作タイミングを説明するタ
イムチャートである。
に走査方向を変えるため、スタートパルスＳＴＩが正論
理から負論理となり、再び負論理から正論理へと変化す
るときの走査方向検出部の動作タイミングを説明するタ
イムチャートである。
【図８】走査方向信号ＤＩＲがＬのとき、図３に示す双
方向シフトレジスタの右シフトを説明するタイムチャー
トである。
方向シフトレジスタの右シフトを説明するタイムチャー
トである。
【図９】走査方向信号ＤＩＲがＨのとき、図３に示す双
方向シフトレジスタの左シフトを説明するタイムチャー
トである。
方向シフトレジスタの左シフトを説明するタイムチャー
トである。
【図１０】走査方向信号ＤＩＲがＬのとき、図４に示す
双方向シフトレジスタの右シフトを説明するタイムチャ
ートである。
双方向シフトレジスタの右シフトを説明するタイムチャ
ートである。
【図１１】走査方向信号ＤＩＲがＨのとき、図４に示す
双方向シフトレジスタの左シフトを説明するタイムチャ
ートである。
双方向シフトレジスタの左シフトを説明するタイムチャ
ートである。
【図１２】本発明の第２の実施の形態の走査回路のスタ
ートパルスＳＴＩが正論理時の走査方向検出部の動作タ
イミングを説明するタイムチャートである。
ートパルスＳＴＩが正論理時の走査方向検出部の動作タ
イミングを説明するタイムチャートである。
【図１３】本発明の第２の実施の形態の走査回路のスタ
ートパルスＳＴＩが負論理時の走査方向検出部の動作タ
イミングを説明するタイムチャートである。
ートパルスＳＴＩが負論理時の走査方向検出部の動作タ
イミングを説明するタイムチャートである。
【図１４】本発明の第２の実施の形態の走査回路が動作
中に走査方向を変えるため、スタートパルスＳＴＩが正
論理から負論理となり、再び負論理から正論理へと変化
するときの走査方向検出部の動作タイミングを説明する
タイムチャートである。
中に走査方向を変えるため、スタートパルスＳＴＩが正
論理から負論理となり、再び負論理から正論理へと変化
するときの走査方向検出部の動作タイミングを説明する
タイムチャートである。
１ 入力部 ２ 走査方向検出部 ３ 双方向シフトレジスタ １１，１２ 走査回路 ２０，２１，２２，２３，２４ Ｄ−ＦＦ ３０，３１ ＥＸＯＲ ５０ クロック生成部 ６０，６１ 入力ゲート ７０ 転送部トランスファゲート ８０ フィードバック回路 ９０，９１ シフトレジスタ １００ シフト方向レジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｃ
Claims (7)
- 【請求項１】 外部回路より供給されるスタートパルス
と制御クロックを受ける入力部と、前記スタートパルス
および前記制御クロックによって、その走査方向を検出
する走査方向検出部と、前記走査方向を前記走査方向検
出部の出力に応じて決定する双方向シフトレジスタとを
具備し、 前記走査方向が双方向であり、前記スタートパルスの正
論理および負論理の変化に応じて前記走査方向を決定す
ること特徴とする走査回路。 - 【請求項２】 前記走査方向検出部は、前記制御クロッ
クの立ち上がりエッジで出力が変化する第１のＤ−Ｆ
Ｆ、第２のＤ−ＦＦおよび第３のＤ−ＦＦのそれぞれ
と、ＥＸＯＲゲートとを備え、 前記走査方向検出部に入力された前記スタートパルス
は、第１乃至第３の分岐信号に分岐され、前記第１の分
岐信号は、前記第１および第２のＤ−ＦＦによって構成
された２段のシフレジスタに入力され、前記制御クロッ
クの立ち上がりに同期してシフトされる第１の出力を出
力し、 前記第１の出力は、前記第２の分岐信号がそのデータ端
子に接続された第３のＤ−ＦＦのクロックに接続され、
前記第１の出力の立ち上がりで前記スタートパルスの論
理状態を第２の出力として出力し、前記第２の出力を、
前記走査方向信号とする請求項１記載の走査回路。 - 【請求項３】 前記第２の出力は、前記第１の分岐信号
が接続されたＥＸＯＲゲートに接続され、このＥＸＯＲ
ゲートは、走査方向に応じて正論理、負論理と変化する
前記スタートパルスを、正論理時には正論理で出力し、
負論理時には、前記第２の出力の変化に応じて正論理に
して出力する請求項１または２記載の走査回路。 - 【請求項４】 前記走査方向検出部は、前記制御クロッ
クの立ち上がりエッジで出力が変化する第４のＤ−ＦＦ
を備え、 前記走査方向検出部に入力された前記スタートパルス
は、第１乃至第３の分岐信号に分岐され、前記第１の分
岐信号は、前記第１および第２のＤ−ＦＦによって構成
された２段のシフレジスタに入力され、前記制御クロッ
クの立ち上がりに同期してシフトされる第１の出力を出
力し、 前記第１の出力は、前記第２の分岐信号がそのデータ端
子に接続された前記第４のＤ−ＦＦのクロックに接続さ
れ、前記第１の出力の立ち上がりで前記スタートパルス
の論理状態を第２の出力として出力し、前記第２の出力
を、前記走査方向信号とする請求項３記載の走査回路。 - 【請求項５】 前記双方向シフトレジスタは、前記スタ
ート信号を前記制御クロックに同期して、前記走査方向
信号のレベルに応じてシフト方向を決定し、その出力端
子に昇順または降順に出力する請求項１，２，３または
４記載の走査回路。 - 【請求項６】 前記双方向シフトレジスタは、複数個の
Ｄ−ＦＦより構成される第１のシフトレジスタおよび第
２のシフトレジスタと、複数個のセレクタで構成される
シフト方向セレクタとを備える請求項５記載の走査回
路。 - 【請求項７】 前記双方向シフトレジスタは、前記スタ
ート信号を逐次次段へ遅延転送する、互いに直列接続さ
れた転送部トランスファゲートと、遅延転送していくパ
ルス信号の振幅減衰を防ぐフィードバック回路と、前記
フィードバック回路の出力をそれぞれ出力端子へ出力す
る複数個の出力インバータと、前記転送部トラスファゲ
ートと第２のトラスファゲートを駆動するクロックを前
記制御クロックより生成するクロック生成部と、シフト
方向を決める走査方向信号に応じてＯＮ／ＯＦＦする入
力ゲートとを備える請求項５記載の走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361871A JP2002162928A (ja) | 2000-11-28 | 2000-11-28 | 走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361871A JP2002162928A (ja) | 2000-11-28 | 2000-11-28 | 走査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002162928A true JP2002162928A (ja) | 2002-06-07 |
Family
ID=18833244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000361871A Pending JP2002162928A (ja) | 2000-11-28 | 2000-11-28 | 走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002162928A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005195986A (ja) * | 2004-01-08 | 2005-07-21 | Nec Electronics Corp | 液晶表示装置及びその駆動方法 |
| KR100739034B1 (ko) * | 2004-03-19 | 2007-07-12 | 삼성에스디아이 주식회사 | 양방향 신호전달 시프트레지스터 |
| CN100342271C (zh) * | 2003-04-08 | 2007-10-10 | 索尼株式会社 | 显示装置 |
| JP2007264368A (ja) * | 2006-03-29 | 2007-10-11 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2009128776A (ja) * | 2007-11-27 | 2009-06-11 | Nec Electronics Corp | ドライバ及び表示装置 |
| JP2011034047A (ja) * | 2009-07-06 | 2011-02-17 | Mitsubishi Electric Corp | 電圧信号発生回路および走査線駆動回路 |
| US10762865B2 (en) | 2010-05-25 | 2020-09-01 | Mitsubishi Electric Corporation | Scanning-line drive circuit |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159174A (ja) * | 1986-01-07 | 1987-07-15 | 三菱電機株式会社 | 同期信号処理回路 |
| JPS63263972A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 発光ダイオ−ドアレイ用ドライバｉｃ |
| JPS63278094A (ja) * | 1987-05-08 | 1988-11-15 | 松下電器産業株式会社 | 信号変換装置 |
| JPH0535213A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | 走査回路およびその駆動方法 |
| JPH0777964A (ja) * | 1992-12-09 | 1995-03-20 | Seiko Epson Corp | 同期信号極性修正装置およびコンピュータシステム |
| JPH07134277A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | 走査回路およびその駆動方法 |
| JPH09160526A (ja) * | 1995-12-05 | 1997-06-20 | Fujitsu Ltd | マトリクス型表示パネルの駆動回路及び該駆動回路を用いた表示装置 |
| JPH10143128A (ja) * | 1996-11-07 | 1998-05-29 | Pfu Ltd | スーパーインポーズ表示方法およびシステム |
| JPH10143132A (ja) * | 1996-11-07 | 1998-05-29 | Pfu Ltd | 同期信号の極性制御方法および同期信号極性判別機能を備えた表示制御装置 |
| JPH11184422A (ja) * | 1997-12-24 | 1999-07-09 | Canon Inc | 同期信号処理回路および方法、表示装置、記憶媒体 |
| JP3482910B2 (ja) * | 1999-05-28 | 2004-01-06 | 日本電気株式会社 | 走査回路 |
-
2000
- 2000-11-28 JP JP2000361871A patent/JP2002162928A/ja active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159174A (ja) * | 1986-01-07 | 1987-07-15 | 三菱電機株式会社 | 同期信号処理回路 |
| JPS63263972A (ja) * | 1987-04-22 | 1988-10-31 | Hitachi Ltd | 発光ダイオ−ドアレイ用ドライバｉｃ |
| JPS63278094A (ja) * | 1987-05-08 | 1988-11-15 | 松下電器産業株式会社 | 信号変換装置 |
| JPH0535213A (ja) * | 1991-07-30 | 1993-02-12 | Nec Corp | 走査回路およびその駆動方法 |
| JPH0777964A (ja) * | 1992-12-09 | 1995-03-20 | Seiko Epson Corp | 同期信号極性修正装置およびコンピュータシステム |
| JPH07134277A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | 走査回路およびその駆動方法 |
| JPH09160526A (ja) * | 1995-12-05 | 1997-06-20 | Fujitsu Ltd | マトリクス型表示パネルの駆動回路及び該駆動回路を用いた表示装置 |
| JPH10143128A (ja) * | 1996-11-07 | 1998-05-29 | Pfu Ltd | スーパーインポーズ表示方法およびシステム |
| JPH10143132A (ja) * | 1996-11-07 | 1998-05-29 | Pfu Ltd | 同期信号の極性制御方法および同期信号極性判別機能を備えた表示制御装置 |
| JPH11184422A (ja) * | 1997-12-24 | 1999-07-09 | Canon Inc | 同期信号処理回路および方法、表示装置、記憶媒体 |
| JP3482910B2 (ja) * | 1999-05-28 | 2004-01-06 | 日本電気株式会社 | 走査回路 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100342271C (zh) * | 2003-04-08 | 2007-10-10 | 索尼株式会社 | 显示装置 |
| JP2005195986A (ja) * | 2004-01-08 | 2005-07-21 | Nec Electronics Corp | 液晶表示装置及びその駆動方法 |
| US8232942B2 (en) | 2004-01-08 | 2012-07-31 | Renesas Electronics Corporation | Liquid crystal display and driving method thereof |
| KR100739034B1 (ko) * | 2004-03-19 | 2007-07-12 | 삼성에스디아이 주식회사 | 양방향 신호전달 시프트레지스터 |
| JP2007264368A (ja) * | 2006-03-29 | 2007-10-11 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2009128776A (ja) * | 2007-11-27 | 2009-06-11 | Nec Electronics Corp | ドライバ及び表示装置 |
| US8310430B2 (en) | 2007-11-27 | 2012-11-13 | Renesas Electronics Corporation | Display device and display driver with output switching control |
| JP2011034047A (ja) * | 2009-07-06 | 2011-02-17 | Mitsubishi Electric Corp | 電圧信号発生回路および走査線駆動回路 |
| US10762865B2 (en) | 2010-05-25 | 2020-09-01 | Mitsubishi Electric Corporation | Scanning-line drive circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100376350B1 (ko) | 디스플레이 유닛의 구동 회로 | |
| KR100754108B1 (ko) | 양방향 시프트 레지스터용 드라이버 | |
| KR950010135B1 (ko) | 디스플레이 장치용 열 전극 구동회로 | |
| EP3414755B1 (en) | Gate driving circuit, display panel and display apparatus having the same, and driving method thereof | |
| US20060274016A1 (en) | Liquid crystal display having data driver and gate driver | |
| TWI473069B (zh) | 閘極驅動裝置 | |
| KR101533221B1 (ko) | 액티브 매트릭스형 표시장치 | |
| TW201340063A (zh) | 影像顯示系統與雙向移位暫存器電路 | |
| KR20070070057A (ko) | 구동장치 | |
| JP3353921B2 (ja) | 固体撮像装置 | |
| US7992063B2 (en) | Control circuit for releasing residual charges | |
| JP4149430B2 (ja) | パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法 | |
| JP3764733B2 (ja) | 低電圧クロック信号を用いる連続パルス列発生器 | |
| CN101009090A (zh) | 显示面板双分辨率控制系统 | |
| JP2002162928A (ja) | 走査回路 | |
| JP2003115194A (ja) | シフトレジスタ | |
| JP2003345310A (ja) | 半導体装置、表示装置および信号伝送システム | |
| US7053943B2 (en) | Scanning circuit, and imaging apparatus having the same | |
| JPH11176186A (ja) | 双方向シフトレジスタ | |
| JP3755360B2 (ja) | 電気光学装置の駆動回路及びこれを用いた電気光学装置、電子機器、及び電気光学装置の制御信号の位相調整装置、並びに制御信号の位相調整方法 | |
| JP2760670B2 (ja) | 表示素子の駆動用集積回路 | |
| JP2001228830A (ja) | 電気光学装置の駆動装置、電気光学装置、及び電子機器 | |
| KR100622070B1 (ko) | 액정디스플레이 구동회로 및 구동 시스템 | |
| JP3488085B2 (ja) | 液晶表示装置及びその駆動方法 | |
| KR0158645B1 (ko) | 액정표시장치의 데이터 인에이블 모드 우선 순위 검출회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050314 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070118 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071012 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080612 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090511 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20110705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111011 |