KR100376350B1 - 디스플레이 유닛의 구동 회로 - Google Patents

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Abstract

디스플레이 유닛의 구동 회로는 제어 회로 및 서로 종속 접속된 다수의 소스 드라이버를 구비한다. 스타트 펄스 신호는 제 1의 단의 소스 드라이버에 입력되고 제어 회로로부터 디지털 이미지 데이터 신호와 클록 신호가 각 단의 소스 드라이버에 입력된다. 클록 신호는 제어 회로의 클록 제어 회로에 의해 생성된다. 클록 신호에 대해서, 판독 기간과 전송 기간은 교대로 나타나고, 전송 기간에서의 저주파 클록 펄스 신호의 주파수는 판독 기간에서의 고주파 클록 펄스 신호의 주파수보다 낮다. 소스 드라이버의 시프트 레지스터는 한 전송 기간 내에서 스타트 펄스 신호를 다음 단의 소스 드라이버로 전송하고, 이렇게 하여 제 1의 단의 소스 드라이버로부터 마지막 단의 소스 드라이버까지 스타트 펄스 신호가 전송된다. 그 다음, 스타트 펄스 신호를 입력받은 소스 드라이버는 판독 기간에서 디지털 이미지 데이터 신호를 판독한다.

Description

디스플레이 유닛의 구동 회로{DRIVE CIRCUIT OF DISPLAY UNIT}

발명의 배경

발명의 분야

본 발명은 퍼스널 컴퓨터(PC)용 액정 디스플레이(LCD)와 같은 디스플레이 유닛을 구동하기 위한 회로에 관한 것으로, 특히, 클록 신호의 속도가 증가된 디스플레이 유닛의 구동 회로에 관한 것이다.

관련 기술의 설명

도 1은 디스플레이 유닛의 종래의 일반적인 구동 회로(이하, 종래 기술 1로 칭함)를 도시하는 회로도이다. 도 1에 도시된 바와 같이, 다수의 소스 라인(113)과 다수의 게이트 라인(116)이 LCD 패널(105)에 형성되고, 이들의 교차 지점에, 스위칭 장치로서 TFT(박막 트랜지스터)(도시되지 않음)를 사용하는 픽셀이 매트릭스 형태로 정렬된다.

도 1에 있어서, 소스 라인(113)에 연결될 8 개의 소스 드라이버 LSI(디스플레이 드라이버 LSI)(이하, 소스 드라이버로 칭함)(103A 내지 103H)는 로우 방향으로 정렬되고, 게이트 라인(116) 라인에 연결될 네 개의 게이트 드라이버 LSI(이하, 게이트 드라이버로 칭함)(106)는 칼럼 방향으로 정렬된다. 이들 드라이버는 대규모 집적 회로(LSI)를 포함한다.

데이터는 PC(퍼스널 컴퓨터; 100)로부터 액정 모듈의 제어 회로(101)로 전송된다. 그 다음, 클록 신호 등이 제어 회로(101)로부터 게이트 드라이버(106)로 병렬로 전송되고, 수직 동기 신호가 게이트 드라이버(106)의 제 1의 LSI로 전송되며, 클록 신호, 디지털 이미지 데이터 신호, 래치 신호 및 그 외의 신호가 소스 드라이버(103A 내지 103H)로 전송된다.

그 다음, 게이트 드라이버(106)로부터 게이트 라인(116)을 통해 인가되는 정의 전압에 의해 TFT가 온 상태로 되는 시점에서, 소스 드라이버로부터 소스 라인(113)을 통해 인가되는 전압은 액정 부하 용량(liquid crystal load capacitance)을 충전하고, 게이트 드라이버(106)로부터 게이트 라인(116)을 통해 인가된 부의 전압에 의해 TFT는 오프 상태로 되며, 이에 의해 충전된 전하가 유지된다.

LCD 패널(105)이 1024×768 픽셀을 가지며 칼라형인 XGA(eXtended Graphics Array)인 경우, 소스 라인(113)은 1024×3=3072 라인이며, 따라서 384 출력을 갖는 8 개의 소스 드라이버가 필요하게 된다. 반도체 제조 장치의 제한으로 인해, 각 칩의 크기는 대략 20㎜이며, XGA의 경우, 8 내지 10개의 소스 드라이버가 필요하게 된다. 또한, 8 개의 소스 드라이버를 구분할 필요가 없는 경우, 드라이버는 단지 소스 드라이버(103A 내지 103H)로 칭해지며, 8 개의 소스 드라이버를 구분할 필요가 있는 경우, 제 1 내지 제 8 단의 소스 드라이버는 각각 제 1 내지 제 8의 소스 드라이버(103A 내지 103H)로 각각 칭해진다.

상기 언급된 바와 같이, 클록 신호, 디지털 이미지 데이터 신호, 래치 신호는 제어 회로(101)로부터 소스 드라이버(103A 내지 103H)로 전송되어 소스 드라이버 각각을 제어하게 된다.

한편, 스타트 펄스 신호(SP)는 제어 회로(101)로부터 소스 드라이버(103A 내지 103H) 중 도 1의 왼쪽 끝에 도시된 제 1의 단의 제 1의 소스 드라이버(103A)에만 전송된다. 그 다음, 제 1의 소스 드라이버(103A)는 클록 신호에 의해 시프트 동작을 수행하고, 동시에, 데이터를 샘플링하기 위한 비트 수를 선택한다. 제 1의 소스 드라이버(103A)가 데이터를 판독한 후, 스타트 펄스 신호는 제 1의 소스 드라이버(103A)로부터 다음 단(바로 오른쪽의 단)의 제 2의 소스 드라이버(103B)로 전송된다. 그 다음, 스타트 펄스 신호는 제 1의 소스 드라이버(103A)에 대한 동작과 동일한 방식으로 제 2의 소스 드라이버(103B)를 동작시킨다. 이렇게 하여, 도 1의 화살표로 도시된 바와 같이, 스타트 펄스 신호는 제 1의 소스 드라이버(103A)로부터 제 8의 소스 드라이버(103H)로 순서대로 전송된다. 이러한 접속은 종속 접속(cascade connection)이라 칭해지며, 일반적으로 사용되고 있다.

다음에, 상기의 경우와는 달리, 종속 접속이 아닌 소스 드라이버 LSI와 제어회로 사이의 접속의 예가 설명된다. 도 2는 종속 접속이 아닌 디스플레이 유닛의 소스 드라이버와 제어 회로를 도시하는 회로도이다. 도 2에 도시된 바와 같이, 다수의 소스 드라이버(203)가 종속 접속되지 않은 경우, 클록 신호, 디지털 이미지 데이터 신호, 래치 신호 등의 배선은 제어 회로(201)로부터 소스 드라이버(203)로 병렬로 접속된다. 따라서, 소스 드라이버(203)로의 이들 신호의 전송의 타이밍은 제어 회로(201)에 의해 직접적으로 제어된다. 따라서, 스타트 펄스 신호(SP)는 불필요하게 된다. 그러나, 이러한 방법에 있어서, 배선의 수는 증가하게 되어, 비현실적이다.

도 3은 도 1에 도시된 종래 기술 1에서 다수의 소스 드라이버가 서로 종속 접속된 디스플레이 유닛의 회로에서 소스 드라이버에 입력되는 신호를 도시하는 타이밍도이다. 도 3의 래치 신호(STB), 클록 신호(CLK), 디지털 이미지 데이터 신호(D00 내지 Dxx), 및 극성 신호(polarity; POL)는 동일한 방식으로 소스 드라이버(103A 내지 103H)에 입력되지만, 도 3의 스타트 신호(SP)는 도 1의 제 1의 단의 제 1의 소스 드라이버(103A)에 입력될 스타트 펄스 신호의 타이밍도를 도시한다.

스타트 펄스 신호의 한 상승과 다음 상승 사이의 기간은 도 1의 제 1의 단의 제 1의 소스 드라이버(103A) 내지 제 8의 단의 제 8의 소스 드라이버(103H)에 입력될 스타트 펄스 신호(SP)의 전송 기간(1 수평 기간)을 나타낸다. 도 3에 도시된 바와 같이, 종래에 있어서, 소스 드라이버(103A 내지 103H)에 입력될 클록 신호(CLK)는 항상 고정된 주파수의 클록 펄스를 갖는다. 디지털 이미지 데이터 신호(D00 내지 Dxx)가 스타트 펄스 신호가 전송된 소스 드라이버로부터 소스 드라이버 내부의메모리(도시되지 않음)로 판독되고, 소스 드라이버(103A 내지 103H)가 1 수평 기간에 대응하는 디지털 이미지 데이터를 판독할 때, 래치 신호(STB)와 동기하여 판독된 데이터는 래치되고, 디지털-아날로그 변환되어, 출력된다.

최근, 도 1에 도시된 종래 기술 1에서와 같이, PC로부터 모듈의 제어 회로(101)로 데이터 전송을 위해 LCDS(Low Voltage Differential Signaling) 방법이 사용되고 있다. 이 LVDS 방법을 사용함으로써 얻어지는 이점은 고속 전송이 가능하며 저진폭 전압에서 전송이 수행되기 때문에 EMI(Electro Magnetic Interference; 전자기 방해)가 억제될 수 있다는 것이다.

장차, 디스플레이 모듈의 소스 드라이버(103A 내지 103H)와 제어 회로 사이에서도 고속 및 저진폭 전압에서의 데이터 전송이 중요하게 될 것이다.

즉, PC로부터의 클록 신호는 XGA 패널에서 현재 대략 70㎒이지만, 1600×1200 픽셀을 갖는 UXGA 패널에서 160㎒ 이상이며, 현재, 그 두 배의 주파수인 320㎒ 이상이 시도되고 있다.

그러나, 도 3에 도시된 바와 같은 상기 종래 기술 1에 있어서, 클록 신호(CLK)는 항상 고정된 주파수에서 동작한다. 따라서, 만약 클록 신호의 주파수가 증가하면, 소스 드라이버 사이의 스타트 펄스 신호(SP)의 작용과 제어 회로로부터의 디지털 이미지 데이터 신호의 전송은 불확실하게 된다.

그 이유는 소스 드라이버 사이의 CMOS 인터페이스의 사용으로 인해 스타트 펄스 신호의 전송 속도가 200㎒로 제한되기 때문이다. 소스 드라이버의 내부 기능은 스타트 펄스 신호가 입력될 때까지 중지된다. 소스 드라이버 사이의 인터페이스가 향상되더라도, 중지된 소스 드라이버 내부의 신호가 스타트 펄스 신호(SP)에 의해 시작될 때까지 수 나노초(nsec)가 필요된다. 따라서, 클록 신호에 대해 증가된 속도보다 더 긴 스타트 펄스 신호 전송 시간이 필요하게 된다. 그러나, 스타트 펄스 신호(SP)에 대한 전송 시간, 즉, 스타트 펄스 신호의 입력으로부터 소스 드라이버의 시작까지의 기간은 속도 증가에 따라 보장되는 것이 불가능하게 된다. 따라서, 소스 드라이버가 동작을 시작하기 이전에 디지털 이미지 데이터 신호가 소스 드라이버로 전송된다는 문제점이 발생한다. 즉, 소스 드라이버를 기동시키는 스타트 펄스 신호(SP)의 동작이 신뢰할 수 없게 된다.

이러한 고주파에서 클록 신호와 일치하기 위한 기술은 일본 특개평 제 8-329696호(이하 종래 기술 2)에 개시되어 있다. 종래 기술 2에 있어서는, 다수의 드라이버가 종속 접속된다. 상기 드라이버는 다중 단 시프트 레지스터(multi-stage shift register)를 포함하고, 입력 스타트 신호와 동기하여 순서대로 시프트한 출력을 시프트 레지스터의 각 단으로부터 인출한다. 상기 드라이버는 이전 단에서의 출력 스타트 신호를 입력 스타트 신호로 사용하고, 상기 드라이버는 다중 단 시프트 레지스터의 최종 단 이전에 이전 단으로부터의 출력에 응답하여 스타트 신호 생성 회로에 의해 출력 스타트 신호로서 신호를 생성하는데, 상기 신호는 클록 신호의 두 기간에 대응하는 기간동안 고레벨에 있다. 따라서, 출력 스타트 신호가 클록 신호의 두 펄스 기간에 대응하는 시간을 갖기 때문에, 출력 스타트 신호가 입력되는 후속 단에서의 드라이버는 클록 신호의 주파수가 증가하더라도 소정의 타이밍에서 응답할 수 있다. 그러나, 종래 기술 2에 있어서, 스타트 신호 생성 회로가 각드라이버마다 제공되기 때문에, 유닛이 복잡해진다.

따라서, 본 발명의 목적은 데이터 전송 속도가 고속의 클록 신호에 따라 증가되더라도 스타트 펄스 신호의 소스 드라이버 간의 전송과 소스 드라이버에 대한 작용이 확실히 수행되는 디스플레이 유닛의 구동 회로를 제공하는 것이다.

본 발명에 따른 구동 회로는 제어 회로, 소스 드라이버 및 시프트 레지스터를 포함한다. 상기 디스플레이 유닛은 다수의 소스 라인과 상기 소스 라인과 교차하는 다수의 게이트 라인 사이의 교차점에 제공된 스위칭 장치인 트랜지스터, 및 상기 트랜지스터에 의해 제어되며 매트릭스 형태로 정렬된 디스플레이 픽셀을 구비한다. 소스 라인으로부터 출력된 이미지 데이터는 게이트 라인으로부터의 신호에 따라 디스플레이 픽셀 상에 디스플레이된다. 구동 회로의 제어 회로는 제 1의 클록 펄스 신호와 제 2의 클록 펄스 신호를 구비하는 클록 신호를 생성한다. 상기 제 1의 클록 펄스 신호는 판독 기간에서 생성되고 제 2의 클록 펄스 신호는 전송 기간에서 생성된다. 상기 판독 기간과 전송 기간은 교대적으로 생성되며, 전송 기간에서의 제 2의 클록 펄스 신호의 주파수는 판독 기간에서의 제 1의 클록 펄스 신호의 기간보다 낮다. 구동 회로의 소스 드라이버는 다수의 단에서 서로 종속 접속된다. 스타트 펄스 신호는 제 1의 단에서 소스 드라이버에 입력되고, 디지털 이미지 데이터 신호와 클록 신호는 각 단에서 소스 드라이버에 입력된다. 소스 드라이버 각각에 마련된 시프트 레지스터는 제 1의 단의 소스 드라이버로부터 마지막 단의 소스 드라이버까지 스타트 펄스 신호를 차례로 전송하기 위해서 하나의 전송 기간마다바로 다음 단의 소스 드라이버로 스타트 펄스 신호를 전송한다. 스타트 펄스 신호가 입력된 소스 드라이버는 판독 기간에서 디지털 이미지 데이터 신호를 판독한다.

본 발명에 따른 디스플레이 유닛의 구동 회로에 있어서, 소스 드라이버에 입력될 클록 신호가 저주파 클록 펄스 신호(제 2의 클록 펄스 신호)인 전송 기간 내에서, 스타트 펄스 신호는 한 소스 드라이버로부터 다음 단의 소스 드라이버로 전송되어, 스타트 펄스 신호가 확실하게 전송될 수 있고, 스타트 펄스 신호의 입력과 소스 드라이버의 동작의 개시 사이의 시간 기간이 확실하게 보장될 수 있다. 따라서, 제어 회로가 저주파 클록 펄스 신호인 클록 신호를 생성하기 때문에, 스타트 펄스의 입력에서부터 소스 드라이버의 판독 동작의 개시까지의 시간 기간은 확실하게 보장될 수 있다.

도 1은 종래 기술 1의 디스플레이 유닛의 구동 회로를 도시하는 회로도.

도 2는 소스 드라이버가 종속 접속되지 않은 경우의 다수의 소스 드라이버와 제어 회로를 도시하는 회로도.

도 3은 도 1의 디스플레이 유닛의 회로의 타이밍도.

도 4는 본 발명의 제 1의 실시예에 따른 디스플레이 유닛의 회로를 도시하는 회로도.

도 5a 및 도 5b는 도 4에 도시된 회로의 타이밍도.

도 6은 소스 드라이버의 구성을 도시하는 회로도.

도 7a 및 도 7b는 도 4의 클록 제어 회로를 도시하는 회로도.

도 8a 및 도 8d는 본 발명의 제 2의 실시예의 출력 버퍼를 도시하는 회로도.

도 9는 본 발명의 제 3의 실시예에 따른 디스플레이 유닛의 회로를 도시하는 회로도.

도 10은 도 9의 타이밍도.

♠도면의 주요 부분에 대한 부호의 설명♠

1 : 제어 회로 2 : 클록 제어 회로

3A, 3B : 소스 드라이버 LSI 5 : TFT-LCD 패널

6 : 게이트 드라이버 LSI 21 : 저주파화 회로

22 : 선택기 회로 23 : 출력 회로

24 : 고주파화 회로 31 : 시프트 레지스터

32 : 데이터 레지스터 회로 33 : 데이터 래치 회로

34 : D/A 변환기 회로 35 : 출력 회로

36 : 데이터 버퍼 회로 37 : 데이터 출력 회로

본 발명의 양호한 실시예가 첨부된 도면을 참조하여 하기에 설명될 것이다. 도 4는 본 발명의 제 1의 실시예에 따른 디스플레이 유닛의 구동 회로를 도시하는 회로도이다. LCD 패널(5)에는, 스위칭 장치로서 TFT를 사용하는 픽셀이 매트릭스 형태로 정렬되어 있다. LCD 패널(5)의 로우 방향의 한 단부측을 따라 다수의 소스 드라이버(디스플레이 드라이버)가 정렬되어 있다. 도 4에는 단지 소스 드라이버(3A 및 3B)만이 도시되어 있지만, 도 1에서와 마찬가지로, 실제에 있어서는, 8 개의 소스 드라이버(3A 내지 3H)가 정렬된다. 또한, 이하, 8 개의 소스 드라이버를 구분할 필요가 없는 경우에는, 소스 드라이버는 단지 소스 드라이버(3A 내지 3H)로 칭해지고, 8 개의 소스 드라이버를 구분해야 할 필요가 있는 경우에는, 제 1 내지 제 7 단의 소스 드라이버는 제 1 내지 제 7의 소스 드라이버(3A 내지 3G)로 칭하고, 마지막 단의 소스 드라이버는 제 8의 소스 드라이버로 칭한다. 소스 드라이버(3A 내지 3H)는 LSI를 포함하고, 서로 종속 접속된다. 소스 드라이버(3A 내지 3H) 내부에는, 데이터를 샘플링하기 위한 비트 수를 선택하는 N-비트 시프트 레지스터(31)가 마련되어 있다. 한편, LCD 패널(5)의 칼럼 방향의 한 단부측을 따라 게이트 드라이버(6)가 마련된다. 도 4에는 하나의 게이트 드라이버(6)가 도시되어 있지만, 도 1에 도시된 바와 같이 LSI를 포함하는 다수의 게이트 드라이버가 정렬될 수도 있다.

본 실시예에 있어서, 도 1에 도시된 종래 기술 1에서와 같이, 데이터는, 예를 들면, 외부 PC(도시되지 않음)로부터 제어 회로(1)로 전송된다. 클록 제어 회로(2)는 제어 회로(1)에 마련되어 소스 드라이버(3A 내지 3H)에 전송될 클록 신호(CLK)를 생성한다. 그 다음, 디지털 이미지 데이터 신호(D00 내지 Dxx)와, 래치 신호(STB), 및 극성 신호(POL)가 제어 회로(1)로부터 소스 드라이버(3A 내지 3H)로 병렬로 전송된다. 또한, 제어 회로(1)의 클록 제어 회로(2)에서 생성된 클록 신호가 소스 드라이버(3)에 병렬로 전송된다. 이들 클록 신호(CLK)에 있어서, 고주파 기간(판독 기간) 및 저주파 기간(전송 기간)은 교대로 반복되고, 고주파의 클록 펄스 신호(제 1의 클록 펄스 신호)는 고주파 기간에서 생성되고, 고주파 클록 펄스 신호보다 낮은 주파수의 클록 펄스 신호(제 2의 펄스 신호)는 저주파 기간에서 생성된다. 고주파 클록 펄스 신호와 저주파 클록 펄스 신호의 기간은 클록 제어 회로(2)에 의해 제어되고, 소스 드라이버(3A 내지 3H)로의 클록 신호로서 고주파클록 펄스 신호는 고주파 기간에서 전송되고 저주파 클록 펄스 신호는 저주파 기간에서 전송된다.

한편, 상기 언급된 종래 기술에서와 같이, 스타트 펄스 신호(SP)는 제어 회로(1)로부터 제 1의 단의 소스 드라이버, 즉, 소스 드라이버(3A 내지 3H) 중에서 도 1의 좌측 끝의 소스 드라이버(3A)에만 전송되고, 마지막 단의 제 8의 소스 드라이버(3H)까지 순차적으로 전송된다. 또한, 도 4, 및 하기에 설명될 도 6 및 도 9에 있어서, 스타트 펄스 신호(SP)가 소스 드라이버(3A 내지 3H)의 좌측의 SP 입력 단자(7)로부터 입력되고 소스 드라이버의 우측의 SP 출력 단자(8)로부터 출력되기 때문에, 소스 드라이버(3A 내지 3H)로 입력된 스타트 펄스 신호(SP)는 SPL로 도시되고, 소스 드라이버(3A 내지 3H)로부터 출력된 스타트 펄스 신호(SP)는 SPR로 도시된다.

소스 드라이버용 스타트 펄스 신호(SP)는 제 1의 소스 드라이버(3A)의 SP 입력 단자(7)에 입력된다. 입력된 스타트 펄스 신호(SPL)는 제 1의 소스 드라이버(3A) 내부에서 전송되고, 그 다음 제 2의 소스 드라이버(3B)용 스타트 펄스 신호(SPR)로서 SP 출력 단자(8)로부터 출력된다. 스타트 펄스 신호가 제 1의 소스 드라이버(3A)의 SP 입력 단자(7)에 입력될 때, 제 1의 소스 드라이버(3A)는 제 1의 소스 드라이버(3A)에 입력된 클록 신호에 따라 시프트 동작을 수행하고, N-비트 시프트 레지스터(3)에 의해 디지털 이미지 데이터를 샘플링하기 위한 비트 수를 선택한다. 소스 드라이버(3A)가 N-비트(1 칼럼)에 대응하는 디지털 이미지 데이터의 판독을 완료하면, 스타트 펄스 신호(SPR)은 시프트 레지스터(31)에 의해 출력된다. 제 1의 소스 드라이버(3A)로부터 출력된 소스 드라이버용 스타트 펄스 신호(SPR)는 소스 드라이버용 스타트 펄스 신호(SPL)로서 다음 단의 제 2의 소스 드라이버(3B)의 SP 입력 단자(7)에 입력된다. 그 다음, 상기와 동일한 방식으로, 소스 드라이버용 스타트 펄스 신호(SP)는 시프트되면서 마지막 단의 제 8의 소스 드라이버(3H)까지 차례로 전송된다.

또한, 예를 들면 약 60㎑의 클록 신호가 제어 회로(1)로부터 게이트 드라이버(6)로 병렬로 전송되고, 수직 동기 신호(CLD)가 게이트 드라이버(6)의 제 1의 단의 LSI로 입력된다.

도 5a는 종속 접속을 사용하는 본 실시예의 소스 드라이버에 입력될 클록 신호(CLK), 스타트 펄스 신호(SP), 및 래치 신호(STB)를 도시하는 타이밍도이며, 도 5b는 제 1의 소스 드라이버(3A)에 입력될 스타트 펄스 신호가 제 8의 소스 드라이버(3H)까지 전송되는 기간에서의 래치 신호(STB), 클록 신호(CLK), 디지털 이미지 데이터 신호(D00 내지 Dxx), 극성 신호(POL), 및 스타트 펄스 신호(SP)를 확대하여 도시하는 타이밍도이다.

도 5b에 있어서, SP(A)와 SP(B)는 제 1의 소스 드라이버(3A) 및 제 2의 소스 드라이버(3B)의 SP 입력 단자에 각각 입력될 스타트 펄스 신호(SP)의 타이밍도를 도시하며, 도 5a 및 도 5b에 있어서, 스타트 펄스 신호(SP) 이외의 신호는 제 1의 소스 드라이버를 포함하는 소스 드라이버(3A 내지 3H)에 입력된다.

도 5a 및 도 5b에 도시된 바와 같이, 스타트 펄스 신호(SP(A))의 스타트 펄스의 상승으로부터 다음 상승까지의 10 기간(1 수평 기간)동안, 제 1의 소스 드라이버(3A)에 입력된 스타트 펄스는 제 8의 소스 드라이버(3H)까지 전송된다. CLK는 고주파 클록 펄스 신호로 이루어진 고주파 기간(A 및 C), 및 저주파 클록 펄스 신호로 이루어진 저주파 기간(B 및 D)을 가지며, 이들은 교대로 반복되고, 주파수는 각각의 소정의 기간에 대해 변경된다. 디지털 이미지 데이터 신호(D00 내지 Dxx)는 도 5b에서 CLK의 고주파 클록 펄스 신호의 펄스폭과 동일한 펄스폭을 갖는 클록 펄스 신호로서 도시되지만, 실제에 있어서, 디지털 이미지 데이터 신호는 필요에 따라 다양한 펄스폭을 갖는다. 극성 신호(POL)는 매 10기간마다 하이 또는 로우가 된다.

다음에, 소스 드라이버의 구성이 설명된다. 도 6은 본 실시예의 소스 드라이버를 도시하는 회로도이다. 도 6에 도시된 바와 같이, 소스 드라이버(3A 내지 3H)의 각각은 SP 입력 단자(7)로부터 SPL이 입력되는 N-비트 시프트 레지스터(31)를 갖는다. 데이터 레지스터 회로(32)는 N-비트 시프트 레지스터(31)에 접속된다. 데이터 버퍼 회로(36)와 데이터 래치 회로(33)는 데이터 레지스터 회로(32)에 접속되고, D/A 변환기 회로(34)와 출력 제어 회로(37)는 데이터 래치 회로(33)에 접속된다. 또한, 출력 회로(35)는 D/A 변환기 회로(4)와 출력 제어 회로(37)에 접속된다.

클록 신호(CLK)와 스타트 펄스 신호(SPL)는 SP 입력 단자(7)로부터 N-비트 시프트 레지스터(31)에 입력되고, 상기 회로(31)는 클록 신호(CLK)의 고주파 기간동안 시프트 동작을 수행하고 데이터를 샘플링하기 위한 비트 수를 선택한다. 그 다음, 상기 회로(31)는 스타트 펄스 신호(SPR)를 SP 출력 단자(8)에 출력한다. 스타트 펄스 신호(SPR)는 다음 단의 인접한 소스 드라이버에 전송된다. 클록신호(CLK), 디지털 이미지 데이터 신호(D00 내지 Dxx), 및 스타트 펄스 신호(SPL)는 데이터 버퍼 회로(36)에 입력된다. 데이터 버퍼 회로(36)로부터의 데이터는 데이터 레지스터 회로(32)에 입력된다. 데이터 래치 회로(33)는 데이터 버퍼 회로(36)로부터의 데이터를 일시적으로 래치한다. 외부에서 계조 전압(gradation voltages; VX0 내지 VXn)이 D/A 변환기 회로(34)에 입력되어 디지털 데이터 신호를 아날로그 신호로 변환한다. 출력 회로(35)는 출력 버퍼 회로(도시되지 않음)를 구비하고, D/A 변환기 회로(34)로부터 입력된 아날로그 신호는 출력 버퍼 회로에 의해 증폭되어 디스플레이 유닛(LCD 패널)(5)의 소스 라인(S1 내지 Sn)으로 출력된다. 출력 제어 회로(37)에는, 래치 신호(STB)와 극성 신호(POL)가 입력되고, 상기 회로는 제어 신호를 데이터 래치 회로(33)와 출력 회로(35)에 입력한다. 또한, N-비트 시프트 레지스터(31), 데이터 레지스터 회로(32), 및 데이터 래치 회로(33)는 로직부의 고전원 라인(VCC) 및 저전원 라인(VSS)에 접속되고, 데이터 래치 회로(33)(레벨 시프트 회로를 포함한다)에 후속하는 D/A 변환기 회로(34)와 출력 회로(35)는 드라이버부의 고전원 라인(VDD)과 저전원 라인(VSS2)에 접속된다.

스타트 펄스 신호(SPL)가 입력되면, 데이터 버퍼 회로(36)의 데이터 정지 기능이 해제된다. 그 다음, 클록 신호의 고주파 기간 동안, 데이터 버퍼 회로는 N-비트 시프트 레지스터(31)에 의해 선택된 비트 수의 디지털 이미지 데이터(D00 내지 Dxx)를 판독한다. 데이터 버퍼 회로(36)의 동작은 고주파 클록 펄스 신호에서 소정 수의 펄스가 입력되면 자동적으로 정지한다. 그 다음, 클록 신호의 저주파 기간 동안, 스타트 펄스 신호(SPR)가 다음 단의 소스 드라이버에 전송되는 전송 기간으로들어간다. 스타트 펄스 신호가 마지막 단까지 전송되고 하나의 수평 기간에 대응하는 디지털 이미지 데이터가 판독되면, 데이터 레지스터 회로(32)의 디지털 이미지 데이터는 데이터 래치 회로(33)에 의해 래치되고, D/A 변환기 회로(34)에 의해 아날로그 데이터로 변환되며, 그 후 출력 회로(35)의 출력 단자(S1 내지 Sn)로부터 출력된다. 데이터 레지스터 회로(32)는 판독된 디지털 이미지 데이터가 데이터 래치 회로(33)로부터 출력될 때까지 다음 번 수평 기간에 대응하는 디지털 이미지 데이터 신호를 판독한다.

다음에, 본 실시예의 클록 제어 회로가 설명된다. 도 7a 및 도 7b는 도 4의 클록 제어 회로(2)를 도시하는 회로도이다. 도 7a는 고주파 클록 펄스 신호가 PC로부터 전송되는 경우를 도시하고, 도 7b는 저주파 클록 펄스 신호가 PC로부터 전송되는 경우를 도시한다.

도 7a에 도시된 바와 같이, 고주파 클록 펄스 신호가 PC로부터 전송되는 경우, 클록 제어 회로는 분주 회로(divider circuit)를 갖는 저주파화 회로(frequency lowering circuit; 21)에 입력되고, 상기 회로(21)에서는, 주파수가 변환되어 저주파 클록 펄스 신호를 출력한다. 그 다음, 저주파화 회로(21)에 의해 얻어진 저주파 클록 펄스 신호와 PC로부터 전송된 고주파 클록 펄스 신호는 선택기 회로(22)로 전송된다. 그 다음, 저주파 클록 펄스 신호 또는 고주파 클록 펄스 신호의 어느 하나가 선택기 회로(22)에 의해 선택되어 클록 신호로서 출력 회로(23)로부터 출력된다.

또한, 도 7b에 도시된 바와 같이, 저주파 클록 펄스 신호가 PC로부터 전송되는 경우, 클록 제어 회로는 PLL을 갖는 고주파화 회로(frequency raising circuit; 24)를 구비한다. 저주파 클록 펄스 신호는 고주파화 회로(24)로 입력되고, 주파수는 상기 회로(24)에서 변환되어 고주파 클록 펄스 신호를 출력한다. 그 다음, 고주파화 회로(24)로부터 얻어진 고주파 클록 펄스 신호와 PC로부터 전송되었기 때문에 변환되지 않은 저주파 클록 펄스 신호는 선택기 회로(22)에 입력된다. 그 다음, 저주파 펄스 또는 고주파 펄스의 어느 하나가 선택기 회로(22)에 의해 선택되어 클록 신호로서 출력 회로(23)로부터 출력된다.

또한, 도 7a에 고주파화 회로(24)를 제공함으로써, PC 등으로부터 전송된 고주파 클록 펄스 신호는 더 높은 주파수의 클록 펄스 신호로 변환되어 선택기 회로(22)에 입력될 것이다. 또는, 도 7b에 저주파화 회로(21)를 제공함으로써, PC 등으로부터 전송된 저주파 클록 펄스 신호는 더 낮은 주파수의 클록 펄스 신호로 변환되어 선택기 회로(22)에 입력될 것이다.

모든 경우에 있어서, 저주파 클록 펄스 신호 또는 고주파 클록 펄스 신호의 어느 하나가 선택되어, 소정의 출력 기간 내에서 출력 회로(23)로부터 출력되고, 도 5a 및 도 5b에 도시된 바와 같이, 고주파 클록 펄스 신호는 클록 신호의 고주파 기간(A 및 C)을 구성하고, 저주파 클록 펄스 신호는 도 5에 도시된 바와 같이 클록 신호의 저주파 기간(B 및 D)을 구성한다.

다음에, 본 실시예에 따른 디스플레이 유닛의 동작이 설명된다. 소스 드라이버(3A 내지 3H)는 클록 신호와 같은 내부 신호를 생성하고, 이들 내부 신호와 동기하여, 소스 드라이버는 제어 회로(1)로부터의 디지털 이미지 데이터 신호의 판독동작을 수행한다. 그러나, 스타트 펄스 신호가 전송될 때까지, 판독 동작은 내부 클록 신호 등을 포함하는 내부 신호의 생성을 정지시키고 데이터 판독 동작을 정지시키기 위한 내부 동작 정기 기능에 의해 정지된다. 먼저, 스타트 펄스 신호(SP)가 제어 회로(1)로부터 제 1의 단의 제 1의 소스 드라이버(3A)에 입력되면, 제 1의 소스 드라이버(3A)의 내부 동작 정지 기능은 해제된다. 그 다음, 클록 신호가 고주파 클록 펄스 신호가 되는 고주파 기간(A) 내에서 내부 신호가 제 1의 소스 드라이버(3A)에서 생성되고, 제 1의 소스 드라이버는 제어 회로(1)로부터 디지털 이미지 데이터 신호를 수신한다. 이렇게 하여, 제 1의 소스 드라이버(3A)는 판독 동작을 수행하고, 제어 회로(1)로부터의 384 출력에 대응하는 디지털 이미지 데이터 신호를 수신한다. 이에 의해, 클록 신호는 저주파 클록 펄스 신호의 저주파 기간(B)에 들어가고, 스타트 펄스 신호(SP)는 저주파 기간(B) 내에서 제 1의 소스 드라이버(3A)로부터 다음 단의 제 2의 소스 드라이버(3B)로 출력된다. 이렇게 하여, 스타트 펄스 신호(SP)가 전송된다. 그 다음, 스타트 펄스 신호(SP)가 전송된 제 2의 소스 드라이버(3B)의 내부 동작 정지 기능은 해제되다. 그 다음, 제 2의 소스 드라이버(3B)는 클록 신호가 고주파 클록 펄스 신호로 구성된 고주파 기간(C) 내에서 제어 회로(1)로부터의 디지털 이미지 데이터 신호를 판독한다. 이 동안, 제 1의 소스 드라이버(3A)의 내부 동작 정지 기능은 소스 드라이버(3A)의 동작을 수행하고 정지시킨다. 따라서, 디지털 이미지 데이터 신호 등을 포함하는 신호가 전송되고 디지털 이미지 데이터 신호 판독 동작이 완료되면, 소스 드라이버(3A 내지 3H)는 내부 신호를 생성하기 위한 내부 동작 기능을 자동적으로 정지한다. 이에 의해, 소비 전력이 감소된다. 제 2의 소스 드라이버(3B)는 클록 신호의 고주파 기간(C) 내에서 제어 회로(1)로부터의 384 출력에 대응하는 데이터를 수신하고, 그 다음 데이터 판독 동작을 수행한다. 이 때, 클록 신호는 다시 저주파 클록 펄스 신호가 되고, 저주파 기간(D) 내에서, 스타트 펄스 신호(SP)는 제 2의 소스 드라이버(3B)로부터 다음 단의 제 3의 소스 드라이버(3C)로 전송된다. 계속해서, 동일한 동작이 마지막 단의 제 8의 소스 드라이버(3H)까지 반복된다. 마지막 단의 소스 드라이버(3H)가 디지털 이미지 데이터 신호의 판독 동작을 완료한 시점에서, 내부 클록 신호, 내부 데이터 신호, 및 동작을 위한 다른 신호를 생성하기 위한 내부 기능은 모든 소스 드라이버(3A 내지 3H)에서 정지된다. 그 다음, 스타트 펄스 신호(SP)를 제어 회로로부터 제 1의 단의 제 1의 소스 드라이버(3A)에 다시 전송함으로써, 상기 언급된 동작과 동일한 동작이 개시된다.

본 실시예에 있어서, EMI 노이즈가 소스 드라이버(3A 내지 3H) 사이에서 그리고 제어 회로(1)에서 심각한 문제가 되지 않는 경우, 클록 신호와 디지털 이미지 신호는 래치 신호, 극성 신호, 스타트 펄스 신호, 수직 동기 신호, 수평 동기 신호 등을 포함하는 다른 신호와 동일한 방식으로 고전위 전원 라인(VCC) 및 저전위 전원 라인(VSS)의 버퍼 회로에 의해 VCC-VSS 진폭을 갖는 파형으로 출력될 수 있다. 스타트 펄스 신호가 다수의 종속 접속된 소스 드라이버 사이에서 전송될 때, 클록 신호는 속도가 감소되어, 스타트 펄스 신호가 확실하게 전송될 수 있고, 또한 소스 드라이버의 내부 클록 정지 기능이 해제될 때까지의 기간이 확실히 보장될 수 있기 때문에 안정한 동작이 보장될 수 있다.

다음에, 본 발명의 제 2의 실시예가 설명될 것이다. 본 실시예는 EMI 노이즈가 제 1의 실시예에서 문제가 되는 경우에 적용될 수 있다.

속도 증가에 따라, 저진폭 전압에서 디지털 이미지 데이터 신호와 클록 신호의 전송으로 인해, 제어 회로와 소스 드라이버 사이의 EMI가 더 억제되어야 한다. 이것은 EMI의 방사 레벨이 배선 라인에서 전송되는 신호의 전압의 제곱에 비례하기 때문이다.

상기 언급된 종래 기술에 있어서, 클록 신호와 디지털 이미지 데이터 신호는 소정의 저진폭 전압에서 전송될 수 없다. 이것은 종래 기술의 제어 회로의 출력 버퍼가 고전위 라인(VCC)과 저전위 라인(VSS)만으로 구성되기 때문이다. 따라서, 디지털 이미지 데이터 신호(D00 내지 Dxx)와 클록 신호(CLK)의 진폭이 수직 동기 신호, 수평 동기 신호, 극성 신호, 스타트 펄스 신호(SP) 등을 포함하는 다른 신호의 진폭과 동일한 방식으로 VCC-VSS에 의해 결정된다. 즉, 디지털 이미지 신호와 클록 신호의 H 레벨은 VCC에 의해 고정되고, 그 L 레벨은 VSS에 의해 고정된다.

또한, EMI 대책을 위해 진폭 전압을 작게 하도록, VCC-VSS의 출력 버퍼의 출력측에 필터를 삽입함으로써 고의로 파형을 완화하는 방법이 있다. 그러나, 이 방법에 있어서, 디지털 이미지 데이터 신호는 몇 몇 경우에 있어서, 데이터에 따라 클록 신호와는 시간 지연에서 다를 수도 있게 되어, 클록 신호의 속도 증가에 따라 소스 드라이버에 요구되는 셋업 시간과 홀드 시간이 더 짧아지고, 이것은 설계상의 문제가 된다.

본 실시예는 디스플레이 유닛의 회로를 제공하는데, 동작 속도가 높은 경우에도 소스 드라이버 사이의 스타트 펄스 신호(SP)의 전송과 그 동작이 안정하게 수행되고, 데이터에 따른 시간 지연에서의 차이를 유발하지 않으면서 제어 회로와 소스 드라이버 사이의 EMI 노이즈가 억제된다.

도 8a 내지 도 8d는 제어 회로 내에 마련된 클록 제어 회로의 출력 회로(출력 버퍼 회로)를 도시하는 회로도이다. 나머지 구성은 제 1의 실시예와 동일하다. 도 8a 내지 도 8d에 도시된 바와 같이, 출력 버퍼 회로는 P-채널 전계 효과 트랜지스터(51)와 N-채널 전계 효과 트랜지스터(52)가 직렬로 각각 접속된 짝수 개의 단에 의해 접속된 인버터로 구성되어 있다. 도 8a 내지 도 8d는 이러한 인버터가 두 단에 의해 접속된 예를 도시한다. 도 8a 내지 도 8c는 본 실시예의 디지털 이미지 데이터 신호와 클록 신호용으로 사용되는 출력 회로를 도시하고, 도 8d는 디지털 이미지 데이터 신호와 클록 신호 이외의 신호용으로 사용되는 출력 회로를 도시한다.

도 8a는 VCC 라인과 VSS 라인 이외에 VH 라인과 VL 라인이 마련된 예를 도시한다. 상기 라인 사이의 전위 관계는 VCC>VH>VL>VSS로 표현된다.

그리고, 도 8a에 도시된 출력 버퍼 회로를 형성하고, 이 회로를 디지털 이미지 데이터 신호와 클록 신호용의 출력 버퍼로서 사용한다. 즉, 도 8a의 출력 버퍼는 도 7의 출력 회로(23)에서 사용된다. 래치 신호, 극성 신호, 스타트 펄스 신호, 수직 동기 신호, 수평 동기 신호, 및 다른 신호의 주파수가 낮기 때문에, 예를 들면, 이미지 데이터를 전송하기 위한 래치 신호(STB)가 약 60㎑이기 때문에, 도 8d에 도시된 VCC-VSS의 고진폭을 갖는 출력 버퍼는 종래 기술에서의 신호에 대해 사용된다.

이에 의해, 디지털 이미지 데이터 신호와 클록 신호의 파형은 VH-VL의 저진폭을 가지게 되어, EMI 노이즈는 억제될 수 있다.

또한, 도 8b에 도시된 출력 버퍼를 형성하기 위해 VCC 라인과 VSS 라인에 부가하여 VL 라인을 제공함으로써(VCC>VL>VSS), 이 버퍼는 디지털 이미지 데이터 신호와 클록 신호용 출력 버퍼로서 사용될 수 있다. 디지털 이미지 데이터 신호와 클록 신호의 파형의 진폭은 VCC-VSS보다 낮은 VCC-VL이 되며, 따라서 종래 기술에서 보다 EMI 노이즈가 더 잘 억제될 수 있다.

또한, 도 8c에 도시된 출력 버퍼를 형성하기 위해 VCC 라인과 VSS 라인에 부가하여 VH 라인을 제공함으로써(VCC>VH>VSS), 이 버퍼는 디지털 이미지 데이터 신호와 클록 신호용 출력 버퍼로서 사용될 수 있다. 디지털 이미지 데이터 신호와 클록 신호의 파형의 진폭은 VCC-VSS보다 낮은 VH-VSS가 되며, 따라서 종래 기술에서 보다 EMI 노이즈가 더 잘 억제될 수 있다.

다음에, 도 9 및 도 10에 도시된 본 발명의 제 3의 실시예가 설명된다. 도 4 내지 도 7에 도시된 제 1의 실시예에서와 동일한 또는 유사한 소자에는 동일한 도면 부호를 병기하고, 그 설명을 생략한다.

본 실시예에 있어서, EMI 대책으로서, 그 위상이 서로 90도만큼 서로 다른 CLK1 및 CLK2가 사용되고, N/2-비트 시프트 레지스터(31)가 소스 드라이버(3A 내지 3H)용으로 사용된다. 또한, 본 실시예에 있어서, 이들 두 클록 신호(CLK1 및 CLK2)는 고주파 클록 펄스 신호로 이루어진 고주파 기간(E 및 G)과 저주파 클록 펄스 신호로 이루어진 저주파 기간(F 및 H)을 가지며, 신호의 주파수는 소정 싸이클에서 변한다.

또한, 본 실시예에 있어서, 제 1의 실시예에서와 같이, 다수의 소스 드라이버(디스플레이 드라이버)가 사용되고, 스타트 펄스 신호(SP)가 종속 접속된 소스 드라이버 사이에서 전송될 때, 클록 신호의 속도가 느려지기 때문에, 스타트 펄스 신호가 확실하게 전송되고, 각 소스 드라이버의 내부 클록 정지 기능을 해제하기까지의 시간을 확실히 확보할 수 있기 때문에 안정한 동작이 보증된다. 또한, 클록 제어 회로(2)로부터 소스 드라이버로 신호를 입력하기 위한 다수의 클록 신호 라인이 사용되며, 이에 의해 높은 정확성과 소형화가 실현된다. 또한, 본 발명에 있어서, 제 2의 실시예에서와 동일한 출력 버퍼 회로가 또한 제공되며, 디지털 이미지 데이터 신호와 클록 신호의 전압 진폭이 낮아지고, 이에 의해 EMI 노이즈가 억제될 수 있다.

Claims (11)

  1. 다수의 소스 라인과 게이트 라인, 상기 게이트 라인과 소스 라인 사이의 교차점에 스위칭 장치로서 마련된 트랜지스터, 및 상기 트랜지스터에 의해 제어될 매트릭스 형태로 정렬된 디스플레이 픽셀을 구비하며, 상기 소스 라인으로부터 출력된 이미지 데이터가 상기 게이트 라인으로부터의 신호에 따라 상기 디스플레이 픽셀 상에 디스플레이되는 디스플레이 유닛의 구동 회로에 있어서,
    제 1의 클록 펄스 신호와 제 2의 클록 펄스 신호로 이루어진 클록 신호를 생성하기 위한 제어 회로와;
    다수의 단에서 종속 접속된 소스 드라이버; 및
    상기 소스 드라이버 각각에 마련된 시프트 레지스터를 포함하고,
    상기 제 1의 클록 펄스 신호가 생성되는 판독 기간과 상기 제 2의 클록 펄스 신호가 생성되는 전송 기간은 교대로 나타나고, 상기 전송 기간에서의 상기 제 2의 클록 펄스 신호의 주파수는 상기 판독 기간에서의 상기 제 1의 클록 펄스 신호의 주파수보다 더 낮으며,
    제 1의 단의 상기 소스 드라이버는 스타트 펄스 신호를 입력받고, 각 단의 소스 드라이버는 디지털 이미지 데이터 신호와 클록 신호를 입력받으며, 스타트 펄스 신호가 입력된 소스 드라이버는 판독 기간에서 디지털 이미지 데이터를 판독하며,
    상기 시프트 레지스터는 제 1의 단의 소스 드라이버로부터 마지막 단의 소스드라이버까지 순서대로 스타트 펄스 신호를 전송하기 위해 하나의 전송 기간마다 바로 다음 단의 소스 드라이버로 상기 전송 기간 동안 스타트 펄스 신호를 전송하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  2. 제 1항에 있어서,
    상기 소스 드라이버는 상기 제 1의 클록 펄스 신호에서 소정 수의 펄스가 상기 소스 드라이버로 입력되면 상기 디지털 이미지 데이터 신호의 판독 동작을 자동적으로 정지하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  3. 제 1항에 있어서,
    상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 외부적으로 입력받아 클록 신호를 생성하는 클록 제어 회로를 구비하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  4. 제 1항에 있어서,
    상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 외부적으로 입력받아 서로 위상이 다른 두 종류의 클록 신호를 생성하는 클록 제어 회로를 구비하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  5. 제 1항에 있어서,
    상기 제어 회로는 외부 회로로부터 상기 제 1의 클록 펄스를 입력받아 상기 제 1의 클록 펄스 신호로부터 상기 클록 신호를 생성하는 클록 제어 회로를 구비하고,
    상기 클록 제어 회로는,
    상기 제 1의 클록 펄스 신호를 입력받고 상기 제 1의 클록 펄스 신호의 주파수를 변환하여 상기 제 2의 클록 펄스 신호를 생성하는 주파수 변환기 회로와;
    상기 제 1의 클록 펄스 신호와 제 2의 클록 펄스 신호를 입력받고 상기 판독 기간과 상기 전송 기간에서 상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 각각 선택하는 선택기 회로; 및
    상기 선택기 회로에 의해 선택된 상기 제 1의 클록 펄스 신호 또는 상기 제 2의 클록 펄스 신호를 출력하기 위한 출력 회로를 포함하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  6. 제 1항에 있어서,
    상기 제어 회로는 외부 회로로부터 상기 제 2의 클록 펄스 신호를 입력받아 상기 제 2의 클록 펄스 신호로부터 상기 클록 신호를 생성하는 클록 제어 회로를 구비하고,
    상기 클록 제어 회로는,
    상기 제 2의 클록 펄스 신호를 입력받고 상기 제 2의 클록 펄스 신호의 주파수를 변환하여 상기 제 1의 클록 펄스 신호를 생성하는 주파수 변환기 회로와;
    상기 제 1의 클록 펄스 신호와 제 2의 클록 펄스 신호를 입력받고 상기 판독 기간과 상기 전송 기간에서 상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 각각 선택하는 선택기 회로; 및
    상기 선택기 회로에 의해 선택된 상기 제 1의 클록 펄스 신호 또는 상기 제 2의 클록 펄스 신호를 출력하기 위한 출력 회로를 포함하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  7. 제 1항에 있어서,
    상기 제어 회로는 소정 주파수의 클록 펄스 신호를 외부 회로로부터 입력받는 클록 제어 회로를 구비하고,
    상기 클록 제어 회로는,
    상기 클록 펄스 신호를 입력받는 위상 동기 루프(PLL)를 구비하며, 상기 클록 펄스 신호의 주파수를 변환하여 상기 제 1의 클록 펄스 신호를 생성하는 고주파화 회로와;
    상기 클록 펄스 신호를 입력받는 분주 회로를 구비하며, 상기 클록 펄스 신호의 주파수를 변환하여 상기 제 2의 클록 펄스 신호를 생성하는 저주파화 회로와;
    상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 입력받으며 상기 판독 기간과 상기 전송 기간에서 상기 제 1의 클록 펄스 신호와 상기 제 2의 클록 펄스 신호를 각각 선택하는 선택기 회로; 및
    상기 선택기 회로에 의해 선택된 상기 제 1의 클록 펄스 신호 또는 상기 제2의 클록 펄스 신호를 출력하는 출력 회로를 포함하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  8. 제 1항에 있어서,
    상기 제어 회로는 그 전력 진폭(power amplitudes)이 상기 스타트 펄스 신호의 전력 진폭보다 낮은 디지털 이미지 데이터와 상기 클록 펄스를 출력하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  9. 제 5항에 있어서,
    상기 주파수 변환기 회로는 위상 동기 루프(PLL)를 구비하는 고주파화 회로인 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  10. 제 6항에 있어서,
    상기 주파수 변환기 회로는 분주 회로를 구비하는 저주파화 회로인 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
  11. 제 8항에 있어서,
    상기 제어 회로는 그 전위가 서로 다른 세 종류 이상의 전원 라인, 및 상기 전원 라인을 결합하여 상기 스타트 펄스 신호의 전압 진폭보다 낮은 전압 진폭을 갖는 상기 디지털 이미지 데이터 신호와 상기 클록 신호를 출력하는 출력 버퍼를구비하는 것을 특징으로 하는 디스플레이 유닛의 구동 회로.
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