JPH07134277A - 走査回路およびその駆動方法 - Google Patents
走査回路およびその駆動方法Info
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- JPH07134277A JPH07134277A JP5282243A JP28224393A JPH07134277A JP H07134277 A JPH07134277 A JP H07134277A JP 5282243 A JP5282243 A JP 5282243A JP 28224393 A JP28224393 A JP 28224393A JP H07134277 A JPH07134277 A JP H07134277A
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Abstract
(57)【要約】
【目的】液晶ディスプレイ、密着型イメージセンサ、液
晶シャッタおよび蛍光表示管等の周辺駆動回路における
双方向走査回路の高速化、歩留りの改善を図る。 【構成】本発明は、データ信号をクロック信号に同期し
て遅延転送する回路構成により、走査パルス信号を出力
する走査回路において、前段からのデータ信号を入力信
号とし、クロック信号Ａ、Ｂにより、次段に対する入力
信号を出力信号とする縦続接続されたパストランジスタ
１０１−１〜１０１−（Ｎ＋１）と、クロック信号Ｃ、
Ｄにより、前記パストランジスタから、分岐出力される
信号を個別に入力して、当該信号のレベル低下を補償し
て出力するフィードバック回路１０２−１〜１０２−Ｎ
と、前記のフィードバック回路より逐次出力される信号
を、それぞれ個別に入力して、それぞれ走査パルス信号
を、ＯＵＴ1 〜ＯＵＴ(N) として出力する出力バッファ
回路１０５−１〜１０５−Ｎとを備えて構成される。
晶シャッタおよび蛍光表示管等の周辺駆動回路における
双方向走査回路の高速化、歩留りの改善を図る。 【構成】本発明は、データ信号をクロック信号に同期し
て遅延転送する回路構成により、走査パルス信号を出力
する走査回路において、前段からのデータ信号を入力信
号とし、クロック信号Ａ、Ｂにより、次段に対する入力
信号を出力信号とする縦続接続されたパストランジスタ
１０１−１〜１０１−（Ｎ＋１）と、クロック信号Ｃ、
Ｄにより、前記パストランジスタから、分岐出力される
信号を個別に入力して、当該信号のレベル低下を補償し
て出力するフィードバック回路１０２−１〜１０２−Ｎ
と、前記のフィードバック回路より逐次出力される信号
を、それぞれ個別に入力して、それぞれ走査パルス信号
を、ＯＵＴ1 〜ＯＵＴ(N) として出力する出力バッファ
回路１０５−１〜１０５−Ｎとを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は走査回路およびその駆動
回路に関し、特に液晶ディスプレイ、密着イメージセン
サおよび液晶シャッタ等に対応する周辺回路として用い
られる走査回路およびその駆動方法に関する。
回路に関し、特に液晶ディスプレイ、密着イメージセン
サおよび液晶シャッタ等に対応する周辺回路として用い
られる走査回路およびその駆動方法に関する。
【０００２】
【従来の技術】従来、液晶ディスプレイ、密着イメージ
センサおよび液晶シャッタ等の小型化、低コスト化およ
び高信頼性等を目的として、これらの周辺回路として用
いられる薄膜駆動回路を、これらの液晶ディスプレイ、
密着イメージセンサおよび液晶シャッタ等と一体化して
製造する技術が採られている。この製造方法が採択され
ている理由は、前記液晶ディスプレイ、密着イメージセ
ンサおよび液晶シャッタ等の画素電極と同一基板上に周
辺駆動回路を設置することにより、接続端子の数および
外部駆動ＩＣの数の大幅な削減が可能になること、また
大面積、高密度のボンディング工程の限界から生じる信
頼性の問題を解決することができるというコンセプトに
基づいている。
センサおよび液晶シャッタ等の小型化、低コスト化およ
び高信頼性等を目的として、これらの周辺回路として用
いられる薄膜駆動回路を、これらの液晶ディスプレイ、
密着イメージセンサおよび液晶シャッタ等と一体化して
製造する技術が採られている。この製造方法が採択され
ている理由は、前記液晶ディスプレイ、密着イメージセ
ンサおよび液晶シャッタ等の画素電極と同一基板上に周
辺駆動回路を設置することにより、接続端子の数および
外部駆動ＩＣの数の大幅な削減が可能になること、また
大面積、高密度のボンディング工程の限界から生じる信
頼性の問題を解決することができるというコンセプトに
基づいている。
【０００３】通常、液晶ディスプレイ、密着イメージセ
ンサおよび液晶シャッタ等の周辺回路として用いられる
走査回路は、シフトレジスタおよび出力バッファにより
構成されているが、この走査回路は、例えば、アクティ
ブマトリクス液晶ディスプレイにおいては、垂直駆動回
路として、或いは水平駆動回路内のサンプル＆ホールド
スイッチを走査する回路として、前述の薄膜駆動回路を
形成する重要な構成要素となっている。
ンサおよび液晶シャッタ等の周辺回路として用いられる
走査回路は、シフトレジスタおよび出力バッファにより
構成されているが、この走査回路は、例えば、アクティ
ブマトリクス液晶ディスプレイにおいては、垂直駆動回
路として、或いは水平駆動回路内のサンプル＆ホールド
スイッチを走査する回路として、前述の薄膜駆動回路を
形成する重要な構成要素となっている。
【０００４】近年、大画面投射型ディスプレイとして普
及が進んでいる液晶プロジェクタにおいては、液晶ライ
トバルブを通過した光の反射・屈折回数の違いから、赤
・緑・青の３原色に対応する３枚の液晶ライトバルブの
内の１枚のパネルについては、当該画像をミラー反転さ
せる必要がある。このミラー反転を行う方法としては、
垂直走査回路の走査方向を反転させるか、または液晶ラ
イトバルブを１８０度回転させ、且つ水平走査回路の走
査方向を反転させる方法がある。このためには、データ
の左右転送切替え可能な双方向走査回路が必要となって
くる。
及が進んでいる液晶プロジェクタにおいては、液晶ライ
トバルブを通過した光の反射・屈折回数の違いから、赤
・緑・青の３原色に対応する３枚の液晶ライトバルブの
内の１枚のパネルについては、当該画像をミラー反転さ
せる必要がある。このミラー反転を行う方法としては、
垂直走査回路の走査方向を反転させるか、または液晶ラ
イトバルブを１８０度回転させ、且つ水平走査回路の走
査方向を反転させる方法がある。このためには、データ
の左右転送切替え可能な双方向走査回路が必要となって
くる。
【０００５】図４は、従来の双方向走査回路の構成を示
す図である。図４に示されるように、従来の双方向走査
回路は、右シフトスタートパルスが入力される入力端子
ＳＴＲおよび左シフトスタートパルスが入力される入力
端子ＳＴＬに対応して、Ｎ個の選択回路４０１−１、４
０１−２、４０１−３、…………、４０１−Ｎ（Ｎは正
整数）と、これらのＮ個の選択回路にそれぞれ対応し
て、パルス信号を遅延転送させる機能を有する、Ｎ個の
ハービット構成のシフトレジスタ４０５−１、４０５−
２、４０５−３、…………、４０５−Ｎと、これらのシ
フトレジスタ４０５−１、４０５−２、４０５−３、…
………、４０５−Ｎの出力を、それぞれＯＵＴ1 、ＯＵ
Ｔ2 、ＯＵＴ3 、…………、ＯＵＴ(N) として出力する
出力バッファ回路４０６−１、４０６−２、４０６−
３、…………、４０６−Ｎとを備えて構成されており、
上記の選択回路４０１−１、４０１−２、４０１−３、
…………、４０１−Ｎは、それぞれＡＮＤ回路４０２、
４０３およびＯＲ回路４０４により構成されており、ま
た出力バッファ回路４０６−１、４０６−２、４０６−
３、…………、４０６−Ｎは、それぞれインバータ４０
７および４０８により構成されている。
す図である。図４に示されるように、従来の双方向走査
回路は、右シフトスタートパルスが入力される入力端子
ＳＴＲおよび左シフトスタートパルスが入力される入力
端子ＳＴＬに対応して、Ｎ個の選択回路４０１−１、４
０１−２、４０１−３、…………、４０１−Ｎ（Ｎは正
整数）と、これらのＮ個の選択回路にそれぞれ対応し
て、パルス信号を遅延転送させる機能を有する、Ｎ個の
ハービット構成のシフトレジスタ４０５−１、４０５−
２、４０５−３、…………、４０５−Ｎと、これらのシ
フトレジスタ４０５−１、４０５−２、４０５−３、…
………、４０５−Ｎの出力を、それぞれＯＵＴ1 、ＯＵ
Ｔ2 、ＯＵＴ3 、…………、ＯＵＴ(N) として出力する
出力バッファ回路４０６−１、４０６−２、４０６−
３、…………、４０６−Ｎとを備えて構成されており、
上記の選択回路４０１−１、４０１−２、４０１−３、
…………、４０１−Ｎは、それぞれＡＮＤ回路４０２、
４０３およびＯＲ回路４０４により構成されており、ま
た出力バッファ回路４０６−１、４０６−２、４０６−
３、…………、４０６−Ｎは、それぞれインバータ４０
７および４０８により構成されている。
【０００６】また、図５（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）と、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）
は、それぞれ紙面向って左側より右方向にパルス信号が
転送される場合（右シフト）と、紙面向って右側より左
方向にパルス信号が転送される場合（左シフト）におけ
る動作信号を示すタイミング図である。以下、図４、図
５および図６を参照して、本従来例の動作について説明
する。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）と、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）
は、それぞれ紙面向って左側より右方向にパルス信号が
転送される場合（右シフト）と、紙面向って右側より左
方向にパルス信号が転送される場合（左シフト）におけ
る動作信号を示すタイミング図である。以下、図４、図
５および図６を参照して、本従来例の動作について説明
する。
【０００７】図４において、左から右方向にパルス信号
が転送される右シフトの場合には、もう一方の入力端子
ＳＴＬは開放状態に設定される。入力端子ＳＴＲからは
右シフトスタートパルスが入力され、選択回路４０１−
１に含まれるＡＮＤ回路４０３に入力される。また、Ａ
ＮＤ回路４０１−１のもう一方の入力端に入力される入
力信号Ａはハイレベルに設定され、ＡＮＤ回路４０２の
一方の入力端に対する入力信号Ｂはロウレベルに設定さ
れる。このようなＡＮＤ回路４０２およびＡＮＤ回路４
０３に対する入力レベル設定により、ハイレベルの入力
信号Ａが入力されるＡＮＤ回路４０３が選択される。こ
のことは、選択回路４０１−２、４０１−３、………
…、４０１−Ｎに含まれるＡＮＤ回路４０３についても
同様であり、それぞれハイレベルの入力信号Ａを受けて
選択され、これにより右シフトの走査回路が形成され
る。
が転送される右シフトの場合には、もう一方の入力端子
ＳＴＬは開放状態に設定される。入力端子ＳＴＲからは
右シフトスタートパルスが入力され、選択回路４０１−
１に含まれるＡＮＤ回路４０３に入力される。また、Ａ
ＮＤ回路４０１−１のもう一方の入力端に入力される入
力信号Ａはハイレベルに設定され、ＡＮＤ回路４０２の
一方の入力端に対する入力信号Ｂはロウレベルに設定さ
れる。このようなＡＮＤ回路４０２およびＡＮＤ回路４
０３に対する入力レベル設定により、ハイレベルの入力
信号Ａが入力されるＡＮＤ回路４０３が選択される。こ
のことは、選択回路４０１−２、４０１−３、………
…、４０１−Ｎに含まれるＡＮＤ回路４０３についても
同様であり、それぞれハイレベルの入力信号Ａを受けて
選択され、これにより右シフトの走査回路が形成され
る。
【０００８】ＳＴＲ端子より入力される右スタートパル
スは、ＡＮＤ回路４０３およびＯＲ回路４０４を介して
シフトレジスタ４０５−１に入力されるが、このシフト
レジスタ４０５−１には、クロック信号φ1 およびφ2
（φ1 の反転クロック信号）が入力されており、このク
ロック信号φ1 およびφ2 によって、当該シフトレジス
タ４０５−１より出力される信号のタイミングが制御さ
れ、出力バッファ回路４０６−１を介して、走査パルス
信号が出力信号ＯＵＴ1 として出力される。このシフト
レジスタ４０５−１より出力される信号は、次段の選択
回路４０１−２に含まれるＡＮＤ回路４０３に入力さ
れ、当該ＡＮＤ回路４０３およびＯＲ回路４０４を介し
て、シフトレジスタ４０５−２に入力される。シフトレ
ジスタ４０５−２の動作は、上述のシフトレジスタ４０
５−１の動作と全く同様であり、クロック信号φ1 およ
びφ2 によって、当該シフトレジスタ４０５−２より出
力される信号のタイミングが制御され、出力バッファ回
路４０６−２を介して、走査パルス信号が出力信号ＯＵ
Ｔ2 として出力される。この走査パルス信号は、同時に
次段の選択回路４０１−３に含まれるＡＮＤ回路４０３
にも入力される。以下同様にして、（Ｎ−１）番目の出
力バッファ回路４０６−（Ｎ−１）からは、走査パルス
信号が出力信号ＯＵＴ(N-1) として出力され、またＮ番
目の出力バッファ回路４０６−Ｎからは、走査パルス信
号が出力信号ＯＵＴ(N) として出力される。このように
して、出力信号ＯＵＴ1、ＯＵＴ2、…………、ＯＵＴ
(N-1)、ＯＵＴ(N) の順に、逐次シフトされた走査パル
ス信号が出力される（図５（ａ）、（ｂ）、 （ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）を参照）。
スは、ＡＮＤ回路４０３およびＯＲ回路４０４を介して
シフトレジスタ４０５−１に入力されるが、このシフト
レジスタ４０５−１には、クロック信号φ1 およびφ2
（φ1 の反転クロック信号）が入力されており、このク
ロック信号φ1 およびφ2 によって、当該シフトレジス
タ４０５−１より出力される信号のタイミングが制御さ
れ、出力バッファ回路４０６−１を介して、走査パルス
信号が出力信号ＯＵＴ1 として出力される。このシフト
レジスタ４０５−１より出力される信号は、次段の選択
回路４０１−２に含まれるＡＮＤ回路４０３に入力さ
れ、当該ＡＮＤ回路４０３およびＯＲ回路４０４を介し
て、シフトレジスタ４０５−２に入力される。シフトレ
ジスタ４０５−２の動作は、上述のシフトレジスタ４０
５−１の動作と全く同様であり、クロック信号φ1 およ
びφ2 によって、当該シフトレジスタ４０５−２より出
力される信号のタイミングが制御され、出力バッファ回
路４０６−２を介して、走査パルス信号が出力信号ＯＵ
Ｔ2 として出力される。この走査パルス信号は、同時に
次段の選択回路４０１−３に含まれるＡＮＤ回路４０３
にも入力される。以下同様にして、（Ｎ−１）番目の出
力バッファ回路４０６−（Ｎ−１）からは、走査パルス
信号が出力信号ＯＵＴ(N-1) として出力され、またＮ番
目の出力バッファ回路４０６−Ｎからは、走査パルス信
号が出力信号ＯＵＴ(N) として出力される。このように
して、出力信号ＯＵＴ1、ＯＵＴ2、…………、ＯＵＴ
(N-1)、ＯＵＴ(N) の順に、逐次シフトされた走査パル
ス信号が出力される（図５（ａ）、（ｂ）、 （ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）およ
び（ｊ）を参照）。
【０００９】また、右から左方向にパルス信号が転送さ
れる左シフトの場合には、入力端子ＳＴＲは開放状態に
設定される。入力端子ＳＴＬからは左シフトスタートパ
ルスが入力され、選択回路４０１−Ｎに含まれるＡＮＤ
回路４０２に入力される。また、ＡＮＤ回路４０２のも
う一方の入力端に入力される入力信号Ｂはハイレベルに
設定され、ＡＮＤ回路４０３の一方の入力端に入力され
る入力信号Ａはロウレベルに設定される。これにより、
ハイレベルの入力信号Ｂが入力されるＡＮＤ回路４０２
が選択される。このことは、選択回路４０１−１、４０
１−２、４０１−３、…………、４０１−（Ｎ−１）に
含まれるＡＮＤ回路４０２および４０３についても同様
であり、それぞれＡＮＤ回路４０２がハイレベルの入力
信号Ｂを受けて選択され、これにより左シフトの走査回
路が形成される。
れる左シフトの場合には、入力端子ＳＴＲは開放状態に
設定される。入力端子ＳＴＬからは左シフトスタートパ
ルスが入力され、選択回路４０１−Ｎに含まれるＡＮＤ
回路４０２に入力される。また、ＡＮＤ回路４０２のも
う一方の入力端に入力される入力信号Ｂはハイレベルに
設定され、ＡＮＤ回路４０３の一方の入力端に入力され
る入力信号Ａはロウレベルに設定される。これにより、
ハイレベルの入力信号Ｂが入力されるＡＮＤ回路４０２
が選択される。このことは、選択回路４０１−１、４０
１−２、４０１−３、…………、４０１−（Ｎ−１）に
含まれるＡＮＤ回路４０２および４０３についても同様
であり、それぞれＡＮＤ回路４０２がハイレベルの入力
信号Ｂを受けて選択され、これにより左シフトの走査回
路が形成される。
【００１０】ＳＴＬ端子より入力されるスタートパルス
信号は、選択回路４０１−Ｎに含まれるＡＮＤ回路４０
２およびＯＲ回路４０４を介してシフトレジスタ４０５
−Ｎに入力される。シフトレジスタ４０５−Ｎには、ク
ロック信号φ1 およびφ2 （φ1 の反転クロック信号）
が入力されており、このクロック信号φ1 およびφ2に
よって、当該シフトレジスタ４０５−Ｎより出力される
信号のタイミングが制御され、出力バッファ回路４０６
−Ｎを介して、走査パルス信号が出力信号ＯＵＴ(N) と
して出力される。このシフトレジスタ４０５−Ｎより出
力される信号は、次段の選択回路４０１−（Ｎ−１）に
含まれるＡＮＤ回路４０２に入力され、当該ＡＮＤ回路
４０２およびＯＲ回路４０４を介して、シフトレジスタ
４０５−（Ｎ−１）に入力される。シフトレジスタ４０
５−（Ｎ−１）の動作は、上述のシフトレジスタ４０５
−Ｎの動作と全く同様であり、クロック信号φ1 および
φ2 によって、当該シフトレジスタ４０５−（Ｎ−１）
より出力される信号のタイミングが制御され、出力バッ
ファ回路４０６−（Ｎ−１）を介して、走査パルス信号
が出力信号ＯＵＴ(N-1) として出力される。以下同様に
して、出力バッファ回路４０６−３からは、走査パルス
信号が出力信号ＯＵＴ3 として出力され、出力バッファ
回路４０６−２および４０６−１からは、それぞれ走査
パルス信号が出力信号ＯＵＴ2 およびＯＵＴ1 として出
力される。このようにして、出力信号ＯＵＴ(N) 、ＯＵ
Ｔ(N-1)、…………、ＯＵＴ3 、ＯＵＴ2 およびＯＵＴ
1 の順に、逐次シフトされた走査パルス信号が出力され
る（図６（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）を参
照）。
信号は、選択回路４０１−Ｎに含まれるＡＮＤ回路４０
２およびＯＲ回路４０４を介してシフトレジスタ４０５
−Ｎに入力される。シフトレジスタ４０５−Ｎには、ク
ロック信号φ1 およびφ2 （φ1 の反転クロック信号）
が入力されており、このクロック信号φ1 およびφ2に
よって、当該シフトレジスタ４０５−Ｎより出力される
信号のタイミングが制御され、出力バッファ回路４０６
−Ｎを介して、走査パルス信号が出力信号ＯＵＴ(N) と
して出力される。このシフトレジスタ４０５−Ｎより出
力される信号は、次段の選択回路４０１−（Ｎ−１）に
含まれるＡＮＤ回路４０２に入力され、当該ＡＮＤ回路
４０２およびＯＲ回路４０４を介して、シフトレジスタ
４０５−（Ｎ−１）に入力される。シフトレジスタ４０
５−（Ｎ−１）の動作は、上述のシフトレジスタ４０５
−Ｎの動作と全く同様であり、クロック信号φ1 および
φ2 によって、当該シフトレジスタ４０５−（Ｎ−１）
より出力される信号のタイミングが制御され、出力バッ
ファ回路４０６−（Ｎ−１）を介して、走査パルス信号
が出力信号ＯＵＴ(N-1) として出力される。以下同様に
して、出力バッファ回路４０６−３からは、走査パルス
信号が出力信号ＯＵＴ3 として出力され、出力バッファ
回路４０６−２および４０６−１からは、それぞれ走査
パルス信号が出力信号ＯＵＴ2 およびＯＵＴ1 として出
力される。このようにして、出力信号ＯＵＴ(N) 、ＯＵ
Ｔ(N-1)、…………、ＯＵＴ3 、ＯＵＴ2 およびＯＵＴ
1 の順に、逐次シフトされた走査パルス信号が出力され
る（図６（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）を参
照）。
【００１１】
【発明が解決しようとする課題】上述した従来の双方向
の走査回路においては、図４に示されるように、選択回
路を設けて、これに対応する余分な配線を引き回す必要
があるため、回路占有面積および配線容量が増大して小
型化および高速化を図ることが困難となる。このため
に、高速・高解像度の液晶ディスプレイおよび密着型イ
メージセンサ等に対応することができなくなるという欠
点がある。
の走査回路においては、図４に示されるように、選択回
路を設けて、これに対応する余分な配線を引き回す必要
があるため、回路占有面積および配線容量が増大して小
型化および高速化を図ることが困難となる。このため
に、高速・高解像度の液晶ディスプレイおよび密着型イ
メージセンサ等に対応することができなくなるという欠
点がある。
【００１２】また、回路占有面積が増大するために、走
査回路の歩留りが低下し、シフトレジスタを直列接続し
た走査回路の場合には、途中の段に１個でも欠陥が存在
すると、その段以降の回路に対しては走査信号を正常に
転送するとができなくなり、液晶ディスプレイ等の２次
元画像デバイスにおいては面欠陥として現れる。これ
は、画素アレイ部に欠陥が存在しない場合においても発
生するため、走査回路の欠陥自体がデバイス自体の歩留
まりを低下させる要因になるという欠点がある。
査回路の歩留りが低下し、シフトレジスタを直列接続し
た走査回路の場合には、途中の段に１個でも欠陥が存在
すると、その段以降の回路に対しては走査信号を正常に
転送するとができなくなり、液晶ディスプレイ等の２次
元画像デバイスにおいては面欠陥として現れる。これ
は、画素アレイ部に欠陥が存在しない場合においても発
生するため、走査回路の欠陥自体がデバイス自体の歩留
まりを低下させる要因になるという欠点がある。
【００１３】本発明は、上記の欠点を解決して、高速、
且つ高歩留まりの双方向の走査回路およびその駆動方法
を提供することを目的としている。
且つ高歩留まりの双方向の走査回路およびその駆動方法
を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明の走査回路は、デ
ータ信号を所定のクロック信号に同期させて逐次遅延転
送する回路構成により、走査パルス信号を生成して出力
する走査回路において、前段から出力されるデータ信号
を入力信号とし、１個のクロック信号または相互に反転
関係にある２個のクロック信号により制御されて、次段
に対する入力信号を出力信号とする複数の縦続接続され
たパストランジスタと、前記複数のパストランジスタか
ら、それぞれ逐次分岐出力される信号を個別に入力し
て、当該信号のレベル低下を補償して出力する複数のフ
ィードバック回路と、前記の複数のフィードバック回路
より逐次出力される信号を、それぞれ個別に入力して、
それぞれ走査パルス信号として出力する複数の出力バッ
ファ回路と、を少なくとも備えることを特徴としてい
る。
ータ信号を所定のクロック信号に同期させて逐次遅延転
送する回路構成により、走査パルス信号を生成して出力
する走査回路において、前段から出力されるデータ信号
を入力信号とし、１個のクロック信号または相互に反転
関係にある２個のクロック信号により制御されて、次段
に対する入力信号を出力信号とする複数の縦続接続され
たパストランジスタと、前記複数のパストランジスタか
ら、それぞれ逐次分岐出力される信号を個別に入力し
て、当該信号のレベル低下を補償して出力する複数のフ
ィードバック回路と、前記の複数のフィードバック回路
より逐次出力される信号を、それぞれ個別に入力して、
それぞれ走査パルス信号として出力する複数の出力バッ
ファ回路と、を少なくとも備えることを特徴としてい
る。
【００１５】なお、前記本発明の走査回路において、前
記データ信号の最終ビットに対応するパストランジスタ
の出力信号を入力とし、前記１個のクロック信号または
相互に反転関係にある２個のクロック信号により制御さ
れる１個のパストランジスタを備えて構成してもよい。
記データ信号の最終ビットに対応するパストランジスタ
の出力信号を入力とし、前記１個のクロック信号または
相互に反転関係にある２個のクロック信号により制御さ
れる１個のパストランジスタを備えて構成してもよい。
【００１６】また、本発明の走査回路の駆動方法は、前
記走査回路において、前記データ信号の隣接するビット
に対応する各パストランジスタの制御端子に対して、そ
れぞれ相互に反転関係にあるクロック信号を入力すると
ともに、前記隣接するビットに対応する各フィードバッ
ク回路の制御端子に対しても、それぞれ相互に反転関係
にあるクロック信号を入力することを特徴とするととも
に、更に、前記走査回路において、前記フィードバック
回路の制御端子に入力するクロック信号を、当該クロッ
ク信号の反転クロック信号に置換えて入力することを特
徴としている。
記走査回路において、前記データ信号の隣接するビット
に対応する各パストランジスタの制御端子に対して、そ
れぞれ相互に反転関係にあるクロック信号を入力すると
ともに、前記隣接するビットに対応する各フィードバッ
ク回路の制御端子に対しても、それぞれ相互に反転関係
にあるクロック信号を入力することを特徴とするととも
に、更に、前記走査回路において、前記フィードバック
回路の制御端子に入力するクロック信号を、当該クロッ
ク信号の反転クロック信号に置換えて入力することを特
徴としている。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の一実施例の構成を示す図で
ある。図１に示されるように、本実施例は、右シフトス
タートパルスが入力される入力端子ＳＴＲ、および左シ
フトスタートパルスが入力される入力端子ＳＴＬに対応
して、前段からのパルス信号を、クロック信号Ａおよび
Ｂにより逐次次段に遅延転送する（Ｎ＋１）個のパスト
ランジスタ１０１−１、１０１−２、１０１−３、……
……、４０１−（Ｎ−１）、４０１−Ｎ、４０１−（Ｎ
＋１）と、クロック信号ＣおよびＤにより制御され、逐
次遅延転送されてゆくパルス信号の振幅の減衰を防止す
るためのフィ−ドバック回路１０２−１、１０２−２、
…………、１０２−（Ｎ−１）、１０２−Ｎと、これら
のフィードバック回路１０２−１、１０２−２、………
…、１０２−（Ｎ−１）、１０２−Ｎの出力を、それぞ
れＯＵＴ1 、ＯＵＴ2 、…………、ＯＵＴ(N-1) 、ＯＵ
Ｔ(N) として出力する出力バッファ回路１０５−１、１
０５−２、…………、１０５−（Ｎ−１）、１０５−Ｎ
とを備えて構成されており、上記のフィードバック回路
１０１−１、１０１−２、…………、１０１−（Ｎ−
１）、１０１−Ｎは、それぞれクロックトインバータ１
０３およびインバータ１０４により構成されており、ま
た出力バッファ回路１０５−１、１０５−２、………
…、１０５−（Ｎ−１）、１０５−Ｎは、それぞれイン
バータ１０６、１０７および４０８により構成されてい
る。
ある。図１に示されるように、本実施例は、右シフトス
タートパルスが入力される入力端子ＳＴＲ、および左シ
フトスタートパルスが入力される入力端子ＳＴＬに対応
して、前段からのパルス信号を、クロック信号Ａおよび
Ｂにより逐次次段に遅延転送する（Ｎ＋１）個のパスト
ランジスタ１０１−１、１０１−２、１０１−３、……
……、４０１−（Ｎ−１）、４０１−Ｎ、４０１−（Ｎ
＋１）と、クロック信号ＣおよびＤにより制御され、逐
次遅延転送されてゆくパルス信号の振幅の減衰を防止す
るためのフィ−ドバック回路１０２−１、１０２−２、
…………、１０２−（Ｎ−１）、１０２−Ｎと、これら
のフィードバック回路１０２−１、１０２−２、………
…、１０２−（Ｎ−１）、１０２−Ｎの出力を、それぞ
れＯＵＴ1 、ＯＵＴ2 、…………、ＯＵＴ(N-1) 、ＯＵ
Ｔ(N) として出力する出力バッファ回路１０５−１、１
０５−２、…………、１０５−（Ｎ−１）、１０５−Ｎ
とを備えて構成されており、上記のフィードバック回路
１０１−１、１０１−２、…………、１０１−（Ｎ−
１）、１０１−Ｎは、それぞれクロックトインバータ１
０３およびインバータ１０４により構成されており、ま
た出力バッファ回路１０５−１、１０５−２、………
…、１０５−（Ｎ−１）、１０５−Ｎは、それぞれイン
バータ１０６、１０７および４０８により構成されてい
る。
【００１９】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
と、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）は、それぞれ紙面
向って左側より右方向にパルス信号が転送される場合
（右シフト）と、紙面向って右側より左方向にパルス信
号が転送される場合（左シフト）における動作信号を示
すタイミング図である。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
と、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）は、それぞれ紙面
向って左側より右方向にパルス信号が転送される場合
（右シフト）と、紙面向って右側より左方向にパルス信
号が転送される場合（左シフト）における動作信号を示
すタイミング図である。
【００２０】以下、図１、図２および図３を参照して、
本実施例の動作について説明する。
本実施例の動作について説明する。
【００２１】図１において、左から右方向にパルス信号
が転送される右シフトの場合には、もう一方の入力端子
ＳＴＬは開放状態に設定される。入力端子ＳＴＲからは
右シフトスタートパルスが入力されて、パストランジス
タ１０１−１に入力される。ここにおいて、クロック信
号ＡおよびＤは共通のクロック信号φ1 であるものと
し、またクロック信号ＢおよびＣは共通のクロック信号
φ2 （φ1 の反転クロック信号）であるものとする。こ
のようにクロック信号Ａ、Ｂ、ＣおよびＤを設定するこ
とにより、右シフトの走査回路が形成され、出力バッフ
ァ回路１０５−１、１０５−２、…………、１０５−
（Ｎ−１）、１０５−Ｎからは、それぞれ出力信号ＯＵ
Ｔ1、ＯＵＴ2、…………、ＯＵＴ(N-1)、ＯＵＴ(N) の
順に、逐次シフトされた走査パルス信号が出力される
（図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）を参照）。
が転送される右シフトの場合には、もう一方の入力端子
ＳＴＬは開放状態に設定される。入力端子ＳＴＲからは
右シフトスタートパルスが入力されて、パストランジス
タ１０１−１に入力される。ここにおいて、クロック信
号ＡおよびＤは共通のクロック信号φ1 であるものと
し、またクロック信号ＢおよびＣは共通のクロック信号
φ2 （φ1 の反転クロック信号）であるものとする。こ
のようにクロック信号Ａ、Ｂ、ＣおよびＤを設定するこ
とにより、右シフトの走査回路が形成され、出力バッフ
ァ回路１０５−１、１０５−２、…………、１０５−
（Ｎ−１）、１０５−Ｎからは、それぞれ出力信号ＯＵ
Ｔ1、ＯＵＴ2、…………、ＯＵＴ(N-1)、ＯＵＴ(N) の
順に、逐次シフトされた走査パルス信号が出力される
（図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）を参照）。
【００２２】また、右から左方向にパルス信号が転送さ
れる左シフトの場合には、入力端子ＳＴＲは開放状態に
設定される。入力端子ＳＴＬからは左シフトスタートパ
ルスが入力されて、パストランジスタ１０１−（Ｎ＋
１）に入力される。この場合においては、上述の右シフ
トの場合とは異なり、クロック信号ＡおよびＣは共通の
クロック信号φ1 に設定され、またクロック信号Ｂおよ
びＤは共通のクロック信号φ2 （φ1 の反転クロック信
号）に設定される。このようにクロック信号Ａ、Ｂ、Ｃ
およびＤを設定することにより、左シフトの走査回路が
形成され、出力バッファ回路１０５−Ｎ、１０５−（Ｎ
−１）、…………、１０５−２、１０５−１からは、そ
れぞれ出力信号ＯＵＴ(N) 、ＯＵＴ(N-1) 、………、Ｏ
ＵＴ2 、ＯＵＴ1 の順に、逐次シフトされた走査パルス
信号が出力される（図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
を参照）。上述のように、左シフトの場合には、右シフ
トの場合に対してクロック信号ＣとＤが入替えられてい
るが、このクロック信号の入替え操作は、当該走査回路
の内部から行ってもよく、或はまた外部から行ってもよ
い。
れる左シフトの場合には、入力端子ＳＴＲは開放状態に
設定される。入力端子ＳＴＬからは左シフトスタートパ
ルスが入力されて、パストランジスタ１０１−（Ｎ＋
１）に入力される。この場合においては、上述の右シフ
トの場合とは異なり、クロック信号ＡおよびＣは共通の
クロック信号φ1 に設定され、またクロック信号Ｂおよ
びＤは共通のクロック信号φ2 （φ1 の反転クロック信
号）に設定される。このようにクロック信号Ａ、Ｂ、Ｃ
およびＤを設定することにより、左シフトの走査回路が
形成され、出力バッファ回路１０５−Ｎ、１０５−（Ｎ
−１）、…………、１０５−２、１０５−１からは、そ
れぞれ出力信号ＯＵＴ(N) 、ＯＵＴ(N-1) 、………、Ｏ
ＵＴ2 、ＯＵＴ1 の順に、逐次シフトされた走査パルス
信号が出力される（図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
を参照）。上述のように、左シフトの場合には、右シフ
トの場合に対してクロック信号ＣとＤが入替えられてい
るが、このクロック信号の入替え操作は、当該走査回路
の内部から行ってもよく、或はまた外部から行ってもよ
い。
【００２３】本発明の走査回路を採用した２０００段の
走査回路を、実際に多結晶シリコン薄膜トランジスタを
ガラス基板上に集積することにより、走査回路のピッチ
を３０μｍで設計して製造した場合に、当該走査回路の
占有面積を、従来の走査回路に比較して１／３以下に抑
えてレイアウト設計することが可能であった。従来の走
査回路においては、選択回路と配線引き回し部分の面積
が大半を占有するために、回路ピッチ３０μｍでレイア
ウト設計することは不可能であったが、本発明において
はそれが可能となり、且つ回路占有面積が縮小された
分、歩留りも向上されるという結果が得られた。特に、
本走査回路においては、前段からのパルス信号を次段に
遅延転送する部分がパストランジスタのみにより構成さ
れており、これにより、少なくとも最終段までパルス信
号が正常に転送される確率が、従来の５０％から９０％
に向上した。これにより、液晶ディスプレイ等の２次元
画像デバイスにおいて、面欠陥が生起する確率を著しく
低減することが可能となる。更に、供給電圧１２Ｖでの
最高クロック周波数が従来の５ＭＨｚから１０ＭＨｚ以
上に向上され、高速動作をも実現することができた。
走査回路を、実際に多結晶シリコン薄膜トランジスタを
ガラス基板上に集積することにより、走査回路のピッチ
を３０μｍで設計して製造した場合に、当該走査回路の
占有面積を、従来の走査回路に比較して１／３以下に抑
えてレイアウト設計することが可能であった。従来の走
査回路においては、選択回路と配線引き回し部分の面積
が大半を占有するために、回路ピッチ３０μｍでレイア
ウト設計することは不可能であったが、本発明において
はそれが可能となり、且つ回路占有面積が縮小された
分、歩留りも向上されるという結果が得られた。特に、
本走査回路においては、前段からのパルス信号を次段に
遅延転送する部分がパストランジスタのみにより構成さ
れており、これにより、少なくとも最終段までパルス信
号が正常に転送される確率が、従来の５０％から９０％
に向上した。これにより、液晶ディスプレイ等の２次元
画像デバイスにおいて、面欠陥が生起する確率を著しく
低減することが可能となる。更に、供給電圧１２Ｖでの
最高クロック周波数が従来の５ＭＨｚから１０ＭＨｚ以
上に向上され、高速動作をも実現することができた。
【００２４】なお、本実施例は、本発明の走査回路をＣ
ＭＯＳスタティック回路により実現した実施例である
が、本発明の走査回路をＮＭＯＳ回路により構成するこ
とも当然可能である。また、本実施例においては、多結
晶シリコン薄膜トランジスタを用いているが、半導体層
にアモルファスシリコンおよびカドミウムセレン等を採
用した他の薄膜トランジスタにより形成することも可能
である。更にまた、単結晶シリコンＭＯＳトランジスタ
により構成することも当然のことながら可能である。
ＭＯＳスタティック回路により実現した実施例である
が、本発明の走査回路をＮＭＯＳ回路により構成するこ
とも当然可能である。また、本実施例においては、多結
晶シリコン薄膜トランジスタを用いているが、半導体層
にアモルファスシリコンおよびカドミウムセレン等を採
用した他の薄膜トランジスタにより形成することも可能
である。更にまた、単結晶シリコンＭＯＳトランジスタ
により構成することも当然のことながら可能である。
【００２５】
【発明の効果】以上説明したように、本発明は、前段か
らのパルス信号を次段に逐次遅延転送する回路を、パス
トランジスタを用いて形成することにより、回路占有面
積を従来の１／３程度に縮小することが可能となり、高
解像度液晶ディスプレイおよび密着イメージセンサ等に
対応して、回路ピッチを向上させたレイアウト設計を行
うことができ、また歩留りを著しく向上させることがで
きるとともに、高速にて動作する双方向の走査回路を実
現することができるといういう効果がある。
らのパルス信号を次段に逐次遅延転送する回路を、パス
トランジスタを用いて形成することにより、回路占有面
積を従来の１／３程度に縮小することが可能となり、高
解像度液晶ディスプレイおよび密着イメージセンサ等に
対応して、回路ピッチを向上させたレイアウト設計を行
うことができ、また歩留りを著しく向上させることがで
きるとともに、高速にて動作する双方向の走査回路を実
現することができるといういう効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の右シフト時における各部信号のタイ
ミング図である。
ミング図である。
【図３】本実施例の左シフト時における各部信号のタイ
ミング図である。
ミング図である。
【図４】従来例を示すブロック図である。
【図５】従来例の右シフト時における各部信号のタイミ
ング図である。
ング図である。
【図６】従来例の左シフト時における各部信号のタイミ
ング図である。
ング図である。
１０１−１〜１０１−（Ｎ＋１） パストランジスタ １０２−１〜１０２−Ｎ フィードバック回路 １０３ クロックトインバータ １０４、１０６〜１０８、４０７、４０８ インバー
タ １０５−１〜１０５−Ｎ、４０６−１〜４０６−Ｎ
出力バッファ回路 ４０１−１〜４０１−Ｎ 選択回路 ４０２、４０３ ＡＮＤ回路 ４０４ ＯＲ回路 ４０５−１〜４０５−Ｎ シフトレジスタ
タ １０５−１〜１０５−Ｎ、４０６−１〜４０６−Ｎ
出力バッファ回路 ４０１−１〜４０１−Ｎ 選択回路 ４０２、４０３ ＡＮＤ回路 ４０４ ＯＲ回路 ４０５−１〜４０５−Ｎ シフトレジスタ
Claims (4)
- 【請求項１】 データ信号を所定のクロック信号に同期
させて逐次遅延転送する回路構成により、走査パルス信
号を生成して出力する走査回路において、 前段から出力されるデータ信号を入力信号とし、１個の
クロック信号または相互に反転関係にある２個のクロッ
ク信号により制御されて、次段に対する入力信号を出力
信号とする複数の縦続接続されたパストランジスタと、 前記複数のパストランジスタから、それぞれ逐次分岐出
力される信号を個別に入力して、当該信号のレベル低下
を補償して出力する複数のフィードバック回路と、 前記の複数のフィードバック回路より逐次出力される信
号を、それぞれ個別に入力して、それぞれ走査パルス信
号として出力する複数の出力バッファ回路と、 を少なくとも備えることを特徴とする走査回路。 - 【請求項２】 前記データ信号の最終ビットに対応する
パストランジスタの出力信号を入力とし、前記１個のク
ロック信号または相互に反転関係にある２個のクロック
信号により制御される１個のパストランジスタを備える
ことを特徴とする請求項１記載の走査回路。 - 【請求項３】 請求項１および２記載の走査回路におい
て、前記データ信号の隣接するビットに対応する各パス
トランジスタの制御端子に対して、それぞれ相互に反転
関係にあるクロック信号を入力するとともに、前記隣接
するビットに対応する各フィードバック回路の制御端子
に対しても、それぞれ相互に反転関係にあるクロック信
号を入力することを特徴とする走査回路の駆動方法。 - 【請求項４】 請求項１および２記載の走査回路におい
て、前記フィードバック回路の制御端子に入力するクロ
ック信号を、当該クロック信号の反転クロック信号に置
換えて入力することを特徴とする走査回路の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282243A JP2646974B2 (ja) | 1993-11-11 | 1993-11-11 | 走査回路およびその駆動方法 |
| US08/334,331 US5872563A (en) | 1993-11-11 | 1994-11-02 | Scanning circuit for image device and driving method for scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282243A JP2646974B2 (ja) | 1993-11-11 | 1993-11-11 | 走査回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07134277A true JPH07134277A (ja) | 1995-05-23 |
| JP2646974B2 JP2646974B2 (ja) | 1997-08-27 |
Family
ID=17649925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282243A Expired - Lifetime JP2646974B2 (ja) | 1993-11-11 | 1993-11-11 | 走査回路およびその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5872563A (ja) |
| JP (1) | JP2646974B2 (ja) |
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