JPH05119741A - 走査回路およびその駆動方法 - Google Patents
走査回路およびその駆動方法Info
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- JPH05119741A JPH05119741A JP3279365A JP27936591A JPH05119741A JP H05119741 A JPH05119741 A JP H05119741A JP 3279365 A JP3279365 A JP 3279365A JP 27936591 A JP27936591 A JP 27936591A JP H05119741 A JPH05119741 A JP H05119741A
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- scanning circuit
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Abstract
(57)【要約】
【目的】液晶ディスプレイ、密着型イメージセンサ等の
周辺駆動回路に用いられる走査回路の高歩留まり化と高
速化を目的とする。 【構成】前段から送られてきた信号を入力信号とし、か
つ互いに逆相の関係にある２個のクロック信号φ、φi
で制御され、かつ次段への入力信号を出力信号とするク
ロックドインバータ１０１と、そのクロックドインバー
タの出力信号を入力信号とし、かつ前記２個オクロック
信号で制御されるフィードバック回路１０２と、前記フ
ィードバック回路の出力信号を入力信号とし、かつ前記
２個のクロック信号のうち少なくとも一方のクロック信
号で制御される出力バッファ回路１０３とで構成された
ことを特徴とする走査回路である。
周辺駆動回路に用いられる走査回路の高歩留まり化と高
速化を目的とする。 【構成】前段から送られてきた信号を入力信号とし、か
つ互いに逆相の関係にある２個のクロック信号φ、φi
で制御され、かつ次段への入力信号を出力信号とするク
ロックドインバータ１０１と、そのクロックドインバー
タの出力信号を入力信号とし、かつ前記２個オクロック
信号で制御されるフィードバック回路１０２と、前記フ
ィードバック回路の出力信号を入力信号とし、かつ前記
２個のクロック信号のうち少なくとも一方のクロック信
号で制御される出力バッファ回路１０３とで構成された
ことを特徴とする走査回路である。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主に、液晶ディスプレ
イ、密着イメージセンサ、液晶シャッタ等の周辺駆動回
路に用いられる走査回路に関するものである。
イ、密着イメージセンサ、液晶シャッタ等の周辺駆動回
路に用いられる走査回路に関するものである。
【０００２】
【従来の技術】液晶ディスプレイ、密着イメージセン
サ、液晶シャッタ等の小型化、低コスト化、高信頼性を
目的として、薄膜駆動回路を一体化して作製する技術が
ある。これは画素電極と同一基板上に周辺駆動回路を設
置することにより、接続端子の数および外部駆動ＩＣの
数の大幅な削減が可能のこと、また大面積、高密度のボ
ンディング工程の限界から生ずる信頼性の問題を解決で
きるというコンセプトに基づくものである。
サ、液晶シャッタ等の小型化、低コスト化、高信頼性を
目的として、薄膜駆動回路を一体化して作製する技術が
ある。これは画素電極と同一基板上に周辺駆動回路を設
置することにより、接続端子の数および外部駆動ＩＣの
数の大幅な削減が可能のこと、また大面積、高密度のボ
ンディング工程の限界から生ずる信頼性の問題を解決で
きるというコンセプトに基づくものである。
【０００３】シフトレジスタと出力バッファで構成され
る走査回路は、たとえばアクティブマトリクス液晶ディ
スプレイにおいて垂直駆動回路、あるいは水平走査回路
のブロックスイッチを走査する回路として上記薄膜駆動
回路の重要な構成要素となる。
る走査回路は、たとえばアクティブマトリクス液晶ディ
スプレイにおいて垂直駆動回路、あるいは水平走査回路
のブロックスイッチを走査する回路として上記薄膜駆動
回路の重要な構成要素となる。
【０００４】図４はクロックドインバータを用いた従来
のＣＭＯＳスタティック型走査回路の（２Ｎ−１）段
目、（２Ｎ）段目を示す図である。図７はクロックドイ
ンバータのシンボルと構成を示す図である。図７に示し
たクロックドインバータ１０１は、クロック信号φがハ
イレベル、クロック信号φの反転クロック信号φr がロ
ーレベルとなった時、入力信号を反映した信号を出力す
る。逆にクロック信号φがローレベル、クロック信号φ
i がハイレベルの期間は、入力信号に関係なく、出力は
前の状態を保持している。図４の走査回路において、シ
フトレジスタ４０１は入力された信号をクロック信号
φ、φi により一定の周期だけ送らせて次段のシフトレ
ジスタへ順次転送していくことができ、各シフトレジス
タの出力は出力バッファ回路１０３を通して走査パルス
信号として出力される。
のＣＭＯＳスタティック型走査回路の（２Ｎ−１）段
目、（２Ｎ）段目を示す図である。図７はクロックドイ
ンバータのシンボルと構成を示す図である。図７に示し
たクロックドインバータ１０１は、クロック信号φがハ
イレベル、クロック信号φの反転クロック信号φr がロ
ーレベルとなった時、入力信号を反映した信号を出力す
る。逆にクロック信号φがローレベル、クロック信号φ
i がハイレベルの期間は、入力信号に関係なく、出力は
前の状態を保持している。図４の走査回路において、シ
フトレジスタ４０１は入力された信号をクロック信号
φ、φi により一定の周期だけ送らせて次段のシフトレ
ジスタへ順次転送していくことができ、各シフトレジス
タの出力は出力バッファ回路１０３を通して走査パルス
信号として出力される。
【０００５】図５はクロックドインバータを用いた従来
のＣＭＯＳダイナミック型走査回路の（２Ｎ−１）段
目、（２Ｎ）段目を示す図である。ダイナミック回路に
おいては、クロック周期の半分の期間、信号を保持して
いる状態があるため、図４に示したスタティック回路ほ
どの安定動作は望めないが、フィードバック回路が無く
なった分だけ回路は簡単となる。
のＣＭＯＳダイナミック型走査回路の（２Ｎ−１）段
目、（２Ｎ）段目を示す図である。ダイナミック回路に
おいては、クロック周期の半分の期間、信号を保持して
いる状態があるため、図４に示したスタティック回路ほ
どの安定動作は望めないが、フィードバック回路が無く
なった分だけ回路は簡単となる。
【０００６】図６は図４および図５に示した従来の走査
回路のタイミングチャートを示す図である。この場合、
（２Ｎ−１）段目、（２Ｎ）段目の走査パルス信号はそ
れぞれシフトレジスタ４０１の出力Ａ、Ｂと同じタイミ
ングで出力され、走査周期Ｔはクロック周期に等しい。
回路のタイミングチャートを示す図である。この場合、
（２Ｎ−１）段目、（２Ｎ）段目の走査パルス信号はそ
れぞれシフトレジスタ４０１の出力Ａ、Ｂと同じタイミ
ングで出力され、走査周期Ｔはクロック周期に等しい。
【０００７】
【発明が解決しようとする課題】液晶ディスプレイ、密
着イメージセンサ、液晶シャッタ等の画像入出力デバイ
スの大面積化、長尺化に伴い、無欠陥の周辺駆動回路を
形成することは現状のプロセス技術では非常に困難であ
る。特にシフトレジスタを直列接続した従来型の走査回
路では、途中の段に１個でも欠陥が存在するとその段以
降は走査信号を正常に転送することができなくなり、液
晶ディスプレイ等の２次元画像デバイスでは面欠陥とな
って現れる。これは画素アレイ部に欠陥が存在しない場
合でも発生するため走査回路の欠陥がデバイスの歩留ま
りを低下させる大きな原因になっている。
着イメージセンサ、液晶シャッタ等の画像入出力デバイ
スの大面積化、長尺化に伴い、無欠陥の周辺駆動回路を
形成することは現状のプロセス技術では非常に困難であ
る。特にシフトレジスタを直列接続した従来型の走査回
路では、途中の段に１個でも欠陥が存在するとその段以
降は走査信号を正常に転送することができなくなり、液
晶ディスプレイ等の２次元画像デバイスでは面欠陥とな
って現れる。これは画素アレイ部に欠陥が存在しない場
合でも発生するため走査回路の欠陥がデバイスの歩留ま
りを低下させる大きな原因になっている。
【０００８】また、上記画像入出力デバイスの高解像度
化に伴い、より高速な走査回路が要求されてくる。走査
回路の高速化は主に薄膜トランジスタの移動度を向上さ
せるか、あるいはトランジスタのゲート長を小さくする
ことによって達成可能であるが、その場合トランジスタ
作製プロセスを変更しなければならないという大きな問
題が生じる。
化に伴い、より高速な走査回路が要求されてくる。走査
回路の高速化は主に薄膜トランジスタの移動度を向上さ
せるか、あるいはトランジスタのゲート長を小さくする
ことによって達成可能であるが、その場合トランジスタ
作製プロセスを変更しなければならないという大きな問
題が生じる。
【０００９】本発明は上記問題点を解決するために、少
なくとも画像デバイスの面欠陥を無くす高歩留まり、か
つ高速な走査回路とその駆動方法を提供することを目的
としている。
なくとも画像デバイスの面欠陥を無くす高歩留まり、か
つ高速な走査回路とその駆動方法を提供することを目的
としている。
【００１０】
【課題を解決するための手段】トランジスタを集積して
形成されたＣＭＯＳスタティック型走査回路において、
前段から送られてきた信号を入力信号とし、かつ互いに
逆相の関係にある２個のクロック信号で制御され、かつ
次段への入力信号を出力信号とするクロックドインバー
タと、前記クロックドインバータの出力信号を入力信号
とし、かつ前記２個のクロック信号で制御されるフィー
ドバック回路と、前記フィードバック回路の出力信号を
入力信号とし、かつ前記２個のクロック信号のうち少な
くとも一方のクロック信号で制御される出力バッファ回
路とで構成されたことを特徴とする走査回路と、その走
査回路において、奇数段目の前記出力バッファ回路は、
前記フィードバック回路の出力信号を入力信号とするイ
ンバータと、そのインバータの出力信号と前記２個のク
ロック信号のうち少なくとも一方のクロック信号とを入
力信号とするＮＯＲ回路と、そのＮＯＲ回路の出力信号
を入力信号とする正転バッファ回路とで構成され、かつ
偶数段目の前記出力バッファ回路は、前記フィードバッ
ク回路の出力信号と前記２個のクロック信号のうち少な
くとも一方のクロック信号とを入力信号とするＮＯＲ回
路と、そのＮＯＲ回路の出力信号を入力信号とする正転
バッファ回路とで構成されたことを特徴とする走査回路
と、トランジスタを集積して形成されたＣＭＯＳダイナ
ミック型走査回路において、前段から送られてきた信号
を入力信号とし、かつ互いに逆相の関係にある２個のク
ロック信号で制御され、かつ次段への入力信号を出力信
号とするクロックドインバータと、前記クロックドイン
バータの出力信号を入力信号とし、かつ前記２個のクロ
ック信号のうち少なくとも一方のクロック信号で制御さ
れる出力バッファ回路とで構成されたことを特徴とする
走査回路と、その走査回路において、奇数段目の前記出
力バッファ回路は、前記クロックドインバータの出力信
号と前記２個のクロック信号のうち少なくとも一方のク
ロック信号とを入力信号とするＮＯＲ回路と、そのＮＯ
Ｒ回路の出力信号を入力信号とする正転バッファ回路と
で構成され、かつ偶数段目の前記出力バッファ回路は、
前記クロックドインバータの出力信号を入力信号とする
インバータと、そのインバータの出力信号と前記２個の
クロック信号のうち少なくとも一方のクロック信号とを
入力信号とするＮＯＲ回路と、そのＮＯＲ回路の出力信
号を入力信号とする正転バッファ回路とで構成されたこ
とを特徴とする走査回路と、前記ＣＭＯＳスタティック
型、およびダイナミック型走査回路の駆動方法におい
て、前記クロック信号として、走査周期をＴとした場
合、周期が（２×Ｔ）のクロック信号を入力することを
特徴とする前記走査回路の駆動方法である。
形成されたＣＭＯＳスタティック型走査回路において、
前段から送られてきた信号を入力信号とし、かつ互いに
逆相の関係にある２個のクロック信号で制御され、かつ
次段への入力信号を出力信号とするクロックドインバー
タと、前記クロックドインバータの出力信号を入力信号
とし、かつ前記２個のクロック信号で制御されるフィー
ドバック回路と、前記フィードバック回路の出力信号を
入力信号とし、かつ前記２個のクロック信号のうち少な
くとも一方のクロック信号で制御される出力バッファ回
路とで構成されたことを特徴とする走査回路と、その走
査回路において、奇数段目の前記出力バッファ回路は、
前記フィードバック回路の出力信号を入力信号とするイ
ンバータと、そのインバータの出力信号と前記２個のク
ロック信号のうち少なくとも一方のクロック信号とを入
力信号とするＮＯＲ回路と、そのＮＯＲ回路の出力信号
を入力信号とする正転バッファ回路とで構成され、かつ
偶数段目の前記出力バッファ回路は、前記フィードバッ
ク回路の出力信号と前記２個のクロック信号のうち少な
くとも一方のクロック信号とを入力信号とするＮＯＲ回
路と、そのＮＯＲ回路の出力信号を入力信号とする正転
バッファ回路とで構成されたことを特徴とする走査回路
と、トランジスタを集積して形成されたＣＭＯＳダイナ
ミック型走査回路において、前段から送られてきた信号
を入力信号とし、かつ互いに逆相の関係にある２個のク
ロック信号で制御され、かつ次段への入力信号を出力信
号とするクロックドインバータと、前記クロックドイン
バータの出力信号を入力信号とし、かつ前記２個のクロ
ック信号のうち少なくとも一方のクロック信号で制御さ
れる出力バッファ回路とで構成されたことを特徴とする
走査回路と、その走査回路において、奇数段目の前記出
力バッファ回路は、前記クロックドインバータの出力信
号と前記２個のクロック信号のうち少なくとも一方のク
ロック信号とを入力信号とするＮＯＲ回路と、そのＮＯ
Ｒ回路の出力信号を入力信号とする正転バッファ回路と
で構成され、かつ偶数段目の前記出力バッファ回路は、
前記クロックドインバータの出力信号を入力信号とする
インバータと、そのインバータの出力信号と前記２個の
クロック信号のうち少なくとも一方のクロック信号とを
入力信号とするＮＯＲ回路と、そのＮＯＲ回路の出力信
号を入力信号とする正転バッファ回路とで構成されたこ
とを特徴とする走査回路と、前記ＣＭＯＳスタティック
型、およびダイナミック型走査回路の駆動方法におい
て、前記クロック信号として、走査周期をＴとした場
合、周期が（２×Ｔ）のクロック信号を入力することを
特徴とする前記走査回路の駆動方法である。
【００１１】
【作用】周辺駆動回路の歩留まりは回路面積が大きくな
るとともに指数関数に従って著しく低下する。本発明の
走査回路では、前段からの信号を次段へ遅延転送する部
分が１個のクロックドインバータだけで構成されている
ため、シフトレジスタで構成した従来の走査回路に比較
してその部分の面積を大幅に縮小することができる。従
って、最終段まで信号を遅延転送できる確率は著しく向
上する。すなわち、面欠陥となって現れるような走査回
路の欠陥を著しく低減させることができる。
るとともに指数関数に従って著しく低下する。本発明の
走査回路では、前段からの信号を次段へ遅延転送する部
分が１個のクロックドインバータだけで構成されている
ため、シフトレジスタで構成した従来の走査回路に比較
してその部分の面積を大幅に縮小することができる。従
って、最終段まで信号を遅延転送できる確率は著しく向
上する。すなわち、面欠陥となって現れるような走査回
路の欠陥を著しく低減させることができる。
【００１２】また、本発明の走査回路の駆動方法では、
走査周期をＴとした場合、クロック信号の周期は（２×
Ｔ）と、従来必要であったクロック周期Ｔに比べてスピ
ードに関し２倍の余裕が生じる。さらにクロック信号を
イネーブル信号として出力バッファ回路に供給する本駆
動方法では、クロックドインバータあるいはフィードバ
ック回路の出力信号がクロック信号の半周期以内で立ち
上がっていれば、クロックドインバータあるいはフィー
ドバック回路の内部信号遅延が走査パルス信号に現れる
ことはない。以上のようにして走査回路の高速化を図る
ことができる。
走査周期をＴとした場合、クロック信号の周期は（２×
Ｔ）と、従来必要であったクロック周期Ｔに比べてスピ
ードに関し２倍の余裕が生じる。さらにクロック信号を
イネーブル信号として出力バッファ回路に供給する本駆
動方法では、クロックドインバータあるいはフィードバ
ック回路の出力信号がクロック信号の半周期以内で立ち
上がっていれば、クロックドインバータあるいはフィー
ドバック回路の内部信号遅延が走査パルス信号に現れる
ことはない。以上のようにして走査回路の高速化を図る
ことができる。
【００１３】
【実施例】以下に本発明の走査回路とその駆動方法の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１４】図１は本発明の走査回路の一実施例を示す
図である。本実施例では走査回路をＣＭＯＳスタティッ
ク回路で実現したものであり、図には（２Ｎ−１）段
目、（２Ｎ）段目が示されている（ここでＮは自然
数）。本走査回路は図に示すように、前段からの信号を
クロック信号φ、φi により次段へ反転して遅延転送す
るクロックドインバータ１０１と、遅延転送していくパ
ルス信号の振幅の減衰を防ぐためのフィードバック回路
１０２と、奇数段目においてはクロック信号φで、偶数
段目においてはクロック信号φi で制御される出力バッ
ファ回路１０３とで構成される。奇数段目の出力バッフ
ァ回路は、フィードバック回路の出力を反転するための
インバータと、そのインバータの出力信号とクロック信
号φを入力とするＮＯＲ回路と、そのＮＯＲ回路の出力
を入力とする正転バッファとで構成される。一方、偶数
段目の出力バッファ回路はフィードバック回路１０２の
出力信号とクロック信号φi を入力とするＮＯＲ回路
と、そのＮＯＲ回路の出力を入力とする正転バッファ回
路とで構成される。以上述べた構成によって、図４に示
した従来の走査回路に比べて、前段からのパルス信号を
次段へ遅延転送する部分の回路面積を１／５）に小さく
することができる。
図である。本実施例では走査回路をＣＭＯＳスタティッ
ク回路で実現したものであり、図には（２Ｎ−１）段
目、（２Ｎ）段目が示されている（ここでＮは自然
数）。本走査回路は図に示すように、前段からの信号を
クロック信号φ、φi により次段へ反転して遅延転送す
るクロックドインバータ１０１と、遅延転送していくパ
ルス信号の振幅の減衰を防ぐためのフィードバック回路
１０２と、奇数段目においてはクロック信号φで、偶数
段目においてはクロック信号φi で制御される出力バッ
ファ回路１０３とで構成される。奇数段目の出力バッフ
ァ回路は、フィードバック回路の出力を反転するための
インバータと、そのインバータの出力信号とクロック信
号φを入力とするＮＯＲ回路と、そのＮＯＲ回路の出力
を入力とする正転バッファとで構成される。一方、偶数
段目の出力バッファ回路はフィードバック回路１０２の
出力信号とクロック信号φi を入力とするＮＯＲ回路
と、そのＮＯＲ回路の出力を入力とする正転バッファ回
路とで構成される。以上述べた構成によって、図４に示
した従来の走査回路に比べて、前段からのパルス信号を
次段へ遅延転送する部分の回路面積を１／５）に小さく
することができる。
【００１５】図２は図１に示した本走査回路のタイミン
グチャートを示す図である。本走査回路の駆動方法で
は、走査周期Ｔに対しクロック信号の周期は２×Ｔであ
り、これにより、同じ周期の走査パルス信号に対し従来
用いていた駆動周波数の１／２の周波数で駆動すること
ができる。また、（２Ｎ−１）段目、（２Ｎ）段目の走
査パルス信号はフィードバック回路１０２の出力信号が
出力されるタイミングからＴだけ遅れたタイミングで出
力されるので、フィードバック回路１０２の出力信号の
立ち上がり、立ち下がり時間がＴ以内であれば、クロッ
クドインバータ１０１、およびフィードバック回路１０
２で生じる内部遅延が走査パルス信号の遅延に影響を与
えることはない。
グチャートを示す図である。本走査回路の駆動方法で
は、走査周期Ｔに対しクロック信号の周期は２×Ｔであ
り、これにより、同じ周期の走査パルス信号に対し従来
用いていた駆動周波数の１／２の周波数で駆動すること
ができる。また、（２Ｎ−１）段目、（２Ｎ）段目の走
査パルス信号はフィードバック回路１０２の出力信号が
出力されるタイミングからＴだけ遅れたタイミングで出
力されるので、フィードバック回路１０２の出力信号の
立ち上がり、立ち下がり時間がＴ以内であれば、クロッ
クドインバータ１０１、およびフィードバック回路１０
２で生じる内部遅延が走査パルス信号の遅延に影響を与
えることはない。
【００１６】本発明の走査回路を採用した２０００段の
ＣＭＯＳスタティック走査回路を実際に多結晶シリコン
薄膜トランジスタをガラス基板上に集積することにより
作製した。その結果、少なくとも最終段までパルス信号
が正常に転送される確率が従来の４０％から８０％に向
上した。
ＣＭＯＳスタティック走査回路を実際に多結晶シリコン
薄膜トランジスタをガラス基板上に集積することにより
作製した。その結果、少なくとも最終段までパルス信号
が正常に転送される確率が従来の４０％から８０％に向
上した。
【００１７】次に本発明の走査回路の第２の実施例につ
いて説明する。
いて説明する。
【００１８】図３は本発明の走査回路の一実施例を示す
図である。本実施例では走査回路をＣＭＯＳダイナミッ
ク回路で実現したものであり、図には（２Ｎ−１）段
目、（２Ｎ）段目が示されている（ここでＮは自然
数）。実施例１との違いは、フィードバック回路１０２
を用いていないことと、奇数段目、偶数段目の出力バッ
ファ回路の構成が逆になっていることである。本走査回
路は図に示すように、前段からの信号をクロック信号
φ、φi により次段へ反転して遅延転送するクロックド
インバータ１０１と、奇数段目においてはクロック信号
φで、偶数段目においてはクロック信号φi で制御され
る出力バッファ回路１０３とで構成される。この構成に
よって、図５に示した従来の走査回路に比べて、前段か
らのパルス信号を次段へ遅延転送する部分の回路面積を
（１／２）に小さくすることができる。
図である。本実施例では走査回路をＣＭＯＳダイナミッ
ク回路で実現したものであり、図には（２Ｎ−１）段
目、（２Ｎ）段目が示されている（ここでＮは自然
数）。実施例１との違いは、フィードバック回路１０２
を用いていないことと、奇数段目、偶数段目の出力バッ
ファ回路の構成が逆になっていることである。本走査回
路は図に示すように、前段からの信号をクロック信号
φ、φi により次段へ反転して遅延転送するクロックド
インバータ１０１と、奇数段目においてはクロック信号
φで、偶数段目においてはクロック信号φi で制御され
る出力バッファ回路１０３とで構成される。この構成に
よって、図５に示した従来の走査回路に比べて、前段か
らのパルス信号を次段へ遅延転送する部分の回路面積を
（１／２）に小さくすることができる。
【００１９】本実施例の走査回路の駆動方法、タイミン
グチャートは実施例１と同様である。（２Ｎ−１）段
目、（２Ｎ）段目の走査パルス信号はクロックドインバ
ータ１０１の出力信号が出力されるタイミングからＴだ
け遅れたタイミングで出力されるので、クロックドイン
バータ１０１の出力信号の立ち上がり、立ち下がり時間
がＴ以内であれば、クロックドインバータ１０１で生じ
る内部遅延が走査パルス信号の遅延に影響を与えること
はない。
グチャートは実施例１と同様である。（２Ｎ−１）段
目、（２Ｎ）段目の走査パルス信号はクロックドインバ
ータ１０１の出力信号が出力されるタイミングからＴだ
け遅れたタイミングで出力されるので、クロックドイン
バータ１０１の出力信号の立ち上がり、立ち下がり時間
がＴ以内であれば、クロックドインバータ１０１で生じ
る内部遅延が走査パルス信号の遅延に影響を与えること
はない。
【００２０】本発明の走査回路を採用した２０００段の
ＣＭＯＳダイナミック走査回路を実際に多結晶シリコン
薄膜トランジスタをガラス基板上に集積することにより
作製した。その結果、少なくとも最終段までパルス信号
が正常に転送される確率が従来の６０％から８０％に向
上した。
ＣＭＯＳダイナミック走査回路を実際に多結晶シリコン
薄膜トランジスタをガラス基板上に集積することにより
作製した。その結果、少なくとも最終段までパルス信号
が正常に転送される確率が従来の６０％から８０％に向
上した。
【００２１】
【発明の効果】以上説明したように本発明の走査回路を
適用すれば、前段からのパルス信号を次段へ転送する部
分の回路面積を従来の（１／５）、あるいは（１／２）
に小さくできるので、少なくとも駆動回路の欠陥によっ
て生じていた２次元画像デバイスの面欠陥を著しく低減
することができる。すなわち、本発明の走査回路は上記
液晶ディスプレイ、密着イメージセンサ、液晶シャッタ
等の歩留まりを向上ざせるのに極めて有用である。また
本発明の上記走査回路の駆動方法は従来の駆動周波数の
１／２の周波数で同じ走査周波数を得ることができるの
で、画像入出力デバイスの高解像度化に対応できる駆動
方法として極めて有用である。
適用すれば、前段からのパルス信号を次段へ転送する部
分の回路面積を従来の（１／５）、あるいは（１／２）
に小さくできるので、少なくとも駆動回路の欠陥によっ
て生じていた２次元画像デバイスの面欠陥を著しく低減
することができる。すなわち、本発明の走査回路は上記
液晶ディスプレイ、密着イメージセンサ、液晶シャッタ
等の歩留まりを向上ざせるのに極めて有用である。また
本発明の上記走査回路の駆動方法は従来の駆動周波数の
１／２の周波数で同じ走査周波数を得ることができるの
で、画像入出力デバイスの高解像度化に対応できる駆動
方法として極めて有用である。
【図１】本発明の走査回路の第１の実施例を示す回路図
である。
である。
【図２】第１の実施例の走査回路のタイミングチャート
を示す図である。
を示す図である。
【図３】本発明の走査回路の第２の実施例を示す回路図
である。
である。
【図４】従来の走査回路の一例を示す図である。
【図５】従来の走査回路の一例を示す図である。
【図６】従来の走査回路のタイミングチャートを示す図
である。
である。
【図７】クロックドインバータのシンボルと構成を示す
図である。
図である。
１０１ クロックドインバータ １０２ フィードバック回路 １０３ 出力バッファ回路 ４０１ １ビットシフトレジスタ
Claims (5)
- 【請求項１】 トランジスタを集積して形成されたＣＭ
ＯＳスタティック型走査回路において、前段から送られ
てきた信号を入力信号とし、かつ互いに逆相の関係にあ
る２個のクロック信号で制御され、かつ次段への入力信
号を出力信号とするクロックドインバータと、前記クロ
ックドインバータの出力信号を入力信号とし、かつ前記
２個のクロック信号で制御されるフィードバック回路
と、前記フィードバック回路の出力信号を入力信号と
し、かつ前記２個のクロック信号のうち少なくとも一方
のクロック信号で制御される出力バッファ回路とで構成
されたことを特徴とする走査回路。 - 【請求項２】 請求項１に記載の走査回路において、奇
数段目の前記出力バッファ回路は、前記フィードバック
回路の出力信号を入力信号とするインバータと、そのイ
ンバータの出力信号と前記２個のクロック信号のうち少
なくとも一方のクロック信号とを入力信号とするＮＯＲ
回路と、そのＮＯＲ回路の出力信号を入力信号とする正
転バッファ回路とで構成され、かつ偶数段目の前記出力
バッファ回路は、前記フィードバック回路の出力信号と
前記２個のクロック信号のうち少なくとも一方のクロッ
ク信号とを入力信号とするＮＯＲ回路と、そのＮＯＲ回
路の出力信号を入力信号とする正転バッファ回路とで構
成されたことを特徴とする走査回路。 - 【請求項３】 トランジスタを集積して形成されたＣＭ
ＯＳダイナミック型走査回路において、前段から送られ
てきた信号を入力信号とし、かつ互いに逆相の関係にあ
る２個のクロック信号で制御され、かつ次段への入力信
号を出力信号とするクロックドインバータと、前記クロ
ックドインバータの出力信号を入力信号とし、かつ前記
２個のクロック信号のうち少なくとも一方のクロック信
号で制御される出力バッファ回路とで構成されたことを
特徴とする走査回路。 - 【請求項４】 請求項３に記載の走査回路において、奇
数段目の前記出力バッファ回路は、前記クロックドイン
バータの出力信号と前記２個のクロック信号のうち少な
くとも一方のクロック信号とを入力信号とするＮＯＲ回
路と、そのＮＯＲ回路の出力信号を入力信号とする正転
バッファ回路とで構成され、かつ偶数段目の前記出力バ
ッファ回路は、前記クロックドインバータの出力信号を
入力信号とするインバータと、そのインバータの出力信
号と前記２個のクロック信号のうち少なくとも一方のク
ロック信号とを入力信号とするＮＯＲ回路と、そのＮＯ
Ｒ回路の出力信号を入力信号とする正転バッファ回路と
で構成されたことを特徴とする走査回路。 - 【請求項５】 請求項１および３に記載の走査回路の駆
動方法において、前記クロック信号として、走査周期を
Ｔとした場合、周期が（２×Ｔ）のクロック信号を入力
することを特徴とする前記走査回路の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279365A JP2870261B2 (ja) | 1991-10-25 | 1991-10-25 | 走査回路 |
| US07/920,783 US5404151A (en) | 1991-07-30 | 1992-07-28 | Scanning circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279365A JP2870261B2 (ja) | 1991-10-25 | 1991-10-25 | 走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119741A true JPH05119741A (ja) | 1993-05-18 |
| JP2870261B2 JP2870261B2 (ja) | 1999-03-17 |
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ID=17610147
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|---|---|---|---|
| JP3279365A Expired - Lifetime JP2870261B2 (ja) | 1991-07-30 | 1991-10-25 | 走査回路 |
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|---|---|
| JP (1) | JP2870261B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1991-10-25 JP JP3279365A patent/JP2870261B2/ja not_active Expired - Lifetime
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| JP2870261B2 (ja) | 1999-03-17 |
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