JP2669759B2 - 走査回路 - Google Patents
走査回路Info
- Publication number
- JP2669759B2 JP2669759B2 JP1774593A JP1774593A JP2669759B2 JP 2669759 B2 JP2669759 B2 JP 2669759B2 JP 1774593 A JP1774593 A JP 1774593A JP 1774593 A JP1774593 A JP 1774593A JP 2669759 B2 JP2669759 B2 JP 2669759B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- pulses
- input
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイや密
着イメージセンサ等を駆動する駆動回路に用いられる走
査回路に関する。
着イメージセンサ等を駆動する駆動回路に用いられる走
査回路に関する。
【０００２】
【従来の技術】従来、液晶ディスプレイや密着イメージ
センサ等と、これらを駆動する駆動回路とは、別々に作
製されていた。したがって、液晶ディスプレイや密着イ
メージセンサ等を構成する各画素電極と駆動回路とを接
続する接続端子や、駆動回路を構成するＩＣ（集積回
路）が数多く必要であり、コストがかかっていた。ま
た、大面積の液晶ディスプレイや密着イメージセンサ等
を使用する場合には、各画素電極と上記各接続端子とを
接続するために、ボンディングワイヤによって高密度で
ボンディングしなければならないので、液晶ディスプレ
イや密着イメージセンサ等の信頼性があまり高くなかっ
た。
センサ等と、これらを駆動する駆動回路とは、別々に作
製されていた。したがって、液晶ディスプレイや密着イ
メージセンサ等を構成する各画素電極と駆動回路とを接
続する接続端子や、駆動回路を構成するＩＣ（集積回
路）が数多く必要であり、コストがかかっていた。ま
た、大面積の液晶ディスプレイや密着イメージセンサ等
を使用する場合には、各画素電極と上記各接続端子とを
接続するために、ボンディングワイヤによって高密度で
ボンディングしなければならないので、液晶ディスプレ
イや密着イメージセンサ等の信頼性があまり高くなかっ
た。
【０００３】そこで、最近では、液晶ディスプレイや密
着イメージセンサ等の低コスト化、高信頼性化および高
機能化を図るために、液晶ディスプレイや密着イメージ
センサ等と、駆動回路とを薄膜技術により同一基板上に
一体化して作製している。ところで、上記駆動回路のう
ち、たとえば、アクティブマトリックス液晶ディスプレ
イを駆動する駆動回路は、アクティブマトリックス液晶
ディスプレイの各走査電極を駆動する垂直駆動回路と、
アクティブマトリックス液晶ディスプレイの各信号電極
を駆動する水平駆動回路とから構成されている。そし
て、走査回路は、上記垂直駆動回路および上記水平駆動
回路内のアナログスイッチを走査する回路として重要な
構成要素である。このうち、水平駆動回路において用い
られる走査回路は、アクティブマトリックス液晶ディス
プレイの画素の高密度化が進むにつれて、数ＭＨｚ〜数
十ＭＨｚの高周波のクロックで高速動作することが要求
されるようになってきている。
着イメージセンサ等の低コスト化、高信頼性化および高
機能化を図るために、液晶ディスプレイや密着イメージ
センサ等と、駆動回路とを薄膜技術により同一基板上に
一体化して作製している。ところで、上記駆動回路のう
ち、たとえば、アクティブマトリックス液晶ディスプレ
イを駆動する駆動回路は、アクティブマトリックス液晶
ディスプレイの各走査電極を駆動する垂直駆動回路と、
アクティブマトリックス液晶ディスプレイの各信号電極
を駆動する水平駆動回路とから構成されている。そし
て、走査回路は、上記垂直駆動回路および上記水平駆動
回路内のアナログスイッチを走査する回路として重要な
構成要素である。このうち、水平駆動回路において用い
られる走査回路は、アクティブマトリックス液晶ディス
プレイの画素の高密度化が進むにつれて、数ＭＨｚ〜数
十ＭＨｚの高周波のクロックで高速動作することが要求
されるようになってきている。
【０００４】ここで、図４に従来の走査回路の一部の構
成例を示す。走査回路の各構成要素は、アクティブマト
リックス液晶ディスプレイと同一のガラス基板１上に薄
膜技術により作製されている。スタートパルス入力端子
２から入力された所定パルス幅のスタートパルスＶ
Iは、図示せぬクロック発生回路から出力され、クロッ
ク入力端子３および４から入力された２種類のクロック
φ1（図５（１）参照）およびφ2に基づいて動作する、
縦続接続された１ビットシフトレジスタ５1，５2，
５3，・・・によって１ビット（クロックφ1の１周期）
ずつ順次シフトされる。これらの１ビットシフトレジス
タ５1，５2，５3，・・・は、遅延転送回路６を構成し
ている。
成例を示す。走査回路の各構成要素は、アクティブマト
リックス液晶ディスプレイと同一のガラス基板１上に薄
膜技術により作製されている。スタートパルス入力端子
２から入力された所定パルス幅のスタートパルスＶ
Iは、図示せぬクロック発生回路から出力され、クロッ
ク入力端子３および４から入力された２種類のクロック
φ1（図５（１）参照）およびφ2に基づいて動作する、
縦続接続された１ビットシフトレジスタ５1，５2，
５3，・・・によって１ビット（クロックφ1の１周期）
ずつ順次シフトされる。これらの１ビットシフトレジス
タ５1，５2，５3，・・・は、遅延転送回路６を構成し
ている。
【０００５】１ビットシフトレジスタ５1，５2，５3，
・・・の各出力パルスは、それぞれ２段のインバータに
よって構成される出力バッファ７1，７2，７3，・・・
に入力される。次に、出力バッファ７1，７2，７3，・
・・の各出力パルスＶS1，ＶS 2，ＶS3，・・・（図５
（２）〜（４）参照）は、それぞれゲートが共通接続さ
れた２個のスイッチングトランジスタ８1と８2，８3と
８4，８5と８6，・・・のそれぞれのゲートに入力さ
れ、各スイッチングトランジスタ８1と８2，８3と８4，
８5と８6，・・・の動作を制御する。なお、スイッチン
グトランジスタ８1，８2，８3，・・・は、ｎチャンネ
ルのＭＯＳ型トランジスタによって構成されている。
・・・の各出力パルスは、それぞれ２段のインバータに
よって構成される出力バッファ７1，７2，７3，・・・
に入力される。次に、出力バッファ７1，７2，７3，・
・・の各出力パルスＶS1，ＶS 2，ＶS3，・・・（図５
（２）〜（４）参照）は、それぞれゲートが共通接続さ
れた２個のスイッチングトランジスタ８1と８2，８3と
８4，８5と８6，・・・のそれぞれのゲートに入力さ
れ、各スイッチングトランジスタ８1と８2，８3と８4，
８5と８6，・・・の動作を制御する。なお、スイッチン
グトランジスタ８1，８2，８3，・・・は、ｎチャンネ
ルのＭＯＳ型トランジスタによって構成されている。
【０００６】また、スイッチングトランジスタ８1，
８3，８5，・・・のそれぞれの入力端子には、外部パル
ス発生回路９から出力された外部パルスＶP1（図５
（５）参照）が入力され、スイッチングトランジスタ８
2，８4，８6，・・・のそれぞれの入力端子には、外部
パルス発生回路９から出力された外部パルスＶP2（図５
（６）参照）が入力されるように構成されている。
８3，８5，・・・のそれぞれの入力端子には、外部パル
ス発生回路９から出力された外部パルスＶP1（図５
（５）参照）が入力され、スイッチングトランジスタ８
2，８4，８6，・・・のそれぞれの入力端子には、外部
パルス発生回路９から出力された外部パルスＶP2（図５
（６）参照）が入力されるように構成されている。
【０００７】そして、出力バッファ７1，７2，７3，・
・・の各出力パルスＶS1，ＶS2，ＶS 3，・・・によって
選択された２個のスイッチングトランジスタ８kと８k+1
（ｋは１以上の整数）のみが導通状態となり、各スイッ
チングトランジスタ８1，８2，８3，・・・は、それぞ
れの入力端子から入力された外部パルスＶP1、あるいは
ＶP2をそれぞれの出力端子から走査パルスＶO1，ＶO2，
ＶO3，・・・（図５（７）〜（１２）参照）として出力
する。したがって、これらの走査パルスＶO1，ＶO2，Ｖ
O3，・・・が、図示せぬアクティブマトリックス液晶デ
ィスプレイの対応する信号電極を駆動するためのアナロ
グスイッチの制御端子（図示略）に供給される。この
時、各走査パルスＶO1，ＶO2，ＶO3，・・・のパルス幅
をＴとすると、クロックφ1の周期は（２×Ｔ）となっ
ている。なお、上述した技術の詳細については、特願平
２−２４５７２８号の願書に添付した明細書および図面
を参照されたい。
・・の各出力パルスＶS1，ＶS2，ＶS 3，・・・によって
選択された２個のスイッチングトランジスタ８kと８k+1
（ｋは１以上の整数）のみが導通状態となり、各スイッ
チングトランジスタ８1，８2，８3，・・・は、それぞ
れの入力端子から入力された外部パルスＶP1、あるいは
ＶP2をそれぞれの出力端子から走査パルスＶO1，ＶO2，
ＶO3，・・・（図５（７）〜（１２）参照）として出力
する。したがって、これらの走査パルスＶO1，ＶO2，Ｖ
O3，・・・が、図示せぬアクティブマトリックス液晶デ
ィスプレイの対応する信号電極を駆動するためのアナロ
グスイッチの制御端子（図示略）に供給される。この
時、各走査パルスＶO1，ＶO2，ＶO3，・・・のパルス幅
をＴとすると、クロックφ1の周期は（２×Ｔ）となっ
ている。なお、上述した技術の詳細については、特願平
２−２４５７２８号の願書に添付した明細書および図面
を参照されたい。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の走査回路においては、１ビットシフトレジスタ５お
よび出力バッファ７の動作速度が十分速い場合には、走
査回路の動作速度は、ほぼスイッチングトランジスタ８
の動作速度によってのみ制限されるが、そうでない場合
には、スイッチングトランジスタ８の動作速度だけでな
く、上記１ビットシフトレジスタ５および出力バッファ
７の動作速度によっても制限されてしまう。
来の走査回路においては、１ビットシフトレジスタ５お
よび出力バッファ７の動作速度が十分速い場合には、走
査回路の動作速度は、ほぼスイッチングトランジスタ８
の動作速度によってのみ制限されるが、そうでない場合
には、スイッチングトランジスタ８の動作速度だけでな
く、上記１ビットシフトレジスタ５および出力バッファ
７の動作速度によっても制限されてしまう。
【０００９】たとえば、図５（２）〜（４）に示す出力
バッファ７1〜７3の各出力パルスＶS1〜ＶS3の立ち上が
り時間が長い場合には、スイッチングトランジスタ８の
動作速度が十分速くても、図５（７），（９），（１
１）に示す走査パルスＶO1，ＶO3，ＶO5の立ち上がりの
タイミングは、各出力パルスＶS1〜ＶS3の立ち上がりの
タイミングと一致しているので、各走査パルスＶO1，Ｖ
O3，ＶO5の立ち上がり時間は、各出力パルスＶS1〜ＶS3
の立ち上がり時間と同様に長くなってしまう。
バッファ７1〜７3の各出力パルスＶS1〜ＶS3の立ち上が
り時間が長い場合には、スイッチングトランジスタ８の
動作速度が十分速くても、図５（７），（９），（１
１）に示す走査パルスＶO1，ＶO3，ＶO5の立ち上がりの
タイミングは、各出力パルスＶS1〜ＶS3の立ち上がりの
タイミングと一致しているので、各走査パルスＶO1，Ｖ
O3，ＶO5の立ち上がり時間は、各出力パルスＶS1〜ＶS3
の立ち上がり時間と同様に長くなってしまう。
【００１０】このことは、１つの出力バッファ７の出力
端にその制御端が接続されるスイッチングトランジスタ
８の数が増えれば増えるほど、すなわち、負荷が大きく
なるほど顕著になる。また、各出力パルスＶ S1 〜Ｖ S3 の
立ち下がり時間が長い場合には、クロストークの問題も
生じてくる。
端にその制御端が接続されるスイッチングトランジスタ
８の数が増えれば増えるほど、すなわち、負荷が大きく
なるほど顕著になる。また、各出力パルスＶ S1 〜Ｖ S3 の
立ち下がり時間が長い場合には、クロストークの問題も
生じてくる。
【００１１】本発明は、このような背景の下になされた
もので、スイッチングトランジスタの動作速度によって
のみその動作速度が制限され、しかもクロストークも生
じない走査回路を提供することを目的とする。
もので、スイッチングトランジスタの動作速度によって
のみその動作速度が制限され、しかもクロストークも生
じない走査回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために請求項１に記載の発明によれば、所定パルス幅の
スタートパルスを周期（２×ｍ×Ｔ）のクロックの半周
期分ずつ順次シフトすることで、各々周期が（ｍ×Ｔ）
ずつ順次シフトしたパルス幅（２×ｍ×Ｔ）のｎ個（ｎ
は１以上の整数）のパルスとしてｎ個の出力端からそれ
ぞれ出力する遅延転送回路と、ｍ個（ｍは２以上の整
数）毎にそれぞれの制御端が共通接続され、その共通接
続された制御端が前記遅延転送回路の前記ｎ個の出力端
にそれぞれ接続され、（２×ｍ）個毎にそれぞれの入力
端に、各々パルス幅がＴであり位相が前期クロックに同
期して順次Ｔずつシフトした（２×ｍ）種類のパルスが
入力され、それぞれの出力端から前記（２×ｍ）種類の
パルスを（ｎ×ｍ）個の走査パルスとして出力する（ｎ
×ｍ）個のスイッチングトランジスタと、前記遅延転送
回路の前記ｎ個の出力端からそれぞれ出力される前記ｎ
個のパルスをそれぞれ入力し、奇数番目は入力されたパ
ルスを反転して対応するｍ個の前記スイッチングトラン
ジスタの共通接続された制御端に供給して入力されたパ
ルスがローレベルの時に当該トランジスタを導通させ、
偶数番目は入力されたパルスを非反転で対応するｍ個の
前記スイッチングトランジスタの共通接続された制御端
に供給して入力されたパルスがハイレベルの時に当該ト
ランジスタを導通させるｎ個の出力バッファとを具備す
ることを特徴としている。
ために請求項１に記載の発明によれば、所定パルス幅の
スタートパルスを周期（２×ｍ×Ｔ）のクロックの半周
期分ずつ順次シフトすることで、各々周期が（ｍ×Ｔ）
ずつ順次シフトしたパルス幅（２×ｍ×Ｔ）のｎ個（ｎ
は１以上の整数）のパルスとしてｎ個の出力端からそれ
ぞれ出力する遅延転送回路と、ｍ個（ｍは２以上の整
数）毎にそれぞれの制御端が共通接続され、その共通接
続された制御端が前記遅延転送回路の前記ｎ個の出力端
にそれぞれ接続され、（２×ｍ）個毎にそれぞれの入力
端に、各々パルス幅がＴであり位相が前期クロックに同
期して順次Ｔずつシフトした（２×ｍ）種類のパルスが
入力され、それぞれの出力端から前記（２×ｍ）種類の
パルスを（ｎ×ｍ）個の走査パルスとして出力する（ｎ
×ｍ）個のスイッチングトランジスタと、前記遅延転送
回路の前記ｎ個の出力端からそれぞれ出力される前記ｎ
個のパルスをそれぞれ入力し、奇数番目は入力されたパ
ルスを反転して対応するｍ個の前記スイッチングトラン
ジスタの共通接続された制御端に供給して入力されたパ
ルスがローレベルの時に当該トランジスタを導通させ、
偶数番目は入力されたパルスを非反転で対応するｍ個の
前記スイッチングトランジスタの共通接続された制御端
に供給して入力されたパルスがハイレベルの時に当該ト
ランジスタを導通させるｎ個の出力バッファとを具備す
ることを特徴としている。
【００１３】
【作用】本発明によれば、遅延転送回路が、スタートパ
ルスをクロックの半周期分ずつ順次シフトして、ｎ個の
パルスとしてｎ個の出力端からそれぞれ出力すると、
（ｎ×ｍ）個のスイッチングトランジスタのうち、共通
接続された制御端に遅延転送回路から出力されたパルス
が供給されたｍ個のスイッチングトランジスタのみが、
それぞれの出力端からｍ種類のパルスをｍ個の走査パル
スとして出力する。
ルスをクロックの半周期分ずつ順次シフトして、ｎ個の
パルスとしてｎ個の出力端からそれぞれ出力すると、
（ｎ×ｍ）個のスイッチングトランジスタのうち、共通
接続された制御端に遅延転送回路から出力されたパルス
が供給されたｍ個のスイッチングトランジスタのみが、
それぞれの出力端からｍ種類のパルスをｍ個の走査パル
スとして出力する。
【００１４】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図１は本発明の一実施例による走査回路
の一部の構成を示すブロック図である。この走査回路の
各構成要素も、従来と同様、アクティブマトリックス液
晶ディスプレイと同一のガラス基板１０上に薄膜技術に
より作製されている。スタートパルス入力端子１１から
入力された所定パルス幅のスタートパルスＶ'Iは、図示
せぬクロック発生回路から出力され、クロック入力端子
１２および１３から入力された２種類のクロックφ'
1（図２（１）参照）およびφ'2に基づいて動作する、
縦続接続されたハーフビットシフトレジスタ１４1，１
４2，１４3，・・・によってハーフビット（クロック
φ'1の半周期）ずつシフトされる。ハーフビットシフト
レジスタ１４1，１４2，１４3，・・・は、遅延転送回
路１５を構成している。
いて説明する。図１は本発明の一実施例による走査回路
の一部の構成を示すブロック図である。この走査回路の
各構成要素も、従来と同様、アクティブマトリックス液
晶ディスプレイと同一のガラス基板１０上に薄膜技術に
より作製されている。スタートパルス入力端子１１から
入力された所定パルス幅のスタートパルスＶ'Iは、図示
せぬクロック発生回路から出力され、クロック入力端子
１２および１３から入力された２種類のクロックφ'
1（図２（１）参照）およびφ'2に基づいて動作する、
縦続接続されたハーフビットシフトレジスタ１４1，１
４2，１４3，・・・によってハーフビット（クロック
φ'1の半周期）ずつシフトされる。ハーフビットシフト
レジスタ１４1，１４2，１４3，・・・は、遅延転送回
路１５を構成している。
【００１５】そして、奇数番目のハーフビットシフトレ
ジスタ１４1，１４3，・・・の各出力パルスは、それぞ
れ１段のインバータによって構成される反転出力の出力
バッファ１６1，１６3，・・・に入力され、偶数番目の
ハーフビットシフトレジスタ１４2，１４4，・・・の各
出力パルスは、それぞれ２段のインバータによって構成
される非反転出力の出力バッファ１６2，１６4，・・・
に入力される。なお、出力バッファ１６1，１６2，１６
3，・・・をこのように構成したのは、図２（２）〜
（４）に示すように、出力バッファ１６1，１６2，１６
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
をすべて”Ｈ”レベルでアクティブとするためである。
ジスタ１４1，１４3，・・・の各出力パルスは、それぞ
れ１段のインバータによって構成される反転出力の出力
バッファ１６1，１６3，・・・に入力され、偶数番目の
ハーフビットシフトレジスタ１４2，１４4，・・・の各
出力パルスは、それぞれ２段のインバータによって構成
される非反転出力の出力バッファ１６2，１６4，・・・
に入力される。なお、出力バッファ１６1，１６2，１６
3，・・・をこのように構成したのは、図２（２）〜
（４）に示すように、出力バッファ１６1，１６2，１６
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
をすべて”Ｈ”レベルでアクティブとするためである。
【００１６】次に、出力バッファ１６1，１６2，１
６3，・・・の各出力パルスＶ'S1，Ｖ'S 2，Ｖ'S3，・・
・は、それぞれゲートが共通接続された２個のスイッチ
ングトランジスタ１７1と１７2，１７3と１７4，１７5
と１７6，・・・のそれぞれのゲートに入力され、各ス
イッチングトランジスタ１７1と１７2，１７3と１７4，
１７ 5と１７6，・・・の動作を制御する。なお、スイッ
チングトランジスタ１７1，１７2，１７3，・・・は、
ｎチャンネルのＭＯＳ型トランジスタによって構成され
ている。
６3，・・・の各出力パルスＶ'S1，Ｖ'S 2，Ｖ'S3，・・
・は、それぞれゲートが共通接続された２個のスイッチ
ングトランジスタ１７1と１７2，１７3と１７4，１７5
と１７6，・・・のそれぞれのゲートに入力され、各ス
イッチングトランジスタ１７1と１７2，１７3と１７4，
１７ 5と１７6，・・・の動作を制御する。なお、スイッ
チングトランジスタ１７1，１７2，１７3，・・・は、
ｎチャンネルのＭＯＳ型トランジスタによって構成され
ている。
【００１７】また、スイッチングトランジスタ１７1，
１７5，・・・，１７4p-3（ｐは１以上の整
数），．．．のそれぞれの入力端子には、クロック
φ' 1 ，φ' 2 に同期して動作する外部パルス発生回路１８
から出力された外部パルスＶ'P1（図２（５）参照）が
入力され、スイッチングトランジスタ１７2，１７6，・
・・，１７4p-2（ｐは１以上の整数），．．．のそれぞ
れの入力端子には、外部パルス発生回路１８から出力さ
れた外部パルスＶ'P2（図２（６）参照）が入力される
ように構成されている。
１７5，・・・，１７4p-3（ｐは１以上の整
数），．．．のそれぞれの入力端子には、クロック
φ' 1 ，φ' 2 に同期して動作する外部パルス発生回路１８
から出力された外部パルスＶ'P1（図２（５）参照）が
入力され、スイッチングトランジスタ１７2，１７6，・
・・，１７4p-2（ｐは１以上の整数），．．．のそれぞ
れの入力端子には、外部パルス発生回路１８から出力さ
れた外部パルスＶ'P2（図２（６）参照）が入力される
ように構成されている。
【００１８】なお、外部パルスＶ'P1〜Ｖ'P4は、図２
（５）〜（８）からもわかるように、後述する走査パル
スＶ'O1，Ｖ'O2，Ｖ'O3，・・・（図２（９）〜（１
４）参照）のパルス幅をともにＴとし、クロックφ'1の
周期を（４×Ｔ）とした場合、パルス幅がＴ、パルス周
期が（４×Ｔ）であって、それぞれの位相がＴずつ順次
シフトしたパルスである。
（５）〜（８）からもわかるように、後述する走査パル
スＶ'O1，Ｖ'O2，Ｖ'O3，・・・（図２（９）〜（１
４）参照）のパルス幅をともにＴとし、クロックφ'1の
周期を（４×Ｔ）とした場合、パルス幅がＴ、パルス周
期が（４×Ｔ）であって、それぞれの位相がＴずつ順次
シフトしたパルスである。
【００１９】さらに、スイッチングトランジスタ１
７3，１７7，・・・，１７4p-1（ｐは１以上の整
数），．．．のそれぞれの入力端子には、外部パルス発
生回路１８から出力された外部パルスＶ'P3（図２
（７）参照）が入力され、スイッチングトランジスタ１
７4，１７8，・・・，１７4p（ｐは１以上の整
数），．．．のそれぞれの入力端子には、外部パルス発
生回路１８から出力された外部パルスＶ'P4（図２
（８）参照）が入力されるように構成されている。
７3，１７7，・・・，１７4p-1（ｐは１以上の整
数），．．．のそれぞれの入力端子には、外部パルス発
生回路１８から出力された外部パルスＶ'P3（図２
（７）参照）が入力され、スイッチングトランジスタ１
７4，１７8，・・・，１７4p（ｐは１以上の整
数），．．．のそれぞれの入力端子には、外部パルス発
生回路１８から出力された外部パルスＶ'P4（図２
（８）参照）が入力されるように構成されている。
【００２０】そして、出力バッファ１６1，１６2，１６
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
によって選択された２個のスイッチングトランジスタ１
７kと１７k+1（ｋは１以上の整数）のみが導通状態とな
り、各スイッチングトランジスタ１７1，１７2，１
７3，・・・は、それぞれの入力端子から入力された外
部パルスＶ'P1、Ｖ'P2、Ｖ'P3、あるいはＶ'P4をそれぞ
れの出力端子から走査パルスＶ'O1，Ｖ'O2，Ｖ'O3，・
・・（図２（９）〜（１４）参照）として出力する。こ
の時、各走査パルスＶ'O1，Ｖ'O2，Ｖ'O3，・・・のパ
ルス幅をＴとすると、クロックφ'1の周期は（４×Ｔ）
となっている。
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
によって選択された２個のスイッチングトランジスタ１
７kと１７k+1（ｋは１以上の整数）のみが導通状態とな
り、各スイッチングトランジスタ１７1，１７2，１
７3，・・・は、それぞれの入力端子から入力された外
部パルスＶ'P1、Ｖ'P2、Ｖ'P3、あるいはＶ'P4をそれぞ
れの出力端子から走査パルスＶ'O1，Ｖ'O2，Ｖ'O3，・
・・（図２（９）〜（１４）参照）として出力する。こ
の時、各走査パルスＶ'O1，Ｖ'O2，Ｖ'O3，・・・のパ
ルス幅をＴとすると、クロックφ'1の周期は（４×Ｔ）
となっている。
【００２１】このような構成において、クロックφ'1お
よびφ'2によってシフトのタイミングが制御された遅延
転送回路１５は、出力バッファ１６1，１６2，１６3，
・・・を介して図２（２）〜（４）に示す出力パルス
Ｖ'S1，Ｖ'S2，Ｖ'S3，・・・を出力する。これらの出
力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・は、クロックφ'
1の半周期（２×Ｔ）分ずつ順次シフトされており、そ
れぞれのパルス幅はともにクロックφ'1の周期（４×
Ｔ）に等しい。
よびφ'2によってシフトのタイミングが制御された遅延
転送回路１５は、出力バッファ１６1，１６2，１６3，
・・・を介して図２（２）〜（４）に示す出力パルス
Ｖ'S1，Ｖ'S2，Ｖ'S3，・・・を出力する。これらの出
力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・は、クロックφ'
1の半周期（２×Ｔ）分ずつ順次シフトされており、そ
れぞれのパルス幅はともにクロックφ'1の周期（４×
Ｔ）に等しい。
【００２２】そして、これらの出力パルスＶ'S1，
Ｖ'S2，Ｖ'S3，・・・が”Ｈ”レベルとなっている間、
対応するスイッチングトランジスタ１７が導通状態とな
り、各スイッチングトランジスタ１７1，１７2，１
７3，・・・は、それぞれの入力端子から入力された外
部パルスＶ'P1、Ｖ'P2、Ｖ'P3、あるいはＶ'P4（図２
（５）〜（８）参照）をそれぞれの出力端子から走査パ
ルスＶ'O1，Ｖ'O2，Ｖ'O3，・・・（図２（９）〜（１
４）参照）として出力する。したがって、これらの走査
パルスＶ'O 1，Ｖ'O2，Ｖ'O3，・・・が、図示せぬアク
ティブマトリックス液晶ディスプレイの対応する信号電
極を駆動するためのアナログスイッチの制御端子（図示
略）に供給される。
Ｖ'S2，Ｖ'S3，・・・が”Ｈ”レベルとなっている間、
対応するスイッチングトランジスタ１７が導通状態とな
り、各スイッチングトランジスタ１７1，１７2，１
７3，・・・は、それぞれの入力端子から入力された外
部パルスＶ'P1、Ｖ'P2、Ｖ'P3、あるいはＶ'P4（図２
（５）〜（８）参照）をそれぞれの出力端子から走査パ
ルスＶ'O1，Ｖ'O2，Ｖ'O3，・・・（図２（９）〜（１
４）参照）として出力する。したがって、これらの走査
パルスＶ'O 1，Ｖ'O2，Ｖ'O3，・・・が、図示せぬアク
ティブマトリックス液晶ディスプレイの対応する信号電
極を駆動するためのアナログスイッチの制御端子（図示
略）に供給される。
【００２３】この時、出力バッファ１６1，１６2，１６
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
が時間Ｔ以内で立ち上がっていれば、走査パルス
Ｖ'O1，Ｖ'O2，Ｖ'O3，・・・の立ち上がり時間は、出
力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・に影響されるこ
となく、スイッチングトランジスタ１７1，１７2，１７
3，・・・の動作速度のみによって制限される。また、
各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・の立ち下が
り時間が時間Ｔ以内であれば、クロストークも生じな
い。
3，・・・の各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・
が時間Ｔ以内で立ち上がっていれば、走査パルス
Ｖ'O1，Ｖ'O2，Ｖ'O3，・・・の立ち上がり時間は、出
力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・に影響されるこ
となく、スイッチングトランジスタ１７1，１７2，１７
3，・・・の動作速度のみによって制限される。また、
各出力パルスＶ'S1，Ｖ'S2，Ｖ'S3，・・・の立ち下が
り時間が時間Ｔ以内であれば、クロストークも生じな
い。
【００２４】さらに、クロックφ1の周期（２×Ｔ）と
出力バッファ７1，７2，７3，・・・の各出力パルスＶ
S1，ＶS2，ＶS3，・・・のパルス幅とが一致している従
来の走査回路（図５（１）〜（４）参照）と異なり、上
述した一実施例による走査回路によれば、各走査パルス
Ｖ'O1，Ｖ'O2，Ｖ'O3，・・・のパルス幅Ｔに対して、
クロックφ'1の周期は（４×Ｔ）となっているので、ハ
ーフビットシフトレジスタ１４1，１４2，１４3，・・
・に要求される動作速度は、従来に比べて約１／４だけ
遅くすることができる。
出力バッファ７1，７2，７3，・・・の各出力パルスＶ
S1，ＶS2，ＶS3，・・・のパルス幅とが一致している従
来の走査回路（図５（１）〜（４）参照）と異なり、上
述した一実施例による走査回路によれば、各走査パルス
Ｖ'O1，Ｖ'O2，Ｖ'O3，・・・のパルス幅Ｔに対して、
クロックφ'1の周期は（４×Ｔ）となっているので、ハ
ーフビットシフトレジスタ１４1，１４2，１４3，・・
・に要求される動作速度は、従来に比べて約１／４だけ
遅くすることができる。
【００２５】以上、本発明の実施例を図面を参照して詳
述してきたが、具体的な構成はこの実施例に限られるも
のではなく、本発明の要旨を逸脱しない範囲の設計の変
更等があっても本発明に含まれる。たとえば、上述した
一実施例においては、各出力バッファ１６の出力端にゲ
ートが共通接続された２個のスイッチングトランジスタ
１７のゲートを接続した例を示したが、これに限定され
ず、各出力バッファ１６の出力端には、１個以上のスイ
ッチングトランジスタ１７のゲートを接続すればよい。
たとえば、各出力バッファ１６の出力端に、ゲートが共
通接続された８個のスイッチングトランジスタ１７のゲ
ートを接続してもよい。この場合には、各走査パルス
Ｖ''O1，Ｖ''O2，Ｖ''O3，・・・，Ｖ''O16（図３
（８）〜（１２）参照）のパルス幅をＴとした場合、そ
の周期が（１６×Ｔ）のクロックφ''1（図３（１）参
照）を図１に示す遅延転送回路１５に供給し、外部パル
ス発生回路１８からは、図３（５）〜（７）に示す１６
種類の外部パルスＶ''P1，Ｖ''P2，Ｖ''P3，・・・，
Ｖ''P16を出力するように構成すればよい。
述してきたが、具体的な構成はこの実施例に限られるも
のではなく、本発明の要旨を逸脱しない範囲の設計の変
更等があっても本発明に含まれる。たとえば、上述した
一実施例においては、各出力バッファ１６の出力端にゲ
ートが共通接続された２個のスイッチングトランジスタ
１７のゲートを接続した例を示したが、これに限定され
ず、各出力バッファ１６の出力端には、１個以上のスイ
ッチングトランジスタ１７のゲートを接続すればよい。
たとえば、各出力バッファ１６の出力端に、ゲートが共
通接続された８個のスイッチングトランジスタ１７のゲ
ートを接続してもよい。この場合には、各走査パルス
Ｖ''O1，Ｖ''O2，Ｖ''O3，・・・，Ｖ''O16（図３
（８）〜（１２）参照）のパルス幅をＴとした場合、そ
の周期が（１６×Ｔ）のクロックφ''1（図３（１）参
照）を図１に示す遅延転送回路１５に供給し、外部パル
ス発生回路１８からは、図３（５）〜（７）に示す１６
種類の外部パルスＶ''P1，Ｖ''P2，Ｖ''P3，・・・，
Ｖ''P16を出力するように構成すればよい。
【００２６】上述した一実施例および上記の内容をより
一般的に表現すると、以下に示すようになる。遅延転送
回路は、所定パルス幅のスタートパルスを所定周期のク
ロックの半周期分ずつ順次シフトして、ｎ個（ｎは１以
上の整数）のパルスとしてｎ個の出力端からそれぞれ出
力する。
一般的に表現すると、以下に示すようになる。遅延転送
回路は、所定パルス幅のスタートパルスを所定周期のク
ロックの半周期分ずつ順次シフトして、ｎ個（ｎは１以
上の整数）のパルスとしてｎ個の出力端からそれぞれ出
力する。
【００２７】この遅延転送回路のｎ個の出力端からそれ
ぞれ出力されるｎ個のパルスをそれぞれｎ個の出力バッ
ファに入力し、これらのｎ個の出力バッファのうち、奇
数番目は、入力されたパルスを反転して出力し、偶数番
目は入力されたパルスを非反転で出力する。次に、（ｎ
×ｍ）個（ｍは２以上の整数）のスイッチングトランジ
スタは、ｍ個毎にそれぞれの制御端を共通接続し、その
共通接続された制御端をそれぞれｎ個の出力バッファに
接続する。
ぞれ出力されるｎ個のパルスをそれぞれｎ個の出力バッ
ファに入力し、これらのｎ個の出力バッファのうち、奇
数番目は、入力されたパルスを反転して出力し、偶数番
目は入力されたパルスを非反転で出力する。次に、（ｎ
×ｍ）個（ｍは２以上の整数）のスイッチングトランジ
スタは、ｍ個毎にそれぞれの制御端を共通接続し、その
共通接続された制御端をそれぞれｎ個の出力バッファに
接続する。
【００２８】そして、（ｎ×ｍ）個のスイッチングトラ
ンジスタの（２×ｍ）個毎に、それぞれの出力端から出
力される（ｎ×ｍ）個の走査パルスのパルス幅をともに
Ｔとし、クロックの周期を（２×ｍ×Ｔ）とした場合、
パルス幅がＴ、パルス周期が（２×ｍ×Ｔ）であって、
それぞれの位相がＴずつ順次シフトした（２×ｍ）個の
パルスを入力し、（ｎ×ｍ）個のスイッチングトランジ
スタのそれぞれの出力端から（２×ｍ）個のパルスを
（ｎ×ｍ）個の走査パルスとして出力する。
ンジスタの（２×ｍ）個毎に、それぞれの出力端から出
力される（ｎ×ｍ）個の走査パルスのパルス幅をともに
Ｔとし、クロックの周期を（２×ｍ×Ｔ）とした場合、
パルス幅がＴ、パルス周期が（２×ｍ×Ｔ）であって、
それぞれの位相がＴずつ順次シフトした（２×ｍ）個の
パルスを入力し、（ｎ×ｍ）個のスイッチングトランジ
スタのそれぞれの出力端から（２×ｍ）個のパルスを
（ｎ×ｍ）個の走査パルスとして出力する。
【００２９】このように構成することにより、スイッチ
ングトランジスタから各走査パルスを出力する期間Ｔ
を、スイッチングトランジスタが出力バッファの出力パ
ルスによって選択されている期間（４×Ｔ）のうち、前
半の｛２×ｍ×（Ｔ／４）｝と後半の｛２×ｍ×（Ｔ／
４）｝とを除いた｛２×ｍ×（Ｔ／２）｝の期間（図２
（２）〜（４）および図３（２）〜（４）の斜線部分参
照）とすることができるので、出力バッファの出力パル
スの立ち上がり時間が前半の｛２×ｍ×（Ｔ／４）｝以
内であれば、走査パルスの立ち上がり時間は、スイッチ
ングトランジスタの動作速度によってのみ制限され、出
力バッファの出力パルスの立ち下がり時間が後半の｛２
×ｍ×（Ｔ／４）｝以内であれば、クロストークを起こ
すこともない。また、上述した一実施例においては、ス
イッチングトランジスタ１７1，１７2，１７3，・・・
をｎチャンネルのＭＯＳ型トランジスタによって構成し
た例を示したが、これに限定されず、ＣＭＯＳ型トラン
ジスタによって構成しても、同様の効果が得られるのは
いうまでもない。
ングトランジスタから各走査パルスを出力する期間Ｔ
を、スイッチングトランジスタが出力バッファの出力パ
ルスによって選択されている期間（４×Ｔ）のうち、前
半の｛２×ｍ×（Ｔ／４）｝と後半の｛２×ｍ×（Ｔ／
４）｝とを除いた｛２×ｍ×（Ｔ／２）｝の期間（図２
（２）〜（４）および図３（２）〜（４）の斜線部分参
照）とすることができるので、出力バッファの出力パル
スの立ち上がり時間が前半の｛２×ｍ×（Ｔ／４）｝以
内であれば、走査パルスの立ち上がり時間は、スイッチ
ングトランジスタの動作速度によってのみ制限され、出
力バッファの出力パルスの立ち下がり時間が後半の｛２
×ｍ×（Ｔ／４）｝以内であれば、クロストークを起こ
すこともない。また、上述した一実施例においては、ス
イッチングトランジスタ１７1，１７2，１７3，・・・
をｎチャンネルのＭＯＳ型トランジスタによって構成し
た例を示したが、これに限定されず、ＣＭＯＳ型トラン
ジスタによって構成しても、同様の効果が得られるのは
いうまでもない。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
遅延転送回路の１個の出力端に共通接続された制御端が
接続されるスイッチングトランジスタの数が増加し、遅
延転送回路の出力負荷が大きくなっても、スイッチング
トランジスタの動作速度によってのみその動作速度が制
限され、しかもクロストークも生じないという効果があ
る。したがって、走査回路の動作速度の高速化を図るこ
とができ、液晶ディスプレイや密着イメージセンサ等の
大面積化、高密度化に対応することができる。
遅延転送回路の１個の出力端に共通接続された制御端が
接続されるスイッチングトランジスタの数が増加し、遅
延転送回路の出力負荷が大きくなっても、スイッチング
トランジスタの動作速度によってのみその動作速度が制
限され、しかもクロストークも生じないという効果があ
る。したがって、走査回路の動作速度の高速化を図るこ
とができ、液晶ディスプレイや密着イメージセンサ等の
大面積化、高密度化に対応することができる。
【図１】本発明の一実施例による走査回路の一部の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示す走査回路の駆動方法の一例を示すタ
イミングチャートである。
イミングチャートである。
【図３】本発明の一実施例の変形例による走査回路の駆
動方法の一例を示すタイミングチャートである。
動方法の一例を示すタイミングチャートである。
【図４】従来の走査回路の一部の構成例を示すブロック
図である。
図である。
【図５】図４に示す走査回路の駆動方法の一例を示すタ
イミングチャートである。
イミングチャートである。
１４1，１４2，１４3，・・・ ハーフビットシフトレ
ジスタ １５ 遅延転送回路 １６1，１６2，１６3，・・・ 出力バッファ １７1，１７2，１７3，・・・ スイッチングトランジ
スタ １８ 外部パルス発生回路
ジスタ １５ 遅延転送回路 １６1，１６2，１６3，・・・ 出力バッファ １７1，１７2，１７3，・・・ スイッチングトランジ
スタ １８ 外部パルス発生回路
Claims (1)
- 【請求項１】 所定パルス幅のスタートパルスを周期
（２×ｍ×Ｔ）のクロックの半周期分ずつ順次シフトす
ることで、各々周期が（ｍ×Ｔ）ずつ順次シフトしたパ
ルス幅（２×ｍ×Ｔ）のｎ個（ｎは１以上の整数）のパ
ルス（Ｖ's(１)、Ｖ's(２)、Ｖ's(３)・・・Ｖ's(ｎ)）
としてｎ個の出力端からそれぞれ出力する遅延転送回路
と、 ｍ個（ｍは２以上の整数）毎にそれぞれの制御端が共通
接続され、その共通接続された制御端が前記遅延転送回
路の前記ｎ個の出力端にそれぞれ接続され、（２×ｍ）
個毎にそれぞれの入力端に、位相がＴずつ順次シフトし
て、パルス周期（２×ｍ×Ｔ）、パルス幅Ｔの（２×
ｍ）種類のパルス（Ｖ'p(１)、Ｖ'p(２)、Ｖ'p(３)・・
・Ｖ'p(２×ｍ)）が、前記クロックに対し、それぞれ２
×ｍ×（Ｔ／４）、２×ｍ×（Ｔ／４）＋Ｔ、２×ｍ×
（Ｔ／４）＋２×Ｔ・・・２×ｍ×（Ｔ／４）＋（２×
ｍ−１）×Ｔだけ位相が遅れるように入力され、それぞ
れの出力端から前記（２×ｍ）種類のパルスを（ｎ×
ｍ）個の走査パルスとして出力する（ｎ×ｍ）個のスイ
ッチングトランジスタと、 前記遅延転送回路の前記ｎ個の出力端からそれぞれ出力
される前記ｎ個のパルスをそれぞれ入力し、奇数番目は
入力されたパルスを反転して対応するｍ個の前記スイッ
チングトランジスタの共通接続された制御端に供給し
て、入力された前記パルスＶ's(１) 、 Ｖ's(３) 、 Ｖ's(５)
・・・Ｖ's(２ｋ−１)（ｋは正の整数）がローレベルの
時に当該トランジスタを導通させ、偶数番目は入力され
たパルスを非反転で対応するｍ個の前記スイッチングト
ランジスタの共通接続された制御端に供給して、入力さ
れた前記パルスＶ's(２) 、 Ｖ's(４)、Ｖ's(６)・・・Ｖ'
s(２ｋ)がハイレベルの時に当該トランジスタを導通さ
せるｎ個の出力バッファとを具備することを特徴とする
走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1774593A JP2669759B2 (ja) | 1993-02-04 | 1993-02-04 | 走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1774593A JP2669759B2 (ja) | 1993-02-04 | 1993-02-04 | 走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06230748A JPH06230748A (ja) | 1994-08-19 |
| JP2669759B2 true JP2669759B2 (ja) | 1997-10-29 |
Family
ID=11952288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1774593A Expired - Fee Related JP2669759B2 (ja) | 1993-02-04 | 1993-02-04 | 走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669759B2 (ja) |
-
1993
- 1993-02-04 JP JP1774593A patent/JP2669759B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06230748A (ja) | 1994-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9129576B2 (en) | Gate driving waveform control | |
| US7505022B2 (en) | Shift register and display device | |
| US4859998A (en) | Apparatus and method for driving signal electrodes for liquid crystal display devices | |
| KR102448227B1 (ko) | 게이트 구동 회로 및 이를 포함하는 표시 장치 | |
| KR101375168B1 (ko) | 구동장치 | |
| JP2862592B2 (ja) | ディスプレイ装置 | |
| US4785297A (en) | Driver circuit for matrix type display device | |
| JP3622559B2 (ja) | 液晶表示装置 | |
| JPH1124632A (ja) | アクティブマトリクス型画像表示装置及びその駆動方法 | |
| JP3958271B2 (ja) | レベルシフタ及びそれを用いた表示装置 | |
| JP3090922B2 (ja) | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 | |
| JP3755360B2 (ja) | 電気光学装置の駆動回路及びこれを用いた電気光学装置、電子機器、及び電気光学装置の制御信号の位相調整装置、並びに制御信号の位相調整方法 | |
| JPH05241536A (ja) | 水平走査回路 | |
| JP2669759B2 (ja) | 走査回路 | |
| JP2760670B2 (ja) | 表示素子の駆動用集積回路 | |
| JP3146959B2 (ja) | 液晶表示装置及びそのシフトレジスタ回路 | |
| JPH05119741A (ja) | 走査回路およびその駆動方法 | |
| JP3579947B2 (ja) | 液晶表示装置 | |
| JPH11109924A (ja) | アクティブマトリクスパネル及び表示装置 | |
| JPH05210361A (ja) | 液晶表示装置の駆動回路 | |
| JP3993270B2 (ja) | シフトレジスタ回路 | |
| JPH0731321B2 (ja) | 容量性負荷の走査方法 | |
| JPH0981086A (ja) | 表示装置の駆動回路 | |
| JP2003140622A (ja) | アクティブマトリクス型液晶表示装置 | |
| JPS6148893A (ja) | ドライバ−内蔵アクテイブマトリクスパネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |