JP3146959B2 - 液晶表示装置及びそのシフトレジスタ回路 - Google Patents
液晶表示装置及びそのシフトレジスタ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は液晶駆動装置の駆動
回路、イメージセンサ駆動回路等に用いる走査回路に関
する。
回路、イメージセンサ駆動回路等に用いる走査回路に関
する。
【０００２】
【従来の技術】液晶表示装置(LCD)は、薄型，省電力と
いった特徴から注目され、より一層の高精細化、大型化
の要求が高まっている。
いった特徴から注目され、より一層の高精細化、大型化
の要求が高まっている。
【０００３】図６は液晶表示装置の構成の概略図を示し
たもので、表示部600と、周辺回路700,800とから構成さ
れる。液晶表示装置は、画素をマトリックス状に配列し
たものが一般的であり、図６に示すように各画素にスイ
ッチング素子601として薄膜トランジスタ(以下TFTと略
記する)を設けたものや、単純に電極をマトリックス配
列したものなどがある。何れの場合も、縦横方向の各配
線に対して液晶を駆動するための信号を出力する駆動回
路700、800が、ディスプレイ周辺部に設けられている。
たもので、表示部600と、周辺回路700,800とから構成さ
れる。液晶表示装置は、画素をマトリックス状に配列し
たものが一般的であり、図６に示すように各画素にスイ
ッチング素子601として薄膜トランジスタ(以下TFTと略
記する)を設けたものや、単純に電極をマトリックス配
列したものなどがある。何れの場合も、縦横方向の各配
線に対して液晶を駆動するための信号を出力する駆動回
路700、800が、ディスプレイ周辺部に設けられている。
【０００４】通常、この駆動回路は、単結晶シリコンの
CMOS集積回路で構成し、テープキャリアパッケージ(TC
P)やチップオングラス(COG)等の実装手段により、各配
線と接続されている。
CMOS集積回路で構成し、テープキャリアパッケージ(TC
P)やチップオングラス(COG)等の実装手段により、各配
線と接続されている。
【０００５】しかしながら実装できる端子間隔に制限が
あるため、高精細なディスプレイの作製が困難であり、
実装工程が必要なため製造コストが上昇するという問題
がある。
あるため、高精細なディスプレイの作製が困難であり、
実装工程が必要なため製造コストが上昇するという問題
がある。
【０００６】これらの課題に対する技術として、各画素
にスイッチング素子を設けた液晶表示装置において、そ
のスイッチング素子と周辺回路とを同一の基板上にTFT
で構成することが、比較的小型の液晶表示装置において
実用化されている。
にスイッチング素子を設けた液晶表示装置において、そ
のスイッチング素子と周辺回路とを同一の基板上にTFT
で構成することが、比較的小型の液晶表示装置において
実用化されている。
【０００７】このような各画素のスイッチング素子601
と、周辺回路700および800とを、同一の基板上にTFTで
構成する液晶表示装置における、周辺回路700または800
の主要構成要素であるシフトレジスタ回路700または800
の構成図と、そのタイミングチャートを図７および図８
に示す。
と、周辺回路700および800とを、同一の基板上にTFTで
構成する液晶表示装置における、周辺回路700または800
の主要構成要素であるシフトレジスタ回路700または800
の構成図と、そのタイミングチャートを図７および図８
に示す。
【０００８】従来のシフトレジスタ回路は、図７に示す
ように、互いに逆位相のクロック信号CLAとCLBに規定さ
れるクロックドインバータ910，930とインバータ920か
ら１段のステージ300を構成し、各段のクロックドイン
バータ910とクロックドインバータ920を交互にアクティ
ブにし、データをラッチする。ここで、クロックドイン
バータ910，930およびインバータ920は、それぞれ図９
(a),(b)に示すようにP型トランジスタ911,912,921およ
びN型トランジスタ913,914,922で構成する。
ように、互いに逆位相のクロック信号CLAとCLBに規定さ
れるクロックドインバータ910，930とインバータ920か
ら１段のステージ300を構成し、各段のクロックドイン
バータ910とクロックドインバータ920を交互にアクティ
ブにし、データをラッチする。ここで、クロックドイン
バータ910，930およびインバータ920は、それぞれ図９
(a),(b)に示すようにP型トランジスタ911,912,921およ
びN型トランジスタ913,914,922で構成する。
【０００９】図８のタイミングチャートに示すように、
トランジスタのスイッチング確率から、周辺回路部の消
費電力は、クロックドインバータのドランジスタ911及
び914のゲート端子の容量の充放電電力、つまりクロッ
ク信号線駆動電力が支配的であることが分かる。
トランジスタのスイッチング確率から、周辺回路部の消
費電力は、クロックドインバータのドランジスタ911及
び914のゲート端子の容量の充放電電力、つまりクロッ
ク信号線駆動電力が支配的であることが分かる。
【００１０】
【発明が解決しようとする課題】周辺回路部、特に第６
図に示すパルススフト回路710は、高速動作が要求され
るため、前記のような各画素のスイッチング素子601と
周辺回路700,800とを同一の基板上にTFTで構成する液晶
表示装置では、一般的にシフトレジスタ回路710を構成
するトランジスタ911〜914,921,922のスイッチング特性
を上げるために、トランジスタサイスを大きくし、高電
圧で動作させている。
図に示すパルススフト回路710は、高速動作が要求され
るため、前記のような各画素のスイッチング素子601と
周辺回路700,800とを同一の基板上にTFTで構成する液晶
表示装置では、一般的にシフトレジスタ回路710を構成
するトランジスタ911〜914,921,922のスイッチング特性
を上げるために、トランジスタサイスを大きくし、高電
圧で動作させている。
【００１１】しかしながら、トランジスタ911及び914
は、図８のタイミングチャートに示すように、クロック
信号で常にスイッチングを行う必要があるため、トラン
ジスタサイズを大きくすると、クロック信号線の容量負
荷が大きくなり、さらに高電圧で充放電を行うため、周
辺回路部の消費電力が大きくなるという問題を有してお
り、パネルの高精細化、大型化を困難にしていた。
は、図８のタイミングチャートに示すように、クロック
信号で常にスイッチングを行う必要があるため、トラン
ジスタサイズを大きくすると、クロック信号線の容量負
荷が大きくなり、さらに高電圧で充放電を行うため、周
辺回路部の消費電力が大きくなるという問題を有してお
り、パネルの高精細化、大型化を困難にしていた。
【００１２】さらに、クロックドインバータ910,930を
交互にアクティブにするため、クロック信号CLAとCLBの
パルスデューティ比，位相，パルスの立ち上がり立ち下
がり特性の制約が大きく、トランジスタ特性のばらつき
に対するクロック信号のタイミングマージンが小さいと
いう問題点も有していた。
交互にアクティブにするため、クロック信号CLAとCLBの
パルスデューティ比，位相，パルスの立ち上がり立ち下
がり特性の制約が大きく、トランジスタ特性のばらつき
に対するクロック信号のタイミングマージンが小さいと
いう問題点も有していた。
【００１３】本発明はかかる点に鑑み、消費電力の小さ
く、クロック信号のパルスデューティ比等のタイミング
マージンの大きい周辺回路を提供することを目的とす
る。
く、クロック信号のパルスデューティ比等のタイミング
マージンの大きい周辺回路を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、RS型フリップフロップと、前記RS型フリ
ップフロップの出力信号と所定のクロック信号とを入力
するトリガ発生回路とから１段のステージを構成し、RS
型フリップフロップの、セット入力(S)には前段または
後段のステージのドリガ出力信号を入力し、リセット入
力(R)には後段または前段のラッチ回路のドリガ出力信
号を入力して、複数のステージを縦続接続し、隣接する
ステージ毎にトリガ発生回路に異なる位相のクロック信
号を入力してシフトレジスタ回路を構成することであ
る。
成するために、RS型フリップフロップと、前記RS型フリ
ップフロップの出力信号と所定のクロック信号とを入力
するトリガ発生回路とから１段のステージを構成し、RS
型フリップフロップの、セット入力(S)には前段または
後段のステージのドリガ出力信号を入力し、リセット入
力(R)には後段または前段のラッチ回路のドリガ出力信
号を入力して、複数のステージを縦続接続し、隣接する
ステージ毎にトリガ発生回路に異なる位相のクロック信
号を入力してシフトレジスタ回路を構成することであ
る。
【００１５】本発明は前記した構成により、消費電力の
低減と、入力クロック信号のパルスデューティ比等のタ
イミングマージン向上が可能となる。
低減と、入力クロック信号のパルスデューティ比等のタ
イミングマージン向上が可能となる。
【００１６】
【発明の実施の形態】次に具体的実施例を挙げて本発明
を詳細に説明する。
を詳細に説明する。
【００１７】（実施例１）図１は、本発明の第１の実施
例におけるシフトレジスタ回路の構成を示すもので、NA
NDゲート110,120から構成されるRS型フリップフロップ1
00と、NANDゲート210から構成されるトリガ発生回路200
とからなる1段のステージ300を縦続接続して構成され
る。
例におけるシフトレジスタ回路の構成を示すもので、NA
NDゲート110,120から構成されるRS型フリップフロップ1
00と、NANDゲート210から構成されるトリガ発生回路200
とからなる1段のステージ300を縦続接続して構成され
る。
【００１８】図２は、図１のシフトレジスタ回路の動作
タイミングチャートである。スタート信号STとクロック
信号CLAとを入力したトリガ発生回路200でトリガ信号C0
を生成し、トリガ信号C0で、1段目のステージのRS型フ
リップフロップをセットし、その出力信号Q1とクロック
信号CLBとを入力したトリガ発生回路20でトリガ信号C1
を生成し、トリガ信号C1で、2段目のステージのRS型フ
リップフロップをセットし、その出力信号Q2とクロック
信号CLAとを入力したトリガ発生回路20でトリガ信号C2
を生成し、トリガ信号C2で、1段目のステージのRS型フ
リップフロップをリセットすると共に、セットし3段目
のステージのRS型フリップフロップをセットし、その出
力信号Q3とクロック信号CLBとを入力したトリガ発生回
路20でトリガ信号C3を生成し、以下同様な動作で順次パ
ルスをシフトしていく。
タイミングチャートである。スタート信号STとクロック
信号CLAとを入力したトリガ発生回路200でトリガ信号C0
を生成し、トリガ信号C0で、1段目のステージのRS型フ
リップフロップをセットし、その出力信号Q1とクロック
信号CLBとを入力したトリガ発生回路20でトリガ信号C1
を生成し、トリガ信号C1で、2段目のステージのRS型フ
リップフロップをセットし、その出力信号Q2とクロック
信号CLAとを入力したトリガ発生回路20でトリガ信号C2
を生成し、トリガ信号C2で、1段目のステージのRS型フ
リップフロップをリセットすると共に、セットし3段目
のステージのRS型フリップフロップをセットし、その出
力信号Q3とクロック信号CLBとを入力したトリガ発生回
路20でトリガ信号C3を生成し、以下同様な動作で順次パ
ルスをシフトしていく。
【００１９】図３は、NANDゲート110,120,210の構成図
で、P型トランジスタ101,102、およびN型トランジスタ1
03,104から構成される。
で、P型トランジスタ101,102、およびN型トランジスタ1
03,104から構成される。
【００２０】図１及び図３に示すように、ステージ１段
当たりのクロック信号に接続されるトランジスタは２個
になり、図７で示したシフトレジスタの４個の半分であ
り、クロック信号線の駆動電力が従来の半分になる。
当たりのクロック信号に接続されるトランジスタは２個
になり、図７で示したシフトレジスタの４個の半分であ
り、クロック信号線の駆動電力が従来の半分になる。
【００２１】また、図２に示すように、クロック信号の
パルスデューティ比は50%である必要はなく、タイミン
グマージンも大きくなる。
パルスデューティ比は50%である必要はなく、タイミン
グマージンも大きくなる。
【００２２】なお、本実施例において、RS型フリップフ
ロップをNANDゲートで、トリガ発生回路もNANDゲートで
構成したが、NANDゲートに限定されるものではなく、NO
Rゲート等でも良い。
ロップをNANDゲートで、トリガ発生回路もNANDゲートで
構成したが、NANDゲートに限定されるものではなく、NO
Rゲート等でも良い。
【００２３】（参考例） 図４は、参考例のシフトレジスタ回路の構成を示すもの
で、所定の出力抵抗412を有するサンプル回路410と、イ
ンバータ回路420と、出力に接続された抵抗432を有する
インバータ回路430とからなる1段のステージ400を縦続
接続して構成される。
で、所定の出力抵抗412を有するサンプル回路410と、イ
ンバータ回路420と、出力に接続された抵抗432を有する
インバータ回路430とからなる1段のステージ400を縦続
接続して構成される。
【００２４】クロック信号CL,CLでスタート信号STをサ
ンプリングすると、ノードC1の電位はサンプル回路410
の抵抗412とインバータ回路430の抵抗432との分圧比で
決定される電位に変化する。
ンプリングすると、ノードC1の電位はサンプル回路410
の抵抗412とインバータ回路430の抵抗432との分圧比で
決定される電位に変化する。
【００２５】ここで、抵抗412の抵抗値をR412、抵抗432
の抵抗値をR432、インバータ回路420の入力電圧閾値を
電源電圧の1/2とすると、 R421/(R421+R431)≦1/2 を満足するようにR421およびR431を設定する、つまりR4
21≦R431にすれば、インバータ回路420を駆動でき、イ
ンバータ回路430の動作により、サンプリングした信号Q
1を保持することができる。データを保持するだけであ
るインバータ回路430の機能とサンプリング速度とを考
慮すると、R431をR421の2倍以上に設定することが望ま
しい。
の抵抗値をR432、インバータ回路420の入力電圧閾値を
電源電圧の1/2とすると、 R421/(R421+R431)≦1/2 を満足するようにR421およびR431を設定する、つまりR4
21≦R431にすれば、インバータ回路420を駆動でき、イ
ンバータ回路430の動作により、サンプリングした信号Q
1を保持することができる。データを保持するだけであ
るインバータ回路430の機能とサンプリング速度とを考
慮すると、R431をR421の2倍以上に設定することが望ま
しい。
【００２６】以下同様な動作を繰り返して順次パルスを
シフトしていく。したがって、図８のタイミングチャー
トと同様の動作をする。
シフトしていく。したがって、図８のタイミングチャー
トと同様の動作をする。
【００２７】ステージ１段当たりのクロック信号に接続
されるトランジスタは２個になり、クロック信号線の駆
動電力が従来の半分になる。
されるトランジスタは２個になり、クロック信号線の駆
動電力が従来の半分になる。
【００２８】なお、この参考例では、サンプル回路をク
ロックドインバータと抵抗としたが、インバータとトラ
ンスファーゲートでも良い(図５)。また、抵抗素子を用
いなくても、クロックドインバータ，トランスファーゲ
ート，インバータ等のトランジスタサイズを調整するこ
とで、出力抵抗を所望の値にしても構わない。
ロックドインバータと抵抗としたが、インバータとトラ
ンスファーゲートでも良い(図５)。また、抵抗素子を用
いなくても、クロックドインバータ，トランスファーゲ
ート，インバータ等のトランジスタサイズを調整するこ
とで、出力抵抗を所望の値にしても構わない。
【００２９】（実施例２） 図６は、本発明の実施例２におけるビデオ信号を表示す
る液晶表示装置の構成を示すもので、TFTをスイッチン
グ素子とする画素をマトリックス状に配置した表示部60
0と、その列電極を駆動する列電極駆動回路700、および
行電極を駆動する行電極駆動回路800から構成される。
る液晶表示装置の構成を示すもので、TFTをスイッチン
グ素子とする画素をマトリックス状に配置した表示部60
0と、その列電極を駆動する列電極駆動回路700、および
行電極を駆動する行電極駆動回路800から構成される。
【００３０】行電極駆動回路800のシフトレジスタ回路8
10のCLAxおよびCLBxに入力され、水平同期信号に同期し
て、シフトレジスタ回路810のSTxに入力された垂直同期
信号を順次シフトし、その出力信号Q1,Q2,Q3,・・・によ
り、デコード回路820で行電極を駆動して、所望の行電
極に関わるスイッチング素子601をオンさせる。
10のCLAxおよびCLBxに入力され、水平同期信号に同期し
て、シフトレジスタ回路810のSTxに入力された垂直同期
信号を順次シフトし、その出力信号Q1,Q2,Q3,・・・によ
り、デコード回路820で行電極を駆動して、所望の行電
極に関わるスイッチング素子601をオンさせる。
【００３１】さらに、列電極駆動回路700のシフトレジ
スタ回路710のCLAyおよびCLByに入力した所定周波数の
サンプリングクロックに同期して、STyに入力された水
平同期信号を順次シフトし、その出力信号Q1,Q2,・・・・に
より、アナログスイッチ721で、行電極駆動回路800によ
りオンされた画素部600のスイッチング素子を経由し
て、所望の振幅に増幅されたビデオ信号を液晶素子602
に書き込み、ビデオ表示を行う。
スタ回路710のCLAyおよびCLByに入力した所定周波数の
サンプリングクロックに同期して、STyに入力された水
平同期信号を順次シフトし、その出力信号Q1,Q2,・・・・に
より、アナログスイッチ721で、行電極駆動回路800によ
りオンされた画素部600のスイッチング素子を経由し
て、所望の振幅に増幅されたビデオ信号を液晶素子602
に書き込み、ビデオ表示を行う。
【００３２】ここで列電極駆動回路700、または行電極
駆動回路800の少なくとも一方のシフトレジスタ回路
を、実施例１で示した構成のシフトレジスタ回路にする
ことで、駆動回路部の消費電力が半減できる。
駆動回路800の少なくとも一方のシフトレジスタ回路
を、実施例１で示した構成のシフトレジスタ回路にする
ことで、駆動回路部の消費電力が半減できる。
【００３３】特に列電極駆動回路700のシフトレジスタ
回路は、画素数にもよるが、数MHz程度の速度で動作す
るため、その効果は絶大である。
回路は、画素数にもよるが、数MHz程度の速度で動作す
るため、その効果は絶大である。
【００３４】なお、本実施例において、行電極駆動回路
をシフトレジスタ回路とデコード回路、列電極駆動回路
をシフトレジスタ回路とアナログスイッチとしたが、こ
の構成に限定されるものではなく、表示データの信号形
態，画素部の構成，画素部の駆動方法等によりデコード
回路部やアナログスイッチ部の構成が異なることは言う
までもない。
をシフトレジスタ回路とデコード回路、列電極駆動回路
をシフトレジスタ回路とアナログスイッチとしたが、こ
の構成に限定されるものではなく、表示データの信号形
態，画素部の構成，画素部の駆動方法等によりデコード
回路部やアナログスイッチ部の構成が異なることは言う
までもない。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
シフトレジスタ回路を、RS型フリップフロップとトリガ
発生回路とで、構成することで、消費電力の低減と、入
力クロック信号のパルスデューティ比等のタイミングマ
ージン向上が可能となる。特に、画素部と駆動回路部
を、同一基板に同一プロセスで作製する液晶表示装置の
駆動回路部に適用することで、低消費電力かつ低コスト
の表示装置の実現が可能で、その実用的効果は大きい。
シフトレジスタ回路を、RS型フリップフロップとトリガ
発生回路とで、構成することで、消費電力の低減と、入
力クロック信号のパルスデューティ比等のタイミングマ
ージン向上が可能となる。特に、画素部と駆動回路部
を、同一基板に同一プロセスで作製する液晶表示装置の
駆動回路部に適用することで、低消費電力かつ低コスト
の表示装置の実現が可能で、その実用的効果は大きい。
【図１】本発明の第１の実施例におけるシフトレジスタ
回路の構成図
回路の構成図
【図２】本発明の第１の実施例におけるシフトレジスタ
回路の動作タイミングチャート
回路の動作タイミングチャート
【図３】本発明の第１の実施例におけるNANDゲートの構
成図
成図
【図４】参考例のシフトレジスタ回路の構成図
【図５】参考例のサンプル回路の構成図
【図６】液晶表示装置の構成図
【図７】従来例のシフトレジスタ回路の構成図
【図８】従来例のシフトレジスタ回路のタイミングチャ
ート
ート
【図９】（ａ）は、従来例のクロックドインバータ回路
の構成図 （ｂ）は、同インバータの構成図
の構成図 （ｂ）は、同インバータの構成図
100 RS型フリップフロップ 101,102,414,911,912,921 P型トランジスタ 103,104,413,913,914,922 N型トランジスタ 110,120,210 NANDゲート 200 トリガ発生回路 300,900 ステージ 410 サンプル回路 411,910 クロックドインバータ 412,432 抵抗素子 430 インバータ回路 420,431,920,930 インバータ 600 液晶表示装置の表示部 601 スイチング素子 602 液晶 700 列電極駆動回路 710,810 シフトレジスタ回路 720 アナログスイッチ回路 721 アナログスイッチ素子 800 行電極駆動回路 820 デコード回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G11C 19/28 G02F 1/133 G09G 3/20 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 RS型フリップフロップと、前記RS型フリ
ップフロップの出力信号と所定のクロック信号とを入力
するトリガ発生回路とから１段のステージを構成し、RS
型フリップフロップの、セット入力(S)には前段または
後段何れかのステージのトリガ出力信号を入力し、リセ
ット入力(R)には後段または前段何れかのステージのト
リガ出力信号を入力して、複数のステージを縦続接続
し、隣接するステージ毎に、トリガ発生回路に異なる位
相のクロック信号を入力することを特徴とするシフトレ
ジスタ回路。 - 【請求項２】 RS型フリップフロップを２つのNANDゲー
トから構成することを特徴とする請求項１記載のシフト
レジスタ回路。 - 【請求項３】 トリガ発生回路がNANDゲートであること
を特徴とする請求項１記載のシフトレジスタ回路。 - 【請求項４】 複数のスキャンライン、複数のデータラ
インおよびスイッチング素子を有する画素マトリクス
と、前記スキャンラインおよびデータラインに接続され
た周辺回路とを、同一プロセスで形成した第１の基板
と、前記第１の基板に対向して配置された第２の基板
と、前記第１と第２の基板間に保持された液晶組成物よ
り構成される液晶表示装置において、RS型フリップフロ
ップと、前記RS型フリップフロップの出力信号とクロッ
ク信号とを入力信号とするトリガ発生回路とから１段の
ステージを構成し、RS型フリップフロップの、セット入
力(S)には前段または後段何れかのステージのトリガ出
力信号を入力し、リセット入力(R)には後段または前段
何れかのステージのトリガ出力信号を入力して、複数の
ステージを縦続接続し、隣接するステージ毎にトリガ発
生回路に異なる位相のクロック信号を入力するシフトレ
ジスタ回路で、前記第１の基板の周辺回路を構成するこ
とを特徴とする液晶駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31201195A JP3146959B2 (ja) | 1995-11-30 | 1995-11-30 | 液晶表示装置及びそのシフトレジスタ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH09153296A JPH09153296A (ja) | 1997-06-10 |
| JP3146959B2 true JP3146959B2 (ja) | 2001-03-19 |
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ID=18024143
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31201195A Expired - Fee Related JP3146959B2 (ja) | 1995-11-30 | 1995-11-30 | 液晶表示装置及びそのシフトレジスタ回路 |
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|---|---|
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Cited By (1)
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