JPH11134893A - シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路 - Google Patents
シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路Info
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- JPH11134893A JPH11134893A JP9298005A JP29800597A JPH11134893A JP H11134893 A JPH11134893 A JP H11134893A JP 9298005 A JP9298005 A JP 9298005A JP 29800597 A JP29800597 A JP 29800597A JP H11134893 A JPH11134893 A JP H11134893A
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Abstract
(57)【要約】
【課題】 マトリクス型液晶表示装置において、水平／
垂直走査回路としてシフトレジスタを用いた場合に、画
素の高精細化、液晶パネルの大型化が進むにつれてシフ
トレジスタの段数が増加すると、それに伴ってクロック
伝送ラインの付加容量が増し、消費電力が増大するとと
もに、転送速度が低下することになる。 【解決手段】 単相クロックＣＫ０を入力とするととも
に、各転送段において、１段前の転送段の入力パルスと
自段の転送段の出力パルスを２入力とするＯＲゲート１
８の出力パルスに基づいてＣ‐ＭＯＳアナログスイッチ
１６のスイッチング制御を行い、Ｃ‐ＭＯＳアナログス
イッチ１６から選択的に供給される単相クロックＣＫ０
に基づいて互いに逆相の２相のクロックＣＫ，ＣＫＸを
クロック生成回路１４で生成し、クロックドインバータ
１１，１２に供給し、各転送段の転送動作を必要なとき
にのみ行うようにする。
垂直走査回路としてシフトレジスタを用いた場合に、画
素の高精細化、液晶パネルの大型化が進むにつれてシフ
トレジスタの段数が増加すると、それに伴ってクロック
伝送ラインの付加容量が増し、消費電力が増大するとと
もに、転送速度が低下することになる。 【解決手段】 単相クロックＣＫ０を入力とするととも
に、各転送段において、１段前の転送段の入力パルスと
自段の転送段の出力パルスを２入力とするＯＲゲート１
８の出力パルスに基づいてＣ‐ＭＯＳアナログスイッチ
１６のスイッチング制御を行い、Ｃ‐ＭＯＳアナログス
イッチ１６から選択的に供給される単相クロックＣＫ０
に基づいて互いに逆相の２相のクロックＣＫ，ＣＫＸを
クロック生成回路１４で生成し、クロックドインバータ
１１，１２に供給し、各転送段の転送動作を必要なとき
にのみ行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、縦続接続された複
数段の転送段からなるシフトレジスタに関し、特にマト
リクス型液晶表示装置の駆動回路における水平／垂直走
査回路として用いて好適なシフトレジスタに関する。
数段の転送段からなるシフトレジスタに関し、特にマト
リクス型液晶表示装置の駆動回路における水平／垂直走
査回路として用いて好適なシフトレジスタに関する。
【０００２】
【従来の技術】マトリクス型表示装置の駆動回路におい
て、その水平／垂直走査回路として、従来、縦続接続さ
れた複数段の転送段からなり、これら転送段の各々がク
ロックドインバータを用いた構成のシフトレジスタが使
用されている。その構成の一例を図７に示す。同図にお
いて、一対のクロックドインバータ１０１，１０２の出
力端が共通に接続され、これらクロックドインバータ１
０１，１０２の共通接続された出力端にはインバータ１
０３の入力端が接続され、このインバータ１０３の出力
端はクロックドインバータ１０２の入力端に接続されて
いる。
て、その水平／垂直走査回路として、従来、縦続接続さ
れた複数段の転送段からなり、これら転送段の各々がク
ロックドインバータを用いた構成のシフトレジスタが使
用されている。その構成の一例を図７に示す。同図にお
いて、一対のクロックドインバータ１０１，１０２の出
力端が共通に接続され、これらクロックドインバータ１
０１，１０２の共通接続された出力端にはインバータ１
０３の入力端が接続され、このインバータ１０３の出力
端はクロックドインバータ１０２の入力端に接続されて
いる。
【０００３】この一対のクロックドインバータ１０１，
１０２およびインバータ１０３からなる回路を一単位と
して１つの転送段（レジスタ）が構成され、この転送段
が複数段縦続接続されることによってシフトレジスタを
構成している。そして、クロックドインバータ１０１の
入力端が各転送段の入力端となり、クロックドインバー
タ１０２の入力端とインバータ１０３の出力端の共通接
続点が各転送段の出力端となる。各段のクロックドイン
バータ１０１，１０２には、互いに逆相の２相のクロッ
クＣＫ，ＣＫＸが与えられる。
１０２およびインバータ１０３からなる回路を一単位と
して１つの転送段（レジスタ）が構成され、この転送段
が複数段縦続接続されることによってシフトレジスタを
構成している。そして、クロックドインバータ１０１の
入力端が各転送段の入力端となり、クロックドインバー
タ１０２の入力端とインバータ１０３の出力端の共通接
続点が各転送段の出力端となる。各段のクロックドイン
バータ１０１，１０２には、互いに逆相の２相のクロッ
クＣＫ，ＣＫＸが与えられる。
【０００４】１つの転送段の具体的な回路構成の一例を
図８に示す。同図において、各ゲートおよび各ドレイン
がそれぞれ共通に接続されたＰＭＯＳトランジスタＱｐ
１０１およびＮＭＯＳトランジスタＱｎ１０１からなる
Ｃ‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ１
０１のソースと正電源ＶＤＤの間に接続され、クロック
ＣＫＸをゲート入力とするＰＭＯＳトランジスタＱｐ１
０２と、ＮＭＯＳトランジスタＱｎ１０１のソースと負
電源ＶＳＳの間に接続され、クロックＣＫをゲート入力
とするＮＭＯＳトランジスタＱｎ１０２とによってクロ
ックドインバータ１０１が構成されている。
図８に示す。同図において、各ゲートおよび各ドレイン
がそれぞれ共通に接続されたＰＭＯＳトランジスタＱｐ
１０１およびＮＭＯＳトランジスタＱｎ１０１からなる
Ｃ‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ１
０１のソースと正電源ＶＤＤの間に接続され、クロック
ＣＫＸをゲート入力とするＰＭＯＳトランジスタＱｐ１
０２と、ＮＭＯＳトランジスタＱｎ１０１のソースと負
電源ＶＳＳの間に接続され、クロックＣＫをゲート入力
とするＮＭＯＳトランジスタＱｎ１０２とによってクロ
ックドインバータ１０１が構成されている。
【０００５】同様にして、各ゲートおよび各ドレインが
それぞれ共通に接続されたＰＭＯＳトランジスタＱｐ１
０３およびＮＭＯＳトランジスタＱｎ１０３からなるＣ
‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ１０
３のソースと正電源ＶＤＤの間に接続され、クロックＣ
Ｋをゲート入力とするＰＭＯＳトランジスタＱｐ１０４
と、ＮＭＯＳトランジスタＱｎ１０３のソースと負電源
ＶＳＳの間に接続され、クロックＣＫＸをゲート入力と
するＮＭＯＳトランジスタＱｎ１０４とによってクロッ
クドインバータ１０２が構成されている。
それぞれ共通に接続されたＰＭＯＳトランジスタＱｐ１
０３およびＮＭＯＳトランジスタＱｎ１０３からなるＣ
‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ１０
３のソースと正電源ＶＤＤの間に接続され、クロックＣ
Ｋをゲート入力とするＰＭＯＳトランジスタＱｐ１０４
と、ＮＭＯＳトランジスタＱｎ１０３のソースと負電源
ＶＳＳの間に接続され、クロックＣＫＸをゲート入力と
するＮＭＯＳトランジスタＱｎ１０４とによってクロッ
クドインバータ１０２が構成されている。
【０００６】また、各ゲートおよび各ドレインがそれぞ
れ共通に接続されたＰＭＯＳトランジスタＱｐ１０５お
よびＮＭＯＳトランジスタＱｎ１０５からなるＣ‐ＭＯ
Ｓインバータによってインバータ１０３が構成されてい
る。そして、クロックドインバータ１０１，１０２の各
出力端となるＣ‐ＭＯＳインバータのドレイン共通接続
点が相互に接続されるとともに、インバータ１０３の入
力端となるＣ‐ＭＯＳインバータのゲート共通接続点に
接続され、またクロックドインバータ１０２の入力端と
なるＣ‐ＭＯＳインバータのゲート共通接続点がインバ
ータ１０３の出力端となるＣ‐ＭＯＳインバータのドレ
イン共通接続点に接続されている。
れ共通に接続されたＰＭＯＳトランジスタＱｐ１０５お
よびＮＭＯＳトランジスタＱｎ１０５からなるＣ‐ＭＯ
Ｓインバータによってインバータ１０３が構成されてい
る。そして、クロックドインバータ１０１，１０２の各
出力端となるＣ‐ＭＯＳインバータのドレイン共通接続
点が相互に接続されるとともに、インバータ１０３の入
力端となるＣ‐ＭＯＳインバータのゲート共通接続点に
接続され、またクロックドインバータ１０２の入力端と
なるＣ‐ＭＯＳインバータのゲート共通接続点がインバ
ータ１０３の出力端となるＣ‐ＭＯＳインバータのドレ
イン共通接続点に接続されている。
【０００７】上記構成の１つの転送段において、互いに
逆相のクロックＣＫ，ＣＫＸを伝送するクロック伝送ラ
イン１０４，１０５の間には寄生容量Ｃ１が介在し、ま
たＭＯＳトランジスタのゲート‐ソース間およびゲート
‐ドレイン間には拡散容量Ｃ２が形成され、さらに配線
相互間にはクロス容量Ｃ３が介在する。そして、これら
の容量Ｃ１〜Ｃ３はクロック伝送ライン１０４，１０５
に対する付加容量として存在することになる。この転送
段が複数段縦続接続されてなるシフトレジスタは、例え
ばアクティブマトリクス型液晶表示装置の駆動回路にお
いて、その水平／垂直走査回路として用いられる。
逆相のクロックＣＫ，ＣＫＸを伝送するクロック伝送ラ
イン１０４，１０５の間には寄生容量Ｃ１が介在し、ま
たＭＯＳトランジスタのゲート‐ソース間およびゲート
‐ドレイン間には拡散容量Ｃ２が形成され、さらに配線
相互間にはクロス容量Ｃ３が介在する。そして、これら
の容量Ｃ１〜Ｃ３はクロック伝送ライン１０４，１０５
に対する付加容量として存在することになる。この転送
段が複数段縦続接続されてなるシフトレジスタは、例え
ばアクティブマトリクス型液晶表示装置の駆動回路にお
いて、その水平／垂直走査回路として用いられる。
【０００８】
【発明が解決しようとする課題】ところで、近年、アク
ティブマトリクス型液晶表示装置において、画素の高精
細化、また液晶パネルの大型化が進められている。しか
しながら、上述したように、１つの転送段においてクロ
ック伝送ラインの付加容量Ｃ１〜Ｃ３が存在することか
ら、画素の高精細化、液晶パネルの大型化が進むにつれ
てシフトレジスタの段数が増加すると、それに伴ってク
ロック伝送ラインの付加容量が増すため、消費電力が増
大するとともに、水平／垂直走査回路の転送速度（走査
速度）が低下することになる。
ティブマトリクス型液晶表示装置において、画素の高精
細化、また液晶パネルの大型化が進められている。しか
しながら、上述したように、１つの転送段においてクロ
ック伝送ラインの付加容量Ｃ１〜Ｃ３が存在することか
ら、画素の高精細化、液晶パネルの大型化が進むにつれ
てシフトレジスタの段数が増加すると、それに伴ってク
ロック伝送ラインの付加容量が増すため、消費電力が増
大するとともに、水平／垂直走査回路の転送速度（走査
速度）が低下することになる。
【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、クロック伝送ライン
の付加容量を低減し、低消費電力化および高速転送を可
能としたシフトレジスタおよびこれを水平／垂直走査回
路として用いたマトリクス型液晶表示装置の駆動回路を
提供することにある。
であり、その目的とするところは、クロック伝送ライン
の付加容量を低減し、低消費電力化および高速転送を可
能としたシフトレジスタおよびこれを水平／垂直走査回
路として用いたマトリクス型液晶表示装置の駆動回路を
提供することにある。
【００１０】
【課題を解決するための手段】本発明によるシフトレジ
スタは、縦続接続された複数段の転送段からなり、これ
ら転送段の各々が、単相クロックを入力とし、この単相
クロックを選択的に出力するスイッチング素子と、この
スイッチング素子から出力される単相クロックに基づい
て互いに逆相の２相のクロックを生成するクロック生成
回路と、このクロック生成回路で生成された２相のクロ
ックに応答して動作するクロックドインバータを用いて
なるレジスタと、１段前の転送段の入力パルスと自段の
転送段の出力パルスに基づいて上記スイッチング素子の
スイッチング制御を行う制御回路とを備えている。
スタは、縦続接続された複数段の転送段からなり、これ
ら転送段の各々が、単相クロックを入力とし、この単相
クロックを選択的に出力するスイッチング素子と、この
スイッチング素子から出力される単相クロックに基づい
て互いに逆相の２相のクロックを生成するクロック生成
回路と、このクロック生成回路で生成された２相のクロ
ックに応答して動作するクロックドインバータを用いて
なるレジスタと、１段前の転送段の入力パルスと自段の
転送段の出力パルスに基づいて上記スイッチング素子の
スイッチング制御を行う制御回路とを備えている。
【００１１】上記構成のシフトレジスタにおいて、スイ
ッチング素子は１段前の転送段の入力パルスと自段の転
送段の出力パルスに基づいてスイッチング制御が行われ
ることで、自段のシフト動作期間で単相クロックをクロ
ック生成回路に供給する。すると、クロック生成回路
は、この単相クロックに基づいて互いに逆相の２相のク
ロックを生成し、自段の転送段を構成するクロックドイ
ンバータに供給する。これにより、各転送段には、シフ
トの必要な期間にのみクロックが与えられ、シフト動作
が行われる。そして、このシフトレジスタがマトリクス
型液晶表示装置の駆動回路における水平／垂直走査回路
として用いられる。
ッチング素子は１段前の転送段の入力パルスと自段の転
送段の出力パルスに基づいてスイッチング制御が行われ
ることで、自段のシフト動作期間で単相クロックをクロ
ック生成回路に供給する。すると、クロック生成回路
は、この単相クロックに基づいて互いに逆相の２相のク
ロックを生成し、自段の転送段を構成するクロックドイ
ンバータに供給する。これにより、各転送段には、シフ
トの必要な期間にのみクロックが与えられ、シフト動作
が行われる。そして、このシフトレジスタがマトリクス
型液晶表示装置の駆動回路における水平／垂直走査回路
として用いられる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。
【００１３】図１において、例えばＮ段目の転送段の構
成について見てみると、一対のクロックドインバータ１
１，１２の出力端が共通に接続され、これらクロックド
インバータ１１，１２の共通接続された出力端にはイン
バータ１３の入力端が接続され、このインバータ１３の
出力端はクロックドインバータ１２の入力端に接続され
ている。
成について見てみると、一対のクロックドインバータ１
１，１２の出力端が共通に接続され、これらクロックド
インバータ１１，１２の共通接続された出力端にはイン
バータ１３の入力端が接続され、このインバータ１３の
出力端はクロックドインバータ１２の入力端に接続され
ている。
【００１４】クロックドインバータ１１，１２には、互
いに逆相のクロックＣＫ，ＣＫＸがクロック生成回路１
４から与えられる。このクロック生成回路１４は、クロ
ック伝送ライン１５との間に接続されたスイッチング素
子であるＣ‐ＭＯＳアナログスイッチ１６を介して選択
的に供給される単相クロックＣＫ０に基づいて、互いに
逆相の２相のクロックＣＫ，ＣＫＸを生成する。
いに逆相のクロックＣＫ，ＣＫＸがクロック生成回路１
４から与えられる。このクロック生成回路１４は、クロ
ック伝送ライン１５との間に接続されたスイッチング素
子であるＣ‐ＭＯＳアナログスイッチ１６を介して選択
的に供給される単相クロックＣＫ０に基づいて、互いに
逆相の２相のクロックＣＫ，ＣＫＸを生成する。
【００１５】Ｃ‐ＭＯＳアナログスイッチ１６は、互い
に並列に接続されたＮＭＯＳトランジスタＱｎ１１およ
びＰＭＯＳトランジスタＱｐ１１からなり、互いに逆相
の制御パルスφ，φＸによってスイッチング制御が行わ
れる。このＣ‐ＭＯＳアナログスイッチ１６に与えられ
る制御パルスφ，φＸは、Ｎ段目の制御回路１７におい
て、１段前のＮ−１段の転送段の入力パルスＩＮ（ｎ−
１）と自段の転送段の出力パルスＯＴ（ｎ）に基づいて
生成される。
に並列に接続されたＮＭＯＳトランジスタＱｎ１１およ
びＰＭＯＳトランジスタＱｐ１１からなり、互いに逆相
の制御パルスφ，φＸによってスイッチング制御が行わ
れる。このＣ‐ＭＯＳアナログスイッチ１６に与えられ
る制御パルスφ，φＸは、Ｎ段目の制御回路１７におい
て、１段前のＮ−１段の転送段の入力パルスＩＮ（ｎ−
１）と自段の転送段の出力パルスＯＴ（ｎ）に基づいて
生成される。
【００１６】すなわち、制御回路１７は、１段前のＮ−
１段の転送段の入力パルスＩＮ（ｎ−１）、即ち２段前
のＮ−２段の転送段の出力パルスＯＴ（ｎ−２）と自段
の転送段の出力パルスＯＴ（ｎ）を２入力とし、その出
力パルスを制御パルスφとしてＣ‐ＭＯＳアナログスイ
ッチ１６のＮＭＯＳトランジスタＱｎ１１のゲートに与
えるＯＲゲート１８と、このＯＲゲート１８の出力パル
スを反転して制御パルスφＸとしてＣ‐ＭＯＳアナログ
スイッチ１６のＰＭＯＳトランジスタＱｐ１１のゲート
に与えるインバータ１９とから構成されている。
１段の転送段の入力パルスＩＮ（ｎ−１）、即ち２段前
のＮ−２段の転送段の出力パルスＯＴ（ｎ−２）と自段
の転送段の出力パルスＯＴ（ｎ）を２入力とし、その出
力パルスを制御パルスφとしてＣ‐ＭＯＳアナログスイ
ッチ１６のＮＭＯＳトランジスタＱｎ１１のゲートに与
えるＯＲゲート１８と、このＯＲゲート１８の出力パル
スを反転して制御パルスφＸとしてＣ‐ＭＯＳアナログ
スイッチ１６のＰＭＯＳトランジスタＱｐ１１のゲート
に与えるインバータ１９とから構成されている。
【００１７】以上説明した、一対のクロックドインバー
タ１１，１２、インバータ１３、クロック生成回路１
４、Ｃ‐ＭＯＳアナログスイッチ１６および制御回路１
７からなる回路を一単位として１つの転送段（レジス
タ）が構成され、この転送段が複数段（……，Ｎ−１
段、Ｎ段，Ｎ＋１段，……）縦続接続されることによっ
てシフトレジスタを構成している。そして、クロックド
インバータ１１の入力端が各転送段の入力端となり、ク
ロックドインバータ１２の入力端とインバータ１３の出
力端の共通接続点が各転送段の出力端となる。
タ１１，１２、インバータ１３、クロック生成回路１
４、Ｃ‐ＭＯＳアナログスイッチ１６および制御回路１
７からなる回路を一単位として１つの転送段（レジス
タ）が構成され、この転送段が複数段（……，Ｎ−１
段、Ｎ段，Ｎ＋１段，……）縦続接続されることによっ
てシフトレジスタを構成している。そして、クロックド
インバータ１１の入力端が各転送段の入力端となり、ク
ロックドインバータ１２の入力端とインバータ１３の出
力端の共通接続点が各転送段の出力端となる。
【００１８】図２に、Ｎ段目の転送段の具体的な回路構
成の一例を示す。同図において、各ゲートおよび各ドレ
インがそれぞれ共通に接続されたＰＭＯＳトランジスタ
Ｑｐ２１およびＮＭＯＳトランジスタＱｎ２１からなる
Ｃ‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ２
１のソースと正電源ＶＤＤの間に接続され、クロックＣ
ＫＸをゲート入力とするＰＭＯＳトランジスタＱｐ２２
と、ＮＭＯＳトランジスタＱｎ２１のソースと負電源Ｖ
ＳＳの間に接続され、クロックＣＫをゲート入力とする
ＮＭＯＳトランジスタＱｎ２２とによってクロックドイ
ンバータ１１が構成されている。
成の一例を示す。同図において、各ゲートおよび各ドレ
インがそれぞれ共通に接続されたＰＭＯＳトランジスタ
Ｑｐ２１およびＮＭＯＳトランジスタＱｎ２１からなる
Ｃ‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ２
１のソースと正電源ＶＤＤの間に接続され、クロックＣ
ＫＸをゲート入力とするＰＭＯＳトランジスタＱｐ２２
と、ＮＭＯＳトランジスタＱｎ２１のソースと負電源Ｖ
ＳＳの間に接続され、クロックＣＫをゲート入力とする
ＮＭＯＳトランジスタＱｎ２２とによってクロックドイ
ンバータ１１が構成されている。
【００１９】同様にして、各ゲートおよび各ドレインが
それぞれ共通に接続されたＰＭＯＳトランジスタＱｐ２
３およびＮＭＯＳトランジスタＱｎ２３からなるＣ‐Ｍ
ＯＳインバータと、ＰＭＯＳトランジスタＱｐ２３のソ
ースと正電源ＶＤＤの間に接続され、クロックＣＫをゲ
ート入力とするＰＭＯＳトランジスタＱｐ２４と、ＮＭ
ＯＳトランジスタＱｎ２３のソースと負電源ＶＳＳの間
に接続され、クロックＣＫＸをゲート入力とするＮＭＯ
ＳトランジスタＱｎ２４とによってクロックドインバー
タ１２が構成されている。
それぞれ共通に接続されたＰＭＯＳトランジスタＱｐ２
３およびＮＭＯＳトランジスタＱｎ２３からなるＣ‐Ｍ
ＯＳインバータと、ＰＭＯＳトランジスタＱｐ２３のソ
ースと正電源ＶＤＤの間に接続され、クロックＣＫをゲ
ート入力とするＰＭＯＳトランジスタＱｐ２４と、ＮＭ
ＯＳトランジスタＱｎ２３のソースと負電源ＶＳＳの間
に接続され、クロックＣＫＸをゲート入力とするＮＭＯ
ＳトランジスタＱｎ２４とによってクロックドインバー
タ１２が構成されている。
【００２０】また、各ゲートおよび各ドレインがそれぞ
れ共通に接続されたＰＭＯＳトランジスタＱｐ２５およ
びＮＭＯＳトランジスタＱｎ２５からなるＣ‐ＭＯＳイ
ンバータによってインバータ１３が構成されている。そ
して、クロックドインバータ１１，１２の各出力端とな
るＣ‐ＭＯＳインバータのドレイン共通接続点が相互に
接続されるとともに、インバータ１３の入力端となるＣ
‐ＭＯＳインバータのゲート共通接続点に接続され、ま
たクロックドインバータ１２の入力端となるＣ‐ＭＯＳ
インバータのゲート共通接続点がインバータ１３の出力
端となるＣ‐ＭＯＳインバータのドレイン共通接続点に
接続されている。
れ共通に接続されたＰＭＯＳトランジスタＱｐ２５およ
びＮＭＯＳトランジスタＱｎ２５からなるＣ‐ＭＯＳイ
ンバータによってインバータ１３が構成されている。そ
して、クロックドインバータ１１，１２の各出力端とな
るＣ‐ＭＯＳインバータのドレイン共通接続点が相互に
接続されるとともに、インバータ１３の入力端となるＣ
‐ＭＯＳインバータのゲート共通接続点に接続され、ま
たクロックドインバータ１２の入力端となるＣ‐ＭＯＳ
インバータのゲート共通接続点がインバータ１３の出力
端となるＣ‐ＭＯＳインバータのドレイン共通接続点に
接続されている。
【００２１】図３に、クロックＣＫ，ＣＫＸを生成する
クロック生成回路１４の回路構成の一例を示す。このク
ロック生成回路１４は、入力される単相のクロックＣＫ
０の極性を反転するインバータ２１と、このインバータ
２１から出力されるクロックの極性をさらに反転して入
力クロックＣＫ０と同相のクロックＣＫとするインバー
タ２２と、インバータ２１から出力されるクロックの極
性を２度反転して入力クロックＣＫ０と逆相のクロック
ＣＫＸとするインバータ２３，２４と、インバータ２２
の出力端とインバータ２４の出力端の間に互いに逆方向
に並列接続されてクロックＣＫ，ＣＫＸの相互間の位相
を調整してそれらの遷移タイミングを一致させるインバ
ータ２５，２６とから構成されている。
クロック生成回路１４の回路構成の一例を示す。このク
ロック生成回路１４は、入力される単相のクロックＣＫ
０の極性を反転するインバータ２１と、このインバータ
２１から出力されるクロックの極性をさらに反転して入
力クロックＣＫ０と同相のクロックＣＫとするインバー
タ２２と、インバータ２１から出力されるクロックの極
性を２度反転して入力クロックＣＫ０と逆相のクロック
ＣＫＸとするインバータ２３，２４と、インバータ２２
の出力端とインバータ２４の出力端の間に互いに逆方向
に並列接続されてクロックＣＫ，ＣＫＸの相互間の位相
を調整してそれらの遷移タイミングを一致させるインバ
ータ２５，２６とから構成されている。
【００２２】ここで、上記構成のクロック生成回路１４
およびＣ‐ＭＯＳアナログスイッチ１６の動作につい
て、図１におけるＮ段目の転送段を例にとって図４のタ
イミングチャートを参照して説明する。
およびＣ‐ＭＯＳアナログスイッチ１６の動作につい
て、図１におけるＮ段目の転送段を例にとって図４のタ
イミングチャートを参照して説明する。
【００２３】なお、図４のタイミングチャートには、単
相のクロックＣＫ、２段前の転送段の入力パルスＩＮ
（ｎ−２）、１段前の転送段の入力パルスＩＮ（ｎ−
１）、自段の転送段の入力パルスＩＮ（ｎ）、自段の転
送段の出力パルスＯＴ（ｎ）、制御パルスφ、クロック
生成回路１４の入力パルス（ａ）および２つの出力パル
ス（ｂ），（Ｃ）のタイミング関係が示されている。こ
のタイミングチャートにおいて、２段前の転送段の入力
パルスＩＮ（ｎ−２）は３段前の転送段の出力パルスＯ
Ｔ（ｎ−３）と、１段前の転送段の入力パルスＩＮ（ｎ
−１）は２段前の転送段の出力パルスＯＴ（ｎ−２）
と、自段の転送段の入力パルスＩＮ（ｎ）は１段前の転
送段の出力パルスＯＴ（ｎ−１）とそれぞれ同じであ
る。
相のクロックＣＫ、２段前の転送段の入力パルスＩＮ
（ｎ−２）、１段前の転送段の入力パルスＩＮ（ｎ−
１）、自段の転送段の入力パルスＩＮ（ｎ）、自段の転
送段の出力パルスＯＴ（ｎ）、制御パルスφ、クロック
生成回路１４の入力パルス（ａ）および２つの出力パル
ス（ｂ），（Ｃ）のタイミング関係が示されている。こ
のタイミングチャートにおいて、２段前の転送段の入力
パルスＩＮ（ｎ−２）は３段前の転送段の出力パルスＯ
Ｔ（ｎ−３）と、１段前の転送段の入力パルスＩＮ（ｎ
−１）は２段前の転送段の出力パルスＯＴ（ｎ−２）
と、自段の転送段の入力パルスＩＮ（ｎ）は１段前の転
送段の出力パルスＯＴ（ｎ−１）とそれぞれ同じであ
る。
【００２４】Ｎ段目の転送段において、１段前のＮ−１
段の転送段の入力パルスＩＮ（ｎ−１）と自段の転送段
の出力パルスＯＴ（ｎ）との論理和がＯＲゲート１８で
とられ、当該ＯＲゲート１８の出力パルスである制御パ
ルスφがハイレベル、その反転パルスである制御パルス
φＸがローレベルになることで、Ｃ‐ＭＯＳアナログス
イッチ１６がオン（導通）状態となり、そのオン期間の
間、クロック伝送ライン１５によって伝送される単相の
クロックＣＫ０をクロック生成回路１４にクロック
（ａ）として供給する。
段の転送段の入力パルスＩＮ（ｎ−１）と自段の転送段
の出力パルスＯＴ（ｎ）との論理和がＯＲゲート１８で
とられ、当該ＯＲゲート１８の出力パルスである制御パ
ルスφがハイレベル、その反転パルスである制御パルス
φＸがローレベルになることで、Ｃ‐ＭＯＳアナログス
イッチ１６がオン（導通）状態となり、そのオン期間の
間、クロック伝送ライン１５によって伝送される単相の
クロックＣＫ０をクロック生成回路１４にクロック
（ａ）として供給する。
【００２５】すると、クロック生成回路１４は、Ｃ‐Ｍ
ＯＳアナログスイッチ１６から選択的に供給されるクロ
ック（ａ）に基づいて、互いに逆相でかつ遷移タイミン
グが合致した２相のクロックＣＫ（ｂ），ＣＫＸ（ｃ）
を生成し、クロックドインバータ１１，１２にそれぞれ
供給する。これにより、クロックドインバータ１１，１
２がクロックＣＫ（ｂ），ＣＫＸ（ｃ）に応答して動作
を開始し、よってＮ段目の転送段がシフト動作を実行す
る。
ＯＳアナログスイッチ１６から選択的に供給されるクロ
ック（ａ）に基づいて、互いに逆相でかつ遷移タイミン
グが合致した２相のクロックＣＫ（ｂ），ＣＫＸ（ｃ）
を生成し、クロックドインバータ１１，１２にそれぞれ
供給する。これにより、クロックドインバータ１１，１
２がクロックＣＫ（ｂ），ＣＫＸ（ｃ）に応答して動作
を開始し、よってＮ段目の転送段がシフト動作を実行す
る。
【００２６】以上の動作説明から明らかなように、Ｎ段
目の転送段には、１段前の転送段から出力パルスＯＴ
（ｎ−１）が発せられ、自段の転送段に入力パルスＩＮ
（ｎ）が与えられる直前、即ち１段前の転送段へ入力パ
ルスＩＮ（ｎ−１）が与えられる時点から、自段の転送
段が出力パルスＯＴ（ｎ）の発生を終了する時点までの
期間（即ち、自段の転送段のシフト動作期間）にのみ、
Ｃ‐ＭＯＳアナログスイッチ１６がオン状態となって単
相のクロックＣＫ０がクロック生成回路１４に供給さ
れ、このクロック生成回路１４からクロックドインバー
タ１１，１２にクロックＣＫ，ＣＫＸが供給されること
になる。
目の転送段には、１段前の転送段から出力パルスＯＴ
（ｎ−１）が発せられ、自段の転送段に入力パルスＩＮ
（ｎ）が与えられる直前、即ち１段前の転送段へ入力パ
ルスＩＮ（ｎ−１）が与えられる時点から、自段の転送
段が出力パルスＯＴ（ｎ）の発生を終了する時点までの
期間（即ち、自段の転送段のシフト動作期間）にのみ、
Ｃ‐ＭＯＳアナログスイッチ１６がオン状態となって単
相のクロックＣＫ０がクロック生成回路１４に供給さ
れ、このクロック生成回路１４からクロックドインバー
タ１１，１２にクロックＣＫ，ＣＫＸが供給されること
になる。
【００２７】これによれば、上記構成のシフトレジスタ
において、各段の転送段が自段の転送タイミングでのみ
シフト動作を行うことになるため、各段の転送段が常時
シフト動作を行っていた場合に比べて大幅に消費電力を
低減できることになる。しかも、Ｃ‐ＭＯＳアナログス
イッチ１６の制御パルスφ，φＸを各転送段ごとに設け
られた制御回路１７によって生成するようにしているの
で、当該制御パルスを外部から入力する必要がなく、そ
のための配線等も不要となる。
において、各段の転送段が自段の転送タイミングでのみ
シフト動作を行うことになるため、各段の転送段が常時
シフト動作を行っていた場合に比べて大幅に消費電力を
低減できることになる。しかも、Ｃ‐ＭＯＳアナログス
イッチ１６の制御パルスφ，φＸを各転送段ごとに設け
られた制御回路１７によって生成するようにしているの
で、当該制御パルスを外部から入力する必要がなく、そ
のための配線等も不要となる。
【００２８】一方、クロック伝送ラインの付加容量につ
いては、従来の回路構成では、図８に示したように、ク
ロック伝送ライン１０４，１０５の間に発生する寄生容
量Ｃ１、ＭＯＳトランジスタのゲート‐ソース間および
ゲート‐ドレイン間に形成される拡散容量Ｃ２および配
線間のクロス容量Ｃ３が存在していたのに対し、本実施
形態に係る回路構成では、図２から明らかなように、Ｃ
‐ＭＯＳアナログスイッチ１６がクロック伝送ライン１
５と正側電源ライン２０との間に配置されていることか
ら、ＭＯＳトランジスタのゲート‐ソース間およびゲー
ト‐ドレイン間に形成される拡散容量Ｃ２のみが存在す
ることになる。
いては、従来の回路構成では、図８に示したように、ク
ロック伝送ライン１０４，１０５の間に発生する寄生容
量Ｃ１、ＭＯＳトランジスタのゲート‐ソース間および
ゲート‐ドレイン間に形成される拡散容量Ｃ２および配
線間のクロス容量Ｃ３が存在していたのに対し、本実施
形態に係る回路構成では、図２から明らかなように、Ｃ
‐ＭＯＳアナログスイッチ１６がクロック伝送ライン１
５と正側電源ライン２０との間に配置されていることか
ら、ＭＯＳトランジスタのゲート‐ソース間およびゲー
ト‐ドレイン間に形成される拡散容量Ｃ２のみが存在す
ることになる。
【００２９】図８の回路では、クロックＣＫＸ分の容量
Ｃ２，Ｃ３についてもクロックＣＫと同様に形成される
ため、図２の容量Ｃ２と図８の容量Ｃ２が等しいものと
すると、クロック伝送ラインの付加容量ΔＣは、 ΔＣ＝｛Ｃ１＋（Ｃ２＋Ｃ３）＊２｝−Ｃ２ …（１） となり、従来の回路構成のものに比べて大幅に低減でき
ることになる。これにより、消費電力を低減できるとと
もに、高速転送（シフト）が可能となる。
Ｃ２，Ｃ３についてもクロックＣＫと同様に形成される
ため、図２の容量Ｃ２と図８の容量Ｃ２が等しいものと
すると、クロック伝送ラインの付加容量ΔＣは、 ΔＣ＝｛Ｃ１＋（Ｃ２＋Ｃ３）＊２｝−Ｃ２ …（１） となり、従来の回路構成のものに比べて大幅に低減でき
ることになる。これにより、消費電力を低減できるとと
もに、高速転送（シフト）が可能となる。
【００３０】また、外部から２相のクロックＣＫ，ＣＫ
Ｘを供給するのではなく、単相クロックＣＫ０のみを供
給し、内部でこの単相クロックＣＫ０に基づいて２相の
クロックＣＫ，ＣＫＸを生成してシフト動作を行うた
め、本シフトレジスタにクロックを与えるクロックバッ
ファを同一基板上に形成する場合に、図８の従来回路で
あれば、例えば図５（Ａ）に示すように、２相のクロッ
クＣＫ，ＣＫＸをバッファリングしなくてはならないの
に対し、図２の回路の場合は、例えば図５（Ｂ）に示す
ように、単相クロックＣＫ０分のみのバッファリングで
良い。
Ｘを供給するのではなく、単相クロックＣＫ０のみを供
給し、内部でこの単相クロックＣＫ０に基づいて２相の
クロックＣＫ，ＣＫＸを生成してシフト動作を行うた
め、本シフトレジスタにクロックを与えるクロックバッ
ファを同一基板上に形成する場合に、図８の従来回路で
あれば、例えば図５（Ａ）に示すように、２相のクロッ
クＣＫ，ＣＫＸをバッファリングしなくてはならないの
に対し、図２の回路の場合は、例えば図５（Ｂ）に示す
ように、単相クロックＣＫ０分のみのバッファリングで
良い。
【００３１】すなわち、単相クロックＣＫ０による順次
転送であるため、クロックバッファの回路構成を非常に
シンプルなものとすることができるとともに、約１／２
の消費電力で動作可能となる。上記のクロックバッファ
の回路構成と（１）式から、図２の回路構成の消費電力
Ｗ１は、図８の回路構成の消費電力Ｗ２に対して、 Ｗ１／Ｗ３＝Ｃ２／（Ｃ１／２＋Ｃ２＋Ｃ３）＊（１／２） …（２） の関係式で表される。
転送であるため、クロックバッファの回路構成を非常に
シンプルなものとすることができるとともに、約１／２
の消費電力で動作可能となる。上記のクロックバッファ
の回路構成と（１）式から、図２の回路構成の消費電力
Ｗ１は、図８の回路構成の消費電力Ｗ２に対して、 Ｗ１／Ｗ３＝Ｃ２／（Ｃ１／２＋Ｃ２＋Ｃ３）＊（１／２） …（２） の関係式で表される。
【００３２】以上説明した本実施形態に係るシフトレジ
スタは、例えば、アクティブマトリクス型液晶表示装置
の駆動回路における水平／垂直走査回路として用いられ
る。図６に、アクティブマトリクス型液晶表示装置の構
成の一例を示す。
スタは、例えば、アクティブマトリクス型液晶表示装置
の駆動回路における水平／垂直走査回路として用いられ
る。図６に、アクティブマトリクス型液晶表示装置の構
成の一例を示す。
【００３３】図６において、複数行のゲートバスライン
３１の各々と複数列の信号ライン３２の各々の交差部に
は複数個の画素３３が２次元配置されている。これら画
素３３は各々、ゲートバスライン３１にゲート電極が、
信号ライン３２にソース電極がそれぞれ接続されたＴＦ
Ｔ（薄膜トランジスタ）３４と、このＴＦＴ３４のドレ
イン電極に画素電極が接続された液晶セル３５と、当該
ドレイン電極に一方の電極が接続された補助容量３６と
から構成されている。液晶セル３５の対向電極には、コ
モン電圧Ｖｃｏｍが印加される。
３１の各々と複数列の信号ライン３２の各々の交差部に
は複数個の画素３３が２次元配置されている。これら画
素３３は各々、ゲートバスライン３１にゲート電極が、
信号ライン３２にソース電極がそれぞれ接続されたＴＦ
Ｔ（薄膜トランジスタ）３４と、このＴＦＴ３４のドレ
イン電極に画素電極が接続された液晶セル３５と、当該
ドレイン電極に一方の電極が接続された補助容量３６と
から構成されている。液晶セル３５の対向電極には、コ
モン電圧Ｖｃｏｍが印加される。
【００３４】複数個の画素３３は、列単位で選択して駆
動するための水平駆動回路３７および行単位で選択して
駆動するための垂直駆動回路３８によって駆動される。
この水平駆動回路３７および垂直駆動回路３８は、水平
方向および垂直方向に順次走査するための走査回路を内
蔵しており、この走査回路として先述した本発明に係る
シフトレジスタが用いられる。
動するための水平駆動回路３７および行単位で選択して
駆動するための垂直駆動回路３８によって駆動される。
この水平駆動回路３７および垂直駆動回路３８は、水平
方向および垂直方向に順次走査するための走査回路を内
蔵しており、この走査回路として先述した本発明に係る
シフトレジスタが用いられる。
【００３５】このように、クロック転送ラインの付加容
量を大幅に低減した本発明に係るシフトレジスタを、例
えばアクティブマトリクス型液晶表示装置の駆動回路に
おける水平／垂直走査回路として用いることにより、特
に当該駆動回路を複数個の画素３３と同一基板上に搭載
して構成する場合において、従来の回路回路構成に比べ
て大幅に消費電力を低減できるとともに、より高速な転
送動作（走査）が可能となる。
量を大幅に低減した本発明に係るシフトレジスタを、例
えばアクティブマトリクス型液晶表示装置の駆動回路に
おける水平／垂直走査回路として用いることにより、特
に当該駆動回路を複数個の画素３３と同一基板上に搭載
して構成する場合において、従来の回路回路構成に比べ
て大幅に消費電力を低減できるとともに、より高速な転
送動作（走査）が可能となる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
縦続接続された複数段の転送段からなり、これら転送段
の各々がクロックドインバータを用いてなるシフトレジ
スタにおいて、単相クロックを入力とし、この単相クロ
ックを各転送段に選択的に供給するとともに、各転送段
では選択的に供給される単相クロックに基づいて互いに
逆相の２相のクロックを生成してクロックドインバータ
に与える構成としたことにより、クロック伝送ライン自
体の寄生容量を低減できるとともに、各転送段が必要な
ときのみ動作するため、消費電力を低減できるととも
に、高速転送が可能となる。
縦続接続された複数段の転送段からなり、これら転送段
の各々がクロックドインバータを用いてなるシフトレジ
スタにおいて、単相クロックを入力とし、この単相クロ
ックを各転送段に選択的に供給するとともに、各転送段
では選択的に供給される単相クロックに基づいて互いに
逆相の２相のクロックを生成してクロックドインバータ
に与える構成としたことにより、クロック伝送ライン自
体の寄生容量を低減できるとともに、各転送段が必要な
ときのみ動作するため、消費電力を低減できるととも
に、高速転送が可能となる。
【００３７】また、マトリクス型液晶表示装置の駆動回
路において、本発明によるシフトレジスタを水平／垂直
走査回路として用いることにより、シフトレジスタにお
ける単位転送段当りのクロック伝送ラインの寄生容量が
小さいことから、シフトレジスタの段数が増えてもクロ
ック伝送ラインの寄生容量の増加に起因する消費電力の
増加および転送速度の低下は少なく、したがって画素の
高精細化、液晶パネルの大型化に寄与できることにな
る。
路において、本発明によるシフトレジスタを水平／垂直
走査回路として用いることにより、シフトレジスタにお
ける単位転送段当りのクロック伝送ラインの寄生容量が
小さいことから、シフトレジスタの段数が増えてもクロ
ック伝送ラインの寄生容量の増加に起因する消費電力の
増加および転送速度の低下は少なく、したがって画素の
高精細化、液晶パネルの大型化に寄与できることにな
る。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本実施形態に係る１つの転送段の具体的な回路
構成を示す回路図である。
構成を示す回路図である。
【図３】クロック生成回路の構成の一例を示すブロック
図である。
図である。
【図４】本実施形態に係るタイミングチャートである。
【図５】従来例（Ａ）と本発明（Ｂ）に係るクロックバ
ッファの構成を示すブロック図である。
ッファの構成を示すブロック図である。
【図６】本発明が適用されるアクティブマトリクス型液
晶表示装置の一例を示す概略構成図である。
晶表示装置の一例を示す概略構成図である。
【図７】従来例を示すブロック図である。
【図８】従来例に係る１つの転送段の回路構成を示す回
路図である。
路図である。
１１，１２…クロックドインバータ、１４…クロック生
成回路、１５…クロック伝送ライン、１６…Ｃ‐ＭＯＳ
アナログスイッチ、１７…制御回路、１８…ＯＲゲー
ト、３３…画素、３４…薄膜トランジスタ（ＴＦＴ）、
３５…液晶セル、３６…補助容量
成回路、１５…クロック伝送ライン、１６…Ｃ‐ＭＯＳ
アナログスイッチ、１７…制御回路、１８…ＯＲゲー
ト、３３…画素、３４…薄膜トランジスタ（ＴＦＴ）、
３５…液晶セル、３６…補助容量
Claims (3)
- 【請求項１】 縦続接続された複数段の転送段からな
り、これら転送段の各々が、 単相クロックを入力とし、この単相クロックを選択的に
出力するスイッチング素子と、 前記スイッチング素子から出力される単相クロックに基
づいて互いに逆相の２相のクロックを生成するクロック
生成回路と、 前記クロック生成回路で生成された前記２相のクロック
に応答して動作するクロックドインバータを用いてなる
レジスタと、 １段前の転送段の入力パルスと自段の転送段の出力パル
スに基づいて前記スイッチング素子のスイッチング制御
を行う制御回路とを備えていることを特徴とするシフト
レジスタ。 - 【請求項２】 前記スイッチング素子は、Ｃ‐ＭＯＳア
ナログスイッチからなり、前記単相クロックを伝送する
クロック伝送ラインと正側電源ラインとの間に配置され
ていることを特徴とする請求項１記載のシフトレジス
タ。 - 【請求項３】 行列状に２次元配置された複数個の画素
を列単位／行単位で選択する水平／垂直走査回路として
シフトレジスタを用いたマトリクス型液晶表示装置の駆
動回路において、 前記シフトレジスタの転送段の各々が、 単相クロックを入力とし、この単相クロックを選択的に
出力するスイッチング素子と、 前記スイッチング素子から出力される単相クロックに基
づいて互いに逆相の２相のクロックを生成するクロック
生成回路と、 前記クロック生成回路で生成された前記２相のクロック
に応答して動作するクロックドインバータを用いてなる
レジスタと、 １段前の転送段の入力パルスと自段の転送段の出力パル
スに基づいて前記スイッチング素子のスイッチング制御
を行う制御回路とを備えていることを特徴とするマトリ
クス型液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298005A JPH11134893A (ja) | 1997-10-30 | 1997-10-30 | シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298005A JPH11134893A (ja) | 1997-10-30 | 1997-10-30 | シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134893A true JPH11134893A (ja) | 1999-05-21 |
Family
ID=17853900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298005A Pending JPH11134893A (ja) | 1997-10-30 | 1997-10-30 | シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134893A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184013B2 (en) | 2000-07-03 | 2007-02-27 | Nec Electronics Corporation | Semiconductor circuit in which power consumption is reduced and semiconductor circuit system using the same |
| US7283117B2 (en) | 2003-02-25 | 2007-10-16 | Sony Corporation | Shift register and display device |
| KR100800020B1 (ko) | 2005-08-23 | 2008-02-01 | 세이코 엡슨 가부시키가이샤 | 시프트 레지스터, 주사선 구동 회로, 매트릭스형 장치,전기 광학 장치 및 전자 기기 |
| US7464312B2 (en) | 2005-08-23 | 2008-12-09 | Seiko Epson Corporation | Shift register, scanning line driving circuit, matrix type device, electro-optic device, and electronic device |
| US7589708B2 (en) | 2001-07-16 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and method of driving the same |
| CN102403996A (zh) * | 2010-08-30 | 2012-04-04 | 海力士半导体有限公司 | 半导体器件的移位电路 |
| CN103366658A (zh) * | 2012-03-26 | 2013-10-23 | 群康科技(深圳)有限公司 | 移位暂存装置及显示系统 |
-
1997
- 1997-10-30 JP JP9298005A patent/JPH11134893A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN103366658A (zh) * | 2012-03-26 | 2013-10-23 | 群康科技(深圳)有限公司 | 移位暂存装置及显示系统 |
| CN103366658B (zh) * | 2012-03-26 | 2016-05-04 | 群康科技(深圳)有限公司 | 移位暂存装置及显示系统 |
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