KR100800020B1 - 시프트 레지스터, 주사선 구동 회로, 매트릭스형 장치,전기 광학 장치 및 전자 기기 - Google Patents

시프트 레지스터, 주사선 구동 회로, 매트릭스형 장치,전기 광학 장치 및 전자 기기 Download PDF

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유코 고마츠
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 회로 규모의 억제 및 소비전력의 저감의 요망을 충족시키는 것을 과제로 한다.
짝수인 소정 수의 시프트 단위 회로(SU)를 포함하고, 직렬 접속된 복수의 시프트 회로 블록(SB)과, 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되고, 상기 대응된 시프트 회로 블록에 속하는 짝수단의 시프트 단위 회로의 내부 상태 신호와, 그 전단(前段)에 해당하는 시프트 회로 블록에 속하는 최종단의 시프트 단위 회로의 내부 상태 신호가 입력되어 있으며, 상기 내부 상태 신호 중 어느 하나가 제 1 레벨일 때에 동작 허가 신호를 출력하는 복수의 클록 공급 판정 회로(NAND)와, 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되어 있고, 공통의 시프트 회로 블록에 대응된 클록 공급 판정 회로로부터 동작 허가 신호가 공급되고 있을 때에 클록 신호의 출력 동작을 행하는 복수의 클록 공급 제어 회로(CCC)를 구비하는 시프트 레지스터이다.
데이터 드라이버, 시프트 레지스터, 주사 드라이버, 제어 회로

Description

시프트 레지스터, 주사선 구동 회로, 매트릭스형 장치, 전기 광학 장치 및 전자 기기{SHIFT REGISTER, SCANNING LINE DRIVING CIRCUIT, MATRIX TYPE DEVICE, ELECTRO-OPTIC DEVICE, AND ELECTRONIC DEVICE}
도 1은 일 실시예의 전기 영동 표시 장치의 구성을 설명하는 블록도.
도 2는 주사 시프트 레지스터의 구성을 설명하는 블록도.
도 3은 각 시프트 회로 블록의 상세 구성을 설명하는 블록도.
도 4는 시프트 단위 회로의 구성 예를 설명하는 회로도.
도 5는 클록 공급 제어 회로의 구성 예를 설명하는 회로도.
도 6은 주사 시프트 레지스터의 동작을 설명하기 위한 타이밍차트.
도 7은 주사 시프트 레지스터의 다른 구성 예를 설명하는 블록도.
도 8은 각 시프트 회로 블록의 다른 구성 예를 설명하는 블록도.
도 9는 시프트 단위 회로의 다른 구성 예를 설명하는 회로도.
도 10은 클록 공급 제어 회로의 다른 구성 예를 설명하는 회로도.
도 11은 전기 영동 표시 장치를 구비하는 전자 기기의 예에 대해서 설명하는 사시도.
도면의 주요 부분에 대한 부호의 설명
10 : 데이터 드라이버 11 : 데이터 시프트 레지스터
12 : 데이터 래치(latch) 13 : 데이터 버퍼(buffer)
20 : 주사(走査) 드라이버 21 : 주사 시프트 레지스터
23 : 주사 버퍼 30 : 액티브 매트릭스부
31 : 화소 회로 32 : 주사선
33 : 데이터선 CCC1∼CCCn : 클록 공급 제어 회로
NAND : 다(多)입력 낸드 게이트 NOR : 다입력 노어 게이트
SB1∼SBn : 시프트 회로 블록 SU1∼SU2mn : 시프트 단위 회로
본 발명은 시프트 레지스터 회로 및 시프트 레지스터의 제어 방법, 이들을 이용하는 주사선 구동 회로, 액티브 매트릭스 장치 및 전자 기기에 관한 것이다.
일본국 공개특허평11-134893호 공보(특허문헌 1)에는, 시프트 단위 회로의 각 단(段)에 대응하는 클록 공급 제어 수단을 구비하고, 이 클록 공급 수단에 의해, 대응하는 시프트 단위 회로가 액티브(active)로 되는 기간만 시프트 단위 회로에 클록 신호가 공급되도록 구성된 시프트 레지스터가 개시되어 있다. 이러한 구성에 의하면, 소비전력의 저감이 가능해진다. 이러한 문헌에 기재된 시프트 레지스터에서는, 클록 공급 제어 수단은 시프트 레지스터 1단에 대하여 1개 설치되어 있고, 클록 공급 제어 회로는 시프트 레지스터와 동일한 피치로 배치되어 있었다. 이와 같은 시프트 레지스터는 주로 액정 표시 장치 등의 매트릭스형 표시 장치의 구동 회로에 이용된다.
최근, 표시 장치에는 고정밀화가 보다 한층 더 요망되고 있다. 그런데, 이러한 요망을 따라 표시 영역(화소 영역)이 고정밀화되면, 시프트 레지스터의 배치도 좁은 피치로 되기 때문에, 대응하는 클록 공급 제어 회로도 이것에 맞추어 배치 배선해야만 했다. 일반적으로, 클록 제어 회로는 수십개의 트랜지스터로 구성되어, 그 회로 구성은 복잡하다. 휴대 전화 등에 탑재되는 액정 패널 등의 표시부는 좁은 프레임(frame)인 것이 바람직하지만, 좁은 피치의 시프트 레지스터에 맞추어 클록 제어 회로의 레이아웃 설계를 행하면, 드라이버 회로 전체의 폭이 커지게 되어 프레임이 넓은 표시 장치로 된다는 결점이 있다.
이와 같은 과제에 대하여, 일본국 공개특허2004-127509호 공보(특허문헌 2)에는, 시프트 레지스터 회로를 단(段)방향으로 N개의 회로 블록으로 분할하고, 분할된 각 회로 블록의 각각에 대하여 클록 신호 제어 회로를 설치하며, 이들 클록 신호 제어 회로 중 소정의 것을 이것에 대응하는 회로 블록의 전단(前段) 측의 회로 블록 및 후단(後段) 측의 회로 블록의 래치 회로의 출력 신호에 의해 클록 신호의 공급 제어를 행하도록 구성한 시프트 레지스터 회로가 개시되어 있다. 이 특허문헌 2에 기재된 시프트 레지스터는 회로 규모의 증대를 억제하고, 소비전력의 저감을 도모하는 것이 가능하다는 점에서 우수한 것이지만, 이하와 같은 점에서 개량의 여지가 더 있다.
여기서, 어느 회로 블록에 복수의 연속된 펄스를 전송하는 경우를 고려한다. 이 경우, N-1단째 회로 블록의 최종단에 펄스가 전송되었을 때, 이 출력 신호를 검 지하여 N단째 클록 신호 제어 회로가 액티브로 되어 N단째 회로 블록에 클록이 공급된다. 선두의 펄스가 N단째 회로 블록의 2단째 래치 회로에 전송되고, 그 출력이 액티브로 되었을 때, N-1단째 클록 신호 제어 회로에는 리셋 신호가 공급되어 N-1단째 회로 블록으로의 클록 공급은 정지된다. 즉, 두 번째 이후의 펄스는 N단째에 전송되지 않고, N-1단째 회로 블록 내부에 머무르게 된다. 물론, 한 번에 1개의 펄스만을 전송하는 사용 방법이면 이러한 결점은 생기지 않지만, 구동 방식의 다양화에 따라, 예를 들어 1개의 회로 블록에 동시에 복수의 펄스를 전송하고 싶다는 요망이 있을 경우, 특허문헌 2에 기재된 시프트 레지스터에서는 그 요망에 따르는 것이 어렵다.
[특허문헌 1] 일본국 공개특허평11-134893호 공보
[특허문헌 2] 일본국 공개특허2004-127509호 공보
그래서, 본 발명은 회로 규모의 억제 및 소비전력의 저감의 요망을 충족시키고, 또한 전송되는 데이터의 수나 타이밍에 관계없이 데이터의 전송이 필요한 시프트 회로를 정확히 판단하여 클록을 공급할 수 있는 시프트 레지스터를 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해, 본 발명에 따른 시프트 레지스터는, 짝수인 소정 수의 시프트 단위 회로를 포함하고, 직렬 접속된 복수의 시프트 회로 블록과, 복수의 상기 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되고, 상기 대응된 시프트 회로 블록에 속하는 짝수단의 상기 시프트 단위 회로의 내부 상태 신호와, 그 전단(前段)에 해당하는 상기 시프트 회로 블록에 속하는 최종단의 상기 시프트 단위 회로의 내부 상태 신호가 입력되어 있으며, 상기 내부 상태 신호 중 어느 하나가 제 1 레벨일 때에 동작 허가 신호를 출력하는 복수의 클록 공급 판정 회로와, 복수의 상기 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되어 있고, 공통의 상기 시프트 회로 블록에 대응된 상기 클록 공급 판정 회로로부터 상기 동작 허가 신호가 공급되고 있을 때에 클록 신호의 출력 동작을 행하는 복수의 클록 공급 제어 회로를 구비한다.
상기 구성에 의하면, 각 시프트 단위 회로의 각각에 대하여 1개의 클록 공급 제어 회로를 설치하는 경우와 비교하여, 클록 공급 제어 회로의 수를 감소시킬 수 있기 때문에, 회로 규모의 억제 및 소비전력의 저감을 달성하는 것이 가능해진다. 이것에 의해, 좁은 피치의 회로 레이아웃이 가능해지고, 클록 공급 제어 회로를 고정밀도의 액정 패널 등에 적용하는 것이 가능해진다. 또한, 상기 구성에 의하면, 전송되는 데이터의 수나 타이밍에 관계없이 데이터의 전송이 필요한 시프트 회로 블록을 정확히 판단하여 클록을 공급할 수 있다. 따라서, 예를 들어 하이(high) 레벨과 로우(low) 레벨이 연속적으로 변화되는 입력 신호일지라도 전송이 가능하고, 종래의 시프트 레지스터와 동등한 동작이 가능하다.
바람직하게는, 상기 클록 공급 판정 회로는 다입력 낸드 게이트이며, 상기 내부 상태 신호로서 상기 단위 시프트 회로의 출력 신호의 반전 신호가 입력되도록 구성되어 있다. 또한, 상기 클록 공급 판정 회로는 다입력 노어 게이트이며, 상기 내부 상태 신호로서 상기 단위 시프트 회로의 출력 신호가 입력되도록 구성되어 있는 것도 바람직하다.
클록 공급 제어 회로를 1개의 다입력 게이트에 의해 구성할 수 있기 때문에, 회로 레이아웃을 단순한 구성으로 할 수 있다. 또한, 클록 공급 판정 회로의 게이트 단수(段數)가 1단으로 짧고, 시프트 단위 회로의 상태가 변화되고 나서 제 1 신호(클록 공급 판정 신호)가 공급될 때까지의 응답이 빠르기 때문에, 파형의 둔화(鈍化)나 지연(遲延)이 적은 클록 신호를 공급할 수 있다.
다른 본 발명은 상술한 본 발명에 따른 시프트 레지스터를 포함하여 구성되는 주사선 구동 회로이다.
이것에 의해, 양질(良質)의 시프트 레지스터가 얻어진다.
다른 본 발명은 상기 본 발명에 따른 주사선 구동 회로를 구비하는 매트릭스형 장치 및 이것을 구비하는 전기 광학 장치 등의 디바이스이다. 여기서, 「매트릭스형 장치」는 주사선 구동 회로 및 데이터선 구동 회로를 구비하고, 매트릭스 형상으로 배치된 기능 소자를 차례로 선택하여 소정의 기능을 발휘시키도록 구성되는 장치 일반을 의미한다. 이러한 매트릭스 장치는 예를 들어 전기 영동 표시 장치, 액정 표시 장치, 일렉트로루미네선스 표시 장치 등의 전기 광학 장치를 구성하기 위해 이용되거나, 지문 센서 등의 정전 용량 검출 장치를 구성하기 위해 이용되는 등 각종 디바이스에 이용된다.
이것에 의해, 양질의 매트릭스형 장치 및 전기 광학 장치가 얻어진다.
다른 본 발명은 상기 본 발명에 따른 전기 광학 장치를 표시부로서 구비하는 전자 기기이다. 여기서, 「전자 기기」는 일정 기능을 나타내는 기기 일반을 의미하며, 그 구성에 특별한 한정은 없지만, 예를 들어 전자종이, 전자북, 휴대 전화, 비디오 카메라, 퍼스널 컴퓨터, 디지털 카메라, PDA, 전자수첩 등이 포함된다.
이것에 의해, 양질의 전자 기기가 얻어진다.
본 발명의 실시예에 대해서 도면을 참조하면서 설명한다. 이하에서는, 본 발명이 적용된 액티브 매트릭스형 장치의 일례로서 전기 영동 표시 장치를 예시한다. 또한, 도면 중에서는 어느 신호의 반전 신호는 상측에 방선(傍線)을 첨부하여 표기되지만, 명세서 중에서는 편의상 어느 신호의 반전 신호에 대해서는 선두에 「/」 마크를 첨부하여 표기하기로 한다.
도 1은 일 실시예의 전기 영동 표시 장치의 구성을 설명하는 블록도이다. 도 1에 나타낸 전기 영동 표시 장치(1)는 M개의 주사선(32)과, 상기 주사선(32)을 차례로 선택하기 위한 주사 드라이버(주사선 구동 회로)(20)와, 주사선(32)과 교차하여 설치되는 N개의 데이터선(33)과, 상기 데이터선(33)을 차례로 선택하기 위한 데이터 드라이버(데이터선 구동 회로)(10)와, 주사선(32)과 데이터선(33)의 각 교점에 설치되고, 매트릭스 형상으로 배치되는 화소 회로(31)를 포함하여 이루어지는 액티브 매트릭스부(30)를 포함하여 구성되어 있다. 화소 회로(31)는 전기 영동 소자 및 이것을 제어하는 트랜지스터 등의 회로 소자를 포함한다. 데이터 드라이버(10)는 데이터 래치(12)와, 상기 데이터 래치(12)를 차례로 선택하기 위한 데이터 시프트 레지스터(11)와, 데이터 버퍼(13)를 포함하여 구성된다. 주사 드라이버(20)는 주사선(32)을 차례로 주사하기 위한 주사 시프트 레지스터(21)와, 주사 버퍼(23)를 포함하여 구성되어 있다.
도 2는 주사 시프트 레지스터(21)의 구성을 설명하는 블록도이다. 도 2에 나타낸 바와 같이, 주사 시프트 레지스터(21)는 복수의 시프트 회로 블록(SB1∼SBn)을 포함하여 구성되어 있다. 각 시프트 회로 블록(SB1∼SBn)은 각각 짝수인 소정 수씩의 시프트 단위 회로를 포함하여 구성되어 있다. 또한, 각 시프트 회로 블록의 각각마다 대응시켜 클록 공급 제어 회로 및 클록 공급 판정 회로가 1개씩 설치되어 있다. 각 시프트 회로 블록(SB1∼SBn)은 도시한 바와 같이 직렬 접속되어 있다. 초단(初段)의 시프트 회로 블록(SB1)에는, 스타트 펄스(SP(YSP))와 이것을 인버터(50)에 의해 반전시킨 신호(/SP)가 입력된다.
도 3은 각 시프트 회로 블록의 상세 구성을 설명하는 블록도이다. 또한, 도 3에서는 1개의 시프트 회로 블록(SBn)을 예로 들어 그 상세 구성이 도시되어 있지만, 다른 시프트 회로 블록에 대해서도 구성은 동일하다. 도 3에 나타낸 바와 같이, 시프트 회로 블록(SBn)은 1개의 클록 공급 제어 회로(CCCn)와, 클록 공급 판정 회로로서의 다입력 낸드 게이트(NAND)와, 시프트 단위 회로(SU2m [n-1]+1∼SU2m)를 포함하여 구성되어 있다.
클록 공급 제어 회로(CCCn)는, 다입력 낸드 게이트(NAND)의 출력 신호(REFn)를 참조하여 각 시프트 단위 회로로의 클록 공급을 제어한다. 구체적으로는, 클록 공급 제어 회로(CCCn)는 각 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되어 있고, 공통의 시프트 회로 블록에 대응된 다입력 낸드 게이트(NAND)로부터 소정의 동작 허가 신호가 공급되고 있을 때에 클록 신호의 출력 동작을 행한다.
다입력 낸드 게이트(NAND)는 자체가 대응되어 있는 시프트 회로 블록에 속하는 짝수단의 시프트 단위 회로의 내부 상태 신호와, 그 전단(자체가 대응되어 있는 시프트 회로 블록의 전단)에 있는 시프트 회로 블록에 속하는 최종단의 시프트 단위 회로의 내부 상태 신호가 입력되어 있으며, 이들 내부 상태 신호 중 어느 하나가 로우 레벨(제 1 레벨)일 때에, 하이 레벨의 출력 신호(REFn)(동작 허가 신호)를 출력한다. 즉, 다입력 낸드 게이트(NAND)는 클록 공급의 가부(可否)를 판정하는 판정 회로로서 기능한다. 도 3의 예에서는, 다입력 낸드 게이트(NAND)는 시프트 회로 블록(SBn)에 포함되는 짝수단의 시프트 단위 회로(SU)의 내부 상태 신호(/Q2m[n-1]+2, /Q2m [n-1]+4, …, /Q2mn)와, 전단의 시프트 회로 블록(SBn-1)의 최종단의 시프트 단위 회로(SU2mn)의 내부 상태 신호(/Q2mn)가 입력되어 있다. 그리고, 어느 하나의 내부 상태 신호가 로우 레벨일 때, 다입력 낸드 게이트(NAND)의 출력 신호(REFn)는 하이 레벨로 된다. 이 때, 클록 공급 제어 회로(CCCn)는 시프트 회로 블록(SBn)의 각 시프트 단위 회로에 대하여 클록 신호(CLKn) 및 클록 반전 신호(/CLKn)를 공급한다. 또한, 각각의 시프트 단위 회로로부터 다입력 낸드 게이트(NAND)에 입력되는 내부 상태 신호가 모두 하이 레벨일 때, 다입력 낸드 게이트(NAND)의 출력 신호(REFn)는 로우 레벨로 된다. 이 때, 클록 공급 제어 회로(CCCn)는 시프트 회로 블록(SBn)의 각 시프트 단위 회로에 대한 클록 신호(CLKn) 및 클록 반전 신호(/CLKn)의 공급을 정지시킨다.
또한, 각 시프트 회로 블록(SBn) 등에 포함되는 시프트 단위 회로의 개수는 짝수 개인 한 임의로 설정할 수 있는 것이며, 예를 들어 2개 또는 4개 정도로 하는 것이 바람직하다.
도 4는 시프트 단위 회로의 구성 예를 설명하는 회로도이다. 도 4에 나타낸 바와 같이, 각 시프트 단위 회로(SU2mn -1, SU2mn)는 각각 직렬 접속된 클록드 인버터(51) 및 인버터(52)와, 인버터(52)의 출력을 반전시키고, 클록드 인버터(51)와 인버터(52)의 접속점에 귀환시키는 클록드 인버터(53)를 포함하여 구성되어 있다. 홀수단의 시프트 단위 회로(SU2mn -1)에서는, 클록드 인버터(51)에는 클록 신호(CLK)가 공급되고, 클록드 인버터(53)에는 클록 반전 신호(/CLK)가 공급된다. 짝수단의 시프트 단위 회로(SU2mn)에서는, 클록드 인버터(51)에는 클록 반전 신호(/CLK)가 공급되고, 클록드 인버터(53)에는 클록 신호(CLK)가 공급된다. 본 예에서는 짝수단의 시프트 단위 회로에 포함되는 클록드 인버터(51)의 출력단과 인버터(52)의 입력단의 접속점으로부터 시프트 단위 회로의 출력 신호(Q)의 반전 신호(/Q)를 취출(取出)하고, 이것을 다입력 낸드 게이트(NAND)에 공급하고 있다.
도 5는 클록 공급 제어 회로의 구성 예를 설명하는 회로도이다. 도 5에 나타낸 바와 같이, 클록 공급 제어 회로(CCCn)는 인버터(61)와 스위칭 소자(62∼65)를 포함하여 구성되어 있다. 인버터(61)에는 다입력 낸드 게이트(NAND)의 출력 신호(REFn)가 입력된다. 각 스위칭 소자(62, 63)는 예를 들어 트랜지스터 등의 회로 소자를 이용하여 구성되어 있으며, 인버터(61)의 출력 신호(/REFn)에 의거하여 개 폐된다. 스위칭 소자(62)의 한쪽 단자에는 고전원 전압(VDD), 스위칭 소자(63)의 한쪽 단자에는 저전원 전압(VSS)이 각각 공급되어 있다. 각 스위칭 소자(62, 63)가 폐쇄 상태로 되면, 이들의 각 전압(VDD, VSS)이 출력된다. 즉, 클록 신호(CLK)는 고전원 전압(VDD), 클록 반전 신호(/CLK)는 저전원 전압(VSS)과 동등한 일정 전위로 되어 각 시프트 단위 회로에 공급된다. 각 스위칭 소자(64, 65)는 예를 들어 트랜지스터 등의 회로 소자를 이용하여 구성되어 있으며, 다입력 낸드 게이트(NAND)의 출력 신호(REFn)에 의거하여 개폐된다. 즉, 이들 한 쌍의 스위칭 소자(64, 65)는 상술한 한 쌍의 스위칭 소자(62, 63)와는 서로 반대의 동작(한쪽이 개방 상태일 때, 다른쪽이 폐쇄 상태)을 행한다. 스위칭 소자(64)의 한쪽 단자에는 클록 신호(CLK), 스위칭 소자(65)의 한쪽 단자에는 클록 반전 신호(/CLK)가 각각 공급되어 있다. 각 스위칭 소자(62, 63)가 폐쇄 상태로 되면, 이들의 각 신호(CLK, /CLK)가 출력된다.
본 실시예의 주사 시프트 레지스터(21)는 상기 구성을 갖고 있으며, 그 동작에 대해서 후술한다. 이하에서는, 각 시프트 회로 블록(SBn) 등이 각각 2개의 시프트 단위 회로를 포함하여 구성되어 있는 경우의 동작에 대해서 예시한다.
도 6은 본 실시예의 주사 시프트 레지스터(21)의 동작을 설명하기 위한 타이밍차트이다.
타이밍 a에서 스타트 펄스(SP)에 하이 레벨이 입력되었을 때, 이 스타트 펄스(SP)가 인버터(50)(도 2 참조)에 의해 반전된 로우 레벨의 신호(/SP)가 1단째의 시프트 회로 블록(SB1)에 포함되는 다입력 낸드 게이트(NAND)에 입력된다. 그리하 면, 다입력 낸드 게이트(NAND)가 액티브로 되어 하이 레벨의 출력 신호(REFn)를 출력하기 때문에, 클록 제어 회로(CCC1)의 클록 게이트가 개방되어 클록 신호(CLK1) 및 그 반전 신호(/CLK1)를 시프트 회로 블록(SB1)에 속하는 각 시프트 단위 회로(SU1, SU2)에 공급한다.
시프트 회로 블록(SB1)에 클록 신호(CLK1)가 공급되기 시작하고 나서 최초의 클록 신호(CLK1)의 상승 시인 타이밍 b에서, 시프트 단위 회로(SU1)에 스타트 펄스(SP)가 전송되고, 그 출력 신호(Q1)는 하이 레벨로 된다.
다음으로, 클록 신호(CLK1)의 하강 시인 타이밍 c에서는, 시프트 단위 회로(SU2)에 시프트 단위 회로(SU1)의 데이터가 전송되고, 그 출력 신호(Q2)는 하이 레벨로 된다. 이것을 받아 다음 단의 클록 제어 회로(CCC2)가 액티브로 되고, 시프트 회로 블록(SB2)에 클록 신호(CLK2)가 공급된다.
다음 클록 신호(CLK1)의 상승 시인 타이밍 d에서는, 시프트 단위 회로(SU2)의 데이터가 다음 단의 시프트 회로 블록(SB2)에 포함되는 시프트 단위 회로(SU3)에 전송되고, 그 출력 신호(Q3)가 하이 레벨로 된다. 이 때, 스타트 펄스(SP)는 로우 레벨로 되어 있기 때문에, 초단(初段)의 시프트 회로 블록(SB1)에 포함되는 시프트 단위 회로(SU1)의 출력 신호(Q1)는 로우 레벨로 된다.
다음 클록의 하강 시인 타이밍 e에서는, 시프트 단위 회로(SU3)의 데이터가 시프트 단위 회로(SU4)에 전송되고, 그 출력 신호(Q4)가 하이 레벨로 된다. 이것을 받아 3단째의 클록 공급 제어 회로(CCC3)가 액티브로 되어 시프트 회로 블록(SB3)에 클록이 공급된다. 한편, 시프트 단위 회로(SU1)의 로우 레벨의 데이터 가 시프트 단위 회로(SU2)에 전송되기 때문에, 시프트 단위 회로(SU2)의 출력 신호(Q2)는 로우 레벨로 된다. 이것을 받아 1단째의 시프트 회로 블록(SB1)에 포함되는 다입력 낸드 게이트(NAND)는 비(非)액티브로 되고, 클록 공급 제어 회로(CCC1)는 클록 신호(CLK1)의 공급을 정지시킨다.
또한, 여기서는 전송되는 데이터로서, 스타트 펄스(SP)를 예로 들어 설명했지만, 하이 레벨과 로우 레벨이 연속적으로 변화되는 데이터일지라도 전송이 가능하다. 이 경우, 하이 레벨의 데이터가 존재하는 시프트 단위 회로를 포함하는 시프트 회로 블록에만 클록 신호(CLK)가 공급되도록 동작한다.
다음으로, 다른 실시예에 대해서 설명한다. 클록 공급 판정 회로가 클록 공급의 가부(可否)를 판정할 때에는, 시프트 단위 회로의 출력 신호를 이용할 수도 있다. 이 때, 클록 공급 판정 회로로서는 다입력 노어 게이트를 이용하는 것이 바람직하다. 이하, 이 경우에 대해서 설명한다. 또한, 상기 실시예와 중복되는 내용에 대해서는 동일한 부호를 이용하는 것으로 하고, 상세한 설명을 적절히 생략한다.
도 7은 주사 시프트 레지스터(21)의 다른 구성 예를 설명하는 블록도이다. 도 7에 나타낸 구성 예의 주사 시프트 레지스터(21)는 상술한 도 2에 나타낸 것과 대략 동일한 구성을 갖고 있으며, 인버터(50)가 생략된 점이 상이하다.
도 8은 각 시프트 회로 블록의 다른 구성 예를 설명하는 블록도이다. 또한, 도 8에서는 1개의 시프트 회로 블록(SBn)을 예로 들어 그 상세 구성이 도시되어 있지만, 다른 시프트 회로 블록에 대해서도 구성은 동일하다. 도 8에 나타낸 시프트 회로 블록(SBn)은 클록 공급 판정 회로로서의 다입력 노어 게이트(NOR)를 이용하는 점 이외는 상술한 도 3에 나타낸 시프트 회로 블록(SBn)과 대략 동일한 구성을 갖고 있다.
클록 공급 제어 회로(CCCn)는 다입력 노어 게이트(NOR)의 출력 신호(REFn)를 참조하여 각 시프트 단위 회로로의 클록 공급을 제어한다. 다입력 노어 게이트(NOR)는 자체가 대응되어 있는 시프트 회로 블록에 속하는 짝수단의 시프트 단위 회로의 내부 상태 신호와, 그 전단(자체가 대응되어 있는 시프트 회로 블록의 전단)에 있는 시프트 회로 블록에 속하는 최종단의 시프트 단위 회로의 내부 상태 신호가 입력되어 있으며, 이들 내부 상태 신호 중 어느 하나가 하이 레벨(제 1 레벨)일 때에, 로우 레벨의 출력 신호(REFn)(동작 허가 신호)를 출력한다. 다입력 노어 게이트(NOR)는 클록 공급의 가부를 판정하는 판정 회로로서 기능한다. 도 8의 예에서는, 다입력 노어 게이트(NOR)는 시프트 회로 블록(SBn)에 포함되는 짝수단의 시프트 단위 회로(SU)의 내부 상태 신호(Q2m [n-1]+2, Q2m [n-1]+4, …, Q2mn)와, 전단의 시프트 회로 블록(SBn-1)의 최종단의 시프트 단위 회로(SU2mn)의 내부 상태 신호(Q2mn)가 입력되어 있다. 그리고, 어느 하나의 내부 상태 신호가 하이 레벨일 때, 다입력 노어 게이트(NOR)의 출력 신호(REFn)는 로우 레벨로 된다. 이 때, 로우 액티브로 구성되어 있는 클록 공급 제어 회로(CCCn)는 시프트 회로 블록(SBn)의 각 시프트 단위 회로에 대하여 클록 신호(CLKn) 및 클록 반전 신호(/CLKn)를 공급한다. 또한, 각각의 시프트 단위 회로로부터 다입력 노어 게이트(NOR)에 입력되는 내부 상태 신호가 모두 로우 레벨일 때, 다입력 노어 게이트(NOR)의 출력 신호(REFn)는 하이 레벨로 된다. 이 때, 클록 공급 제어 회로(CCCn)는 시프트 회로 블록(SBn)의 각 시프트 단위 회로에 대한 클록 신호(CLKn) 및 클록 반전 신호(/CLKn)의 공급을 정지시킨다.
도 9는 시프트 단위 회로의 다른 구성 예를 설명하는 회로도이다. 도 9에 나타낸 시프트 단위 회로는 상기 도 5에 나타낸 시프트 단위 회로와 대략 동일한 구성을 갖는다. 본 예에서는 짝수단의 시프트 단위 회로의 출력 신호(Q)가 다입력 노어 게이트(NOR)에 대해서도 공급된다.
도 10은 클록 공급 제어 회로의 다른 구성 예를 설명하는 회로도이다. 도 10에 나타낸 클록 공급 제어 회로(CCCn)는 상기 도 5에 나타낸 클록 공급 제어 회로(CCCn)와 대략 동일한 구성을 갖는다. 본 예에서는 인버터(61)가 생략되는 대신에 인버터(61a)가 추가되어 있다. 각 스위칭 소자(62, 63)는 예를 들어 트랜지스터 등의 회로 소자를 이용하여 구성되어 있으며, 다입력 노어 게이트(NOR)의 출력 신호(REFn)에 의거하여 개폐된다. 각 스위칭 소자(64, 65)는 예를 들어 트랜지스터 등의 회로 소자를 이용하여 구성되어 있으며, 다입력 노어 게이트(NOR)의 출력 신호(REFn)를 인버터(61a)에 의해 반전시켜 얻어지는 신호(/REFn)에 의거하여 개폐된다.
이와 같이, 클록 공급 판정 회로로서 다입력 노어 게이트를 이용하여도 본 발명을 적용한 시프트 레지스터를 구성할 수 있다. 이 경우의 동작 내용은 상기한 다입력 낸드 게이트를 이용하는 경우와 동일하다(도 6 참조).
도 11은 본 실시예에 따른 전기 영동 표시 장치를 구비하는 전자 기기의 예에 대해서 설명하는 사시도이며, 전자 기기의 일례로서, 소위 전자종이가 예시되어 있다. 도 11의 (a)에 나타낸 바와 같이, 본 실시예의 전자종이(100)는 본 실시예에 따른 전기 영동 표시 장치(1)를 표시부(101)로서 구비하고 있다. 또한, 도 11의 (b)는 전자종이(100)를 두 번 접어 구성한 경우의 예이며, 전기 영동 표시 장치(1)를 표시부(101a, 101b)로서 구비하고 있다. 또한, 예시한 전자종이 이외에도, 표시부를 구비하는 각종 전자 기기(예를 들어 IC 카드, PDA, 전자수첩 등)에 대해서 전기 영동 표시 장치(1)를 적용할 수 있다.
이와 같이 본 실시예에 의하면, 각 시프트 단위 회로의 각각에 대하여 1개의 클록 공급 제어 회로를 설치하는 경우와 비교하여, 클록 공급 제어 회로의 수를 감소시킬 수 있기 때문에, 회로 규모의 억제 및 소비전력의 저감을 달성하는 것이 가능해진다. 이것에 의해, 좁은 피치의 회로 레이아웃이 가능해지고, 클록 공급 제어 회로를 고정밀도의 액정 패널 등에 적용하는 것이 가능해진다. 또한, 상기 구성에 의하면, 전송되는 데이터의 수나 타이밍에 관계없이 데이터의 전송이 필요한 시프트 회로 블록을 정확히 판단하여 클록을 공급할 수 있다. 따라서, 예를 들어 하이 레벨과 로우 레벨이 연속적으로 변화되는 입력 신호일지라도 전송이 가능하고, 종래의 시프트 레지스터와 동등한 동작이 가능하다.
또한, 본 발명은 상술한 실시예의 내용에 한정되지 않아, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들어 상술한 실시예에서는 본 발명에 따른 시프트 레지스터(및 이것을 이용하는 주사선 구동 회로)를 포함하는 매 트릭스형 장치를 이용하여 구성되는 전기 영동 표시 장치에 대해서 예시했지만, 매트릭스형 장치의 적용 예가 이것에 한정되지는 않는다. 본 발명에 따른 매트릭스형 장치는 액정 표시 장치나 일렉트로루미네선스 표시 장치 등 다양한 전기 광학 장치를 구성하기 위해 이용할 수 있고, 또한 지문 센서 등의 매트릭스형 검출 장치를 구성하기 위해 이용할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 회로 규모의 억제 및 소비전력의 저감의 요망을 충족시키고, 또한 전송되는 데이터의 수나 타이밍에 관계없이 데이터의 전송이 필요한 시프트 회로를 정확히 판단하여 클록을 공급할 수 있는 시프트 레지스터를 제공할 수 있다.

Claims (7)

  1. 짝수인 소정 수의 시프트 단위 회로를 포함하고, 직렬 접속된 복수의 시프트 회로 블록과,
    상기 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되고, 당해 대응된 시프트 회로 블록에 속하는 짝수단의 시프트 단위 회로의 제 1 내부 상태 신호와, 당해 대응된 시프트 회로 블록의 전단(前段)에 해당하는 시프트 회로 블록에 속하는 최종단의 시프트 단위 회로의 제 2 내부 상태 신호가 입력되어 있으며, 상기 제 1 및 제 2 내부 상태 신호 중 어느 하나가 제 1 레벨일 때에 동작 허가 신호를 출력하는 복수의 클록 공급 판정 회로와,
    상기 복수의 시프트 회로 블록의 각각마다 1개씩 대응시켜 설치되어 있고, 상기 각각의 클록 공급 판정 회로로부터 상기 동작 허가 신호가 공급되고 있을 때에 클록 신호의 출력 동작을 행하는 복수의 클록 공급 제어 회로를 구비하는 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 클록 공급 판정 회로는 다입력 낸드(NAND) 게이트이며, 상기 내부 상태 신호로서 상기 단위 시프트 회로의 출력 신호의 반전 신호가 입력되도록 구성되어 있는 시프트 레지스터.
  3. 제 1 항에 있어서,
    상기 클록 공급 판정 회로는 다입력 노어(NOR) 게이트이며, 상기 내부 상태 신호로서 상기 단위 시프트 회로의 출력 신호가 입력되도록 구성되어 있는 시프트 레지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 시프트 레지스터를 포함하여 구성되는 주사선 구동 회로.
  5. 제 4 항에 기재된 주사선 구동 회로를 구비하는 매트릭스형 장치.
  6. 제 5 항에 기재된 매트릭스형 장치를 구비하는 전기 광학 장치.
  7. 제 6 항에 기재된 전기 광학 장치를 구비하는 전자 기기.
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