JP2004127509A - シフトレジスタ回路および画像表示装置 - Google Patents

Abstract

【課題】　簡単な回路構成のクロック信号制御回路ＣＲＬを用いて回路規模が必要以上に増大するのを抑えつつ、シフトレジスタ回路における消費電力を低減する。
【解決手段】　シフトレジスタ回路１０１を段方向にｎ個の回路ブロックに分割し、分割された各回路ブロックＢＬＫi（ｉは１、２、・・・ｎ）に対応させて、それぞれクロック信号制御回路ＣＲＬｉを設け、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段側回路ブロックＢＬＫi-1及び後段側の回路ブロックＢＬＫi+1内のラッチ回路の出力信号によって該クロック信号の供給制御を行う構成とした。
【選択図】　　　　図１

Description

　本発明はシフトレジスタ回路及び画像表示装置に関し、シフトレジスタ回路を構成するラッチ回路群を複数の回路ブロックに分割し、デジタル信号の転送が行われている回路ブロックのラッチ回路にのみクロック信号を選択的に供給するようにしたもの、及びこのような構成のシフトレジスタ回路をデータ信号線駆動回路などに用いたアクティブマトリクス型の画像表示装置に関する。

　従来からシフトレジスタ回路は、種々の電子機器で広く利用されているが、ここでは特に段数が極めて多い画像表示装置の駆動回路に用いられるシフトレジスタ回路（以下、単にシフトレジスタともいう。）について説明する。

　図８は、アクティブマトリクス型の液晶表示装置の概略構成を示す。図において、２００は従来の液晶表示装置で、これは液晶パネル３１とデータ信号線駆動回路３２と走査信号線駆動回路３３とを有している。液晶パネル３１は、ガラスなどからなる２枚の透明基板を液晶を介して向かい合わせに配置したものである。そして、一方の透明基板には、Ｍ本のデータ信号線ＳＬ1〜ＳＬMとＮ本の走査信号線ＧＬ1〜ＧＬNとが縦横に碁盤の目状に形成されると共に、これらデータ信号線ＳＬi（ｉは１≦ｉ≦Ｍの整数）と走査信号線ＧＬj（ｊは１≦ｊ≦Ｎの整数）の各交差部に画素ＰＩＸi,jがそれぞれ形成されている。

　データ信号線駆動回路３２は、データ信号ＤＡＴをデータクロック信号ＣＫＳとデータスタート信号ＳＰＳによりサンプリングし、データ信号線ＳＬ1〜ＳＬMにそれぞれ振り分けて送出する駆動回路である。走査信号線駆動回路３３は、走査クロック信号ＣＫＧと走査スタート信号ＳＰＧにより走査信号線ＧＬ1〜ＧＬNを順に１本ずつ走査して、データ信号線ＳＬ1〜ＳＬM上に送出された各データ信号ＤＡＴを書き込むべき１行の画素ＰＩＸ1,j〜ＰＩＸM,jを選択する駆動回路である。

　データ信号線駆動回路３２がデータ信号ＤＡＴを各データ信号線ＳＬiに送出する方式としては、点順次駆動方式と線順次駆動方式とがある。点順次駆動方式は、データ信号ＤＡＴをサンプリングするたびに順に各データ信号線ＳＬiに送出する方式であり、線順次駆動方式は、１水平走査期間にわたって順次サンプリングしたデータ信号ＤＡＴを一旦それぞれホールドし、これら１行分のデータ信号ＤＡＴをデータ信号線ＳＬ1〜ＳＬMに一斉に送出する方式である。データ信号線駆動回路３２は、いずれの方式の場合にもシフトレジスタを用いるが、ここでは、回路構成が簡単な点順次駆動方式を用いる場合について説明する。

　このデータ信号線駆動回路３２は、図９に示すように、Ｍ段のラッチ回路ＬＴ1〜ＬＴMからなるシフトレジスタ３４を備え、データクロック信号ＣＫＳに同期してデータスタート信号ＳＰＳを順に各段のラッチ回路ＬＴiで転送するようになっている。データスタート信号ＳＰＳは、１水平走査期間ごとに１パルスが出力されるパルス信号である。そして、各段のラッチ回路ＬＴiからパラレルに出力されるこのデータスタート信号ＳＰＳのラッチ信号は、それぞれバッファ回路ＢＵＦ1〜ＢＵＦMを介してサンプリングスイッチＡＳＷ1〜ＡＳＷMの制御端子に入力される。各バッファ回路ＢＵＦiは、ラッチ回路ＬＴiで保持されたデータスタート信号ＳＰＳを増幅し、必要に応じて反転して出力する回路であり、各サンプリングスイッチＡＳＷiは、制御端子の入力に応じて回路のＯＮ／ＯＦＦを行うアナログスイッチである。また、データ信号ＤＡＴは、これらのサンプリングスイッチＡＳＷ1〜ＡＳＷMを介してそれぞれデータ信号線ＳＬ1〜ＳＬMに送出される。したがって、このデータ信号線駆動回路３２は、１水平走査期間ごとに、データスタート信号ＳＰＳのパルスをシフトレジスタ３４の各段のラッチ回路ＬＴiで順に転送することにより、各サンプリングスイッチＡＳＷiを順にＯＮにしてデータ信号ＤＡＴをサンプリングし各データ信号線ＳＬiに送出することができる。

　走査信号線駆動回路３３は、シフトレジスタを用いる方式とカウンタおよびデコーダを用いる方式とがあるが、回路構成が簡単で構成トランジスタ数が少ないシフトレジスタを用いる方式を採用することが多く、ここでも、この方式による場合について説明する。

　この走査信号線駆動回路３３は、図１０に示すように、Ｎ段のラッチ回路ＬＴ1〜ＬＴNからなるシフトレジスタ３５を備え、走査クロック信号ＣＫＧに同期して走査スタート信号ＳＰＧを順に各段のラッチ回路ＬＴjで転送するようになっている。走査スタート信号ＳＰＧは、１垂直走査期間ごとに１パルスが出力されるパルス信号である。そして、各段のラッチ回路ＬＴjからパラレルに出力されるこの走査スタート信号ＳＰＧのラッチ信号は、それぞれ第１バッファ回路ＢＵＦ1,1〜ＢＵＦ1,Nを介して論理ゲートＬＯＧ1〜ＬＯＧNに入力される。また、これらの論理ゲートＬＯＧ1〜ＬＯＧNには、走査制御信号ＧＰＳもそれぞれ入力される。これら走査制御信号ＧＰＳと論理ゲートＬＯＧ1〜ＬＯＧNは、走査を制御するためのものである。これら各論理ゲートＬＯＧjの出力は、それぞれ第２バッファ回路ＢＵＦ2,1〜ＢＵＦ2,Nを介して走査信号線ＧＬ1〜ＧＬNに接続される。したがって、この走査信号線駆動回路３３は、１垂直走査期間ごとに、走査スタート信号ＳＰＧのパルスをシフトレジスタ３５の各段のラッチ回路ＬＴjで順に転送することにより、各走査信号線ＧＬjを順にアクティブにすることができる。

　液晶パネル３１におけるデータ信号線ＳＬiと走査信号線ＧＬjの各交差部に形成される画素ＰＩＸi,jは、図１１に示すように、スイッチ素子ＳＷと液晶容量Ｃｌおよび補助容量Ｃｓからなる画素容量とによって構成される。スイッチ素子ＳＷは、一方の透明基板上に形成されたＭＯＳＦＥＴ構成の薄膜トランジスタ（ＴＦＴ）であり、ゲートが走査信号線ＧＬjに接続されている。液晶容量Ｃｌは、一方の透明基板上の当該画素ＰＩＸi,j内に形成された画素電極と他方の透明基板上の共通電極との間に液晶を介して形成される容量であり、補助容量Ｃｓは、この液晶容量Ｃｌに蓄積される電荷を補うために必要に応じてその一方の電極が一方の透明基板に設けられる容量素子である。そして、これら液晶容量Ｃｌの画素電極と補助容量Ｃｓの一方の電極が、スイッチ素子ＳＷのソース−ドレイン間を介してデータ信号線ＳＬiに接続されている。このため、上記走査信号線駆動回路３３の走査により走査信号線ＧＬjがアクティブになると、当該行の画素ＰＩＸ1,j〜ＰＩＸM,jの各スイッチ素子ＳＷがＯＮになり、上記データ信号線駆動回路３２からデータ信号線ＳＬ1〜ＳＬMに送出されたデータ信号ＤＡＴがそれぞれの画素ＰＩＸ1,j〜ＰＩＸM,jの液晶容量Ｃｌと補助容量Ｃｓに書き込まれる。したがって、この液晶表示装置は、データ信号ＤＡＴに応じて液晶パネル３１の各画素ＰＩＸi,jにおける液晶容量Ｃｌの印加電圧が変化するので、当該画素ＰＩＸi,jの液晶の透過率や反射率が制御されて、Ｎ行Ｍ列の画素による画像表示を行うことができる。

　上記液晶表示装置のデータ信号線駆動回路３２や走査信号線駆動回路３３で用いられる従来のシフトレジスタ３４，３５のより具体的な構成を説明する。これらのシフトレジスタ３４，３５は、図１２に示すように、ラッチ回路ＬＴ1〜ＬＴK（ここではＫ段とする）にクロック信号ＣＬＫ（データクロック信号ＣＫＳまたは走査クロック信号ＣＫＧ）だけでなく、これを反転したクロック信号ＣＬＫバーも供給することにより、スタート信号ＳＴ（データスタート信号ＳＰＳまたは走査スタート信号ＳＰＧ）を順に転送して出力信号ＯＵＴ1〜ＯＵＴKを得るようになっている。

　また、これらのシフトレジスタ３４，３５における隣接する２段のラッチ回路ＬＴk，ＬＴk+1（ｋは１≦ｋ＜Ｋの奇数）の具体的な構成を図１３に示す。前段のラッチ回路ＬＴkは、１個のインバータ１と２個のクロックトインバータ２，３からなり、後段のラッチ回路ＬＴk+1は、１個のインバータ４と２個のクロックトインバータ５，６からなる。クロックトインバータ２，３とクロックトインバータ５，６は、制御端子の入力がアクティブである場合には通常のインバータとして機能し、非アクティブである場合には出力をハイインピーダンスとする３状態バッファである。各ラッチ回路ＬＴk，ＬＴk+1では、それぞれインバータ１，４と一方のクロックトインバータ２，５とが巡回状に接続されてフリップフロップ回路が構成されている。また、入力されるスタート信号ＳＴをそれぞれ他方のクロックトインバータ３，６とインバータ１，４を介して次段に転送すると共に、これらクロックトインバータ３，６の出力から出力信号ＯＵＴk，ＯＵＴk+1を得るようにしている。そして、クロック信号ＣＬＫは、前段のラッチ回路ＬＴkにおける他方のクロックトインバータ３の制御端子と後段のラッチ回路ＬＴk+1における一方のクロックトインバータ５の制御端子に供給され、反転されたクロック信号ＣＬＫバーは、前段のラッチ回路ＬＴkにおける一方のクロックトインバータ２の制御端子と後段のラッチ回路ＬＴk+1における他方のクロックトインバータ６の制御端子に供給されている。

　上記シフトレジスタ３４，３５におけるラッチ回路ＬＴk，ＬＴk+1では、クロック信号ＣＬＫがアクティブになると、前段のラッチ回路ＬＴkがスタート信号ＳＴをクロックトインバータ３を介して取り込むと共に、後段のラッチ回路ＬＴk+1が入力をしゃ断して直前まで入力されていたスタート信号ＳＴをインバータ４とクロックトインバータ５のフリップフロップ回路で保持する。また、次の半周期に反転されたクロック信号ＣＬＫバーがアクティブになると、前段のラッチ回路ＬＴkが入力をしゃ断して直前まで入力されていたスタート信号ＳＴをインバータ１とクロックトインバータ２のフリップフロップ回路で保持すると共に、後段のラッチ回路ＬＴk+1がこのラッチ回路ＬＴkから入力されるスタート信号ＳＴをクロックトインバータ６を介して取り込む。したがって、これらのラッチ回路ＬＴk，ＬＴk+1は、クロック信号ＣＬＫの立ち上がりと立ち下がりによって順次前段のスタート信号ＳＴをラッチして次段に転送する動作を行う。

　ところで、上記シフトレジスタ３４，３５では、１水平走査期間や１垂直走査期間ごとに１パルスを転送するだけなので、スタート信号ＳＴの転送に伴う消費電力（電源端子から見た消費電力）はそれほど大きくはならない。しかし、クロック信号ＣＬＫ，ＣＬＫバーは、各段のラッチ回路ＬＴk（ｋは１≦ｋ≦Ｋの整数）のクロックトインバータ２，３やクロックトインバータ５，６の制御端子に入力され、１水平走査期間や１垂直走査期間内にも繰り返し信号レベルが頻繁に変化する。しかも、上述のように、表示装置で用いられるこれらシフトレジスタ３４，３５の段数Ｋは極めて多いものであり、６４０×４８０ドットのＶＧＡ（VideoGraphics Array）規格の場合には、データ信号線駆動回路３２で６４０段、走査信号線駆動回路３３で４８０段が必要となる。また、１０２４×７６８ドットのＸＧＡ（ExtendedGraphics Array）規格の場合には、データ信号線駆動回路３２で１０２４段、走査信号線駆動回路３３で７６８段が必要となる。

　このため、従来のシフトレジスタ３４，３５は、クロック信号ＣＬＫの信号線における寄生容量やクロックトインバータ２，３，５，６のゲート容量などを充放電するために大量の電流が流れ、消費電力が非常に大きくなるという問題があった。

　また、上記アクティブマトリクス型の液晶表示装置は、液晶パネル３１の透明基板上に非晶質（amorphous）シリコン薄膜を成膜し、この非晶質シリコンを用いた薄膜トランジスタにより各画素ＰＩＸi,jのスイッチ素子ＳＷを構成することが多かった。この場合、データ信号線駆動回路３２や走査信号線駆動回路３３をそれぞれ外付けのＩＣ（集積回路）として構成されている。しかし、近年では、液晶表示装置の大画面化に伴い、データ信号線駆動回路３２や走査信号線駆動回路３３のＩＣコストの削減や実装時の信頼性の向上などの要求が高まって来たことから、これらの駆動回路３２，３３を液晶パネル３１の透明基板上に一体的に形成する技術も開発されている。この場合、駆動回路３２，３３のトランジスタや各画素ＰＩＸi,jのスイッチ素子ＳＷには、石英ガラスなどの耐熱透明基板上に成膜した多結晶（poly-crystalline）シリコン薄膜による薄膜トランジスタを用いる。さらに、透明基板としてガラス基板を用い、ガラスの歪み点（約６００°Ｃ）以下のプロセス温度で多結晶シリコン薄膜トランジスタを形成する試みもなされている。このような液晶表示装置３００では、図１４に示すように、液晶パネル３１の透明基板上に画素ＰＩＸ1,1〜ＰＩＸM,Nやデータ信号線ＳＬ1〜ＳＬMおよび走査信号線ＧＬ1〜ＧＬNと共に、データ信号線駆動回路３２ａと走査信号線駆動回路３３ａがモノリシックに形成され、タイミング信号生成回路３６や電源電圧生成回路３７のみが外付けされることになる。なお、このような多結晶シリコン薄膜トランジスタを用いる場合には、データ信号線駆動回路３２ａに回路構成が簡単な上記点順次駆動方式が採用されることが多い。

　ところが、多結晶シリコン薄膜トランジスタは、単結晶シリコン基板上に形成される通常のＩＣの単結晶シリコントランジスタに比べて素子特性が劣るために、素子サイズを大きくする必要があり、これに伴ってゲート容量も大きくなる。このため、上記データ信号線駆動回路３２ａや走査信号線駆動回路３３ａに従来のシフトレジスタ３４，３５を用いると、クロックトインバータ２，３，５，６のゲート容量が大きくなるために、消費電力がさらに増大するという問題もあった。

　なお、上記課題を解決するために、シフトレジスタを複数の回路ブロックに分割し、スタート信号のパルス部分が転送されている回路ブロックにのみクロック信号を供給して、このクロック信号による消費電力の増大を抑制する技術が特公昭６３−５０７１７号公報（特許文献１）や特開昭６３−２７１２９８号公報（特許文献２）に開示されている。
特公昭６３−５０７１７号公報 特開昭６３−２７１２９８号公報

　特公昭６３−５０７１７号公報（特許文献１）に記載のものは、分周回路で分周したクロック信号に同期させて、シフトレジスタを分割した回路ブロックの数に相当する段数を有する選択用のシフトレジスタでスタート信号を転送することにより、クロック信号の供給を必要とする回路ブロックを順次選択できるようにしたものである。また、クロック信号をカウントするカウンタと、このカウンタのカウント出力をデコードするデコーダによって回路ブロックの選択を行うようにしたものも開示されている。しかし、この公報記載のものでは、ブロックの選択のために分周回路と選択用のシフトレジスタやカウンタとデコーダが必要になり、回路規模が大幅に増大するという別の問題が生じる。

　また、特開昭６３−２７１２９８号公報（特許文献２）に記載のものは、シフトレジスタを分割した各回路ブロックにクロック信号を供給し始める時期を、前段のブロックの転送出力に基づいて検出すると共に、このクロック信号の供給を終了する時期を自身のブロックの転送出力に基づいて検出するようにしたものである。しかし、この公報記載のものでは、クロック信号の供給開始と終了の時期を検出する回路が必要となるので、回路規模が増大するという別の問題が生じる。

　本発明は、上記のような問題点を解消するためになされたもので、分割された各回路ブロックに供給するクロック信号を制御することにより消費電力の増加を抑制すると共に、このクロック信号の制御のために回路規模が必要以上に増大するのを防止することができるシフトレジスタ回路、及びこのシフトレジスタ回路を用いた画像表示装置を得ることを目的としている。

　本発明のシフトレジスタ回路は、クロック信号に基づいて入力信号に応じた信号を出力するラッチ回路を複数直列に接続してなるラッチ回路群を有し、デジタル信号を該クロック信号に同期して順次転送するシフトレジスタ回路であって、該ラッチ回路群を、連続する所定数のラッチ回路に対応する複数の回路ブロックに分割した構成とし、該各回路ブロック毎に、該各回路ブロック内のラッチ回路へのクロック信号の供給を制御するクロック信号制御回路を備え、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段及び後段側の回路ブロック内のラッチ回路の出力信号によって該クロック信号の供給制御を行う構成とし、前記所定のクロック信号制御回路はそれぞれ、対応する回路ブロックの前段のブロック内の最終段以前のラッチ回路の出力信号によって、該対応する回路ブロック内の各ラッチ回路へのクロック信号の供給を開始し、該対応する回路ブロックの次段の回路ブロック内の第２段目以降のラッチ回路の出力信号によって、該対応する回路ブロック内のラッチ回路へのクロック信号の供給を停止するものであり、前記各ラッチ回路は、入力されるスタート信号をラッチして、供給されるクロック信号の立ち上がりまたは立ち下りによって、前記クロック信号の１周期の期間にわたってアクティブ状態の信号を、前段のラッチ回路の出力信号に対して前記クロック信号の半周期だけずれた状態で出力することにより、該スタート信号を転送する。

　前記各ラッチ回路を構成するトランジスタ素子は、多結晶シリコンを構成材料とする薄膜トランジスタである。

　本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものである。

　また、本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものである。

　前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、該駆動回路を構成する回路素子として、前記液晶パネルを構成する基板上に画素を構成する素子とともに形成された素子を有するものである。

　前記シフトレジスタ回路において、前記各ラッチ回路は、外部より入力される初期化信号によりその出力が非アクティブとなるよう構成されている。

　前記ラッチ回路は、１個の同期型ＮＡＮＤ回路または同期型ＮＯＲ回路を備え、該同期型ＮＡＮＤ回路または同期型ＮＯＲ回路に前記初期化信号が入力されるようになっている。

　また、本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものであり、前記初期化信号は、本画像表示装置の電源投入時に該シフトレジスタ回路内に入力されるようになっている。

　また、本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものであり、前記初期化信号は、本画像表示装置の電源投入時に該シフトレジスタ回路内に入力されるようになっている。

　また、本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものであり、前記初期化信号は、垂直走査帰線期間毎に該シフトレジスタ回路内に入力されるようになっている。

　また、本発明の画像表示装置は、前記シフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものであり、前記初期化信号は、垂直走査帰線期間毎に該シフトレジスタ回路内に入力されるようになっている。

　前記初期化信号として、前記走査信号線駆動回路の走査開始信号を用いる。

　以下、本発明の作用について説明する。

　この発明においては、シフトレジスタ回路を構成する直列接続の複数のラッチ回路を、連続する所定数のラッチ回路に対応させて複数の回路ブロックに分割し、該各回路ブロック毎に、ラッチ回路へのクロック信号の供給を制御するクロック信号制御回路を備えたから、クロック信号のラッチ回路への供給を各回路ブロック毎に選択的に行うことが可能となり、同時にクロック信号が供給されるラッチ回路の個数を削減できる。この結果、回路ブロック内におけるクロック信号線の寄生容量，つまりラッチ回路の入力ゲート容量や配線容量などを駆動する際消費される電力を大幅に削減できる。

　また、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段及び後段側の回路ブロック内のラッチ回路の出力信号によって該クロック信号の供給制御を行うようにしているので、回路ブロックを選択するための回路構成が不要となる。さらに、この場合、回路ブロックを選択するための信号はシフトレジスタ回路の内部で発生されるので、該回路ブロックの選択信号をシフトレジスタ回路の外部から供給する場合の外部端子は不要である。

　なお、初段の回路ブロックについては前段側の回路ブロックが存在しないので、この回路ブロックのクロック信号制御回路は、例えばシフトレジスタ回路の入力パルス信号が所定の信号レベルに変化することによってクロック信号の供給を開始させるようにしてもよく、他のなんらかの初期化動作によってクロック信号の供給を開始させるようにしてもよい。また、最後段の回路ブロックについても後段側のブロックが存在しないので、この回路ブロックのクロック信号制御回路は、さらに後段側に付加したダミーのラッチ回路群の出力信号によってクロック信号の供給を停止させるようにしてもよく、また、シフトレジスタ回路の入力パルス信号によってクロック信号の供給を停止させるようにすることもできる。

　この発明においては、シフトレジスタ回路の各クロック信号制御回路は、対応する回路ブロックの次の回路ブロックにおける第２段目以降のラッチ回路の出力信号によってクロック信号の供給を停止するので、該対応する回路ブロックではその最終段のラッチ回路の出力信号が変化した後におけるクロック信号による少なくとも１周期の転送動作が保証され、この最終段のラッチ回路の出力信号を正常に元に戻すことができる。なお、各回路ブロックへのクロック信号の供給を開始するタイミングは、少なくとも、前段側の回路ブロックにおける最終段のラッチ回路の出力信号が所定の信号レベルに変化した直後に当該ブロックの転送動作が開始できるものであればよいので、各クロック信号制御回路での信号遅延がない限り、前段側の回路ブロックのいずれのラッチ回路の出力信号によってクロック信号の供給を開始してもよい。

　この発明においては、シフトレジスタ回路における各回路ブロックのラッチ回路が、単結晶シリコントランジスタに比べてゲート容量が大きく素子特性も劣る多結晶シリコン薄膜トランジスタによって構成されているので、これらのラッチ回路での消費電力が大きいことから、この場合シフトレジスタ回路を複数の回路ブロックに分割して各回路ブロック毎に選択的に駆動することによる消費電力の削減効果がより一層顕著なものとなる。

　この発明においては、アクティブマトリクス型の画像表示装置におけるデータ信号線駆動回路を構成するシフトレジスタ回路を、分割された複数の回路ブロック毎に選択的に駆動する構成としたので、データ信号線駆動回路における消費電力の削減により消費電力の少ないアクティブマトリクス型の画像表示装置を実現できる。

　この発明においては、アクティブマトリクス型の画像表示装置における走査信号線駆動回路を構成するシフトレジスタ回路を、分割された複数の回路ブロック毎に選択的に駆動する構成としたので、走査信号線駆動回路における消費電力の削減により消費電力の少ないアクティブマトリクス型の画像表示装置を実現できる。

　この発明においては、前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方を構成する回路素子を、画素が構成されている液晶パネルの基板上に形成しているので、画素と駆動回路とを同一基板上に同一プロセスで形成することが可能となり、駆動回路の実装に要するコストの低減やその信頼性の向上を図ることができる。

　この発明においては、外部より供給される初期化信号により、シフトレジスタ回路内の各ラッチ回路の出力を非アクティブとするようにしたので、電源投入時には、不定状態にある各ラッチ回路の内部ノードを強制的に非アクティブとすることができ、これにより、電源投入時に回路ブロックにおけるラッチ回路の出力によりその前段側の回路ブロックに対応するクロック信号制御回路がリセットされるのを回避でき、該クロック信号制御回路のリセットによる誤動作，つまりシフトレジスタ回路での走査が不能となるのを回避することができる。

　この発明においては、ラッチ回路を、１個の同期型ＮＡＮＤ回路または同期型ＮＯＲ回路を備え、その同期型ＮＡＮＤ回路または同期型ＮＯＲ回路に初期化信号が入力される構成としたので、初期化信号が入力されている期間は、常に、各ラッチ回路の出力および内部ノードを強制的に非アクテイブとすることができる。これにより、電源投入時にクロック信号制御回路がリセットされることによる誤動作（シフトレジスタ回路の走査不能）を回避することができる。

　この発明においては、クロック信号制御回路を、その制御信号に拘わらず、該回路への初期化信号の入力により、対応する回路ブロック内のラッチ回路へのクロック信号の供給を行う論理回路を有する構成としているので、初期化信号が入力されている期間は、常に、各クロック信号制御回路が強制的にアクティブになってクロック信号が各ラッチ回路へ供給されることとなる。これにより、複数のラッチ回路を含むシフトレジスタ回路の正常な走査が実現され、各ラッチ回路の内部ノードを初期化することができる。

　この発明においては、前記初期化信号を、電源投入時にシフトレジスタ回路に入力するようにしたので、電源投入時に発生するシフトレジスタ回路の誤動作を防止することができる。

　この発明においては、前記初期化信号を、垂直走査帰線期間毎にシフトレジスタ回路に入力するようにしたので、電源投入時に初期化信号をシフトレジスタ回路に入力する構成では必要となる、電源投入を検知する手段を不要とでき、簡単な構成で、電源投入時に発生するシフトレジスタ回路の誤動作を防止することができる。

　この発明においては、前記初期化信号として、走査信号線駆動回路の走査開始信号を用いるようにしたので、電源投入時に初期化信号をシフトレジスタ回路に入力する構成では必要となる、電源投入を検知する手段を不要とでき、しかも、上記初期化信号を新たな同期信号として追加する必要もなくなり、非常に簡単な構成で、電源投入時に発生するシフトレジスタ回路の誤動作を防止することができる。

　以上のように本発明によれば、シフトレジスタ回路における転送動作が必要となる回路ブロックにのみ順次クロック信号を供給するので、このクロック信号をシフトレジスタ回路全体に供給する場合に比べて信号線の寄生容量やラッチ回路のゲート容量などで消費される電力を大幅に削減することができる。しかも、前後の回路ブロックの出力信号に基づき簡単な回路構成のクロック信号制御回路によって、各回路ブロックへのクロック信号の供給を制御できるので、シフトレジスタ回路の規模が大きくなりすぎるようなこともなくなる。

　また、本発明のシフトレジスタ回路を、アクティブマトリクス型の画像表示装置のデータ信号線駆動回路や走査信号線駆動回路に採用することにより、消費電力が少なく、かつ高品位の画像表示が可能な画像表示装置を実現することができる。

　本発明によれば、シフトレジスタ回路における全てのラッチ回路の出力を初期化信号により強制的に非アクティブ状態にするようにしているので、電源投入時に回路ブロックにおけるラッチ回路の出力によりその前段側の回路ブロックに対応するクロック信号制御回路がリセットされるのを回避でき、該クロック信号制御回路のリセットによる誤動作，つまりシフトレジスタ回路での走査が不能となるのを回避することができる効果がある。

　また、本発明によれば、初期化信号により、シフトレジスタ回路における全てのクロック信号制御回路が、クロック信号を回路ブロックへ供給する状態となるようにしているので、電源投入時に回路ブロックにおけるラッチ回路の出力によりその前段側の回路ブロックに対応するクロック信号制御回路がリセットされるのを回避でき、該クロック信号制御回路のリセットによる誤動作，つまりシフトレジスタ回路での走査が不能となるのを回避することができる効果がある。

　（実施形態１）
　図１は本発明の実施形態１によるシフトレジスタ回路の概略構成を示すブロック図、図２は該シフトレジスタ回路の詳細な回路構成を示すブロック図である。

　本実施形態では、１ビットのシフトレジスタ回路を段方向にラッチ回路ｍ段ずつのｎ個の回路ブロックに分割した場合について説明する。ただし、本発明のシフトレジスタ回路の分割数や各回路ブロックにおけるラッチ回路の段数は任意であり、回路ブロックごとに段数が異なっていてもよい。また、複数ビットのシフトレジスタ回路にも同様に本発明を適用することができる。

　図において、１０１は本実施形態のシフトレジスタ回路で、これは、図１に示すように、ｎ個の回路ブロック（ラッチ回路群）ＢＬＫ1〜ＢＬＫnと、１個の付加回路ブロック（付加ラッチ回路群）ＢＬＫXと、これらの回路ブロックＢＬＫ1〜ＢＬＫnおよび付加回路ブロックＢＬＫXにそれぞれ対応して設けられたクロック信号制御回路ＣＲＬ1〜ＣＲＬnおよび付加クロック信号制御回路ＣＲＬXとによって構成されている。

　ｎ個の回路ブロックＢＬＫ1〜ＢＬＫnは、入出力が順次直列に接続され、初段の回路ブロックＢＬＫ1の入力にスタート信号ＳＴが入力されるようになっている。付加回路ブロックＢＬＫXは、最後段の回路ブロックＢＬＫnの出力に接続された小規模なラッチ回路群である。なお、本実施形態のシフトレジスタ回路からシリアルに転送出力されるスタート信号ＳＴをさらに後段の回路が利用する場合には、この後段の回路の入力を最終段の回路ブロックＢＬＫnの出力に接続すればよい。

　上記シフトレジスタ回路のクロック信号ＣＬＫは、クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加ロック信号制御回路ＣＲＬXに入力され、それぞれ内部クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXとこれを反転した内部クロック信号ＣＫＩ1バー〜ＣＫＩnバー，ＣＫＩXバーに変換されて、対応する回路ブロックＢＬＫ1〜ＢＬＫnと付加回路ブロックＢＬＫXに供給される。各クロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXは、それぞれセット端子ＳＥＴとリセット端子ＲＥＳＥＴを備えている。そして、第２の回路ブロック以降に対応するクロック信号制御回路ＣＲＬ2〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXのセット端子ＳＥＴには、それぞれ対応する回路ブロックの１つ前の回路ブロックＢＬＫ1〜ＢＬＫnのパラレル出力のいずれかが入力され、全てのクロック信号制御回路ＣＲＬ1〜ＣＲＬnのリセット端子ＲＥＳＥＴには、それぞれ対応する回路ブロックの１つ後の回路ブロックＢＬＫ2〜ＢＬＫnまたは付加回路ブロックＢＬＫXの第２段以降のパラレル出力のいずれかが入力される。また、初段に対応するクロック信号制御回路ＣＲＬ1のセット端子ＳＥＴと、付加クロック信号制御回路ＣＲＬXのリセット端子ＲＥＳＥＴには、スタート信号ＳＴが入力される。

　上記回路ブロック（ラッチ回路群）ＢＬＫ1〜ＢＬＫnは、図２に詳細に示すように、それぞれｍ段に縦続接続されたラッチ回路ＬＴ1〜ＬＴmからなる。そして、クロック信号制御回路ＣＲＬ1〜ＣＲＬnから出力される内部クロック信号ＣＫＩ1〜ＣＫＩnと内部クロック信号ＣＫＩ1バー〜ＣＫＩnバーは、対応する回路ブロックＢＬＫ1〜ＢＬＫnにおけるこれらのラッチ回路ＬＴ1〜ＬＴmにそれぞれ供給される。また、初段の回路ブロックＢＬＫ1のラッチ回路ＬＴ1〜ＬＴmの各出力は、ｍビットの出力信号ＯＵＴ1,1〜ＯＵＴ1,mとしてそれぞれ外部にも送り出される。そして、以降の回路ブロックＢＬＫ2〜ＢＬＫnのラッチ回路ＬＴ1〜ＬＴmも同様であり、これによってシフトレジスタ回路のパラレル出力であるｎ・ｍビットの出力信号ＯＵＴ1,1〜ＯＵＴn,mが外部に送り出されるようになっている。付加回路ブロックＢＬＫXは、直列接続された２段のラッチ回路ＬＴ1，ＬＴ2からなる。そして、付加クロック信号制御回路ＣＲＬXから出力される内部クロック信号ＣＫＩXと内部クロック信号ＣＫＩXバーは、この付加回路ブロックＢＬＫXにおけるこれらのラッチ回路ＬＴ1，ＬＴ2にそれぞれ供給される。

　図２では、第２ブロック以降に対応するクロック信号制御回路ＣＲＬ2〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXのセット端子ＳＥＴに、それぞれその前段側の回路ブロックＢＬＫ1〜ＢＬＫnにおける最終段のラッチ回路ＬＴmの出力信号ＯＵＴi,m（ｉは１≦ｉ≦ｎの整数）が入力されるようになっている。ただし、これらのセット端子ＳＥＴには、より前方の任意の段のラッチ回路ＬＴ1〜ＬＴm-1の出力信号ＯＵＴi,1〜ＯＵＴi,m-1を入力することもできる。また、全てのクロック信号制御回路ＣＲＬ1〜ＣＲＬnのリセット端子ＲＥＳＥＴには、それぞれその後段側の回路ブロックＢＬＫ2〜ＢＬＫnまたは付加回路ブロックＢＬＫXにおける第２段のラッチ回路ＬＴmまたはラッチ回路ＬＴ2の出力信号ＯＵＴi,2または出力信号ＯＵＴXが入力されるようになっている。ただし、これらのリセット端子ＲＥＳＥＴには、より後方の任意の段のラッチ回路ＬＴ3〜ＬＴmの出力信号ＯＵＴi,3〜ＯＵＴi,mを入力してもよい。なお、この場合には、付加回路ブロックＢＬＫXのラッチ回路ＬＴ1〜ＬＴ2を３段以上に増やす必要がある。

　図３は、上記回路ブロックＢＬＫiにおける隣接する２段のラッチ回路ＬＴj，ＬＴj+1（ｊは１≦ｊ＜ｍの奇数）の具体的な構成を示している。これらのラッチ回路ＬＴj，ＬＴj+1は、図１３に示したラッチ回路ＬＴk，ＬＴk+1（ｋは１≦ｋ＜Ｋの奇数）と同じ構成であるが、クロック信号ＣＬＫ，ＣＬＫバーに代えて、クロック信号制御回路ＣＲＬiの内部クロック信号ＣＫＩi，ＣＫＩiバーがクロックトインバータ２，３，５，６の制御端子に入力される。そして、これらのラッチ回路ＬＴj，ＬＴj+1におけるクロックトインバータ３，６の出力からは、出力信号ＯＵＴi,j，ＯＵＴi,j+1を得ることになる。なお、出力信号ＯＵＴi,j，ＯＵＴi,j+1は、上記インバータ１，４の出力から得るようにしてもよい。

　また、付加回路ブロックＢＬＫXのラッチ回路ＬＴ1，ＬＴ2も同様の構成であり、付加クロック信号制御回路ＣＲＬXの内部クロック信号ＣＫＩX，ＣＫＩXバーがクロックトインバータ２，３，５，６の制御端子に入力される。したがって、これらのラッチ回路ＬＴj，ＬＴj+1は、内部クロック信号ＣＫＩiの立ち上がりと立ち下がりによって順次前段のスタート信号ＳＴをラッチして次段に転送する動作を行う。

　図４は該シフトレジスタ回路を構成するクロック信号制御回路の構成を示しており、上記クロック信号制御回路ＣＲＬiは、図４に示すように、フリップフロップ回路７とＮＡＮＤゲート８とインバータ９とからなる。フリップフロップ回路７は、２個のＮＯＲゲート１０，１１の入出力を相互に接続してなるＲＳフリップフロップ回路を含む構成としたものである。そして、ＮＯＲゲート１０の他方の入力にセット端子ＳＥＴを接続し、ＮＯＲゲート１１の他方の入力にリセット端子ＲＥＳＥＴを接続している。また、ＮＯＲゲート１０の出力からインバータ１２を介してブロック選択信号ＳＢiを得るようになっている。したがって、セット端子ＳＥＴの入力が一旦アクティブになると、ブロック選択信号ＳＢiがアクティブになり、その後にセット端子ＳＥＴの入力が非アクティブに戻っても、ブロック選択信号ＳＢiのアクティブ状態が保持される。また、リセット端子ＲＥＳＥＴの入力が一旦アクティブになると、ブロック選択信号ＳＢiが非アクティブになり、その後にリセット端子ＲＥＳＥＴの入力が非アクティブに戻っても、ブロック選択信号ＳＢiの非アクティブ状態が保持される。

　上記ブロック選択信号ＳＢiは、クロック信号ＣＬＫと共にＮＡＮＤゲート８に入力され、このＮＡＮＤゲート８の出力からインバータ９を介して内部クロック信号ＣＫＩiが送出される。また、このＮＡＮＤゲート８の出力からは、内部クロック信号ＣＫＩiを反転した内部クロック信号ＣＫＩiバーが送出される。したがって、クロック信号制御回路ＣＲＬiは、セット端子ＳＥＴの入力がアクティブになってからリセット端子ＲＥＳＥＴの入力がアクティブになるまでの期間にのみ、クロック信号ＣＬＫを内部クロック信号ＣＫＩiとして供給すると共に、このクロック信号ＣＬＫを反転して内部クロック信号ＣＫＩiバーとして供給する。そして、その他の期間には、これらの内部クロック信号ＣＫＩi，ＣＫＩiバーをそれぞれ異なる一定信号レベルに固定する。このように内部クロック信号ＣＫＩi，ＣＫＩiバーが一定信号レベルに固定されると、雑音などにより内部ノードの電位レベルが変化して回路ブロックＢＬＫiが誤動作を起こすようなおそれがなくなる。また、付加クロック信号制御回路ＣＲＬXも、このクロック信号制御回路ＣＲＬiと同じ構成となる。

　次に動作について説明する。　

　図５は該シフトレジスタ回路の動作を示すタイムチャートである。ただし、ここでは、各回路ブロック（ラッチ回路群）ＢＬＫiが１６段（ｍ＝１６）のラッチ回路ＬＴ1〜ＬＴ16で構成されているものとする。また、クロック信号ＣＬＫは、デューティ比が１：１のパルスが連続して出力されるものとする。さらに、スタート信号ＳＴは、クロック信号ＣＬＫの８ｎ周期（＝ｎ・ｍ／２）よりも少し長い周期を有し、各周期ごとにこのクロック信号ＣＬＫの１周期の期間（以降、期間Ｔという）だけＨレベルに立ち上がるパルス信号であるとする。なお、ここでは、内部クロック信号ＣＫＩ1〜ＣＫＩn，ＣＫＩXのみを示し、内部クロック信号ＣＫＩ1バー〜ＣＫＩnバー，ＣＫＩXバーについては省略して説明する。

　まず、スタート信号ＳＴがＨレベルに立ち上がると、クロック信号制御回路ＣＲＬ1のセット端子ＳＥＴがＨレベル（アクティブ）となり、少し遅れてブロック選択信号ＳＢ1がＨレベル（アクティブ）になるので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ1として回路ブロックＢＬＫ1に供給され始める。そして、この内部クロック信号ＣＫＩ1が時刻ｔ1に最初に立ち上がると、回路ブロックＢＬＫ1における第１段のラッチ回路ＬＴ1の出力信号ＯＵＴ1,1がＨレベル（アクティブ）となる。また、この内部クロック信号ＣＫＩ1が時刻ｔ2に立ち下がると、第２段のラッチ回路ＬＴ2の出力信号ＯＵＴ1,2がＨレベルとなる。これらの出力信号ＯＵＴ1,1，ＯＵＴ1,2は、それぞれ期間Ｔの後にＬレベルに戻り、以降内部クロック信号ＣＫＩ1の立ち上がりと立ち下がりのたびに出力信号ＯＵＴ1,3〜ＯＵＴ1,16が順に期間ＴずつＨレベルとなる。

　次に、時刻ｔ3に上記出力信号ＯＵＴ1,16（ＯＵＴ1,m）がＨレベルに立ち上がると、クロック信号制御回路ＣＲＬ2のセット端子ＳＥＴがＨレベルとなり、少し遅れてブロック選択信号ＳＢ2がＨレベルになるので、クロック信号ＣＬＫが内部クロック信号ＣＫＩ2として回路ブロックＢＬＫ2に供給され始める。そして、この内部クロック信号ＣＫＩ2が最初に立ち上がると、回路ブロックＢＬＫ2における第１段のラッチ回路ＬＴ1の出力信号ＯＵＴ2,1がＨレベルとなる。また、この内部クロック信号ＣＫＩ2が時刻ｔ4に立ち下がると、第２段のラッチ回路ＬＴ2の出力信号ＯＵＴ2,2がＨレベルとなる。すると、クロック信号制御回路ＣＲＬ1のリセット端子ＲＥＳＥＴがＨレベルとなり、少し遅れてブロック選択信号ＳＢ1がＬレベルに戻るので、内部クロック信号ＣＫＩ1が一定のＬレベルとなり、回路ブロックＢＬＫ1へのクロック信号ＣＬＫの供給が終了する。ただし、この内部クロック信号ＣＫＩ1は、時刻ｔ3の後にも１パルス分が回路ブロックＢＬＫ1に供給されるので、この回路ブロックＢＬＫ1の最終段のラッチ回路ＬＴ16の出力信号ＯＵＴ1,16は、期間Ｔの後の時刻ｔ4に正常にＬレベルに戻ることができる。したがって、回路ブロックＢＬＫ1は、ブロック選択信号ＳＢ1がＨレベルに立ち上がるパルス部分が入力されると同時に転送動作を開始し、このパルス部分の転送が完了すると同時に転送動作を終了する。

　この後も上記と同様の動作が繰り返されることにより、クロック信号ＣＬＫが順に内部クロック信号ＣＫＩ2〜ＣＫＩnとして回路ブロックＢＬＫ2〜ＢＬＫnに供給され、時刻ｔ5に最終段の回路ブロックＢＬＫnにおける最終段のラッチ回路ＬＴ16の出力信号ＯＵＴn,16がＨレベルになると、付加クロック信号制御回路ＣＲＬXのセット端子ＳＥＴがＨレベルとなり、少し遅れてブロック選択信号ＳＢXがＨレベルになるので、クロック信号ＣＬＫが内部クロック信号ＣＫＩXとして付加回路ブロックＢＬＫXに供給され始める。そして、この付加回路ブロックＢＬＫXにおける図５では図示しない第２段のラッチ回路ＬＴ2の出力信号ＯＵＴXがＨレベルとなると、クロック信号制御回路ＣＲＬnのリセット端子ＲＥＳＥＴがＨレベルとなり、少し遅れてブロック選択信号ＳＢnがＬレベルに戻るので、内部クロック信号ＣＫＩnが一定のＬレベルとなり、最終段の回路ブロックＢＬ
Ｋnへのクロック信号ＣＬＫの供給が終了する。

　ただし、この場合にも、内部クロック信号ＣＫＩnは、時刻ｔ5の後に１パルス分が回路ブロックＢＬＫnに供給されるので、この回路ブロックＢＬＫnの最終段のラッチ回路ＬＴ16の出力信号ＯＵＴn,16は、期間Ｔの後に正常にＬレベルに戻ることができる。したがって、付加回路ブロックＢＬＫXは、最終段の回路ブロックＢＬＫnの転送動作を完全に終了させるために付加される。また、この後に内部クロック信号ＣＫＩXが数回立ち上がりと立ち下がりを繰り返すと、スタート信号ＳＴが再びＨレベルに立ち上がって、付加クロック信号制御回路ＣＲＬXのリセット端子ＲＥＳＥＴがＨレベルとなり、少し遅れてブロック選択信号ＳＢXがＬレベルに戻るので、内部クロック信号ＣＫＩXが一定のＬレベルとなり、付加回路ブロックＢＬＫXへのクロック信号ＣＬＫの供給が終了して、以降同様の動作を繰り返す。

　以上説明したように、本実施形態のシフトレジスタは、スタート信号ＳＴがＨレベルとなるパルス部分を転送する回路ブロックＢＬＫiのみにクロック信号ＣＬＫを供給することができる。したがって、このクロック信号ＣＬＫは、シフトレジスタ回路全体のほぼｎ分の１のラッチ回路ＬＴ1〜ＬＴmにのみ供給されるので、信号線における寄生容量やクロックトインバータ２，３，５，６のゲート容量などで消費される電力を大幅に削減することができる。

　しかも、クロック信号ＣＬＫの供給の開始と終了のタイミングを、前後の回路ブロックＢＬＫ1〜ＢＬＫnや付加回路ブロックＢＬＫXのラッチ回路ＬＴm，ＬＴ2の出力から取得するので、簡単な回路構成のクロック信号制御回路ＣＲＬ1〜ＣＲＬnと付加クロック信号制御回路ＣＲＬXを設けるだけで、他に特別の検出回路を設けることなくクロック信号ＣＬＫの供給を制御することができ、回路規模が必要以上に大きくなるおそれも生じない。また、外部にクロック信号ＣＬＫの供給を制御するための大規模な回路を接続する必要がないことから、実装面でも信頼性の向上やコストダウンに貢献することができる。

　なお、上記実施形態１では、最終段の回路ブロックＢＬＫnの後方に付加回路ブロックＢＬＫXを接続したが、これは必ずしも必要ではない。

　（実施形態２）
　図６は本発明の実施形態２によるシフトレジスタ回路の構成を示す図である。図において、１０２は本実施形態２のシフトレジスタ回路で、これは、実施形態１のシフトレジスタ回路１０１における付加回路ブロックＢＬＫXを省略したものであり、この構成では、回路規模の増大をさらに抑制することができる。

　この実施形態２では、クロック信号制御回路ＣＲＬnのリセット端子ＲＥＳＥＴには、スタート信号ＳＴを入力させる。上記実施形態１では、最終段の回路ブロックＢＬＫnが転送動作を終了した後は、次にスタート信号ＳＴがＨレベルに立ち上がるまで、付加回路ブロックＢＬＫXの２段のラッチ回路ＬＴ1，ＬＴ2にのみクロック信号ＣＬＫが供給されていたが、この実施形態２のシフトレジスタ回路では、転送動作が終了した後も最終段の回路ブロックＢＬＫnの１６段のラッチ回路ＬＴ1〜ＬＴmにクロック信号ＣＬＫが供給され続けるので、スタート信号ＳＴの周期が長い場合には、消費電力の削減効果がわずかながら損なわれることになる。

　なお、上記実施形態１及び２では、前段の回路ブロックＢＬＫi-1における最終段のラッチ回路ＬＴmの出力信号ＯＵＴi-1,mを、該当する回路ブロックＢＬＫiのクロック信号制御回路ＣＲＬiのセット端子ＳＥＴに入力しているが、このセット端子ＳＥＴの入力としては、さらに前段側のラッチ回路ＬＴjの出力信号ＯＵＴi-1,jを用いることもできる。クロック信号制御回路ＣＲＬiでの信号遅延がクロック信号ＣＬＫの周期に比べて十分に短くない場合には、より前段のラッチ回路ＬＴjの出力信号ＯＵＴi-1,jを用いることにより、前段の回路ブロックＢＬＫi-1における最終段のラッチ回路ＬＴmの出力信号ＯＵＴi-1,mがＨレベルに変化している間に確実に当該回路ブロックＢＬＫiの転送動作を開始させる必要がある。ただし、無駄に前段のラッチ回路ＬＴjの出力信号ＯＵＴi-1,jを用いると、回路ブロックＢＬＫiの転送動作が必要以上に早く開始されるので、消費電力の削減効果が阻害されることになる。

　さらに、上記実施形態１及び２のシフトレジスタ回路では、次段の回路ブロックＢＬＫi+1における第２段のラッチ回路ＬＴ2の出力信号ＯＵＴi+1,2をクロック信号制御回路ＣＲＬiのリセット端子ＲＥＳＥＴに入力しているが、このリセット端子ＲＥＳＥＴの入力には、次段の回路ブロックＢＬＫi+1のさらに後段側のラッチ回路ＬＴjの出力信号ＯＵＴi+1,jを用いることもできる。スタート信号ＳＴがクロック信号ＣＬＫの１周期以上にわたってＨレベルとなる場合や、スタート信号ＳＴの１周期の間にＨレベルとなるパルス部分が複数現れるような場合には、より後段のラッチ回路ＬＴjの出力信号ＯＵＴi+1,jを用いることにより、このスタート信号ＳＴのパルス部分を全部確実に転送させる必要がある。ただし、無駄に後段のラッチ回路ＬＴjの出力信号ＯＵＴi+1,jを用いると、回路ブロックＢＬＫiの転送動作が必要以上に遅く終了するので、この場合にも消費電力の削減効果が阻害される。なお、スタート信号ＳＴのパルス部分が長い場合や複数ある場合にも、これらのパルス部分は１ブロック分より短くなければならず、次のパルス部分との間に１回路ブロック分以上にわたってＬレベルが維持される期間がなければならない。

　また、上記各実施形態のシフトレジスタ回路は、単結晶シリコントランジスタを用いて形成した場合にも有効であるが、特に多結晶シリコン薄膜トランジスタを用いて形成した場合に効果が顕著となる。これは、多結晶シリコン薄膜トランジスタの素子特性が単結晶シリコントランジスタに比べて劣るので、素子サイズを大きくする必要があり、これに伴って回路容量が大きくなることと、この素子特性が劣ることにより駆動電圧が高くなることから、クロック信号ＣＬＫによる消費電力がより大きくなるためである。

　上記多結晶シリコン薄膜トランジスタは、図７に示すように、絶縁性の透明基板２１の上にシリコン酸化膜２２を介して成膜された多結晶シリコン薄膜２３によって形成される。この多結晶シリコン薄膜２３の上方には、ゲート酸化膜となるシリコン酸化膜２４を介してゲート電極２５が形成されると共に、これらの表面全体が保護膜となるシリコン酸化膜２６で覆われる。そして、多結晶シリコン薄膜２３のソース領域２３ａとドレイン領域２３ｂには、シリコン酸化膜２６，２４を貫通してソース電極２７とドレイン電極２８が接続されている。

　（実施形態３）
　次に本発明の実施形態３によるアクティブマトリクス型画像表示装置について説明する。

　この実施形態３の画像表示装置は、図８に示すアクティブマトリクス型の液晶表示装置２００におけるデータ信号線駆動回路３２及び走査信号線駆動回路３３の少なくとも一方におけるシフトレジスタ回路３４，３５を、上記実施形態１または実施形態２のシフトレジスタ回路と同一の構成としたものである。

　この画像表示装置では、これらのシフトレジスタ３４，３５は、１水平走査期間または１垂直走査期間ごとに１パルスのスタート信号を転送するだけなので、転送動作が必要となる回路ブロックＢＬＫiは常にほぼ１ブロックだけとなり、これにより駆動回路で消費される電力を削減することができる。この場合、駆動回路３２，３３は、それぞれ単結晶シリコン基板上にＩＣとして構成されるので、シフトレジスタ３４，３５は、単結晶シリコントランジスタにより形成されることになる。

　この実施形態では、上記データ信号線駆動回路３２のデータクロック信号ＣＫＳは、走査信号線駆動回路３３の走査クロック信号ＣＫＧに比べて数百倍〜千倍以上（ＶＧＡ規格の場合に６４０倍、ＸＧＡ規格の場合に１０２４倍）の周波数となるので、このデータ信号線駆動回路３２のシフトレジスタ回路を各回路ブロック毎に選択的に駆動する構成とすることにより、極めて大きな効果を期待することができる。また、走査信号線駆動回路３３のシフトレジスタ回路３５の段数は非常に多いので（ＶＧＡ規格の場合に４８０段、ＸＧＡ規格の場合に７６８段）、該シフトレジスタ回路を各回路ブロック毎に選択的に駆動する構成することにより、十分な消費電力削減の効果を得ることができる。

　（実施形態４）
　次に本発明の実施形態４によるアクティブマトリクス型画像表示装置について説明する。

　この実施形態４の画像表示装置は、図１４に示すアクティブマトリクス型の液晶表示装置３００におけるデータ信号線駆動回路３２ａ及び走査信号線駆動回路３３ａの少なくとも一方におけるシフトレジスタ回路３４，３５を、上記実施形態１または実施形態２のシフトレジスタ回路と同一構成としたものである。

　この画像表示装置では、データ信号線駆動回路３２ａ及び走査信号線駆動回路３３ａは、液晶パネル３１を構成する一対の基板の一方の上に、画素を構成する素子とともに形成されている。そして、これらのシフトレジスタ回路は、液晶パネル３１の透明基板上に形成された多結晶シリコン薄膜トランジスタをその構成素子として有している。

　この実施形態４では、上記実施形態３の効果に加えて、各回路ブロックのラッチ回路が、単結晶シリコントランジスタに比べてゲート容量が大きく素子特性も劣る多結晶シリコン薄膜トランジスタによって構成されているので、これらのラッチ回路での消費電力が大きいことから、シフトレジスタ回路を複数の回路ブロックに分割して各回路ブロック毎に選択的に駆動することによる消費電力の削減効果がより一層顕著なものとなる。

　以下、本発明の実施形態５〜９について説明する。　

　まず、実施形態５〜９に対応する発明の基本原理を図１５を用いて説明する。　上記実施形態１，２のシフトレジスタ回路を構成する各ラッチ回路は、図３に示した回路構成より明らかなように、正帰還がかかる構成になっているので、電源投入時の内部状態によっては、該ラッチ回路の出力がアクティブになるものがある。

　そして上記実施形態１，２に対応する発明の構成では、シフトレジスタ回路を構成する所定の回路ブロックにおけるある特定段のラッチ回路の出力パルスを用いて、該回路ブロックの前段及び後段の回路ブロックに対応するクロック信号制御回路を、クロック信号が回路ブロックへ供給される状態とクロック信号の供給が遮断される状態との間で制御しているので、電源投入時に、該所定の回路ブロックにおける特定段のラッチ回路がアクテイブになっていると、その前段側の回路ブロックに対応するクロック信号制御回路にリセット信号が入力される状態が続き、クロック信号の該前段側の回路ブロックへの入力が遮断されることとなる。その結果、この前段側の回路ブロック以降の回路ブロックでは、シフトレジスタ回路におけるスタート信号（走査開始信号）の走査（シフト動作）が行われないということになる。

　このような問題を回避するには、少なくとも電源投入時に、シフトレジスタ回路を構成する全てのラッチ回路の出力を強制的に非アクティブ状態にすることが必要である。

　そこで、実施形態５〜９に対応する発明に係るシフトレジスタ回路１００ａでは、図１５に示すように、例えば図１のシフトレジスタ回路を構成する各回路部Ｂi（ｉ：１〜ｎの整数），Ｂxに初期化信号ＩＮＩＴを入力することにより、該各回路部における全てのラッチ回路の出力を該初期化信号ＩＮＩＴにより強制的に非アクティブ状態にするようにしたり、該初期化信号により、全てのクロック信号制御回路が、クロック信号を回路ブロックへ供給する状態となるようにしたりしている。これにより、上述したような誤動作を防止している。ここで、回路部Ｂi（ｉ：１〜ｎの整数），Ｂxは、図１に示すクロック信号制御回路ＣＲＬi（ｉ：１〜ｎの整数），ＣＲＬx及び回路ブロックＢＬＫi（ｉ：１〜ｎの整数），ＢＬＫxをまとめて示すものである。

　（実施形態５）
　図１６は本発明の実施形態５によるシフトレジスタ回路の構成を示すブロック図、図１７はこのシフトレジスタ回路を構成する回路ブロックにおける隣接する２段のラッチ回路ＬＴ'j，ＬＴ'j+1を示す図である。

　図において、１０５は本実施形態５のシフトレジスタ回路で、これは上記実施形態１のシフトレジスタ回路１０１における各回路ブロックＢＬＫi，ＢＬＫxに代えて、スタート信号ＳＴ及び内部クロック信号ＣＫｌi，ＣＫｌx，ＣＫｌiバー，ＣＫｌxバーに加えて、初期化信号ＩＮＩＴを受ける回路ブロックＢＬＫ'i，ＢＬＫ'xを備え、該初期化信号ＩＮＩＴにより各回路ブロックにおけるラッチ回路の出力を強制的に非アクティブ状態にするようにしたものである。なおここで、上記回路ブロックＢＬＫi，ＢＬＫ'i、内部クロック信号ＣＫｌi，ＣＫｌiバーにおける添字ｉは、１〜ｎの整数である。

　上記各回路ブロックＢＬＫ'iは、図１に示すシフトレジスタ回路１０１の各回路ブロックＢＬＫiと同様、ｍ段のラッチ回路を縦続接続してなる構成となっており、ここでは、隣接する２段のラッチ回路ＬＴ'j，ＬＴ'j+1は、１個のクロックトインバータ（同期型反転回路）３，６と、１個のインバータ（反転回路）１，４と、１個のクロックトＮＡＮＤ回路（同期型否定論理積回路）２ａ，５ａとから構成されている。そして、クロックトインバータ３，６と、クロックトＮＡＮＤ回路５ａ，２ａには、逆相のクロック信号ＣＫｌi，ＣＫｌiバーが同期信号として入力され、さらに該クロックトＮＡＮＤ回路２ａ，５ａには、それぞれのラッチ回路ＬＴ'j，ＬＴ'j+1の出力と初期化信号ＩＮＩＴとが入力されている。

　つまり、上記図１に示すシフトレジスタ回路１０１の隣接する２段のラッチ回路ＬＴj，ＬＴj+1におけるフリップフロップを構成するクロックトインバータ２，５を、クロックトＮＡＮＤ回路（同期型否定論理積回路）２ａ，５ａに置き換えた構成となっている。

　このような構成において、少なくとも電源投入時に、全てのラッチ回路に初期化信号（この場合には負論理信号）を入力することで、全てのラッチ回路の出力を非アクティプ状態とすることができる。その結果、所定の回路ブロックＢＫＬ'iの前段の回路ブロックＢＫＬ'i-1に対応するクロック信号制御回路ＣＲＬi-1に、リセット信号が入力され続けるという事態を回避することができ、上述したような誤動作を防止することができる。

　なお、上記実施形態５では、上記シフトレジスタ回路１０５の走査パルス（スタート信号）ＳＴが正論理であり、初期化信号ＩＮＩＴが負論理である場合について示したが、上記シフトレジスタ回路１０５の走査パルス（スタート信号）ＳＴが負論理（逆符号）である場合には、上記クロックトＮＡＮＤ回路（同期型否定論理積回路）をクロックトＮＯＲ回路（同期型否定論理和回路）に置き換え、入力する初期化信号を正論理とすればよく、この場合も上記実施形態５と同様の作用効果を得ることができる。

　（実施形態６）
　図１８は本発明の実施形態６によるシフトレジスタ回路の構成を示すブロック図、図１９はこのシフトレジスタ回路を構成するクロック信号制御回路の詳細な構成を示す図である。

　図において、１０６は本実施形態６のシフトレジスタ回路で、これは上記実施形態１のシフトレジスタ回路１０１におけるクロック信号制御回路ＣＲＬi（ｉは１〜ｎの整数），ＣＲＬxに代えて、クロック信号ＣＬＫとともに初期化信号ＩＮＩＴを受けるクロック信号制御回路ＣＲＬ'i（ｉは１〜ｎの整数），ＣＲＬ'xを備え、該初期化信号ＩＮＩＴにより、各クロック信号制御回路ＣＲＬ'i，ＣＲＬ'xを、セット信号ＳＥＴ、リセット信号ＲＳＥＴの状態に拘わらず全てのラッチ回路にクロック信号が供給される状態とするようにしたものである。

　ここで上記クロック信号制御回路ＣＲＬ'iは、上記実施形態１のシフトレジスタ回路１０１におけるクロック信号制御回路ＣＲＬi（図４参照）を構成するインバータ１２に代えて、ＮＡＮＤ回路（否定論理積回路）１２ａを備えたものである。つまり、上記クロック信号制御回路ＣＲＬ'iは、図１９に示すように、フリップフロップ回路７とＮＡＮＤゲート８とインバータ９とからなり、該フリップフロップ回路７は、２個のＮＯＲゲート１０，１１の入出力を相互に接続してなるＲＳフリップフロップ回路を含む構成となっており、ＮＯＲゲート１０の他方の入力にセット端子ＳＥＴを接続し、ＮＯＲゲート１１の他方の入力にリセット端子ＲＥＳＥＴを接続している。そして、ＮＯＲゲート１０の出力と上記初期化信号ＩＮＩＴとが上記ＮＡＮＤ回路１２ａの入力に接続されており、該ＮＯＲゲート１０の出力から該ＮＡＮＤ回路１２ａを介してブロック選択信号ＳＢiを得るようになっている。ここで上記初期化信号ＩＮＩＴは、負論理信号ＩＮＩＴバーとなっている。また上記付加クロック信号制御回路ＣＲＬ'xも上記クロック信号制御回路ＣＲＬ'iと同一構成となっている。

　このような構成の実施形態６では、少なくとも電源投入時に、全てのクロック信号制御回路ＣＲＬ'i（ｉは１〜ｎの整数），ＣＲＬ'xに初期化信号（この場合には負論理信号）を入力することで、上記フリップフロップ７がセットあるいはリセットの状態であるかに拘わらず、全てのラッチ回路にクロック信号が供給されるようにすることができる。

　従って、この状態でパルス信号（スタート信号ＳＴ）を走査することにより、１走査期間後には、全てのラッチ回路の出力は非アクティブ状態となる。その結果、以降の走査期間においても、上述のような誤動作（シフトレジスタ回路の走査不能）を防止することができる。

　なお、この実施形態６の構成では、上記前述の実施形態５の構成とは異なり、各ラッチ回路としては通常の構成のものを用いることができ、このため、実施形態５に対して、動作速度の点で不利になることがないというメリットがある。

　また、上記実施形態５ではラッチ回路にのみ初期化信号を入力するようにし、上記実施形態６ではクロック信号制御回路にのみ初期化信号を入力するようにしているが、初期化信号はラッチ回路及びクロック信号制御回路の両方に入力し、該初期化信号の入力により全てのラッチ回路の出力が非アクティブとなり、かつ該初期化信号の入力により全てのクロック信号制御回路が、対応するラッチ回路にクロック信号を供給する状態となるようにしてもよい。

　（実施形態７）
　図２０は本発明の実施形態７による画像表示装置を説明するための図である。この実施形態７の画像表示装置は、図８に示す従来の液晶表示装置におけるデータ信号線駆動回路３２のシフトレジスタ回路３４を、上記実施形態５あるいは６のシフトレジスタ回路と同一構成としたものである。そして、この実施形態７の画像表示装置では、上記初期化信号ＩＮＩＴとして、図２０に示す波形例のものを用いている。この波形の初期化信号ＩＮＩＴは、電源投入後の最初の１水平走査期間だけ、アクティブ（ローレベル）となる負論理の初期化信号である。

　このような初期化信号を入力することにより、電源投入後の最初の１水平走査期間内には、シフトレジスタ回路における全てのラッチ回路の出力を非アクティブ状態にすることができ、これにより、シフトレジスタ回路は、電源投入後の最初の１水平走査期間以降、電源を遮断するまで、正常に動作することとなる。

　なお、この実施形態７では、上記実施形態５または６のシフトレジスタ回路の構成をデータ信号線駆動回路３２に適用した場合を示したが、このシフトレジスタ回路の構成を、上記液晶表示装置における走査信号線駆動回路３３のシフトレジスタ回路３５に適用することもでき、この場合、初期化信号ＩＮＩＴを、電源投入後の最初の１垂直走査期間だけ、アクティブ（ローレベル）となる負論理の初期化信号とすることで、上記実施形態７と同様の作用効果を得ることができる。

　（実施形態８）
　図２１は本発明の実施形態８による画像表示装置を説明するための図である。この実施形態８の画像表示装置は、図８に示す従来の液晶表示装置におけるデータ信号線駆動回路３２のシフトレジスタ回路３４を、上記実施形態５あるいは６のシフトレジスタ回路と同一構成としたものである。そして、この実施形態８の画像表示装置では、上記初期化信号ＩＮＩＴとして、図２１に示す波形例のものを用いている。この波形の初期化信号ＩＮＩＴは、垂直走査期間が経過する毎に垂直走査帰線期間における最初の１水平走査期間だけ、アクティブ（ローレベル）となる負論理の初期化信号である。

　このような初期化信号を入力することにより、垂直走査帰線期間における最初の１水平走査期間内にシフトレジスタ回路における全てのラッチ回路の出力を非アクティブ状態にすることができ、シフトレジスタ回路は、電源投入後は実質的に正常な動作をすることとなる。

　このように、電源投入時のみでなく、垂直走査期間毎に初期化信号をシフトレジスタ回路に入力する構成では、上記実施形態７のように電源投入時に初期化信号をシフトレジスタ回路に入力する構成で必要となる電源投入を検出する機構を備える必要がないので、シフトレジスタ回路の外部の構成が簡略化される。

　なお、この実施形態８では、上記実施形態５または６のシフトレジスタ回路の構成をデータ信号線駆動回路に適用した場合の例を示したが、上記実施形態５のシフトレジスタ回路の構成は、上記液晶表示装置における走査信号線駆動回路３３に適用することもでき、この場合も、上記実施形態８と同様の作用効果を得ることができる。

　（実施形態９）
　図２２は本発明の実施形態９による画像表示装置を説明するための図である。この実施形態９の画像表示装置は、図８に示す従来の液晶表示装置におけるシフトレジスタ回路３４，３５を、上記実施形態５あるいは６のシフトレジスタ回路と同一構成としたものである。そして、この実施形態９の画像表示装置では、垂直走査のスタートパルス（走査開始信号）ＳＰＧを、水平走査の初期化信号ＩＮＩＴとしても利用するものである。

　このとき、上記負論理の初期化信号ＩＮＩＴの立ち下がりタイミングｔ0は、垂直走査のクロック信号ＣＫＧの立ち上がり（または立ち下がり）タイミングｔ1よりも前で、かつ初期化信号ＩＮＩＴの立ち上がりタイミングｔ3は、垂直走査のクロック信号ＣＫＧの立ち下がり（または立ち上がり）タイミングｔ2よりも後にしている。

　これは、実施形態７において全てのラッチ回路の内部ノードを非アクティブ状態にするには、初期化信号が１水平走査期間（すなわち、走査信号線駆動回路のクロック信号ＣＧＫの半周期分）にわたって入力され続ける必要があるからである。

　このような初期化信号を入力することにより、１水平走査期間内に全てのラッチ回路の出力を非アクティブ状態にすることができ、シフトレジスタ回路は、電源投入後は実質的に正常な動作をすることとなる。

　また、このように、垂直走査の開始信号ＳＰＧを初期化信号として用いることは、上記実施形態７のように電源投入を検出する機構を備える必要がないとともに、上記実施形態７，８のように初期化信号を新たに生成する必要もないので、シフトレジスタ回路の外部の構成がより簡略化される。

本発明の実施形態１によるシフトレジスタ回路の概略構成を示すブロック図である。 上記実施形態１のシフトレジスタ回路の詳細な構成を示すブロック図である。 上記実施形態１のシフトレジスタ回路を構成するラッチ回路の構成を示すブロック図である。 上記実施形態１のシフトレジスタ回路を構成するクロック信号制御回路の構成を示すブロック図である。 上記実施形態１のシフトレジスタ回路の動作を説明するための信号波形を示す図である。 本発明の実施形態２によるシフトレジスタ回路の詳細な構成を示すブロック図である。 上記実施形態１及び２のシフトレジスタ回路のトランジスタとして、採用される多結晶シリコン薄膜トランジスタの構造を示す縦断面図である。 従来及び本発明の実施形態３のアクティブマトリクス型の画像表示装置の概略構成を説明するためのブロック図である。 従来の画像表示装置のデータ信号線駆動回路の構成を示すブロック図である。 従来の画像表示装置のデータ信号線駆動回路の構成を示すブロック図である。 アクティブマトリクス型の画像表示装置における液晶パネルの画素の構成を示す図である。 従来の画像表示装置のデータ信号線駆動回路や走査信号線駆動回路に採用されているシフトレジスタ回路の具体的な構成を示すブロック図である。 従来のシフトレジスタ回路におけるラッチ回路の構成を示すブロック図である。 従来及び本発明の実施形態４によるアクティブマトリクス型の画像表示装置の概略構成を説明するためのブロック図である。 実施形態５〜９に共通する発明の基本原理を説明するための図である。 本発明の実施形態５によるシフトレジスタ回路の構成を示すブロック図である。 上記実施形態５のシフトレジスタ回路を構成する回路ブロックにおける隣接する２段のラッチ回路ＬＴ'j，ＬＴ'j+1の構成を示す図である。 本発明の実施形態６によるシフトレジスタ回路の構成を示すブロック図である。 上記実施形態６のシフトレジスタ回路を構成するクロック信号制御回路の詳細な構成を示す図である。 本発明の実施形態７による画像表示装置における、初期化信号の波形例を示す図である。 本発明の実施形態８による画像表示装置における、初期化信号の波形例を示す図である。 本発明の実施形態９による画像表示装置における、初期化信号の波形例を示す図である。

符号の説明

　３２　　データ信号線駆動回路
　３３　　走査信号線駆動回路
　３４　　シフトレジスタ
　３５　　シフトレジスタ
　１０１，１０２，１０５，１０６　シフトレジスタ回路
　ＢＬＫ1，ＢＬＫ2，ＢＬＫn，ＢＬＫx　回路ブロック
　ＬＴ1，ＬＴ2，ＬＴj，ＬＴj+1，ＬＴm，ＬＴ’j，ＬＴ’j+1　ラッチ回路
　ＣＲＬ1，ＣＲＬ2，ＣＲＬi，ＣＲＬn，ＣＲＬx，ＣＲＬ’i　クロック信号制御回路
　ＣＬＫ　クロック信号
　ＩＮＩＴ　初期化信号

Claims (12)

1. 　クロック信号に基づいて入力信号に応じた信号を出力するラッチ回路を複数直列に接続してなるラッチ回路群を有し、デジタル信号を該クロック信号に同期して順次転送するシフトレジスタ回路であって、
   　該ラッチ回路群を、連続する所定数のラッチ回路に対応する複数の回路ブロックに分割した構成とし、該各回路ブロック毎に、該各回路ブロック内のラッチ回路へのクロック信号の供給を制御するクロック信号制御回路を備え、該クロック信号制御回路のうち所定のものを、これに対応する回路ブロックの前段及び後段側の回路ブロック内のラッチ回路の出力信号によって該クロック信号の供給制御を行う構成とし、
   　前記所定のクロック信号制御回路はそれぞれ、対応する回路ブロックの前段のブロック内の最終段以前のラッチ回路の出力信号によって、該対応する回路ブロック内の各ラッチ回路へのクロック信号の供給を開始し、該対応する回路ブロックの次段の回路ブロック内の第２段目以降のラッチ回路の出力信号によって、該対応する回路ブロック内のラッチ回路へのクロック信号の供給を停止するものであり、
   　前記各ラッチ回路は、入力されるスタート信号をラッチして、供給されるクロック信号の立ち上がりまたは立ち下りによって、前記クロック信号の１周期の期間にわたってアクティブ状態の信号を、前段のラッチ回路の出力信号に対して前記クロック信号の半周期だけずれた状態で出力することにより、該スタート信号を転送する、シフトレジスタ回路。
2. 　請求項１記載のシフトレジスタ回路において、
   　前記各ラッチ回路を構成するトランジスタ素子は、多結晶シリコンを構成材料とする薄膜トランジスタであるシフトレジスタ回路。
3. 　請求項１または２に記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
   　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
   　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものである画像表示装置。
4. 　請求項１または２に記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
   　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
   　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものである画像表示装置。
5. 　請求項３または４記載の画像表示装置において、
   　前記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、該駆動回路を構成する回路素子として、前記液晶パネルを構成する基板上に画素を構成する素子とともに形成された素子を有するものである画像表示装置。
6. 　請求項１記載のシフトレジスタ回路において、
   　前記各ラッチ回路は、外部より入力される初期化信号によりその出力が非アクティブとなるよう構成されているシフトレジスタ回路。
7. 　請求項６記載のシフトレジスタ回路において、
   　前記ラッチ回路は、１個の同期型ＮＡＮＤ回路または同期型ＮＯＲ回路を備え、該同期型ＮＡＮＤ回路または同期型ＮＯＲ回路に前記初期化信号が入力されるようになっているシフトレジスタ回路。
8. 　請求項６記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
   　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
   　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、
   　該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものであり、
   　前記初期化信号は、本画像表示装置の電源投入時に該シフトレジスタ回路内に入力されるようになっている画像表示装置。
9. 　請求項６記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
   　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
   　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、
   　該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものであり、
   　前記初期化信号は、本画像表示装置の電源投入時に該シフトレジスタ回路内に入力されるようになっている画像表示装置。
10. 　請求項６記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
    　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
    　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、
    　該データ信号線駆動回路は、該シフトレジスタ回路を、映像データを取り込むためのサンプリング信号を各データ信号線に対応させて順次シフトする回路として含むものであり、
    　前記初期化信号は、垂直走査帰線期間毎に該シフトレジスタ回路内に入力されるようになっている画像表示装置。
11. 　請求項６記載のシフトレジスタ回路を用いたアクティブマトリクス型の画像表示装置であって、
    　マトリクス状に配置された複数の画素、該画素の各列に対応して設けられた複数のデータ信号線、及び該画素の各行に対応して設けられた複数の走査信号線を有し、該走査信号線から供給される走査信号に同期して、該データ信号線から該画素に画像表示のための映像データが供給される液晶パネルを備えるとともに、
    　該複数のデータ信号線に所定のタイミング信号に同期して順次該映像データを出力するデータ信号線駆動回路と、該複数の走査信号線に所定のタイミング信号に同期して順次該走査信号を出力する走査信号線駆動回路とを備え、
    　該走査信号線駆動回路は、該シフトレジスタ回路を、該走査信号を各走査信号線に対応させて順次シフトする回路として含むものであり、
    　前記初期化信号は、垂直走査帰線期間毎に該シフトレジスタ回路内に入力されるようになっている画像表示装置。
12. 　請求項１０または１１記載の画像表示装置において、
    　前記初期化信号として、前記走査信号線駆動回路の走査開始信号を用いる画像表示装置。

Images