JP2004085927A - 表示駆動回路及び表示装置 - Google Patents
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Abstract
【課題】階調データの供給に伴う消費電力を削減することができる表示駆動回路及び表示装置を提供する。
【解決手段】データ入力制御回路５０を基準に右側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第ＭのＳＲブロックＢＬＫ１〜ＢＬＫＭと、左側の領域に配置され、第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のＳＲブロックＢＬＫＭ＋１〜ＢＬＫＭ＋Ｎを含む。第１〜第（Ｍ＋Ｎ）のＳＲブロックＢＬＫ１〜ＢＬＫＭ＋Ｎは、各ＳＲブロックにおいてシフトされるデータイネーブル信号に基づきマスク制御される第１〜第（Ｍ＋Ｎ）の階調データを保持する。第１〜第Ｍの階調データは、第１〜第Ｍのデータマスク回路５２１〜５２Ｍの順にマスクを非解除状態に設定される。第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データは、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路５２Ｍ＋１〜５２Ｍ＋Ｎの順にマスクを解除状態に設定される。
【選択図】 図５
【解決手段】データ入力制御回路５０を基準に右側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第ＭのＳＲブロックＢＬＫ１〜ＢＬＫＭと、左側の領域に配置され、第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のＳＲブロックＢＬＫＭ＋１〜ＢＬＫＭ＋Ｎを含む。第１〜第（Ｍ＋Ｎ）のＳＲブロックＢＬＫ１〜ＢＬＫＭ＋Ｎは、各ＳＲブロックにおいてシフトされるデータイネーブル信号に基づきマスク制御される第１〜第（Ｍ＋Ｎ）の階調データを保持する。第１〜第Ｍの階調データは、第１〜第Ｍのデータマスク回路５２１〜５２Ｍの順にマスクを非解除状態に設定される。第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データは、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路５２Ｍ＋１〜５２Ｍ＋Ｎの順にマスクを解除状態に設定される。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、表示駆動回路及び表示装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶パネル（広義には、表示パネル）では、階調表示によりカラー表現が行われる。そのため液晶パネルの信号電極を駆動する信号ドライバ（広義には、表示駆動回路）は、信号電極に対応する信号電極駆動回路を有する。各信号電極駆動回路は、対応するラッチに保持された階調データに応じた駆動電圧を出力する。
【０００３】
ところで一般に、信号ドライバは、駆動対象の表示パネルの信号電極数が多い。したがって、表示パネルの縁に効率的に実装できるように、信号ドライバは信号電極の配列方向を長辺方向とし、該配列方向と交差する方向を短辺方向となるようにレイアウトされ、回路が形成される。このため、階調データを供給する階調バスは、信号ドライバの長辺方向に長くなり、階調バスの負荷が増大する。したがって、階調バスの駆動に伴う電力消費が大きくなる。
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調データの供給に伴う消費電力を削減することができる表示駆動回路及び表示装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給される階調データに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）の階調データを出力する第１〜第（Ｍ＋Ｎ）のデータマスク回路と、前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記データ入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第１〜第Ｍの階調データを保持し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタブロックからのデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、前記第１〜第Ｍのデータマスク回路は、前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データのマスクを解除状態に設定する表示駆動回路に関係する。
【０００６】
本発明においては、データ入力制御回路により入力制御が行われる階調データが各シフトレジスタブロックに取り込まれる。
【０００７】
この場合に、データ入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのデータマスク回路を、第１〜第Ｍのデータマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対する階調データの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【０００８】
一方、データ入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路を、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順にマスクを解除状態に設定することにより、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次階調データを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【０００９】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）の階調データのマスク制御を行うための第１〜第（Ｍ＋Ｎ）のデータマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のデータマスク制御回路を含み、第ａ（１≦ａ≦Ｍ、ａは整数）のデータマスク制御回路は、前記第ａのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ａのデータマスク制御信号を生成し、第ｂ（Ｍ＋１≦ｂ≦Ｍ＋Ｎ、ｂは整数）のデータマスク制御回路は、前記第（ｂ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｂのデータマスク制御信号を生成することができる。
【００１０】
本発明によれば、順次シフトされるデータイネーブル信号を用いてデータマスク制御信号を生成することができるので、不要な電力消費を削減する表示駆動回路を簡素な回路構成で実現することができる。
【００１１】
また本発明に係る表示駆動回路は、第ｃ（１≦ｃ≦Ｍ＋Ｎ、ｃは整数）のシフトレジスタブロックは、所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、前記第ｃのデータマスク制御回路は、前記シフト信号のレベルに応じて、前記第ｃのデータマスク制御信号を生成することができる。
【００１２】
本発明によれば、実装状態に応じて最適な配線長を得ることができるシフト方向の制御が可能であって、かつ不要な電力消費を削減する表示駆動回路を提供することができる。
【００１３】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給され前記データイネーブル信号のシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給されるクロックに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、前記クロック入力制御回路を基準に前記第１の方向側の領域に配置され、前記第１〜第Ｍのクロックに基づいて前記データイネーブル信号をシフトし、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、前記クロック入力制御回路を基準に前記第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいて前記データイネーブル信号をシフトし、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定することができる。
【００１４】
本発明によれば、データイネーブル信号のシフトタイミングを規定し、かつ各シフトレジスタブロックに供給されるクロックについても、上述の階調データと同様にマスク制御を行うようにしたので、表示駆動回路における階調データの取り込みの際の不要な電力消費を大幅に削減することができる。
【００１５】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）のクロックをマスク制御するための第１〜第（Ｍ＋Ｎ）のクロックマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のクロックマスク制御回路を含み、第ｄ（１≦ｄ≦Ｍ、ｄは整数）のクロックマスク制御回路は、前記第ｄのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｄのクロックマスク制御信号を生成し、第ｅ（Ｍ＋１≦ｅ≦Ｍ＋Ｎ、ｅは整数）のクロックマスク制御回路は、前記第（ｅ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｅのクロックマスク制御信号を生成することができる。
【００１６】
本発明によれば、順次シフトされるデータイネーブル信号を用いてクロックマスク制御信号を生成することができるので、不要な電力消費を削減する表示駆動回路を簡素な回路構成で実現することができる。
【００１７】
また本発明に係る表示駆動回路は、第ｆ（１≦ｆ≦Ｍ＋Ｎ、ｆは正の整数）のシフトレジスタブロックは、所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、前記第１の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、前記第２の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、前記第ｆのクロックマスク制御回路は、前記シフト信号のレベルに応じて、前記第ｆのクロックマスク制御信号を生成することができる。
【００１８】
本発明によれば、実装状態に応じて最適な配線長を得ることができるシフト方向の制御が可能であって、かつ不要な電力消費を削減する表示駆動回路を提供することができる。
【００１９】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路と、前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記クロック入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタからのデータイネーブル信号を前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定する表示駆動回路に関係する。
【００２０】
本発明においては、クロック入力制御回路により入力制御が行われるクロックが各シフトレジスタブロックに供給される。
【００２１】
この場合に、クロック入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのクロックマスク回路を、第１〜第Ｍのクロックマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対するクロックの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみクロックを供給すればよいので不要な電力消費を削減することができる。
【００２２】
一方、クロック入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路を、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順にマスクを解除状態に設定することにより、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次クロックを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみクロックを供給すればよいので不要な電力を削減することができる。
【００２３】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第Ｍのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｍの階調データを出力する第１〜第Ｍのデータマスク回路と、前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｍのデータマスク回路によりマスク制御された第１〜第Ｍの階調データを該データイネーブル信号に基づいて保持し、前記第１〜第Ｍのデータマスク回路は、前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定する表示駆動回路に関係する。
【００２４】
本発明においては、データ入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのデータマスク回路を、第１〜第Ｍのデータマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対する階調データの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【００２５】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第Ｎのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｎの階調データを出力する第１〜第Ｎのデータマスク回路と、前記データ入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｎのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｎのデータマスク回路によりマスク制御された第１〜第Ｎの階調データを該データイネーブル信号に基づいて保持し、前記第１〜第Ｎのデータマスク回路は、前記第２の方向に沿って第１〜第Ｎのデータマスク回路の順に接続され、前記第１〜第Ｎのデータマスク回路の順に前記第１〜第Ｎの階調データのマスクを解除状態に設定する表示駆動回路に関係する。
【００２６】
本発明においては、データ入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｎのデータマスク回路を、第１〜第Ｎのデータマスク回路の順にマスクを解除状態に設定することにより、第１〜第Ｎのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｎの階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次階調データを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【００２７】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第Ｍのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った第１〜第Ｍのクロックを出力する第１〜第Ｍのクロックマスク回路と、前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして該第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定する表示駆動回路に関係する。
【００２８】
本発明においては、クロック入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのクロックマスク回路を、第１〜第Ｍのクロックマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対するクロックの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングに対応してクロックを供給すればよいので不要な電力消費を削減することができる。
【００２９】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第Ｎのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第Ｎのクロックを出力する第１〜第Ｎのクロックマスク回路と、前記クロック入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｎのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｎのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｎの階調データを保持し、前記第１〜第Ｎのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｎのクロックマスク回路の順に接続され、前記第１〜第Ｎのクロックマスク回路の順に前記第１〜第Ｎのクロックのマスクを解除状態に設定する表示駆動回路に関係する。
【００３０】
本発明においては、クロック入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｎのクロックマスク回路を、第１〜第Ｎのクロックマスク回路の順にマスクを解除状態に設定することにより、第１〜第Ｎのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｎの階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次クロックを駆動していくことができる。すなわち、階調データの供給に必要なタイミングに対応してクロックを供給すればよいので不要な電力消費を削減することができる。
【００３１】
また本発明に係る表示装置は、互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、前記走査電極を走査駆動する走査電極駆動回路と、階調データに基づいて、前記信号電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００３２】
また本発明に係る表示装置は、互いに交差する複数の走査電極及び複数の信号電極により特定される画素を含む表示パネルと、前記走査電極を走査駆動する走査電極駆動回路と、階調データに基づいて、前記信号電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００３３】
本発明によれば、大幅に低消費電力化を図る表示装置を提供することができる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３５】
１． 液晶装置
図１に、液晶装置の構成の概要を示す。
【００３６】
液晶装置（広義には、電気光学装置、表示装置）１０は、液晶パネル（広義には、表示パネル）２０を含む。
【００３７】
液晶パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる第１〜第Ａ（Ａは２以上の整数）の走査電極（ゲートライン）Ｇ１〜ＧＡと、Ｘ方向に複数配列されそれぞれＹ方向に伸びる第１〜第Ｂ（Ｂは２以上の整数）の信号電極（ソースライン）Ｓ１〜ＳＢとが配置されている。
【００３８】
第ｋ（１≦ｋ≦Ａ、ｋは整数）の走査電極Ｇｋと第ｊ（１≦ｊ≦Ｂ、ｊは整数）の信号電極Ｓｊとの交差位置に対応して、画素（画素領域）が配置される。該画素は、ＴＦＴ（広義には、画素スイッチ素子）２２ｊｋを含む。
【００３９】
ＴＦＴ２２ｊｋのゲート電極は、第ｋの走査電極Ｇｋに接続されている。ＴＦＴ２２ｊｋのソース電極は、第ｊの信号電極Ｓｊに接続されている。ＴＦＴ２２ｊｋのドレイン電極は、液晶容量（広義には液晶素子）２４ｊｋの画素電極２６ｊｋに接続されている。
【００４０】
液晶容量２４ｊｋにおいては、画素電極２６ｊｋに対向する対向電極２８ｊｋとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｊｋには、対向電極電圧Ｖｃｏｍが供給される。
【００４１】
液晶装置１０は、信号ドライバ３０を含むことができる。信号ドライバ３０として、以下の実施形態における表示駆動回路を適用することができる。信号ドライバ３０は、階調データに基づいて、液晶パネル２０の第１〜第Ｂの信号電極Ｓ１〜ＳＢを駆動する。
【００４２】
液晶装置１０は、走査ドライバ３２を含むことができる。走査ドライバ３２は、一垂直走査期間内に、液晶パネル２０の第１〜第Ａの走査電極Ｇ１〜ＧＡを順次駆動する。
【００４３】
液晶装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバ３２に対して供給する。
【００４４】
液晶装置１０は、図示しないコモン電極駆動回路を含むことができる。コモン電極駆動回路は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを液晶パネル２０の対向電極に出力する。
【００４５】
液晶装置１０は、ＬＣＤコントローラ３６を含むことができる。ＬＣＤコントローラ３６は、図示しない中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバ３０、走査ドライバ３２、電源回路３４を制御する。例えば、ＬＣＤコントローラ３６は、信号ドライバ３０及び走査ドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。
【００４６】
また液晶装置１０には、例えば図示しないホストから画素単位でＲＧＢ各色６ビットの計１８ビットの階調データが順次入力される。信号ドライバ３０は、該階調データをラッチして第１〜第Ｂの信号電極Ｓ１〜ＳＢを駆動する。
【００４７】
なお、ここでは液晶装置１０はＴＦＴ型液晶装置して説明したが、液晶装置１０が単純マトリクス型液晶装置であってもよい。
【００４８】
また図１では、液晶装置１０に走査ドライバ３２、電源回路３４、コモン電極駆動回路又はＬＣＤコントローラ３６を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００４９】
また、少なくとも信号ドライバ３０を、液晶パネル２０のガラス基板上に形成することも可能である。すなわち、液晶パネル２０の上述した画素が形成される画素形成領域と信号ドライバ３０とが同一ガラス基板上に形成されるようにしてもよい。また、図２に示すように、走査ドライバ３２を、信号ドライバ３０と共に該ガラス基板上に設けてもよい。
【００５０】
２． 信号ドライバ
次に、図１又は図２に示した信号ドライバ３０について説明する。
【００５１】
図３に、信号ドライバ３０の構成の概要を示す。
【００５２】
信号ドライバ３０は、シフトレジスタ部４０、ラインラッチ回路４２、ＤＡＣ回路４４、信号電極駆動回路４６を含む。
【００５３】
シフトレジスタ部４０には、階調データＤＡＴＡがシリアルに入力される。より具体的には、階調データＤＡＴＡは、クロックＣＬＫに同期してシフトするデータイネーブル信号ＥＩＯに基づいて取り込まれる。この結果、シフトレジスタ部４０には、例えば一水平走査期間に対応する階調データが取り込まれる。
【００５４】
図３においてシフトレジスタ部４０に入力されるシフト信号ＳＨＬは、シフトレジスタのシフト方向を規定する信号である。すなわち、シフトレジスタ部４０は、シフト信号ＳＨＬのレベルに応じてシフト方向が切り替えられるようになっている。したがって、信号ドライバ３０の実装状態に応じて、信号ドライバ３０と駆動対象となるＬＣＤパネル２０の信号電極との位置関係が変化する場合に、シフト信号ＳＨＬのレベルを変更することで、両者を接続する配線の長さを最適化することができる。またシフトレジスタ部４０に入力されるリセット信号ＸＲＥＳは、内部の各回路を初期化する信号である。更に水平同期信号Ｈｓｙｎｃは、水平走査タイミングを規定する信号である。例えば水平同期信号Ｈｓｙｎｃを用いることで、水平走査周期で行われるシフトされるシフトレジスタ内の状態を初期化することができる。
【００５５】
ラインラッチ回路４２は、ラッチパルス信号ＬＰにより、シフトレジスタ部４０に取り込まれた階調データをラッチする。
【００５６】
ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路４４は、ラインラッチ回路４２にラッチされた階調データに対応した駆動電圧を信号電極ごとに生成する。このようなＤＡＣ回路４４は、例えば信号電極単位で、ラインラッチ回路４２にラッチされた階調データを読み出し、多値の駆動電圧の中から階調データのデコード結果に対応する駆動電圧を選択する。
【００５７】
信号電極駆動回路４６は、第１〜第Ｂの信号電極Ｓ１〜ＳＢそれぞれに対応して、ボルテージフォロワ接続されたオペアンプ回路を含む。そして、各信号電極は、ＤＡＣ回路４４で生成された駆動電圧が入力される該オペアンプ回路により駆動される。
【００５８】
ところで信号ドライバ３０は、駆動すべき信号電極の数が多い。したがって、図４（Ａ）に示すように、信号ドライバ３０の形状は信号電極の配列方向に長く、該配列方向と交差する方向に短くなることが一般的である。このような信号ドライバ３０では、階調データを供給するための階調バスは信号ドライバ３０の長辺方向に長くならざるを得ない。例えば各信号電極への配線長の差を小さくしたり、各種制御に必要な制御回路が中央部に設けられたりするため、図４（Ｂ）に示すように信号ドライバ３０の中央部付近から階調バスを各信号電極に向けて配線することが行われる。しかし、この場合でも信号電極数の増加により、信号ドライバの長辺方向に長くなる傾向は変わらない。
【００５９】
このように負荷が重い階調バスの駆動には、電力消費が多く、携帯機器等に搭載される場合に問題となっている。また、高精細プロセス等によりパッドピッチや配線ピッチが狭くなったとしても、表示パネルの大きさは大きくなる傾向にあるため、階調バスの駆動に伴う電力消費を大幅に削減することができない。
【００６０】
そこで信号ドライバ３０に適用される表示駆動回路は、シリアルに入力される階調データを階調バスに供給する場合に、不要な部分の駆動を行わないようにすることで、無駄な電力消費を削減することができる。
【００６１】
図５に、信号ドライバに適用される表示駆動回路のシフトレジスタ部の構成の概要を示す。
【００６２】
なおここでは、各回路の接続関係に加えて、レイアウト配置も模式的に示している。すなわち図５では、シフトレジスタ部４０は、信号電極の配列方向である信号ドライバの長辺方向に沿って形成されている状態を示している。
【００６３】
シフトレジスタ部４０は、複数画素単位に分割されたシフトレジスタ（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：以下、ＳＲと略す。）ブロックＢＬＫ１〜ＢＬＫＭ＋Ｎ（Ｍ、Ｎは正の整数）を含む。以下では説明を簡略化するために、シフトレジスタ部４０の各ＳＲブロックは４画素単位に分割されているものとし、シフトレジスタ部４０はＳＲブロックＢＬＫ１〜ＢＬＫ８（すなわちＭ＝Ｎ＝４）を含むものとする。例えばＳＲブロックＢＬＫ１は、１画素当たり１８ビットからなる階調データ（例えばＤ０１）を４画素分（Ｄ０１〜Ｄ３１）ラッチして出力することを意味している。
【００６４】
シフトレジスタ部４０に取り込まれる階調データは、データ入力制御回路５０により入力制御される。データ入力制御回路５０は、一水平走査期間が開始されると、例えば画素単位でシリアルに入力される階調データをＳＲブロックＢＬＫ１〜ＢＬＫ８に順次供給し、一水平走査期間分の階調データの取り込みが終了するとＳＲブロックＢＬＫ１〜ＢＬＫ８への階調データの出力を固定して無駄な電力消費を抑える。このようなデータ入力制御回路５０は、信号ドライバ３０の長辺方向について、ほぼ中央部に配置される。
【００６５】
すなわち、ＳＲブロックＢＬＫ１〜ＢＬＫ４（すなわちＭ＝４）は、データ入力制御回路５０を基準として右（広義には第１の方向）側の領域に配置されている。ＳＲブロックＢＬＫ５〜ＢＬＫ８（すなわちＮ＝４）は、データ入力制御回路５０を基準として左（広義には第１の方向と反対の第２の方向）側の領域に配置されている。
【００６６】
信号ドライバ３０の長辺方向について、ほぼ中央部から入力されたデータイネーブル信号ＥＩＯは、データイネーブル信号ＥＩＯ０としてＳＲブロックＢＬＫ１に入力される。
【００６７】
ＳＲブロックＢＬＫｉ（１≦ｉ≦８）は、データイネーブル信号ＥＩＯｉ−１（第（ｉ−１）のデータイネーブル信号）をクロックＣＬＫに同期してシフトし、左方向に隣接して配置されたＳＲブロックＢＬＫｉ＋１に出力する。ＳＲブロックＢＬＫｉからシフト出力されるデータイネーブル信号は、データイネーブル信号ＥＩＯｉ（第ｉのデータイネーブル信号）として出力される。
【００６８】
ＳＲブロックＢＬＫｉは、第ｉのデータイネーブル信号ＥＩＯｉ及び内部で第ｉのデータイネーブル信号ＥＩＯｉがシフトされたデータイネーブル信号に基づいて第ｉの階調データＤＡＴＡｉをラッチする。例えばＳＲブロックＢＬＫ１では、クロックＣＬＫに同期して第０のデータイネーブル信号ＥＩＯ０をシフトすると共に、各シフトタイミングに同期してシリアルに入力される第１の階調データＤＡＴＡ１を各データイネーブル信号に基づいてラッチする。こうすることで、ＳＲブロックＢＬＫ１は、４画素分の階調データをラッチすることができる。なおＳＲブロックＢＬＫ１は、クロックＣＬＫの次のタイミングで第１のデータイネーブル信号ＥＩＯ１をシフト出力することになる。
【００６９】
なお、ＳＲブロックＢＬＫ８からシフト出力された第８のデータイネーブル信号ＥＩＯ８は、データ入力制御回路５０に入力される。こうすることでデータ入力制御回路５０は、第０のデータイネーブル信号ＥＩＯ０に同期してＳＲブロックＢＬＫ１に第１の階調データＤＡＴＡ１を出力させて階調データの供給を開始し、第８のデータイネーブル信号ＥＩＯ８に基づいて階調データの供給を終了させることができる。したがって、ＳＲブロックＢＬＫ１〜ＢＬＫ８に取り込まれる第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８が入力されるときの階調データを出力し、それ以外の階調データの取り込みが行われない期間では階調データの出力を固定することで、階調データの不要な駆動を削除し、電力消費を削減することができる。
【００７０】
またシフトレジスタ部４０は、ＳＲブロックＢＬＫ１〜ＢＬＫ８それぞれに対応して第１〜第８のデータマスク回路５２１〜５２８を含む。第１〜第４のデータマスク回路５２１〜５２４は、データ入力制御回路５０を基準として右側の領域に、右方向に第４のデータマスク回路５２４、第３のデータマスク回路５２３、・・・、第１のデータマスク回路５２１の順に接続されて配置されている。すなわち、第４のデータマスク回路５２４が出力する第４の階調データＤＡＴＡ４は、第３のデータマスク回路５２３に入力される。第３のデータマスク回路５２３が出力する第３の階調データＤＡＴＡ３は、第２のデータマスク回路５２２に入力される。第２のデータマスク回路５２２が出力する第２の階調データＤＡＴＡ２は、第１のデータマスク回路５２１に入力される。
【００７１】
また第５〜第８のデータマスク回路５２５〜５２８は、データ入力制御回路５０を基準として左側の領域に、左方向に第５のデータマスク回路５２５、第６のデータマスク回路５２６、・・・、第８のデータマスク回路５２８の順に接続されて配置されている。すなわち、第５のデータマスク回路５２５が出力する第５の階調データＤＡＴＡ５は、第６のデータマスク回路５２６に入力される。第６のデータマスク回路５２６が出力する第６の階調データＤＡＴＡ６は、第７のデータマスク回路５２７に入力される。第７のデータマスク回路５２７が出力する第７の階調データＤＡＴＡ７は、第８のデータマスク回路５２８に入力される。
【００７２】
第１〜第８のデータマスク回路５２１〜５２８は、ＳＲブロックＢＬＫ１〜ＢＬＫ８に供給される階調データに対してマスク制御を行った第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８を出力する。ここで階調データに対するマスク制御とは、当該データマスク回路からの出力を固定する制御を行うことをいう。このようなマスク制御において、マスクの解除状態ではデータマスク回路からは入力された階調データがそのまま出力され、マスクの非解除状態ではデータマスク回路からの出力が論理レベル「Ｈ」又は「Ｌ」等に固定される。
【００７３】
図５において、データ入力制御回路５０から出力された階調データ（第０の階調データＤＡＴＡ０）は、第４のデータマスク回路５２４に入力される。第４のデータマスク回路５２４は、第０の階調データＤＡＴＡ０に対してマスク制御を行って第４の階調データＤＡＴＡ４を出力する。第４の階調データＤＡＴＡ４は、ＳＲブロックＢＬＫ４と第３のデータマスク回路５２３とに入力される。第４の階調データＤＡＴＡ４がＳＲブロックＢＬＫ４に入力された場合、第３のデータイネーブル信号ＥＩＯ３がシフト出力されているときに該階調データがラッチされる。一方、第３のデータマスク回路５２３は、第４の階調データＤＡＴＡ４に対してマスク制御を行って第３の階調データＤＡＴＡ３を生成する。第３の階調データＤＡＴＡ３は、ＳＲブロックＢＬＫ３と第２のデータマスク回路５２２とに入力される。
【００７４】
したがって、第４及び第３のデータマスク回路５２４、５２３のマスク制御タイミングを工夫することで、データ入力制御回路５０を介してシリアルに入力されるＳＲブロックＢＬＫ３への階調データを、第３のデータマスク回路５２３から第３の階調データＤＡＴＡ３として供給することができる。
【００７５】
第２及び第１のデータマスク回路５２２、５２１についても同様である。ただし、第１のデータマスク回路５２１で生成された第１の階調データＤＡＴＡ１は、ＳＲブロックＢＬＫ１にのみ供給される。
【００７６】
図５において、データ入力制御回路５０から出力された階調データ（第０の階調データＤＡＴＡ０）は、第５のデータマスク回路５２５に入力される。第５のデータマスク回路５２５は、第０の階調データＤＡＴＡ０に対してマスク制御を行って第５の階調データＤＡＴＡ５を出力する。第５の階調データＤＡＴＡ５は、ＳＲブロックＢＬＫ５と第６のデータマスク回路５２６とに入力される。第５の階調データＤＡＴＡ５がＳＲブロックＢＬＫ５に入力された場合、第４のデータイネーブル信号ＥＩＯ４がシフト出力されているときに該階調データがラッチされる。一方、第６のデータマスク回路５２６は、第５の階調データＤＡＴＡ５に対してマスク制御を行って第６の階調データＤＡＴＡ６を生成する。第６の階調データＤＡＴＡ６は、ＳＲブロックＢＬＫ６と第７のデータマスク回路５２７とに入力される。
【００７７】
第７及び第８のデータマスク回路５２７、５２８についても同様である。ただし、第８のデータマスク回路５２８で生成された第８の階調データＤＡＴＡ８は、ＳＲブロックＢＬＫ８にのみ供給される。
【００７８】
ところで、図５においては、データ入力制御回路５０を基準とした右側の領域では、左方向にシフトされるデータイネーブル信号に基づいてラッチされる第１〜第４の階調データは右方向に転送される。したがって、ＳＲブロックＢＬＫ１〜ＢＬＫ４については、データイネーブル信号のブロック単位のシフトタイミングに応じて、第１のデータマスク回路５２１、第２のデータマスク回路５２２、・・・、第４のデータマスク回路５２４の順にその出力である階調データのマスクを非解除状態にする（出力を固定する）ようにしている。これにより、階調データが供給される階調バスを、各ＳＲブロックのシフトタイミングを考慮して順次不要となった部分を駆動しなくて済み、駆動に伴う無駄な電力消費を大幅に抑えることができる。
【００７９】
また、データ入力制御回路５０を基準とした左側の領域では、左方向にシフトされるデータイネーブル信号に基づいてラッチされる第５〜第８の階調データは左方向に転送される。したがって、ＳＲブロックＢＬＫ５〜ＢＬＫ８については、データイネーブル信号のブロック単位のシフトタイミングに応じて、第５のデータマスク回路５２５、第６のデータマスク回路５２６、・・・、第８のデータマスク回路５２８の順にその出力である階調データのマスクを解除状態にするようにしている。これにより、階調データが供給される階調バスを、各ＳＲブロックのシフトタイミングを考慮して順次必要となった部分から駆動することで、駆動に伴う無駄な電力消費を大幅に抑えることができる。
【００８０】
なお、図５では階調データのマスク制御を行うことで低消費化を図るようにしていたが、信号電極の配列方向に配置され各ＳＲブロックに共通に接続される制御信号やその他のバスについても同様のマスク制御を行うことで低消費化を図ることができる。
【００８１】
以下では、構成についてより具体的に説明する。
【００８２】
２．１ 第１の実施形態
図６に、第１の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示す。
【００８３】
なお図６に示すシフトレジスタ部と同一部分には同一符号を付し、適宜説明を省略する。
【００８４】
第１の実施形態における表示駆動回路は、図３に示す信号ドライバに適用することができる。この場合、図６のシフトレジスタ部は図３のシフトレジスタ部４０に相当する。
【００８５】
図６においては、第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のデータマスク制御回路５４１〜５４８が設けられている。第１〜第８のデータマスク制御回路５４１〜５４８は、第１〜第８のデータマスク制御信号ＤＭ１〜ＤＭ８を生成する。第１〜第８のデータマスク回路５２１〜５２８は、第１〜第８のデータマスク制御信号ＤＭ１〜ＤＭ８に基づいて階調データのマスク制御を行って、第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８を出力する。
【００８６】
データ入力制御回路５０を基準として右側の領域では、ＳＲブロックを含む第１の系の第１〜第４の回路ブロックを形成することができる。またデータ入力制御回路５０を基準とした左側の領域では、ＳＲブロックを含む第２の系の第５〜第８の回路ブロックを形成することができる。第１及び第２の系では、上述したようにマスク制御方法が異なり、データマスク制御信号の生成方法が異なる。
【００８７】
２．１．１ 第１の系
図７に、第１の実施形態における第１の系の回路ブロックの構成の概要を示す。
【００８８】
ここでは、第ａ（１≦ａ≦Ｍ（＝４）、ａは整数）の回路ブロック６０ａを示す。第ａの回路ブロックは、ＳＲブロックＢＬＫａ、第ａのデータマスク回路５２ａ、第ａのデータマスク制御回路５４ａを含む。
【００８９】
第ａのデータマスク制御回路５４ａは、ＳＲブロックＢＬＫａからシフト出力されたデータイネーブル信号ＥＩＯａ（第ａのデータイネーブル信号）に基づいて第ａのデータマスク制御信号ＤＭａを生成する。
【００９０】
第ａのデータマスク回路５２ａは、第ａのデータマスク制御信号ＤＭａにより、第（ａ＋１）の階調データＤＡＴＡａ＋１に対しマスク制御を行った第ａの階調データＤＡＴＡａを生成する。
【００９１】
このような構成により、第１の系では、第１〜第４のデータマスク回路５２１〜５２４は、順次マスクの解除状態から非解除状態に設定することになる。
【００９２】
このようにマスク制御された第ａの階調データＤＡＴＡａは、ＳＲブロックＢＬＫａにおいて、第（ａ−１）のデータイネーブル信号ＥＩＯａ−１をシフトしたタイミングでラッチされる。そして、ＳＲブロックＢＬＫａから４画素分の階調データが読み出され、ラインラッチにラッチされる。その後、ラッチされた階調データに対応した駆動電圧が生成され、信号電極駆動回路から出力される。
【００９３】
２．１．２ 第２の系
図８に、第１の実施形態における第２の系の回路ブロックの構成の概要を示す。
【００９４】
ここでは、第ｂ（Ｍ＋１（＝５）≦ｂ≦Ｍ＋Ｎ（＝８）、ｂは整数）の回路ブロック６０ｂを示す。第ｂの回路ブロックは、ＳＲブロックＢＬＫｂ、第ｂのデータマスク回路５２ｂ、第ｂのデータマスク制御回路５４ｂを含む。
【００９５】
第ｂのデータマスク制御回路５４ｂは、ＳＲブロックＢＬＫｂ−１からシフト出力されたデータイネーブル信号ＥＩＯｂ−１（第（ｂ−１）のデータイネーブル信号）に基づいて第ｂのデータマスク制御信号ＤＭｂを生成する。
【００９６】
第ｂのデータマスク回路５２ｂは、第ｂのデータマスク制御信号ＤＭｂにより、第（ｂ−１）の階調データＤＡＴＡｂ−１に対しマスク制御を行った第ｂの階調データＤＡＴＡｂを生成する。
【００９７】
このような構成により、第２の系では、第５〜第８のデータマスク回路５２５〜５２８は、前段の階調データに対して順次マスクを非解除状態から解除状態に設定することになる。
【００９８】
このようにマスク制御された第ｂの階調データＤＡＴＡｂは、ＳＲブロックＢＬＫｂにおいて、第（ｂ−１）のデータイネーブル信号ＥＩＯｂ−１をシフトしたタイミングでラッチされる。そして、ＳＲブロックＢＬＫｂから４画素分の階調データが読み出され、ラインラッチにラッチされる。その後、ラッチされた階調データに対応した駆動電圧が生成され、信号電極駆動回路から出力される。
【００９９】
２．１．３ タイミング例
図９に、図６に示した表示駆動回路の階調データの取り込みタイミングの一例を示す。
【０１００】
ＳＲブロックＢＬＫ１〜ＢＬＫ８には、第０〜第７のデータイネーブル信号ＥＩＯ０〜ＥＩＯ７が入力される。各ＳＲブロックでは、入力されたデータイネーブル信号をシフトし、隣接するＳＲブロックに順次データイネーブル信号を出力していく。各ＳＲブロック内では、シフトされたデータイネーブル信号の立ち下がりエッジで、入力される階調データをラッチする。
【０１０１】
データ入力制御回路５０は、第０のデータイネーブル信号ＥＩＯ０の入力タイミングに合わせて階調データを第４及び第５のデータマスク回路５２４、５２５に出力する。第４のデータマスク回路５２４は、マスクが解除状態に設定されているため、入力された階調データがそのまま第３のデータマスク回路５２３に出力される。同様にして、第３、第２及び第１のデータマスク回路５２３、５２２、５２１を介して出力された階調データは、第１の階調データＤＡＴＡ１としてＳＲブロックＢＬＫ１に出力される。ＳＲブロックＢＬＫ１では、４画素分の階調データが順次取り込まれる。
【０１０２】
一方、第５のデータマスク回路５２５は、マスクが非解除状態に設定されているため、その出力が論理レベル「Ｌ」に固定された状態となっており、第６のデータマスク回路５２６以降にデータ入力制御回路５０からの階調データが供給されることはない。
【０１０３】
続くＳＲブロックＢＬＫ２に対応する階調データについては、第２のデータマスク回路５２２までは上述と同様である。第１のデータマスク制御回路５４１は、ＳＲブロックＢＬＫ１からシフト出力された第１のデータイネーブル信号ＥＩＯ１に基づいて第１のデータマスク制御信号ＤＭ１を生成する。そして、第１のデータマスク回路５２１は、次のデータイネーブル信号のシフトタイミング以降、第１のデータマスク制御信号ＤＭ１を用いてその出力を論理レベル「Ｌ」に固定する。
【０１０４】
同様にして第３及び第４のデータマスク回路５２３、５２４は、順次その出力が論理レベル「Ｌ」に固定していく。
【０１０５】
この結果、図９に示すように、第１の系の第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４は、次のようになる。
【０１０６】
第１の階調データＤＡＴＡ１は、ＳＲブロックＢＬＫ１に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第２の階調データＤＡＴＡ２は、ＳＲブロックＢＬＫ１、ＢＬＫ２に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第３の階調データＤＡＴＡ３は、ＳＲブロックＢＬＫ１〜ＢＬＫ３に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第４の階調データＤＡＴＡ４は、ＳＲブロックＢＬＫ１〜ＢＬＫ４に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１０７】
ＳＲブロックＢＬＫ４から第４のデータイネーブル信号ＥＩＯ４がシフト出力されると、第５のデータマスク制御回路５４５において生成された第５のデータマスク制御信号ＤＭ５により、第５のデータマスク回路５２５の出力のマスクが解除状態に設定される。このときデータ入力制御回路５０からは、ＳＲブロックＢＬＫ５に対応する階調データが入力される。したがって、ＳＲブロックＢＬＫ５は、第５の階調データＤＡＴＡ５をラッチすることができる。しかし、この時点で第６のデータマスク回路５２６の出力は、マスクが非解除状態のままである。
【０１０８】
次に、ＳＲブロックＢＬＫ５から第５のデータイネーブル信号ＥＩＯ５がシフト出力されると、第６のデータマスク制御回路５４６において生成された第６のデータマスク制御信号ＤＭ６により、第６のデータマスク回路５２６の出力のマスクが解除状態に設定される。このときデータ入力制御回路５０からは、解除状態のままに設定された第５のデータマスク回路５２５を介してＳＲブロックＢＬＫ６に対応する階調データが入力される。したがって、ＳＲブロックＢＬＫ６は、第６の階調データＤＡＴＡ６をラッチすることができる。しかし、この時点で第７のデータマスク回路５２７の出力は、マスクが非解除状態のままである。
【０１０９】
同様にして、ＳＲブロックＢＬＫ７、ＢＬＫ８では、順次第７及び第８の階調データＤＡＴＡ７、ＤＡＴＡ８がラッチされる。
【０１１０】
この結果、図９に示すように、第２の系の第５〜第８の階調データＤＡＴＡ５〜ＤＡＴＡ８は、次のようになる。
【０１１１】
第８の階調データＤＡＴＡ８は、ＳＲブロックＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第７の階調データＤＡＴＡ７は、ＳＲブロックＢＬＫ７、ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第６の階調データＤＡＴＡ６は、ＳＲブロックＢＬＫ６〜ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第５の階調データＤＡＴＡ５は、ＳＲブロックＢＬＫ５〜ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１１２】
２．１．４ 比較例
ここで、比較例を挙げ、上述した第１の実施形態の効果を説明する。
【０１１３】
図１０（Ａ）に、比較例におけるシフトレジスタ部の構成の一例を示す。
【０１１４】
比較例におけるシフトレジスタ部７０では、データイネーブル信号ＥＩＯをシフトし、シフトされたデータイネーブル信号に基づいて、各フリップフロップに共通に接続された階調バス上の階調データを順次取り込んでいく。
【０１１５】
図１０（Ｂ）に、比較例におけるシフトレジスタ部の動作タイミングの一例を示す。
【０１１６】
階調バス上には、画素単位で階調データがシリアルに供給される。したがって、各フリップフロップは、データイネーブル信号ＥＩＯがシフトするたびに、順次階調バス上の階調データを取り込んでいくことになる。
【０１１７】
ところで、図１０（Ａ）に示すように、階調バスはシフトレジスタ部７０の各フリップフロップに共通に接続されている。そのため、一水平走査周期分の階調データをラッチし終わるまで、階調バスは、保持すべき階調データの値に応じて論理レベル「Ｈ」、「Ｌ」の駆動を繰り返すことになる。すなわち、１画素目の階調データのラッチが終了すると、１画素目のフリップフロップに接続される階調バスへの駆動は不要であるにも関わらず、１水平走査期間分の最終画素の階調データのラッチが終了するまで駆動されることになる。
【０１１８】
これに対して、第１の実施形態では、図９に示すように、第１の系では不要になった部分の駆動を行うことなく、第２の系では必要になった部分から駆動を開始していくことで、階調バスの駆動に伴う無駄な電力消費を大幅に削減することができる。
【０１１９】
２．１．５ 詳細な回路構成例
図１１に、第１の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図を示す。
【０１２０】
シフトレジスタ部９０は、図３に示したシフトレジスタ部４０に相当する。このシフトレジスタ部９０は、図７に示した構成の第１の系の第１〜第４の回路ブロック６０１〜６０４と、図８に示した構成の第２の系の第５〜第８の回路ブロック６０５〜６０８を含む。
【０１２１】
シフトレジスタ部９０には、シフト信号ＳＨＬが入力され、第１〜第８の回路ブロック６０１〜６０８に供給されている。第１〜第８の回路ブロック６０１〜６０８は、シフト信号ＳＨＬの論理レベルに応じて、シフト方向を第１又は第２の方向に切り替えられるようになっている。
【０１２２】
シフトレジスタ部９０に入力される水平同期信号Ｈｓｙｎｃに基づき、第１〜第８の回路ブロック６０１〜６０８のフリップフロップの初期化が行われる。また、シフトレジスタ部９０に入力されるリセット信号ＸＲＥＳに基づき、第１〜第８の回路ブロック６０１〜６０８の内部状態が初期化される。
【０１２３】
シフトレジスタ部９０に入力される階調データは、データ入力制御回路５０によりその出力が制御される。データ入力制御回路５０は、データ端子Ｄが電源電位に接続されたフリップフロップを有し、反転出力端子ＸＱにより階調データＤＡＴＡの出力が制御される。このフリップフロップは、シフト信号ＳＨＬに応じてデータイネーブル信号ＥＩＯ８又はデータイネーブル信号ＥＩＯ８´に基づいてデータ端子Ｄのレベルをラッチする。
【０１２４】
ここで、第８のデータイネーブル信号ＥＩＯ８は、第１の回路ブロック６０１に入力された第０のデータイネーブル信号ＥＩＯ０がシフトされて第８の回路ブロック６０８からシフト出力されたものである。また、データイネーブル信号ＥＩＯ８´は、第８の回路ブロック６０８に入力されたデータイネーブル信号ＥＩＯ０´がシフトされて第１の回路ブロック６０１からシフト出力されたものである。第１〜第８の回路ブロック６０１〜６０８は、シフト信号ＳＨＬが第１のレベルのときデータイネーブル信号を第１の方向にシフトし、第２のレベルのときデータイネーブル信号を第２の方向にシフトするようになっている。
【０１２５】
図１２に、第１の回路ブロックに含まれるＳＲブロックの回路構成の一例を示す。
【０１２６】
第１〜第８の回路ブロック６０１〜６０８に含まれるＳＲブロックは、全て同一構成とすることができる。実際には１画素当たり１８ビットで構成されるが、図１２では画素単位に回路を簡素化して示している。
【０１２７】
ＳＲブロック１００は、画素単位に設けられた階調データ保持部１０２０〜１０２３を含む。階調データ保持部１０２ｉ（０≦ｉ≦３、ｉは整数）は、ラッチ回路１０４ｉ−１、１０４ｉ−２、１０６ｉ−１、１０６ｉ−２を含む。各ラッチ回路は、Ｃ端子に入力された信号の論理レベルが「Ｈ」の期間、Ｄ端子から入力された信号をＭ端子から出力させて、Ｃ端子に入力された信号の論理レベルが「Ｌ」に変化した時点のＤ端子の論理レベルを保持するレベルラッチ回路である。
【０１２８】
階調データ保持部１０２ｉでは、ラッチ回路１０４ｉ―１のＭ端子とラッチ回路１０４ｉ−２のＤ端子とが接続される。そして、ラッチ回路１０４ｉ−１のＭ端子がセレクタ回路１０８ｉの一方の入力端子に入力される。
【０１２９】
入力端子ＥＩ１から階調データ保持部１０２０のラッチ回路１０４０−１のＤ端子に入力されたデータイネーブル信号は、図１２に示すように、クロックＣＬＫの半周期ごとに各ラッチ回路で保持され、最終的に階調データ保持部１０２３のラッチ回路１０４３−２のＭ端子から出力される。
【０１３０】
また階調データ保持部１０２ｉでは、ラッチ回路１０６ｉ―１のＭ端子とラッチ回路１０６ｉ−２のＤ端子とが接続される。そして、ラッチ回路１０６ｉ−１のＭ端子がセレクタ回路１０８ｉの他方の入力端子に入力される。
【０１３１】
入力端子ＥＩ２から階調データ保持部１０２３のラッチ回路１０６３−１のＤ端子に入力されたデータイネーブル信号は、図１２に示すように、クロックＣＬＫの半周期ごとに各ラッチ回路で保持され、最終的に階調データ保持部１０２０のラッチ回路１０６０−２のＭ端子から出力される。
【０１３２】
セレクタ回路１０８０〜１０８３は、シフト信号ＳＨＬの論理レベルが「Ｈ」のときラッチ回路１０６０−１〜１０６３−１のＭ端子からの出力を選択し、シフト信号ＳＨＬの論理レベルが「Ｌ」のときラッチ回路１０４０−１〜１０４３−１のＭ端子からの出力を選択する。セレクタ回路１０８０〜１０８３の出力は、階調データラッチ回路１１００〜１１０１のＣ端子に接続される。階調データラッチ回路１１００〜１１０１のＤ端子には階調データＤＡＴＡが供給される階調バスが接続され、そのＭ端子から保持された階調データＤ０〜Ｄ３が出力される。
【０１３３】
このようにＳＲブロックは、クロックＣＬＫの半周期ごとに、データイネーブル信号をシフトし、シフトされたデータイネーブル信号に基づいて階調バス上の階調データを保持する。
【０１３４】
なお、第２の系における各回路ブロックのＳＲブロックでも、図１２に示す構成と同様の構成で実現することができる。
【０１３５】
図１３に、データマスク制御回路及びデータマスク回路の回路構成例を示す。
【０１３６】
ここでは第１の系の第２のデータマスク制御回路５４１と、第２のデータマスク回路５２２の構成例を示すが、第１の系の他のデータマスク制御回路、他のデータマスク回路、又は第２の系の場合でも同様の構成で実現することができる。
【０１３７】
第２のデータマスク制御回路５４２では、シフト信号ＳＨＬの論理ベルに応じて、ＳＲブロックＢＬＫ２、ＢＬＫ３のいずれかからシフト出力されたデータイネーブル信号を、シフト信号ＳＨＬを反転させた反転シフト信号ＸＳＨＬに応じて位相を反転させて、フリップフロップＦＦ２のＣ端子に入力させる。フリップフロップＦＦ２のＤ端子は電源電位Ｖｄｄに接続され、Ｒ端子は水平同期信号Ｈｓｙｎｃが入力される。フリップフロップＦＦ２のＱ端子からの出力は、反転シフト信号ＸＳＨＬに応じて位相を反転させて、第２のデータマスク制御信号ＤＭ２として出力される。
【０１３８】
第２のデータマスク回路５２２では、第３の階調データＤＡＴＡ３と、第２のデータマスク制御信号ＤＭ２との論理積をとり、第２の階調データＤＡＴＡ２として出力させる。
【０１３９】
このように第２のデータマスク制御回路５４２は、シフト方向に応じてＳＲブロックＢＬＫ２、ＢＬＫ３のいずれかからシフト出力されたデータイネーブル信号によりフリップフロップＦＦ２をセットし、当該水平走査期間においてそれ以降、第２のデータマスク回路５２２により第３の階調データＤＡＴＡ３に対するマスクを非解除状態に設定することができる。
【０１４０】
図１４に、第１の系の回路ブロックの動作タイミングの一例を示す。
【０１４１】
データイネーブル信号ＥＩＯが入力され、画素単位で順次階調データＤＡＴＡが入力されると、データ入力制御回路５０は第４及び第５の回路ブロック６０４、６０５に対して、第０の階調データＤＡＴＡ０を出力する。
【０１４２】
第１〜第４の回路ブロック６０１〜６０４に着目すると、例えばデータイネーブル信号ＥＩＯは第０のデータイネーブル信号ＥＩＯ０として第１の回路ブロック６０１から第４の回路ブロック６０４の方向にシフトされる。したがって、第２のデータマスク回路５２１は、第１のデータイネーブル信号ＥＩＯ１がシフト出力されるまで第１の階調データＤＡＴＡ１のマスクを解除状態にし、第１のデータイネーブル信号ＥＩＯ１がシフト出力されると第１の階調データＤＡＴＡ１のマスクを非解除状態に設定する（Ｔ１）。
【０１４３】
同様に、第２の回路ブロック６０２の第２のデータマスク回路５２２は、第２のデータイネーブル信号ＥＩＯ２がシフト出力されるまで第２の階調データＤＡＴＡ２のマスクを解除状態にし、第２のデータイネーブル信号ＥＩＯ２がシフト出力されると第２の階調データＤＡＴＡ２のマスクを非解除状態に設定する（Ｔ２）。
【０１４４】
第３及び第４の回路ブロック６０３、６０４でも同様に上述のマスク制御が行われる。このように第１〜第４のデータマスク回路５２１〜５２４は、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されるまで第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４のマスクを解除状態にし、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されると第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４のマスクを非解除状態に設定する（Ｔ１〜Ｔ４）。したがって、階調データの供給に必要なタイミングのみ、バスを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０１４５】
図１５に、第２の系の動作タイミングの一例を示す。
【０１４６】
データイネーブル信号ＥＩＯが入力され、画素単位で順次階調データＤＡＴＡが入力されると、データ入力制御回路５０は第４及び第５の回路ブロック６０４、６０５に対して、第０の階調データＤＡＴＡ０を出力する。
【０１４７】
ここでは、第２の系の第５〜第８の回路ブロック６０５〜６０８が、第４の回路ブロック６０４からシフト出力された第４のデータイネーブル信号ＥＩＯ４を、第５の回路ブロック６０５から第８の回路ブロック６０４の方向にシフトする場合について説明する。
【０１４８】
第５のデータマスク回路５２５は、第４のデータイネーブル信号ＥＩＯ４がシフト出力されてから第０の階調データＤＡＴＡ０のマスクを解除状態にして第５の階調データＤＡＴＡ５を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ５）。
【０１４９】
同様に、第６の回路ブロック６０６の第６のデータマスク回路５２６は、第５のデータイネーブル信号ＥＩＯ５がシフト出力されてから、第５の階調データＤＡＴＡ５のマスクを解除状態にして第６の階調データＤＡＴＡ６を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ６）。
【０１５０】
第７及び第８の回路ブロック６０７、６０８でも同様に上述のマスク制御が行われる。このように第５〜第８のデータマスク回路５２５〜５２８は、第４〜第７のデータイネーブル信号ＥＩＯ４〜ＥＩＯ７がシフト出力されてから、第０の階調データＤＡＴＡ０、第５〜第７の階調データＤＡＴＡ５〜ＤＡＴＡ７のマスクを解除状態にして第５〜第８の階調データＤＡＴＡ５〜ＤＡＴＡ８を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ５〜Ｔ８）。したがって、階調データの供給に必要なタイミングのみ、バスを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０１５１】
またデータ入力制御回路５０により、一水平走査期間（１Ｈ）の全期間にわたって階調データを駆動する必要がなくなる。すなわち、第８のデータイネーブル信号ＥＩＯ８がシフト出力されてから次の水平走査期間が開始されるまでの間、階調データを駆動する必要がなくなり、その分の電力消費を削減することができる。
【０１５２】
２．２ 第２の実施形態
第１の実施形態では各ＳＲブロックに供給される階調データについてマスク制御を行っていたが、これに限定されるものではない。第２の実施形態では各ＳＲブロックに供給される階調データ及びクロックについてマスク制御を行うことができる。
【０１５３】
図１６に、第２の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示す。
【０１５４】
ただし、図６に示す第１の実施形態における表示駆動回路のシフトレジスタ部と同一の部分には同一符号を付し、適宜説明を省略する。この第２の実施形態における表示駆動回路は、図３に示す信号ドライバに適用することができる。この場合、図１６のシフトレジスタ部は図３のシフトレジスタ部４０に相当する。
【０１５５】
図１６では、まず第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のクロックマスク回路１１８１〜１１８８が設けられている。また、第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のマスク制御回路１２０１〜１２０８が設けられている。
【０１５６】
第１〜第８のマスク制御回路１２０１〜１２０８は、第１の実施形態における第１〜第８のデータマスク制御回路５４１〜５４８と同様の機能を有し、かつ第１〜第８のクロックマスク制御信号ＣＭ１〜ＣＭ８を生成することができるようになっている。第１〜第８のクロックマスク回路１１８１〜１１８８は、第１〜第８のクロックマスク制御信号ＣＭ１〜ＣＭ８に基づいてマスク制御を行った第１〜第８のクロックＣＬＫ１〜ＣＬＫ８を生成する。
【０１５７】
また図６と同様に、第１〜第８のクロックマスク回路１１８１〜１１８８は、クロック入力制御回路１２４を基準に右側に配置されるか、左側に配置されるかにより、マスク制御方法が異なり、クロックマスク制御信号の生成方法が異なる。したがって、クロックＣＬＫのマスク制御についても、図７及び図８と同様に第１及び第２の系に分けて制御することができる。
【０１５８】
２．２．１ 第１の系
図１７に、第２の実施形態における第１の系の回路ブロックの構成の概要を示す。
【０１５９】
ただし、図７に示す第１の系の回路ブロック６０ａ（１≦ａ≦Ｍ（＝４）、ａは整数）と同一部分には同一符号を付し適宜説明を省略する。
【０１６０】
第２の実施形態における第１の系の回路ブロック１３０ａが第１の実施形態における第１の系の回路ブロック６０ａと異なる点は、第ａのクロックマスク制御回路１３２ａと、第ａのクロックマスク回路１１８ａとを含む点である。
【０１６１】
第ａのクロックマスク制御回路１３２ａは、ＳＲブロックＢＬＫａからシフト出力されたデータイネーブル信号ＥＩＯａ（第ａのデータイネーブル信号）に基づいて第ａのクロックマスク制御信号ＣＭａを生成する。
【０１６２】
第ａのクロックマスク回路１１８ａは、第ａのクロックマスク制御信号ＣＭａにより、第（ａ＋１）のクロックＣＬＫａ＋１に対しマスク制御を行った第ａのクロックＣＬＫａを生成する。
【０１６３】
２．２．２ 第２の系
図１８に、第２の実施形態における第２の系の回路ブロックの構成の概要を示す。
【０１６４】
ただし、図８に示す第２の系の回路ブロック６０ｂ（Ｍ＋１（＝５）≦ｂ≦Ｍ＋Ｎ（＝８）、ｂは整数）と同一部分には同一符号を付し適宜説明を省略する。
【０１６５】
第２の実施形態における第２の系の回路ブロック１３０ｂが第１の実施形態における第１の系の回路ブロック６０ｂと異なる点は、第ｂのクロックマスク制御回路１３２ｂと、第ｂのクロックマスク回路１１８ｂとを含む点である。
【０１６６】
第ｂのクロックマスク制御回路１３２ｂは、ＳＲブロックＢＬＫｂ−１からシフト出力されたデータイネーブル信号ＥＩＯｂ−１（第（ｂ−１）のデータイネーブル信号）に基づいて第ｂのクロックマスク制御信号ＣＭｂを生成する。
【０１６７】
第ｂのクロックマスク回路１１８ｂは、第ｂのクロックマスク制御信号ＣＭｂにより、第（ｂ−１）のクロックＣＬＫｂ−１に対しマスク制御を行った第ｂのクロックＣＬＫｂを生成する。
【０１６８】
２．２．３ タイミング例
図１９に、図１６に示した表示駆動回路の階調データの取り込みタイミングの一例を示す。
【０１６９】
ここで、データのマスク制御については図９と同様であるため説明を省略し、クロックのマスク制御についてのみ説明する。
【０１７０】
ＳＲブロックＢＬＫ１〜ＢＬＫ８には、第０〜第７のデータイネーブル信号ＥＩＯ０〜ＥＩＯ７が入力される。各ＳＲブロックでは、入力されたデータイネーブル信号をシフトし、隣接するＳＲブロックに順次データイネーブル信号を出力していく。各ＳＲブロック内では、シフトされたデータイネーブル信号の立ち下がりエッジで、入力される階調データをラッチする。
【０１７１】
クロック入力制御回路１２４には、データイネーブル信号のシフトタイミングを規定するクロックＣＬＫが入力される。クロック入力制御回路１２４は、階調データの取り込み期間（例えば第０のデータイネーブル信号ＥＩＯ０が入力されて第８のデータイネーブル信号ＥＩＯ８が出力されるまでの期間）において、第０のクロックＣＬＫ０を第４及び第５のクロックマスク回路１１８４、１１８５に対して出力する。
【０１７２】
第４のクロックマスク回路１１８４は、マスクが解除状態に設定されており、入力されたクロックがそのまま第３のクロックマスク回路１１８３に出力される。同様にして、第２及び第１のクロックマスク回路１１８２、１１８１を介して出力されたクロックは、第１のクロックＣＬＫ１としてＳＲブロックＢＬＫ１に出力される。ＳＲブロックＢＬＫ１では、第１のクロックＣＬＫ１に同期して第０のデータイネーブル信号ＥＩＯ０をシフトし、階調データを取り込む。
【０１７３】
一方、第５のクロックマスク回路１１８５は、マスクが非解除状態に設定されており、その出力が論理レベル「Ｌ」に固定された状態となっている。したがって、第６のクロックマスク回路１１８６以降にクロック入力制御回路１２４からのクロックが供給されることはない。
【０１７４】
続くＳＲブロックＢＬＫ２に対応するクロックについては、第２のクロックマスク回路１１８２までは上述と同様である。第１のマスク制御回路１２０１は、ＳＲブロックＢＬＫ１からシフト出力された第１のデータイネーブル信号ＥＩＯ１に基づいて第１のデータマスク制御信号ＤＭ１の他に第１のクロックマスク制御信号ＣＭ１を生成する。そして、第１のクロックマスク回路１１８１は、次のデータイネーブル信号のシフトタイミング以降、第１のクロックマスク制御信号ＣＭ１を用いてその出力が論理レベル「Ｌ」に固定する。
【０１７５】
同様にして第３及び第４のクロックマスク回路１１８３、１１８４は、順次その出力を論理レベル「Ｌ」に固定していく。
【０１７６】
この結果、図１９に示すように、第１の系の第１〜第４のクロックＣＬＫ１〜ＣＬＫ４は、次のようになる。
【０１７７】
第１のクロックＣＬＫ１は、ＳＲブロックＢＬＫ１に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第２のクロックＣＬＫ２は、ＳＲブロックＢＬＫ１、ＢＬＫ２に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第３のクロックＣＬＫ３は、ＳＲブロックＢＬＫ１〜ＢＬＫ３に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第４のクロックＣＬＫ４は、ＳＲブロックＢＬＫ１〜ＢＬＫ４に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１７８】
ＳＲブロックＢＬＫ４から第４のデータイネーブル信号ＥＩＯ４がシフト出力されると、第５のマスク制御回路１２０５において生成された第５のクロックマスク制御信号ＣＭ５により、第５のクロックマスク回路１１８５の出力のマスクを解除状態に設定される。したがって、ＳＲブロックＢＬＫ５は、マスクが解除されて出力された第５のクロックＣＬＫ５に基づいてシフトしたデータイネーブル信号により、第５の階調データＤＡＴＡ５をラッチすることができる。しかし、この時点で第６のクロックマスク回路１１８６の出力は、マスクが非解除状態のままである。
【０１７９】
次に、ＳＲブロックＢＬＫ５からデータイネーブル信号ＥＩＯ５がシフト出力されると、第６のマスク制御回路１２０６において生成された第６のクロックマスク制御信号ＣＭ６により、第６のクロックマスク回路１１８６の出力マスクが解除状態に設定される。このときクロック入力制御回路１２４からは、解除状態のままに設定された第５のクロックマスク回路１１８５を介してＳＲブロックＢＬＫ６に対応する第６のクロックＣＬＫ６に基づいて第６の階調データＤＡＴＡ６をラッチすることができる。しかし、この時点で第７のクロックマスク回路１１８７の出力は、マスクが非解除状態のままである。
【０１８０】
同様にして、ＳＲブロックＢＬＫ７、ＢＬＫ８では、第７及び第８のクロックＣＬＫ７、ＣＬＫ８に基づき、順次第７及び第８の階調データＤＡＴＡ７、ＤＡＴＡ８がラッチされる。
【０１８１】
この結果、図１９に示すように、第２の系の第５〜第８のクロックＣＬＫ５〜ＣＬＫ８は、次のようになる。
【０１８２】
第８のクロックＣＬＫ８は、ＳＲブロックＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第７のクロックＣＬＫ７は、ＳＲブロックＢＬＫ７、ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第６のクロックＣＬＫ６は、ＳＲブロックＢＬＫ６〜ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第５のクロックＣＬＫ５は、ＳＲブロックＢＬＫ５〜ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１８３】
２．２．４ 詳細な回路構成例
図２０に、第２実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図を示す。
【０１８４】
ただし、図１１に示す第１の実施形態における表示駆動回路のシフトレジスタ部９０と同一部分には同一符号を付し、適宜説明を省略する。
【０１８５】
シフトレジスタ部１４０は、図３に示したシフトレジスタ部４０に相当する。このシフトレジスタ部１４０は、図１７に示した構成の第１の系の第１〜第４の回路ブロック１３０１〜１３０４と、図１８に示した構成の第２の系の第５〜第８の回路ブロック１３０５〜１３０８とを含む。
【０１８６】
クロック入力制御回路１２４は、データ端子Ｄが電源電位に接続されたフリップフロップの反転出力端子ＸＱからの信号により、クロックＣＬＫの入力制御が行われる。
【０１８７】
図２１に、データマスク制御回路、データマスク回路、クロック制御回路及びクロックマスク回路の回路構成例を示す。
【０１８８】
ここでは第１の系の第２のデータマスク制御回路５４２、第２のデータマスク回路５２２、第２のクロックマスク制御回路１３２２及び第２のクロックマスク回路１１８２の構成例を示す。第２のマスク制御回路１２０２は、第２のデータマスク制御回路５４２と、第２のクロックマスク制御回路１３２２とを含む。ここで、図１３に示した第２のデータマスク制御回路５４２及び第２のデータマスク回路５２２については同様であるため説明を省略する。
【０１８９】
第２のクロックマスク制御回路１３２２は、第２のデータマスク制御回路５４２のフリップフロップＦＦ２のＱ端子の出力を用いて、第２のクロックマスク制御信号ＣＭ２を生成する。そのため第２のクロックマスク制御回路１３２２は、フリップフロップＦＦ３、ＦＦ４を含む。フリップフロップＦＦ３、ＦＦ４のＤ端子に、フリップフロップＦＦ２のＱ端子が接続される。フリップフロップＦＦ３のＣ端子には、第３のクロックＣＬＫ３の反転信号が入力される。フリップフロップＦＦ４のＣ端子には、第２のクロックＣＬＫ２が入力される。こうすることで、データマスクのタイミングと、クロックマスクのタイミングとを半周期ずらし、ひげの発生しないクロックマスク制御信号でクロックのマスク制御を行うことができる。この場合、発生したヒゲによりデータイネーブル信号がシフトされてしまう事態を回避する。
【０１９０】
図２２に、図２１に示した回路によるクロックマスクの動作タイミングの一例を示す。
【０１９１】
ここではシフト信号ＳＨＬの論理レベルが「Ｈ」に固定されている場合について説明する。左方向を第２の方向とすると、シフト信号ＳＨＬの論理レベルが「Ｈ」（第２のレベル）のとき、データイネーブル信号は左方向にシフトされることを意味する。
【０１９２】
まず第３のクロックマスク回路１１８２に第３のクロックＣＬＫ３が入力され、クロックマスクが解除状態であるものとする。したがって、第２のクロックマスク回路１１８２は、入力された第３のクロックＣＬＫ３をそのまま第２のクロックＣＬＫ２として出力する。
【０１９３】
ＳＲブロックＢＬＫ２から第２のデータイネーブル信号ＥＩＯ２がシフト出力されると（Ｔ２０）、第２のデータマスク制御回路５４２では、フリップフロップＦＦ２のＱ端子から論理レベル「Ｈ」に設定される（Ｔ２１）。これにより、第２のデータマスク制御信号ＤＭ２は論理ベル「Ｌ」になり、それ以降第２の階調データＤＡＴＡ２はマスクされる。
【０１９４】
第２のクロックマスク制御回路１３２２では、フリップフロップＦＦ３において、第３のクロックＣＬＫ３の立ち下がりに同期してＸＱ２信号の論理レベルが「Ｌ」となる。一方、フリップフロップＦＦ２において、第２のクロックＣＬＫ２の立ち上がりに同期して、ＸＱ３信号の論理レベルが「Ｌ」となる（Ｔ２２）。ここで、反転シフト信号ＸＳＨＬの論理レベルが「Ｌ」に固定されているため、第２のクロックマスク制御信号ＣＭ２は論理レベル「Ｌ」となる（Ｔ２３）。これにより、第２のクロックＣＬＫ２は、第２のクロックマスク制御信号ＣＭ２によりマスクが非解除状態に設定され、これ以降第２のクロックＣＬＫ２は固定される（Ｔ２４）。
【０１９５】
なお第２のクロックＣＬＫ２は短いパルス状になるが、既に第２のデータイネーブル信号ＥＩＯ２をシフト出力しているため回路の誤動作を招くことはない。
【０１９６】
図２３に、第１の系の回路ブロックの動作タイミングの一例を示す。
【０１９７】
以下では、階調データのマスク制御については図１４と同様であるため、クロックのマスク制御についてのみ説明する。
【０１９８】
例えばデータイネーブル信号ＥＩＯは第０のデータイネーブル信号ＥＩＯ０として第１の回路ブロック１３０１から第４の回路ブロック１３０４の方向にシフトされる。したがって、第１のクロックマスク回路１１８１は、第１のデータイネーブル信号ＥＩＯ１がシフト出力されるまで第１のクロックＣＬＫ１のマスクを解除状態にし、第１のデータイネーブル信号ＥＩＯ１がシフト出力されると第１のクロックＣＬＫ１のマスクを非解除状態に設定する。
【０１９９】
同様に、第２の回路ブロック１３０２の第２のクロックマスク回路１１８２は、第２のデータイネーブル信号ＥＩＯ２がシフト出力されるまで第２のクロックＣＬＫ２のマスクを解除状態にし、第２のデータイネーブル信号ＥＩＯ２がシフト出力されると第２のクロックＣＬＫ２のマスクを非解除状態に設定する。
【０２００】
第３及び第４の回路ブロック１３０３、１３０４でも同様に上述のマスク制御が行われる。このように第１〜第４のクロックマスク回路１１８１〜１１８４は、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されるまで第１〜第４のクロックＣＬＫ１〜ＣＬＫ４のマスクを解除状態にし、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されると第１〜第４のクロックＣＬＫ１〜ＣＬＫ４のマスクを非解除状態に設定する。したがって、階調データの供給に必要なタイミングのみ、クロックを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０２０１】
図２４に、第２の系の動作タイミングの一例を示す。
【０２０２】
ここでは、第５〜第８の回路ブロック１３０５〜１３０８が、第４の回路ブロック１３０４からシフト出力された第４のデータイネーブル信号ＥＩＯ４を、第５の回路ブロック１３０５から第８の回路ブロック１３０４の方向にシフトする場合について説明する。
【０２０３】
第５のクロックマスク回路１１８５は、第４のデータイネーブル信号ＥＩＯ４がシフト出力されてから第０のクロックＣＬＫ０のマスクを解除状態にして第５のクロックＣＬＫ５を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。
【０２０４】
同様に、第６の回路ブロック１３０６の第６のクロックマスク回路１１８６は、第５のデータイネーブル信号ＥＩＯ５がシフト出力されてから、第５のクロックＣＬｋ５のマスクを解除状態にして第６のクロックＣＬＫ６を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。
【０２０５】
第７及び第８の回路ブロック１３０７、１３０８でも同様に上述のマスク制御が行われる。このように第５〜第８のクロックマスク回路１１８５〜１１８８は、第４〜第７のデータイネーブル信号ＥＩＯ４〜ＥＩＯ７がシフト出力されてから、第０のクロックＣＬＫ０、第５〜第７のクロックＣＬＫ５〜ＣＬＫ７に対するマスクを解除状態にして第５〜第８のクロックＣＬＫ５〜ＣＬＫ８を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。したがって、階調データの供給に必要なタイミングのみ、クロックを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０２０６】
またクロック入力制御回路１２４により、一水平走査期間（１Ｈ）の全期間にわたってクロックを駆動する必要がなくなる。すなわち、第８のデータイネーブル信号ＥＩＯ８がシフト出力されてから次の水平走査期間が開始されるまでの間、階調データを駆動する必要がなくなり、その分の電力消費を削減することができる。
【０２０７】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０８】
例えば上述した実施形態では、Ｍ、Ｎを４としたがこれに限定されるものではなく、４以上又は４未満であってもよい。またＭとＮを同数にしたが、ＭがＮより大きく、又は小さくしてもよい。
【０２０９】
また例えば表示駆動回路を図２５に示すように第１の系の回路ブロックのみで構成した場合であっても不要な電力消費を抑えることができる。また、表示駆動回路を、図２６に示すように第２の系の回路ブロックのみで構成した場合であっても同様である。図２５においては、図７又は図１７に示した回路ブロックを用いて容易に構成することができる。図２６においては、図８又は図１８に示した回路ブロックを用いて容易の構成することができる。
【０２１０】
更に図２７に示すように、階調データのマスク制御を行うことなく、各ＳＲブロックに供給されるクロックのみのマスク制御を行うようにしてもよい。更にまた図２８（Ａ）に示すようにクロックのマスク制御のみを図１７に示した回路ブロックを応用した第１の系の回路ブロックのみで構成してもよいし、図２８（Ｂ）に示すようにクロックのマスク制御のみを図１８に示した回路ブロックを応用した第２の系の回路ブロックのみで構成してもよい。
【０２１１】
また上述の実施形態では、ＴＦＴ型液晶装置を駆動する場合について説明したが、単純マトリクス型液晶装置や、有機ＥＬ素子を含む有機ＥＬパネル、プラズマディスプレイ装置にも適用可能である。
【図面の簡単な説明】
【図１】液晶装置の構成の概要を示すブロック図である。
【図２】同一ガラス基板上に信号ドライバが形成される液晶パネルの概要を示す構成図である。
【図３】信号ドライバの構成の概要を示すブロック図である。
【図４】図４（Ａ）は、信号ドライバの形状を模式的に示す図である。図４（Ｂ）は、階調バスの配線の様子を模式的に示す図である。
【図５】信号ドライバに適用される表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図６】第１の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図７】第１の実施形態における第１の系の回路ブロックの構成の概要を示すブロック図である。
【図８】第１の実施形態における第２の系の回路ブロックの構成の概要を示すブロック図である。
【図９】第１の実施形態における階調データの取り込みタイミングの一例を示すタイミングチャートである。
【図１０】図１０（Ａ）は、比較例におけるシフトレジスタ部の構成の概要を示すブロック図である。図１０（Ｂ）は、比較例におけるシフトレジスタ部の動作タイミングの一例を示すタイミングチャートである。
【図１１】第１の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図である。
【図１２】ＳＲブロックの構成の一例を示す回路図である。
【図１３】データマスク制御回路及びデータマスク回路の構成例を示す回路図である。
【図１４】第１の実施形態における第１の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図１５】第１の実施形態における第２の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図１６】第２の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図１７】第２の実施形態における第１の系の回路ブロックの構成の概要を示すブロック図である。
【図１８】第２の実施形態における第２の系の回路ブロックの構成の概要を示すブロック図である。
【図１９】第２の実施形態における階調データの取り込みタイミングの一例を示すタイミングチャートである。
【図２０】第２の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図である。
【図２１】データマスク制御回路、データマスク回路、クロックマスク制御回路及びクロックマスク回路の構成例を示す回路図である。
【図２２】データマスク制御回路、データマスク回路、クロックマスク制御回路及びクロックマスク回路の動作タイミングの一例を示すタイミングチャートである。
【図２３】第２の実施形態における第１の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図２４】第２の実施形態における第２の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図２５】第１の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【図２６】第２の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【図２７】各ＳＲブロックに供給されるクロックのみのマスク制御を行う表示駆動回路の構成例を示す構成図である。
【図２８】図２８（Ａ）は、クロックのマスク制御を第１の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。図２８（Ｂ）は、クロックのマスク制御を第２の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【符号の説明】
１０ 液晶装置
２０ ＬＣＤパネル
２２ｊｋ ＴＦＴ
２４ｊｋ 液晶容量
２６ｊｋ 画素電極
２８ｊｋ 対向電極
３０ 信号ドライバ（広義には表示駆動回路）
３２ 走査ドライバ
３４ 電源回路
３６ ＬＣＤコントローラ
４０、７０、９０、１４０ シフトレジスタ部
４２ ラインラッチ回路
４４ ＤＡＣ回路
４６ 信号電極駆動回路
５０ データ入力制御回路
５２１〜５２Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク回路
５４１〜５４Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク制御回路
６０１〜６０Ｍ＋Ｎ、１３０１〜１３０Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）の回路ブロック
１００ ＳＲブロック
１０２０〜１０２３ 階調データ保持部
１０４０〜１０４３、１０６０〜１０６３ ラッチ回路
１０８０〜１０８３ セレクタ回路
１１００〜１１０３ 階調データラッチ回路
１１８１〜１１８Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク回路
１２４ クロック入力制御回路
１３２１〜１３２Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク制御回路
ＢＬＫ１〜ＢＬＫＭ＋Ｎ ＳＲブロック
ＣＭ１〜ＣＭＭ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク制御信号
ＤＭ１〜ＤＭＭ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク制御信号
ＥＩＯ０〜ＥＩＯＭ＋Ｎ 第０〜第（Ｍ＋Ｎ）のデータイネーブル信号
【発明の属する技術分野】
本発明は、表示駆動回路及び表示装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶パネル（広義には、表示パネル）では、階調表示によりカラー表現が行われる。そのため液晶パネルの信号電極を駆動する信号ドライバ（広義には、表示駆動回路）は、信号電極に対応する信号電極駆動回路を有する。各信号電極駆動回路は、対応するラッチに保持された階調データに応じた駆動電圧を出力する。
【０００３】
ところで一般に、信号ドライバは、駆動対象の表示パネルの信号電極数が多い。したがって、表示パネルの縁に効率的に実装できるように、信号ドライバは信号電極の配列方向を長辺方向とし、該配列方向と交差する方向を短辺方向となるようにレイアウトされ、回路が形成される。このため、階調データを供給する階調バスは、信号ドライバの長辺方向に長くなり、階調バスの負荷が増大する。したがって、階調バスの駆動に伴う電力消費が大きくなる。
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調データの供給に伴う消費電力を削減することができる表示駆動回路及び表示装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給される階調データに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）の階調データを出力する第１〜第（Ｍ＋Ｎ）のデータマスク回路と、前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記データ入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第１〜第Ｍの階調データを保持し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタブロックからのデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、前記第１〜第Ｍのデータマスク回路は、前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データのマスクを解除状態に設定する表示駆動回路に関係する。
【０００６】
本発明においては、データ入力制御回路により入力制御が行われる階調データが各シフトレジスタブロックに取り込まれる。
【０００７】
この場合に、データ入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのデータマスク回路を、第１〜第Ｍのデータマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対する階調データの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【０００８】
一方、データ入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路を、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順にマスクを解除状態に設定することにより、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次階調データを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【０００９】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）の階調データのマスク制御を行うための第１〜第（Ｍ＋Ｎ）のデータマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のデータマスク制御回路を含み、第ａ（１≦ａ≦Ｍ、ａは整数）のデータマスク制御回路は、前記第ａのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ａのデータマスク制御信号を生成し、第ｂ（Ｍ＋１≦ｂ≦Ｍ＋Ｎ、ｂは整数）のデータマスク制御回路は、前記第（ｂ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｂのデータマスク制御信号を生成することができる。
【００１０】
本発明によれば、順次シフトされるデータイネーブル信号を用いてデータマスク制御信号を生成することができるので、不要な電力消費を削減する表示駆動回路を簡素な回路構成で実現することができる。
【００１１】
また本発明に係る表示駆動回路は、第ｃ（１≦ｃ≦Ｍ＋Ｎ、ｃは整数）のシフトレジスタブロックは、所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、前記第ｃのデータマスク制御回路は、前記シフト信号のレベルに応じて、前記第ｃのデータマスク制御信号を生成することができる。
【００１２】
本発明によれば、実装状態に応じて最適な配線長を得ることができるシフト方向の制御が可能であって、かつ不要な電力消費を削減する表示駆動回路を提供することができる。
【００１３】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給され前記データイネーブル信号のシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給されるクロックに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、前記クロック入力制御回路を基準に前記第１の方向側の領域に配置され、前記第１〜第Ｍのクロックに基づいて前記データイネーブル信号をシフトし、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、前記クロック入力制御回路を基準に前記第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいて前記データイネーブル信号をシフトし、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定することができる。
【００１４】
本発明によれば、データイネーブル信号のシフトタイミングを規定し、かつ各シフトレジスタブロックに供給されるクロックについても、上述の階調データと同様にマスク制御を行うようにしたので、表示駆動回路における階調データの取り込みの際の不要な電力消費を大幅に削減することができる。
【００１５】
また本発明に係る表示駆動回路は、前記第１〜第（Ｍ＋Ｎ）のクロックをマスク制御するための第１〜第（Ｍ＋Ｎ）のクロックマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のクロックマスク制御回路を含み、第ｄ（１≦ｄ≦Ｍ、ｄは整数）のクロックマスク制御回路は、前記第ｄのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｄのクロックマスク制御信号を生成し、第ｅ（Ｍ＋１≦ｅ≦Ｍ＋Ｎ、ｅは整数）のクロックマスク制御回路は、前記第（ｅ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｅのクロックマスク制御信号を生成することができる。
【００１６】
本発明によれば、順次シフトされるデータイネーブル信号を用いてクロックマスク制御信号を生成することができるので、不要な電力消費を削減する表示駆動回路を簡素な回路構成で実現することができる。
【００１７】
また本発明に係る表示駆動回路は、第ｆ（１≦ｆ≦Ｍ＋Ｎ、ｆは正の整数）のシフトレジスタブロックは、所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、前記第１の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、前記第２の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、前記第ｆのクロックマスク制御回路は、前記シフト信号のレベルに応じて、前記第ｆのクロックマスク制御信号を生成することができる。
【００１８】
本発明によれば、実装状態に応じて最適な配線長を得ることができるシフト方向の制御が可能であって、かつ不要な電力消費を削減する表示駆動回路を提供することができる。
【００１９】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路と、前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記クロック入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタからのデータイネーブル信号を前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定する表示駆動回路に関係する。
【００２０】
本発明においては、クロック入力制御回路により入力制御が行われるクロックが各シフトレジスタブロックに供給される。
【００２１】
この場合に、クロック入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのクロックマスク回路を、第１〜第Ｍのクロックマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対するクロックの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみクロックを供給すればよいので不要な電力消費を削減することができる。
【００２２】
一方、クロック入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路を、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順にマスクを解除状態に設定することにより、第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次クロックを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみクロックを供給すればよいので不要な電力を削減することができる。
【００２３】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第Ｍのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｍの階調データを出力する第１〜第Ｍのデータマスク回路と、前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｍのデータマスク回路によりマスク制御された第１〜第Ｍの階調データを該データイネーブル信号に基づいて保持し、前記第１〜第Ｍのデータマスク回路は、前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定する表示駆動回路に関係する。
【００２４】
本発明においては、データ入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのデータマスク回路を、第１〜第Ｍのデータマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対する階調データの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【００２５】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、前記第１〜第Ｎのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｎの階調データを出力する第１〜第Ｎのデータマスク回路と、前記データ入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｎのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｎのデータマスク回路によりマスク制御された第１〜第Ｎの階調データを該データイネーブル信号に基づいて保持し、前記第１〜第Ｎのデータマスク回路は、前記第２の方向に沿って第１〜第Ｎのデータマスク回路の順に接続され、前記第１〜第Ｎのデータマスク回路の順に前記第１〜第Ｎの階調データのマスクを解除状態に設定する表示駆動回路に関係する。
【００２６】
本発明においては、データ入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｎのデータマスク回路を、第１〜第Ｎのデータマスク回路の順にマスクを解除状態に設定することにより、第１〜第Ｎのシフトレジスタブロックは、第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｎの階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次階調データを駆動していくことができる。すなわち、階調データの供給に必要なタイミングのみ、階調データが供給されるバスを駆動すればよいので不要な電力消費を削減することができる。
【００２７】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第Ｍのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った第１〜第Ｍのクロックを出力する第１〜第Ｍのクロックマスク回路と、前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｍのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして該第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、前記第１〜第Ｍのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定する表示駆動回路に関係する。
【００２８】
本発明においては、クロック入力制御回路を基準として第１の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｍのクロックマスク回路を、第１〜第Ｍのクロックマスク回路の順にマスクを非解除状態に設定しながら、第１〜第Ｍのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｍの階調データを保持する。これにより、既に階調データを取り込んだシフトレジスタブロックに対するクロックの不要な駆動を回避することができる。すなわち、階調データの供給に必要なタイミングに対応してクロックを供給すればよいので不要な電力消費を削減することができる。
【００２９】
また本発明は、階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、前記第１〜第Ｎのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第Ｎのクロックを出力する第１〜第Ｎのクロックマスク回路と、前記クロック入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路とを含み、前記第１〜第Ｎのシフトレジスタブロックは、第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｎのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｎの階調データを保持し、前記第１〜第Ｎのクロックマスク回路は、前記第２の方向に沿って第１〜第Ｎのクロックマスク回路の順に接続され、前記第１〜第Ｎのクロックマスク回路の順に前記第１〜第Ｎのクロックのマスクを解除状態に設定する表示駆動回路に関係する。
【００３０】
本発明においては、クロック入力制御回路を基準として第２の方向側の領域に第２の方向に沿って順に接続された第１〜第Ｎのクロックマスク回路を、第１〜第Ｎのクロックマスク回路の順にマスクを解除状態に設定することにより、第１〜第Ｎのシフトレジスタブロックは、供給されるクロックに基づき第２の方向にシフトされるデータイネーブル信号に基づいて第１〜第Ｎの階調データを保持する。これにより、これから階調データを取り込むシフトレジスタブロックに対してのみ、順次クロックを駆動していくことができる。すなわち、階調データの供給に必要なタイミングに対応してクロックを供給すればよいので不要な電力消費を削減することができる。
【００３１】
また本発明に係る表示装置は、互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、前記走査電極を走査駆動する走査電極駆動回路と、階調データに基づいて、前記信号電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００３２】
また本発明に係る表示装置は、互いに交差する複数の走査電極及び複数の信号電極により特定される画素を含む表示パネルと、前記走査電極を走査駆動する走査電極駆動回路と、階調データに基づいて、前記信号電極を駆動する上記いずれか記載の表示駆動回路とを含むことができる。
【００３３】
本発明によれば、大幅に低消費電力化を図る表示装置を提供することができる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３５】
１． 液晶装置
図１に、液晶装置の構成の概要を示す。
【００３６】
液晶装置（広義には、電気光学装置、表示装置）１０は、液晶パネル（広義には、表示パネル）２０を含む。
【００３７】
液晶パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる第１〜第Ａ（Ａは２以上の整数）の走査電極（ゲートライン）Ｇ１〜ＧＡと、Ｘ方向に複数配列されそれぞれＹ方向に伸びる第１〜第Ｂ（Ｂは２以上の整数）の信号電極（ソースライン）Ｓ１〜ＳＢとが配置されている。
【００３８】
第ｋ（１≦ｋ≦Ａ、ｋは整数）の走査電極Ｇｋと第ｊ（１≦ｊ≦Ｂ、ｊは整数）の信号電極Ｓｊとの交差位置に対応して、画素（画素領域）が配置される。該画素は、ＴＦＴ（広義には、画素スイッチ素子）２２ｊｋを含む。
【００３９】
ＴＦＴ２２ｊｋのゲート電極は、第ｋの走査電極Ｇｋに接続されている。ＴＦＴ２２ｊｋのソース電極は、第ｊの信号電極Ｓｊに接続されている。ＴＦＴ２２ｊｋのドレイン電極は、液晶容量（広義には液晶素子）２４ｊｋの画素電極２６ｊｋに接続されている。
【００４０】
液晶容量２４ｊｋにおいては、画素電極２６ｊｋに対向する対向電極２８ｊｋとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｊｋには、対向電極電圧Ｖｃｏｍが供給される。
【００４１】
液晶装置１０は、信号ドライバ３０を含むことができる。信号ドライバ３０として、以下の実施形態における表示駆動回路を適用することができる。信号ドライバ３０は、階調データに基づいて、液晶パネル２０の第１〜第Ｂの信号電極Ｓ１〜ＳＢを駆動する。
【００４２】
液晶装置１０は、走査ドライバ３２を含むことができる。走査ドライバ３２は、一垂直走査期間内に、液晶パネル２０の第１〜第Ａの走査電極Ｇ１〜ＧＡを順次駆動する。
【００４３】
液晶装置１０は、電源回路３４を含むことができる。電源回路３４は、信号電極の駆動に必要な電圧を生成し、信号ドライバ３０に対して供給する。また電源回路３４は、走査電極の駆動に必要な電圧を生成し、走査ドライバ３２に対して供給する。
【００４４】
液晶装置１０は、図示しないコモン電極駆動回路を含むことができる。コモン電極駆動回路は、電源回路３４によって生成された対向電極電圧Ｖｃｏｍが供給され、該対向電極電圧Ｖｃｏｍを液晶パネル２０の対向電極に出力する。
【００４５】
液晶装置１０は、ＬＣＤコントローラ３６を含むことができる。ＬＣＤコントローラ３６は、図示しない中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバ３０、走査ドライバ３２、電源回路３４を制御する。例えば、ＬＣＤコントローラ３６は、信号ドライバ３０及び走査ドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路３４に対し、極性反転タイミングの制御を行う。
【００４６】
また液晶装置１０には、例えば図示しないホストから画素単位でＲＧＢ各色６ビットの計１８ビットの階調データが順次入力される。信号ドライバ３０は、該階調データをラッチして第１〜第Ｂの信号電極Ｓ１〜ＳＢを駆動する。
【００４７】
なお、ここでは液晶装置１０はＴＦＴ型液晶装置して説明したが、液晶装置１０が単純マトリクス型液晶装置であってもよい。
【００４８】
また図１では、液晶装置１０に走査ドライバ３２、電源回路３４、コモン電極駆動回路又はＬＣＤコントローラ３６を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００４９】
また、少なくとも信号ドライバ３０を、液晶パネル２０のガラス基板上に形成することも可能である。すなわち、液晶パネル２０の上述した画素が形成される画素形成領域と信号ドライバ３０とが同一ガラス基板上に形成されるようにしてもよい。また、図２に示すように、走査ドライバ３２を、信号ドライバ３０と共に該ガラス基板上に設けてもよい。
【００５０】
２． 信号ドライバ
次に、図１又は図２に示した信号ドライバ３０について説明する。
【００５１】
図３に、信号ドライバ３０の構成の概要を示す。
【００５２】
信号ドライバ３０は、シフトレジスタ部４０、ラインラッチ回路４２、ＤＡＣ回路４４、信号電極駆動回路４６を含む。
【００５３】
シフトレジスタ部４０には、階調データＤＡＴＡがシリアルに入力される。より具体的には、階調データＤＡＴＡは、クロックＣＬＫに同期してシフトするデータイネーブル信号ＥＩＯに基づいて取り込まれる。この結果、シフトレジスタ部４０には、例えば一水平走査期間に対応する階調データが取り込まれる。
【００５４】
図３においてシフトレジスタ部４０に入力されるシフト信号ＳＨＬは、シフトレジスタのシフト方向を規定する信号である。すなわち、シフトレジスタ部４０は、シフト信号ＳＨＬのレベルに応じてシフト方向が切り替えられるようになっている。したがって、信号ドライバ３０の実装状態に応じて、信号ドライバ３０と駆動対象となるＬＣＤパネル２０の信号電極との位置関係が変化する場合に、シフト信号ＳＨＬのレベルを変更することで、両者を接続する配線の長さを最適化することができる。またシフトレジスタ部４０に入力されるリセット信号ＸＲＥＳは、内部の各回路を初期化する信号である。更に水平同期信号Ｈｓｙｎｃは、水平走査タイミングを規定する信号である。例えば水平同期信号Ｈｓｙｎｃを用いることで、水平走査周期で行われるシフトされるシフトレジスタ内の状態を初期化することができる。
【００５５】
ラインラッチ回路４２は、ラッチパルス信号ＬＰにより、シフトレジスタ部４０に取り込まれた階調データをラッチする。
【００５６】
ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）回路４４は、ラインラッチ回路４２にラッチされた階調データに対応した駆動電圧を信号電極ごとに生成する。このようなＤＡＣ回路４４は、例えば信号電極単位で、ラインラッチ回路４２にラッチされた階調データを読み出し、多値の駆動電圧の中から階調データのデコード結果に対応する駆動電圧を選択する。
【００５７】
信号電極駆動回路４６は、第１〜第Ｂの信号電極Ｓ１〜ＳＢそれぞれに対応して、ボルテージフォロワ接続されたオペアンプ回路を含む。そして、各信号電極は、ＤＡＣ回路４４で生成された駆動電圧が入力される該オペアンプ回路により駆動される。
【００５８】
ところで信号ドライバ３０は、駆動すべき信号電極の数が多い。したがって、図４（Ａ）に示すように、信号ドライバ３０の形状は信号電極の配列方向に長く、該配列方向と交差する方向に短くなることが一般的である。このような信号ドライバ３０では、階調データを供給するための階調バスは信号ドライバ３０の長辺方向に長くならざるを得ない。例えば各信号電極への配線長の差を小さくしたり、各種制御に必要な制御回路が中央部に設けられたりするため、図４（Ｂ）に示すように信号ドライバ３０の中央部付近から階調バスを各信号電極に向けて配線することが行われる。しかし、この場合でも信号電極数の増加により、信号ドライバの長辺方向に長くなる傾向は変わらない。
【００５９】
このように負荷が重い階調バスの駆動には、電力消費が多く、携帯機器等に搭載される場合に問題となっている。また、高精細プロセス等によりパッドピッチや配線ピッチが狭くなったとしても、表示パネルの大きさは大きくなる傾向にあるため、階調バスの駆動に伴う電力消費を大幅に削減することができない。
【００６０】
そこで信号ドライバ３０に適用される表示駆動回路は、シリアルに入力される階調データを階調バスに供給する場合に、不要な部分の駆動を行わないようにすることで、無駄な電力消費を削減することができる。
【００６１】
図５に、信号ドライバに適用される表示駆動回路のシフトレジスタ部の構成の概要を示す。
【００６２】
なおここでは、各回路の接続関係に加えて、レイアウト配置も模式的に示している。すなわち図５では、シフトレジスタ部４０は、信号電極の配列方向である信号ドライバの長辺方向に沿って形成されている状態を示している。
【００６３】
シフトレジスタ部４０は、複数画素単位に分割されたシフトレジスタ（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：以下、ＳＲと略す。）ブロックＢＬＫ１〜ＢＬＫＭ＋Ｎ（Ｍ、Ｎは正の整数）を含む。以下では説明を簡略化するために、シフトレジスタ部４０の各ＳＲブロックは４画素単位に分割されているものとし、シフトレジスタ部４０はＳＲブロックＢＬＫ１〜ＢＬＫ８（すなわちＭ＝Ｎ＝４）を含むものとする。例えばＳＲブロックＢＬＫ１は、１画素当たり１８ビットからなる階調データ（例えばＤ０１）を４画素分（Ｄ０１〜Ｄ３１）ラッチして出力することを意味している。
【００６４】
シフトレジスタ部４０に取り込まれる階調データは、データ入力制御回路５０により入力制御される。データ入力制御回路５０は、一水平走査期間が開始されると、例えば画素単位でシリアルに入力される階調データをＳＲブロックＢＬＫ１〜ＢＬＫ８に順次供給し、一水平走査期間分の階調データの取り込みが終了するとＳＲブロックＢＬＫ１〜ＢＬＫ８への階調データの出力を固定して無駄な電力消費を抑える。このようなデータ入力制御回路５０は、信号ドライバ３０の長辺方向について、ほぼ中央部に配置される。
【００６５】
すなわち、ＳＲブロックＢＬＫ１〜ＢＬＫ４（すなわちＭ＝４）は、データ入力制御回路５０を基準として右（広義には第１の方向）側の領域に配置されている。ＳＲブロックＢＬＫ５〜ＢＬＫ８（すなわちＮ＝４）は、データ入力制御回路５０を基準として左（広義には第１の方向と反対の第２の方向）側の領域に配置されている。
【００６６】
信号ドライバ３０の長辺方向について、ほぼ中央部から入力されたデータイネーブル信号ＥＩＯは、データイネーブル信号ＥＩＯ０としてＳＲブロックＢＬＫ１に入力される。
【００６７】
ＳＲブロックＢＬＫｉ（１≦ｉ≦８）は、データイネーブル信号ＥＩＯｉ−１（第（ｉ−１）のデータイネーブル信号）をクロックＣＬＫに同期してシフトし、左方向に隣接して配置されたＳＲブロックＢＬＫｉ＋１に出力する。ＳＲブロックＢＬＫｉからシフト出力されるデータイネーブル信号は、データイネーブル信号ＥＩＯｉ（第ｉのデータイネーブル信号）として出力される。
【００６８】
ＳＲブロックＢＬＫｉは、第ｉのデータイネーブル信号ＥＩＯｉ及び内部で第ｉのデータイネーブル信号ＥＩＯｉがシフトされたデータイネーブル信号に基づいて第ｉの階調データＤＡＴＡｉをラッチする。例えばＳＲブロックＢＬＫ１では、クロックＣＬＫに同期して第０のデータイネーブル信号ＥＩＯ０をシフトすると共に、各シフトタイミングに同期してシリアルに入力される第１の階調データＤＡＴＡ１を各データイネーブル信号に基づいてラッチする。こうすることで、ＳＲブロックＢＬＫ１は、４画素分の階調データをラッチすることができる。なおＳＲブロックＢＬＫ１は、クロックＣＬＫの次のタイミングで第１のデータイネーブル信号ＥＩＯ１をシフト出力することになる。
【００６９】
なお、ＳＲブロックＢＬＫ８からシフト出力された第８のデータイネーブル信号ＥＩＯ８は、データ入力制御回路５０に入力される。こうすることでデータ入力制御回路５０は、第０のデータイネーブル信号ＥＩＯ０に同期してＳＲブロックＢＬＫ１に第１の階調データＤＡＴＡ１を出力させて階調データの供給を開始し、第８のデータイネーブル信号ＥＩＯ８に基づいて階調データの供給を終了させることができる。したがって、ＳＲブロックＢＬＫ１〜ＢＬＫ８に取り込まれる第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８が入力されるときの階調データを出力し、それ以外の階調データの取り込みが行われない期間では階調データの出力を固定することで、階調データの不要な駆動を削除し、電力消費を削減することができる。
【００７０】
またシフトレジスタ部４０は、ＳＲブロックＢＬＫ１〜ＢＬＫ８それぞれに対応して第１〜第８のデータマスク回路５２１〜５２８を含む。第１〜第４のデータマスク回路５２１〜５２４は、データ入力制御回路５０を基準として右側の領域に、右方向に第４のデータマスク回路５２４、第３のデータマスク回路５２３、・・・、第１のデータマスク回路５２１の順に接続されて配置されている。すなわち、第４のデータマスク回路５２４が出力する第４の階調データＤＡＴＡ４は、第３のデータマスク回路５２３に入力される。第３のデータマスク回路５２３が出力する第３の階調データＤＡＴＡ３は、第２のデータマスク回路５２２に入力される。第２のデータマスク回路５２２が出力する第２の階調データＤＡＴＡ２は、第１のデータマスク回路５２１に入力される。
【００７１】
また第５〜第８のデータマスク回路５２５〜５２８は、データ入力制御回路５０を基準として左側の領域に、左方向に第５のデータマスク回路５２５、第６のデータマスク回路５２６、・・・、第８のデータマスク回路５２８の順に接続されて配置されている。すなわち、第５のデータマスク回路５２５が出力する第５の階調データＤＡＴＡ５は、第６のデータマスク回路５２６に入力される。第６のデータマスク回路５２６が出力する第６の階調データＤＡＴＡ６は、第７のデータマスク回路５２７に入力される。第７のデータマスク回路５２７が出力する第７の階調データＤＡＴＡ７は、第８のデータマスク回路５２８に入力される。
【００７２】
第１〜第８のデータマスク回路５２１〜５２８は、ＳＲブロックＢＬＫ１〜ＢＬＫ８に供給される階調データに対してマスク制御を行った第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８を出力する。ここで階調データに対するマスク制御とは、当該データマスク回路からの出力を固定する制御を行うことをいう。このようなマスク制御において、マスクの解除状態ではデータマスク回路からは入力された階調データがそのまま出力され、マスクの非解除状態ではデータマスク回路からの出力が論理レベル「Ｈ」又は「Ｌ」等に固定される。
【００７３】
図５において、データ入力制御回路５０から出力された階調データ（第０の階調データＤＡＴＡ０）は、第４のデータマスク回路５２４に入力される。第４のデータマスク回路５２４は、第０の階調データＤＡＴＡ０に対してマスク制御を行って第４の階調データＤＡＴＡ４を出力する。第４の階調データＤＡＴＡ４は、ＳＲブロックＢＬＫ４と第３のデータマスク回路５２３とに入力される。第４の階調データＤＡＴＡ４がＳＲブロックＢＬＫ４に入力された場合、第３のデータイネーブル信号ＥＩＯ３がシフト出力されているときに該階調データがラッチされる。一方、第３のデータマスク回路５２３は、第４の階調データＤＡＴＡ４に対してマスク制御を行って第３の階調データＤＡＴＡ３を生成する。第３の階調データＤＡＴＡ３は、ＳＲブロックＢＬＫ３と第２のデータマスク回路５２２とに入力される。
【００７４】
したがって、第４及び第３のデータマスク回路５２４、５２３のマスク制御タイミングを工夫することで、データ入力制御回路５０を介してシリアルに入力されるＳＲブロックＢＬＫ３への階調データを、第３のデータマスク回路５２３から第３の階調データＤＡＴＡ３として供給することができる。
【００７５】
第２及び第１のデータマスク回路５２２、５２１についても同様である。ただし、第１のデータマスク回路５２１で生成された第１の階調データＤＡＴＡ１は、ＳＲブロックＢＬＫ１にのみ供給される。
【００７６】
図５において、データ入力制御回路５０から出力された階調データ（第０の階調データＤＡＴＡ０）は、第５のデータマスク回路５２５に入力される。第５のデータマスク回路５２５は、第０の階調データＤＡＴＡ０に対してマスク制御を行って第５の階調データＤＡＴＡ５を出力する。第５の階調データＤＡＴＡ５は、ＳＲブロックＢＬＫ５と第６のデータマスク回路５２６とに入力される。第５の階調データＤＡＴＡ５がＳＲブロックＢＬＫ５に入力された場合、第４のデータイネーブル信号ＥＩＯ４がシフト出力されているときに該階調データがラッチされる。一方、第６のデータマスク回路５２６は、第５の階調データＤＡＴＡ５に対してマスク制御を行って第６の階調データＤＡＴＡ６を生成する。第６の階調データＤＡＴＡ６は、ＳＲブロックＢＬＫ６と第７のデータマスク回路５２７とに入力される。
【００７７】
第７及び第８のデータマスク回路５２７、５２８についても同様である。ただし、第８のデータマスク回路５２８で生成された第８の階調データＤＡＴＡ８は、ＳＲブロックＢＬＫ８にのみ供給される。
【００７８】
ところで、図５においては、データ入力制御回路５０を基準とした右側の領域では、左方向にシフトされるデータイネーブル信号に基づいてラッチされる第１〜第４の階調データは右方向に転送される。したがって、ＳＲブロックＢＬＫ１〜ＢＬＫ４については、データイネーブル信号のブロック単位のシフトタイミングに応じて、第１のデータマスク回路５２１、第２のデータマスク回路５２２、・・・、第４のデータマスク回路５２４の順にその出力である階調データのマスクを非解除状態にする（出力を固定する）ようにしている。これにより、階調データが供給される階調バスを、各ＳＲブロックのシフトタイミングを考慮して順次不要となった部分を駆動しなくて済み、駆動に伴う無駄な電力消費を大幅に抑えることができる。
【００７９】
また、データ入力制御回路５０を基準とした左側の領域では、左方向にシフトされるデータイネーブル信号に基づいてラッチされる第５〜第８の階調データは左方向に転送される。したがって、ＳＲブロックＢＬＫ５〜ＢＬＫ８については、データイネーブル信号のブロック単位のシフトタイミングに応じて、第５のデータマスク回路５２５、第６のデータマスク回路５２６、・・・、第８のデータマスク回路５２８の順にその出力である階調データのマスクを解除状態にするようにしている。これにより、階調データが供給される階調バスを、各ＳＲブロックのシフトタイミングを考慮して順次必要となった部分から駆動することで、駆動に伴う無駄な電力消費を大幅に抑えることができる。
【００８０】
なお、図５では階調データのマスク制御を行うことで低消費化を図るようにしていたが、信号電極の配列方向に配置され各ＳＲブロックに共通に接続される制御信号やその他のバスについても同様のマスク制御を行うことで低消費化を図ることができる。
【００８１】
以下では、構成についてより具体的に説明する。
【００８２】
２．１ 第１の実施形態
図６に、第１の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示す。
【００８３】
なお図６に示すシフトレジスタ部と同一部分には同一符号を付し、適宜説明を省略する。
【００８４】
第１の実施形態における表示駆動回路は、図３に示す信号ドライバに適用することができる。この場合、図６のシフトレジスタ部は図３のシフトレジスタ部４０に相当する。
【００８５】
図６においては、第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のデータマスク制御回路５４１〜５４８が設けられている。第１〜第８のデータマスク制御回路５４１〜５４８は、第１〜第８のデータマスク制御信号ＤＭ１〜ＤＭ８を生成する。第１〜第８のデータマスク回路５２１〜５２８は、第１〜第８のデータマスク制御信号ＤＭ１〜ＤＭ８に基づいて階調データのマスク制御を行って、第１〜第８の階調データＤＡＴＡ１〜ＤＡＴＡ８を出力する。
【００８６】
データ入力制御回路５０を基準として右側の領域では、ＳＲブロックを含む第１の系の第１〜第４の回路ブロックを形成することができる。またデータ入力制御回路５０を基準とした左側の領域では、ＳＲブロックを含む第２の系の第５〜第８の回路ブロックを形成することができる。第１及び第２の系では、上述したようにマスク制御方法が異なり、データマスク制御信号の生成方法が異なる。
【００８７】
２．１．１ 第１の系
図７に、第１の実施形態における第１の系の回路ブロックの構成の概要を示す。
【００８８】
ここでは、第ａ（１≦ａ≦Ｍ（＝４）、ａは整数）の回路ブロック６０ａを示す。第ａの回路ブロックは、ＳＲブロックＢＬＫａ、第ａのデータマスク回路５２ａ、第ａのデータマスク制御回路５４ａを含む。
【００８９】
第ａのデータマスク制御回路５４ａは、ＳＲブロックＢＬＫａからシフト出力されたデータイネーブル信号ＥＩＯａ（第ａのデータイネーブル信号）に基づいて第ａのデータマスク制御信号ＤＭａを生成する。
【００９０】
第ａのデータマスク回路５２ａは、第ａのデータマスク制御信号ＤＭａにより、第（ａ＋１）の階調データＤＡＴＡａ＋１に対しマスク制御を行った第ａの階調データＤＡＴＡａを生成する。
【００９１】
このような構成により、第１の系では、第１〜第４のデータマスク回路５２１〜５２４は、順次マスクの解除状態から非解除状態に設定することになる。
【００９２】
このようにマスク制御された第ａの階調データＤＡＴＡａは、ＳＲブロックＢＬＫａにおいて、第（ａ−１）のデータイネーブル信号ＥＩＯａ−１をシフトしたタイミングでラッチされる。そして、ＳＲブロックＢＬＫａから４画素分の階調データが読み出され、ラインラッチにラッチされる。その後、ラッチされた階調データに対応した駆動電圧が生成され、信号電極駆動回路から出力される。
【００９３】
２．１．２ 第２の系
図８に、第１の実施形態における第２の系の回路ブロックの構成の概要を示す。
【００９４】
ここでは、第ｂ（Ｍ＋１（＝５）≦ｂ≦Ｍ＋Ｎ（＝８）、ｂは整数）の回路ブロック６０ｂを示す。第ｂの回路ブロックは、ＳＲブロックＢＬＫｂ、第ｂのデータマスク回路５２ｂ、第ｂのデータマスク制御回路５４ｂを含む。
【００９５】
第ｂのデータマスク制御回路５４ｂは、ＳＲブロックＢＬＫｂ−１からシフト出力されたデータイネーブル信号ＥＩＯｂ−１（第（ｂ−１）のデータイネーブル信号）に基づいて第ｂのデータマスク制御信号ＤＭｂを生成する。
【００９６】
第ｂのデータマスク回路５２ｂは、第ｂのデータマスク制御信号ＤＭｂにより、第（ｂ−１）の階調データＤＡＴＡｂ−１に対しマスク制御を行った第ｂの階調データＤＡＴＡｂを生成する。
【００９７】
このような構成により、第２の系では、第５〜第８のデータマスク回路５２５〜５２８は、前段の階調データに対して順次マスクを非解除状態から解除状態に設定することになる。
【００９８】
このようにマスク制御された第ｂの階調データＤＡＴＡｂは、ＳＲブロックＢＬＫｂにおいて、第（ｂ−１）のデータイネーブル信号ＥＩＯｂ−１をシフトしたタイミングでラッチされる。そして、ＳＲブロックＢＬＫｂから４画素分の階調データが読み出され、ラインラッチにラッチされる。その後、ラッチされた階調データに対応した駆動電圧が生成され、信号電極駆動回路から出力される。
【００９９】
２．１．３ タイミング例
図９に、図６に示した表示駆動回路の階調データの取り込みタイミングの一例を示す。
【０１００】
ＳＲブロックＢＬＫ１〜ＢＬＫ８には、第０〜第７のデータイネーブル信号ＥＩＯ０〜ＥＩＯ７が入力される。各ＳＲブロックでは、入力されたデータイネーブル信号をシフトし、隣接するＳＲブロックに順次データイネーブル信号を出力していく。各ＳＲブロック内では、シフトされたデータイネーブル信号の立ち下がりエッジで、入力される階調データをラッチする。
【０１０１】
データ入力制御回路５０は、第０のデータイネーブル信号ＥＩＯ０の入力タイミングに合わせて階調データを第４及び第５のデータマスク回路５２４、５２５に出力する。第４のデータマスク回路５２４は、マスクが解除状態に設定されているため、入力された階調データがそのまま第３のデータマスク回路５２３に出力される。同様にして、第３、第２及び第１のデータマスク回路５２３、５２２、５２１を介して出力された階調データは、第１の階調データＤＡＴＡ１としてＳＲブロックＢＬＫ１に出力される。ＳＲブロックＢＬＫ１では、４画素分の階調データが順次取り込まれる。
【０１０２】
一方、第５のデータマスク回路５２５は、マスクが非解除状態に設定されているため、その出力が論理レベル「Ｌ」に固定された状態となっており、第６のデータマスク回路５２６以降にデータ入力制御回路５０からの階調データが供給されることはない。
【０１０３】
続くＳＲブロックＢＬＫ２に対応する階調データについては、第２のデータマスク回路５２２までは上述と同様である。第１のデータマスク制御回路５４１は、ＳＲブロックＢＬＫ１からシフト出力された第１のデータイネーブル信号ＥＩＯ１に基づいて第１のデータマスク制御信号ＤＭ１を生成する。そして、第１のデータマスク回路５２１は、次のデータイネーブル信号のシフトタイミング以降、第１のデータマスク制御信号ＤＭ１を用いてその出力を論理レベル「Ｌ」に固定する。
【０１０４】
同様にして第３及び第４のデータマスク回路５２３、５２４は、順次その出力が論理レベル「Ｌ」に固定していく。
【０１０５】
この結果、図９に示すように、第１の系の第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４は、次のようになる。
【０１０６】
第１の階調データＤＡＴＡ１は、ＳＲブロックＢＬＫ１に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第２の階調データＤＡＴＡ２は、ＳＲブロックＢＬＫ１、ＢＬＫ２に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第３の階調データＤＡＴＡ３は、ＳＲブロックＢＬＫ１〜ＢＬＫ３に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第４の階調データＤＡＴＡ４は、ＳＲブロックＢＬＫ１〜ＢＬＫ４に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１０７】
ＳＲブロックＢＬＫ４から第４のデータイネーブル信号ＥＩＯ４がシフト出力されると、第５のデータマスク制御回路５４５において生成された第５のデータマスク制御信号ＤＭ５により、第５のデータマスク回路５２５の出力のマスクが解除状態に設定される。このときデータ入力制御回路５０からは、ＳＲブロックＢＬＫ５に対応する階調データが入力される。したがって、ＳＲブロックＢＬＫ５は、第５の階調データＤＡＴＡ５をラッチすることができる。しかし、この時点で第６のデータマスク回路５２６の出力は、マスクが非解除状態のままである。
【０１０８】
次に、ＳＲブロックＢＬＫ５から第５のデータイネーブル信号ＥＩＯ５がシフト出力されると、第６のデータマスク制御回路５４６において生成された第６のデータマスク制御信号ＤＭ６により、第６のデータマスク回路５２６の出力のマスクが解除状態に設定される。このときデータ入力制御回路５０からは、解除状態のままに設定された第５のデータマスク回路５２５を介してＳＲブロックＢＬＫ６に対応する階調データが入力される。したがって、ＳＲブロックＢＬＫ６は、第６の階調データＤＡＴＡ６をラッチすることができる。しかし、この時点で第７のデータマスク回路５２７の出力は、マスクが非解除状態のままである。
【０１０９】
同様にして、ＳＲブロックＢＬＫ７、ＢＬＫ８では、順次第７及び第８の階調データＤＡＴＡ７、ＤＡＴＡ８がラッチされる。
【０１１０】
この結果、図９に示すように、第２の系の第５〜第８の階調データＤＡＴＡ５〜ＤＡＴＡ８は、次のようになる。
【０１１１】
第８の階調データＤＡＴＡ８は、ＳＲブロックＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第７の階調データＤＡＴＡ７は、ＳＲブロックＢＬＫ７、ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第６の階調データＤＡＴＡ６は、ＳＲブロックＢＬＫ６〜ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第５の階調データＤＡＴＡ５は、ＳＲブロックＢＬＫ５〜ＢＬＫ８に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１１２】
２．１．４ 比較例
ここで、比較例を挙げ、上述した第１の実施形態の効果を説明する。
【０１１３】
図１０（Ａ）に、比較例におけるシフトレジスタ部の構成の一例を示す。
【０１１４】
比較例におけるシフトレジスタ部７０では、データイネーブル信号ＥＩＯをシフトし、シフトされたデータイネーブル信号に基づいて、各フリップフロップに共通に接続された階調バス上の階調データを順次取り込んでいく。
【０１１５】
図１０（Ｂ）に、比較例におけるシフトレジスタ部の動作タイミングの一例を示す。
【０１１６】
階調バス上には、画素単位で階調データがシリアルに供給される。したがって、各フリップフロップは、データイネーブル信号ＥＩＯがシフトするたびに、順次階調バス上の階調データを取り込んでいくことになる。
【０１１７】
ところで、図１０（Ａ）に示すように、階調バスはシフトレジスタ部７０の各フリップフロップに共通に接続されている。そのため、一水平走査周期分の階調データをラッチし終わるまで、階調バスは、保持すべき階調データの値に応じて論理レベル「Ｈ」、「Ｌ」の駆動を繰り返すことになる。すなわち、１画素目の階調データのラッチが終了すると、１画素目のフリップフロップに接続される階調バスへの駆動は不要であるにも関わらず、１水平走査期間分の最終画素の階調データのラッチが終了するまで駆動されることになる。
【０１１８】
これに対して、第１の実施形態では、図９に示すように、第１の系では不要になった部分の駆動を行うことなく、第２の系では必要になった部分から駆動を開始していくことで、階調バスの駆動に伴う無駄な電力消費を大幅に削減することができる。
【０１１９】
２．１．５ 詳細な回路構成例
図１１に、第１の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図を示す。
【０１２０】
シフトレジスタ部９０は、図３に示したシフトレジスタ部４０に相当する。このシフトレジスタ部９０は、図７に示した構成の第１の系の第１〜第４の回路ブロック６０１〜６０４と、図８に示した構成の第２の系の第５〜第８の回路ブロック６０５〜６０８を含む。
【０１２１】
シフトレジスタ部９０には、シフト信号ＳＨＬが入力され、第１〜第８の回路ブロック６０１〜６０８に供給されている。第１〜第８の回路ブロック６０１〜６０８は、シフト信号ＳＨＬの論理レベルに応じて、シフト方向を第１又は第２の方向に切り替えられるようになっている。
【０１２２】
シフトレジスタ部９０に入力される水平同期信号Ｈｓｙｎｃに基づき、第１〜第８の回路ブロック６０１〜６０８のフリップフロップの初期化が行われる。また、シフトレジスタ部９０に入力されるリセット信号ＸＲＥＳに基づき、第１〜第８の回路ブロック６０１〜６０８の内部状態が初期化される。
【０１２３】
シフトレジスタ部９０に入力される階調データは、データ入力制御回路５０によりその出力が制御される。データ入力制御回路５０は、データ端子Ｄが電源電位に接続されたフリップフロップを有し、反転出力端子ＸＱにより階調データＤＡＴＡの出力が制御される。このフリップフロップは、シフト信号ＳＨＬに応じてデータイネーブル信号ＥＩＯ８又はデータイネーブル信号ＥＩＯ８´に基づいてデータ端子Ｄのレベルをラッチする。
【０１２４】
ここで、第８のデータイネーブル信号ＥＩＯ８は、第１の回路ブロック６０１に入力された第０のデータイネーブル信号ＥＩＯ０がシフトされて第８の回路ブロック６０８からシフト出力されたものである。また、データイネーブル信号ＥＩＯ８´は、第８の回路ブロック６０８に入力されたデータイネーブル信号ＥＩＯ０´がシフトされて第１の回路ブロック６０１からシフト出力されたものである。第１〜第８の回路ブロック６０１〜６０８は、シフト信号ＳＨＬが第１のレベルのときデータイネーブル信号を第１の方向にシフトし、第２のレベルのときデータイネーブル信号を第２の方向にシフトするようになっている。
【０１２５】
図１２に、第１の回路ブロックに含まれるＳＲブロックの回路構成の一例を示す。
【０１２６】
第１〜第８の回路ブロック６０１〜６０８に含まれるＳＲブロックは、全て同一構成とすることができる。実際には１画素当たり１８ビットで構成されるが、図１２では画素単位に回路を簡素化して示している。
【０１２７】
ＳＲブロック１００は、画素単位に設けられた階調データ保持部１０２０〜１０２３を含む。階調データ保持部１０２ｉ（０≦ｉ≦３、ｉは整数）は、ラッチ回路１０４ｉ−１、１０４ｉ−２、１０６ｉ−１、１０６ｉ−２を含む。各ラッチ回路は、Ｃ端子に入力された信号の論理レベルが「Ｈ」の期間、Ｄ端子から入力された信号をＭ端子から出力させて、Ｃ端子に入力された信号の論理レベルが「Ｌ」に変化した時点のＤ端子の論理レベルを保持するレベルラッチ回路である。
【０１２８】
階調データ保持部１０２ｉでは、ラッチ回路１０４ｉ―１のＭ端子とラッチ回路１０４ｉ−２のＤ端子とが接続される。そして、ラッチ回路１０４ｉ−１のＭ端子がセレクタ回路１０８ｉの一方の入力端子に入力される。
【０１２９】
入力端子ＥＩ１から階調データ保持部１０２０のラッチ回路１０４０−１のＤ端子に入力されたデータイネーブル信号は、図１２に示すように、クロックＣＬＫの半周期ごとに各ラッチ回路で保持され、最終的に階調データ保持部１０２３のラッチ回路１０４３−２のＭ端子から出力される。
【０１３０】
また階調データ保持部１０２ｉでは、ラッチ回路１０６ｉ―１のＭ端子とラッチ回路１０６ｉ−２のＤ端子とが接続される。そして、ラッチ回路１０６ｉ−１のＭ端子がセレクタ回路１０８ｉの他方の入力端子に入力される。
【０１３１】
入力端子ＥＩ２から階調データ保持部１０２３のラッチ回路１０６３−１のＤ端子に入力されたデータイネーブル信号は、図１２に示すように、クロックＣＬＫの半周期ごとに各ラッチ回路で保持され、最終的に階調データ保持部１０２０のラッチ回路１０６０−２のＭ端子から出力される。
【０１３２】
セレクタ回路１０８０〜１０８３は、シフト信号ＳＨＬの論理レベルが「Ｈ」のときラッチ回路１０６０−１〜１０６３−１のＭ端子からの出力を選択し、シフト信号ＳＨＬの論理レベルが「Ｌ」のときラッチ回路１０４０−１〜１０４３−１のＭ端子からの出力を選択する。セレクタ回路１０８０〜１０８３の出力は、階調データラッチ回路１１００〜１１０１のＣ端子に接続される。階調データラッチ回路１１００〜１１０１のＤ端子には階調データＤＡＴＡが供給される階調バスが接続され、そのＭ端子から保持された階調データＤ０〜Ｄ３が出力される。
【０１３３】
このようにＳＲブロックは、クロックＣＬＫの半周期ごとに、データイネーブル信号をシフトし、シフトされたデータイネーブル信号に基づいて階調バス上の階調データを保持する。
【０１３４】
なお、第２の系における各回路ブロックのＳＲブロックでも、図１２に示す構成と同様の構成で実現することができる。
【０１３５】
図１３に、データマスク制御回路及びデータマスク回路の回路構成例を示す。
【０１３６】
ここでは第１の系の第２のデータマスク制御回路５４１と、第２のデータマスク回路５２２の構成例を示すが、第１の系の他のデータマスク制御回路、他のデータマスク回路、又は第２の系の場合でも同様の構成で実現することができる。
【０１３７】
第２のデータマスク制御回路５４２では、シフト信号ＳＨＬの論理ベルに応じて、ＳＲブロックＢＬＫ２、ＢＬＫ３のいずれかからシフト出力されたデータイネーブル信号を、シフト信号ＳＨＬを反転させた反転シフト信号ＸＳＨＬに応じて位相を反転させて、フリップフロップＦＦ２のＣ端子に入力させる。フリップフロップＦＦ２のＤ端子は電源電位Ｖｄｄに接続され、Ｒ端子は水平同期信号Ｈｓｙｎｃが入力される。フリップフロップＦＦ２のＱ端子からの出力は、反転シフト信号ＸＳＨＬに応じて位相を反転させて、第２のデータマスク制御信号ＤＭ２として出力される。
【０１３８】
第２のデータマスク回路５２２では、第３の階調データＤＡＴＡ３と、第２のデータマスク制御信号ＤＭ２との論理積をとり、第２の階調データＤＡＴＡ２として出力させる。
【０１３９】
このように第２のデータマスク制御回路５４２は、シフト方向に応じてＳＲブロックＢＬＫ２、ＢＬＫ３のいずれかからシフト出力されたデータイネーブル信号によりフリップフロップＦＦ２をセットし、当該水平走査期間においてそれ以降、第２のデータマスク回路５２２により第３の階調データＤＡＴＡ３に対するマスクを非解除状態に設定することができる。
【０１４０】
図１４に、第１の系の回路ブロックの動作タイミングの一例を示す。
【０１４１】
データイネーブル信号ＥＩＯが入力され、画素単位で順次階調データＤＡＴＡが入力されると、データ入力制御回路５０は第４及び第５の回路ブロック６０４、６０５に対して、第０の階調データＤＡＴＡ０を出力する。
【０１４２】
第１〜第４の回路ブロック６０１〜６０４に着目すると、例えばデータイネーブル信号ＥＩＯは第０のデータイネーブル信号ＥＩＯ０として第１の回路ブロック６０１から第４の回路ブロック６０４の方向にシフトされる。したがって、第２のデータマスク回路５２１は、第１のデータイネーブル信号ＥＩＯ１がシフト出力されるまで第１の階調データＤＡＴＡ１のマスクを解除状態にし、第１のデータイネーブル信号ＥＩＯ１がシフト出力されると第１の階調データＤＡＴＡ１のマスクを非解除状態に設定する（Ｔ１）。
【０１４３】
同様に、第２の回路ブロック６０２の第２のデータマスク回路５２２は、第２のデータイネーブル信号ＥＩＯ２がシフト出力されるまで第２の階調データＤＡＴＡ２のマスクを解除状態にし、第２のデータイネーブル信号ＥＩＯ２がシフト出力されると第２の階調データＤＡＴＡ２のマスクを非解除状態に設定する（Ｔ２）。
【０１４４】
第３及び第４の回路ブロック６０３、６０４でも同様に上述のマスク制御が行われる。このように第１〜第４のデータマスク回路５２１〜５２４は、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されるまで第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４のマスクを解除状態にし、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されると第１〜第４の階調データＤＡＴＡ１〜ＤＡＴＡ４のマスクを非解除状態に設定する（Ｔ１〜Ｔ４）。したがって、階調データの供給に必要なタイミングのみ、バスを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０１４５】
図１５に、第２の系の動作タイミングの一例を示す。
【０１４６】
データイネーブル信号ＥＩＯが入力され、画素単位で順次階調データＤＡＴＡが入力されると、データ入力制御回路５０は第４及び第５の回路ブロック６０４、６０５に対して、第０の階調データＤＡＴＡ０を出力する。
【０１４７】
ここでは、第２の系の第５〜第８の回路ブロック６０５〜６０８が、第４の回路ブロック６０４からシフト出力された第４のデータイネーブル信号ＥＩＯ４を、第５の回路ブロック６０５から第８の回路ブロック６０４の方向にシフトする場合について説明する。
【０１４８】
第５のデータマスク回路５２５は、第４のデータイネーブル信号ＥＩＯ４がシフト出力されてから第０の階調データＤＡＴＡ０のマスクを解除状態にして第５の階調データＤＡＴＡ５を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ５）。
【０１４９】
同様に、第６の回路ブロック６０６の第６のデータマスク回路５２６は、第５のデータイネーブル信号ＥＩＯ５がシフト出力されてから、第５の階調データＤＡＴＡ５のマスクを解除状態にして第６の階調データＤＡＴＡ６を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ６）。
【０１５０】
第７及び第８の回路ブロック６０７、６０８でも同様に上述のマスク制御が行われる。このように第５〜第８のデータマスク回路５２５〜５２８は、第４〜第７のデータイネーブル信号ＥＩＯ４〜ＥＩＯ７がシフト出力されてから、第０の階調データＤＡＴＡ０、第５〜第７の階調データＤＡＴＡ５〜ＤＡＴＡ７のマスクを解除状態にして第５〜第８の階調データＤＡＴＡ５〜ＤＡＴＡ８を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図１５では一水平走査期間が終了するまで）マスクの解除状態を維持する（Ｔ５〜Ｔ８）。したがって、階調データの供給に必要なタイミングのみ、バスを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０１５１】
またデータ入力制御回路５０により、一水平走査期間（１Ｈ）の全期間にわたって階調データを駆動する必要がなくなる。すなわち、第８のデータイネーブル信号ＥＩＯ８がシフト出力されてから次の水平走査期間が開始されるまでの間、階調データを駆動する必要がなくなり、その分の電力消費を削減することができる。
【０１５２】
２．２ 第２の実施形態
第１の実施形態では各ＳＲブロックに供給される階調データについてマスク制御を行っていたが、これに限定されるものではない。第２の実施形態では各ＳＲブロックに供給される階調データ及びクロックについてマスク制御を行うことができる。
【０１５３】
図１６に、第２の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示す。
【０１５４】
ただし、図６に示す第１の実施形態における表示駆動回路のシフトレジスタ部と同一の部分には同一符号を付し、適宜説明を省略する。この第２の実施形態における表示駆動回路は、図３に示す信号ドライバに適用することができる。この場合、図１６のシフトレジスタ部は図３のシフトレジスタ部４０に相当する。
【０１５５】
図１６では、まず第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のクロックマスク回路１１８１〜１１８８が設けられている。また、第１〜第８のデータマスク回路５２１〜５２８のそれぞれに対応して、第１〜第８のマスク制御回路１２０１〜１２０８が設けられている。
【０１５６】
第１〜第８のマスク制御回路１２０１〜１２０８は、第１の実施形態における第１〜第８のデータマスク制御回路５４１〜５４８と同様の機能を有し、かつ第１〜第８のクロックマスク制御信号ＣＭ１〜ＣＭ８を生成することができるようになっている。第１〜第８のクロックマスク回路１１８１〜１１８８は、第１〜第８のクロックマスク制御信号ＣＭ１〜ＣＭ８に基づいてマスク制御を行った第１〜第８のクロックＣＬＫ１〜ＣＬＫ８を生成する。
【０１５７】
また図６と同様に、第１〜第８のクロックマスク回路１１８１〜１１８８は、クロック入力制御回路１２４を基準に右側に配置されるか、左側に配置されるかにより、マスク制御方法が異なり、クロックマスク制御信号の生成方法が異なる。したがって、クロックＣＬＫのマスク制御についても、図７及び図８と同様に第１及び第２の系に分けて制御することができる。
【０１５８】
２．２．１ 第１の系
図１７に、第２の実施形態における第１の系の回路ブロックの構成の概要を示す。
【０１５９】
ただし、図７に示す第１の系の回路ブロック６０ａ（１≦ａ≦Ｍ（＝４）、ａは整数）と同一部分には同一符号を付し適宜説明を省略する。
【０１６０】
第２の実施形態における第１の系の回路ブロック１３０ａが第１の実施形態における第１の系の回路ブロック６０ａと異なる点は、第ａのクロックマスク制御回路１３２ａと、第ａのクロックマスク回路１１８ａとを含む点である。
【０１６１】
第ａのクロックマスク制御回路１３２ａは、ＳＲブロックＢＬＫａからシフト出力されたデータイネーブル信号ＥＩＯａ（第ａのデータイネーブル信号）に基づいて第ａのクロックマスク制御信号ＣＭａを生成する。
【０１６２】
第ａのクロックマスク回路１１８ａは、第ａのクロックマスク制御信号ＣＭａにより、第（ａ＋１）のクロックＣＬＫａ＋１に対しマスク制御を行った第ａのクロックＣＬＫａを生成する。
【０１６３】
２．２．２ 第２の系
図１８に、第２の実施形態における第２の系の回路ブロックの構成の概要を示す。
【０１６４】
ただし、図８に示す第２の系の回路ブロック６０ｂ（Ｍ＋１（＝５）≦ｂ≦Ｍ＋Ｎ（＝８）、ｂは整数）と同一部分には同一符号を付し適宜説明を省略する。
【０１６５】
第２の実施形態における第２の系の回路ブロック１３０ｂが第１の実施形態における第１の系の回路ブロック６０ｂと異なる点は、第ｂのクロックマスク制御回路１３２ｂと、第ｂのクロックマスク回路１１８ｂとを含む点である。
【０１６６】
第ｂのクロックマスク制御回路１３２ｂは、ＳＲブロックＢＬＫｂ−１からシフト出力されたデータイネーブル信号ＥＩＯｂ−１（第（ｂ−１）のデータイネーブル信号）に基づいて第ｂのクロックマスク制御信号ＣＭｂを生成する。
【０１６７】
第ｂのクロックマスク回路１１８ｂは、第ｂのクロックマスク制御信号ＣＭｂにより、第（ｂ−１）のクロックＣＬＫｂ−１に対しマスク制御を行った第ｂのクロックＣＬＫｂを生成する。
【０１６８】
２．２．３ タイミング例
図１９に、図１６に示した表示駆動回路の階調データの取り込みタイミングの一例を示す。
【０１６９】
ここで、データのマスク制御については図９と同様であるため説明を省略し、クロックのマスク制御についてのみ説明する。
【０１７０】
ＳＲブロックＢＬＫ１〜ＢＬＫ８には、第０〜第７のデータイネーブル信号ＥＩＯ０〜ＥＩＯ７が入力される。各ＳＲブロックでは、入力されたデータイネーブル信号をシフトし、隣接するＳＲブロックに順次データイネーブル信号を出力していく。各ＳＲブロック内では、シフトされたデータイネーブル信号の立ち下がりエッジで、入力される階調データをラッチする。
【０１７１】
クロック入力制御回路１２４には、データイネーブル信号のシフトタイミングを規定するクロックＣＬＫが入力される。クロック入力制御回路１２４は、階調データの取り込み期間（例えば第０のデータイネーブル信号ＥＩＯ０が入力されて第８のデータイネーブル信号ＥＩＯ８が出力されるまでの期間）において、第０のクロックＣＬＫ０を第４及び第５のクロックマスク回路１１８４、１１８５に対して出力する。
【０１７２】
第４のクロックマスク回路１１８４は、マスクが解除状態に設定されており、入力されたクロックがそのまま第３のクロックマスク回路１１８３に出力される。同様にして、第２及び第１のクロックマスク回路１１８２、１１８１を介して出力されたクロックは、第１のクロックＣＬＫ１としてＳＲブロックＢＬＫ１に出力される。ＳＲブロックＢＬＫ１では、第１のクロックＣＬＫ１に同期して第０のデータイネーブル信号ＥＩＯ０をシフトし、階調データを取り込む。
【０１７３】
一方、第５のクロックマスク回路１１８５は、マスクが非解除状態に設定されており、その出力が論理レベル「Ｌ」に固定された状態となっている。したがって、第６のクロックマスク回路１１８６以降にクロック入力制御回路１２４からのクロックが供給されることはない。
【０１７４】
続くＳＲブロックＢＬＫ２に対応するクロックについては、第２のクロックマスク回路１１８２までは上述と同様である。第１のマスク制御回路１２０１は、ＳＲブロックＢＬＫ１からシフト出力された第１のデータイネーブル信号ＥＩＯ１に基づいて第１のデータマスク制御信号ＤＭ１の他に第１のクロックマスク制御信号ＣＭ１を生成する。そして、第１のクロックマスク回路１１８１は、次のデータイネーブル信号のシフトタイミング以降、第１のクロックマスク制御信号ＣＭ１を用いてその出力が論理レベル「Ｌ」に固定する。
【０１７５】
同様にして第３及び第４のクロックマスク回路１１８３、１１８４は、順次その出力を論理レベル「Ｌ」に固定していく。
【０１７６】
この結果、図１９に示すように、第１の系の第１〜第４のクロックＣＬＫ１〜ＣＬＫ４は、次のようになる。
【０１７７】
第１のクロックＣＬＫ１は、ＳＲブロックＢＬＫ１に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第２のクロックＣＬＫ２は、ＳＲブロックＢＬＫ１、ＢＬＫ２に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第３のクロックＣＬＫ３は、ＳＲブロックＢＬＫ１〜ＢＬＫ３に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第４のクロックＣＬＫ４は、ＳＲブロックＢＬＫ１〜ＢＬＫ４に取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１７８】
ＳＲブロックＢＬＫ４から第４のデータイネーブル信号ＥＩＯ４がシフト出力されると、第５のマスク制御回路１２０５において生成された第５のクロックマスク制御信号ＣＭ５により、第５のクロックマスク回路１１８５の出力のマスクを解除状態に設定される。したがって、ＳＲブロックＢＬＫ５は、マスクが解除されて出力された第５のクロックＣＬＫ５に基づいてシフトしたデータイネーブル信号により、第５の階調データＤＡＴＡ５をラッチすることができる。しかし、この時点で第６のクロックマスク回路１１８６の出力は、マスクが非解除状態のままである。
【０１７９】
次に、ＳＲブロックＢＬＫ５からデータイネーブル信号ＥＩＯ５がシフト出力されると、第６のマスク制御回路１２０６において生成された第６のクロックマスク制御信号ＣＭ６により、第６のクロックマスク回路１１８６の出力マスクが解除状態に設定される。このときクロック入力制御回路１２４からは、解除状態のままに設定された第５のクロックマスク回路１１８５を介してＳＲブロックＢＬＫ６に対応する第６のクロックＣＬＫ６に基づいて第６の階調データＤＡＴＡ６をラッチすることができる。しかし、この時点で第７のクロックマスク回路１１８７の出力は、マスクが非解除状態のままである。
【０１８０】
同様にして、ＳＲブロックＢＬＫ７、ＢＬＫ８では、第７及び第８のクロックＣＬＫ７、ＣＬＫ８に基づき、順次第７及び第８の階調データＤＡＴＡ７、ＤＡＴＡ８がラッチされる。
【０１８１】
この結果、図１９に示すように、第２の系の第５〜第８のクロックＣＬＫ５〜ＣＬＫ８は、次のようになる。
【０１８２】
第８のクロックＣＬＫ８は、ＳＲブロックＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第７のクロックＣＬＫ７は、ＳＲブロックＢＬＫ７、ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第６のクロックＣＬＫ６は、ＳＲブロックＢＬＫ６〜ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。第５のクロックＣＬＫ５は、ＳＲブロックＢＬＫ５〜ＢＬＫ８に階調データが取り込まれるまでの間だけマスクが解除され、その後マスクが非解除状態に設定される。
【０１８３】
２．２．４ 詳細な回路構成例
図２０に、第２実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図を示す。
【０１８４】
ただし、図１１に示す第１の実施形態における表示駆動回路のシフトレジスタ部９０と同一部分には同一符号を付し、適宜説明を省略する。
【０１８５】
シフトレジスタ部１４０は、図３に示したシフトレジスタ部４０に相当する。このシフトレジスタ部１４０は、図１７に示した構成の第１の系の第１〜第４の回路ブロック１３０１〜１３０４と、図１８に示した構成の第２の系の第５〜第８の回路ブロック１３０５〜１３０８とを含む。
【０１８６】
クロック入力制御回路１２４は、データ端子Ｄが電源電位に接続されたフリップフロップの反転出力端子ＸＱからの信号により、クロックＣＬＫの入力制御が行われる。
【０１８７】
図２１に、データマスク制御回路、データマスク回路、クロック制御回路及びクロックマスク回路の回路構成例を示す。
【０１８８】
ここでは第１の系の第２のデータマスク制御回路５４２、第２のデータマスク回路５２２、第２のクロックマスク制御回路１３２２及び第２のクロックマスク回路１１８２の構成例を示す。第２のマスク制御回路１２０２は、第２のデータマスク制御回路５４２と、第２のクロックマスク制御回路１３２２とを含む。ここで、図１３に示した第２のデータマスク制御回路５４２及び第２のデータマスク回路５２２については同様であるため説明を省略する。
【０１８９】
第２のクロックマスク制御回路１３２２は、第２のデータマスク制御回路５４２のフリップフロップＦＦ２のＱ端子の出力を用いて、第２のクロックマスク制御信号ＣＭ２を生成する。そのため第２のクロックマスク制御回路１３２２は、フリップフロップＦＦ３、ＦＦ４を含む。フリップフロップＦＦ３、ＦＦ４のＤ端子に、フリップフロップＦＦ２のＱ端子が接続される。フリップフロップＦＦ３のＣ端子には、第３のクロックＣＬＫ３の反転信号が入力される。フリップフロップＦＦ４のＣ端子には、第２のクロックＣＬＫ２が入力される。こうすることで、データマスクのタイミングと、クロックマスクのタイミングとを半周期ずらし、ひげの発生しないクロックマスク制御信号でクロックのマスク制御を行うことができる。この場合、発生したヒゲによりデータイネーブル信号がシフトされてしまう事態を回避する。
【０１９０】
図２２に、図２１に示した回路によるクロックマスクの動作タイミングの一例を示す。
【０１９１】
ここではシフト信号ＳＨＬの論理レベルが「Ｈ」に固定されている場合について説明する。左方向を第２の方向とすると、シフト信号ＳＨＬの論理レベルが「Ｈ」（第２のレベル）のとき、データイネーブル信号は左方向にシフトされることを意味する。
【０１９２】
まず第３のクロックマスク回路１１８２に第３のクロックＣＬＫ３が入力され、クロックマスクが解除状態であるものとする。したがって、第２のクロックマスク回路１１８２は、入力された第３のクロックＣＬＫ３をそのまま第２のクロックＣＬＫ２として出力する。
【０１９３】
ＳＲブロックＢＬＫ２から第２のデータイネーブル信号ＥＩＯ２がシフト出力されると（Ｔ２０）、第２のデータマスク制御回路５４２では、フリップフロップＦＦ２のＱ端子から論理レベル「Ｈ」に設定される（Ｔ２１）。これにより、第２のデータマスク制御信号ＤＭ２は論理ベル「Ｌ」になり、それ以降第２の階調データＤＡＴＡ２はマスクされる。
【０１９４】
第２のクロックマスク制御回路１３２２では、フリップフロップＦＦ３において、第３のクロックＣＬＫ３の立ち下がりに同期してＸＱ２信号の論理レベルが「Ｌ」となる。一方、フリップフロップＦＦ２において、第２のクロックＣＬＫ２の立ち上がりに同期して、ＸＱ３信号の論理レベルが「Ｌ」となる（Ｔ２２）。ここで、反転シフト信号ＸＳＨＬの論理レベルが「Ｌ」に固定されているため、第２のクロックマスク制御信号ＣＭ２は論理レベル「Ｌ」となる（Ｔ２３）。これにより、第２のクロックＣＬＫ２は、第２のクロックマスク制御信号ＣＭ２によりマスクが非解除状態に設定され、これ以降第２のクロックＣＬＫ２は固定される（Ｔ２４）。
【０１９５】
なお第２のクロックＣＬＫ２は短いパルス状になるが、既に第２のデータイネーブル信号ＥＩＯ２をシフト出力しているため回路の誤動作を招くことはない。
【０１９６】
図２３に、第１の系の回路ブロックの動作タイミングの一例を示す。
【０１９７】
以下では、階調データのマスク制御については図１４と同様であるため、クロックのマスク制御についてのみ説明する。
【０１９８】
例えばデータイネーブル信号ＥＩＯは第０のデータイネーブル信号ＥＩＯ０として第１の回路ブロック１３０１から第４の回路ブロック１３０４の方向にシフトされる。したがって、第１のクロックマスク回路１１８１は、第１のデータイネーブル信号ＥＩＯ１がシフト出力されるまで第１のクロックＣＬＫ１のマスクを解除状態にし、第１のデータイネーブル信号ＥＩＯ１がシフト出力されると第１のクロックＣＬＫ１のマスクを非解除状態に設定する。
【０１９９】
同様に、第２の回路ブロック１３０２の第２のクロックマスク回路１１８２は、第２のデータイネーブル信号ＥＩＯ２がシフト出力されるまで第２のクロックＣＬＫ２のマスクを解除状態にし、第２のデータイネーブル信号ＥＩＯ２がシフト出力されると第２のクロックＣＬＫ２のマスクを非解除状態に設定する。
【０２００】
第３及び第４の回路ブロック１３０３、１３０４でも同様に上述のマスク制御が行われる。このように第１〜第４のクロックマスク回路１１８１〜１１８４は、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されるまで第１〜第４のクロックＣＬＫ１〜ＣＬＫ４のマスクを解除状態にし、第１〜第４のデータイネーブル信号ＥＩＯ１〜ＥＩＯ４がシフト出力されると第１〜第４のクロックＣＬＫ１〜ＣＬＫ４のマスクを非解除状態に設定する。したがって、階調データの供給に必要なタイミングのみ、クロックを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０２０１】
図２４に、第２の系の動作タイミングの一例を示す。
【０２０２】
ここでは、第５〜第８の回路ブロック１３０５〜１３０８が、第４の回路ブロック１３０４からシフト出力された第４のデータイネーブル信号ＥＩＯ４を、第５の回路ブロック１３０５から第８の回路ブロック１３０４の方向にシフトする場合について説明する。
【０２０３】
第５のクロックマスク回路１１８５は、第４のデータイネーブル信号ＥＩＯ４がシフト出力されてから第０のクロックＣＬＫ０のマスクを解除状態にして第５のクロックＣＬＫ５を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。
【０２０４】
同様に、第６の回路ブロック１３０６の第６のクロックマスク回路１１８６は、第５のデータイネーブル信号ＥＩＯ５がシフト出力されてから、第５のクロックＣＬｋ５のマスクを解除状態にして第６のクロックＣＬＫ６を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。
【０２０５】
第７及び第８の回路ブロック１３０７、１３０８でも同様に上述のマスク制御が行われる。このように第５〜第８のクロックマスク回路１１８５〜１１８８は、第４〜第７のデータイネーブル信号ＥＩＯ４〜ＥＩＯ７がシフト出力されてから、第０のクロックＣＬＫ０、第５〜第７のクロックＣＬＫ５〜ＣＬＫ７に対するマスクを解除状態にして第５〜第８のクロックＣＬＫ５〜ＣＬＫ８を出力し、少なくとも第８のデータイネーブル信号ＥＩＯ８が出力されるまで（図２４では一水平走査期間が終了するまで）マスクの解除状態を維持する。したがって、階調データの供給に必要なタイミングのみ、クロックを駆動すればよいので不要な電力消費を大幅に削減することができる。
【０２０６】
またクロック入力制御回路１２４により、一水平走査期間（１Ｈ）の全期間にわたってクロックを駆動する必要がなくなる。すなわち、第８のデータイネーブル信号ＥＩＯ８がシフト出力されてから次の水平走査期間が開始されるまでの間、階調データを駆動する必要がなくなり、その分の電力消費を削減することができる。
【０２０７】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２０８】
例えば上述した実施形態では、Ｍ、Ｎを４としたがこれに限定されるものではなく、４以上又は４未満であってもよい。またＭとＮを同数にしたが、ＭがＮより大きく、又は小さくしてもよい。
【０２０９】
また例えば表示駆動回路を図２５に示すように第１の系の回路ブロックのみで構成した場合であっても不要な電力消費を抑えることができる。また、表示駆動回路を、図２６に示すように第２の系の回路ブロックのみで構成した場合であっても同様である。図２５においては、図７又は図１７に示した回路ブロックを用いて容易に構成することができる。図２６においては、図８又は図１８に示した回路ブロックを用いて容易の構成することができる。
【０２１０】
更に図２７に示すように、階調データのマスク制御を行うことなく、各ＳＲブロックに供給されるクロックのみのマスク制御を行うようにしてもよい。更にまた図２８（Ａ）に示すようにクロックのマスク制御のみを図１７に示した回路ブロックを応用した第１の系の回路ブロックのみで構成してもよいし、図２８（Ｂ）に示すようにクロックのマスク制御のみを図１８に示した回路ブロックを応用した第２の系の回路ブロックのみで構成してもよい。
【０２１１】
また上述の実施形態では、ＴＦＴ型液晶装置を駆動する場合について説明したが、単純マトリクス型液晶装置や、有機ＥＬ素子を含む有機ＥＬパネル、プラズマディスプレイ装置にも適用可能である。
【図面の簡単な説明】
【図１】液晶装置の構成の概要を示すブロック図である。
【図２】同一ガラス基板上に信号ドライバが形成される液晶パネルの概要を示す構成図である。
【図３】信号ドライバの構成の概要を示すブロック図である。
【図４】図４（Ａ）は、信号ドライバの形状を模式的に示す図である。図４（Ｂ）は、階調バスの配線の様子を模式的に示す図である。
【図５】信号ドライバに適用される表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図６】第１の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図７】第１の実施形態における第１の系の回路ブロックの構成の概要を示すブロック図である。
【図８】第１の実施形態における第２の系の回路ブロックの構成の概要を示すブロック図である。
【図９】第１の実施形態における階調データの取り込みタイミングの一例を示すタイミングチャートである。
【図１０】図１０（Ａ）は、比較例におけるシフトレジスタ部の構成の概要を示すブロック図である。図１０（Ｂ）は、比較例におけるシフトレジスタ部の動作タイミングの一例を示すタイミングチャートである。
【図１１】第１の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図である。
【図１２】ＳＲブロックの構成の一例を示す回路図である。
【図１３】データマスク制御回路及びデータマスク回路の構成例を示す回路図である。
【図１４】第１の実施形態における第１の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図１５】第１の実施形態における第２の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図１６】第２の実施形態における表示駆動回路のシフトレジスタ部の構成の概要を示すブロック図である。
【図１７】第２の実施形態における第１の系の回路ブロックの構成の概要を示すブロック図である。
【図１８】第２の実施形態における第２の系の回路ブロックの構成の概要を示すブロック図である。
【図１９】第２の実施形態における階調データの取り込みタイミングの一例を示すタイミングチャートである。
【図２０】第２の実施形態における表示駆動回路のシフトレジスタ部の詳細な構成例の全体ブロック図である。
【図２１】データマスク制御回路、データマスク回路、クロックマスク制御回路及びクロックマスク回路の構成例を示す回路図である。
【図２２】データマスク制御回路、データマスク回路、クロックマスク制御回路及びクロックマスク回路の動作タイミングの一例を示すタイミングチャートである。
【図２３】第２の実施形態における第１の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図２４】第２の実施形態における第２の系の回路ブロックの動作タイミングの一例を示すタイミングチャートである。
【図２５】第１の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【図２６】第２の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【図２７】各ＳＲブロックに供給されるクロックのみのマスク制御を行う表示駆動回路の構成例を示す構成図である。
【図２８】図２８（Ａ）は、クロックのマスク制御を第１の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。図２８（Ｂ）は、クロックのマスク制御を第２の系の回路ブロックのみで構成した表示駆動回路の概要を示す構成図である。
【符号の説明】
１０ 液晶装置
２０ ＬＣＤパネル
２２ｊｋ ＴＦＴ
２４ｊｋ 液晶容量
２６ｊｋ 画素電極
２８ｊｋ 対向電極
３０ 信号ドライバ（広義には表示駆動回路）
３２ 走査ドライバ
３４ 電源回路
３６ ＬＣＤコントローラ
４０、７０、９０、１４０ シフトレジスタ部
４２ ラインラッチ回路
４４ ＤＡＣ回路
４６ 信号電極駆動回路
５０ データ入力制御回路
５２１〜５２Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク回路
５４１〜５４Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク制御回路
６０１〜６０Ｍ＋Ｎ、１３０１〜１３０Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）の回路ブロック
１００ ＳＲブロック
１０２０〜１０２３ 階調データ保持部
１０４０〜１０４３、１０６０〜１０６３ ラッチ回路
１０８０〜１０８３ セレクタ回路
１１００〜１１０３ 階調データラッチ回路
１１８１〜１１８Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク回路
１２４ クロック入力制御回路
１３２１〜１３２Ｍ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク制御回路
ＢＬＫ１〜ＢＬＫＭ＋Ｎ ＳＲブロック
ＣＭ１〜ＣＭＭ＋Ｎ 第１〜第（Ｍ＋Ｎ）のクロックマスク制御信号
ＤＭ１〜ＤＭＭ＋Ｎ 第１〜第（Ｍ＋Ｎ）のデータマスク制御信号
ＥＩＯ０〜ＥＩＯＭ＋Ｎ 第０〜第（Ｍ＋Ｎ）のデータイネーブル信号
Claims (13)
- 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、
前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給される階調データに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）の階調データを出力する第１〜第（Ｍ＋Ｎ）のデータマスク回路と、
前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、
前記データ入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、
前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｍのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第１〜第Ｍの階調データを保持し、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、
第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタブロックからのデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、シフトされるデータイネーブル信号に基づいて前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、
前記第１〜第Ｍのデータマスク回路は、
前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定し、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路は、
前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のデータマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データのマスクを解除状態に設定することを特徴とする表示駆動回路。 - 請求項１において、
前記第１〜第（Ｍ＋Ｎ）の階調データのマスク制御を行うための第１〜第（Ｍ＋Ｎ）のデータマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のデータマスク制御回路を含み、
第ａ（１≦ａ≦Ｍ、ａは整数）のデータマスク制御回路は、
前記第ａのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ａのデータマスク制御信号を生成し、
第ｂ（Ｍ＋１≦ｂ≦Ｍ＋Ｎ、ｂは整数）のデータマスク制御回路は、
前記第（ｂ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｂのデータマスク制御信号を生成することを特徴とする表示駆動回路。 - 請求項２において、
第ｃ（１≦ｃ≦Ｍ＋Ｎ、ｃは整数）のシフトレジスタブロックは、
所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、
前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、該データイネーブル信号に基づいて第ｃの階調データを保持し、
前記第ｃのデータマスク制御回路は、
前記シフト信号のレベルに応じて、前記第ｃのデータマスク制御信号を生成することを特徴とする表示駆動回路。 - 請求項１乃至３のいずれかにおいて、
前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給され前記データイネーブル信号のシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、
前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに供給されるクロックに対してマスク制御を行った第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路と、
を含み、
前記第１〜第Ｍのシフトレジスタブロックは、
前記クロック入力制御回路を基準に前記第１の方向側の領域に配置され、前記第１〜第Ｍのクロックに基づいて前記データイネーブル信号をシフトし、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、
前記クロック入力制御回路を基準に前記第２の方向側の領域に配置され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいて前記データイネーブル信号をシフトし、
前記第１〜第Ｍのクロックマスク回路は、
前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、
前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定することを特徴とする表示駆動回路。 - 請求項４において、
前記第１〜第（Ｍ＋Ｎ）のクロックをマスク制御するための第１〜第（Ｍ＋Ｎ）のクロックマスク制御信号を生成する第１〜第（Ｍ＋Ｎ）のクロックマスク制御回路を含み、
第ｄ（１≦ｄ≦Ｍ、ｄは整数）のクロックマスク制御回路は、
前記第ｄのシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｄのクロックマスク制御信号を生成し、
第ｅ（Ｍ＋１≦ｅ≦Ｍ＋Ｎ、ｅは整数）のクロックマスク制御回路は、
前記第（ｅ−１）のシフトレジスタブロックから出力されたデータイネーブル信号に基づいて前記第ｅのクロックマスク制御信号を生成することを特徴とする表示駆動回路。 - 請求項５において、
第ｆ（１≦ｆ≦Ｍ＋Ｎ、ｆは正の整数）のシフトレジスタブロックは、
所与のシフト信号が第１のレベルのとき、前記データイネーブル信号を前記第１の方向にシフトすると共に、前記第１の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、
前記シフト信号が第２のレベルのとき、前記データイネーブル信号を前記第２の方向にシフトすると共に、前記第２の方向にシフトされるデータイネーブル信号に基づいて第ｆの階調データを保持し、
前記第ｆのクロックマスク制御回路は、
前記シフト信号のレベルに応じて、前記第ｆのクロックマスク制御信号を生成することを特徴とする表示駆動回路。 - 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第（Ｍ＋Ｎ）（Ｍ、Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、
第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第（Ｍ＋Ｎ）のクロックを出力する第１〜第（Ｍ＋Ｎ）のクロックマスク回路と、
前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、
前記クロック入力制御回路を基準に前記第１の方向と反対の第２の方向側の領域に配置され、第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持する第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックと、
前記第１〜第（Ｍ＋Ｎ）のシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｍのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のシフトレジスタブロックは、
第（Ｍ＋１）のシフトレジスタブロックに入力される前記第Ｍのシフトレジスタからのデータイネーブル信号を前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第（Ｍ＋１）〜第（Ｍ＋Ｎ）の階調データを保持し、
前記第１〜第Ｍのクロックマスク回路は、
前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定し、
前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路は、
前記第２の方向に沿って第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に接続され、前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックマスク回路の順に前記第（Ｍ＋１）〜第（Ｍ＋Ｎ）のクロックのマスクを解除状態に設定することを特徴とする表示駆動回路。 - 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、
前記第１〜第Ｍのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｍの階調データを出力する第１〜第Ｍのデータマスク回路と、
前記データ入力制御回路を基準に第１の方向側の領域に配置され、前記第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、
前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｍのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｍのデータマスク回路によりマスク制御された第１〜第Ｍの階調データを該データイネーブル信号に基づいて保持し、
前記第１〜第Ｍのデータマスク回路は、
前記第２の方向に沿って第１〜第Ｍのデータマスク回路の順に接続され、前記第１〜第Ｍのデータマスク回路の順に前記第１〜第Ｍの階調データのマスクを非解除状態に設定することを特徴とする表示駆動回路。 - 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給される階調データの入力制御を行うデータ入力制御回路と、
前記第１〜第Ｎのシフトレジスタブロックへ供給される階調データに対してマスク制御を行った第１〜第Ｎの階調データを出力する第１〜第Ｎのデータマスク回路と、
前記データ入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、
前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｎのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号をシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、前記第１〜第Ｎのデータマスク回路によりマスク制御された第１〜第Ｎの階調データを該データイネーブル信号に基づいて保持し、
前記第１〜第Ｎのデータマスク回路は、
前記第２の方向に沿って第１〜第Ｎのデータマスク回路の順に接続され、前記第１〜第Ｎのデータマスク回路の順に前記第１〜第Ｎの階調データのマスクを解除状態に設定することを特徴とする表示駆動回路。 - 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第Ｍ（Ｍは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、
前記第１〜第Ｍのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った第１〜第Ｍのクロックを出力する第１〜第Ｍのクロックマスク回路と、
前記クロック入力制御回路を基準に第１の方向側の領域に配置され、第１〜第Ｍの階調データを保持する第１〜第Ｍのシフトレジスタブロックと、
前記第１〜第Ｍのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｍのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｍのクロックに基づいてシフトして該第１の方向と反対の第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｍの階調データを保持し、
前記第１〜第Ｍのクロックマスク回路は、
前記第２の方向に沿って第１〜第Ｍのクロックマスク回路の順に接続され、前記第１〜第Ｍのクロックマスク回路の順に前記第１〜第Ｍのクロックのマスクを非解除状態に設定することを特徴とする表示駆動回路。 - 階調データに基づいて表示装置の信号電極を駆動する表示駆動回路であって、
第１〜第Ｎ（Ｎは正の整数）のシフトレジスタブロックに供給されシフトタイミングを規定するクロックの入力制御を行うクロック入力制御回路と、
前記第１〜第Ｎのシフトレジスタブロックへ供給されるクロックに対してマスク制御を行った前記第１〜第Ｎのクロックを出力する第１〜第Ｎのクロックマスク回路と、
前記クロック入力制御回路を基準に第２の方向側の領域に配置され、第１〜第Ｎの階調データを保持する第１〜第Ｎのシフトレジスタブロックと、
前記第１〜第Ｎのシフトレジスタブロックに保持された階調データに対応した駆動電圧を用いて信号電極を駆動する信号電極駆動回路と、
を含み、
前記第１〜第Ｎのシフトレジスタブロックは、
第１のシフトレジスタブロックに入力される所与のデータイネーブル信号を前記第１〜第Ｎのクロックに基づいてシフトして前記第２の方向に隣接するシフトレジスタブロックに出力すると共に、該データイネーブル信号に基づいて第１〜第Ｎの階調データを保持し、
前記第１〜第Ｎのクロックマスク回路は、
前記第２の方向に沿って第１〜第Ｎのクロックマスク回路の順に接続され、前記第１〜第Ｎのクロックマスク回路の順に前記第１〜第Ｎのクロックのマスクを解除状態に設定することを特徴とする表示駆動回路。 - 互いに交差する複数の走査電極及び複数の信号電極により特定される画素と、
前記走査電極を走査駆動する走査電極駆動回路と、
階調データに基づいて、前記信号電極を駆動する請求項１乃至１１いずれか記載の表示駆動回路と、
を含むことを特徴とする表示装置。 - 互いに交差する複数の走査電極及び複数の信号電極により特定される画素を含む表示パネルと、
前記走査電極を走査駆動する走査電極駆動回路と、
階調データに基づいて、前記信号電極を駆動する請求項１乃至１１いずれか記載の表示駆動回路と、
を含むことを特徴とする表示装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002247299A JP4175058B2 (ja) | 2002-08-27 | 2002-08-27 | 表示駆動回路及び表示装置 |
| US10/644,795 US7304631B2 (en) | 2002-08-27 | 2003-08-21 | Display driver circuit and display device |
| CNB2006100568068A CN100565649C (zh) | 2002-08-27 | 2003-08-27 | 显示驱动电路及显示装置 |
| CNB031560326A CN1275216C (zh) | 2002-08-27 | 2003-08-27 | 显示驱动电路及显示装置 |
| KR1020030059619A KR100575517B1 (ko) | 2002-08-27 | 2003-08-27 | 표시 구동회로 및 표시 장치 |
| US11/898,025 US20080055341A1 (en) | 2002-08-27 | 2007-09-07 | Display driver circuit and display device |
| US11/898,026 US20080062114A1 (en) | 2002-08-27 | 2007-09-07 | Display driver circuit and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002247299A JP4175058B2 (ja) | 2002-08-27 | 2002-08-27 | 表示駆動回路及び表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004085927A true JP2004085927A (ja) | 2004-03-18 |
| JP4175058B2 JP4175058B2 (ja) | 2008-11-05 |
Family
ID=32054985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002247299A Expired - Fee Related JP4175058B2 (ja) | 2002-08-27 | 2002-08-27 | 表示駆動回路及び表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7304631B2 (ja) |
| JP (1) | JP4175058B2 (ja) |
| KR (1) | KR100575517B1 (ja) |
| CN (2) | CN1275216C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007086736A (ja) * | 2005-08-24 | 2007-04-05 | Seiko Epson Corp | 電気光学装置、及びこれを備えた電子機器 |
| JP2007272127A (ja) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | 半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100959780B1 (ko) * | 2003-09-08 | 2010-05-27 | 삼성전자주식회사 | 액정 표시 장치와, 이의 구동 장치 및 방법 |
| JP2008083448A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 表示装置の集積化駆動装置 |
| JP4973482B2 (ja) * | 2007-12-20 | 2012-07-11 | セイコーエプソン株式会社 | 集積回路装置、電気光学装置及び電子機器 |
| CN102204104A (zh) * | 2008-10-30 | 2011-09-28 | 罗姆股份有限公司 | 电平移位电路、负载驱动装置及液晶显示装置 |
| KR101337897B1 (ko) * | 2010-12-27 | 2013-12-06 | 주식회사 실리콘웍스 | 표시장치의 구동 제어회로 |
| US9196218B2 (en) * | 2010-12-27 | 2015-11-24 | Silicon Works Co., Ltd. | Display device having driving control circuit operating as master or slave |
| KR101350737B1 (ko) * | 2012-02-20 | 2014-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러 및 이를 포함하는 액정 표시 장치 |
| CN103295539B (zh) * | 2012-04-24 | 2015-07-22 | 上海天马微电子有限公司 | 液晶显示面板 |
| CN109509421A (zh) * | 2018-12-26 | 2019-03-22 | 惠科股份有限公司 | 显示设备及其控制方法、装置 |
| CN109559671A (zh) * | 2018-12-26 | 2019-04-02 | 惠科股份有限公司 | 显示面板及其控制方法、控制装置和显示设备 |
| KR20220000022A (ko) * | 2020-06-24 | 2022-01-03 | 삼성디스플레이 주식회사 | 스캔 구동 회로 및 그것을 포함하는 표시 장치 |
| CN114664230B (zh) * | 2020-12-22 | 2023-11-14 | 西安钛铂锶电子科技有限公司 | 显示驱动芯片和led显示板 |
| KR20220141366A (ko) * | 2021-04-12 | 2022-10-20 | 삼성디스플레이 주식회사 | 전자 장치 및 이의 구동 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654421B2 (ja) * | 1987-12-07 | 1994-07-20 | シャープ株式会社 | マトリクス型液晶表示装置の列電極駆動回路 |
| US5192945A (en) * | 1988-11-05 | 1993-03-09 | Sharp Kabushiki Kaisha | Device and method for driving a liquid crystal panel |
| JP2892444B2 (ja) * | 1990-06-14 | 1999-05-17 | シャープ株式会社 | 表示装置の列電極駆動回路 |
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| TW247359B (en) * | 1993-08-30 | 1995-05-11 | Hitachi Seisakusyo Kk | Liquid crystal display and liquid crystal driver |
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| TW340937B (en) * | 1995-09-28 | 1998-09-21 | Toshiba Co Ltd | Display controller and display control method |
| TW373115B (en) * | 1997-02-07 | 1999-11-01 | Hitachi Ltd | Liquid crystal display device |
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| JP3914756B2 (ja) * | 2000-12-19 | 2007-05-16 | 株式会社東芝 | 表示装置 |
| US6803897B2 (en) * | 2000-12-22 | 2004-10-12 | Koninklijke Philips Electronics N.V. | Display device with freely programmable multiplex rate |
| JP2002297112A (ja) * | 2001-03-30 | 2002-10-11 | Minolta Co Ltd | 液晶表示素子の駆動装置 |
-
2002
- 2002-08-27 JP JP2002247299A patent/JP4175058B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-21 US US10/644,795 patent/US7304631B2/en not_active Expired - Fee Related
- 2003-08-27 CN CNB031560326A patent/CN1275216C/zh not_active Expired - Fee Related
- 2003-08-27 KR KR1020030059619A patent/KR100575517B1/ko not_active IP Right Cessation
- 2003-08-27 CN CNB2006100568068A patent/CN100565649C/zh not_active Expired - Fee Related
-
2007
- 2007-09-07 US US11/898,025 patent/US20080055341A1/en not_active Abandoned
- 2007-09-07 US US11/898,026 patent/US20080062114A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007086736A (ja) * | 2005-08-24 | 2007-04-05 | Seiko Epson Corp | 電気光学装置、及びこれを備えた電子機器 |
| JP2007272127A (ja) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | 半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1275216C (zh) | 2006-09-13 |
| US20080055341A1 (en) | 2008-03-06 |
| CN1489125A (zh) | 2004-04-14 |
| US20080062114A1 (en) | 2008-03-13 |
| JP4175058B2 (ja) | 2008-11-05 |
| KR20040019253A (ko) | 2004-03-05 |
| US20040070589A1 (en) | 2004-04-15 |
| KR100575517B1 (ko) | 2006-05-03 |
| CN100565649C (zh) | 2009-12-02 |
| US7304631B2 (en) | 2007-12-04 |
| CN1835062A (zh) | 2006-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050318 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130829 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |