JP2892444B2 - 表示装置の列電極駆動回路 - Google Patents
表示装置の列電極駆動回路Info
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- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は表示装置の列電極駆動回路に関し、特に、マ
トリクス型液晶表示装置の駆動回路に好適に使用される
列電極駆動回路に関する。
トリクス型液晶表示装置の駆動回路に好適に使用される
列電極駆動回路に関する。
（従来の技術） 従来の表示装置の一例であるマトリクス型液晶表示装
置のブロック図を第11図に示す。第11図のマトリクス型
液晶表示装置は、２個の互いに対向する基板を有し、一
方の基板上に複数の行電極111及び行電極111に交差する
複数の列電極112が設けられている表示ユニットとして
の液晶パネル110を備えている。行電極111と列電極112
との各交点には、絵素を構成するための絵素電極113及
び絵素電極113をそれに対応する列電極112に接続するた
めのスイッチングトランジスタ114が配設されている。
１個の行電極111に対応する複数の絵素電極113によって
１個の行が構成される。
置のブロック図を第11図に示す。第11図のマトリクス型
液晶表示装置は、２個の互いに対向する基板を有し、一
方の基板上に複数の行電極111及び行電極111に交差する
複数の列電極112が設けられている表示ユニットとして
の液晶パネル110を備えている。行電極111と列電極112
との各交点には、絵素を構成するための絵素電極113及
び絵素電極113をそれに対応する列電極112に接続するた
めのスイッチングトランジスタ114が配設されている。
１個の行電極111に対応する複数の絵素電極113によって
１個の行が構成される。
液晶パネル110には、行電極111に走査パルスを順次与
えるための行電極駆動回路115と、絵素電極113に印加す
べき電圧信号である表示信号を列電極112に供給するた
めの列電極駆動回路116とが接続されている。行電極駆
動回路115によって或る行電極111に走査パルスが与えら
れると、その行電極111に対応するスイッチングトラン
ジスタ114がオン状態、即ち導通状態になり、オン状態
になったスイッチングトランジスタ114に接続された絵
素電極113に列電極112上の表示信号が伝達される。行電
極駆動回路115及び列電極駆動回路116の動作はコントロ
ール回路117によって制御される。
えるための行電極駆動回路115と、絵素電極113に印加す
べき電圧信号である表示信号を列電極112に供給するた
めの列電極駆動回路116とが接続されている。行電極駆
動回路115によって或る行電極111に走査パルスが与えら
れると、その行電極111に対応するスイッチングトラン
ジスタ114がオン状態、即ち導通状態になり、オン状態
になったスイッチングトランジスタ114に接続された絵
素電極113に列電極112上の表示信号が伝達される。行電
極駆動回路115及び列電極駆動回路116の動作はコントロ
ール回路117によって制御される。
第11図に示すような、絵素毎にスイッチングトランジ
スタ114が設けられたマトリクス型液晶表示装置は、多
数の行電極111に対してマルチプレックス駆動を行う場
合に於いてもスイッチングトランジスタ114のスイッチ
ング機能により高コントラストの表示が可能であるた
め、携帯型電子機器を始めとする電子機器の表示装置と
して広く用いられている。
スタ114が設けられたマトリクス型液晶表示装置は、多
数の行電極111に対してマルチプレックス駆動を行う場
合に於いてもスイッチングトランジスタ114のスイッチ
ング機能により高コントラストの表示が可能であるた
め、携帯型電子機器を始めとする電子機器の表示装置と
して広く用いられている。
列電極駆動回路116の一例の構成を第12図に示す。第1
2図の列電極駆動回路116は、液晶パネル110の２行分に
相当する表示信号の処理を同時に行うものであり、シフ
トレジスタ121と、２個サンプルホールド回路122A及び1
22Bと、２個の出力バッファ回路123A及び123Bとを有し
ている。
2図の列電極駆動回路116は、液晶パネル110の２行分に
相当する表示信号の処理を同時に行うものであり、シフ
トレジスタ121と、２個サンプルホールド回路122A及び1
22Bと、２個の出力バッファ回路123A及び123Bとを有し
ている。
シフトレジスタ121は、クロック信号φに従ってサン
プリング信号Ｓをシフトすることにより、サンプリング
信号q1、q2、…、qnを順次出力する。サンプルホールド
回路122Aは、サンプリング信号q1〜qnに基づいて、表示
信号VAの電圧成分をサンプリングし、ホールドする。他
方のサンプリングホールド回路122Bは、サンプリング信
号q1〜qnに基づいて、表示信号VBの電圧成分をサンプリ
ングし、ホールドする。出力バッファ回路123Aは、サン
プルホールド回路122Aがホールドした電圧にほぼ等しい
電圧信号QA1〜QAnを出力パルスＴに従って取り込み、選
択信号Ｕのレベルが正の期間に列電極112へ並列に出力
する。他方、出力バッファ回路123Bは、サンプルホール
ド回路122Bがホールドした電圧にほぼ等しい電圧信号QB
1〜QBnを出力パルスＴに従って取り込み、選択信号Ｕの
レベルが負の期間に列電極112へ並列に出力する。
プリング信号Ｓをシフトすることにより、サンプリング
信号q1、q2、…、qnを順次出力する。サンプルホールド
回路122Aは、サンプリング信号q1〜qnに基づいて、表示
信号VAの電圧成分をサンプリングし、ホールドする。他
方のサンプリングホールド回路122Bは、サンプリング信
号q1〜qnに基づいて、表示信号VBの電圧成分をサンプリ
ングし、ホールドする。出力バッファ回路123Aは、サン
プルホールド回路122Aがホールドした電圧にほぼ等しい
電圧信号QA1〜QAnを出力パルスＴに従って取り込み、選
択信号Ｕのレベルが正の期間に列電極112へ並列に出力
する。他方、出力バッファ回路123Bは、サンプルホール
ド回路122Bがホールドした電圧にほぼ等しい電圧信号QB
1〜QBnを出力パルスＴに従って取り込み、選択信号Ｕの
レベルが負の期間に列電極112へ並列に出力する。
第13図に列電極駆動回路116の動作のタイミングを示
す。表示信号VA及びVBは、何れもシリアルに入力され
る。ｉ番目のサンプリング期間に於いて、シフトレジス
タ121からサンプリング信号q1、…、qj、…、qnが出力
される時点での表示信号VAの電圧成分ＶAi,1、…、Ｖ
Ai,j、…、ＶAi,nが、サンプルホールド回路122Aによっ
てサンプリングされ、ホールドされる。また、同じサン
プリング期間に於いて、表示信号VBの電圧成分Ｖ
Bi＋1,1、…、ＶBi＋1,j、…、ＶBi＋1,nが、サンプル
ホールド回路122Bによってサンプリングされ、ホールド
される。サンプルホールド回路122Aはホールドした電圧
ＶAi,j（ｊ＝１〜ｎ）に基づく電圧信号QAj（ｊ＝１〜
ｎ）を出力し、これらの電圧信号は、次の（ｉ＋１番目
の）サンプリング期間の前半の選択信号Ｕが正である期
間に於いて、出力バッファ回路123Aから電圧信号Qjとし
て出力される。他方、サンプルホールド回路122Bはホー
ルドしたＶBi＋1,j（ｊ＝１〜ｎ）に基づく電圧信号BQj
（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記ｉ
＋１番目のサンプリング期間の後半の選択信号Ｕが負で
ある期間に於いて、出力バッファ回路123Bから電圧信号
Qjとして出力される。
す。表示信号VA及びVBは、何れもシリアルに入力され
る。ｉ番目のサンプリング期間に於いて、シフトレジス
タ121からサンプリング信号q1、…、qj、…、qnが出力
される時点での表示信号VAの電圧成分ＶAi,1、…、Ｖ
Ai,j、…、ＶAi,nが、サンプルホールド回路122Aによっ
てサンプリングされ、ホールドされる。また、同じサン
プリング期間に於いて、表示信号VBの電圧成分Ｖ
Bi＋1,1、…、ＶBi＋1,j、…、ＶBi＋1,nが、サンプル
ホールド回路122Bによってサンプリングされ、ホールド
される。サンプルホールド回路122Aはホールドした電圧
ＶAi,j（ｊ＝１〜ｎ）に基づく電圧信号QAj（ｊ＝１〜
ｎ）を出力し、これらの電圧信号は、次の（ｉ＋１番目
の）サンプリング期間の前半の選択信号Ｕが正である期
間に於いて、出力バッファ回路123Aから電圧信号Qjとし
て出力される。他方、サンプルホールド回路122Bはホー
ルドしたＶBi＋1,j（ｊ＝１〜ｎ）に基づく電圧信号BQj
（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記ｉ
＋１番目のサンプリング期間の後半の選択信号Ｕが負で
ある期間に於いて、出力バッファ回路123Bから電圧信号
Qjとして出力される。
上述した列電極駆動回路116では、液晶パネル110の２
行分の表示信号のサンプリング処理が同時に行われる。
従って、例えばインターレース走査方式の表示信号をフ
ィールドメモリを用いて倍速ノンインターレース表示す
る表示方式は、奇数フィールドに属する表示信号を列電
極駆動回路116に表示信号VAとして与え、偶数フィール
ドに属する表示信号を列電極駆動回路116に表示信号VB
として与えることにより、表示信号の周波数を上げるこ
となく容易に実現される。
行分の表示信号のサンプリング処理が同時に行われる。
従って、例えばインターレース走査方式の表示信号をフ
ィールドメモリを用いて倍速ノンインターレース表示す
る表示方式は、奇数フィールドに属する表示信号を列電
極駆動回路116に表示信号VAとして与え、偶数フィール
ドに属する表示信号を列電極駆動回路116に表示信号VB
として与えることにより、表示信号の周波数を上げるこ
となく容易に実現される。
（発明が解決しようとする課題） ところで、液晶パネルの絵素の配列としては、第11図
に示した格子状の配列の他に、第14図の液晶パネル140
ように１行毎に絵素の配列が1/2絵素だけずれている、
いわゆるデルタ配列が知られている。テレビジョン信号
に基づく表示に於いては、絵素数が同一である場合には
デルタ配列の液晶パネル140の方が格子状の配列の液晶
パネル110よりも優れた表示品位を達成することができ
る。
に示した格子状の配列の他に、第14図の液晶パネル140
ように１行毎に絵素の配列が1/2絵素だけずれている、
いわゆるデルタ配列が知られている。テレビジョン信号
に基づく表示に於いては、絵素数が同一である場合には
デルタ配列の液晶パネル140の方が格子状の配列の液晶
パネル110よりも優れた表示品位を達成することができ
る。
しかし、上述の列電極駆動回路116では、２個のサン
プルホールド回路122A、122Bの表示信号のサンプリング
のタイミングが同一であるため、デルタ配列の液晶パネ
ル140に対しては、表示信号のサンプリングタイミング
とサンプリングされた表示信号に対応する絵素の位置と
が整合しない行が１行おきに発生し、表示品位が低下す
る。このように、従来の列電極駆動回路116は、デルタ
配列の液晶パネルには不向きであるという問題を有して
いた。
プルホールド回路122A、122Bの表示信号のサンプリング
のタイミングが同一であるため、デルタ配列の液晶パネ
ル140に対しては、表示信号のサンプリングタイミング
とサンプリングされた表示信号に対応する絵素の位置と
が整合しない行が１行おきに発生し、表示品位が低下す
る。このように、従来の列電極駆動回路116は、デルタ
配列の液晶パネルには不向きであるという問題を有して
いた。
本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、格子状の配列でないデル
タ配列等の絵素配列を有する表示ユニット（例えば液晶
パネル）を有する表示装置に於いて良好な表示品位を得
ることができる表示装置の列電極駆動回路を提供するこ
とにある。
り、その目的とするところは、格子状の配列でないデル
タ配列等の絵素配列を有する表示ユニット（例えば液晶
パネル）を有する表示装置に於いて良好な表示品位を得
ることができる表示装置の列電極駆動回路を提供するこ
とにある。
（課題を解決するための手段） 本発明の列電極駆動回路は、複数の列電極と行電極を
備えた表示装置の列電極駆動回路であって、同一サンプ
リング期間に入力される隣接する行電極に対応する表示
信号を、実質的に同一のサンプリング周期で且つ互いに
異なるタイミングでサンプルホールドする複数のサンプ
ルホールド手段と、前記行電極毎に該複数のサンプルホ
ールド手段の内の何れかを選択し、選択されたサンプル
ホールド手段がホールドしている表示信号を同一の列電
極に供給する出力手段とを備えており、そのことにより
上記目的が達成される。
備えた表示装置の列電極駆動回路であって、同一サンプ
リング期間に入力される隣接する行電極に対応する表示
信号を、実質的に同一のサンプリング周期で且つ互いに
異なるタイミングでサンプルホールドする複数のサンプ
ルホールド手段と、前記行電極毎に該複数のサンプルホ
ールド手段の内の何れかを選択し、選択されたサンプル
ホールド手段がホールドしている表示信号を同一の列電
極に供給する出力手段とを備えており、そのことにより
上記目的が達成される。
（実施例） 本発明の実施例について以下に説明する。
第１図に本発明の第１の実施例のブロック図を示す。
第１図の列電極駆動回路10は、第14図のデルタ配列の液
晶パネル140を駆動するためのものであり、シフトレジ
スタ11と、２個のサンプルホールド回路12A及び12Bと、
２個の出力バッファ回路13A及び13Bとを有している。
第１図の列電極駆動回路10は、第14図のデルタ配列の液
晶パネル140を駆動するためのものであり、シフトレジ
スタ11と、２個のサンプルホールド回路12A及び12Bと、
２個の出力バッファ回路13A及び13Bとを有している。
シフトレジスタ11は、従来のシフトレジスタ121（第1
2図）の２倍（2n）の段数、即ち液晶パネル140の列電極
141の数の２倍の段数を有しており、従来のシフトレジ
スタ121のためのクロックφの２倍の周波数を有するク
ロックφＤに従ってサンプリング信号Ｓをシフトするこ
とにより、サンプリング信号q1、q2、…、q2nを順次出
力する。サンプルホールド回路12A及び12Bは、従来のサ
ンプルホールド回路122A及び122Bとそれぞれ同様の構成
を有しているが、サンプルホールド回路12Aはシフトレ
ジスタから出力された奇数番目のサンプリング信号q1、
q3、…、q2n-1に従って表示信号VAの電圧成分をサンプ
リングし、ホールドする。これに対してサンプルホール
ド回路12Bは、シフトレジスタ11から出力された偶数番
目のサンプリング信号q2、q4、…、q2nに従って、表示
信号VAに対応する行に隣接する行のための表示信号VBの
電圧成分をサンプリングし、ホールドする。
2図）の２倍（2n）の段数、即ち液晶パネル140の列電極
141の数の２倍の段数を有しており、従来のシフトレジ
スタ121のためのクロックφの２倍の周波数を有するク
ロックφＤに従ってサンプリング信号Ｓをシフトするこ
とにより、サンプリング信号q1、q2、…、q2nを順次出
力する。サンプルホールド回路12A及び12Bは、従来のサ
ンプルホールド回路122A及び122Bとそれぞれ同様の構成
を有しているが、サンプルホールド回路12Aはシフトレ
ジスタから出力された奇数番目のサンプリング信号q1、
q3、…、q2n-1に従って表示信号VAの電圧成分をサンプ
リングし、ホールドする。これに対してサンプルホール
ド回路12Bは、シフトレジスタ11から出力された偶数番
目のサンプリング信号q2、q4、…、q2nに従って、表示
信号VAに対応する行に隣接する行のための表示信号VBの
電圧成分をサンプリングし、ホールドする。
出力バッファ回路13Aは、サンプルホールド回路12Aが
ホールドした電圧にほぼ等しい電圧信号QA1〜QAnを出力
パルスＴに従って同時に取り込み、選択信号Ｕのレベル
が正の期間に、列電極141へ並列に出力する。他方、出
力バッファ回路13Bは、サンプルホールド回路12Bがホー
ルドした電圧にほぼ等しい電圧信号QB1〜QBnを出力パル
スＴに従って同時に取り込み、選択信号Ｕのレベルが負
の期間に列電極141へ並列に出力する。
ホールドした電圧にほぼ等しい電圧信号QA1〜QAnを出力
パルスＴに従って同時に取り込み、選択信号Ｕのレベル
が正の期間に、列電極141へ並列に出力する。他方、出
力バッファ回路13Bは、サンプルホールド回路12Bがホー
ルドした電圧にほぼ等しい電圧信号QB1〜QBnを出力パル
スＴに従って同時に取り込み、選択信号Ｕのレベルが負
の期間に列電極141へ並列に出力する。
第２図に列電極駆動回路10の動作のタイミングを示
す。表示信号VA及びVBは何れもシリアルに入力される。
表示信号VAについては、シフトレジスタ11から奇数番目
のサンプリング信号q1、…、q2j-1、…、q2n-1が出力さ
れる時点に於ける表示信号VAの電圧成分ＶAi,1、…、Ａ
Ai,2j−１、…、ＶAi,2n−１（液晶パネル140の第ｉ行
に対応）がサンプルホールド回路12Aによってサンプリ
ングされる。これに対し、表示信号VBについては、シフ
トレジスタ11からの偶数番目のサンプリング信号が出力
される時点に於ける該表示信号の電圧成分ＶBi＋1,2、
…、ＶBi＋1,2j、…、ＶBi＋1,2n（液晶パネル140の第
ｉ＋１行に対応）が、サンプルホールド回路12Bによっ
てサンプリングされる。サンプルホールド回路12Aはホ
ールドした電圧ＶAi,2j−１（ｊ＝１〜ｎ）に基づく電
圧信号QAj（ｊ＝１〜ｎ）を出力し、これらの電圧信号
は、次の（第ｉ＋２行及び第ｉ＋３行のための）サンプ
リング期間の前半の選択信号Ｕが正である期間に於い
て、出力バッファ回路13Aから電圧信号Qjとして出力さ
れる。他方、サンプルホールド回路12Bはホールドした
電圧ＶBi＋1,2j（ｊ＝１〜ｎ）に基づく電圧信号QB
j（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記
次のサンプリング期間の後半の選択信号Ｕが負である期
間に於いて出力バッファ回路13Bから電圧信号Qjとして
出力される。
す。表示信号VA及びVBは何れもシリアルに入力される。
表示信号VAについては、シフトレジスタ11から奇数番目
のサンプリング信号q1、…、q2j-1、…、q2n-1が出力さ
れる時点に於ける表示信号VAの電圧成分ＶAi,1、…、Ａ
Ai,2j−１、…、ＶAi,2n−１（液晶パネル140の第ｉ行
に対応）がサンプルホールド回路12Aによってサンプリ
ングされる。これに対し、表示信号VBについては、シフ
トレジスタ11からの偶数番目のサンプリング信号が出力
される時点に於ける該表示信号の電圧成分ＶBi＋1,2、
…、ＶBi＋1,2j、…、ＶBi＋1,2n（液晶パネル140の第
ｉ＋１行に対応）が、サンプルホールド回路12Bによっ
てサンプリングされる。サンプルホールド回路12Aはホ
ールドした電圧ＶAi,2j−１（ｊ＝１〜ｎ）に基づく電
圧信号QAj（ｊ＝１〜ｎ）を出力し、これらの電圧信号
は、次の（第ｉ＋２行及び第ｉ＋３行のための）サンプ
リング期間の前半の選択信号Ｕが正である期間に於い
て、出力バッファ回路13Aから電圧信号Qjとして出力さ
れる。他方、サンプルホールド回路12Bはホールドした
電圧ＶBi＋1,2j（ｊ＝１〜ｎ）に基づく電圧信号QB
j（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記
次のサンプリング期間の後半の選択信号Ｕが負である期
間に於いて出力バッファ回路13Bから電圧信号Qjとして
出力される。
サンプルホールド回路12Aのサンプリング周期と、サ
ンプルホールド回路12Bのそれとは、何れもクロック信
号φＤの周期の半分に等しい。しかし、サンプルホール
ド回路12Bのサンプリングのタイミングは、サンプルホ
ールド回路12Aのそれとは上記サンプリング周期の1/2だ
け遅れている。このように本実施例では、デルタ配列に
適合した表示信号のサンプリングが行われ、そのため、
デルタ配列の液晶パネル140上に良好な表示を行うこと
が可能となっている。更に、本実施例によれば、液晶パ
ネル140の２行分の表示信号のサンプリングが１サンプ
リング期間に同時に行われ、サンプリングされた表示信
号は次のサンプリング期間に時分割で列電極141の駆動
に用いられる。従って、外部に表示信号の倍速変換回路
を設けることなく、倍速変換表示と同等の表示が可能と
なっている。
ンプルホールド回路12Bのそれとは、何れもクロック信
号φＤの周期の半分に等しい。しかし、サンプルホール
ド回路12Bのサンプリングのタイミングは、サンプルホ
ールド回路12Aのそれとは上記サンプリング周期の1/2だ
け遅れている。このように本実施例では、デルタ配列に
適合した表示信号のサンプリングが行われ、そのため、
デルタ配列の液晶パネル140上に良好な表示を行うこと
が可能となっている。更に、本実施例によれば、液晶パ
ネル140の２行分の表示信号のサンプリングが１サンプ
リング期間に同時に行われ、サンプリングされた表示信
号は次のサンプリング期間に時分割で列電極141の駆動
に用いられる。従って、外部に表示信号の倍速変換回路
を設けることなく、倍速変換表示と同等の表示が可能と
なっている。
第３図に本発明の第２の実施例の要部を示す。本実施
例は、第１図のシフトレジスタ11に代えて、液晶パネル
140の列電極の数（ｎ）に等しい段数（ｎ段）を有する
２個のシフトレジスタ31A及び31Bを備えている。シフト
レジスタ31Aはクロック信号φＡに従ってサンプリング
信号SAをシフトし、サンプルホールド回路12Aのための
サンプリング信号qA1〜qAnを順次出力する。シフトレジ
スタ31Bはクロック信号φＡと同じ周期のクロック信号
φＢに従ってサンプリング信号SBをシフトし、サンプル
ホールド回路12Bのためのサンプリング信号qB1〜qBnを
順次出力する。本実施例では、第４図に示すように、ク
ロック信号φＢの位相がクロック信号φＡのそれと1/2
クロック周期だけ異なっているため、サンプルホールド
回路12Bのサンプリングのタイミングとサンプルホール
ド回路12Aのそれとは、サンプリング周期（クロック周
期に等しい）の1/2だけ異なっており、第１図の列電極
駆動回路10と同様の効果が得られる。
例は、第１図のシフトレジスタ11に代えて、液晶パネル
140の列電極の数（ｎ）に等しい段数（ｎ段）を有する
２個のシフトレジスタ31A及び31Bを備えている。シフト
レジスタ31Aはクロック信号φＡに従ってサンプリング
信号SAをシフトし、サンプルホールド回路12Aのための
サンプリング信号qA1〜qAnを順次出力する。シフトレジ
スタ31Bはクロック信号φＡと同じ周期のクロック信号
φＢに従ってサンプリング信号SBをシフトし、サンプル
ホールド回路12Bのためのサンプリング信号qB1〜qBnを
順次出力する。本実施例では、第４図に示すように、ク
ロック信号φＢの位相がクロック信号φＡのそれと1/2
クロック周期だけ異なっているため、サンプルホールド
回路12Bのサンプリングのタイミングとサンプルホール
ド回路12Aのそれとは、サンプリング周期（クロック周
期に等しい）の1/2だけ異なっており、第１図の列電極
駆動回路10と同様の効果が得られる。
本発明の第３の実施例の要部を第５図に示す。本実施
例は、シフトレジスタ11の出力側に機能切換回路54を付
加することにより、従来の列電極駆動回路116（第12
図）と同様の動作が可能とされたものである。機能切換
回路54は、シフトレジスタ11の出力するサンプリング信
号の内の２個のサンプリング信号q2j-1及びq2j（ｊ＝１
〜ｎ）毎に設けられており、２個のANDゲート541及び54
2、ORゲート543並びにインバータ544から構成されてい
る。サンプリング信号q1及びq2に対応する機能切換回路
54では、第５図から容易に理解されるように、機能切換
信号ＤがＨレベルの場合に、サンプルホールド回路12B
（第１図参照）に伝達されるサンプリング信号q2′はサ
ンプリング信号q1に等しくなり、機能切換信号ＤがＬレ
ベルの場合に、サンプリング信号q2′はサンプリング信
号q2に等しくなる。従って、機能切換信号ＤがＨレベル
の場合には本実施例は従来の列電極駆動回路116（第12
図）と同様に動作し、機能切換信号ＤがＬレベルの場合
には本実施例は第１図の列電極駆動回路と同様に動作す
る。
例は、シフトレジスタ11の出力側に機能切換回路54を付
加することにより、従来の列電極駆動回路116（第12
図）と同様の動作が可能とされたものである。機能切換
回路54は、シフトレジスタ11の出力するサンプリング信
号の内の２個のサンプリング信号q2j-1及びq2j（ｊ＝１
〜ｎ）毎に設けられており、２個のANDゲート541及び54
2、ORゲート543並びにインバータ544から構成されてい
る。サンプリング信号q1及びq2に対応する機能切換回路
54では、第５図から容易に理解されるように、機能切換
信号ＤがＨレベルの場合に、サンプルホールド回路12B
（第１図参照）に伝達されるサンプリング信号q2′はサ
ンプリング信号q1に等しくなり、機能切換信号ＤがＬレ
ベルの場合に、サンプリング信号q2′はサンプリング信
号q2に等しくなる。従って、機能切換信号ＤがＨレベル
の場合には本実施例は従来の列電極駆動回路116（第12
図）と同様に動作し、機能切換信号ＤがＬレベルの場合
には本実施例は第１図の列電極駆動回路と同様に動作す
る。
第６図に本発明の第４の実施例の要部を示す。本実施
例では、サンプルホールド回路12A及び12Bは同一の入力
表示信号Ｖをサンプリングする。従来の列電極駆動回路
116では２個のサンルプホールド回路122A及び122Bが同
一の表示信号をサンプリングすることには利点はない
が、本実施例では、２個のサンプルホールド回路12A及
び12Bのサンプリングのタイミングが1/2サンプリング周
期だけ異なっているので、同一の表示信号Ｖをサンプリ
ングすることも次に述べるように有益である。本実施例
では表示信号Ｖのサンプリングポイントの従来の２倍に
なる。このようにしてサンプリングされた表示信号に基
づいて、デルタ配列を有する液晶パネルの２行に対して
倍速で書き込みが行われるため、解像度の向上、斜めの
ラインが滑らかに表示されること等の効果が得られる。
例では、サンプルホールド回路12A及び12Bは同一の入力
表示信号Ｖをサンプリングする。従来の列電極駆動回路
116では２個のサンルプホールド回路122A及び122Bが同
一の表示信号をサンプリングすることには利点はない
が、本実施例では、２個のサンプルホールド回路12A及
び12Bのサンプリングのタイミングが1/2サンプリング周
期だけ異なっているので、同一の表示信号Ｖをサンプリ
ングすることも次に述べるように有益である。本実施例
では表示信号Ｖのサンプリングポイントの従来の２倍に
なる。このようにしてサンプリングされた表示信号に基
づいて、デルタ配列を有する液晶パネルの２行に対して
倍速で書き込みが行われるため、解像度の向上、斜めの
ラインが滑らかに表示されること等の効果が得られる。
第７図に本発明の第５の実施例の要部を示す。本実施
例は、サンプルホールド回路12A及び12Bからの信号に対
して共通のバッファ部733を有する出力バッファ回路73
を備えている。出力バッファ回路73は、バッファ回路73
3に加えて、ホールド回路731A及び731B、並びに選択部7
32A及び732Bを有している。ホールド部731A及び731B
は、出力パルスＴに従って、サンプルホールド回路12A
から転送された電圧信号QA1〜QAn及びサンプルホールド
回路12Bから転送された電圧信号QB1〜QBnをそれぞれホ
ールドする。選択部732Aは、選択信号Ｕが正の場合に、
ホールド部731Aがホールドしている信号をバッファ部73
3へ転送する。これに対して選択部732Bは、選択信号Ｕ
が負の場合に、ホールド部731Bがホールドしている信号
をバッファ部733へ転送する。
例は、サンプルホールド回路12A及び12Bからの信号に対
して共通のバッファ部733を有する出力バッファ回路73
を備えている。出力バッファ回路73は、バッファ回路73
3に加えて、ホールド回路731A及び731B、並びに選択部7
32A及び732Bを有している。ホールド部731A及び731B
は、出力パルスＴに従って、サンプルホールド回路12A
から転送された電圧信号QA1〜QAn及びサンプルホールド
回路12Bから転送された電圧信号QB1〜QBnをそれぞれホ
ールドする。選択部732Aは、選択信号Ｕが正の場合に、
ホールド部731Aがホールドしている信号をバッファ部73
3へ転送する。これに対して選択部732Bは、選択信号Ｕ
が負の場合に、ホールド部731Bがホールドしている信号
をバッファ部733へ転送する。
第８図に本発明の第６の実施例を示す。本実施例につ
いては、第１〜５の実施例よりもその構成を詳細に説明
する。
いては、第１〜５の実施例よりもその構成を詳細に説明
する。
本実施例は、２個のシフトレジスト81A及び81Bを有し
ている。シフトレジスタ81A及び81Bのそれぞれは、直列
に接続されたＤフリップフロップ811によって構成され
ている。シフトレジスタ81A及び81Bの初段のＤフリップ
フロップ811のＤ入力には、サンプリング信号Ｓが与え
られる。シフトレジスタ81AのCK入力には、デューティ
比が50％のクロック信号φが与えられる。他方のシフト
レジスタ81BのCK入力には、クロック信号φ及び機能選
択信号Ｄを入力とする排他的論理分（XOR）ゲート87の
出力が与えられる。機能選択信号ＤがＬレベルの場合に
は、シフトレジスタ81A及び81Bに同一のクロック信号が
与えられるため、本実施例は従来の列電極駆動回路116
（第12図）と同様に動作する。他方、機能選択信号Ｄが
Ｈレベルの場合には、XORゲート87の出力はクロック信
号φの位相を反転したものとなるので、第９図に示すよ
うに、シフトレジスタ81Bのサンプリング信号qB1、…の
出力のタイミングは、シフトレジスタ81Aのサンプリン
グ信号qA1、…の出力のタイミングと、サンプリング周
期に等しいクロック周期tsの1/2（1/2ts）だけずれ、本
実施例は第１の実施例と同様に動作する。
ている。シフトレジスタ81A及び81Bのそれぞれは、直列
に接続されたＤフリップフロップ811によって構成され
ている。シフトレジスタ81A及び81Bの初段のＤフリップ
フロップ811のＤ入力には、サンプリング信号Ｓが与え
られる。シフトレジスタ81AのCK入力には、デューティ
比が50％のクロック信号φが与えられる。他方のシフト
レジスタ81BのCK入力には、クロック信号φ及び機能選
択信号Ｄを入力とする排他的論理分（XOR）ゲート87の
出力が与えられる。機能選択信号ＤがＬレベルの場合に
は、シフトレジスタ81A及び81Bに同一のクロック信号が
与えられるため、本実施例は従来の列電極駆動回路116
（第12図）と同様に動作する。他方、機能選択信号Ｄが
Ｈレベルの場合には、XORゲート87の出力はクロック信
号φの位相を反転したものとなるので、第９図に示すよ
うに、シフトレジスタ81Bのサンプリング信号qB1、…の
出力のタイミングは、シフトレジスタ81Aのサンプリン
グ信号qA1、…の出力のタイミングと、サンプリング周
期に等しいクロック周期tsの1/2（1/2ts）だけずれ、本
実施例は第１の実施例と同様に動作する。
尚、シフトレジスタ81A及び81Bから出力されるサンプ
リング信号は、次に述べるサンプルホールド回路82A及
び82Bのサンプリングタイミングをサンプリング周期の1
/2、即ち1/2tsだけずらすことができればよいので、第1
0図に示す信号qA1′、qB1′のようにそれらのパルス幅
がtsよりも長くてもよい。
リング信号は、次に述べるサンプルホールド回路82A及
び82Bのサンプリングタイミングをサンプリング周期の1
/2、即ち1/2tsだけずらすことができればよいので、第1
0図に示す信号qA1′、qB1′のようにそれらのパルス幅
がtsよりも長くてもよい。
サンプルホールド回路82Aは、アナログスイッチ821及
びサンプリングコンデンサ822から構成されている。ア
ナログスイッチ821はシフトレジスタ81Aからの対応する
サンプリング信号に従って導通し、このとき入力表示信
号VAがサンプリングコンデンサ822に加えられる。サン
プリングコンデンサ822の充電に要する時間がサンプリ
ング周期tsよりも充分に短いならば、サンプリングコン
デンサ822には、サンプリング信号のqA1、…の立ち下が
りの時点での表示信号VAの電圧が保持される。サンプル
ホールド回路82Bは、サンプルホールド回路82Aと同様の
構成を有しているが、シフトレジスタ81Bから出力され
るサンプリング信号qB1、…に従って表示信号VBをサン
プリングし、ホールドする。表示信号VA及びVBのサンプ
リングポイントを第９図に示す。この場合のサンプルホ
ールド回路82A、82Bにおいて、第10図に示すqA1′、q
B1′を用いることにより、相前後して導通するスイッチ
821等の導通時間がその一部で重なるので、サンプリン
グコンデンサに十分な充電時間が確保されるため、サン
プリング周期が短い高精細な表示を有効に行うことが可
能となる。
びサンプリングコンデンサ822から構成されている。ア
ナログスイッチ821はシフトレジスタ81Aからの対応する
サンプリング信号に従って導通し、このとき入力表示信
号VAがサンプリングコンデンサ822に加えられる。サン
プリングコンデンサ822の充電に要する時間がサンプリ
ング周期tsよりも充分に短いならば、サンプリングコン
デンサ822には、サンプリング信号のqA1、…の立ち下が
りの時点での表示信号VAの電圧が保持される。サンプル
ホールド回路82Bは、サンプルホールド回路82Aと同様の
構成を有しているが、シフトレジスタ81Bから出力され
るサンプリング信号qB1、…に従って表示信号VBをサン
プリングし、ホールドする。表示信号VA及びVBのサンプ
リングポイントを第９図に示す。この場合のサンプルホ
ールド回路82A、82Bにおいて、第10図に示すqA1′、q
B1′を用いることにより、相前後して導通するスイッチ
821等の導通時間がその一部で重なるので、サンプリン
グコンデンサに十分な充電時間が確保されるため、サン
プリング周期が短い高精細な表示を有効に行うことが可
能となる。
ホールド回路83Aは、アナログスイッチ831及びホール
ドコンデンサ832から構成されている。アナログスイッ
チ831は出力パルスＴに従って導通し、このときサンプ
ルホールド回路82Aのサンプリングコンデンサ822に保持
されている電圧が同時にホールドコンデンサ832へ転送
される。サンプリングコンデンサ822からホールドコン
デンサ832への電圧の転送は、サンプルホールド回路82A
によるサンプリングが行われていない期間（例えばテレ
ビジョン信号では水平帰線期間）を利用して実施され
る。ホールド回路83Bはホールド回路83Aと同様の構成を
有しており、ホールド回路83Bには、出力パルスＴに従
って、サンプルホールド回路82Bに保持されている電圧
が転送される。
ドコンデンサ832から構成されている。アナログスイッ
チ831は出力パルスＴに従って導通し、このときサンプ
ルホールド回路82Aのサンプリングコンデンサ822に保持
されている電圧が同時にホールドコンデンサ832へ転送
される。サンプリングコンデンサ822からホールドコン
デンサ832への電圧の転送は、サンプルホールド回路82A
によるサンプリングが行われていない期間（例えばテレ
ビジョン信号では水平帰線期間）を利用して実施され
る。ホールド回路83Bはホールド回路83Aと同様の構成を
有しており、ホールド回路83Bには、出力パルスＴに従
って、サンプルホールド回路82Bに保持されている電圧
が転送される。
出力選択回路84は、選択信号Ｕに従ってホールド回路
83Aの出力とホールド回路83Bの出力との何れかを選択的
に出力するアナログスイッチ841を有している。出力選
択回路84からの出力は、バッファ回路85を介して液晶パ
ネル140の列電極141へ伝達される。
83Aの出力とホールド回路83Bの出力との何れかを選択的
に出力するアナログスイッチ841を有している。出力選
択回路84からの出力は、バッファ回路85を介して液晶パ
ネル140の列電極141へ伝達される。
以上ではデルタ配列の表示ユニットに適合する実施例
についてのみ説明したが、本発明はこのような実施例に
限定されず、本発明は、一般に、複数のサンプルホール
ド回路を備え、それらのサンプルホールド回路のサンプ
リングのタイミングが異なっている列電極回路を包含し
ている。
についてのみ説明したが、本発明はこのような実施例に
限定されず、本発明は、一般に、複数のサンプルホール
ド回路を備え、それらのサンプルホールド回路のサンプ
リングのタイミングが異なっている列電極回路を包含し
ている。
（発明の効果） 本発明によれば、格子状の配列でないデルタ配列等の
絵素配列を有する表示ユニット（例えば液晶パネル）を
有する表示装置に於いて良好な表示品位を得ることがで
きる表示装置の列電極駆動回路が提供される。
絵素配列を有する表示ユニット（例えば液晶パネル）を
有する表示装置に於いて良好な表示品位を得ることがで
きる表示装置の列電極駆動回路が提供される。
デルタ配列の表示ユニットに特に適合した本発明の列
電極駆動回路では、サンプリングタイミングが互いにサ
ンプリング周期の1/2だけ異なる２個のサンプルホール
ド手段によって、表示ユニットの２行分の表示信号を同
時に処理することができる。従って、外部にラインメモ
リ又はフレームメモリを設けることにより、表示信号を
外部で倍速変換することなく、倍速変換表示と同等の表
示を高い表示品位をもって行うことができる。このよう
に、本発明の列電極駆動回路は倍速変換手段を内蔵して
いると見做すこともできる。
電極駆動回路では、サンプリングタイミングが互いにサ
ンプリング周期の1/2だけ異なる２個のサンプルホール
ド手段によって、表示ユニットの２行分の表示信号を同
時に処理することができる。従って、外部にラインメモ
リ又はフレームメモリを設けることにより、表示信号を
外部で倍速変換することなく、倍速変換表示と同等の表
示を高い表示品位をもって行うことができる。このよう
に、本発明の列電極駆動回路は倍速変換手段を内蔵して
いると見做すこともできる。
また、デルタ配列の表示ユニットに特に適合した本発
明の列電極駆動回路に於いて、２個のサンプルホールド
手段に同一の表示信号を与えた場合には、該２個のサン
プルホールド手段によってデルタ配列にマッチしたタイ
ミングでサンプリングが行われる。このようにしてサン
プリングされた表示信号は、サンプリング期間の半分の
時間で順次表示ユニットの駆動に用いられることが可能
であるため、外部メモリや表示信号の倍速変換回路を用
いることなく、デルタ配列の利点を活かして行電極を増
やすことなく、高い表示品位を得ることができる。
明の列電極駆動回路に於いて、２個のサンプルホールド
手段に同一の表示信号を与えた場合には、該２個のサン
プルホールド手段によってデルタ配列にマッチしたタイ
ミングでサンプリングが行われる。このようにしてサン
プリングされた表示信号は、サンプリング期間の半分の
時間で順次表示ユニットの駆動に用いられることが可能
であるため、外部メモリや表示信号の倍速変換回路を用
いることなく、デルタ配列の利点を活かして行電極を増
やすことなく、高い表示品位を得ることができる。
第１図は本発明の第１の実施例のブロック図、第２図は
その実施例の動作を説明するためのタイミング図、第３
図は本発明の第２の実施例の要部を示すブロック図、第
４図は第３図の列電極駆動回路に入力される信号のタイ
ミングを示す図、第５図は本発明の第３の実施例の要部
を示すブロック図、第６図は本発明の第４の実施例の要
部を示すブロック図、第７図は本発明の第５の実施例の
要部を示すブロック図、第８図は本発明の第６の実施例
の回路図、第９図は第８図の列電極駆動回路の動作を説
明するためのタイミング図、第10図は第８図の列電極駆
動回路の許容される他の動作を説明するためのタイミン
グ図、第11図は従来のマトリクス型液晶表示装置のブロ
ック図、第12図は従来の列電極駆動回路のブロック図、
第13図は第12図の列電極駆動回路の動作を説明するため
のタイミング図、第14図はデルタ配列の液晶パネルを備
えた従来のマトリクス型液晶表示装置のブロック図であ
る。 11、31A、31B、81A、81B……シフトレジスタ、12A、12
B、82A、82B……サンプルホールド回路、13A、13B、73
……出力バッファ回路、83A、83B……ホールド回路、84
……出力選択回路、85……バッファ回路。
その実施例の動作を説明するためのタイミング図、第３
図は本発明の第２の実施例の要部を示すブロック図、第
４図は第３図の列電極駆動回路に入力される信号のタイ
ミングを示す図、第５図は本発明の第３の実施例の要部
を示すブロック図、第６図は本発明の第４の実施例の要
部を示すブロック図、第７図は本発明の第５の実施例の
要部を示すブロック図、第８図は本発明の第６の実施例
の回路図、第９図は第８図の列電極駆動回路の動作を説
明するためのタイミング図、第10図は第８図の列電極駆
動回路の許容される他の動作を説明するためのタイミン
グ図、第11図は従来のマトリクス型液晶表示装置のブロ
ック図、第12図は従来の列電極駆動回路のブロック図、
第13図は第12図の列電極駆動回路の動作を説明するため
のタイミング図、第14図はデルタ配列の液晶パネルを備
えた従来のマトリクス型液晶表示装置のブロック図であ
る。 11、31A、31B、81A、81B……シフトレジスタ、12A、12
B、82A、82B……サンプルホールド回路、13A、13B、73
……出力バッファ回路、83A、83B……ホールド回路、84
……出力選択回路、85……バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武 宏 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 川西 純次 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭63−285593（ＪＰ，Ａ) 特開 昭60−52892（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の列電極と行電極を備えた表示装置の
列電極駆動回路であって、 同一サンプリング期間に入力される隣接する行電極に対
応する表示信号を、実質的に同一のサンプリング周期で
且つ互いに異なるタイミングでサンプルホールドする複
数のサンプルホールド手段と、 前記行電極毎に該複数のサンプルホールド手段の内の何
れかを選択し、選択されたサンプルホールド手段がホー
ルドしている表示信号を同一の列電極に供給する出力手
段とを備えた表示装置の列電極駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156263A JP2892444B2 (ja) | 1990-06-14 | 1990-06-14 | 表示装置の列電極駆動回路 |
| DE69126171T DE69126171T2 (de) | 1990-06-14 | 1991-06-14 | Spaltenelektrodetreiberschaltung für ein Anzeigegerät |
| EP91305429A EP0461928B1 (en) | 1990-06-14 | 1991-06-14 | A column electrode driving circuit for a display apparatus |
| KR1019910009893A KR950010135B1 (ko) | 1990-06-14 | 1991-06-14 | 디스플레이 장치용 열 전극 구동회로 |
| US08/148,408 US5602561A (en) | 1990-06-14 | 1993-11-08 | Column electrode driving circuit for a display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156263A JP2892444B2 (ja) | 1990-06-14 | 1990-06-14 | 表示装置の列電極駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0450895A JPH0450895A (ja) | 1992-02-19 |
| JP2892444B2 true JP2892444B2 (ja) | 1999-05-17 |
Family
ID=15623984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156263A Expired - Lifetime JP2892444B2 (ja) | 1990-06-14 | 1990-06-14 | 表示装置の列電極駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5602561A (ja) |
| EP (1) | EP0461928B1 (ja) |
| JP (1) | JP2892444B2 (ja) |
| KR (1) | KR950010135B1 (ja) |
| DE (1) | DE69126171T2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9207527D0 (en) * | 1992-04-07 | 1992-05-20 | Philips Electronics Uk Ltd | Multi-standard video matrix display apparatus and its method of operation |
| JPH05328268A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 液晶表示装置 |
| JP3133216B2 (ja) * | 1993-07-30 | 2001-02-05 | キヤノン株式会社 | 液晶表示装置及びその駆動方法 |
| TW270198B (ja) | 1994-06-21 | 1996-02-11 | Hitachi Seisakusyo Kk | |
| DE19540146B4 (de) * | 1994-10-27 | 2012-06-21 | Nec Corp. | Flüssigkristallanzeige vom aktiven Matrixtyp mit Treibern für Multimedia-Anwendungen und Ansteuerverfahren dafür |
| JP3520131B2 (ja) * | 1995-05-15 | 2004-04-19 | 株式会社東芝 | 液晶表示装置 |
| JP3148972B2 (ja) * | 1995-06-01 | 2001-03-26 | キヤノン株式会社 | カラー表示装置の駆動回路 |
| US5798747A (en) * | 1995-11-17 | 1998-08-25 | National Semiconductor Corporation | Methods and apparatuses for high-speed video sample and hold amplification for analog flat panel display |
| JP2792490B2 (ja) * | 1995-12-20 | 1998-09-03 | 日本電気株式会社 | 液晶表示装置用駆動回路のサンプルホールド回路 |
| JP3330812B2 (ja) * | 1996-03-22 | 2002-09-30 | シャープ株式会社 | マトリックス型表示装置およびその駆動方法 |
| US5828357A (en) * | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
| US5781167A (en) * | 1996-04-04 | 1998-07-14 | Northrop Grumman Corporation | Analog video input flat panel display interface |
| JP3516323B2 (ja) * | 1996-05-23 | 2004-04-05 | シャープ株式会社 | シフトレジスタ回路および画像表示装置 |
| JP2923906B2 (ja) * | 1996-06-07 | 1999-07-26 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| JPH10153986A (ja) * | 1996-09-25 | 1998-06-09 | Toshiba Corp | 表示装置 |
| TW373115B (en) * | 1997-02-07 | 1999-11-01 | Hitachi Ltd | Liquid crystal display device |
| GB2323958A (en) | 1997-04-04 | 1998-10-07 | Sharp Kk | Active matrix devices |
| JPH117268A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | サンプルホールド回路 |
| KR100430100B1 (ko) * | 1999-03-06 | 2004-05-03 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 구동방법 |
| TW538400B (en) * | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
| JP3589926B2 (ja) * | 2000-02-02 | 2004-11-17 | シャープ株式会社 | シフトレジスタ回路および画像表示装置 |
| JP2003022058A (ja) * | 2001-07-09 | 2003-01-24 | Seiko Epson Corp | 電気光学装置、電気光学装置の駆動回路、電気光学装置の駆動方法および電子機器 |
| KR100815897B1 (ko) * | 2001-10-13 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| JP4175058B2 (ja) * | 2002-08-27 | 2008-11-05 | セイコーエプソン株式会社 | 表示駆動回路及び表示装置 |
| JP2004177433A (ja) * | 2002-11-22 | 2004-06-24 | Sharp Corp | シフトレジスタブロック、それを備えたデータ信号線駆動回路及び表示装置 |
| JP2004309822A (ja) * | 2003-04-08 | 2004-11-04 | Sony Corp | 表示装置 |
| US8866707B2 (en) * | 2005-03-31 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device, and apparatus using the display device having a polygonal pixel electrode |
| WO2007118332A1 (en) * | 2006-04-19 | 2007-10-25 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| JP2012256012A (ja) | 2010-09-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741078A (en) * | 1980-08-22 | 1982-03-06 | Seiko Epson Corp | Synchronizing circuit of matrix television |
| JPS57201295A (en) * | 1981-06-04 | 1982-12-09 | Sony Corp | Two-dimensional address device |
| JPS6249399A (ja) * | 1985-08-29 | 1987-03-04 | キヤノン株式会社 | 表示装置 |
| DE3884442T2 (de) * | 1987-04-15 | 1994-02-17 | Sharp Kk | Flüssigkristallanzeigegerät. |
| JPS63285593A (ja) * | 1987-05-18 | 1988-11-22 | シャープ株式会社 | 液晶表示装置 |
| GB2205191A (en) * | 1987-05-29 | 1988-11-30 | Philips Electronic Associated | Active matrix display system |
| JPH0654421B2 (ja) * | 1987-12-07 | 1994-07-20 | シャープ株式会社 | マトリクス型液晶表示装置の列電極駆動回路 |
| JPH0283584A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | 倍速線順次走査回路 |
| JPH02157813A (ja) * | 1988-12-12 | 1990-06-18 | Sharp Corp | 液晶表示パネル |
| US5041823A (en) * | 1988-12-29 | 1991-08-20 | Honeywell Inc. | Flicker-free liquid crystal display driver system |
-
1990
- 1990-06-14 JP JP2156263A patent/JP2892444B2/ja not_active Expired - Lifetime
-
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