JP2792490B2 - 液晶表示装置用駆動回路のサンプルホールド回路 - Google Patents
液晶表示装置用駆動回路のサンプルホールド回路Info
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Description
回路のサンプルホールド回路に関し、特に液晶表示部へ
の表示アナログ信号を、スタートパルスに応答して所定
クロックパルスに同期しつつ順次n回(nは2以上の整
数)サンプルホールドし、このサンプルホールド出力を
前記液晶表示部の表示スキャン方向に対応して順次出力
するようにした液晶表示装置用駆動回路のサンプルホー
ルド回路に関するものである。
晶ディスプレイがある。例えば、NEC技法第46巻第
10号12ページから16ページに記載されている。
し、CRTインタフェースが可能で接続が容易であり、
CRTと遜色ない自然画(フルカラー)を実現すること
が可能である。図7はアナログ液晶ディスプレイの駆動
回路部を含むシステムブロック図である。映像のアナロ
グ信号は3原色であるR,G,Bの3系統の信号がある
が、説明の簡略化のため、図7は1系統のアナログ信号
23としている。
SI)22は上述した高解像度、CRTインタフェー
ス、フルカラーを実現するLSIであり、アナログ信号
23の信号処理を行っている。本発明の内容に関係する
サンプルホールド回路はこのAIF22内のサンプルホ
ールド回路26とシフトレジスタ25で構成されてい
る。
信号22は前段回路24(クランプ回路,ガンマ変換回
路)でレベル変換等の処理を行う。ここで、クランプ回
路はアナログ信号の黒レベルをAIF22の内部の黒レ
ベルにレベル変換するものである。液晶の電気−光学特
性がリニアではなく、CRTと異なる特性を持っている
ため、ガンマ変換回路は、入力されるアナログ信号がC
RTと同じように見えるための補正をするものである。
ロック11のタイミングでシフトして出力するシフトレ
ジスタ25によりサンプルホールド回路26は制御さ
れ、前段回路24で信号処理されたアナログ信号はシリ
アル・パラレル変換され、サンプリングされる。このシ
リアル・パラレル変換は周波数の高い信号をソースドラ
イバ29,30でサンプリングできる周波数まで分周す
る処理である。図7では4分周している。
路27(データ反転回路,出力バッファ)で処理されA
IF22の出力端子(出力31〜34)に出力される。
液晶は直流成分を印可し続けるとムラが生じたり、寿命
が短くなるため、データ反転回路は交流駆動の処理を行
う。出力バッファはAIFの外部負荷に対する能力を大
きくし、出力インピーダンスを下げるインピーダンス変
換回路である。
ログ信号23の4n−3番目の信号は出力31に出力さ
れ、4n−2番目の信号は出力32に出力され、4n−
1番目の信号は出力33に出力され、4n番目の信号は
出力34に出力されるようになっている。ここで、nは
2以上の自然数であるとする。
ネル36のソースライン37の接続は、図7のように上
下のソースドライバと交互に接続される。図7にソース
ドライバ内部の入力とソースラインの接続関係は簡略し
て示す。
により、入力されるAIF22で処理されたアナログ信
号をサンプリングし、液晶パネル36に出力する。ゲー
トドライバ35は制御信号39で液晶パネル36のゲー
トラインを線順次する。
の上下反転が必要となる場合がある。例えば、パネルを
180度回転させ、対面する相手に通常の画像を見せる
場合などである。図7を参照して説明する。
示する場合、ソースドライバを右シフト40し、ゲート
ドライバは下シフト41する。対面する相手に通常な画
面で表示する場合は、ソースドライバを左シフト42
し、ゲートドライバは上シフト43する。
のソースラインは固定されて接続されているので、アナ
ログ信号31は、ソースライン37のライン37bに書
込まれてしまう。すなわち、アナログ信号の1番目のデ
ータは、ソースドライバとゲートドライバのシフト方向
を逆にすると、液晶パネル36の右から4番目のソース
ライン37に表示されてしまう。よって、ソースドライ
バとゲートドライバのシフト方向を逆にしただけでは正
常な画像を表示することはできない。
30の入力の物理的接続を変えることはできないので、
AIF22の出力の順番を逆にし、すなわち4n−3番
目のアナログ信号は出力34に出力し、4n番目のアナ
ログ信号は出力31に出力するようにする必要がある。
を逆にする方法として、双方向のシフトレジスタのスキ
ャン方向を替えて行う方法がある。図8はこの方法を用
いたものであり、4つのDFF(Dフリップフロップ)
44aから44bで構成する双方向のシフトレジスタ2
5と4つのサンプルホールド素子で構成するサンプルホ
ールド回路26のブロック図である。
AとBに切替える。スイッチ45がAの側にあると、ス
タートパルス12はシフトレジスタ25を構成するDF
F44aに入力され、ドットクロック11に同期して右
シフトしていく。そして、サンプルホールド回路26は
サンプルホールド素子47aから右シフトでアナログ信
号13をサンプリングし、サンプルホールド素子の出力
として導出する。
パルス12はDFF回路44dに入力され、ドットクロ
ック11に同期して左シフトしていく。そして、サンプ
ルホールド回路26はサンプルホールド素子47dから
左シフトでアナログ信号23をサンプリングし、サンプ
ルホールド素子の出力として導出する。
成すれば、シフトレジスタ回路を逆スキャンし、アナロ
グ信号をサンプルホールド素子の逆からサンプリングす
ることができる。MOSプロセスで設計されたLSIの
場合、図8のスイッチ45はトランスファーゲートを用
い、1つのスイッチで2個のトランジスタがあれば構成
できる。
AIF22の電源電圧は高く、動作周波数は高速である
ことから、MOSプロセスでは設計は難しいために、プ
ロセスはバイポーラを使用している。
回路を作る場合の従来例である。図9において正スキャ
ン信号7が“H”レベルで、逆スキャン信号50が
“L”レベルの場合、エミッタカップリングロジック回
路を構成するトランジスタQ49のベースがトランジス
タQ50のベースの電圧より高くなるので、トランジス
タQ49はオンし、トランジスタQ50はオフする。す
るとトランジスタQ51とQ53で構成するエミッタカ
ップリングロジック回路が動作状態になる。
ref 53より高いと、トランジスタQ51はオンし、コ
レクタに電流J5が流れ、トランジスタQ53はオフ
し、電流は流れないのでコレクタの電圧は共通電圧54
のレベルになる。スイッチの出力55は共通電圧54の
電圧よりトランジスタQ55のベースエミッタ間電圧V
BE低い電圧値になり、“H”レベルになる。
ref 53より低いと、トランジスタQ51はオフする。
そして、トランジスタQ53はオンし、コレクタに電流
J5が流れ、コレクタの電圧は共通電圧54から抵抗R
1の両端にかかる電圧を引いた電圧になり、スイッチの
出力55はその電圧からトランジスタQ55のVBEを引
いた電圧になり、“L”レベルになる。
スキャン信号49が“L”の場合は、B側入力52がベ
ースに接続されるトランジスタQ52のオン,オフによ
りスイッチの出力55の“H”,“L”レベルが決ま
る。
ン信号50でスイッチを切替え、スイッチの出力55
は、入力が“H”レベルの時に“H”レベルを出力し、
入力が“L”レベルの時に“L”レベルを出力する。
に、双方向のシフトレジスタをバイポーラプロセスを使
用すると、スイッチを構成するトランジスタの個数が多
くなり、それはシフトレジスタを構成するDFFに比例
して多くなり、規模が大きくなり、消費電流が大きくな
るといった欠点があった。
替える機能を構成しても、消費電流が少なく回路の規模
が小さい液晶表示装置用駆動回路のサンプルホールド回
路を提供することにある。
示部への表示アナログ信号を、スタートパルスに応答し
て所定クロックパルスに同期しつつ順次n回(nは2以
上の整数)サンプルホールドし、このサンプルホールド
出力を前記液晶表示部の表示スキャン方向に対応して順
次出力するようにした液晶表示装置用駆動回路のサンプ
ルホールド回路であって、前記スタートパルスを前記ク
ロックパルスに同期して第1の出力から第nの出力まで
順次シフトするシフトレジスタと、各々のエミッタ同士
が第1の接続点にて共通接続され各ベースが前記シフト
レジスタの第1の出力から第nの出力に夫々接続された
第1〜第nのトランジスタと、各々のエミッタ同士が第
2の接続点にて共通接続され各ベースが前記シフトレジ
スタの第1の出力から第nの出力に夫々接続された第n
+1〜第2nのトランジスタと、前記表示スキャン方向
を示す正方向及び逆方向指示信号がベースに夫々供給さ
れ互いのエミッタが共通接続されかつ前記第1及び第2
の接続点にコレクタが夫々接続された第1及び第2のト
ランジスタからなるエミッタ結合型論理回路と、前記第
1〜第nのトランジスタの各コレクタと前記第2n〜第
n+1のトランジスタの各コレクタとの夫々の共通接続
点である第1〜第nのコレクタ共通接続点と、前記第1
〜第nのコレクタ共通接続点の電流を夫々入力電流とす
る第1〜第nのカレントミラー回路と、前記第1〜第n
のカレントミラー回路の各出力ミラー電流により夫々活
性化されて前記表示アナログ信号をサンプルホールドす
る第1〜第nのサンプルホールド手段と、を含むことを
特徴とする液晶表示装置用駆動回路のサンプルホールド
回路が得られる。
において、正逆スキャンの制御信号を入力することによ
って、第1〜第nのトランジスタかまたは第n+1〜第
2nのトランジスタからなる第1か第2のエミッタ結合
型論理回路のどちらか一方を動作させ、シフトレジスタ
の出力は所定クロックに同期してシフトするので、第1
あるいは第2のエミッタ結合型論理回路を構成するトラ
ンジスタのコレクタ電流がシフトする。それに伴って、
コレクタに接続されるカレントミラー回路の出力がシフ
トするので、カレントミラー回路の出力に接続されるサ
ンプルホールド手段はアナログ信号を、所定クロックに
同期してサンプリングすることができる。
構成するトランジスタのコレクタと第2のエミッタ結合
型論理回路を構成するトランジスタのコレクタの接続を
異なるようにしているので、正スキャン信号により第1
のエミッタ結合型論理回路が動作状態のときは、アナロ
グ信号は第1のサンプルホールド手段から第nのサンプ
ルホールド手段の順番でサンプリングされ、逆スキャン
信号により第2のエミッタ結合型論理回路が動作状態の
ときは、アナログ信号は第nのサンプルホールド手段か
ら第1のサンプルホールド手段の順番でサンプリングす
ることができる。
スキャンを行う第1,2,3のエミッタ結合型論理回路
のバイアス電流を一つの定電流源でまかなっているの
で、消費電流が少なく、構成するトランジスタの個数が
少なくなり、よって回路の規模を小さくすることができ
る。
明する。
る。図2はサンプルホールド素子の回路の一回路例であ
る。図3はアナログ信号のサンプリング状態を示したタ
イミングチャートである。図4はカレントミラー回路の
一回路例であり、このカレントミラー回路の詳しい説明
はアナログIC機能回路設計入門(CQ出版株式会社
刊)の2.2項(ページ53)カレントミラー回路を参
照のこと。
ンプルホールド回路部5の各回路部分5・1〜5・nに
ついて図2を参照してその構成と動作を説明する。先ず
サンプリング状態の説明をする。
4の出力電流14が入力され、各サンプルホールド素子
に入力されると、スイッチ制御回路16はスイッチ1
7,18がオンするように動作し、定電流源J1とJ2
の電流が電流バッファ19に流れる。バイアス電流を得
た電流バッファ19は、処理されたアナログ信号13の
電圧をホールドコンデンサC1に充電する。
20でバッファされ、サンプルホールド素子の出力15
に出力される。このとき定電流源J3とJ4の電流は定
電流源J1とJ2の電流よりも少ない電流値に設定して
おく。
ログ信号13の電圧のベース−エミッタ間電圧VBEだけ
高くなり、接続されているトランジスタQ47のエミッ
タ電圧はQ47のベース電圧より高くなるので、トラン
ジスタQ47はオフ状態になる。また、トランジスタQ
44のエミッタ電圧はアナログ信号13の電圧のベース
−エミッタ間電圧VBEだけ低くなり、接続されているト
ランジスタQ48のエミッタ電圧はQ48のベース電圧
より低くなるので、トランジスタQ48はオフ状態にな
る。
ミラー部の出力電流14が入力されないときは、スイッ
チ制御回路16はスイッチ17,18がオフするように
動作し、定電流源J1とJ2の電流が電流バッファ19
に流れないので、ホールドコンデンサC1にアナログ信
号13の電圧を充電することはできない。
サC1に充電されている電圧が出力され、サンプルホー
ルド素子の出力15に出力される。スイッチ17から定
電流源J3に電流が流れ込まないので、J3の電流はト
ランジスタQ47のエミッタから流れ、トランジスタQ
47がオン状態になる。このトランジスタQ47のエミ
ッタ電圧は出力23よりVBEだけ低くなり、接続されて
いるトランジスタQ45のベース電圧はトランジスタQ
45のエミッタ電圧より低くなるので、トランジスタQ
45は強制的にオフ状態になる。
がオフしているので、トランジスタQ48のエミッタに
流れ込む。トランジスタQ48がオン状態になり、この
トランジスタQ48のエミッタ電圧は出力23よりVBE
だけ高くなり、接続されているトランジスタQ46のベ
ース電圧はトランジスタQ46のエミッタ電圧より高く
なるので、トランジスタQ46は強制的にオフ状態にな
る。
ついて説明する。エミッタ結合型論理回路1を構成する
トランジスタQ11,Q12のコレクタは夫々エミッタ
結合型論理回路2とエミッタ結合型論理回路3を構成す
る各トランジスタのエミッタに接続され、トランジスタ
Q11のベースは正スキャン信号7に接続され、トラン
ジスタQ12のベースは逆スキャン信号8に接続されて
いる。
る。nは2以上の自然数であるとする。
ンジスタQ21,Q22,Q2(n−1),Q2nのベ
ースは夫々シフトレジスタ6の出力V61,V62,V
6(n−1),V6(n)に接続され、これ等トランジ
スタの各コレクタは夫々カレントミラー回路4(4.
1,4.2,4.(n−1),4.n)の入力に接続さ
れている。
ンジスタQ31,Q32,Q3(n−1),Q3(n)
のベースは夫々エミッタ結合型論理回路2と同様に、シ
フトレジスタ6の出力V61,V62,V6(n−
1),V6(n)に接続され、これ等トランジスタの各
コレクタはエミッタ結合型論理回路2とカレントミラー
部4の接続とは逆の順番に接続されている。すなわち、
トランジスタQ31のコレクタはカレントミラー回路
4.n、トランジスタQ3nのコレクタはカレントミラ
ー回路4.1に接続される。
サンプルホールド素子5(5.1,5.2,5.(n−
1),5.n)に接続されている。
は図3を参照する。正スキャン信号7が、逆スキャン信
号8より電圧が高い場合、エミッタ結合型論理回路1の
トランジスタQ11がオンし、このトランジスタQ11
のコレクタに定電流源9の電流が流れ、エミッタ結合型
論理回路2が動作状態になる。
同期してスタートパルス12をシフトし、出力V61,
V62,V6(n−1),V6(n)の順番でシフトし
ていき、エミッタ結合型論理回路2を構成するトランジ
スタはQ21からQ2nにシフトしながらオンしてい
く。
電流源9の電流が流れ、コレクタに接続されているカレ
ントミラー部4はカレントミラー回路4.1からカレン
トミラー回路4.nの順序でシフトし、出力電流14が
得られる。
路はカレントミラー部の出力電流14が入力されること
で、アナログ信号13をサンプリングすることができる
ので、カレントミラー回路4.1からカレントミラー回
路4.nの順序で出力電流14がシフトすると、サンプ
ルホールド素子5.1からサンプルホールド素子5.n
の順番でアナログ信号13をサンプリングすることがで
きる。
出力15.1はアナログ信号13のD1をサンプリング
し、サンプルホール素子5.nの出力15.nはアナロ
グ信号13のDn−1をサンプリングする。
電圧が高い場合、エミッタ結合器論理回路1のトランジ
スタQ12がオンし、トランジスタQ12のコレクタに
定電流源9の電流が流れ、エミッタ結合型論理回路3が
動作状態になる。
してスタートパルスをシフトし、出力V61,V62,
V6(n−1),V6(n)の順番でシフトしていき、
エミッタ結合型論理回路3を構成するトランジスタはQ
31からQ33nにシフトしながらオンしていく。
電流源9の電流が流れ、コレクタに接続されているカレ
ントミラー部4はカレントミラー回路4.nからカレン
トミラー回路4.1の順序でシフトし、出力電流14が
得られる。
4の出力電流14が流れることで、アナログ信号13を
サンプリングすることができるので、カレントミラー回
路4nからカレントミラー回路41の順序で出力電流が
シフトすると、サンプルホールド素子5.nからサンプ
ルホールド素子5.1の順番でアナログ信号をサンプリ
ングすることができる。
出力15.nはアナログ信号13のD1をサンプリング
し、サンプルホールド素子5.1の出力15.1はアナ
ログ信号13のDn−1をサンプリングし、アナログ信
号を逆スキャンしてサンプリングすることができる。
ので、PNPトランジスタQ56,Q57からなる周知
の回路である。入力57に流れる電流と等しい電流が出
力58に導出されるものである。
である。第2の実施例は第1の実施例(図1)におい
て、定電流源9を抵抗素子21に変更したものである。
抵抗素子21の両端にかかる電圧が、正逆スキャン信号
が切替わると過渡的に変化するが、定常的には変化しな
いので、抵抗素子21に流れる電流は一定になる。よっ
て、第1の実施例と同じ動作を行うことができる。
である。第3の実施例はエミッタ結合型論理回路3を構
成するトランジスタのベースとコレクタの接続を以下に
示す接続に変えたものである。トランジスタQ31,Q
32,Q3(n−1),Q3(n)のベースは、夫々シ
フトレジスタ6の出力V6(n),V6(n−1),V
62,V61の順に接続されて、コレクタは夫々第2の
エミッタカップリングロジック回路を構成するトランジ
スタQ21,Q22,Q2(n−1),Q2(n)の順
に接続されている。
作を行う。逆スキャンの場合は、エミッタ結合型論理回
路3を構成するトランジスタとシフトレジスタ6の出力
の接続が逆の順番であるので、構成するトランジスタは
Q3nからQ31までシフトして動作し、カレントミラ
ー部4は4.nから4.1までシフトして動作する。よ
って、サンプルホールド部5はサンプルホールド素子5
nからサンプルホールド51の順番でシフトし、アナロ
グ信号13を逆スキャンしてサンプリングすることがで
きる。
逆スキャン信号により初段エミッタ結合器論理回路を構
成するトランジスタの動作を切替え、次段の2組のエミ
ッタ結合型論理回路を構成するトランジスタのコレクタ
接続により、アナログ信号を正逆スキャンしてサンプリ
ングでき、正逆スキャンを行う3つのエミッタ結合型論
理回路のバイアス電流は1つの定電流源でまかなってい
るので、消費電力が少なく、回路を構成するトランジス
タの個数が少なくて済むので、規模を小さくすることが
できるという効果がある。
を示す図である。
したタイミングチャートである。
を示すものである。
を示すものである。
図である。
る。
ッチ回路の一例を示す図である。
Claims (4)
- 【請求項1】 液晶表示部への表示アナログ信号を、ス
タートパルスに応答して所定クロックパルスに同期しつ
つ順次n回(nは2以上の整数)サンプルホールドし、
このサンプルホールド出力を前記液晶表示部の表示スキ
ャン方向に対応して順次出力するようにした液晶表示装
置用駆動回路のサンプルホールド回路であって、 前記スタートパルスを前記クロックパルスに同期して第
1の出力から第nの出力まで順次シフトするシフトレジ
スタと、 各々のエミッタ同士が第1の接続点にて共通接続され各
ベースが前記シフトレジスタの第1の出力から第nの出
力に夫々接続された第1〜第nのトランジスタと、 各々のエミッタ同士が第2の接続点にて共通接続され各
ベースが前記シフトレジスタの第1の出力から第nの出
力に夫々接続された第n+1〜第2nのトランジスタ
と、 前記表示スキャン方向を示す正方向及び逆方向指示信号
がベースに夫々供給され互いのエミッタが共通接続され
かつ前記第1及び第2の接続点にコレクタが夫々接続さ
れた第1及び第2のトランジスタからなるエミッタ結合
型論理回路と、 前記第1〜第nのトランジスタの各コレクタと前記第2
n〜第n+1のトランジスタの各コレクタとの夫々の共
通接続点である第1〜第nのコレクタ共通接続点と、 前記第1〜第nのコレクタ共通接続点の電流を夫々入力
電流とする第1〜第nのカレントミラー回路と、 前記第1〜第nのカレントミラー回路の各出力ミラー電
流により夫々活性化されて前記表示アナログ信号をサン
プルホールドする第1〜第nのサンプルホールド手段
と、 を含むことを特徴とする液晶表示装置用駆動回路のサン
プルホールド回路。 - 【請求項2】 前記エミッタ結合型論理回路のバイアス
電流源は定電流源であることを特徴とする請求項1記載
の液晶表示装置用駆動回路のサンプルホールド回路。 - 【請求項3】 前記エミッタ結合型論理回路のバイアス
電流源は抵抗素子よりなることを特徴とする請求項1記
載の液晶表示装置用駆動回路のサンプルホールド回路。 - 【請求項4】 前記サンプルホールド回路及び前記カレ
ントミラー回路は全てバイポーラトランジスタにより構
成されていることを特徴とする請求項1〜3いずれか記
載の液晶表示装置用駆動回路のサンプルホールド回路。
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