JPH0221499A - サンプルホールド回路 - Google Patents
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- JPH0221499A JPH0221499A JP63169645A JP16964588A JPH0221499A JP H0221499 A JPH0221499 A JP H0221499A JP 63169645 A JP63169645 A JP 63169645A JP 16964588 A JP16964588 A JP 16964588A JP H0221499 A JPH0221499 A JP H0221499A
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- 238000005452 bending Methods 0.000 abstract description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 239000003086 colorant Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/66—Transforming electric information into light information
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G11C27/02—Sample-and-hold arrangements
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、サンプルホールド回路に係わり、特に、例え
ば液晶テレビのＬＣＤ （液晶表示器）ドライバのよう
な半導体装置に用いられるサンプルホールド回路に関す
る。
ば液晶テレビのＬＣＤ （液晶表示器）ドライバのよう
な半導体装置に用いられるサンプルホールド回路に関す
る。
（従来の技術）
液晶テレビのＬＣＤドライバは、撮影により得られた映
像信号をサンプリングし、そのサンプリング値によって
ＬＣＤ内の各液晶素子の点灯／非点灯の制御を行うもの
である。このようなＬＣＤドライバに用いられるサンプ
ルホールド回路は、ＬＣＤ内にマトリックス状に配列さ
れた液晶素子の１つ１つに対してサンプルホールド素子
を有し、それらのサンプルホールド素子が映像信号をサ
ンプリングする時期を撮影時の走査時点のずれに合わせ
てずらせるために、シフトレジスタの各段出力を用いて
各サンプルホールド素子の動作時期をずらせるように構
成されている。
像信号をサンプリングし、そのサンプリング値によって
ＬＣＤ内の各液晶素子の点灯／非点灯の制御を行うもの
である。このようなＬＣＤドライバに用いられるサンプ
ルホールド回路は、ＬＣＤ内にマトリックス状に配列さ
れた液晶素子の１つ１つに対してサンプルホールド素子
を有し、それらのサンプルホールド素子が映像信号をサ
ンプリングする時期を撮影時の走査時点のずれに合わせ
てずらせるために、シフトレジスタの各段出力を用いて
各サンプルホールド素子の動作時期をずらせるように構
成されている。
第５図は、カラー液晶テレビのＬＣＤドライバ用に開発
されたこの種のサンプルホールド回路のブロック構成を
示す。
されたこの種のサンプルホールド回路のブロック構成を
示す。
カラー液晶テレビ用のＬＣＤでは、３つの基本色成分Ａ
、Ｂ、Ｃを夫々再生する液晶素子ＩＡ１゜・・・ ＩＡ
ｎ、液晶素子ＩＢ１．・・・、ｌＢｎ及び液晶素子ＩＣ
１，・・・、ＩＣｎが図示のように交互に配列されてい
る。このような液晶素子ｌＡｌｌＢ１．ＩＣＩ、−、Ｉ
Ａｎ、ＩＢｎ、ＩＣｎの１つ１つに対して、それを駆動
するためのサンプルホールド素子２Ａ１．２Ｂ１．２Ｃ
Ｉ、・・・２Ａｎ、２Ｂｎ、２Ｃｎが設けられている。
、Ｂ、Ｃを夫々再生する液晶素子ＩＡ１゜・・・ ＩＡ
ｎ、液晶素子ＩＢ１．・・・、ｌＢｎ及び液晶素子ＩＣ
１，・・・、ＩＣｎが図示のように交互に配列されてい
る。このような液晶素子ｌＡｌｌＢ１．ＩＣＩ、−、Ｉ
Ａｎ、ＩＢｎ、ＩＣｎの１つ１つに対して、それを駆動
するためのサンプルホールド素子２Ａ１．２Ｂ１．２Ｃ
Ｉ、・・・２Ａｎ、２Ｂｎ、２Ｃｎが設けられている。
これらのサンプルホールド素子は駆動する液晶素子の色
Ａ、Ｂ、Ｃに応じて群に分けられ、素子群ＩＡ１．・・
・、ＩＡｎは色成分Ａの映像信号ＶＡの信号線３Ａに、
素子群ＩＢ１．・・・、ｌＢｎは色成分Ｂの映像信号Ｖ
Ｂの信号線３Ｂに、また素子群ＩＣ１，・・・、ＩＣｎ
は色成分Ｃの映像信号ＶＣの信号線３Ｃにそれぞれ接続
されている。個々のサンプルホールド素子は、映像信号
ＶＡ、ＶＢ。
Ａ、Ｂ、Ｃに応じて群に分けられ、素子群ＩＡ１．・・
・、ＩＡｎは色成分Ａの映像信号ＶＡの信号線３Ａに、
素子群ＩＢ１．・・・、ｌＢｎは色成分Ｂの映像信号Ｖ
Ｂの信号線３Ｂに、また素子群ＩＣ１，・・・、ＩＣｎ
は色成分Ｃの映像信号ＶＣの信号線３Ｃにそれぞれ接続
されている。個々のサンプルホールド素子は、映像信号
ＶＡ、ＶＢ。
ＶＣをサンプリングするためのアナログスイッチ４と、
サンプリングした映像信号をホールドするためコンデン
サ５と、ホールドした映像信号を液晶素子の点灯／非点
灯制御信号に変換し出力する変換器６とから構成されて
いる。尚、各変換器６は、アウトプットイネーブル信号
ＯＥによって、−走査線毎に一斉に出力動作を行うよう
になっている。
サンプリングした映像信号をホールドするためコンデン
サ５と、ホールドした映像信号を液晶素子の点灯／非点
灯制御信号に変換し出力する変換器６とから構成されて
いる。尚、各変換器６は、アウトプットイネーブル信号
ＯＥによって、−走査線毎に一斉に出力動作を行うよう
になっている。
各液晶素子ＩＡＩ、ＩＢＩ、ＩＣ１，、・・・ＩＡｎ、
ＩＢｎ、ＩＣｎの位置は図示のように一定のピッチでず
れているため、その位置ずれに対応する撮影時の走査時
点のずれに合わせて、各サンプルホールド素子２Ａ１．
２Ｂ１．２ＣＩ、・・・２Ａｎ、２Ｂｎ、２Ｃｎのサン
プリングの時期をずらせる必要がある。これを行うため
、３系統のクロックΦＡ、ΦＢ、ΦＣによりそれぞれ駆
動される３列のｎビットシフトレジスタ７Ａ、７Ｂ。
ＩＢｎ、ＩＣｎの位置は図示のように一定のピッチでず
れているため、その位置ずれに対応する撮影時の走査時
点のずれに合わせて、各サンプルホールド素子２Ａ１．
２Ｂ１．２ＣＩ、・・・２Ａｎ、２Ｂｎ、２Ｃｎのサン
プリングの時期をずらせる必要がある。これを行うため
、３系統のクロックΦＡ、ΦＢ、ΦＣによりそれぞれ駆
動される３列のｎビットシフトレジスタ７Ａ、７Ｂ。
７Ｃが設けられている。これらのうちシフトレジスタ７
Ａの各段出力はサンプルホールド素子群ＩＡ１．・・・
、ＩＡｎの各アナログスイッチ４の制御端子に、シフト
レジスタ７Ｂの各段出力は素子群ＩＢ１．・・・、ＩＢ
ｎの各アナログスイッチ４の制御端子に、またシフトレ
ジスタ７Ｃの各段出力は素子群ＩＣ１，・・・、ＩＣｎ
の各アナログスイッチ４の制御端子に、レベルシフタ８
を介してそれぞれ接続されている。そして、クロックΦ
Ａ。
Ａの各段出力はサンプルホールド素子群ＩＡ１．・・・
、ＩＡｎの各アナログスイッチ４の制御端子に、シフト
レジスタ７Ｂの各段出力は素子群ＩＢ１．・・・、ＩＢ
ｎの各アナログスイッチ４の制御端子に、またシフトレ
ジスタ７Ｃの各段出力は素子群ＩＣ１，・・・、ＩＣｎ
の各アナログスイッチ４の制御端子に、レベルシフタ８
を介してそれぞれ接続されている。そして、クロックΦ
Ａ。
ΦＢ、ΦＣのタイミング調整により、それら３列のシフ
トレジスタ７Ａ、７Ｂ、７Ｃの各段への入力信号ＱＡ、
ＱＢ、ＱＣのシフト時点が一定時間ずつずらされて、そ
れにより各サンプルホールド素子のサンプリング時期が
ずらされるようになっている。
トレジスタ７Ａ、７Ｂ、７Ｃの各段への入力信号ＱＡ、
ＱＢ、ＱＣのシフト時点が一定時間ずつずらされて、そ
れにより各サンプルホールド素子のサンプリング時期が
ずらされるようになっている。
ここで、シフトレジスタ７Ａ、７Ｂ、７Ｃは、原理的に
はどのような構成のｎビットシフトレジスタでもよく、
勿論、従来から一般的に使用されているｎビットシフト
レジスタを使用しても構わない。第６図は、この従来の
一般的なｎビットシフトレジスタの各段を構成する１ビ
ツトシフトレジスタの回路図を示している。この１ビツ
トシフトレジスタ１０は、前段からシフトされた信号Ｑ
を取込むためのクロックドインバータよりなる入力ゲー
ト１１と、取込んだ信号Ｑを後段ヘシフトするためのク
ロックドインバータよりなる出力ゲート１２と、出力ゲ
ート１２から後段ヘシフトされる信号Ｑを外部出力する
外部出力線１３を有している。
はどのような構成のｎビットシフトレジスタでもよく、
勿論、従来から一般的に使用されているｎビットシフト
レジスタを使用しても構わない。第６図は、この従来の
一般的なｎビットシフトレジスタの各段を構成する１ビ
ツトシフトレジスタの回路図を示している。この１ビツ
トシフトレジスタ１０は、前段からシフトされた信号Ｑ
を取込むためのクロックドインバータよりなる入力ゲー
ト１１と、取込んだ信号Ｑを後段ヘシフトするためのク
ロックドインバータよりなる出力ゲート１２と、出力ゲ
ート１２から後段ヘシフトされる信号Ｑを外部出力する
外部出力線１３を有している。
このような構成の従来のｎビットシフトレジスタを上記
のサンプルホールド回路に使用した場合の回路構成を第
７図に示す。尚、第７図では理解を容易にするため、映
像信号ＶＡに関係する部分の回路だけを抽出して示しで
ある。また、この回路におけるシフトレジスタの動作タ
イミングを第８図に示す。
のサンプルホールド回路に使用した場合の回路構成を第
７図に示す。尚、第７図では理解を容易にするため、映
像信号ＶＡに関係する部分の回路だけを抽出して示しで
ある。また、この回路におけるシフトレジスタの動作タ
イミングを第８図に示す。
第７図に示すように、シフトレジスタの各段１０ｍ、１
０ｍ＋１．・・・の出力ゲート１２ｍ。
０ｍ＋１．・・・の出力ゲート１２ｍ。
１２ｍ＋１．・・・は、映像信号ＶＡのサンプリング時
期を定める基準となる基準クロックΦＡの立上がりでオ
ン状態となり立下がりで出力保持状態となり、また入力
ゲートｌ１ｍ、１１ｍ＋１．・・・は逆相のクロックΦ
Ａの立上がりでオン状態となり立下がりで出力保持状態
となる。これにより、第８図に示すように、基準クロッ
クΦＡの立上がりから立上がりまでの期間に第ｍ段の出
力ＱＡｍが高レベルとなり、次の立上がりから立上がり
までの期間に第ｍ＋１段の出力ＱＡｍ＋ｌが高レベルと
なり、更に次の期間に第ｍ＋２段の出力ＱＡｍ＋２が高
レベルとなるというように、クロックΦＡの立上がり毎
に高レベル出力が順次後段へとシフトされて行く。
期を定める基準となる基準クロックΦＡの立上がりでオ
ン状態となり立下がりで出力保持状態となり、また入力
ゲートｌ１ｍ、１１ｍ＋１．・・・は逆相のクロックΦ
Ａの立上がりでオン状態となり立下がりで出力保持状態
となる。これにより、第８図に示すように、基準クロッ
クΦＡの立上がりから立上がりまでの期間に第ｍ段の出
力ＱＡｍが高レベルとなり、次の立上がりから立上がり
までの期間に第ｍ＋１段の出力ＱＡｍ＋ｌが高レベルと
なり、更に次の期間に第ｍ＋２段の出力ＱＡｍ＋２が高
レベルとなるというように、クロックΦＡの立上がり毎
に高レベル出力が順次後段へとシフトされて行く。
（発明が解決しようとする課題）
第７図に示すように、シフトレジスタの各段間の接続線
には配線長に応じた股間配線容量Ｃが存在する。そのた
め、第８図に示すシフトレジスタの各段の出力波形は、
段間配線容量Ｃと出力ゲートトランジシタのオン抵抗Ｒ
とによって、τ−Ｃ−Ｒで表される時定数τをもつ出力
波形となる。
には配線長に応じた股間配線容量Ｃが存在する。そのた
め、第８図に示すシフトレジスタの各段の出力波形は、
段間配線容量Ｃと出力ゲートトランジシタのオン抵抗Ｒ
とによって、τ−Ｃ−Ｒで表される時定数τをもつ出力
波形となる。
従って、シフトレジスタの前段と次段の出力波形は、上
記時定数τに起因する過渡変化部分においてオーバーラ
ツプを生じる。第８図ではこのオーバーラツプ部分が破
線で示されている。
記時定数τに起因する過渡変化部分においてオーバーラ
ツプを生じる。第８図ではこのオーバーラツプ部分が破
線で示されている。
このオーバーラツプ部分では、前段出力で駆動されるア
ナログスイッチ（例えばスイッチ４Ａｍ）がオフに移行
するのに対し、次段出力で駆動されるアナログスイッチ
（例えばスイッチ４Ａｍ＋１）がオンに移行する。その
ため、次段アナログスィッチ４Ａｍ村のターンオン時に
生じるノイズが信号線３Ａを通じてターンオフ途中の前
段アナログスイッチ４Ａｍに入力され、このアナログス
イッチ４Ａｍに与えられた入力電圧ＶＡとコンデンサ５
Ａｍにホールドされた電圧ＶＡｍとの間に電圧差（オフ
セット）を生じさせる。
ナログスイッチ（例えばスイッチ４Ａｍ）がオフに移行
するのに対し、次段出力で駆動されるアナログスイッチ
（例えばスイッチ４Ａｍ＋１）がオンに移行する。その
ため、次段アナログスィッチ４Ａｍ村のターンオン時に
生じるノイズが信号線３Ａを通じてターンオフ途中の前
段アナログスイッチ４Ａｍに入力され、このアナログス
イッチ４Ａｍに与えられた入力電圧ＶＡとコンデンサ５
Ａｍにホールドされた電圧ＶＡｍとの間に電圧差（オフ
セット）を生じさせる。
ところで、このようなサンプルホールド回路は回路スペ
ースの関係から第７図に示すように折曲げて作られるた
め、その折曲げ部分（例えば第ｍ＋２段と第ｍ＋３段の
間）では段間接続線が他よりも長くなる。そのため、こ
の折曲げ部分の股間配線容量ｃｍ＋２は他よりも大きく
なり、この容量が関係する出力ＱＡｍ＋２の時定数τが
長くなるため、第８図に示すように、この時定数の長い
出力ＱＡｍ＋’ｌと前段出力ＱＡｍ＋１とのオーバーラ
ツプは他より短くなり、後段出力ＱＡｍ＋３とのオーバ
ラップは他より長くなる。その結果、第９図に示すよう
に、各サンプルホールド素子のホールド電圧ＶＡｍ、Ｖ
Ａｍ＋１．・・・にオフセットのばらつきが生じ、この
ばらつきがホールド電圧により駆動されるテレビ画面上
に縦筋状、すだれ状のノイズを発生させる原因となる。
ースの関係から第７図に示すように折曲げて作られるた
め、その折曲げ部分（例えば第ｍ＋２段と第ｍ＋３段の
間）では段間接続線が他よりも長くなる。そのため、こ
の折曲げ部分の股間配線容量ｃｍ＋２は他よりも大きく
なり、この容量が関係する出力ＱＡｍ＋２の時定数τが
長くなるため、第８図に示すように、この時定数の長い
出力ＱＡｍ＋’ｌと前段出力ＱＡｍ＋１とのオーバーラ
ツプは他より短くなり、後段出力ＱＡｍ＋３とのオーバ
ラップは他より長くなる。その結果、第９図に示すよう
に、各サンプルホールド素子のホールド電圧ＶＡｍ、Ｖ
Ａｍ＋１．・・・にオフセットのばらつきが生じ、この
ばらつきがホールド電圧により駆動されるテレビ画面上
に縦筋状、すだれ状のノイズを発生させる原因となる。
従って、本発明の目的は、シフトレジスタの段間配線に
折曲げ部分が存在しても、各サンプルホールド素子のホ
ールド電圧のオフセットが一様となるようにし、それに
より形成されるテレビ画面等の画質を良好なものにでき
るサンプルホールド回路を提供することにある。
折曲げ部分が存在しても、各サンプルホールド素子のホ
ールド電圧のオフセットが一様となるようにし、それに
より形成されるテレビ画面等の画質を良好なものにでき
るサンプルホールド回路を提供することにある。
（課題を解決するための手段）
本発明のサンプルホールド回路は、多数のサンプルホー
ルド素子と、各サンプルホールド素子のサンプリング時
期を各段出力信号により決定する多段シフトレジスタと
を備え、多段シフトレジスタの各段が、前段からシフト
された信号を取込むための入力ゲートと、この入力ゲー
トにより取込まれた信号を後段ヘシフトするための出力
ゲートと、入力ゲートにより入出力ゲート間に取込まれ
た信号を出力する手段とを有するものである。
ルド素子と、各サンプルホールド素子のサンプリング時
期を各段出力信号により決定する多段シフトレジスタと
を備え、多段シフトレジスタの各段が、前段からシフト
された信号を取込むための入力ゲートと、この入力ゲー
トにより取込まれた信号を後段ヘシフトするための出力
ゲートと、入力ゲートにより入出力ゲート間に取込まれ
た信号を出力する手段とを有するものである。
（作 用）
上記構成によれば、シフトレジスタの各段の出力波形の
時定数は、各段の入出力ゲート間の配線容量と入力ゲー
トトランジスタのオン抵抗により定まる。従って、各段
出力波形の時定数は段間配線容量の影響を受けず、シフ
トレジスタを折曲げて作った場合でも、全ての段で時定
数はほぼ同一となる。その結果、シフトレジスタの各段
出力波形のオーバーラツプは全てほぼ同一幅となり、こ
のオーバーラツプにより生じる各サンプルホールド素子
のホールド電圧のオフセットは一様となるため、それら
ホールド電圧に基づき形成される画像の画質は良好なも
のとなる。
時定数は、各段の入出力ゲート間の配線容量と入力ゲー
トトランジスタのオン抵抗により定まる。従って、各段
出力波形の時定数は段間配線容量の影響を受けず、シフ
トレジスタを折曲げて作った場合でも、全ての段で時定
数はほぼ同一となる。その結果、シフトレジスタの各段
出力波形のオーバーラツプは全てほぼ同一幅となり、こ
のオーバーラツプにより生じる各サンプルホールド素子
のホールド電圧のオフセットは一様となるため、それら
ホールド電圧に基づき形成される画像の画質は良好なも
のとなる。
（実施例）
以下、実施例により本発明を具体的に説明する。
第１図は、本発明に係るサンプルホールド回路の一実施
例の回路構成を示す。尚、この実施例は第５図に示した
カラー液晶テレビ用のサンプルホールド回路に本発明を
適用したものであり、理解を容易にするために、第１図
には映像信号ＶＡに関係する回路部分のみを抽出して示
す。また、第２図は、この実施例のｎビットシフトレジ
スタの各段を構成する１ビツトシフトレジスタの回路構
成を示す。
例の回路構成を示す。尚、この実施例は第５図に示した
カラー液晶テレビ用のサンプルホールド回路に本発明を
適用したものであり、理解を容易にするために、第１図
には映像信号ＶＡに関係する回路部分のみを抽出して示
す。また、第２図は、この実施例のｎビットシフトレジ
スタの各段を構成する１ビツトシフトレジスタの回路構
成を示す。
この実施例において、既に説明した第７図の回路と異な
る点は、ｎビットシフトレジスタの構成である。即ち、
この実施例のｎビットシフトレジスタは、その各段２０
ｍ、２０ｍ＋１．・・・を構成する１ビツトシフトレジ
スタが、第２図に示すように、前段からシフトされた信
号Ｑを取込むためのクロックドインバータよりなる入力
ゲート２１と、取込んだ信号Ｑを後段ヘシフトするため
のクロックドインバータよりなる出力ゲート２２と、入
出力ゲート２１，２２間の配線に接続され、入力ゲート
２１によって取込まれた信号Ｑを外部出力する外部出力
線２３とを有する構成となっている。
る点は、ｎビットシフトレジスタの構成である。即ち、
この実施例のｎビットシフトレジスタは、その各段２０
ｍ、２０ｍ＋１．・・・を構成する１ビツトシフトレジ
スタが、第２図に示すように、前段からシフトされた信
号Ｑを取込むためのクロックドインバータよりなる入力
ゲート２１と、取込んだ信号Ｑを後段ヘシフトするため
のクロックドインバータよりなる出力ゲート２２と、入
出力ゲート２１，２２間の配線に接続され、入力ゲート
２１によって取込まれた信号Ｑを外部出力する外部出力
線２３とを有する構成となっている。
そして、第１図に示すように、各段の入力ゲート２１
ｍ、 ２１ ｍａｌ、 −・・は、映像信号ＶＡのサ
ンプリング時期を定める基準となる基準クロックΦＡの
立上がりでオン状態となり立下がりで出力保持状態とな
り、出力ゲート２２ｍ、２２ｍ＋１．・・・は逆相のク
ロックΦＡの立上がりでオン状態となり立下がりで出力
保持状態となる。また、このｎビットシフトレジスタに
は負論理の入力信号ＱＡが与えられる。
ｍ、 ２１ ｍａｌ、 −・・は、映像信号ＶＡのサ
ンプリング時期を定める基準となる基準クロックΦＡの
立上がりでオン状態となり立下がりで出力保持状態とな
り、出力ゲート２２ｍ、２２ｍ＋１．・・・は逆相のク
ロックΦＡの立上がりでオン状態となり立下がりで出力
保持状態となる。また、このｎビットシフトレジスタに
は負論理の入力信号ＱＡが与えられる。
第３図は、このシフトレジスタの動作タイミングを示し
ている。図示のように、基準クロックΦＡの立上がりか
ら立上がりの期間に第ｍ段の出力ＱＡｍが高レベルとな
り、次の立上がりから立上がりの期間に次段の出力ＱＡ
ｍ＋１が高レベルとなるというように、基本的な動作は
第７図の従来のシフトレジスタのそれと同一である。
ている。図示のように、基準クロックΦＡの立上がりか
ら立上がりの期間に第ｍ段の出力ＱＡｍが高レベルとな
り、次の立上がりから立上がりの期間に次段の出力ＱＡ
ｍ＋１が高レベルとなるというように、基本的な動作は
第７図の従来のシフトレジスタのそれと同一である。
しかし、この実施例のシフトレジスタは、各段の出力Ｑ
Ａ、ＱＡｍ＋１．・・・が各段の入出力ゲート２１．２
２間から取出される構成となっているため、それら出力
波形の時定数は入出力ゲート２１゜２２間の配線容量と
入力ゲートトランジスタのオン抵抗とにより定まり、段
間配線容ｆｆ１ｃｍ。
Ａ、ＱＡｍ＋１．・・・が各段の入出力ゲート２１．２
２間から取出される構成となっているため、それら出力
波形の時定数は入出力ゲート２１゜２２間の配線容量と
入力ゲートトランジスタのオン抵抗とにより定まり、段
間配線容ｆｆ１ｃｍ。
Ｃｍ＋１．・・・には影響されない。そして、このｎビ
ットシフトレジスタが全体として折曲げられて作られる
場合でも、折曲げ部分は股間配線に当てられ、各段２０
ｍ、２０ｍ＋ｌ、’・・・は同一形状の１ビツトシフト
レジスタで作られるから、出力波形の時定数は全段にお
いて同一となる。従って、第３図に示すように、各段の
出力波形のオーバーラツプは全て同一幅となるため、第
４図に示すように、各サンプルホールド素子のホールド
電圧ＶＡｍ。
ットシフトレジスタが全体として折曲げられて作られる
場合でも、折曲げ部分は股間配線に当てられ、各段２０
ｍ、２０ｍ＋ｌ、’・・・は同一形状の１ビツトシフト
レジスタで作られるから、出力波形の時定数は全段にお
いて同一となる。従って、第３図に示すように、各段の
出力波形のオーバーラツプは全て同一幅となるため、第
４図に示すように、各サンプルホールド素子のホールド
電圧ＶＡｍ。
ＶＡｍ＋１ ・・・に生じるオフセットは全て一様と
なり、テレビ画面上の縦筋状、すだれ状のノイズが無く
なる。
なり、テレビ画面上の縦筋状、すだれ状のノイズが無く
なる。
尚、上記の実施例ではカラー液晶テレビを例に挙げて説
明したが、本発明はこの実施例に限られるものではなく
、多数のサンプルホールド素子をシフトレジスタで駆動
する方式のサンプルホールド回路が使用できる装置であ
れば、モノクロ液晶テレビ、複写機、ファクシミリ、イ
メージプリンタ等各種の装置に適用できる。
明したが、本発明はこの実施例に限られるものではなく
、多数のサンプルホールド素子をシフトレジスタで駆動
する方式のサンプルホールド回路が使用できる装置であ
れば、モノクロ液晶テレビ、複写機、ファクシミリ、イ
メージプリンタ等各種の装置に適用できる。
以上説明したように、本発明によれば、各サンプルホー
ルド素子のサンプリング時期を決定するための多段シフ
トレジスタの各段出力を、その各段を構成する入出力ゲ
ートの間から取出すようにしているため、シフトレジス
タを折曲げて作った場合でも、各段出力波形の時定数は
段間配線容量の影響を受けずにほぼ同一となり、各サン
プルホールド素子のホールド電圧のオフセットは一様と
なるので、それらホールド電圧に基づき形成される画像
の画質は良好なものとなる。また、このようなオフセッ
ト対策のために特別の付加回路を設けるものではないか
ら、回路面積の増加、システムの動作タイミングの変更
、コストの上昇等の不具合を伴う虞がない。
ルド素子のサンプリング時期を決定するための多段シフ
トレジスタの各段出力を、その各段を構成する入出力ゲ
ートの間から取出すようにしているため、シフトレジス
タを折曲げて作った場合でも、各段出力波形の時定数は
段間配線容量の影響を受けずにほぼ同一となり、各サン
プルホールド素子のホールド電圧のオフセットは一様と
なるので、それらホールド電圧に基づき形成される画像
の画質は良好なものとなる。また、このようなオフセッ
ト対策のために特別の付加回路を設けるものではないか
ら、回路面積の増加、システムの動作タイミングの変更
、コストの上昇等の不具合を伴う虞がない。
第１図は本発明に係るサンプルホールド回路の一実施例
の部分回路構成図、第２図は第１図の実施例のｎビット
シフトレジスタの各段を構成する１ビ°ツトシフトレジ
スタの回路図、第３図は第１図の実施例におけるｎビッ
トシフトレジスタの動作を示すタイミングチャート、第
４図は第１図の実施例における各サンプルホールド素子
のホールド電圧のオフセットを示す図、第５図はカラー
液晶テレビのＬＣＤドライバ用に開発されたサンプルホ
ールド回路のブロック構成図、第６図は従来の一般的な
ｎビットシフトレジスタの各段を構成する１ビツトシフ
トレジスタの回路図、第７図は従来の一般的なｎビット
シフトレジスタを使用した第５図のサンプルホールド回
路の部分回路図、第８図は第７図の回路におけるｎビッ
トシフトレジスタの動作を示すタイミングチャート、第
９図は第７図の回路における各サンプルホールド素子の
ホールド電圧のオフセットを示す図である。 ２・・・サンプルホールド素子、４・・・アナログスイ
ッチ、５・・・コンデンサ、６・・・変換器、７・・・
ｎビットシフトレジスタ、２０・・・１ビツトシフトレ
ジスタ、２１・・・入力ゲート、２２・・・出力ゲート
、２３・・・外部出力線。
の部分回路構成図、第２図は第１図の実施例のｎビット
シフトレジスタの各段を構成する１ビ°ツトシフトレジ
スタの回路図、第３図は第１図の実施例におけるｎビッ
トシフトレジスタの動作を示すタイミングチャート、第
４図は第１図の実施例における各サンプルホールド素子
のホールド電圧のオフセットを示す図、第５図はカラー
液晶テレビのＬＣＤドライバ用に開発されたサンプルホ
ールド回路のブロック構成図、第６図は従来の一般的な
ｎビットシフトレジスタの各段を構成する１ビツトシフ
トレジスタの回路図、第７図は従来の一般的なｎビット
シフトレジスタを使用した第５図のサンプルホールド回
路の部分回路図、第８図は第７図の回路におけるｎビッ
トシフトレジスタの動作を示すタイミングチャート、第
９図は第７図の回路における各サンプルホールド素子の
ホールド電圧のオフセットを示す図である。 ２・・・サンプルホールド素子、４・・・アナログスイ
ッチ、５・・・コンデンサ、６・・・変換器、７・・・
ｎビットシフトレジスタ、２０・・・１ビツトシフトレ
ジスタ、２１・・・入力ゲート、２２・・・出力ゲート
、２３・・・外部出力線。
Claims (1)
- 【特許請求の範囲】 １、多数のサンプルホールド素子と、各サンプルホール
ド素子のサンプリング時期を各段出力信号により決定す
る多段トランジスタとを備え、前記多段シフトレジスタ
の各段は、前段からシフトされた信号を取込むための入
力ゲートと、この入力ゲートにより取込まれた信号を後
段へシフトするための出力ゲートと、前記入力ゲートに
より前記入出力ゲート間に取込まれた信号を出力する手
段とを有サンプルホールド回路。 ２、前記多段シフトレジスタの各段の入力ゲートと各段
の出力ゲートは互いに逆相で駆動されることを特徴とす
る請求項１に記載のサンプルホールド回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169645A JPH0221499A (ja) | 1988-07-07 | 1988-07-07 | サンプルホールド回路 |
| DE68918180T DE68918180T2 (de) | 1988-07-07 | 1989-07-06 | Abtast- und Halteschaltung. |
| US07/375,944 US5016263A (en) | 1988-07-07 | 1989-07-06 | Sample-hold circuit with outputs taken between gates of dynamic shift register to avoid skew from unequal interstage connection lengths |
| EP89112356A EP0350027B1 (en) | 1988-07-07 | 1989-07-06 | Sample-hold circuit |
| KR1019890009712A KR920004115B1 (ko) | 1988-07-07 | 1989-07-07 | 샘플홀드회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169645A JPH0221499A (ja) | 1988-07-07 | 1988-07-07 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221499A true JPH0221499A (ja) | 1990-01-24 |
| JPH0512799B2 JPH0512799B2 (ja) | 1993-02-18 |
Family
ID=15890319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169645A Granted JPH0221499A (ja) | 1988-07-07 | 1988-07-07 | サンプルホールド回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5016263A (ja) |
| EP (1) | EP0350027B1 (ja) |
| JP (1) | JPH0221499A (ja) |
| KR (1) | KR920004115B1 (ja) |
| DE (1) | DE68918180T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4242201A1 (de) * | 1992-12-15 | 1994-06-16 | Philips Patentverwaltung | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| JP2827867B2 (ja) * | 1993-12-27 | 1998-11-25 | 日本電気株式会社 | マトリックス表示装置のデータドライバ |
| TW250607B (en) * | 1994-03-17 | 1995-07-01 | Advanced Micro Devices Inc | Precoded waveshaping transmitter for twisted pair which eliminates the need for a filter |
| FR2824177B1 (fr) * | 2001-04-26 | 2004-12-03 | Centre Nat Rech Scient | Echantillonneur analogique rapide a grande profondeur memoire |
| KR100574363B1 (ko) * | 2002-12-04 | 2006-04-27 | 엘지.필립스 엘시디 주식회사 | 레벨 쉬프터를 내장한 쉬프트 레지스터 |
| FR2872331B1 (fr) * | 2004-06-25 | 2006-10-27 | Centre Nat Rech Scient Cnrse | Echantillonneur analogique rapide pour enregistrement et lecture continus et systeme de conversion numerique |
| US7716546B2 (en) * | 2007-10-03 | 2010-05-11 | International Business Machines Corporation | System and method for improved LBIST power and run time |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS59223998A (ja) * | 1983-06-03 | 1984-12-15 | Toshiba Corp | 擬似スタテイツクｍｏｓ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2044675A1 (ja) * | 1969-05-23 | 1971-02-26 | Sfim | |
| US3657699A (en) * | 1970-06-30 | 1972-04-18 | Ibm | Multipath encoder-decoder arrangement |
| US4152606A (en) * | 1977-09-16 | 1979-05-01 | Hewlett-Packard Company | Waveform capture device |
| JPS54161288A (en) * | 1978-06-12 | 1979-12-20 | Hitachi Ltd | Semiconductor device |
| JPH07118794B2 (ja) * | 1983-03-16 | 1995-12-18 | シチズン時計株式会社 | 表示装置 |
| JPS6143015A (ja) * | 1984-08-07 | 1986-03-01 | Toshiba Corp | デ−タ遅延記憶回路 |
| US4873671A (en) * | 1988-01-28 | 1989-10-10 | National Semiconductor Corporation | Sequential read access of serial memories with a user defined starting address |
-
1988
- 1988-07-07 JP JP63169645A patent/JPH0221499A/ja active Granted
-
1989
- 1989-07-06 US US07/375,944 patent/US5016263A/en not_active Expired - Lifetime
- 1989-07-06 EP EP89112356A patent/EP0350027B1/en not_active Expired - Lifetime
- 1989-07-06 DE DE68918180T patent/DE68918180T2/de not_active Expired - Fee Related
- 1989-07-07 KR KR1019890009712A patent/KR920004115B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS59223998A (ja) * | 1983-06-03 | 1984-12-15 | Toshiba Corp | 擬似スタテイツクｍｏｓ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68918180T2 (de) | 1995-03-02 |
| KR900002638A (ko) | 1990-02-28 |
| EP0350027A2 (en) | 1990-01-10 |
| EP0350027A3 (en) | 1991-01-02 |
| JPH0512799B2 (ja) | 1993-02-18 |
| US5016263A (en) | 1991-05-14 |
| KR920004115B1 (ko) | 1992-05-25 |
| EP0350027B1 (en) | 1994-09-14 |
| DE68918180D1 (de) | 1994-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |