KR920004115B1 - 샘플홀드회로 - Google Patents

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아키히로 스에다
야스노리 쿠와시마
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아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

샘플홀드회로
제 1 도는 본 발명의 1실시예에 따른 샘플홀드회로의 부분회로 구성도.
제 2 도는 제 1 도에 도시된 1실시예에서 n비트시프트레지스터의 각 단을 구성하는 1비트시프트레지스터의 회로도.
제 3 도는 제 1 도에 도시된 1 실시예에서 n비트시프트레지스터의 동작을 도시한 타이밍챠트.
제 4 도는 제 1 도에 도시된 1 실시예에서 각 샘플홀드소자의 홀드전압의 오프셋을 도시한 도면.
제 5 도는 컬러액정 TV의 LCD 드라이브용으로 개발된 샘플홀드회로의 블럭구성도.
제 6 도는 종래의 일반적인 n비트시프트레지스터의 각 단을 구성을 하는 1비트시프트레지스터의 회로도.
제 7 도는 종래의 일반적인 n비트시프트레지스터를 사용한 제 5 도의 샘플홀드회로의 부분회로도.
제 8 도는 제 7 도에 도시된 회로에서 n비트레지스터의 동작을 도시한 타이밍챠트.
제 9 도는 제 7 도에 도시된 회로에서 각 샘플홀드소자의 홀드전압의 오프셋을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
2(2A1, 2B1, 2C1, …2An, 2Bn, 2Cn) : 샘플홀드소자
4 : 아날로그스위치 5 : 콘덴서
6 : 변환기 7A, 7B, 7C : n비트시프트레지스터
8 : 레벨시프터 10, 20 : 1비트시프트레지스터
21 : 입력게이트 22 : 출력게이트
23 : 외부출력선 VA, VB, VC : 영상신호
3A, 3B, 3C : 신호선
[산업상의 이용분야]
본 발명은 샘플홀드회로에 관한 것으로, 예컨대 액정 TV의 LCD 드라이버같은 반도체장치에 이용되는 샘플홀드회로에 관한 것이다.
[종래의 기술 및 그 문제점]
액정 TV의 LCD 드라이버는 촬영에 의해 얻어진 영상신호를 샘플링해서, 그 샘플링값에 따라 LCD내의 각 액정소자를 점등/비점등제어하도록 된것으로, 이러한 LCD 드라이버에 이용되는 샘플홀드회로는 LCD내에 매트릭스형태로 배열된 각 액정소자에 대해 샘플홀드소자를 구비하고 있는바, 이들 샘플홀드소자는 영산신호를 샘플링하는 시기를 촬영시의 주사시점(走査時點)과 어긋나게 맞추어 놓기 위해 시프트레지스터의 각단 출력을 이용하여 각 샘플홀드소자의 동작시기를 겹치지 않도록 구성되어 있다.
제 5 도는 컬러액정 TV의 LCD 드라이버용으로 개발된 상기와 같은 종류의 샘플홀드회로를 블럭구성으로 도시한 것이다. 컬러액정 TV용 LCD는 3개의 기본색(A, B, C)을 각각 재생하는 액정소자(1A1, …, 1An)와 액정소자(1B1, …, 1Bn) 및 액정소자(1C1, …, 1Cn)가 도시된 바와 같이 교대로 배열되어 있다. 이러한 액정소자(1A1, 1B1, 1C1, …, 1An, 1Bn, 1Cn)에 대해 그것을 구성하기 위한 샘플홀드소자(2A1, 2B1, 2C, …, 2An, 2Bn, 2Cn)가 설치되어 있다. 상기 샘플홀드소자는 구동하는 액정소자의 색(A, B, C)에 대해 군(群)으로 나뉘어져 있다. 즉 소자군(1A1, …, 1An)은 색성분 A의 영상신호(VA)의 신호선(3A)에, 소자군(1B1, …, 1Bn)은 색성분 B의 영상신호(VB)의 신호선(3B)에, 또 소자군(1C1, …, 1Cn)은 색성분 C의 영상신호(VC)의 신호선(3C)에 각각 접속된다. 또한 각 샘플홀드소자는 영상신호(VA, VB, VC)를 샘플링하기 위한 아날로그스위치(4), 샘플링 된 영상신호를 홀드하기 위한 콘덴서(5) 및 홀드된 영상신호를 액정소자의 점등/비점등 제어신호로 변환출력하는 변환기(6)로 구성된다.
그리고 상기 변환기(6)는 출력이네이블신호(OE)에 의해 1주사선씩 한꺼번에 출력동작하도록 되어 있다.
상기 액정소자(1A1, 1B1, 1C1, …, 1An, 1Bn, 1Cn)의 위치는 도시된 바와 같이 일정간격으로 어긋나 있기 때문에, 그 위치가 어긋난 것에 대응되게 촬영시의 주사시점을 어긋나게 하여 각 샘플홀드소자(2A1, 2B1, 2C1, …, 2An, 2Bn, 2Cn)의 샘플링시기를 어긋나게 할 필요가 있다. 이렇게 하기 위해 3계통(系統)의 클럭(ΦA, ΦB, ΦC)에 의해 각각 구동되는 3열의 n비트시프트레지스터(7A, 7B, 7C)가 설치된다. 그중 시프트레지스터(7A)의 각 출력은 샘플홀드소자군(1A1, …, 1An)의 아날로그스위치(4) 제어단자에, 시프트레지스터(7C)의 각 출력은 소자군(1B1, …, 1Bn)의 아날로그스위치(4)의 제어단자에, 또 시프트레지스터(7C)의 각 출력은 소자군(1C1, …, 1Cn)의 아날로그스위치(4)의 제어단자에 레벨시프터(8)를 매개로 각각 접속된다.
따라서 상기 클럭(ФA, ФB, ФC)의 타이밍조정에 의해 상기 3열의 시프트레지스터(7A, 7B, 7C)의 각 단에 입력되는 입력신호(QA, QB, QC)의 시프트시점이 일정시간씩 어긋나게 됨으로써 각 샘플홀드소자의 샘플링 시간이 어긋나게 된다. 여기서 상기 시프트레지스터(7A, 7B, 7C)는 원리적으로는 어떠한 구성의 n비트시프트레지스터를 사용해도 되는바, 물론 종래에 일반적으로 사용되고 있는 n비트시프트레지스터를 사용해도 상관없다.
제 6 도는 종래의 일반적인 n비트시프트레지스터의 각 단을 구성하는 1비트시프트레지스터의 회로도를 도시한 것이다. 도면에 도시된 바와 같이 이 1비트시프트레지스터(10)는 각단에서 시프트된 신호(Q)를 인가받기 위한 클럭드인버터(Clocked inverter)로 이루어진 입력게이트(11)와, 인가된 신호(Q)를 다음단으로 시프트하기 위한 클럭드인버터로 이루어진 출력게이트(12), 출력게이트(12)에서 다음단으로 시프트되는 신호(Q)를 외부로 출력하는 외부출력선(13)을 구비하고 있다.
제 7 도는 이렇게 구성된 종래의 n비트시프트레지스터를 상기 샘플홀드회로에 사용한 경우의 회로구성을 도시한 것으로, 이해를 쉽게 하기 위해 영상신호(VA)에 관계되는 부분의 회로만을 추출하여 도시하였다. 그리고 이 회로에 있어서 시프트레지스터의 동작타이밍을 제 8 도에 도시하였다.
제 7 도에 도시된 바와 같이 시프트레지스터의 각 단(10m, 10m+1, …)의 출력게이트(12m, 12m+1, …)는 영상신호(VA)의 샘플링시기를 정하는 기준이 되기 기준클럭(ΦA)에 상승함으로써 온상태로 되고 하강함으로써 출력유지상태로 되며, 입력게이트(11m, 11m+1, …)는 반대위상의 클럭(ΦA)의 상승함으로써 온상태로 되고 하강함으로써 출력유지상태로 된다.
따라서 제 8 도에 도시된 바와 같이 기준클럭(ФA)의 상승에서 상승까지의 기간에 제m단의 출력(QAm)이 하이레벨로 되고, 다음 상승에서 상승까지의 기간에 제m+1단의 출력(QAm+1)이 하이레벨로 되며, 그 다음 기간에 제m+2단의 출력(QAm+2)이 하이레벨로 되어 클럭(ФA)이 상승할때마다 하이레벨이 순차로 다음단으로 시프트된다.
제 7 도에 도시된 바와 같이 시프트레지스터 각 단간의 접속선에는 배선길이에 따른 단간배선용량(C : 段間配線容量)이 존재한다. 이 때문에 제 8 도에 도시된 시프트레지스터의 각 단의 출력파형은 단간배선용량(C)과 출력게이트 트랜지스터의 온저항(R)에 의해 τ=C·R로 정해지는 시정수(τ)를 갖는 출력파형으로 된다. 따라서 시프트레지스터의 전단(前段)과 다음단(次段)의 출력파형은 상기 시정수(τ)에 기인하는 과도변화부문에서 중첩(overlap)이 생긴다. 즉, 이 중첩부분은 제 8 도에 파선으로 나타나 있는 바와 같다.
이 중첩부분은 전단의 출력으로 구동되는 아날로그스위치(예컨대 스위치 Am)가 오프로 이행되는 것에 대해, 다음 단 출력에서 구동되는 아날로그스위치(예컨대 스위치 4Am+1)가 온으로 이행되는 것이다. 이 때문에 다음단 아날로그스위치(4m+1)가 턴온할때 생기는 노이즈가 신호선(3A)을 통해 턴오프중인 앞단의 아날로그스위치(4Am)에 입력되어, 이 아날로그스위치(4Am)에 인가된 입력전압(VA)가 콘덴서(5Am)에 홀드된 전압(VAm)간에 전압차(오프셋)을 일으키게 된다.
그리고 이러한 샘플홀드회로는 회로간의 스페이스관계로 인해 제 7 도에 도시된 바와 같이 구부러져 만들어지기 때문에, 그 구부러진 부분(예컨대 제m+2단과 제m+3단사이)에서 단간접속선이 다른데 보다 길어지게 된다. 그러므로 이 구부러진 부분의 단간배선용량(Cm+2)이 다른데 보다 크게 되어, 이 용량이 관계되는 출력(QAm+2)의 시정수(τ)가 길게 되기 때문에, 제 8 도에 도시된 바와 같이 이 시정수가 긴 출력(QAm+2)과 전단의 출력(QAm+1)의 중첩은 다른데 보다 짧게 되고, 다음단의 출력(QAm+3)과의 중첩은 다른데 보다 길어지게 된다. 그 결과 제 9 도에 도시된 바와 같이 각 샘플홀드소자의 홀드전압(VAm, VAm+1, …)에 오프셋오차가 생기게 되어, 이 오차가 홀드전압에 의해 구동되는 TV화면상에 가로줄모양의 노이즈를 발생시키게 된다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 개선하고자 발명된 것으로, 시프트레지스터의 단간배선에 구부러진 부분이 존재해도 각 샘플홀드소자의 홀드전압의 오프셋이 일정하게 되도록 하여, 그것에 의해 형성되는 TV화면등의 화질을 양호하게 할 수 있는 샘플홀드회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명은 다수의 샘플홀드소자(2)와, 각 샘플홀드소자의 샘플홀드시기를 각 단 출력신호에 의해 결정하는 다단시프트레지스터(22)를 구비하면서, 그중 상기 다단시프트레지스터의 각 단이 전단에서 시프트된 신호를 인가받기 위한 입력게이트(21)와, 이 입력게이트(21)에 의해 인가된 신호를 다음단으로 시프트하기 위한 출력게이트(22) 및, 상기 입력게이트(21)에 의해 상기 입출력게이트(21, 22)에 인가된 신호를 출력하는 수단(23)으로 구성된다.
[작용]
상기 구성에 의하면, 시프트레지스터의 각 단의 출력파형의 시정수는 각 단의 입출력게이트간의 배선용량과 입력게이트 트랜지스터의 온저항에 의해 정해진다. 따라서 각 단의 출력파형의 시정수는 단간배선용량의 영향을 받지 않아, 시프트레지스터를 구부러져 구성된 경우에도 모든 단에서의 시정수가 거의 동일하게 된다. 이 결과 시프트레지스터 각 단의 출력파형의 중첩이 거의 동일한 폭으로 되어, 이 중첩에 의해 생기는 각 샘플홀드소자의 홀드전압의 오프셋이 일정하게 되기 때문에, 이들 샘플홀드전압에 기초해서 형성되는 화상의 화질이 양호하게 된다.
[실시예]
이하, 도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제 1 도는 본 발명의 1실시예에 따른 샘플홀드회로의 회로구성을 도시한 것으로서, 이 실시예는 제 5 도에 도시된 컬럭액정 TV용 샘플홀드회로에 본 발명을 적용한 것인바, 이해를 쉽게 하기 위해 영상신호(VA)에 관계된 회로부분만을 추출하여 도시한 것이다. 그리고 제 2 도는 제 1 도에 도시된 1실시예에서 n비트시프트레지스터의 각 단을 구성하는 1비트시프트레지스터의 회로구성을 도시한 것이다.
본 실시예가 앞에 설명한 제 7 도에 도시된 종래의 회로와 다른 점은 n비트시프트레지스터의 구성에 있다. 즉, 본 실시예의 n비트시프트레지스터는 각 단(20m, 20m+1, …)을 구성하는 1비트시프트레지스터가 제 2 도에 도시된 바와 같이 전단에서 시프트된 신호(Q)를 인가받기 위한 클럭드인버터로 이루어진 입력게이트(21)와, 인가된 신호(Q)를 다음단으로 시프트하기 위한 클럭드인버터로 이루어진 출력게이트(22) 및, 입출력게이트(21, 22)간의 배선에 접속되어 입력게이트(21)에 의해 인가된 신호(Q)를 외부로 출력하는 외부출력선(23)을 구비하여 구성되어 있다.
그리고 제 1 도에 도시된 바와 같이 각 단의 입력게이트(21m, 21m+1, …)는 영상신호(VA)의 샘플링시기를 정하는 기준클럭(ΦA)의 상승으로 온상태로 되고 하강으로 출력유지상태로 되며, 출력게이트(22m, 22m+1, …)는 반대 위상의 클럭(ΦA)이 상승하면 온상태로 되고 하강하면 출력유지상태로 된다. 여기서 이 n비트시프트레지스터에는 부논리의 입력신호
Figure kpo00001
가 인가된다.
제 3 도는 이 시프트레지스터의 동작타이밍을 도시한 것이다. 동도면에 도시된 바와 같이 기준클럭(ΦA)의 상승에서 상승까지의 기간에 제m단의 출력(QAm)이 하이레벨로 되고, 다음 상승에서 상승까지의 기간에 다음단의 출력(QAm+1)이 하이레벨로 되는바, 기본적인 동작은 제 7 도에 도시된 종래의 시프트레지스터와 같다.
더욱이 본 실시예의 시프트레지스터는 각 단의 출력(QAm, QAm+1, …)이 각 단의 입출력게이트(21, 22)사이에서 출력되도록 구성되어 있기 때문에, 이들 출력파형의 시정수는 입출력게이트(21, 22)간의 배선용량과 입력게이트 트랜지스터의 온저항에 의해 정해지게 되어 단간배선용량(Cm, Cm+1, …)에는 영향받지 않는다. 그리고 이 n비트시프트레지스터가 구부러져 구성된 경우에도 구부러진 부분이 단간배선에 맞추어져 있고 각 단(20m, 20m+1, …)이 동일 형태의 1비트시프트레지스터로 이루어지므로 출력파형의 시정수는 모든 단에서 동일하게 된다. 따라서 제 3 도에 도시된 바와 같이 각 단의 출력파형이 중첩이 모두 동일한 폭으로 되기 때문에, 제 4 도에 도시된 바와 같이 각 샘플홀드소자의 홀드전압(VAm, VAm+1, …)에 생긴 오프셋은 모두 같아지게 되어 TV화면상에 세로줄모양이나 발모양의 노이즈가 생기지 않게 된다.
상기 실시예에서는 컬러액정 TV를 예로들어 설명하였지만, 본 발명은 이에 한정되지 않고, 다수의 샘플홀드소자를 시프트레지스터로 구동하는 방식의 샘플홀드회로를 사용할 수 있는 장치라면, 모노크롬액정 TV, 복사기, 팩시밀리, 이미지프린터등의 장치에 적용할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 샘플홀드회로에 의하면, 각 샘플홀드소자의 샘플링시기를 결정하기 위한 다단시프트레지스터의 각 단 출력을 그 각 단을 구성하는 입출력게이트사이에서 끄집어 내고 있기 때문에, 시프트레지스터가 구부러져 구성된 경우에도 각 단 출력파형의 시정수가 단간배선용량의 영향을 받지 않고 거의 동일하게 되어 각 샘플홀드소자의 홀드전압의 오프셋이 같게 되므로, 그들 홀드전압에 기초해서 형성되는 화상의 화질이 양호하게 된다. 또 이러한 오프셋 대책을 위해 특별히 부가회로를 설치하는 것이 아니므로 회로체적의 증가하거나 시스템의 동작타이밍의 변경, 코스트상승등이 따르지 않는다.

Claims (2)

  1. 다수의 샘플홀드소자(2)와, 각 샘플홀드소자의 샘플링시기를 각 단 출력신호에 의해 결정하는 다단시프트레지스터(20)를 구비하면서, 그중 상기 다단시프트레지스터(20)의 각 단이 전단에서 시프트된 신호를 인가받기 위한 입력게이트(21)와, 이 입력게이트(21)에 의해 인가된 신호를 다음단으로 시프트하기 위한 출력게이트(22) 및, 상기 입력게이트(21)에 의해 상기 입출력게이트간(21, 22)에 인가된 신호를 출력하는 수단(23)으로 구성된 것을 특징으로 하는 샘플홀드회로.
  2. 제 1 항에 있어서, 상기 다단시프트레지스터 각 단의 입력게이트(21)와 각 단의 출력게이트(22)는 서로 다른 위상의 클럭(ΦA, ΦA)으로 구동되는 것을 특징으로 하는 샘플홀드회로.
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