JP2021536089A - シフトレジスタユニット、ゲート駆動回路及び駆動方法 - Google Patents

Abstract

シフトレジスタユニット、ゲート駆動回路及び駆動方法である。当該シフトレジスタユニット（１０）は、第１の入力回路（１００）と、第２の入力回路（２００）と、出力回路（３００）とを含む。第１の入力回路（１００）は、第１の入力信号（ＳＴＵ１）に応答して第１のノード（Ｈ）を充電することで第１のノード（Ｈ）のレベルを制御するように構成され、第２の入力回路（２００）は、第２の入力信号（ＳＴＵ２）に応答して第２のノード（Ｑ）を充電することで第２のノード（Ｑ）のレベルを制御するように構成され、出力回路（３００）は、第１のノード（Ｈ）のレベル及び第２のノード（Ｑ）のレベルの協同制御で、出力信号を出力端（ＯＰ）に出力するように構成される。当該シフトレジスタユニット（１０）から構成されるゲート駆動回路（２０）は、表示パネルにおけるサブ画素ユニットに対してランダム補償を行うことができ、長時間の１水平ラインずつの順次補償がもたらす表示不良を回避することができる。

Description

関連出願の相互参照
本願は、２０１８年８月２９日に提出された中国特許出願Ｎｏ．２０１８１０９９５７４５．４の優先権を主張し、上記中国特許出願に開示されている内容の全体を本願の一部として本明細書に援用する。

本開示の実施例は、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。

表示分野、特にＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示パネルにおいて、ゲート駆動回路は現在、ＧＡＴＥ ＩＣに集積されるのが一般的である。ＩＣ設計では、チップの面積がチップのコストに影響を与える要因であり、チップの面積をどのように効果的に低減するかについて、技術開発者が重点を置いて考えるべきである。

本開示の少なくとも一実施例では、第１の入力回路と、第２の入力回路と、出力回路とを含むシフトレジスタユニットが提供される。前記第１の入力回路は、第１の入力信号に応答して第１のノードを充電することで前記第１のノードのレベルを制御するように構成され、前記第２の入力回路は、第２の入力信号に応答して第２のノードを充電することで前記第２のノードのレベルを制御するように構成され、前記出力回路は、前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、出力信号を出力端に出力するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットは、第１の選択リセット回路と、第２の選択リセット回路とをさらに含む。前記第１の選択リセット回路は、前記第１のノードに接続され、第１の選択制御信号及び表示リセット信号に応答して前記第１のノードをリセットするように構成され、前記第２の選択リセット回路は、前記第２のノードに接続され、第２の選択制御信号及び前記表示リセット信号に応答して前記第２のノードをリセットするように構成され、前記第１の選択制御信号と前記第２の選択制御信号とは、互いの反転信号である。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の入力回路は、前記第１のノードに接続され、前記第１の入力回路は、第１のクロック信号を前記第１の入力信号として受信し、且つ前記第１のクロック信号の制御で前記第１のクロック信号を利用して前記第１のノードを充電するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第２の入力回路は、前記第２のノードに接続され、前記第２の入力回路は、前記第２の入力信号及び第１の電圧を受信し、且つ前記第２の入力信号の制御で前記第１の電圧を利用して前記第２のノードを充電するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記出力回路は、前記第１のノード及び前記第２のノードに接続され、前記出力回路は、第２のクロック信号を受信し、且つ前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で前記第２のクロック信号を前記出力信号として前記出力端に出力するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の選択リセット回路は、第２の電圧を受信し、且つ前記第１の選択制御信号及び前記表示リセット信号の制御で前記第２の電圧を利用して前記第１のノードをリセットするように構成され、前記第２の選択リセット回路は、第３の電圧を受信し、且つ前記第２の選択制御信号及び前記表示リセット信号の制御で前記第３の電圧を利用して前記第２のノードをリセットするように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の入力回路は、第１のトランジスタと第１のキャパシタとを含む。前記第１のトランジスタのゲートは、第１の極に接続され、且つ前記第１のクロック信号を受信するように構成され、前記第１のトランジスタの第２の極は、前記第１のノードに接続され、前記第１のキャパシタの第１の極は、前記第１のノードに接続され、前記第１のキャパシタの第２の極は、第２の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第２の入力回路は、第２のトランジスタを含む。前記第２のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第２のトランジスタの第１の極は、前記第１の電圧を受信するように構成され、前記第２のトランジスタの第２の極は、前記第２のノードに接続される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記出力端は、第１の信号出力端と、第２の信号出力端とを含み、前記第１の信号出力端と前記第２の信号出力端とは、前記出力信号を出力するように構成され、前記出力回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタとを含む。前記第３のトランジスタのゲートは、前記第１のノードに接続され、前記第３のトランジスタの第１の極は、前記第２のクロック信号を受信するように構成され、前記第３のトランジスタの第２の極は、前記第４のトランジスタの第１の極に接続され、前記第４のトランジスタのゲートは、前記第２のノードに接続され、前記第４のトランジスタの第２の極は、前記第１の信号出力端に接続され、前記第５のトランジスタのゲートは、前記第２のノードに接続され、前記第５のトランジスタの第１の極は、前記第３のトランジスタの第２の極に接続され、前記第５のトランジスタの第２の極は、前記第２の信号出力端に接続され、前記第２のキャパシタの第１の極は、前記第２のノードに接続され、前記第２のキャパシタの第２の極は、前記第１の信号出力端に接続される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記出力端は、第３の信号出力端をさらに含み、前記出力回路は、第１９のトランジスタと、第２０のトランジスタをさらに含む。前記第１９のトランジスタのゲートは、前記第１のノードに接続され、前記第１９のトランジスタの第１の極は、第３のクロック信号を受信するように構成され、前記第１９のトランジスタの第２の極は、前記第２０のトランジスタの第１の極に接続され、前記第２０のトランジスタのゲートは、前記第２のノードに接続され、前記第２０のトランジスタの第２の極は、前記第３の信号出力端に接続される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の選択リセット回路は、第６のトランジスタと、第７のトランジスタとを含む。前記第６のトランジスタのゲートは、前記第１の選択制御信号を受信するように構成され、前記第６のトランジスタの第１の極は、前記第１のノードに接続され、前記第６のトランジスタの第２の極は、前記第７のトランジスタの第１の極に接続され、前記第７のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第７のトランジスタの第２の極は、前記第２の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第２の選択リセット回路は、第８のトランジスタと、第９のトランジスタとを含む。前記第８のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第８のトランジスタの第１の極は、前記第２のノードに接続され、前記第８のトランジスタの第２の極は、前記第９のトランジスタの第１の極に接続され、前記第９のトランジスタのゲートは、前記第２の選択制御信号を受信するように構成され、前記第９のトランジスタの第２の極は、前記第３の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットは、第１の制御回路と、第１のリセット回路とをさらに含む。前記出力端は、第１の信号出力端と、第２の信号出力端とを含み、前記第１の信号出力端及び前記第２の信号出力端は、前記出力信号を出力するように構成され、前記第１の制御回路は、前記第２のノードのレベルの制御で、第３のノードのレベルを制御するように構成され、前記第１のリセット回路は、前記第３のノードのレベルの制御で、前記第２のノード、前記第１の信号出力端及び前記第２の信号出力端をリセットするように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の制御回路は、第１０のトランジスタと、第１１のトランジスタと、第１２のトランジスタとを含む。前記第１０のトランジスタのゲートは、第１の極に接続され、且つ第４の電圧を受信するように構成され、前記第１０のトランジスタの第２の極は、前記第３のノードに接続され、前記第１１のトランジスタのゲートは、第１の極に接続され、且つ第５の電圧を受信するように構成され、前記第１１のトランジスタの第２の極は、前記第３のノードに接続され、前記第１２のトランジスタのゲートは、前記第２のノードに接続され、前記第１２のトランジスタの第１の極は、前記第３のノードに接続され、前記第１２のトランジスタの第２の極は、第３の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１のリセット回路は、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタとを含む。前記第１３のトランジスタのゲートは、前記第３のノードに接続され、前記第１３のトランジスタの第１の極は、前記第２のノードに接続され、前記第１３のトランジスタの第２の極は、第３の電圧を受信するように構成され、前記第１４のトランジスタのゲートは、前記第３のノードに接続され、前記第１４のトランジスタの第１の極は、前記第１の信号出力端に接続され、前記第１４のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１５のトランジスタのゲートは、前記第３のノードに接続され、前記第１５のトランジスタの第１の極は、前記第２の信号出力端に接続され、前記第１５のトランジスタの第２の極は、第６の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１のリセット回路は、第２１のトランジスタをさらに含み、前記出力端は、第３の信号出力端をさらに含む。前記第２１のトランジスタのゲートは、前記第３のノードに接続され、前記第２１のトランジスタの第１の極は、前記第３の信号出力端に接続され、前記第２１のトランジスタの第２の極は、第７の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットは、第２の制御回路をさらに含み、前記第２の制御回路は、前記第２の入力信号に応答して前記第３のノードのレベルを制御するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第２の制御回路は、第１６のトランジスタを含む。前記第１６のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第１６のトランジスタの第１の極は、前記第３のノードに接続され、前記第１６のトランジスタの第２の極は、第３の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットは、第２のリセット回路と、第３のリセット回路とをさらに含む。前記第２のリセット回路は、グローバルリセット信号に応答して前記第１のノードをリセットするように構成され、前記第３のリセット回路は、前記グローバルリセット信号に応答して前記第２のノードをリセットするように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第２のリセット回路は、第１７のトランジスタを含み、前記第３のリセット回路は、第１８のトランジスタを含む。前記第１７のトランジスタのゲートは、前記グローバルリセット信号を受信するように構成され、前記第１７のトランジスタの第１の極は、前記第１のノードに接続され、前記第１７のトランジスタの第２の極は、第８の電圧を受信するように構成され、前記第１８のトランジスタのゲートは、前記グローバルリセット信号を受信するように構成され、前記第１８のトランジスタの第１の極は、前記第２のノードに接続され、前記第１８のトランジスタの第２の極は、第３の電圧を受信するように構成される。

例えば、本開示の一実施例により提供されるシフトレジスタユニットでは、前記第１の入力回路は、第１のトランジスタと、第１のキャパシタとを含み、前記第１のトランジスタのゲートは、第１の極に接続され、且つ第１のクロック信号を受信するように構成され、前記第１のトランジスタの第２の極は、前記第１のノードに接続され、前記第１のキャパシタの第１の極は、前記第１のノードに接続され、前記第１のキャパシタの第２の極は、第２の電圧を受信するように構成され、前記第２の入力回路は、第２のトランジスタを含み、前記第２のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第２のトランジスタの第１の極は、第１の電圧を受信するように構成され、前記第２のトランジスタの第２の極は、前記第２のノードに接続され、前記出力端は、第１の信号出力端と、第２の信号出力端とを含み、前記第１の信号出力端及び前記第２の信号出力端は、前記出力信号を出力するように構成され、前記出力回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタとを含み、前記第３のトランジスタのゲートは、前記第１のノードに接続され、前記第３のトランジスタの第１の極は、第２のクロック信号を受信するように構成され、前記第３のトランジスタの第２の極は、前記第４のトランジスタの第１の極に接続され、前記第４のトランジスタのゲートは、前記第２のノードに接続され、前記第４のトランジスタの第２の極は、前記第１の信号出力端に接続され、前記第５のトランジスタのゲートは、前記第２のノードに接続され、前記第５のトランジスタの第１の極は、前記第３のトランジスタの第２の極に接続され、前記第５のトランジスタの第２の極は、前記第２の信号出力端に接続され、前記第２のキャパシタの第１の極は、前記第２のノードに接続され、前記第２のキャパシタの第２の極は、前記第１の信号出力端に接続され、前記第１の選択リセット回路は、第６のトランジスタと、第７のトランジスタとを含み、前記第６のトランジスタのゲートは、前記第１の選択制御信号を受信するように構成され、前記第６のトランジスタの第１の極は、前記第１のノードに接続され、前記第６のトランジスタの第２の極は、前記第７のトランジスタの第１の極に接続され、前記第７のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第７のトランジスタの第２の極は、前記第２の電圧を受信するように構成され、前記第２の選択リセット回路は、第８のトランジスタと、第９のトランジスタとを含み、前記第８のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第８のトランジスタの第１の極は、前記第２のノードに接続され、前記第８のトランジスタの第２の極は、前記第９のトランジスタの第１の極に接続され、前記第９のトランジスタのゲートは、前記第２の選択制御信号を受信するように構成され、前記第９のトランジスタの第２の極は、第３の電圧を受信するように構成され、前記シフトレジスタユニットは、第１０のトランジスタと、第１１のトランジスタと、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、第１６のトランジスタと、第１７のトランジスタと、第１８のトランジスタとをさらに含み、前記第１０のトランジスタのゲートは、第１の極に接続され、且つ第４の電圧を受信するように構成され、前記第１０のトランジスタの第２の極は、第３のノードに接続され、前記第１１のトランジスタのゲートは、第１の極に接続され、且つ第５の電圧を受信するように構成され、前記第１１のトランジスタの第２の極は、前記第３のノードに接続され、前記第１２のトランジスタのゲートは、前記第２のノードに接続され、前記第１２のトランジスタの第１の極は、前記第３のノードに接続され、前記第１２のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１６のトランジスタゲートは、前記第２の入力信号を受信するように構成され、前記第１６のトランジスタの第１の極は、前記第３のノードに接続され、前記第１６のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１３のトランジスタのゲートは、前記第３のノードに接続され、前記第１３のトランジスタの第１の極は、前記第２のノードに接続され、前記第１３のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１４のトランジスタのゲートは、前記第３のノードに接続され、前記第１４のトランジスタの第１の極は、前記第１の信号出力端に接続され、前記第１４のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１５のトランジスタのゲートは、前記第３のノードに接続され、前記第１５のトランジスタの第１の極は、前記第２の信号出力端に接続され、前記第１５のトランジスタの第２の極は、第６の電圧を受信するように構成され、前記第１７のトランジスタのゲートは、グローバルリセット信号を受信するように構成され、前記第１７のトランジスタの第１の極は、前記第１のノードに接続され、前記第１７のトランジスタの第２の極は、第８の電圧を受信するように構成され、前記第１８のトランジスタのゲートは、前記グローバルリセット信号を受信するように構成され、前記第１８のトランジスタの第１の極は、前記第２のノードに接続され、前記第１８のトランジスタの第２の極は、前記第３の電圧を受信するように構成される。

本開示の少なくとも一実施例では、複数カスケード接続される、本開示の実施例により提供されるいずれかのシフトレジスタユニットを含むゲート駆動回路がさらに提供される。

例えば、本開示の一実施例により提供されるゲート駆動回路は、第１のサブクロック信号線と、第２のサブクロック信号線と、第３のサブクロック信号線と、第４のサブクロック信号線と、第５のサブクロック信号線と、第６のサブクロック信号線とをさらに含む。第２ｎ−１段のシフトレジスタユニットは、前記第１のサブクロック信号線に接続されて前記第１のサブクロック信号線上のクロック信号を受信し、前記第１のサブクロック信号線上のクロック信号を前記第２ｎ−１段のシフトレジスタユニットの出力信号として出力し、第２ｎ段のシフトレジスタユニットは、前記第２のサブクロック信号線に接続されて前記第２のサブクロック信号線上のクロック信号を受信し、前記第２のサブクロック信号線上のクロック信号を前記第２ｎ段のシフトレジスタユニットの出力信号として出力し、各段のシフトレジスタユニットは、前記第３のサブクロック信号線に接続されて第１のクロック信号を受信し、各段のシフトレジスタユニットは、前記第４のサブクロック信号線に接続されてグローバルリセット信号を受信し、各段のシフトレジスタユニットは、前記第５のサブクロック信号線に接続されて第１の選択制御信号を受信し、各段のシフトレジスタユニットは、前記第６のサブクロック信号線に接続されて第２の選択制御信号を受信し、ｎは、０より大きい整数である。

本開示の少なくとも一実施例は、本開示の実施例により提供されるようなゲート駆動回路のいずれかを含む表示装置がさらに提供される。

本開示の少なくとも一実施例では、１フレーム用の表示期間及びブランキング期間を含むシフトレジスタユニットの駆動方法がさらに提供される。前記表示期間において、前記第１の入力回路が前記第１の入力信号に応答して前記第１のノードを充電し、前記第２の入力回路が前記第２の入力信号に応答して前記第２のノードを充電し、前記出力回路が前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、前記出力信号を前記出力端に出力するようにさせ、前記ブランキング期間において、前記第１の入力回路が前記第１の入力信号に応答して前記第１のノードを充電し、前記出力回路が前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、前記出力信号を前記出力端に出力するようにさせる。

本開示の少なくとも一実施例では、１フレーム用の表示期間及びブランキング期間を含むゲート駆動回路の駆動方法がさらに提供され、各段のシフトレジスタユニットが第１の選択リセット回路と第２の選択リセット回路とを含む場合、前記駆動方法は、
前記表示期間において、第ｍ段のシフトレジスタユニットにおける前記第１の選択リセット回路が第１の選択制御信号及び表示リセット信号に応答して、前記第ｍ段のシフトレジスタユニットにおける第１のノードをリセットし、前記第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける前記第２の選択リセット回路が第２の選択制御信号及び表示リセット信号に応答して、前記第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける第２のノードをリセットするようにさせるステップと、
前記ブランキング期間において、前記第ｍ段のシフトレジスタユニットにおける前記第１の入力回路が前記第１の入力信号に応答して、前記第ｍ段のシフトレジスタユニットにおける第１のノードを充電するようにさせるステップと、を含み、ｍが０より大きい整数である。

本開示の実施例の技術的解決手段をより明確に説明するために、以下に実施例の図面を簡単に説明する。以下の説明における図面は、単に本開示の一部の実施例に関するものであり、本開示を限定するものではないことが明らかである。

本開示の少なくとも一実施例により提供されるシフトレジスタユニットの模式図である。 本開示の少なくとも一実施例により提供される他のシフトレジスタユニットの模式図である。 本開示の少なくとも一実施例により提供されるまた他のシフトレジスタユニットの模式図である。 本開示の少なくとも一実施例により提供されるシフトレジスタユニットの回路図である。 本開示の少なくとも一実施例により提供される他のシフトレジスタユニットの回路図である。 本開示の少なくとも一実施例により提供されるゲート駆動回路の模式図である。 本開示の少なくとも一実施例により提供される図６に示すゲート駆動回路の作動時に対応する信号タイミングチャートである。 本開示の少なくとも一実施例により提供される表示装置の模式図である。 本開示の少なくとも一実施例により提供されるゲート駆動回路の駆動方法である。 本開示の少なくとも一実施例により提供される他のゲート駆動回路の駆動方法である。

本開示の実施例の目的、技術的解決手段及び利点をより明確にするために、以下では本開示の実施例の図面を参照し、本開示の実施例の技術的解決手段を明確かつ完全に説明する。明らかに、説明される実施例は、本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働をせずに取得した全ての他の実施例は、いずれも本開示の保護範囲に含まれる。

特に定義されない限り、本開示で使用される技術的用語又は科学的用語は、本開示の属する分野における一般的技能を有する者によって理解される通常の意味である。本開示で使用される「第１」、「第２」及び類似する文言は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。同様に、「１つ」や「一」、「該」などの類似語も数量を制限するものではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する文言は、この文言の前に出現した素子や物がこの文言の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する文言は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。

本開示の実施例において、例えば、各回路がＮ型トランジスタとして実現される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を充電することで、当該ノード又は当該電極のレベルの絶対値を上昇させて、対応するトランジスタの動作（例えば、オンになる）を実現することを意味し、「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を放電することで、当該ノード又は当該電極のレベルの絶対値を低下させて、対応するトランジスタの動作（例えば、オフになる）を実現することを意味する。

また例えば、各回路がＰ型トランジスタとして実現される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を放電することで、当該ノード又は当該電極のレベルの絶対値を低下させて、対応するトランジスタの動作（例えば、オンになる）を実現することを意味し、「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を充電することで、当該ノード又は当該電極のレベルの絶対値を上昇させて、対応するトランジスタの動作（例えば、オフになる）を実現することを意味する。

また、用語「プルアップ」、「プルダウン」の具体的な意味は、採用されるトランジスタの具体的なタイプに応じて調整される。トランジスタに対する制御を実現することで対応するスイッチ機能を実現できればよい。

現在、ＯＬＥＤ用のゲート駆動回路は、通常３つのサブ回路、すなわち、検出回路、表示回路及び両方のコンポジットパルスを出力する接続回路（又はゲート回路）によって構成され、このような回路構成が非常に複雑であり、高解像度・狭額縁というニーズを満たすことができない。

ＯＬＥＤ表示パネルにおけるサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設けて内部補償を行うほか、感知トランジスタを設けることで外部補償を行ってもよい。外部補償を行う際に、シフトレジスタユニットによって構成されるゲート駆動回路は、トランジスタ走査用及びトランジスタ感知用の駆動信号のそれぞれを表示パネルにおけるサブ画素ユニットに提供する必要があり、例えば、１フレームの表示期間においてトランジスタ走査用の走査駆動信号を提供し、１フレームのブランキング期間においてトランジスタ感知用の感知駆動信号を提供する。

１つの外部補償方法において、ゲート駆動回路から出力される感知駆動信号は、１水平ラインずつ順次走査する。例えば、第１のフレームのブランキング期間において、表示パネルにおける第１行のサブ画素ユニット用の感知駆動信号を出力し、第２のフレームのブランキング期間において、表示パネルにおける第２行のサブ画素ユニット用の感知駆動信号を出力し、以下同様、フレームごとに対応する１行のサブ画素ユニットの感知駆動信号を出力する頻度で１水平ラインずつ順次出力し、すなわち、表示パネルに対する１水平ラインずつの順次補償を完成させる。

しかし、上記１水平ラインずつの順次補償の方法が採用される場合、以下の表示不良の問題を生じるおそれがある。その一は、マルチフレーム画像の走査表示中では、１水平ラインずつ移動する１つの走査線がある。その二は、外部補償を行う時点には差異があるため、表示パネルの異なる領域の輝度差異が比較的大きいおそれがある。例えば、表示パネルの第１００行のサブ画素ユニットに対して外部補償を行う際に、表示パネルの第１０行のサブ画素ユニットは、すでに外部補償済みではあるが、この場合、第１０行のサブ画素ユニットの発光輝度がすでに変化してしまう、例えば、発光輝度が低下するおそれがあるので、表示パネルの異なる領域の輝度のばらつきを引き起こす。ビッグサイズの表示パネルでは、このような問題は、さらに浮き彫りになる。

上記問題点に対して、本開示の少なくとも一実施例では、シフトレジスタユニットが提供される。当該シフトレジスタユニットは、第１の入力回路と、第２の入力回路と、出力回路とを含む。第１の入力回路は、第１の入力信号に応答して第１のノードを充電することで第１のノードのレベルを制御するように構成され、第２の入力回路は、第２の入力信号に応答して第２のノードを充電することで第２のノードのレベルを制御するように構成され、出力回路は、第１のノードのレベル及び第２のノードのレベルの協同制御で、出力信号を出力端に出力するように構成される。本開示の実施例では、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法がさらに提供される。

本開示の実施例により提供されるシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は、１水平ラインずつの順次補償（例えば、シャットダウン検出では、１水平ラインずつの順次補償を行う必要がある）を兼ねる前提で、ランダム補償を実現することもでき、１水平ラインずつの順次補償がもたらす走査線及び表示輝度のばらつきなどの表示不良問題を回避することができる。

なお、本開示の実施例において、ランダム補償とは、１水平ラインずつの順次補償と区別される外部補償方法であり、ランダム補償を採用することで、あるフレームのブランキング期間において表示パネルにおける任意の１行のサブ画素ユニットに対応する感知駆動信号をランダムに出力することができ、当該任意の１行のサブ画素ユニットは、ランダムに選択され、以下の各実施例は、同様であるため、詳しく説明しない。

なお、本開示の実施例において、「１フレーム」、「各フレーム」又は「あるフレーム」が順次に行う表示期間及びブランキング期間を含むと定義される。例えば、表示期間においてゲート駆動回路が駆動信号を出力し、当該駆動信号は、第１行から最後の１行まで表示パネルを駆動して完全な１つの画像の走査表示（すなわち、１フレーム画像の走査表示を行う）を完成させることができ、ブランキング期間においてゲート駆動回路が駆動信号を出力し、当該駆動信号は、表示パネルにおけるある行のサブ画素ユニットにおける感知トランジスタの駆動に用いることができる。例えば、電気的パラメータの抽出を行い（例えば、トランジスタの閾値電圧を抽出する）、その後、当該電気的パラメータに基づいて当該行のサブ画素ユニットの外部補償を完成させる。

以下は、図面を参照して本開示の実施例及びその例について詳細に説明する。

本開示の少なくとも一実施例では、シフトレジスタユニット１０が提供される。図１に示すように、当該シフトレジスタユニット１０は、第１の入力回路１００と、第２の入力回路２００と、出力回路３００とを含む。複数の当該シフトレジスタユニット１０は、カスケード接続されて本開示の一実施例のゲート駆動回路を構成し、表示パネルの表示動作を駆動するために用いることができ、表示パネルが例えば１水平ラインずつ走査方式で１フレームの画像を表示し、外部補償動作を行うことを許容する。

当該第１の入力回路１００は、第１の入力信号ＳＴＵ１に応答して第１のノードＨを充電することで第１のノードＨのレベルを制御するように構成される。

例えば、図１に示すように、第１の入力回路１００は、第１のノードＨに接続され、且つ第１の入力信号ＳＴＵ１を受信するように構成される。第１の入力回路１００は、第１の入力信号ＳＴＵ１の制御でオンになる場合、同時に、第１の入力信号ＳＴＵ１を利用して第１のノードＨを充電し、或いは第１の入力信号ＳＴＵ１をスイッチ信号とし、別の電圧源を利用して第１のノードＨを充電することで第１のノードＨのレベルを上昇させ、第１のノードＨのレベルを制御することができる。例えば、第１の入力回路１００にキャパシタを設けることができ、当該キャパシタは、第１のノードＨのレベルを維持するために用いることができる。例えば、一部の実施例において、第１の入力回路１００は、第１のクロック信号ＣＬＫＡを受信し、第１のクロック信号ＣＬＫＡを第１の入力信号ＳＴＵ１とし、第１の入力回路１００は、オンになる場合、第１のクロック信号ＣＬＫＡを利用して第１のノードＨを充電できるように構成される。

当該第２の入力回路２００は、第２の入力信号ＳＴＵ２に応答して第２のノードＱを充電することで第２のノードＱのレベルを制御するように構成される。

例えば、図１に示すように、第２の入力回路２００は、第２のノードＱに接続される。一部の実施例において、第２の入力回路２００は、第２の入力信号ＳＴＵ２及び第１の電圧ＶＤＤを受信するように構成される。第２の入力回路２００は、第２の入力信号ＳＴＵ２の制御でオンになる場合、第１の電圧ＶＤＤを利用して第２のノードＱを充電することで第２のノードＱのレベルを上昇させ、第２のノードＱのレベルを制御する。

例えば、複数のシフトレジスタユニット１０がカスケード接続されて１つのゲート駆動回路を構成する場合、最初の数段（例えば、第１段など）のシフトレジスタユニット以外の他の段のシフトレジスタユニット１０における第２の入力回路２００は、隣接する段（例えば、前段）のシフトレジスタユニット１０の出力端ＯＰに接続されて出力信号を受信し、当該出力信号を本段の第２の入力信号ＳＴＵ２とすることができる。最初の数段（例えば、第１段など）のシフトレジスタユニットについては、別個の信号線に接続されて第２の入力信号ＳＴＵ２を受信することができる。

なお、本開示の実施例において、第１の電圧ＶＤＤが例えばハイレベルであり、以下の各実施例は同様であるため、詳しく説明しない。

なお、本開示の実施例において、ハイレベルとローレベルとは、相対的なものである。ハイレベルは、１つの比較的高い電圧範囲（例えば、ハイレベルとして、５Ｖ、１０Ｖ又は他の適切な電圧を採用し得る）を示し、且つ複数のハイレベルは、同じであってもよく、異なってもよい。同様に、ローレベルは、１つの比較的低い電圧範囲（例えば、ローレベルとして、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧を採用し得る）を示し、且つ複数のローレベルは、同じであってもよく、異なってもよい。例えば、ハイレベルの最小値は、ローレベルの最大値より大きい。

本開示の実施例において、１つのノード（例えば、第１のノードＨ、第２のノードＱ）を充電することは、当該ノードを１つのハイレベルの電圧信号に電気的に接続し、当該ハイレベルの電圧信号を利用して当該ノードのレベルを上昇させることを示す。例えば、当該ノードに電気的に接続される１つのキャパシタを設けてもよく、当該ノードを充電することは、すなわち、当該ノードに電気的に接続されるキャパシタを充電することである。

当該出力回路３００は、第１のノードＨのレベル及び第２のノードＱのレベルの協同制御で、出力信号を出力端ＯＰに出力するように構成される。

例えば、図１に示すように、出力回路は、第１のノードＨ及び第２のノードＱにそれぞれ接続される。一部の実施例において、出力回路３００は、第２のクロック信号ＣＬＫＢを受信し、出力回路３００は、第１のノードＨのレベル及び第２のノードＱのレベルの協同制御でオンになる場合、第２のクロック信号ＣＬＫＢを出力信号として出力端ＯＰに出力するように構成される。

本開示の実施例により提供されるシフトレジスタユニット１０では、例えば、１フレームの表示期間において、第１の入力回路１００は、第１の入力信号ＳＴＵ１に応答して第１のノードＨを充電することで第１のノードＨのレベルを上昇させることができ、第２の入力回路２００は、第２の入力信号ＳＴＵ２に応答して第２のノードＱを充電することで第２のノードＱのレベルを上昇させることができ、第１のノードＨのレベル及び第２のノードＱのレベルが同時にハイレベルである場合、出力回路３００がオンになり、受信される第２のクロック信号ＣＬＫＢを出力信号として出力端ＯＰ出力することができる。当該出力信号は、例えば、表示パネルにおける１行のサブ画素ユニットを駆動して表示を行うことができる。

例えば、シフトレジスタユニット１０が１フレームのブランキング期間において駆動信号を出力する必要がある場合、当該シフトレジスタユニット１０の第２のノードＱのハイレベルを１フレームの表示期間から１フレームのブランキング期間まで維持させることができる。

１フレームのブランキング期間において、まず、第１の入力回路１００は、第１の入力信号ＳＴＵ１に応答して第１のノードＨを充電することで第１のノードＨのレベルを上昇させることができ、出力回路３００は、第１のノードＨのハイレベル及び第２のノードＱのハイレベルの協同制御でオンになる。その後、駆動信号を出力する必要がある場合、ハイレベルの第２のクロック信号ＣＬＫＢが提供され、オンになる出力回路３００は、当該第２のクロック信号ＣＬＫＢを出力信号として出力端ＯＰ出力し、当該出力信号は、例えば、外部補償を行うよう表示パネルにおける１行のサブ画素ユニットを駆動することができる。

本開示の実施例により提供されるシフトレジスタユニット１０が複数カスケード接続されて１つのゲート駆動回路を構成することができる。当該ゲート駆動回路は、外部補償を行うよう１つの表示パネルを駆動することができる。例えば、当該ゲート駆動回路は、１水平ラインずつの順次補償を実現するよう１つの表示パネルを駆動することができる。例えば、第１のフレームにおいて、当該ゲート駆動回路は、第１行のサブ画素ユニット駆動用の駆動信号を出力し、第２のフレームにおいて、当該ゲート駆動回路は、第２行のサブ画素ユニット駆動用の駆動信号を出力し、以下同様、当該表示パネルに対する１水平ラインずつの順次補償を完成させる。

また例えば、当該ゲート駆動回路は、さらに、ランダム補償を実現するよう１つの表示パネルを駆動することができる。例えば、あるフレームにおいて、当該ゲート駆動回路は、ランダムに選択される任意の１行のサブ画素ユニット用の駆動信号を出力して、当該表示パネルに対するランダム補償を実現することができる。

上記のように、本開示の実施例により提供されるシフトレジスタユニット１０は、表示期間だけでなく、ブランキング期間においても駆動信号を出力することができ、１水平ラインずつの順次補償（例えば、シャットダウン検出において１水平ラインずつの順次補償を行う必要がある）を兼ねる前提で、ランダム補償も実現することができ、１水平ラインずつの順次補償がもたらす走査線及び表示輝度のばらつきなどの表示不良問題を回避することができる。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、第１の選択リセット回路４００と、第２の選択リセット回路５００とをさらに含む。

当該第１の選択リセット回路４００は、第１のノードＨに接続され、第１の選択制御信号ＯＥ及び表示リセット信号ＳＴＤに応答して第１のノードＨをリセットするように構成される。

例えば、図２に示すように、第１の選択リセット回路４００は、第２の電圧ＶＧＬ１を受信するように構成される。第１の選択リセット回路４００は、第１の選択制御信号ＯＥ及び表示リセット信号ＳＴＤの制御でオンになる場合、第２の電圧ＶＧＬ１を利用して第１のノードＨをリセットすることができる。

当該第２の選択リセット回路５００は、第２のノードＱに接続され、第２の選択制御信号ＯＥ―（ここで、「―」という表示は、ＯＥの上に「―」があると意味する）及び表示リセット信号ＳＴＤに応答して第２のノードＱをリセットするように構成される。

例えば、図２に示すように、第２の選択リセット回路５００は、第３の電圧ＶＧＬ２を受信するように構成される。第２の選択リセット回路５００は、第２の選択制御信号ＯＥ―及び表示リセット信号ＳＴＤの制御でオンになる場合、第３の電圧ＶＧＬ２を利用して第２のノードＱをリセットすることができる。

本開示の実施例において、第１の選択制御信号ＯＥと第２の選択制御信号ＯＥ―とは、互いの反転信号である。なお、ＯＥとＯＥ―が互いの反転信号であることは、ＯＥがハイレベルである場合、ＯＥ―はローレベルであり、ＯＥがローレベルである場合、ＯＥ―はハイレベルであることを意味する。

なお、本開示の実施例において、第１の選択制御信号ＯＥ及び第２の選択制御信号ＯＥ―は、制御回路によって提供され得る。例えば、一例では、当該制御回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）装置又は他の信号発生回路として実現され得る。例えば、一例では、制御回路は、第１の選択制御信号ＯＥを提供することができ、次に、当該第１の選択制御信号ＯＥは、１つの位相反転器を介して出力されたことで、第２の選択制御信号ＯＥ―が得られる。

例えば、シフトレジスタユニット１０が複数カスケード接続されて１つのゲート駆動回路を構成場合、最後の数段（例えば、最後の１段など）のシフトレジスタユニットを除いて、他の段のシフトレジスタユニット１０は、隣接する段（例えば、後段）のシフトレジスタユニット１０の出力端ＯＰに接続されて出力信号を受信し、当該出力信号を本段の表示リセット信号ＳＴＤとする。最後の数段（例えば、最後の１段など）のシフトレジスタユニットについては、別個の信号線に接続されて表示リセット信号ＳＴＤを受信することができる。

なお、本開示の実施例において、第２の電圧ＶＧＬ１及び第３の電圧ＶＧＬ２は、例えば、ローレベルである。例えば、一部の例では、第２の電圧ＶＧＬ１と第３の電圧ＶＧＬ２とは同じであってもよく、例えば、いずれも−１０Ｖである。また例えば、他の一部の例では、第２の電圧ＶＧＬ１と第３の電圧ＶＧＬ２とは異なってもよく、例えば、第２の電圧ＶＧＬ１が−６Ｖであり、第３の電圧ＶＧＬ２が−１０Ｖである。以下の各実施例は、同様であるため、詳しく説明しない。

在本開示の実施例により提供されるシフトレジスタユニットでは、第１の選択リセット回路４００及び第２の選択リセット回路５００を設けることにより、第１のノードＨ及び第２のノードＱのレベルをよりよく制御することができ、ランダム補償を実現する。例えば、表示リセット信号ＳＴＤがハイレベルである場合、第１の選択制御信号ＯＥと第２の選択制御信号ＯＥ―とが互いの反転信号であるため、第１の選択リセット回路４００と第２の選択リセット回路５００のいずれか一方のみがオン状態にあり、このような設置により、ランダム補償を実現することができる。

例えば、本開示の実施例により提供されるシフトレジスタユニット１０がカスケード接続されて１つのゲート駆動回路を構成することができ、当該ゲート駆動回路は、ランダム補償を行うよう１つの表示パネルを駆動することができる。例えば、あるフレームのブランキング期間において表示パネルにおける第５行のサブ画素ユニットを駆動する必要がある場合、ゲート駆動回路における第５段のシフトレジスタユニットは、以下のような動作を行うことができる。

当該フレームの表示期間において、第５段のシフトレジスタユニットが出力信号の出力を完成した後、第１の選択制御信号ＯＥのレベルを高くして（この場合、表示リセット信号ＳＴＤもハイレベルである）、第１の選択リセット回路４００をオンにし、第１のノードＨのレベルを低くする。このように、出力回路３００が当該フレームの表示期間の後続の期間においてオンになることを回避し、表示異常の発生を回避することができる。それとともに、当該フレームの表示期間において、第１の選択制御信号ＯＥが高くなる場合、第２の選択制御信号ＯＥ―が低くなり、第２の選択リセット回路５００がこの段階でオフになり、第５段のシフトレジスタユニットの第２のノードＱをリセットしない。このような方法により、第５段のシフトレジスタユニットにおける第２のノードＱのハイレベルを当該フレームのブランキング期間まで維持させることができる。

当該フレームのブランキング期間において、まず、第１の入力回路１００を利用して第１のノードＨを充電することで第１のノードＨのレベルを上昇させることができ、出力回路３００が第１のノードＨのハイレベル及び第２のノードＱのハイレベルの協同制御でオンになる。その後、駆動信号を出力する必要がある場合、ハイレベルの第２のクロック信号ＣＬＫＢが提供され、オンになる出力回路３００は、当該第２のクロック信号ＣＬＫＢを出力信号として出力端ＯＰに出力し、当該出力信号は、例えば、外部補償を行うよう表示パネルにおける１行のサブ画素ユニットを駆動することができる。上記動作によりランダム補償を実現することができる。

一部の実施例において、図３に示すように、当該シフトレジスタユニット１０は、第１の制御回路６００を含んでもよい。当該第１の制御回路６００は、第２のノードＱのレベルの制御で、第３のノードＱＢのレベルを制御するように構成される。

例えば、図３に示すように、第１の制御回路６００は、第２のノードＱ及び第３のノードＱＢに接続され、且つ第４の電圧ＶＤＤ＿Ａ、第５の電圧ＶＤＤ＿Ｂ及び第３の電圧ＶＧＬ２を受信するように構成される。

例えば、本開示の実施例において、第４の電圧ＶＤＤ＿Ａと第５の電圧ＶＤＤ＿Ｂとは、互いの反転信号であるように構成されてもよい。すなわち、第４の電圧ＶＤＤ＿Ａがハイレベルである場合、第５の電圧ＶＤＤ＿Ｂがローレベルであり、第５の電圧ＶＤＤ＿Ｂがハイレベルである場合、第４の電圧ＶＤＤ＿Ａがローレベルである。すなわち、同一時刻で、第４の電圧ＶＤＤ＿Ａと第５の電圧ＶＤＤ＿Ｂのいずれか一方がハイレベルであることを確保する。

例えば、第２のノードＱがハイレベルである場合、第１の制御回路６００は、ローレベルの第３の電圧ＶＧＬ２を利用して第３のノードＱＢのレベルをプルダウンすることができる。また例えば、第２のノードＱがローレベルである場合、第１の制御回路６００は、第４の電圧ＶＤＤ＿Ａ又は第５の電圧ＶＤＤ＿Ｂを利用して第３のノードＱＢを充電することで第３のノードＱＢのレベルをハイレベルに上昇させることができる。

本開示の実施例において、第１の制御回路６００に第４の電圧ＶＤＤ＿Ａ及び第５の電圧ＶＤＤ＿Ｂを受信させ、且つ第４の電圧ＶＤＤ＿Ａと第５の電圧ＶＤＤ＿Ｂのいずれか一方がハイレベルであるよう保証する。このような方法により回路の信頼性を向上させることができる。

一部の実施例において、図３に示すように、シフトレジスタユニット１０の出力端は、第１の信号出力端ＯＵＴ１と第２の信号出力端ＯＵＴ２とを含み、第１の信号出力端ＯＵＴ１及び第２の信号出力端は、上記出力信号を出力するように構成される。例えば、１フレームの表示期間において、第１の信号出力端ＯＵＴ１から出力される信号は、例えば、第２の入力信号ＳＴＵ２として他の段のシフトレジスタユニット１０に提供され、表示走査の１水平ラインずつの移動を完成させることができ、第２の信号出力端ＯＵＴ２から出力される信号は、例えば、表示走査を行うよう表示パネルにおける１行のサブ画素ユニットを駆動することができる。例えば、一部の実施例において、第１の信号出力端ＯＵＴ１及び第２の信号出力端ＯＵＴ２から出力される信号のタイミングが同じである。また例えば、１フレームのブランキング期間において、第２の信号出力端ＯＵＴ２から出力される信号は、表示パネルにおける１行のサブ画素ユニットの駆動に用いて当該行のサブ画素ユニットの外部補償を完成させることができる。

本開示の実施例により提供されるシフトレジスタユニット１０では、２つの信号出力端（ＯＵＴ１及びＯＵＴ２）を設けることにより、当該シフトレジスタユニット１０の駆動能力を向上させることができる。

一部の実施例において、図３に示すように、シフトレジスタユニット１０は、第１のリセット回路７００をさらに含み、当該第１のリセット回路７００は、第３のノードＱＢのレベルの制御で、第２のノードＱ、第１の信号出力端ＯＵＴ１及び第２の信号出力端ＯＵＴ２をリセットするように構成される。

例えば、図３に示すように、第１のリセット回路７００は、第３のノードＱＢ、第２のノードＱ、第１の信号出力端ＯＵＴ１及び第２の信号出力端ＯＵＴ２に接続され、且つ第３の電圧ＶＧＬ２及び第６の電圧ＶＧＬ３を受信するように構成される。

例えば、第１のリセット回路７００が第３のノードＱＢのレベルの制御でオンになる場合、第３の電圧ＶＧＬ２を利用して第２のノードＱ及び第１の信号出力端ＯＵＴ１をリセットすることができ、同時に第６の電圧ＶＧＬ３を利用して第２の信号出力端ＯＵＴ２をリセットすることができる。

なお、本開示の実施例において、第６の電圧ＶＧＬ３が例えばローレベルである。

なお、第１のリセット回路７００は、第６の電圧ＶＧＬ３を受信せず、第３の電圧ＶＧＬ２を利用して第２の信号出力端ＯＵＴ２をリセットすることもでき、本開示の実施例は、これについて限定しない。

一部の実施例において、図３に示すように、シフトレジスタユニット１０は、第２の制御回路８００をさらに含んでもよい。当該第２の制御回路８００は、第２の入力信号ＳＴＵ２に応答して第３のノードＱＢのレベルを制御するように構成される。

例えば、図３に示すように、第２の制御回路８００は、第３のノードＱＢに接続され、且つ第２の入力信号ＳＴＵ２及び第３の電圧ＶＧＬ２を受信するように構成される。例えば、第２の制御回路８００が第２の入力信号ＳＴＵ２の制御でオンになる場合、ローレベルの第３の電圧ＶＧＬ２を利用して第３のノードＱＢのレベルをプルダウンすることができる。例えば、１フレームの表示期間において、第２の制御回路８００は、第３のノードＱＢのレベルをローレベルにプルダウンする場合、第３のノードＱＢのレベルが第２のノードＱのレベルに与える影響を回避することができ、第２の入力回路２００の表示期間中の第２のノードＱへの充電を十分にする。

なお、第２の入力信号ＳＴＵ２の説明について、上記第２の入力回路２００の対応する説明を参照することができる。ここでは詳しく説明しない。

一部の実施例において、図３に示すように、シフトレジスタユニットは、第２のリセット回路９００と第３のリセット回路１０００とをさらに含む。

当該第２のリセット回路９００は、グローバルリセット信号ＴＲＳＴに応答して第１のノードＨをリセットするように構成される。例えば、図３に示すように、第２のリセット回路９００は、第１のノードＨに接続され、且つグローバルリセット信号ＴＲＳＴ及び第８の電圧ＶＧＬ５を受信するように構成される。第２のリセット回路９００がグローバルリセット信号ＴＲＳＴの制御でオンになる場合、第８の電圧ＶＧＬ５を利用して第１のノードＨをリセットすることができる。なお、本開示の実施例において、第８の電圧ＶＧＬ５が例えばローレベルである。

当該第３のリセット回路１０００は、グローバルリセット信号ＴＲＳＴに応答して第２のノードＱをリセットするように構成される。例えば、図３に示すように、第３のリセット回路１０００は、第２のノードＱに接続され、且つグローバルリセット信号ＴＲＳＴ及び第３の電圧ＶＧＬ２を受信するように構成される。第３のリセット回路１０００がグローバルリセット信号ＴＲＳＴの制御でオンになる場合、ローレベルの第３の電圧ＶＧＬ２を利用して第２のノードＱをリセットすることができる。

例えば、シフトレジスタユニット１０が複数カスケード接続されて１つのゲート駆動回路を構成する場合、１フレームの表示期間の前に、各段のシフトレジスタユニット１０における第２のリセット回路９００及び第３のリセット回路１０００は、グローバルリセット信号ＴＲＳＴに応答してオンになり、第１のノードＨ及び第２のノードＱのリセットを実現して、当該ゲート駆動回路のグローバルリセットを完成させる。

なお、本開示の実施例において、例えば、第２の電圧ＶＧＬ１、第３の電圧ＶＧＬ２、第６の電圧ＶＧＬ３、第８の電圧ＶＧＬ５及び後述する第７の電圧ＶＧＬ４は、いずれもローレベルであり、これらが同じく設定されてもよく、すなわち、同一の信号線により提供されてもよい。また例えば、上記５つの電圧のうち２つ、３つ又は４つは、同じく設定されてもよく、同じ電圧は、同一の信号線により提供される。また例えば、上記５つの電圧のうち任意の２つが異なり、すなわち、電圧をそれぞれ異なる５つの信号線によって提供する必要がある。本開示の実施例は、第２の電圧ＶＧＬ１、第３の電圧ＶＧＬ２、第６の電圧ＶＧＬ３、第７の電圧ＶＧＬ４及び第８の電圧ＶＧＬ５の設定方法について限定しない。

なお、本開示の実施例において、各ノード（第１のノードＨ、第２のノードＱ及び第３のノードＱＢ）は、回路構成をよりよく説明するために設けられるものであり、実在の部材を示すものではない。ノードは、回路構成において関連回路が接続する合流点を示し、すなわち、同一のノード標識を有するものと接続される関連回路同士は、電気的に接続される。例えば、図３に示すように、第１の制御回路６００、第１のリセット回路７００及び第２の制御回路８００がいずれも第３のノードＱＢに接続され、つまり、これらの回路同士が電気的に接続されることを示している。

図３におけるシフトレジスタユニット１０では、第１の制御回路６００、第１のリセット回路７００、第２の制御回路８００、第２のリセット回路９００及び第３のリセット回路１０００が示されているが、上記の例は、本開示の保護範囲を制限するものではないことは、当業者が理解できる。実用上、当業者は、状況に応じて上記各回路のうち１つ又は複数を使用するか否かを選択することができ、前述の各回路に基づく各種の組み合わせ、変形は、いずれも本開示の原理から離脱せず、これについて詳しく説明しない。

本開示の実施例における一実施例では、図３に示されるシフトレジスタユニット１０は、図４に示される回路構成として実現され得る。図４に示すように、当該シフトレジスタユニット１０は、第１〜１８のトランジスタＭ１〜Ｍ１８と、第１のキャパシタＣ１と、第２のキャパシタＣ２とを含む。出力端ＯＰは、第１の信号出力端ＯＵＴ１と、第２の信号出力端ＯＵＴ２とを含み、第１の信号出力端ＯＵＴ１と第２の信号出力端ＯＵＴ２とは、いずれも上記出力信号の出力に用いることができる。なお、図４に示されるトランジスタについては、いずれもＮ型トランジスタを例に挙げて説明する。

図４に示すように、第１の入力回路は、第１のトランジスタＭ１と第１のキャパシタＣ１とを含むように実現され得る。第１のトランジスタＭ１のゲートは、第１の極に接続され、且つ第１のクロック信号ＣＬＫＡを受信するように構成され、第１のトランジスタＭ１の第２の極は、第１のノードＨに接続される。例えば、第１のクロック信号ＣＬＫＡがハイレベルである場合、第１のトランジスタＭ１がオンになり、ハイレベルの第１のクロック信号ＣＬＫＡを利用して第１のノードＨを充電することができる。

第１のキャパシタＣ１の第１の極は、第１のノードＨに接続され、第１のキャパシタＣ１の第２の極は、第２の電圧ＶＧＬ１を受信するように構成される。第１のキャパシタＣ１を設けることにより、第１のノードＨのレベルを維持させることができる。なお、本開示の実施例において、第１のキャパシタＣ１の第２の極は、第２の電圧ＶＧＬ１を受信するように構成され得るほか、直接接地されてもよく、本開示の実施例は、これについて限定しない。

図４に示すように、第２の入力回路２００は、第２のトランジスタＭ２として実現され得る。第２のトランジスタＭ２のゲートは、第２の入力信号ＳＴＵ２を受信するように構成され、第２のトランジスタＭ２の第１の極は、第１の電圧ＶＤＤを受信するように構成され、第２のトランジスタＭ２の第２の極は、第２のノードＱに接続される。例えば、第２の入力信号ＳＴＵ２がハイレベルである場合、第２のトランジスタＭ２がオンになり、ハイレベルの第１の電圧ＶＤＤを利用して第２のノードＱを充電することができる。

なお、本開示の実施例において、第２の入力回路２００として、他の実現方法を採用してもよく、対応する機能を実現できればよく、本開示の実施例は、これについて限定しない。例えば、別の一実施例では、第２のトランジスタＭ２のゲート及び第１の極は、同時に第２の入力信号ＳＴＵ２を受信するように構成されてもよく、第２の入力信号ＳＴＵ２がハイレベルである場合、直接ハイレベルの第２の入力信号ＳＴＵ２を利用して第２のノードＱを充電することができる。

図４に示すように、出力回路３００は、第３のトランジスタＭ３と、第４のトランジスタＭ４と、第５のトランジスタＭ５と、第２のキャパシタＣ２とを含むよう実現され得る。

第３のトランジスタＭ３のゲートは、第１のノードＨに接続され、第３のトランジスタＭ３の第１の極は、第２のクロック信号ＣＬＫＢを受信するように構成され、第３のトランジスタＭ３の第２の極は、第４のトランジスタＭ４の第１の極に接続される。第４のトランジスタＭ４のゲートは、第２のノードＱに接続され、第４のトランジスタＭ４の第２の極は、第１の信号出力端ＯＵＴ１に接続される。

第５のトランジスタＭ５のゲートは、第２のノードＱに接続され、第５のトランジスタＭ５の第１の極は、第３のトランジスタＭ３の第２の極に接続され、第５のトランジスタＭ５の第２の極は、第２の信号出力端ＯＵＴ２に接続される。第２のキャパシタＣ２の第１の極は、第２のノードＱに接続され、第２のキャパシタＣ２の第２の極は、第１の信号出力端ＯＵＴ１に接続される。

例えば、第１のノードＨのレベル及び第２のノードＱのレベルが同時にハイレベルである場合、第３のトランジスタＭ３、第４のトランジスタＭ４及び第５のトランジスタＭ５がオンになり、第３のトランジスタＭ３の第１の極の受信した第２のクロック信号ＣＬＫＢを第１の信号出力端ＯＵＴ１及び第２の信号出力端ＯＵＴ２に出力することができる。例えば、第１の信号出力端ＯＵＴ１から出力される信号が第２の入力信号ＳＴＵ２として他の段のシフトレジスタユニットに提供され、表示走査の１水平ラインずつの移動を完成させることができ、第２の信号出力端ＯＵＴ２から出力される信号は、表示走査を行うか又は外部補償を行うよう表示パネルにおける１行のサブ画素ユニットを駆動することができる。

図４に示すように、第１の選択リセット回路４００は、第６のトランジスタＭ６と、第７のトランジスタＭ７とを含む。第６のトランジスタＭ６のゲートは、第１の選択制御信号ＯＥを受信するように構成され、第６のトランジスタＭ６の第１の極は、第１のノードＨに接続され、第６のトランジスタＭ６の第２の極は、第７のトランジスタＭ７の第１の極に接続される。第７のトランジスタＭ７のゲートは、表示リセット信号ＳＴＤを受信するように構成され、第７のトランジスタＭ７の第２の極は、第２の電圧ＶＧＬ１を受信するように構成される。

例えば、第１の選択制御信号ＯＥ及び表示リセット信号ＳＴＤがいずれもハイレベルである場合、第６のトランジスタＭ６及び第７のトランジスタＭ７がオンになり、ローレベルの第２の電圧ＶＧＬ１を利用して第１のノードＨをリセットし、すなわち、第１のキャパシタＣ１に蓄積される電荷を放電する。

なお、本開示の実施例において、第６のトランジスタＭ６及び第７のトランジスタＭ７の回路における設置位置は、互換可能であり、すなわち、第６のトランジスタＭ６のゲートが表示リセット信号ＳＴＤを受信するように構成され、第７のトランジスタＭ７のゲートが第１の選択制御信号ＯＥを受信するように構成される場合でも、同様に、第１の選択リセット回路４００の機能を実現することができる。

図４に示すように、第２の選択リセット回路５００は、第８のトランジスタＭ８と、第９のトランジスタＭ９とを含む。第８のトランジスタＭ８のゲートは、表示リセット信号ＳＴＤを受信するように構成され、第８のトランジスタＭ８の第１の極は、第２のノードＱに接続され、第８のトランジスタＭ８の第２の極は、第９のトランジスタＭ９の第１の極に接続される。第９のトランジスタＭ９のゲートは、第２の選択制御信号ＯＥ―を受信するように構成され、第９のトランジスタＭ９の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。

例えば、第２の選択制御信号ＯＥ―及び表示リセット信号ＳＴＤがいずれもハイレベルである場合、第８のトランジスタＭ８及び第９のトランジスタＭ９がオンになり、ローレベルの第３の電圧ＶＧＬ２を利用して第２のノードＱをリセットし、すなわち、第２のキャパシタＣ２に蓄積される電荷を放電することができる。

なお、本開示の実施例において、第８のトランジスタＭ８及び第９のトランジスタＭ９の回路における設置位置は、互換可能であり、すなわち、第８のトランジスタＭ８のゲートは、第２の選択制御信号ＯＥ―を受信するように構成され、第９のトランジスタＭ９のゲートは、表示リセット信号ＳＴＤを受信するように構成される場合でも、同様に、第２の選択リセット回路５００の機能を実現することができる。

図４に示すように、第１の制御回路６００は、第１０のトランジスタＭ１０と、第１１のトランジスタＭ１１と、第１２のトランジスタＭ１２とを含むよう実現され得る。第１０のトランジスタＭ１０のゲートは、第１の極に接続され、且つ第４の電圧ＶＤＤ＿Ａを受信するように構成され、第１０のトランジスタＭ１０の第２の極は、第３のノードＱＢに接続される。第１１のトランジスタＭ１１のゲートは、第１の極に接続され、且つ第５の電圧ＶＤＤ＿Ｂを受信するように構成され、第１１のトランジスタＭ１１の第２の極は、第３のノードＱＢに接続される。第１２のトランジスタＭ１２のゲートは、第２のノードＱに接続され、第１２のトランジスタＭ１２の第１の極は、第３のノードＱＢに接続され、第１２のトランジスタＭ１２の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。

上記のように、第４の電圧ＶＤＤ＿Ａと第５の電圧ＶＤＤ＿Ｂとは、互いの反転信号であるように構成され、すなわち、第４の電圧ＶＤＤ＿Ａがハイレベルである場合、第５の電圧ＶＤＤ＿Ｂがローレベルであり、第５の電圧ＶＤＤ＿Ｂがハイレベルである場合、第４の電圧ＶＤＤ＿Ａがローレベルであり、すなわち、第１０のトランジスタＭ１０と第１１のトランジスタＭ１１のうち、一方のトランジスタのみがオン状態にある。このように、トランジスタの長期間の導通による性能変動を回避することができ、当該シフトレジスタユニット１０の信頼性を強化する。

第１０のトランジスタＭ１０又は第１１のトランジスタＭ１１がオンになる場合、第４の電圧ＶＤＤ＿Ａ又は第５の電圧ＶＤＤ＿Ｂは、第３のノードＱＢを充電することで第３のノードＱＢのレベルをハイレベルに変化させることができる。第２のノードＱのレベルがハイレベルである場合、第１２のトランジスタＭ１２がオンになり、例えば、トランジスタの設計上、第１２のトランジスタＭ１２及び第１０のトランジスタＭ１０（又は第１１のトランジスタＭ１１）は、Ｍ１２とＭ１０（Ｍ１１）がいずれもオンになる場合、第３のノードＱＢのレベルがローレベルにプルダウンされ得るように構成される（例えば、両者の寸法比、閾値電圧などを設定する）。当該ローレベルは、第１３のトランジスタＭ１３、第１４のトランジスタＭ１４及び第１５のトランジスタＭ１５にオフ状態を維持させることができる。

図４に示すように、第１のリセット回路７００は、第１３のトランジスタＭ１３と、第１４のトランジスタＭ１４と、第１５のトランジスタＭ１５とを含む。第１３のトランジスタＭ１３のゲートは、第３のノードＱＢに接続され、第１３のトランジスタＭ１３の第１の極は、第２のノードＱに接続され、第１３のトランジスタＭ１３の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。第１４のトランジスタＭ１４のゲートは、第３のノードＱＢに接続され、第１４のトランジスタＭ１４の第１の極は、第１の信号出力端ＯＵＴ１に接続され、第１４のトランジスタＭ１４の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。第１５のトランジスタＭ１５のゲートは、第３のノードＱＢに接続され、第１５のトランジスタＭ１５の第１の極は、第２の信号出力端ＯＵＴ２に接続され、第１５のトランジスタＭ１５の第２の極は、第６の電圧ＶＧＬ３を受信するように構成される。

例えば、第３のノードＱＢがハイレベルである場合、第１３のトランジスタＭ１３、第１４のトランジスタＭ１４及び第１５のトランジスタＭ１５がオンになり、ローレベルの第３の電圧ＶＧＬ２を利用して第２のノードＱ及び第１の信号出力端ＯＵＴ１をリセットすることができ、同時にローレベルの第６の電圧ＶＧＬ３を利用して第２の信号出力端ＯＵＴ２をリセットすることができる。

図４に示すように、第２の制御回路８００は、第１６のトランジスタＭ１６として実現され得る。第１６のトランジスタＭ１６のゲートは、第２の入力信号ＳＴＵ２を受信するように構成され、第１６のトランジスタＭ１６の第１の極は、第３のノードＱＢに接続され、第１６のトランジスタＭ１６の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。

例えば、第２の入力信号ＳＴＵ２がハイレベルである場合、第１６のトランジスタＭ１６がオンになり、ローレベルの第３の電圧ＶＧＬ２を利用して第３のノードＱＢをリセットすることができる。

図４に示すように、第２のリセット回路９００は、第１７のトランジスタＭ１７として実現され得る。第３のリセット回路１０００は、第１８のトランジスタＭ１８として実現され得る。

第１７のトランジスタＭ１７のゲートは、グローバルリセット信号ＴＲＳＴを受信するように構成され、第１７のトランジスタＭ１７の第１の極は、第１のノードＨに接続され、第１７のトランジスタＭ１７の第２の極は、第８の電圧ＶＧＬ５を受信するように構成される。

第１８のトランジスタＭ１８のゲートは、グローバルリセット信号ＴＲＳＴを受信するように構成され、第１８のトランジスタＭ１８の第１の極は、第２のノードＱに接続され、第１８のトランジスタＭ１８の第２の極は、第３の電圧ＶＧＬ２を受信するように構成される。

例えば、グローバルリセット信号ＴＲＳＴがハイレベルである場合、第１７のトランジスタＭ１７及び第１８のトランジスタＭ１８がオンになり、ローレベルの第８の電圧ＶＧＬ５を利用して第１のノードＨをリセットすることができ、同時にローレベルの第３の電圧ＶＧＬ２を利用して第２のノードＱをリセットすることができ、グローバルリセットを実現する。

図５に示すように、本開示の別の一部の実施例では、シフトレジスタユニット１０がさらに提供される。図５に示されるシフトレジスタユニット１０は、図４に示されるシフトレジスタユニット１０と比較すると、出力端ＯＰが第３の出力端ＯＵＴ３をさらに含み、出力回路３００が第１９のトランジスタＭ１９と第２０のトランジスタＭ２０とをさらに含み、それに応じて、第１のリセット回路７００が第２１のトランジスタＭ２１をさらに含む。

第１９のトランジスタＭ１９のゲートは、第１のノードＨに接続され、第１９のトランジスタＭ１９の第１の極は、第３のクロック信号ＣＬＫＣを受信するように構成され、第１９のトランジスタＭ１９の第２の極は、第２０のトランジスタＭ２０の第１の極に接続される。第２０のトランジスタＭ２０のゲートは、第２のノードＱに接続され、第２０のトランジスタＭ２０の第２の極は、第３の信号出力端ＯＵＴ３に接続される。第２１のトランジスタＭ２１のゲートは、第３のノードＱＢに接続され、第２１のトランジスタＭ２１の第１の極は、第３の信号出力端ＯＵＴ３に接続され、第２１のトランジスタＭ２１の第２の極は、第７の電圧ＶＧＬ４を受信するように構成される。なお、本開示の実施例において、第７の電圧ＶＧＬ４が例えばローレベルである。

例えば、第１のノードＨ及び第２のノードＱがハイレベルである場合、第１９のトランジスタＭ１９及び第２０のトランジスタＭ２０がオンになり、第１９のトランジスタの第１の極の受信した第３のクロック信号ＣＬＫＣを第３の信号出力端ＯＵＴ３に出力することができる。例えば、第３のノードＱＢがハイレベルである場合、第２１のトランジスタＭ２１がオンになり、ローレベルの第７の電圧ＶＧＬ４を利用して第３の信号出力端ＯＵＴ３をリセットすることができる。

例えば、一例では、シフトレジスタユニット１０の受信した第３のクロック信号ＣＬＫＣは、受信される第２のクロック信号ＣＬＫＢと同じであるように構成されてもよい。また例えば、他の一例では、シフトレジスタユニット１０の受信した第３のクロック信号ＣＬＫＣは、受信される第２のクロック信号ＣＬＫＢと異なるように構成されてもよく、第２の信号出力端ＯＵＴ２及び第３の信号出力端ＯＵＴ３は、それぞれ異なる駆動信号を出力して、当該シフトレジスタユニット１０の駆動能力を向上させ、当該シフトレジスタユニット１０の出力信号の多様性を増加させることができる。

以上では、シフトレジスタユニットが２つ、３つの出力端を含む例のみが示されているが、本開示の説明に基づいて、実際の状況に応じてさらに多くの出力端を設けてもよく、上記の例は、本開示の保護範囲を制限するものではないことは、当業者が理解できる。

なお、本開示の実施例で採用されるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ又は同じ特性を持つ他のスイッチングデバイスであってもよい。本開示の実施例では、いずれも薄膜トランジスタを例に挙げて説明する。ここで用いられるトランジスタのソース、ドレインは、構造的に対称となってもよいので、そのソース、ドレインは、構造上相違がなくてもよい。本開示の実施例において、トランジスタのゲート以外の２つの電極を区別するために、そのうちの１つの電極が第１の極であり、もう１つの電極が第２の極であると直接説明する。また、トランジスタの特性に従って区別すると、トランジスタをＮ型及びＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、ターンオン電圧がローレベル電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）である。トランジスタがＮ型トランジスタである場合、ターンオン電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧がローレベル電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）である。

なお、本開示の実施例において提供されるシフトレジスタユニット１０に用いられるトランジスタは、いずれもＮ型トランジスタを例に挙げて説明する。本開示の実施例は、これを含むがこれに限られない。例えば、シフトレジスタユニット１０における少なくとも一部のトランジスタは、Ｐ型トランジスタを採用してもよい。

本開示の一部の実施例では、ゲート駆動回路２０がさらに提供される。図６に示すように、当該ゲート駆動回路２０は、複数カスケード接続されるシフトレジスタユニット１０を含み、そのうちのいずれか１つ又は複数のシフトレジスタユニット１０として、本開示の実施例により提供されるシフトレジスタユニット１０の構成又はその変形を採用してもよい。なお、図６には、ゲート駆動回路２０の最初の４段のシフトレジスタユニット（Ａ１、Ａ２、Ａ３及びＡ４）のみが概略的に示されているが、本開示の実施例は、これを含むがこれに限られない。

例えば、図６に示すように、各シフトレジスタユニット１０における第２の信号出力端ＯＵＴ２は、それぞれ表示パネルにおける異なる行のサブ画素ユニットに接続されて、サブ画素ユニットにおける走査トランジスタ又は感知トランジスタを駆動することができる。例えば、Ａ１、Ａ２、Ａ３及びＡ４は、それぞれ表示パネルの第１行、第２行、第３行及び第４行のサブ画素ユニットを駆動することができる。

図６に示すように、当該ゲート駆動回路２０は、第１のサブクロック信号線ＣＬＫ＿１と、第２のサブクロック信号線ＣＬＫ＿２と、第３のサブクロック信号線ＣＬＫ＿３と、第４のサブクロック信号線ＣＬＫ＿４と、第５のサブクロック信号線ＣＬＫ＿５と、第６のサブクロック信号線ＣＬＫ＿６とをさらに含む。

第２ｎ−１段のシフトレジスタユニットは、第１のサブクロック信号線ＣＬＫ＿１に接続されて第１のサブクロック信号線ＣＬＫ＿１上のクロック信号（第２のクロック信号ＣＬＫＢ）を受信し、当該クロック信号を第２ｎ−１段のシフトレジスタユニットの出力信号として出力し、第２ｎ段のシフトレジスタユニットは、第２のサブクロック信号線ＣＬＫ＿２に接続されて第２のサブクロック信号線ＣＬＫ＿２上のクロック信号（第２のクロック信号ＣＬＫＢ）を受信し、当該クロック信号を第２ｎ段のシフトレジスタユニットの出力信号として出力し、各段のシフトレジスタユニットは、第３のサブクロック信号線ＣＬＫ＿３に接続されて第１のクロック信号ＣＬＫＡを受信し、各段のシフトレジスタユニットは、第４のサブクロック信号線ＣＬＫ＿４に接続されてグローバルリセット信号ＴＲＳＴを受信し、各段のシフトレジスタユニットは、第５のサブクロック信号線ＣＬＫ＿５に接続されて第１の選択制御信号ＯＥを受信し、各段のシフトレジスタユニットは、第６のサブクロック信号線ＣＬＫ＿６に接続されて第２の選択制御信号ＯＥ―を受信し、ｎが０より大きい整数である。

なお、一部の実施例において、第６のサブクロック信号線ＣＬＫ＿６を設けなくてもよい。第５のサブクロック信号線ＣＬＫ＿５により提供される第１の選択制御信号ＯＥが１つの位相反転器を介して各段のシフトレジスタユニット１０に提供されるようにする。

図６に示すように、各段のシフトレジスタユニットは、前段のシフトレジスタユニットの第１の信号出力端ＯＵＴ１に接続されて前段のシフトレジスタユニットの出力信号を受信し、当該出力信号を第２の入力信号ＳＴＵ２とし、各段のシフトレジスタユニットは、後段のシフトレジスタユニットの第１の出力信号端ＯＵＴ１に接続されて後段のシフトレジスタユニットの出力信号を受信し、当該出力信号を表示リセット信号ＳＴＤとする。

なお、図６に示されるカスケード接続関係は、一例にすぎず、本開示の説明に基づいて、実際の状況に応じて他のカスケード接続方式を採用してもよい。例えば、採用されるクロック信号が異なる際に、各段のシフトレジスタユニット間のカスケード接続関係もそれに応じて変化する必要がある。

図７は、図６に示すゲート駆動回路２０作動時の信号タイミングチャートを示している。図７では、Ｈ＜１＞及びＨ＜５＞は、それぞれゲート駆動回路２０における第１段及び第５段のシフトレジスタユニットにおける第１のノードＨを示し、Ｑ＜１＞及びＱ＜５＞は、それぞれゲート駆動回路２０における第１段及び第５段のシフトレジスタユニットにおける第２のノードＱを示す。ＯＵＴ２＜１＞、ＯＵＴ２＜２＞、ＯＵＴ２＜５＞及びＯＵＴ２＜６＞は、それぞれゲート駆動回路２０における第１段、第２段、第５段及び第６段のシフトレジスタユニットにおける第２のクロック信号端ＯＵＴ２から出力される信号を示す。なお、本実施例では、例えば、各段のシフトレジスタユニット１０の第１の信号出力端ＯＵＴ１と第２の信号出力端ＯＵＴ２から出力される信号が同じであるので、図７では、第１段、第２段、第５段及び第６段のシフトレジスタユニットにおける第１のクロック信号端ＯＵＴ１から出力される信号が示されていない。

１Ｆは、第１のフレームを示し、ＤＳは、第１のフレームにおける表示期間を示し、ＢＬは、第１のフレームにおけるブランキング期間を示す。なお、図７におけるＳＴＵは、第１段のシフトレジスタユニットの受信した第２の入力信号を示し、ＳＴＤは、最後の１段のシフトレジスタユニットの受信した表示リセット信号を示す。

なお、図７では、第４の電圧ＶＤＤ＿Ａをローレベルとし、第５の電圧ＶＤＤ＿Ｂをハイレベルとすることを例示しているが、本開示の実施例は、これに限られない。図７に示される信号タイミングチャートにおける信号レベルは、概略的なものであり、実のレベル値を示すものではない。

以下は、図７における信号タイミングチャートを参照して図６に示されるゲート駆動回路２０の作動原理について説明する。例えば、図７に示されるゲート駆動回路２０におけるシフトレジスタユニットとして、図４に示されるシフトレジスタユニットを採用してもよい。

第１のフレーム１Ｆの開始前に、第４のサブクロック信号線ＣＬＫ＿４からハイレベルが提供される。各段のシフトレジスタユニットが、第４のサブクロック信号線ＣＬＫ＿４に接続されてグローバルリセット信号ＴＲＳＴを受信するので、ハイレベルのグローバルリセット信号ＴＲＳＴは、第１７のトランジスタＭ１７及び第１８のトランジスタＭ１８をオンにし、各段のシフトレジスタユニットにおける第１のノードＨ及び第２のノードＱをリセットすることができる。

第５の電圧ＶＤＤ＿Ｂがハイレベルであるので、第１１のトランジスタＭ１１がオンになり、第３のノードＱＢがハイレベルに充電される。第３のノードＱＢのハイレベルは、第１３のトランジスタＭ１３をオンにし、第２のノードＱのレベルをさらにプルダウンする。

第１のフレーム１Ｆの表示期間ＤＳでは、ゲート駆動回路２０の作動プロセスについて以下に説明する。

第１の段階Ｐ１では、第１段のシフトレジスタユニットに提供される第２の入力信号（ＳＴＵ）がハイレベルであるので、第１段のシフトレジスタユニットにおける第２のトランジスタＭ２がオンになり、ハイレベルの第１の電圧ＶＤＤが第２のノードＱ＜１＞を充電して、第２のノードＱ＜１＞のレベルをハイレベルに変化させ、第２のキャパシタＣ２に維持させる。それとともに、第１の段階Ｐ１では、第３のサブクロック信号線ＣＬＫ＿３から提供される第１のクロック信号ＣＬＫＡがハイレベルであるので、第１段のシフトレジスタユニットにおける第１のトランジスタＭ１がオンになり、ハイレベルの第１のクロック信号ＣＬＫＡが第１のノードＨ＜１＞を充電して、第１のノードＨ＜１＞のレベルをハイレベルに変化させ、第１のキャパシタＣ１に維持させる。

第３のトランジスタＭ３は、第１のノードＨ＜１＞のハイレベルの制御でオンになり、且つ第４のトランジスタＭ４及び第５のトランジスタＭ５は、第２のノードＱ＜１＞のハイレベルの制御でオンになるが、この場合、第１段のシフトレジスタユニットの受信した第２のクロック信号ＣＬＫＢ（第１のサブクロック信号線ＣＬＫ＿１により提供される）がローレベルであるので、第１段のシフトレジスタユニットの第２の出力端ＯＵＴ２＜１＞は、当該ローレベル信号を出力する。

第２の段階Ｐ２では、第１のキャパシタＣ１及び第２のキャパシタＣ２の維持作用のため、第３のトランジスタＭ３、第４のトランジスタＭ４及び第５のトランジスタＭ５がオン状態に維持されると同時に、第１段のシフトレジスタユニットの受信した第２のクロック信号ＣＬＫＢがハイレベルになり、第１段のシフトレジスタユニットの第２の出力端ＯＵＴ２＜１＞は、当該ハイレベル信号を出力する。なお、図７には示されないが、第２の段階Ｐ２では、第１段のシフトレジスタユニットの第１の信号出力端も、当該ハイレベル信号を出力する。例えば、第１段のシフトレジスタユニットの第１の信号出力端から出力されるハイレベル信号は、第２の入力信号ＳＴＵ２として第２の段のシフトレジスタユニットに提供されて、１水平ラインずつの走査表示を実現し、第１段のシフトレジスタユニットの第２の出力端ＯＵＴ２＜１＞から出力されるハイレベル信号は、表示を行うよう表示パネルにおける１行のサブ画素ユニットを駆動するために用いられる。それとともに、この段階では、第２のノードＱ＜１＞のレベルは、第２のキャパシタＣ２のブートストラップ作用でさらに上昇する。

第３の段階Ｐ３では、第１段のシフトレジスタユニットの受信した第２のクロック信号ＣＬＫＢがローレベルになるので、第１段のシフトレジスタユニットの第２の出力端ＯＵＴ２＜１＞は、当該ローレベル信号を出力する。同時に、第３の段階Ｐ３では、第２の段のシフトレジスタユニットの第１の信号出力端から出力される信号（第２の信号出力端ＯＵＴ２＜２＞と同じである）がハイレベルであるので、第１段のシフトレジスタユニットの受信した表示リセット信号ＳＴＤがハイレベルである。なお、第６のサブクロック信号線ＣＬＫ＿６から提供される第２の選択制御信号ＯＥ―もハイレベルであり、第８のトランジスタＭ８及び第９のトランジスタＭ９がオンになり、ローレベルの第３の電圧ＶＧＬ２は、第２のノードＱ＜１＞のレベルをプルダウンリセットするので、第２のノードＱ＜１＞のレベルがローレベルになる。

第２のノードＱ＜１＞のレベルがローレベルであるので、第１２のトランジスタＭ１２がオフになる。第１１のトランジスタＭ１１は、第３のノードＱＢを充電して第３のノードＱＢのレベルを上昇させることができる。第３のノードＱＢは、ハイレベルであるので、第１３のトランジスタＭ１３、第１４のトランジスタＭ１４及び第１５のトランジスタＭ１５がオンになるよう制御することができ、第２のノードＱ＜１＞、第１の信号出力端及び第２の信号出力端ＯＵＴ２＜１＞のレベルをさらにプルダウンリセットすることができ、ノイズ低減機能を実現する。

第１段のシフトレジスタユニットは、表示パネルにおける第１行のサブ画素を駆動して表示を完成させた後、以下同様、第２段、第３段などのシフトレジスタユニットは、１水平ラインずつ表示パネルにおけるサブ画素ユニットを駆動し、１フレームの表示駆動を完成させる。これで、第１のフレーム１Ｆの表示期間ＤＳが終了する。

例えば、第１のフレーム１Ｆで第５行のサブ画素ユニットを補償する必要がある場合、第１のフレーム１Ｆの表示期間ＤＳで第５段のシフトレジスタユニットに対して以下の動作を行う。

第４の段階Ｐ４では、第５段のシフトレジスタユニットにおける第２の入力回路は、第２のノードＱ＜５＞を充電し、第５の段階Ｐ５では、第５段のシフトレジスタユニットの出力回路は、駆動信号を出力する。なお、第４の段階Ｐ４及び第５の段階Ｐ５は、それぞれ第１の段階Ｐ１及び第２の段階Ｐ２の作動プロセスと同様であるため、ここでは詳しく説明しない。

第６の段階Ｐ６では、第５のサブクロック信号線ＣＬＫ＿５から提供される第１の選択制御信号ＯＥがハイレベルになり、同時に第６の段階Ｐ６では、第５段のシフトレジスタユニットの受信した表示リセット信号（第６段のシフトレジスタユニットの第１の信号出力端から出力される信号と同じである）がハイレベルであるので、第６のトランジスタＭ６及び第７のトランジスタＭ７がオンになり、ローレベルの第２の電圧ＶＧＬ１は、第１のノードＨ＜５＞のレベルをプルダウンリセットし、第１のノードＨ＜５＞のレベルがローレベルになる。

同時に第６の段階Ｐ６では、第５段のシフトレジスタユニットの受信した表示リセット信号がハイレベルであり、第８のトランジスタがオンになるが、第２の選択制御信号ＯＥ―がローレベルであるので、第９のトランジスタＭ９がオフになる。そのため、第２の選択リセット回路は、第２のノードＱ＜５＞のレベルをプルダウンリセットしない。しかし、この段階で第１の信号出力端から出力される信号がローレベルであり、第２のキャパシタＣ２のブートストラップ作用のため、第２のノードＱ＜５＞のレベルが一定の幅低下するが、依然としてハイレベルに維持され、例えば、当該ハイレベルは、第１のフレーム１Ｆのブランキング期間ＢＬまで維持される。

第６の段階Ｐ６では、第２のノードＱ＜５＞のレベルがローレベルまで下げられることはなく、第２のノードＱ＜５＞のハイレベルがずっとブランキング期間ＢＬまで維持されるので、第１のノードＨ＜５＞のレベルが下げられるよう第１のノードＨ＜５＞をリセットして、第５段のシフトレジスタユニットが表示期間ＤＳの後続の期間で駆動信号を出力することを回避することができる。

例えば、第１のフレーム１Ｆで第５行のサブ画素ユニットを補償する必要がある場合、第１のフレーム１Ｆのブランキング期間ＢＬで第５段のシフトレジスタユニットに対して以下の動作をさらに行う。

第７の段階Ｐ７では、第３のサブクロック信号線ＣＬＫ＿３から提供される第１のクロック信号ＣＬＫＡがハイレベルになり、第１のトランジスタＭ１がオンになり、ハイレベルの第１のクロック信号ＣＬＫＡは、第１のノードＨ＜５＞を充電して、第１のノードＨ＜５＞のレベルをハイレベルに変化させ、第１のキャパシタＣ１に維持させる。

第８の段階Ｐ８では、第５段のシフトレジスタユニットの受信した第２のクロック信号ＣＬＫＢ（第１のサブクロック信号線ＣＬＫ＿１により提供される）がハイレベルになり、第２のノードＱ＜５＞のレベルは、第２のキャパシタＣ２のブートストラップ作用のため、さらに上昇する。第１のノードＨ＜５＞のレベル及び第２のノードＱ＜５＞のレベルのいずれもハイレベルであるので、第３のトランジスタＭ３、第４のトランジスタＭ４及び第５のトランジスタＭ５がオンになり、ハイレベルの第２のクロック信号ＣＬＫＢが第１の信号出力端及び第２の信号出力端ＯＵＴ２＜５＞に出力され得る。例えば、第２の信号出力端ＯＵＴ２＜５＞から出力されるハイレベル信号は、表示パネルにおける第５行のサブ画素ユニットの駆動に用いて、外部補償を実現することができる。

第９の段階Ｐ９では、第５段のシフトレジスタユニットの受信した第２のクロック信号ＣＬＫＢがハイレベルからローレベルになり、第２のキャパシタＣ２のブートストラップ作用のため、第２のノードＱ＜５＞のレベルは、一定の幅低下する。

第１０の段階Ｐ１０では、第４のサブクロック信号線ＣＬＫ＿４から提供されるグローバルリセット信号ＴＲＳＴがハイレベルであるので、各段のシフトレジスタユニットにおける第１７のトランジスタＭ１７及び第１８のトランジスタＭ１８がオンになり、各段のシフトレジスタユニットにおける第１のノードＨのレベル及び第２のノードＱのレベルをプルダウンリセットして、ゲート駆動回路２０のグローバルリセットを実現することができる。

これで、第１のフレームの駆動タイミングが終了する。後続の第２のフレーム、第３のフレームなどのさらに多くの段階におけるゲート駆動回路の駆動は、上記説明を参照してもよく、ここでは詳しく説明しない。

なお、ランダム補償の作動原理の以上の説明において、第１のフレームのブランキング期間で表示パネルの第５行のサブ画素ユニットに対応する駆動信号を出力することを例に挙げて説明したが、本開示は、これについて限定しない。例えば、あるフレームのブランキング期間で表示パネルの第ｎ行のサブ画素ユニットに対応する駆動信号を出力する必要がある場合（ｎが０より大きい整数である）、以下の動作を行うことができる。

例えば、当該フレームの表示期間において、第ｎ段のシフトレジスタユニットの受信した表示リセットＳＴＤがハイレベルである場合、受信される第１の選択制御信号ＯＥもハイレベルであり、第ｎ段のシフトレジスタユニットの第１のノードＨのレベルがローレベルに下げられる。それとともに、受信される第２の選択制御信号ＯＥ―がローレベルであり、第ｎ段のシフトレジスタユニットの第２のノードＱのレベルがローレベルまでプルダウンされず、第ｎ段のシフトレジスタユニットの第２のノードＱのハイレベルは、ずっと当該フレームのブランキング期間まで維持されるよう保証する。表示期間において、第ｎ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける第２のノードＱは、正常にリセットされる。

当該フレームのブランキング期間において、まず、第ｎ段のシフトレジスタユニットにおける第１のノードＨを充電して第１のノードＨのレベルを上昇させ、その後、駆動信号を出力する必要がある場合、ハイレベルの第２のクロック信号ＣＬＫＢを提供し、オンになる出力回路３００は、当該第２のクロック信号ＣＬＫＢを出力信号として第１の信号出力端ＯＵＴ１及び第２の信号出力端ＯＵＴ２に出力する。第２の信号出力端ＯＵＴ２から出力される信号は、例えば、外部補償を行うよう表示パネルにおける１行のサブ画素ユニットを駆動することができる。

本開示の実施例により提供されるゲート駆動回路２０は、１水平ラインずつの順次補償（例えば、シャットダウン検出で１水平ラインずつの順次補償を行う必要がある）を兼ねる前提で、ランダム補償をさらに実現することができ、１水平ラインずつの順次補償がもたらす走査線及び表示輝度のばらつきなどの表示不良問題を回避することができる。

本開示の少なくとも一実施例では、表示装置１がさらに提供される。図８に示すように、当該表示装置１は、本開示の実施例により提供されるゲート駆動回路２０を含む。当該表示装置１は、表示パネル４０をさらに含み、表示パネル４０は、複数のサブ画素ユニット４１０から構成されるアレイを含む。例えば、当該表示装置１は、データ駆動回路３０をさらに含んでもよい。データ駆動回路３０は、データ信号を画素アレイに提供するために用いられ、ゲート駆動回路２０は、駆動信号を画素アレイに提供するために用いられ、例えば、当該駆動信号は、サブ画素ユニット４１０における走査トランジスタ及び感知トランジスタを駆動することができる。データ駆動回路３０は、データ線ＤＬを介してサブ画素ユニット４１０に電気的に接続され、ゲート駆動回路２０は、ゲート線ＧＬを介してサブ画素ユニット４１０に電気的に接続される。

なお、本実施例における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット、ノート型パソコン、デジタルフォトフレーム、ナビゲーターなど表示機能を有するいかなる製品又は部材であってもよい。

本開示の実施例により提供される表示装置１の技術的効果は、上記実施例におけるゲート駆動回路２０に関する説明を参照することができ、ここでは詳しく説明しない。

本開示の少なくとも一実施例では、本開示の実施例により提供されるシフトレジスタユニット１０の駆動に適用可能な駆動方法がさらに提供される。複数の当該シフトレジスタユニット１０は、カスケード接続されて本開示の一実施例のゲート駆動回路２０を構成することができ、当該ゲート駆動回路２０は、少なくとも１フレームの画面を表示するよう表示パネルを駆動するために用いられる。

当該駆動方法は、１フレーム用の表示期間ＤＳ及びブランキング期間ＢＬを含む。図９に示すように、当該駆動方法は、以下の動作ステップを含む。

ステップＳ１００：表示期間ＤＳにおいて、第１の入力回路１００が第１の入力信号ＳＴＵ１に応答して、第１のノードＨを充電し、第２の入力回路２００が第２の入力信号ＳＴＵ２に応答して、第２のノードＱを充電し、出力回路３００が第１のノードＨのレベル及び第２のノードＱのレベルの協同制御で、出力信号を出力端ＯＰに出力するようにさせる。

ステップＳ２００：ブランキング期間ＢＬにおいて、第１の入力回路１００が第１の入力信号ＳＴＵ１に応答して、第１のノードＨを充電し、出力回路３００が第１のノードＨのレベル及び第２のノードＱのレベルの協同制御で、出力信号を出力端ＯＰに出力するようにさせる。

本開示の一部の実施例では、本開示の実施例により提供されるゲート駆動回路２０に適用可能なもう１つの駆動方法がさらに提供される。当該ゲート駆動回路２０は、少なくとも１フレームの画面を表示するよう表示パネルを駆動するために用いられる。

当該駆動方法は、１フレーム用の表示期間ＤＳ及びブランキング期間ＢＬを含み、各段のシフトレジスタユニット１０が第１の選択リセット回路４００と第２の選択リセット回路５００とを含む場合、図１０に示すように、当該駆動方法は、以下の動作ステップを含む。

ステップＳ３００：表示期間ＤＳにおいて、第ｍ段のシフトレジスタユニットにおける第１の選択リセット回路４００が第１の選択制御信号ＯＥ及び表示リセット信号ＳＴＤに応答して、第ｍ段のシフトレジスタユニットにおける第１のノードＨをリセットし、第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける第２の選択リセット回路５００が第２の選択制御信号ＯＥ―及び表示リセット信号ＳＴＤに応答して、第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける第２のノードＱをリセットするようにさせる。

ステップＳ４００：ブランキング期間ＢＬにおいて、第ｍ段のシフトレジスタユニットにおける第１の入力回路１００が第１の入力信号ＳＴＵ１に応答して、第ｍ段のシフトレジスタユニットにおける第１のノードＨを充電するようにさせる。ｍが０より大きい整数である。

なお、本開示の実施例により提供される駆動方法に関する詳細な説明及び技術的効果は、本開示の実施例におけるシフトレジスタユニット１０及びゲート駆動回路２０の作動原理についての説明を参照することができる。ここでは詳しく説明しない。

以上、本開示の具体的な実施形態にすぎないが、本開示の保護範囲は、これに限られない。本開示の保護範囲は、特許請求の範囲に準ずるべきである。

20 ゲート駆動回路
30 データ駆動回路
100 第１の入力回路
200 第２の入力回路
300 出力回路
400 第１の選択リセット回路
500 第２の選択リセット回路
600 第１の制御回路
700 第１のリセット回路
800 第２の制御回路
900 第２のリセット回路
1000 第３のリセット回路

Claims (20)

1. 第１の入力回路と、第２の入力回路と、出力回路とを含み、
   前記第１の入力回路は、第１の入力信号に応答して第１のノードを充電することで前記第１のノードのレベルを制御するように構成され、
   前記第２の入力回路は、第２の入力信号に応答して第２のノードを充電することで前記第２のノードのレベルを制御するように構成され、
   前記出力回路は、前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、出力信号を出力端に出力するように構成される、シフトレジスタユニット。
2. 第１の選択リセット回路と、第２の選択リセット回路とをさらに含み、
   前記第１の選択リセット回路は、前記第１のノードに接続され、第１の選択制御信号及び表示リセット信号に応答して前記第１のノードをリセットするように構成され、
   前記第２の選択リセット回路は、前記第２のノードに接続され、第２の選択制御信号及び前記表示リセット信号に応答して前記第２のノードをリセットするように構成され、
   前記第１の選択制御信号と前記第２の選択制御信号とは、互いの反転信号である、請求項１に記載のシフトレジスタユニット。
3. 前記第１の入力回路は、前記第１のノードに接続され、前記第１の入力回路は、第１のクロック信号を前記第１の入力信号として受信し、且つ前記第１のクロック信号の制御で前記第１のクロック信号を利用して前記第１のノードを充電するように構成される、請求項１又は２に記載のシフトレジスタユニット。
4. 前記第２の入力回路は、前記第２のノードに接続され、前記第２の入力回路は、前記第２の入力信号及び第１の電圧を受信し、且つ前記第２の入力信号の制御で前記第１の電圧を利用して前記第２のノードを充電するように構成される、請求項１〜３のいずれか一項に記載のシフトレジスタユニット。
5. 前記出力回路は、前記第１のノード及び前記第２のノードに接続され、前記出力回路は、第２のクロック信号を受信し、且つ前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で前記第２のクロック信号を前記出力信号として前記出力端に出力するように構成される、請求項１〜４のいずれか一項に記載のシフトレジスタユニット。
6. 前記第１の選択リセット回路は、第２の電圧を受信し、且つ前記第１の選択制御信号及び前記表示リセット信号の制御で前記第２の電圧を利用して前記第１のノードをリセットするように構成され、
   前記第２の選択リセット回路は、第３の電圧を受信し、且つ前記第２の選択制御信号及び前記表示リセット信号の制御で前記第３の電圧を利用して前記第２のノードをリセットするように構成される、請求項２に記載のシフトレジスタユニット。
7. 前記第１の入力回路は、第１のトランジスタと第１のキャパシタとを含み、
   前記第１のトランジスタのゲートは、第１の極に接続され、且つ前記第１のクロック信号を受信するように構成され、前記第１のトランジスタの第２の極は、前記第１のノードに接続され、
   前記第１のキャパシタの第１の極は、前記第１のノードに接続され、前記第１のキャパシタの第２の極は、第２の電圧を受信するように構成される、請求項３に記載のシフトレジスタユニット。
8. 前記第２の入力回路は、第２のトランジスタを含み、
   前記第２のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第２のトランジスタの第１の極は、前記第１の電圧を受信するように構成され、前記第２のトランジスタの第２の極は、前記第２のノードに接続される、請求項４に記載のシフトレジスタユニット。
9. 前記出力端は、第１の信号出力端と、第２の信号出力端とを含み、前記第１の信号出力端と前記第２の信号出力端とは、前記出力信号を出力するように構成され、前記出力回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタとを含み、
   前記第３のトランジスタのゲートは、前記第１のノードに接続され、前記第３のトランジスタの第１の極は、前記第２のクロック信号を受信するように構成され、前記第３のトランジスタの第２の極は、前記第４のトランジスタの第１の極に接続され、
   前記第４のトランジスタのゲートは、前記第２のノードに接続され、前記第４のトランジスタの第２の極は、前記第１の信号出力端に接続され、
   前記第５のトランジスタのゲートは、前記第２のノードに接続され、前記第５のトランジスタの第１の極は、前記第３のトランジスタの第２の極に接続され、前記第５のトランジスタの第２の極は、前記第２の信号出力端に接続され、
   前記第２のキャパシタの第１の極は、前記第２のノードに接続され、前記第２のキャパシタの第２の極は、前記第１の信号出力端に接続される、請求項５に記載のシフトレジスタユニット。
10. 前記出力端は、第３の信号出力端をさらに含み、前記出力回路は、第１９のトランジスタと、第２０のトランジスタをさらに含み、
    前記第１９のトランジスタのゲートは、前記第１のノードに接続され、前記第１９のトランジスタの第１の極は、第３のクロック信号を受信するように構成され、前記第１９のトランジスタの第２の極は、前記第２０のトランジスタの第１の極に接続され、
    前記第２０のトランジスタのゲートは、前記第２のノードに接続され、前記第２０のトランジスタの第２の極は、前記第３の信号出力端に接続される、請求項９に記載のシフトレジスタユニット。
11. 前記第１の選択リセット回路は、第６のトランジスタと、第７のトランジスタとを含み、
    前記第６のトランジスタのゲートは、前記第１の選択制御信号を受信するように構成され、前記第６のトランジスタの第１の極は、前記第１のノードに接続され、前記第６のトランジスタの第２の極は、前記第７のトランジスタの第１の極に接続され、
    前記第７のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第７のトランジスタの第２の極は、前記第２の電圧を受信するように構成される、請求項６に記載のシフトレジスタユニット。
12. 前記第２の選択リセット回路は、第８のトランジスタと、第９のトランジスタとを含み、
    前記第８のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第８のトランジスタの第１の極は、前記第２のノードに接続され、前記第８のトランジスタの第２の極は、前記第９のトランジスタの第１の極に接続され、
    前記第９のトランジスタのゲートは、前記第２の選択制御信号を受信するように構成され、前記第９のトランジスタの第２の極は、前記第３の電圧を受信するように構成される、請求項６又は１１に記載のシフトレジスタユニット。
13. 第２のリセット回路をさらに含み、
    前記第２のリセット回路は、グローバルリセット信号に応答して前記第１のノードをリセットするように構成される、請求項２、６、１１、１２のうちいずれか一項に記載のシフトレジスタユニット。
14. 前記第２のリセット回路は、第１７のトランジスタを含み、
    前記第１７のトランジスタのゲートは、前記グローバルリセット信号を受信するように構成され、前記第１７のトランジスタの第１の極は、前記第１のノードに接続され、前記第１７のトランジスタの第２の極は、第８の電圧を受信するように構成される、請求項１３に記載のシフトレジスタユニット。
15. 前記第１の入力回路は、第１のトランジスタと、第１のキャパシタとを含み、前記第１のトランジスタのゲートは、第１の極に接続され、且つ第１のクロック信号を受信するように構成され、前記第１のトランジスタの第２の極は、前記第１のノードに接続され、前記第１のキャパシタの第１の極は、前記第１のノードに接続され、前記第１のキャパシタの第２の極は、第２の電圧を受信するように構成され、
    前記第２の入力回路は、第２のトランジスタを含み、前記第２のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第２のトランジスタの第１の極は、第１の電圧を受信するように構成され、前記第２のトランジスタの第２の極は、前記第２のノードに接続され、
    前記出力端は、第１の信号出力端と、第２の信号出力端とを含み、前記第１の信号出力端及び前記第２の信号出力端は、前記出力信号を出力するように構成され、前記出力回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第２のキャパシタとを含み、
    前記第３のトランジスタのゲートは、前記第１のノードに接続され、前記第３のトランジスタの第１の極は、第２のクロック信号を受信するように構成され、前記第３のトランジスタの第２の極は、前記第４のトランジスタの第１の極に接続され、前記第４のトランジスタのゲートは、前記第２のノードに接続され、前記第４のトランジスタの第２の極は、前記第１の信号出力端に接続され、前記第５のトランジスタのゲートは、前記第２のノードに接続され、前記第５のトランジスタの第１の極は、前記第３のトランジスタの第２の極に接続され、前記第５のトランジスタの第２の極は、前記第２の信号出力端に接続され、前記第２のキャパシタの第１の極は、前記第２のノードに接続され、前記第２のキャパシタの第２の極は、前記第１の信号出力端に接続され、
    前記第１の選択リセット回路は、第６のトランジスタと、第７のトランジスタとを含み、前記第６のトランジスタのゲートは、前記第１の選択制御信号を受信するように構成され、前記第６のトランジスタの第１の極は、前記第１のノードに接続され、前記第６のトランジスタの第２の極は、前記第７のトランジスタの第１の極に接続され、前記第７のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第７のトランジスタの第２の極は、前記第２の電圧を受信するように構成され、
    前記第２の選択リセット回路は、第８のトランジスタと、第９のトランジスタとを含み、前記第８のトランジスタのゲートは、前記表示リセット信号を受信するように構成され、前記第８のトランジスタの第１の極は、前記第２のノードに接続され、前記第８のトランジスタの第２の極は、前記第９のトランジスタの第１の極に接続され、前記第９のトランジスタのゲートは、前記第２の選択制御信号を受信するように構成され、前記第９のトランジスタの第２の極は、第３の電圧を受信するように構成され、
    前記シフトレジスタユニットは、第１０のトランジスタと、第１１のトランジスタと、第１２のトランジスタと、第１３のトランジスタと、第１４のトランジスタと、第１５のトランジスタと、第１６のトランジスタと、第１７のトランジスタと、第１８のトランジスタとをさらに含み、
    前記第１０のトランジスタのゲートは、第１の極に接続され、且つ第４の電圧を受信するように構成され、前記第１０のトランジスタの第２の極は、第３のノードに接続され、前記第１１のトランジスタのゲートは、第１の極に接続され、且つ第５の電圧を受信するように構成され、前記第１１のトランジスタの第２の極は、前記第３のノードに接続され、前記第１２のトランジスタのゲートは、前記第２のノードに接続され、前記第１２のトランジスタの第１の極は、前記第３のノードに接続され、前記第１２のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、
    前記第１６のトランジスタのゲートは、前記第２の入力信号を受信するように構成され、前記第１６のトランジスタの第１の極は、前記第３のノードに接続され、前記第１６のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、
    前記第１３のトランジスタのゲートは、前記第３のノードに接続され、前記第１３のトランジスタの第１の極は、前記第２のノードに接続され、前記第１３のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１４のトランジスタのゲートは、前記第３のノードに接続され、前記第１４のトランジスタの第１の極は、前記第１の信号出力端に接続され、前記第１４のトランジスタの第２の極は、前記第３の電圧を受信するように構成され、前記第１５のトランジスタのゲートは、前記第３のノードに接続され、前記第１５のトランジスタの第１の極は、前記第２の信号出力端に接続され、前記第１５のトランジスタの第２の極は、第６の電圧を受信するように構成され、
    前記第１７のトランジスタのゲートは、グローバルリセット信号を受信するように構成され、前記第１７のトランジスタの第１の極は、前記第１のノードに接続され、前記第１７のトランジスタの第２の極は、第８の電圧を受信するように構成され、前記第１８のトランジスタのゲートは、前記グローバルリセット信号を受信するように構成され、前記第１８のトランジスタの第１の極は、前記第２のノードに接続され、前記第１８のトランジスタの第２の極は、前記第３の電圧を受信するように構成される、請求項２に記載のシフトレジスタユニット。
16. 複数カスケード接続される、請求項１〜１５のいずれか一項に記載のシフトレジスタユニットを含む、ゲート駆動回路。
17. 第１のサブクロック信号線と、第２のサブクロック信号線をさらに含み、
    第２ｎ−１段のシフトレジスタユニットの出力回路は、前記第１のサブクロック信号線に接続されて前記第１のサブクロック信号線上のクロック信号を受信し、前記第１のサブクロック信号線上のクロック信号を前記第２ｎ−１段のシフトレジスタユニットの出力信号として出力し、
    第２ｎ段のシフトレジスタユニットの出力回路は、前記第２のサブクロック信号線に接続されて前記第２のサブクロック信号線上のクロック信号を受信し、前記第２のサブクロック信号線上のクロック信号を前記第２ｎ段のシフトレジスタユニットの出力信号として出力する、請求項１６に記載のゲート駆動回路。
18. 複数カスケード接続される、請求項２、６、１１〜１５のいずれか一項に記載のシフトレジスタユニットと、第５のサブクロック信号線と、第６のサブクロック信号線とを含み、
    各段のシフトレジスタユニットは、前記第５のサブクロック信号線に接続されて前記第１の選択制御信号を受信し、
    各段のシフトレジスタユニットは、前記第６のサブクロック信号線に接続されて前記第２の選択制御信号を受信する、ゲート駆動回路。
19. １フレーム用の表示期間及びブランキング期間を含む請求項１〜１５のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
    前記表示期間において、
    前記第１の入力回路が前記第１の入力信号に応答して前記第１のノードを充電し、
    前記第２の入力回路が前記第２の入力信号に応答して前記第２のノードを充電し、
    前記出力回路が前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、前記出力信号を前記出力端に出力するようにさせ、
    前記ブランキング期間において、
    前記第１の入力回路が前記第１の入力信号に応答して前記第１のノードを充電し、
    前記出力回路が前記第１のノードのレベル及び前記第２のノードのレベルの協同制御で、前記出力信号を前記出力端に出力するようにさせる、駆動方法。
20. １フレーム用の表示期間及びブランキング期間を含む請求項１６〜１８のいずれか一項に記載のゲート駆動回路の駆動方法であって、
    各段のシフトレジスタユニットが第１の選択リセット回路と第２の選択リセット回路とを含む場合、前記駆動方法は、
    前記表示期間において、
    第ｍ段のシフトレジスタユニットにおける前記第１の選択リセット回路が第１の選択制御信号及び表示リセット信号に応答して、前記第ｍ段のシフトレジスタユニットにおける第１のノードをリセットし、
    前記第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける前記第２の選択リセット回路が第２の選択制御信号及び表示リセット信号に応答して、前記第ｍ段のシフトレジスタユニット以外の他の段のシフトレジスタユニットにおける第２のノードをリセットするようにさせるステップと、
    前記ブランキング期間において、
    前記第ｍ段のシフトレジスタユニットにおける前記第１の入力回路が前記第１の入力信号に応答して、前記第ｍ段のシフトレジスタユニットにおける第１のノードを充電するようにさせるステップと、を含み、
    ｍが０より大きい整数である、駆動方法。

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