JP7366929B2 - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

Description

本開示の実施例はシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。

表示分野、特にＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示パネルにおいて、ゲート駆動回路は現在一般的にゲート駆動チップ（ＧＡＴＥＩＣ）に集積されている。ＩＣの設計では、チップの面積がチップコストに影響する主な要素であるため、どのようにチップの面積を効果的に減少させるかは当業者が重点的に考慮すべきことである。

現在、ＯＬＥＤのためのゲート駆動回路は一般的に３つのサブ回路、すなわち検出回路、表示回路及びそれらの複合パルスを出力する結合回路（又は、ゲート回路）を組み合わせてなり、このような回路は構造が極めて複雑であるため、表示パネルの高解像度・狭額縁への要件を満たすことができない。

本開示の第１態様に係るシフトレジスタユニットはブランク入力回路、ブランクプルアップ回路、表示入力回路及び出力回路を備える。ブランク入力回路は補償選択制御信号に応答してプルアップ制御ノードを充電し、プルアップ制御ノードのレベルを保持するように構成される。ブランクプルアップ回路はプルアップ制御ノードのレベル及び第１クロック信号の制御下で、第１クロック信号を利用してプルアップノードを充電するように構成される。表示入力回路は表示入力信号に応答してプルアップノードを充電するように構成される。出力回路はプルアップノードのレベル及び複数の出力クロック信号の制御下で、複数の出力クロック信号をそれぞれ複数の出力端子に出力するように構成される。複数の出力端子はシフト信号出力端子及び複数の画素信号出力端子を含む。複数の画素信号出力端子はそれぞれ複数行の画素ユニットに複数の画素信号を出力するように構成される。

本開示の実施例では、ブランク入力回路は第１トランジスタ及び第１キャパシタを備える。補償選択制御信号を受信するように第１トランジスタの制御電極が補償選択制御端子に結合され、第１トランジスタの第１電極がブランク入力信号端子に結合され、第１トランジスタの第２電極がプルアップ制御ノードに結合される。第１キャパシタの第１電極がプルアップ制御ノードに結合され、第１キャパシタの第２電極が第１電圧端子に結合される。

本開示の実施例では、ブランクプルアップ回路は第２トランジスタ及び第３トランジスタを備える。第２トランジスタの制御電極がプルアップ制御ノードに結合され、第１クロック信号を受信するように第２トランジスタの第１電極が第１クロック信号端子に結合され、第２トランジスタの第２電極が第３トランジスタの第１電極に結合される。第１クロック信号を受信するように第３トランジスタの制御電極が第１クロック信号端子に結合され、第３トランジスタの第２電極がプルアップノードに結合される。

本開示の実施例では、シフトレジスタユニットは更にブランクプルアップ保持回路を備える。ブランクプルアップ保持回路はプルアップ制御ノードに結合され、第１クロック信号に応答してプルアップ制御ノードに対してプルアップ保持を行うように構成される。ブランクプルアップ保持回路は第１結合キャパシタを備える。第１クロック信号を受信するように第１結合キャパシタの第１電極が第１クロック信号端子に結合され、第１結合キャパシタの第２電極がプルアップ制御ノードに結合される。

本開示の実施例では、ブランクプルアップ保持回路は更に第２結合キャパシタを備える。第２結合キャパシタの第１電極が第２トランジスタの第２電極に結合され、第２結合キャパシタの第２電極がプルアップ制御ノードに結合される。

本開示の実施例では、表示入力回路は第４トランジスタを備える。表示入力信号を受信するように第４トランジスタの制御電極が表示入力信号端子に結合され、第２電圧を受信するように第４トランジスタの第１電極が第２電圧端子に結合され、第４トランジスタの第２電極がプルアップノードに結合される。

本開示の実施例では、シフト信号出力サブ回路は第５トランジスタを備え、第５トランジスタの制御電極がプルアップノードに結合され、シフトクロック信号を受信するように第５トランジスタの第１電極がシフトクロック信号端子に結合され、第５トランジスタの第２電極がシフト信号出力端子に結合される。複数の画素信号出力サブ回路のうちの１つは第６トランジスタを備え、第６トランジスタの制御電極がプルアップノードに結合され、複数の画素クロック信号のうちの１つを受信するように第６トランジスタの第１電極が複数の画素クロック信号端子のうちの１つに結合され、第６トランジスタの第２電極が複数の画素信号出力端子のうちの１つに結合される。

本開示の実施例では、シフトレジスタユニットは更に第１プルダウン制御回路及びプルダウン回路を備える。第１プルダウン制御回路はプルアップノードのレベルの制御下で、プルダウンノードのレベルを制御するように構成される。プルダウン回路はプルダウンノードのレベルの制御下で、プルアップノード、シフト信号出力端子及び複数の画素信号出力端子に対してプルダウンリセットを行うように構成される。

本開示の実施例では、第１プルダウン制御回路は第７トランジスタ、第８トランジスタ及び第９トランジスタを備える。第７トランジスタの制御電極は第１電極に結合され、第３電圧を受信するように第３電圧端子に結合されるように構成され、第７トランジスタの第２電極がプルダウンノードに結合される。第８トランジスタの制御電極は第１電極に結合され、第４電圧を受信するように第４電圧端子に結合されるように構成され、第８トランジスタの第２電極がプルダウンノードに結合される。第９トランジスタの制御電極がプルアップノードに結合され、第９トランジスタの第１電極がプルダウンノードに結合され、第５電圧を受信するように第９トランジスタの第２電極が第５電圧端子に結合される。

本開示の実施例では、プルダウン回路は第１０トランジスタ、第１１トランジスタ及び第１２トランジスタを備える。第１０トランジスタの制御電極がプルダウンノードに結合され、第１０トランジスタの第１電極がプルアップノードに結合され、第５電圧を受信するように第１０トランジスタの第２電極が第５電圧端子に結合される。第１１トランジスタの制御電極がプルダウンノードに結合され、第１１トランジスタの第１電極がシフト信号出力端子に結合され、第５電圧を受信するように第１１トランジスタの第２電極が第５電圧端子に結合される。第１２トランジスタの制御電極がプルダウンノードに結合され、第１２トランジスタの第１電極が複数の画素信号出力端子のうちの１つに結合され、第５電圧を受信するように第１２トランジスタの第２電極が第５電圧端子に結合される。

本開示の実施例では、シフトレジスタユニットは更に第２プルダウン制御回路及び第３プルダウン制御回路を備える。第２プルダウン制御回路は第１クロック信号に応答してプルダウンノードのレベルを制御するように構成される。第３プルダウン制御回路は表示入力信号に応答してプルダウンノードのレベルを制御するように構成される。

本開示の実施例では、第２プルダウン制御回路は第１３トランジスタを備え、第３プルダウン制御回路は第１４トランジスタを備える。第１クロック信号を受信するように第１３トランジスタの制御電極が第１クロック信号端子に結合され、第１３トランジスタの第１電極がプルダウンノードに結合され、第５電圧を受信するように第１３トランジスタの第２電極が第５電圧端子に結合される。表示入力信号を受信するように第１４トランジスタの制御電極が表示入力信号端子に結合され、第１４トランジスタの第１電極がプルダウンノードに結合され、第５電圧を受信するように第１４トランジスタの第２電極が第５電圧端子に結合される。

本開示の実施例では、第２プルダウン制御回路は第１３トランジスタ及び第１７トランジスタを備え、第３プルダウン制御回路は第１４トランジスタを備える。第１クロック信号を受信するように第１３トランジスタの制御電極が第１クロック信号端子に結合され、第１３トランジスタの第１電極がプルダウンノードに結合され、第１３トランジスタの第２電極が第１７トランジスタの第１電極に結合される。第１７トランジスタの制御電極がプルアップ制御ノードに結合され、第５電圧を受信するように第１７トランジスタの第２電極が第５電圧端子に結合される。前記表示入力信号を受信するように第１４トランジスタの制御電極が表示入力信号端子に結合され、第１４トランジスタの第１電極がプルダウンノードに結合され、第５電圧を受信するように第１４トランジスタの第２電極が第５電圧端子に結合される。

本開示の実施例では、シフトレジスタユニットは更に表示リセット回路及びグローバルリセット回路を備える。表示リセット回路は表示リセット信号に応答してプルアップノードをリセットするように構成される。グローバルリセット信号はグローバルリセット信号に応答してプルアップノードをリセットするように構成される。

本開示の実施例では、表示リセット回路は第１５トランジスタを備え、グローバルリセット回路は第１６トランジスタを備える。表示リセット信号を受信するように第１５トランジスタの制御電極が表示リセット信号端子に結合され、第１５トランジスタの第１電極がプルアップノードに結合され、第５電圧を受信するように第１５トランジスタの第２電極が第５電圧端子に結合される。グローバルリセット信号を受信するように第１６トランジスタの制御電極がグローバルリセット信号端子に結合され、第１６トランジスタの第１電極がプルアップノードに結合され、第５電圧を受信するように第１６トランジスタの第２電極が第５電圧端子に結合される。

本開示の第２態様に係るゲート駆動回路は上記いずれか１項に記載のシフトレジスタユニットを複数備える。

本開示の実施例では、第Ｍレベルのシフトレジスタユニットが第２Ｍ－１行の画素ユニットのための画素信号及び第２Ｍ行の画素ユニットのための画素信号を出力する。第Ｍレベルのシフトレジスタユニットのシフト信号出力端子が第Ｍ＋１レベルのシフトレジスタユニットの表示入力信号端子に結合される。第Ｍレベルのシフトレジスタユニットの表示リセット信号端子が第Ｍ＋２レベルのシフトレジスタユニットのシフト信号出力端子に結合される。Ｍがゼロより大きな整数である。

本開示の第３態様に係る表示装置は上記いずれか１項に記載のゲート駆動回路を備える。

本開示の第４態様に係る上記いずれか１項に記載のシフトレジスタユニットの駆動方法は、１フレームの表示期間で、シフト信号出力端子を介して他のシフトレジスタユニットにシフト信号を出力することと、１フレームの表示期間で、複数の画素信号出力端子を介してそれぞれ複数行の画素ユニットに複数の画素信号を出力することと、を含む。複数の画素信号が複数の表示出力信号を含む。

本開示の実施例では、１フレームの表示期間で、複数行の画素ユニットの表示タイミングに基づき、複数の画素クロック信号がそれぞれ複数の画素信号出力サブ回路に入力される。表示タイミングが複数行の画素ユニットの各行を順に表示する行走査表示タイミングである。１フレームの表示期間で、複数の画素信号出力サブ回路が複数の出力クロック信号の制御下で、複数の出力クロック信号を複数の表示出力信号としてそれぞれ複数の出力端子に出力する。

本開示の実施例では、シフトレジスタユニットの駆動方法は、更に、１フレームの表示期間で、ブランク入力回路が補償選択制御信号に応答してプルアップ制御ノードを充電し、プルアップ制御ノードのレベルを保持することと、１フレームのブランク期間で、ブランクプルアップ回路がプルアップ制御ノードのレベル及び第１クロック信号の制御下で、第１クロック信号を利用してプルアップノードを充電することと、１フレームのブランク期間で、複数の画素信号出力端子のうちの１つが複数行の画素ユニットのうちの１行に画素信号を出力し、画素信号がブランク出力信号を含むことと、を含む。

本開示の実施例では、１フレームのブランク期間で、複数の画素クロック信号のうちの１つが複数の画素信号出力サブ回路のうちの１つに入力される。１フレームのブランク期間で、複数の画素信号出力サブ回路のうちの１つが複数の画素クロック信号のうちの１つの制御下で、複数の出力クロック信号のうちの１つをブランク出力信号として複数の出力端子のうちの１つに出力する。

本開示の実施例の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明し、無論、以下に説明される図面は本開示の実施例の一部のみに関し、本開示を制限するためのものではない。

本開示の実施例に係るシフトレジスタユニットの模式図である。 本開示の実施例に係る他のシフトレジスタユニットの模式図である。 本開示の実施例に係るシフトレジスタユニットの回路図である。 本開示の実施例に係る他のシフトレジスタユニットの回路図である。 本開示の実施例に係る表示入力回路の複数の例を示す図である。 第２トランジスタの第１電極が第２電圧端子に結合される場合のシフトレジスタユニットの回路図である。 本開示の実施例に係る他のシフトレジスタユニットの回路図であり、出力回路３００及び出力回路３００をプルダウンするためのトランジスタを除く他の部分を示す回路図である。 本開示の実施例に係る他のシフトレジスタユニットの回路図であり、出力回路３００及び出力回路３００をプルダウンするためのトランジスタを示す回路図である。 本開示の実施例に係る他のシフトレジスタユニットの回路図であり、出力回路３００及び出力回路３００をプルダウンするためのトランジスタを除く他の部分を示す回路図である。 本開示の実施例に係る他のシフトレジスタユニットの回路図であり、出力回路３００及び出力回路３００をプルダウンするためのトランジスタを示す回路図である。 図９は本開示の実施例に係るブランク入力回路、ブランクプルアップ回路の複数の例を示す図である。 図１０は本開示の実施例に係るプルダウン制御回路の複数の例を示す図である。 図１１は本開示の実施例に係るゲート駆動回路の模式図である。 図１２は図１１におけるゲート駆動回路のタイミングチャートである。 図１３は本開示の実施例に係る表示装置の模式図である。

本開示の実施例の技術案及び利点をより明確にするために、以下に本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は本開示の実施例の一部であり、実施例のすべてではない。説明される本開示の実施例に基づき、当業者が進歩性のある労働を必要とせずに得られる他の実施例は、いずれも本開示の保護範囲に属する。

特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野で当業者が理解する一般的な意味を有すべきである。本開示に使用される「第１」、「第２」及び類似の用語はいかなる順序、数又は重要性を示すことなく、異なる構成部分を区分するためのものである。同様に、「１つ」、「一」又は「該」等の類似の用語は数を制限するためのものではなく、少なくとも１つあることを示す。「包括」又は「包含」等の類似の用語は該用語の前に出現した素子又はオブジェクトが該用語の後で挙げられた素子又はオブジェクト及びその等価物を含むが、他の素子又はオブジェクトを排除しないことを意味する。「結合」又は「接続」等の類似の用語は物理的又は機械的結合に限らず、直接結合や間接結合にかかわらず電気的結合を含んでもよい。「上」、「下」、「左」、「右」等は相対位置関係を示すことに用いられ、被説明対象の絶対位置が変化した後、該相対位置関係も対応して変化する可能性がある。

ＯＬＥＤ表示パネルのサブ画素ユニットを補償するとき、サブ画素ユニットに画素補償回路を設置することにより内部補償を行う以外に、更にセンストランジスタを設置することにより外部補償を行ってもよい。外部補償を行うとき、シフトレジスタユニットからなるゲート駆動回路は、それぞれ走査トランジスタ及びセンストランジスタのための駆動信号を表示パネルのサブ画素ユニットに提供し、例えば、１フレームの表示期間（Ｄｉｓｐｌａｙ）で走査トランジスタのための走査駆動信号を提供し、１フレームのブランク期間（Ｂｌａｎｋ）でセンストランジスタのためのセンス駆動信号を提供する必要がある。

外部補償方法において、ゲート駆動回路から出力されたセンス駆動信号が１行ずつ順に走査するものであり、例えば、第１フレームのブランク期間で表示パネルの第１行のサブ画素ユニットのためのセンス駆動信号を出力し、第２フレームのブランク期間で表示パネルの第２行のサブ画素ユニットのためのセンス駆動信号を出力し、順に類推し、各フレームで対応する１行のサブ画素ユニットのセンス駆動信号を出力する頻度で１行ずつ順に出力すれば、表示パネルを１行ずつ順に補償することを完了する。

しかしながら、上記１行ずつ順に補償する方法を用いる場合、マルチフレームの走査表示過程において１行ずつ移動する走査線が１本あり、外部補償を行う時点の相違に起因して表示パネルの異なる領域の輝度の相違がより大きく、例えば表示パネルの第１００行のサブ画素ユニットに対して外部補償を行うとき、表示パネルの第１０行のサブ画素ユニットが外部補償を行ったが、このとき、第１０行のサブ画素ユニットの発光輝度が変化し、例えば発光輝度が低下した可能性があるため、表示パネルの異なる領域の輝度が均一ではないという表示不良の問題が生じる可能性があり、大寸法の表示パネルならこのような問題が明らかになる。

また、例えば、１種のシフトレジスタユニットにおいて、トランジスタに閾値電圧ドリフト（例えば、負方向ドリフト）がある恐れがあるため、プルアップ制御ノードに漏電が発生する恐れがある。例えば、１フレームのブランク期間で、プルアップ制御ノードに漏電が発生した場合、プルアップノードへの充電が不十分であるため、該シフトレジスタユニットがセンストランジスタのためのセンス駆動信号を正常に出力することができない恐れがある。

上記問題に対して、本開示の実施例はシフトレジスタユニットを提供し、該シフトレジスタユニットはブランク入力回路、ブランクプルアップ回路、表示入力回路及び出力回路を備える。ブランク入力回路は補償選択制御信号に応答してプルアップ制御ノードを充電し、プルアップ制御ノードのレベルを保持するように構成される。ブランクプルアップ回路はプルアップ制御ノードのレベル及び第１クロック信号の制御下で、第１クロック信号を利用してプルアップノードを充電するように構成される。表示入力回路は表示入力信号に応答してプルアップノードを充電するように構成される。出力回路はプルアップノードのレベル及び複数の出力クロック信号の制御下で、複数の出力クロック信号をそれぞれ複数の出力端子に出力するように構成される。複数の出力端子はシフト信号出力端子及び複数の画素信号出力端子を含む。複数の画素信号出力端子はそれぞれ複数行の画素ユニットに複数の画素信号を出力するように構成される。本開示の実施例は更に上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法を提供する。

本開示の実施例に係るシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は複数行の画素ユニットの駆動を実現することができ、シフトレジスタユニットの数を減少させ、ゲート駆動回路に必要な面積を減少させる。

なお、本開示の実施例では、ランダムな補償は１行ずつ順に補償する方法と異なる外部補償方法を指し、あるフレームのブランク期間で表示パネルのいずれか１行のサブ画素ユニットに対応するセンス駆動信号をランダムに出力することができ、以下の各実施例は同様であり、ここで詳細な説明は省略する。

また、本開示の実施例では、説明のため、「１フレーム」、「各フレーム」又は「あるフレーム」は順に行われる表示期間及びブランク期間を含むように定義し、例えば表示期間でゲート駆動回路は表示出力信号を出力し、該表示出力信号は表示パネルを駆動して第１行から最後の行まで完全な１幅の画像の走査表示を完了することができ、ブランク期間でゲート駆動回路はブランク出力信号を出力し、該ブランク出力信号は表示パネルのある行のサブ画素ユニットにおけるセンストランジスタを駆動して該行のサブ画素ユニットの外部補償を完了することに用いられてもよい。

以下、図面を参照しながら本開示の実施例及びその例を詳しく説明する。

図１は本開示の実施例に係るシフトレジスタユニットの模式図である。

本開示の実施例はシフトレジスタユニット１０を提供し、図１に示すように、該シフトレジスタユニット１０はブランク入力回路１１０、ブランクプルアップ回路１２０、ブランクプルアップ保持回路１３０、表示入力回路２００及び出力回路３００を備える。ブランクプルアップ回路１２０、表示入力回路２００及び出力回路３００がプルアップノードＱにより結合される。

該ブランク入力回路１１０は補償選択制御信号に応答してプルアップ制御ノードＨを充電し、プルアップ制御ノードＨのレベルを保持するように構成される。

いくつかの実施例では、ブランク入力回路１１０がブランク入力信号端子ＳＴＵ１及び補償選択制御端子ＯＥに結合されてもよく、それにより補償選択制御端子ＯＥから入力された補償選択制御信号の制御下で、ブランク入力信号端子ＳＴＵ１から入力されたブランク入力信号を利用してプルアップ制御ノードＨを充電し、プルアップ制御ノードＨのレベルを保持することができる。例えば、ブランク入力回路１１０は１フレームの表示期間でプルアップ制御ノードＨを充電することができ、それによりプルアップ制御ノードＨを高レベルにプルアップし、該フレームのブランク期間までプルアップ制御ノードＨの高レベルを保持することができる。

例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、第１レベルのシフトレジスタユニットを除き、各レベルのシフトレジスタユニット１０のブランク入力信号端子ＳＴＵ１は自身以外の他のレベルのシフトレジスタユニット１０（例えば、上位２つのレベルのシフトレジスタユニット又は下位３つのレベルのシフトレジスタユニット等）の出力端子に結合されてもよく、自身の出力端子に結合されてもよい。例えば、出力端子がシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴを含む場合、シフト信号例えば上位２つのレベルのシフトレジスタユニットからのシフト信号ＣＲ＜Ｎ－２＞、下位３つのレベルのシフトレジスタユニットからのシフト信号ＣＲ＜Ｎ＋３＞又は自身のシフト信号ＣＲ＜Ｎ＞等）を受信するよう、ブランク入力信号端子ＳＴＵ１がシフト信号出力端子ＣＲに結合されてもよい。理解されるように、１レベルのシフトレジスタユニットが１行の画素ユニットのみに対応する場合、Ｎは現在のシフトレジスタユニットのレベル数を示すとともに、現在の画素ユニットの行数を示してもよい。１レベルのシフトレジスタユニットが複数行の画素ユニットに対応し、すなわちレベル数が行数に対応しない場合、具体的なタイミングの相違に応じて、Ｎが現在のシフトレジスタユニットのレベル数及び現在の画素ユニットの行数のうちのいずれか１つを示してもよい。

該ブランクプルアップ回路１２０はプルアップ制御ノードＨのレベル及び第１クロック信号の制御下で、第１クロック信号を利用してプルアップノードＱを充電するように構成される。例えば、いくつかの実施例では、第１クロック信号を受信するようにブランクプルアップ回路１２０が第１クロック信号端子ＣＬＫＡに結合されてもよく、プルアップ制御ノードＨのレベルの制御を受信するようにブランクプルアップ回路１２０が更にプルアップ制御ノードＨに結合されてもよい。例えば、プルアップ制御ノードＨ及び第１クロック信号がいずれも高レベルである場合、ブランクプルアップ回路１２０は高レベルの第１クロック信号を利用してプルアップノードＱを充電することができる。例えば、１フレームのブランク期間で、ブランクプルアップ回路１２０がプルアップノードＱを充電する。

本開示の実施例では、シフトレジスタユニットは更にブランクプルアップ保持回路を備え、ブランクプルアップ保持回路はプルアップ制御ノードに結合され、第１クロック信号に応答してプルアップ制御ノードに対してプルアップ保持を行うように構成される。

本開示の実施例に係るシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法はプルアップ制御ノードに対してプルアップ保持を行うことができ、これにより、１フレームのブランク期間でプルアップノードへの充電を十分に行い、出力異常の発生を回避するとともに、１行ずつ順に補償する（例えば、シャットダウン検出において１行ずつ順に補償する必要がある）ことを配慮し、更にランダムな補償を実現することができ、それにより１行ずつ順に補償することによる走査線及び表示輝度が均一ではないという表示不良の問題を回避することができる。

該ブランクプルアップ保持回路１３０はプルアップ制御ノードＨに結合され、第１クロック信号に応答してプルアップ制御ノードＨに対してプルアップ保持を行うように構成される。例えば、いくつかの実施例では、第１クロック信号を受信するよう、ブランクプルアップ保持回路１３０が第１クロック信号端子ＣＬＫＡに結合されてもよい。例えば、第１クロック信号が低レベルから高レベルになる場合、ブランクプルアップ保持回路１３０は結合作用によってプルアップ制御ノードＨに対してプルアップ保持を行うことにより、プルアップ制御ノードＨのレベルが更にプルアップされるようにすることができる。例えば、１フレームのブランク期間で、ブランクプルアップ保持回路１３０がプルアップ制御ノードＨに対してプルアップ保持を行うことにより、プルアップ制御ノードＨの漏電を回避することができ、これにより、該フレームのブランク期間でプルアップノードＱへの充電を十分に行い、出力異常の発生を回避する。

該表示入力回路２００は表示入力信号に応答してプルアップノードＱを充電するように構成される。例えば、いくつかの実施例では、表示入力信号を受信するように表示入力回路２００が表示入力信号端子ＳＴＵ２に結合されてもよく、それにより表示入力回路２００を表示入力信号の制御下でオンにする。例えば、第２電圧を受信するように表示入力回路２００が更に第２電圧端子ＶＤＤに結合されてもよく、例えば該第２電圧が直流・高レベル信号である。例えば、１フレームの表示期間で、表示入力回路２００が表示入力信号の制御下でオンにされ、それにより第２電圧を利用してプルアップノードＱを充電する。なお、本開示の実施例では、第２電圧端子ＶＤＤは例えば直流・高レベル信号を提供するように構成されてもよく、以下の各実施例は同様であり、ここで詳細な説明は省略する。

例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、各レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２が上位２つのレベルのシフトレジスタユニットの出力端子に結合されてもよい。例えば、出力端子がシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴを含む場合、表示入力信号端子ＳＴＵ２がシフト信号出力端子ＣＲ（例えば、上位２つのレベルのシフトレジスタユニットのＣＲ＜Ｎ－２＞）に結合されてもよい。

なお、本開示の実施例では、表示入力回路２００は更に他の構成方式を用いてもよく、対応する機能を実現できれば、本開示の実施例は制限しない。

該出力回路３００はプルアップノードＱのレベル及び複数の出力クロック信号の制御下で、複数の出力クロック信号をそれぞれ複数の出力端子に出力するように構成される。複数の出力クロック信号はシフト信号を出力するためのシフトクロック信号ＣＬＫＳと、複数の画素信号を出力するための複数の画素クロック信号ＣＬＫＯとを含む。出力回路３００はシフト信号出力サブ回路及び複数の画素信号出力サブ回路を備える。複数の出力端子はシフト信号出力端子ＣＲ及び複数の画素信号出力端子ＯＵＴ１、ＯＵＴ２（説明の都合上、以下に区分しない場合にＯＵＴとも略称される）を含む。シフト信号出力端子ＣＲはもう１つのシフトレジスタユニットにシフト信号を出力するように構成され、上下レベルのシフトレジスタユニットの走査シフトに使用される。複数の画素信号出力端子ＯＵＴ１、ＯＵＴ２はそれぞれ複数行の画素ユニットに複数の画素信号を出力するように構成される。理解されるように、図１には例として２つの画素信号出力端子を示すが、それらは本開示を制限するためのものではない。画素信号出力端子の数が２つより多くてもよい。

画素信号は複合出力信号であってもよい。例えば、複合出力信号は表示出力信号及びブランク出力信号を含んでもよい。

１フレームの表示期間で、出力回路３００がプルアップノードＱのレベルの制御下で表示出力信号を出力端子に出力する。この表示期間で、シフト信号出力端子ＣＲはもう１つのシフトレジスタユニットにシフト信号を出力し、上下レベルのシフトレジスタユニットの走査シフトに使用されるが、画素信号出力端子ＯＵＴから出力された表示出力信号は、表示パネルのサブ画素ユニットを駆動して走査表示を行うことに用いられてもよい。具体的には、１フレームの表示期間で、複数行の画素ユニットの表示タイミングに基づき、複数の画素クロック信号がそれぞれ複数の画素信号出力サブ回路に入力される。複数の画素信号出力サブ回路が複数の画素クロック信号の制御下で、複数の画素クロック信号を複数の表示出力信号としてそれぞれ複数の画素信号出力端子ＯＵＴ１、ＯＵＴ２に出力する。表示タイミングが複数行の画素ユニットの各行を順に表示する行走査表示タイミングであってもよい。このような設置によって、行走査順序に対応して、複数の画素クロック信号を順に入力し、複数の表示出力信号を順に走査すべき各行の画素ユニットに出力できる。例えば、１行の画素ユニットを駆動するよう、ＯＵＴ１がまず高レベル信号を出力してもよい。次に、次の行の画素ユニットを駆動するよう、ＯＵＴ２が高レベル信号を出力する。

１フレームのブランク期間で、出力回路３００がプルアップノードＱのレベルの制御下でブランク出力信号を画素信号出力端子ＯＵＴに出力し、該ブランク出力信号がセンストランジスタを駆動することに用いられてもよい。具体的には、１行の画素ユニットのみをセンスする必要がある場合、１フレームのブランク期間で、複数の画素クロック信号のうちの１つが複数の画素信号出力サブ回路のうちの１つに入力される。複数の画素信号出力サブ回路のうちの１つが複数の画素クロック信号のうちの１つの制御下で、複数の出力クロック信号のうちの１つをブランク出力信号として複数の画素信号出力端子のうちの１つに出力する。

例えば、複数の本開示の実施例に係るシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成してもよく、該ゲート駆動回路はランダムな補償を実現することができ、すなわちあるフレームにおいて、該ゲート駆動回路はいずれか１行のサブ画素ユニットにおけるセンストランジスタを駆動することに用いられてもよく、それにより該行のサブ画素ユニットの外部補償を完了する。

例えば、シフトレジスタユニット１０のブランク入力信号端子ＳＴＵ１が該シフトレジスタユニット１０のシフト信号出力端子ＣＲ＜Ｎ＞に結合される場合、第５行のサブ画素ユニットに対して外部補償を行う必要があれば、補償選択制御信号及び第５行のサブ画素ユニットを駆動するための表示出力信号を同じにすることができる。

更に、例えば、シフトレジスタユニット１０のブランク入力信号端子ＳＴＵ１が上位２つのレベルのシフトレジスタユニット１０のシフト信号出力端子ＣＲ＜Ｎ－２＞に結合される場合、第５行のサブ画素ユニットに対して外部補償を行う必要があれば、補償選択制御信号及び第３行のサブ画素ユニットを駆動するための表示出力信号を同じにすることができる。

更に、例えば、シフトレジスタユニット１０のブランク入力信号端子ＳＴＵ１が下位３つのレベルのシフトレジスタユニット１０のシフト信号出力端子ＣＲ＜Ｎ＋３＞に結合される場合、第５行のサブ画素ユニットに対して外部補償を行う必要があれば、補償選択制御信号及び第８行のサブ画素ユニットを駆動するための表示出力信号を同じにすることができる。

また、本開示の実施例に係るシフトレジスタユニット１０において、ブランクプルアップ保持回路１３０を設置することによりプルアップ制御ノードＨに対してプルアップ保持を行うことができ、これにより、１フレームのブランク期間でプルアップノードＱへの充電を十分に行い、出力異常の発生を回避する。

なお、本開示の実施例では、「上位２つのレベルのシフトレジスタユニット」がこのレベルのシフトレジスタユニットから前へ２番目のシフトレジスタユニットを示し、「下位３つのレベルのシフトレジスタユニット」がこのレベルのシフトレジスタユニットから後へ３番目のシフトレジスタユニットを示し、ここの「前」及び「後」が相対的なものであり、逆方向に行走査を行うことが可能である場合、回路接続方式が変化しない可能性があるが、同じシフトレジスタユニットが「下位２つのレベルのシフトレジスタユニット」、「上位３つのレベルのシフトレジスタユニット」と示される。以下の各実施例は同様であり、ここで詳細な説明は省略する。

図２は本開示の実施例に係る他のシフトレジスタユニットの模式図である。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更に第１プルダウン制御回路４００を備えてもよく、第１プルダウン制御回路４００はプルアップノードＱのレベルの制御下で、プルダウンノードＱＢのレベルを制御するように構成される。例えば、一例では、第１プルダウン制御回路４００が第３電圧端子ＶＤＤ＿Ａ及び第５電圧端子ＶＧＬ２に結合される。なお、本開示の実施例では、第５電圧端子ＶＧＬ２は例えば直流・低レベル信号を提供するように構成されてもよく、以下の各実施例は同様であり、ここで詳細な説明は省略する。

例えば、プルアップノードＱが高レベルにある場合、第１プルダウン制御回路４００は第５電圧端子ＶＧＬ２を介してプルダウンノードＱＢを低レベルにプルダウンすることができる。更に、例えば、プルアップノードＱの電位が低レベルにある場合、プルダウンノードＱＢを高レベルにプルアップするよう、第１プルダウン制御回路５００は第３電圧端子ＶＤＤ＿Ａから入力された第３電圧（例えば、高レベル）を利用してプルダウンノードＱＢを充電することができる。

他の例では、第４電圧（例えば、高レベル）を受信するように第１プルダウン制御回路４００が更に第４電圧端子ＶＤＤ＿Ｂに結合されてもよく、例えば、第３電圧端子ＶＤＤ＿Ａ及び第４電圧端子ＶＤＤ＿Ｂは高レベルを交互に入力し、すなわち第３電圧端子ＶＤＤ＿Ａが高レベルを入力する場合、第４電圧端子ＶＤＤ＿Ｂが低レベルを入力するが、第３電圧端子ＶＤＤ＿Ａが低レベルを入力する場合、第４電圧端子ＶＤＤ＿Ｂが高レベルを入力するように構成されてもよい。これにより、回路素子が常に１つの高レベル信号に接続されることによる疲労及び損傷を回避することができる。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更にプルダウン回路５００を備えてもよく、プルダウン回路５００はプルダウンノードＱＢのレベルの制御下で、プルアップノードＱ及び各出力端子に対してプルダウンリセットを行うように構成される。例えば、出力端子がシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴを含む場合、プルダウン回路５００はシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに対してプルダウンリセットを同時に行うことができる。

例えば、プルダウン回路５００が第５電圧端子ＶＧＬ２に結合され、プルダウン回路５００はプルダウンノードＱＢのレベルの制御下でオンにされる場合、第５電圧端子ＶＧＬ２を介してプルアップノードＱ、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴをプルダウンすることができ、それによりリセットを実現する。なお、本開示の実施例の第５電圧端子ＶＧＬ２は例えば直流・低レベル信号を提供し、すなわち第５電圧が低レベルであるように構成されてもよく、以下の各実施例は同様であり、ここで詳細な説明は省略する。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更に第２プルダウン制御回路６００を備えてもよく、第２プルダウン制御回路６００は第１クロック信号に応答してプルダウンノードＱＢのレベルを制御するように構成される。例えば、一例では、第２プルダウン制御回路６００は第１クロック信号を受信するように第１クロック信号端子ＣＬＫＡに結合されるとともに、低レベルの第５電圧を受信するように第５電圧端子ＶＧＬ２に結合されてもよい。例えば、１フレームのブランク期間で、第２プルダウン制御回路６００が第１クロック信号に応答してオンにされることができ、それにより低レベルの第５電圧を利用してプルダウンノードＱＢをプルダウンする。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更に第３プルダウン制御回路７００を備えてもよく、第３プルダウン制御回路７００は表示入力信号に応答してプルダウンノードＱＢのレベルを制御するように構成される。例えば、第３プルダウン制御回路７００は表示入力信号を受信するように表示入力信号端子ＳＴＵ２に結合されるとともに、低レベルの第５電圧を受信するように第５電圧端子ＶＧＬ２に結合されてもよい。例えば、１フレームの表示期間で、第３プルダウン制御回路７００が表示入力信号に応答してオンにされることができ、それにより低レベルの第５電圧を利用してプルダウンノードＱＢをプルダウンする。プルダウンノードＱＢを低電位にプルダウンすることにより、プルダウンノードＱＢのプルアップノードＱへの影響を回避することができ、それにより表示期間でプルアップノードＱへの充電を十分に行う。

なお、表示入力信号端子ＳＴＵ２は以上の対応説明を参照してもよく、ここで詳細な説明は省略する。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更に表示リセット回路８００を備えてもよく、表示リセット回路８００は表示リセット信号に応答してプルアップノードＱをリセットするように構成される。例えば、一例では、表示リセット回路８００は表示リセット信号を受信するように表示リセット信号端子ＳＴＤに結合されるとともに、低レベルの第５電圧を受信するように第５電圧端子ＶＧＬ２に結合されてもよい。例えば、１フレームの表示期間で、表示リセット回路８００が表示リセット信号に応答してオンにされることができ、それにより第５電圧端子ＶＧＬ２を介してプルアップノードＱをリセットすることができる。例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、各レベルのシフトレジスタユニットの表示リセット信号端子ＳＴＤが下位４つのレベルのシフトレジスタユニットの出力端子（例えば、シフト信号出力端子ＣＲ＜Ｎ＋４＞）に結合されてもよい。

いくつかの実施例では、図２に示すように、シフトレジスタユニット１０は更にグローバルリセット回路９００を備えてもよく、グローバルリセット回路９００はグローバルリセット信号に応答してプルアップノードＱをリセットするように構成される。例えば、一例では、グローバルリセット回路９００はグローバルリセット信号を受信するようにグローバルリセット信号端子ＴＲＳＴに結合されるとともに、低レベルの第５電圧を受信するように第５電圧端子ＶＧＬ２に結合される。例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、１フレームの表示期間の前に、各レベルのシフトレジスタユニット１０のグローバルリセット回路９００がグローバルリセット信号に応答して起動し、第５電圧端子ＶＧＬ２を介してプルアップノードＱをリセットし、それにより各レベルのシフトレジスタユニット１０に対するグローバルリセットを実現する。

なお、本開示の実施例では、例えば、第１電圧端子ＶＧＬ１、第５電圧端子ＶＧＬ２から入力された低レベル信号が同じであってもよく、すなわち同じ低レベル信号を受信するように上記２つの電圧端子を同じ信号線に結合してもよく、更に、例えば、それぞれ異なる低レベル信号を受信するように上記２つの電圧端子がそれぞれ異なる信号線に結合されてもよい。本開示の実施例は第１電圧端子ＶＧＬ１、及び第５電圧端子ＶＧＬ２の設置方式を制限しない。

当業者であれば理解できるように、図２におけるシフトレジスタユニット１０には第１プルダウン制御回路４００、プルダウン回路５００、第２プルダウン制御回路６００、第３プルダウン制御回路７００、表示リセット回路８００及びグローバルリセット回路９００を示すが、上記例は本開示の保護範囲を制限するものではない。実際の応用では、当業者が状況に応じて上記各回路のうちの１つ又は複数を使用し又は使用しないことができ、上記各回路の様々な組み合わせ・変形はいずれも本開示の原理から逸脱することがなく、ここで詳細な説明は省略する。

図３は本開示の実施例に係るシフトレジスタユニットの回路図である。

本開示の実施例の一例では、図２に示されるシフトレジスタユニット１０は図３に示される回路構造として実現されてもよい。図３に示すように、該シフトレジスタユニット１０は第１トランジスタＭ１～第１６トランジスタＭ１６、第１キャパシタＣ１、第２キャパシタＣ２及び第１結合キャパシタＣＳＴ１を備える。図中、Ｍ６＿１、Ｍ６＿２がそれぞれ第１画素信号出力サブ回路３００１、第２画素信号出力サブ回路３００２における第６トランジスタを示し、区分しない場合、いずれもＭ６で示されてもよい。出力端子はシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴを含み、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴはいずれも複合出力信号を出力することができる。ＯＵＴ１、ＯＵＴ２がそれぞれ第１画素信号出力サブ回路３００１、第２画素信号出力サブ回路３００２における画素信号出力端子を示し、区分しない場合、いずれもＯＵＴで示されてもよい。なお、図３に示されるトランジスタはいずれもＮ型トランジスタを例として説明する。

図３に示すように、ブランク入力回路１１０は第１トランジスタＭ１及び第１キャパシタＣ１を備えるように実現されてもよい。補償選択制御信号を受信するように第１トランジスタＭ１の制御電極が補償選択制御端子ＯＥに結合され、ブランク入力信号を受信するように第１トランジスタＭ１の第１電極がブランク入力信号端子ＳＴＵ１に結合され、第１トランジスタＭ１の第２電極がプルアップ制御ノードＨに結合される。例えば、補償選択制御信号が高レベルのオン信号である場合、第１トランジスタＭ１がオンにされ、それによりブランク入力信号を利用してプルアップ制御ノードＨを充電することができる。

第１キャパシタＣ１の第１電極がプルアップ制御ノードＨに結合され、第１キャパシタＣ１の第２電極が第１電圧端子ＶＧＬ１に結合される。第１キャパシタＣ１を設置することによりプルアップ制御ノードＨの電位を保持することができ、例えば、１フレームの表示期間で、ブランク入力回路１１０がプルアップ制御ノードＨを高電位まで充電し、第１キャパシタＣ１がプルアップ制御ノードＨの高電位を該フレームのブランク期間まで保持することができる。なお、本開示の実施例では、第１キャパシタＣ１の第２電極は第１電圧端子ＶＧＬ１に結合できる以外に、更に他の電圧端子に結合されてもよく、例えば第１キャパシタＣ１の第２電極が接地され、本開示の実施例は制限しない。

図３に示すように、ブランクプルアップ回路１２０は第２トランジスタＭ２及び第３トランジスタＭ３を備えるように実現されてもよい。第２トランジスタＭ２の制御電極がプルアップ制御ノードＨに結合され、第１クロック信号を受信するように第２トランジスタＭ２の第１電極が第１クロック信号端子ＣＬＫＡに結合され、第２トランジスタＭ２の第２電極が第３トランジスタＭ３の第１電極に結合され、第１クロック信号を受信するように第３トランジスタＭ３の制御電極が第１クロック信号端子ＣＬＫＡに結合され、第３トランジスタＭ３の第２電極がプルアップノードＱに結合される。例えば、１フレームのブランク期間で、第２トランジスタＭ２がプルアップ制御ノードＨの制御下でオンにされ、第１クロック信号が高レベルである場合、第３トランジスタＭ３が第１クロック信号の制御下でオンにされ、それにより高レベルの第１クロック信号は第２トランジスタＭ２及び第３トランジスタＭ３によってプルアップノードＱを充電することができる。

図３に示すように、ブランクプルアップ保持回路１３０は第１結合キャパシタＣＳＴ１として実現されてもよい。第１クロック信号を受信するように第１結合キャパシタＣＳＴ１の第１電極が第１クロック信号端子ＣＬＫＡに結合され、第１結合キャパシタＣＳＴ１の第２電極がプルアップ制御ノードＨに結合される。例えば、第１クロック信号が低レベルから高レベルになる場合、第１クロック信号は第１結合キャパシタＣＳＴ１の結合作用によってプルアップ制御ノードＨに対してプルアップ保持を行うことができ、プルアップ制御ノードＨのレベルが更にプルアップされるようにする。

本開示の実施例に係るシフトレジスタユニット１０において、ブランクプルアップ保持回路１３０を設置することにより、プルアップ制御ノードＨに対してプルアップ保持を行うことができ、プルアップ制御ノードＨの漏電を回避し、これにより、例えば１フレームのブランク期間でプルアップノードＱへの充電を十分に行い、出力異常の発生を回避する。

図３に示すように、表示入力回路２００は第４トランジスタＭ４として実現されてもよく、表示入力信号を受信するように第４トランジスタＭ４の制御電極が表示入力信号端子ＳＴＵ２に結合され、第２電圧を受信するように第４トランジスタＭ４の第１電極が第２電圧端子ＶＤＤに結合され、第４トランジスタＭ４の第２電極がプルアップノードＱに結合される。例えば、１フレームの表示期間で、第４トランジスタＭ４が表示入力信号の制御下でオンにされ、それにより第２電圧を利用してプルアップノードＱを充電する。

図３に示すように、出力回路３００のシフト信号出力サブ回路３０００は第５トランジスタＭ５、第２キャパシタＣ２を備えるように実現されてもよい。第５トランジスタＭ５の制御電極がプルアップノードＱに結合され、シフトクロック信号を受信するように第５トランジスタＭ５の第１電極がシフトクロック信号端子ＣＬＫＳに結合され、第５トランジスタＭ５の第２電極がシフト信号出力端子ＣＲに結合され、第２キャパシタＣ２の第１電極がプルアップノードＱに結合され、第２キャパシタＣ２の第２電極が第５トランジスタＭ５の第２電極に結合される。出力回路３００の複数の画素信号出力サブ回路のうちの１つは第６トランジスタＭ６を備えてもよい。第６トランジスタＭ６の制御電極がプルアップノードＱに結合され、画素クロック信号端子を複合出力信号として受信するように第６トランジスタＭ６の第１電極が画素クロック信号端子ＣＬＫＯに結合され、第６トランジスタＭ６の第２電極が画素信号出力端子ＯＵＴに結合される。第１画素クロック信号端子ＣＬＫＯ１、第２画素クロック信号端子ＣＬＫＯ２がそれぞれ第１画素信号出力サブ回路３００１、第２画素信号出力サブ回路３００２の画素クロック信号端子を示し、区分しない場合、いずれもＣＬＫＯで示される。

例えば、プルアップノードＱの電位が高レベルである場合、第５トランジスタＭ５及び第６トランジスタＭ６がオンにされ、それによりシフトクロック信号をシフト信号出力端子ＣＲに出力し、画素クロック信号を画素信号出力端子ＯＵＴに出力することができる。具体的には、第１画素クロック信号ＣＬＫＯ１が高レベルである場合、第１画素信号出力サブ回路３００１の第６トランジスタＭ６＿１がそれを第１画素信号出力端子ＯＵＴ１に導通し、第２画素クロック信号ＣＬＫＯ２が高レベルである場合、第２画素信号出力サブ回路３００２の第６トランジスタＭ６＿２がそれを第１画素信号出力端子ＯＵＴ２に導通する。

例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、各レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２が上位２つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲ＜Ｎ－２＞に結合されてもよい。すなわち、表示入力信号が上位２つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲ＜Ｎ－２＞から出力された信号であってもよい。

図３に示すように、第１プルダウン制御回路４００は第７トランジスタＭ７、第８トランジスタＭ８及び第９トランジスタＭ９を備えるように実現されてもよい。第７トランジスタＭ７の制御電極は第１電極に結合され、第３電圧を受信するように第３電圧端子ＶＤＤ＿Ａに結合されるように構成され、第７トランジスタＭ７の第２電極がプルダウンノードＱＢに結合され、第８トランジスタＭ８の制御電極は第１電極に結合され、第４電圧を受信するように第４電圧端子ＶＤＤ＿Ｂに結合されるように構成され、第８トランジスタＭ８の第２電極がプルダウンノードＱＢに結合され、第９トランジスタＭ９の制御電極がプルアップノードＱに結合され、第９トランジスタＭ９の第１電極がプルダウンノードＱＢに結合され、第５電圧を受信するように第９トランジスタＭ９の第２電極が第５電圧端子ＶＧＬ２に結合される。

例えば、第３電圧端子ＶＤＤ＿Ａ及び第４電圧端子ＶＤＤ＿Ｂは高レベルを交互に入力し、すなわち第３電圧端子ＶＤＤ＿Ａが高レベルを入力する場合、第４電圧端子ＶＤＤ＿Ｂが低レベルを入力するが、第３電圧端子ＶＤＤ＿Ａが低レベルを入力する場合、第４電圧端子ＶＤＤ＿Ｂが高レベルを入力し、すなわち第７トランジスタＭ７及び第８トランジスタＭ８のうちの１つのみのトランジスタがオン状態にあるように構成されてもよく、このように、トランジスタが長期間オンにされることによる性能ドリフトを回避することができる。第７トランジスタＭ７又は第８トランジスタＭ８がオンにされる場合、第３電圧又は第４電圧はプルダウンノードＱＢを充電することができ、それによりプルダウンノードＱＢを高レベルにプルアップする。プルアップノードＱの電位が高レベルである場合、第９トランジスタＭ９がオンにされ、例えばトランジスタの設計では、第９トランジスタＭ９及び第７トランジスタＭ７（又は、第８トランジスタＭ８）（例えば、それらの寸法比、閾値電圧等）はＭ９及びＭ７（Ｍ８）がいずれもオンにされる場合、プルダウンノードＱＢのレベルが依然として低レベルにプルダウンされるように構成されてもよく、該低レベルは第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２をオフに保持することができる。

図３に示すように、プルダウン回路５００は第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２を備えるように実現されてもよい。第１０トランジスタＭ１０の制御電極がプルダウンノードＱＢに結合され、第１０トランジスタＭ１０の第１電極がプルアップノードＱに結合され、第５電圧を受信するように第１０トランジスタＭ１０の第２電極が第５電圧端子ＶＧＬ２に結合され、第１１トランジスタＭ１１の制御電極がプルダウンノードＱＢに結合され、第１１トランジスタＭ１１の第１電極がシフト信号出力端子ＣＲに結合され、第５電圧を受信するように第１１トランジスタＭ１１の第２電極が第５電圧端子ＶＧＬ２に結合され、第１２トランジスタＭ１２の制御電極がプルダウンノードＱＢに結合され、第１２トランジスタＭ１２の第１電極が画素信号出力端子ＯＵＴに結合され、第５電圧を受信するように第１２トランジスタＭ１２の第２電極が第５電圧端子ＶＧＬ２に結合される。また、図示しないが、第５電圧の代わりに第６電圧を受信するように第１２トランジスタＭ１２の第２電極が第６電圧端子ＶＧＬ３に結合されてもよい。なお、本開示の実施例の第６電圧端子ＶＧＬ３は例えば直流・低レベル信号を提供し、すなわち第６電圧が低レベルであるように構成されてもよく、以下の各実施例は同様であり、ここで詳細な説明は省略する。

例えば、プルダウンノードＱＢの電位が高レベルである場合、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２がオンにされ、これにより、第５電圧（及び第６電圧）を利用してプルアップノードＱ、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴをプルダウンし、騒音を低減することができる。

図３に示すように、理解されるように、出力回路３００が複数の画素信号出力サブ回路、例えば第１画素信号出力サブ回路３００１、第２画素信号出力サブ回路３００２を備える場合、それぞれ第１画素信号出力サブ回路３００１の画素信号出力端子ＯＵＴ１、第２画素信号出力サブ回路３００２の画素信号出力端子ＯＵＴ２に対応するよう、プルダウン回路５００は複数の第１２トランジスタ、例えばＭ１２＿１、Ｍ１２＿２を備えてもよい。

図３に示すように、第２プルダウン制御回路６００は第１３トランジスタＭ１３として実現されてもよい。第１クロック信号を受信するように第１３トランジスタＭ１３の制御電極が第１クロック信号端子ＣＬＫＡに結合され、第１３トランジスタＭ１３の第１電極がプルダウンノードＱＢに結合され、第５電圧を受信するように第１３トランジスタＭ１３の第２電極が第５電圧端子ＶＧＬ２に結合される。例えば、１フレームのブランク期間で、第１クロック信号が高レベルである場合、第１３トランジスタＭ１３がオンにされ、それにより低レベルの第５電圧を利用してプルダウンノードＱＢをプルダウンすることができる。

図３に示すように、第３プルダウン制御回路７００は第１４トランジスタＭ１４として実現されてもよい。表示入力信号を受信するように第１４トランジスタＭ１４の制御電極が表示入力信号端子ＳＴＵ２に結合され、第１４トランジスタＭ１４の第１電極がプルダウンノードＱＢに結合され、第５電圧を受信するように第１４トランジスタＭ１４の第２電極が第５電圧端子ＶＧＬ２に結合される。例えば、１フレームの表示期間で、第１４トランジスタＭ１４が表示入力信号に応答してオンにされることができ、それにより低レベルの第５電圧を利用してプルダウンノードＱＢをプルダウンする。プルダウンノードＱＢを低電位にプルダウンすることにより、プルダウンノードＱＢのプルアップノードＱへの影響を回避することができ、それにより表示期間でプルアップノードＱへの充電を十分に行う。

図３に示すように、表示リセット回路８００は第１５トランジスタＭ１５として実現されてもよい。表示リセット信号を受信するように第１５トランジスタＭ１５の制御電極が表示リセット信号端子ＳＴＤに結合され、第１５トランジスタＭ１５の第１電極がプルアップノードＱに結合され、第５電圧を受信するように第１５トランジスタＭ１５の第２電極が第５電圧端子ＶＧＬ２に結合される。例えば、１フレームの表示期間で、第１５トランジスタＭ１５が表示リセット信号に応答してオンにされることができ、それにより低レベルの第５電圧を利用してプルアップノードＱをリセットすることができる。例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、各レベルのシフトレジスタユニットの表示リセット信号端子ＳＴＤが下位３つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲ＜Ｎ＋３＞に結合されてもよく、すなわち表示リセット信号が下位３つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲ＜Ｎ＋３＞から出力された信号であってもよい。

図３に示すように、グローバルリセット回路９００は第１６トランジスタＭ１６として実現されてもよい。グローバルリセット信号を受信するように第１６トランジスタＭ１６の制御電極がグローバルリセット信号端子ＴＲＳＴに結合され、第１６トランジスタＭ１６の第１電極がプルアップノードＱに結合され、第５電圧を受信するように第１６トランジスタＭ１６の第２電極が第５電圧端子ＶＧＬ２に結合される。例えば、複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成する場合、１フレームの表示期間の前に、各レベルのシフトレジスタユニット１０の第１６トランジスタＭ１６がグローバルリセット信号に応答してオンにされ、低レベルの第５電圧によってプルアップノードＱをリセットし、それにより各レベルのシフトレジスタユニット１０に対するグローバルリセットを実現する。

図４は本開示の実施例に係る他のシフトレジスタユニットの回路図である。

例えば、他の例では、図４に示すように、ブランクプルアップ保持回路１３０は第１結合キャパシタＣＳＴ１を備える以外に、更に第２結合キャパシタＣＳＴ２を備えてもよい。第２結合キャパシタＣＳＴ２の第１電極が第２トランジスタＭ２の第２電極に結合され、第２結合キャパシタＣＳＴ２の第２電極がプルアップ制御ノードＨに結合される。例えば、第１クロック信号が低レベルから高レベルになる場合、第２トランジスタＭ２がオンにされれば、高レベルの第１クロック信号が第２トランジスタＭ２を介して第２結合キャパシタＣＳＴ２の第１電極に伝送されることができ、第２結合キャパシタＣＳＴ２の第１電極の電位がプルアップされるようにし、ブートストラップ作用によって、プルアップ制御ノードＨのレベルが更にプルアップされるようにすることができる。

例えば、他の例では、図４に示すように、第２プルダウン制御回路６００は更に第１７トランジスタＭ１７を備えてもよい。第１７トランジスタＭ１７の制御電極がプルアップ制御ノードＨに結合され、第１７トランジスタＭ１７の第１電極が第１３トランジスタＭ１３の第２電極に結合され、第５電圧を受信するように第１７トランジスタＭ１７の第２電極が第５電圧端子ＶＧＬ２に結合される。

例えば、１フレームのブランク期間で、第１クロック信号及びプルアップ制御ノードＨがいずれも高レベルである場合、第１３トランジスタＭ１３及び第１７トランジスタＭ１７がいずれもオンにされ、プルダウンノードＱＢを第５電圧端子ＶＧＬ２に結合させ、それによりプルダウンノードＱＢを低レベルにプルダウンする。

例えば、他の例では、図４に示すように、複数の出力端子から出力された信号タイミングが同じである場合、対応する出力サブ回路が同じクロック信号端子に結合されてもよい。例えば、シフト信号出力サブ回路及び第１画素信号出力サブ回路が同じクロック信号端子に結合されてもよく、該クロック信号端子がＣＬＫＳ（ＣＬＫＯ１）で示される。

例えば、他の例では、図４に示すように、更に画素信号出力サブ回路に第３キャパシタＣ３を設置してもよく、第３キャパシタＣ３の第１電極がプルアップノードＱに結合され、第３キャパシタＣ３の第２電極が第６トランジスタＭの第２電極に結合される。説明の都合上、図中、Ｃ３＿２が第２画素信号出力サブ回路３００２に設置される第３キャパシタＣ３を示す。ところが、理解されるように、第１画素信号出力サブ回路３００１に第３キャパシタＣ３を設置してもよく、該第３キャパシタＣ３をＣ３＿１（図示せず）と記す。

なお、図４に示される実施例では、第３キャパシタＣ３を設置することによりプルアップノードＱのレベルの保持能力を向上させることができ、当然ながら、第３キャパシタＣ３を設置しなくてもよく、本開示の実施例は制限しない。

例えば、図４に示される複数のシフトレジスタユニット１０をカスケード接続することによりゲート駆動回路を形成してもよく、該ゲート駆動回路はランダムな補償を実現することができる。例えば、あるフレームのブランク期間で、第５行のサブ画素ユニットに対して外部補償を行う必要がある場合、対応する第５行のシフトレジスタユニット１０におけるプルアップ制御ノードＨが高レベルであり、それにより該シフトレジスタユニット１０におけるプルダウンノードＱＢがプルダウンされるようにし、このように、該シフトレジスタユニット１０の出力に影響することがない。そして、対応する他の行のシフトレジスタユニット１０におけるプルアップ制御ノードＨが低レベルであり、これにより、他の行のシフトレジスタユニット１０のシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴがフローティング状態にあることを回避するよう、該シフトレジスタユニット１０におけるプルダウンノードＱＢがプルダウンされることがないようにし、それによりシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴの騒音を低減する。

図５は本開示の実施例に係る表示入力回路の複数の例を示す図である。

例えば、一例では、図５（ａ）に示すように、第４トランジスタＭ４の制御電極及び第１電極が同時に表示入力信号端子ＳＴＵ２（例えば、上位２つのレベルのシフトレジスタユニットのＣＲ＜Ｎ－２＞）に結合されてもよく、それにより表示入力信号が高レベルである場合、高レベルの表示入力信号を利用してプルアップノードＱを充電する。

更に、例えば、一例では、図５（ｂ）に示すように、表示入力回路２００は第４トランジスタＭ４を備える以外に、更にトランジスタＭ４＿ｂを備えてもよく、トランジスタＭ４＿ｂの制御電極及び第１電極が第４トランジスタＭ４の第２電極に結合され、トランジスタＭ４＿ｂの第２電極がプルアップノードＱに結合される。トランジスタＭ４＿ｂがダイオード結合方式を用いるため、電流がトランジスタＭ４＿ｂの第１電極から第２電極へ流れるしかできなく、トランジスタＭ４＿ｂの第２電極（すなわち、プルアップノードＱ）から第１電極へ流れることが不可能であり、それによりプルアップノードＱが第４トランジスタＭ４から漏電することを回避することができる。

更に、例えば、一例では、図５（ｃ）に示すように、表示入力回路２００は第４トランジスタＭ４を備える以外に、更にトランジスタＭ４＿ｂを備えてもよく、トランジスタＭ４＿ｂの制御電極がトランジスタＭ４の制御電極に結合され、トランジスタＭ４＿ｂの第１電極が第４トランジスタＭ４の第２電極に結合され、トランジスタＭ４＿ｂの第２電極がプルアップノードＱに結合される。これにより、同様にプルアップノードＱが第４トランジスタＭ４から漏電することを回避することができる。

図６は第２トランジスタの第１電極が第２電圧端子に結合される場合のシフトレジスタユニットの回路図である。比較のため、図４に示されるシフトレジスタユニット１０における第２トランジスタＭ２の第１電極を第２電圧端子ＶＤＤに接続してもよく、それにより図６に示されるシフトレジスタユニットを得る。

図７（ａ）及び図７（ｂ）は本開示の実施例に係る他のシフトレジスタユニットの回路図である。図７（ａ）には出力回路３００及びそれをプルダウンするためのトランジスタを除く他の部分を示すが、図７（ｂ）には出力回路３００及びそれをプルダウンするためのトランジスタを示す。

図７（ａ）及び図７（ｂ）に示すように、本開示の他の実施例は更にシフトレジスタユニット１０を提供し、図４に示されるシフトレジスタユニット１０に比べて、図７（ａ）及び図７（ｂ）に示されるシフトレジスタユニット１０において、出力回路３００は更に第３画素信号出力サブ回路３００３に属するトランジスタＭ６＿３、第４画素信号出力サブ回路３００４に属するトランジスタＭ６＿４を備える。それに対応して、プルダウン回路５００は更にトランジスタＭ１２＿３、Ｍ１２＿４を備える。各画素信号出力サブ回路のトランジスタＭ６の接続方式が同様であり、ここで詳細な説明は省略する。

複数行の画素ユニットを駆動するよう、追加される画素信号出力サブ回路はより多くの結合方式を提供する。例えば、１行の画素ユニットは２つの異なるタイミングの駆動信号を必要とする可能性があり、該駆動信号がＯＵＴ＿１、ＯＵＴ＿２で示される。第１画素信号出力サブ回路３００１、第２画素信号出力サブ回路３００２は順に第Ｎ行の駆動信号を出力することができ、該駆動信号がＯＵＴ＿１＜Ｎ＞、ＯＵＴ＿２＜Ｎ＞で示される。次に、第３画素信号出力サブ回路３００３、第４画素信号出力サブ回路３００４は順に第Ｎ＋１行の駆動信号を出力することができ、該駆動信号がＯＵＴ＿１＜Ｎ＋１＞、ＯＵＴ＿２＜Ｎ＋２＞で示される。

シフトレジスタユニット１０は複数行の画素ユニットを駆動することに用いられてもよく、従って、占有すべき空間を節約する。

以上はシフトレジスタユニットが２行の画素ユニットを駆動する例のみを示したが、当業者であれば理解できるように、本開示の説明に基づき、実際の状況に応じてより多くの画素ユニットを駆動することができ、上記例は本開示の保護範囲を制限するものではない。

以上によれば、本開示の実施例に係るシフトレジスタユニット１０において、第１キャパシタＣ１を利用してプルアップ制御ノードＨでの電位を維持し、第２キャパシタＣ２を利用してプルアップノードＱでの電位を維持してもよい。第１キャパシタＣ１及び／又は第２キャパシタＣ２が製造プロセスにより製造されたキャパシタデバイスであってもよく、例えば専用キャパシタ電極を製造することによりキャパシタデバイスを実現し、該キャパシタの各電極が金属層、半導体層（例えば、ドープポリシリコン）等により実現されてもよく、又は、第１キャパシタＣ１及び／又は第２キャパシタＣ２が各デバイスの間の寄生キャパシタにより実現されてもよい。第１キャパシタＣ１及び／又は第２キャパシタＣ２の結合方式は以上に説明される方式に限らず、他の適切な結合方式であってもよく、プルアップ制御ノードＨ又はプルアップノードＱに書き込まれたレベルを記憶できればよい。

プルアップノードＱ及び／又はプルアップ制御ノードＨの電位が高レベルに維持される場合、いくつかのトランジスタ（例えば、第１トランジスタＭ１、第３トランジスタＭ３、第１０トランジスタＭ１０、第１５トランジスタＭ１５及び第１６トランジスタＭ１６）の第１電極がプルアップノードＱ又はプルアップ制御ノードＨに結合されるが、第２電極が低レベル信号に結合される。これらのトランジスタの制御電極から入力されたのが非オン信号である場合でも、その第１電極と第２電極との間に電圧差があるため、漏電が発生する恐れがあり、それによりシフトレジスタユニット１０におけるプルアップノードＱ及び／又はプルアップ制御ノードＨに対する電位の維持効果が低くなる。

例えば、図４に示すように、プルアップ制御ノードＨを例とすれば、第１トランジスタＭ１の第１電極がブランク入力信号端子ＳＴＵ１に結合され、第２電極がプルアップ制御ノードＨに結合される。プルアップ制御ノードＨが高レベルにあるが、ブランク入力信号端子ＳＴＵ１から入力された信号が低レベルである場合、プルアップ制御ノードＨが第１トランジスタＭ１から漏電する恐れがある。

上記問題に対して、図７に示すように、シフトレジスタユニット１０は更に漏電防止構造を有する。該シフトレジスタユニット１０が図４におけるシフトレジスタユニット１０と異なるところは、更に、第１漏電防止用トランジスタＭ１＿ｂ、第３漏電防止用トランジスタＭ３＿ｂ、第１０漏電防止用トランジスタＭ１０＿ｂ、第１５漏電防止用トランジスタＭ１５＿ｂ、第１６漏電防止用トランジスタＭ１６＿ｂ、第２０トランジスタＭ２０及び第２１トランジスタＭ２１を追加したことにある。以下、第１漏電防止用トランジスタＭ１＿ｂを例として漏電を防止する動作原理を説明する。

第１漏電防止用トランジスタＭ１＿ｂの制御電極が第１トランジスタＭ１の制御電極に結合され、第１漏電防止用トランジスタＭ１＿ｂの第１電極が第２０トランジスタＭ２０の第２電極に結合され、第１漏電防止用トランジスタＭ１＿ｂの第２電極がプルアップ制御ノードＨに結合される。第２０トランジスタＭ２０の制御電極がプルアップ制御ノードＨに結合され、高レベルの第７電圧を受信するように第２０トランジスタＭ２０の第１電極が第７電圧端子ＶＢに結合される。プルアップ制御ノードＨが高レベルにある場合、第２０トランジスタＭ２０がプルアップ制御ノードＨのレベルの制御下でオンにされ、これにより、第７電圧端子ＶＢから入力された高レベルを第１漏電防止用トランジスタＭ１＿ｂの第１電極に入力することができ、第１漏電防止用トランジスタＭ１＿ｂの第１電極及び第２電極がいずれも高レベルにあるようにし、それによりプルアップ制御ノードＨでの電荷が第１漏電防止用トランジスタＭ１＿ｂから漏れることを防止することができる。このとき、第１漏電防止用トランジスタＭ１＿ｂの制御電極が第１トランジスタＭ１の制御電極に結合されるため、第１トランジスタＭ１と第１漏電防止用トランジスタＭ１＿ｂとの結合によって上記第１トランジスタＭ１と同様の効果を実現することができ、同時に更に漏電防止効果を有する。

同様に、第３漏電防止用トランジスタＭ３＿ｂ、第１０漏電防止用トランジスタＭ１０＿ｂ、第１５漏電防止用トランジスタＭ１５＿ｂ及び第１６漏電防止用トランジスタＭ１６＿ｂがそれぞれ第２１トランジスタＭ２１に結合されることにより漏電防止構造を実現することができ、それによりプルアップノードＱの漏電を防止することができる。プルアップノードＱの漏電を防止する動作原理はプルアップ制御ノードＨの漏電を防止する動作原理と同様であり、Ｑ点が高レベルである場合、Ｍ２１がオンにされ、漏電を防止するようにＶＢの高レベルをノードＢ、すなわちＭ３＿ｂ、Ｍ１０＿ｂ、Ｍ１５＿ｂ、Ｍ１６＿ｂの第１電極又は第２電極に導通する。

図８（ａ）及び図８（ｂ）は本開示の実施例に係る他のシフトレジスタユニットの回路図である。図８（ａ）には出力回路３００及びそれをプルダウンするためのトランジスタを除く他の部分を示すが、図８（ｂ）には出力回路３００及びそれをプルダウンするためのトランジスタを示す。

図８（ａ）及び図８（ｂ）に示すように、本開示の他の実施例は更にシフトレジスタユニット１０を提供し、図７（ａ）及び図７（ｂ）に示されるシフトレジスタユニット１０に比べて、図８（ａ）及び図８（ｂ）に示されるシフトレジスタユニット１０において、プルダウンノードＱＢ２を追加し、区分のため、ＱＢが第１プルダウンノード、ＱＢ２が第２プルダウンノードと称されてもよく、第２プルダウンノードＱＢ２と組み合わせて動作するため、トランジスタＭ２２、Ｍ２２＿ｂ、Ｍ９＿ｂ、Ｍ１３＿ｂ、Ｍ１７＿ｂ、Ｍ１４＿ｂ、Ｍ１１＿ｂ及びＭ１２＿ｂを対応して追加した。なお、第８トランジスタＭ８の第２電極がプルダウンノードＱＢに結合されずに、第２プルダウンノードＱＢ２に結合され、トランジスタＭ２２＿ｂがプルアップノードＱの漏電を防止するために設置された漏電防止用トランジスタである。

図８（ａ）及び図８（ｂ）に示されるシフトレジスタユニットにおいて、トランジスタＭ２２、Ｍ２２＿ｂ及びＭ９＿ｂはそれぞれトランジスタＭ１０、Ｍ１０＿ｂ及びＭ９の動作原理と同様であり、トランジスタＭ１３＿ｂ、Ｍ１７＿ｂ及びＭ１４＿ｂはそれぞれトランジスタＭ１３、Ｍ１７及びＭ１４の動作原理と同様であり、トランジスタＭ１１＿ｂ及びＭ１２＿ｂはそれぞれトランジスタＭ１１、Ｍ１２の動作原理と同様であり、ここで詳細な説明は省略する。第１画素信号出力サブ回路３００１において、Ｍ１２＿１ｂがＭ１２＿１に対応し、第２画素信号出力サブ回路３００２において、Ｍ１２＿２ｂがＭ１２＿２に対応し、第３画素信号出力サブ回路３００３において、Ｍ１２＿３ｂがＭ１２＿３に対応し、第４画素信号出力サブ回路３００４において、Ｍ１２＿４ｂがＭ１２＿４に対応する。

本開示の実施例に係るシフトレジスタユニット１０において、第２プルダウンノードＱＢ２及び対応するトランジスタを設置することにより、該シフトレジスタユニット１０の性能を更に向上させることができる。例えば、プルアップノードＱを充電するとき、プルダウンノードＱ及び第２プルダウンノードＱＢをより都合よく低レベルにすることができ、それによりプルアップノードＱに影響することなくプルアップノードＱへの充電を十分に行う。更に、例えば、シフトレジスタユニット１０が出力する必要がない場合、プルアップノードＱ及び出力端子（ＣＲ、ＯＵＴ、ＯＵＴ２）の騒音を更に低減することができ、出力異常の発生を回避する。

なお、本開示の実施例に使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の同じ特性のスイッチデバイスであってもよく、本開示の実施例はいずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタ制御電極はゲートであってもよいが、ソース、ドレインは構造的に対称なものであってもよく、従って、そのソース、ドレインは構造的に区分しないものであってもよい。本開示の実施例では、トランジスタの制御電極を除く二極を区分するために、その一方が第１電極であるが、他方が第２電極であると直接説明される。また、トランジスタの特性によって区分すれば、トランジスタをＮ型及びＰ型トランジスタに分けてもよい。トランジスタがＰ型トランジスタである場合、オン電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。

また、本開示の実施例に係るシフトレジスタユニット１０に使用されるトランジスタはいずれもＮ型トランジスタを例として説明したが、本開示の実施例はこれに限らず、例えばシフトレジスタユニット１０のうちの少なくとも一部のトランジスタがＰ型トランジスタを用いてもよい。Ｐ型トランジスタで代替した後、対応する制御電極に印加した制御電圧のレベルを変化させるだけでよい。例えば、元のＮ型トランジスタの高レベルをＰ型トランジスタの低レベルに変化させれば、同様の制御タイミング及び機能を実現することができる。

図９は本開示の実施例に係るブランク入力回路、ブランクプルアップ回路の複数の例を示す図である。これらの例では、第１キャパシタＣ１の第２電極が他の低レベル電圧端子ＶＡに結合されてもよい。

図９（ａ）、図９（ｃ）、図９（ｅ）では、ブランク信号端ＳＴＵ１が上位２つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲ＜Ｎ－２＞に結合されてもよいことを示す。図９（ｂ）、図９（ｄ）では、ブランク信号端ＳＴＵ１が下位３つのレベルのシフトレジスタユニット１０のシフト信号出力端子ＣＲ＜Ｎ＋３＞に結合されてもよいことを示す。図９（ｆ）では、ブランク信号端ＳＴＵ１がこのレベルのシフトレジスタユニット１０のシフト信号出力端子ＣＲ＜Ｎ＞に結合されてもよいことを示す。

図９（ａ）、図９（ｂ）、図９（ｃ）には第１結合キャパシタＣＳＴ１を備えるブランクプルアップ保持回路を示す。図９（ｄ）には第１結合キャパシタＣＳＴ１及び第２結合キャパシタＣＳＴ２を備えるブランクプルアップ保持回路を示す。図９（ｅ）、図９（ｆ）にはブランクプルアップ保持回路を備えない場合を示す。

図９（ａ）、図９（ｂ）、図９（ｄ）では、漏電防止構造は第１漏電防止用トランジスタＭ１＿ｂ、第３漏電防止用トランジスタＭ３＿ｂ、第２０トランジスタＭ２０を備えることを示す。図９（ｅ）、図９（ｆ）では、漏電防止構造は第１漏電防止用トランジスタＭ１＿ｂ、第２０トランジスタＭ２０を備えることを示す。図９（ｃ）には漏電防止構造を備えない場合を示す。

理解されるように、構造化された回路の設置、例えば図９に示すように、各回路部分の具体的な設置を調整することにより、同様に本開示の効果を実現することができる。本開示の範囲は本開示の基本原理に基づいて行われた様々な具体的な設置の調整を含む。

図１０は本開示の実施例に係る第２プルダウン制御回路、第３プルダウン制御回路の複数の例を示す図である。図３に比べて、第１プルダウンノードＱＢについて、図１０（ａ）における設置が同様である。図１０（ａ）では、Ｍ１３＿ｂ、Ｍ１４＿ｂを追加して第２プルダウンノードＱＢ２と組み合わせて動作する。図１０（ａ）に比べて、図１０（ｂ）では、トランジスタＭ１４、Ｍ１４＿ｂのみを使用するが、トランジスタＭ１３、Ｍ１３＿ｂの使用を減少させる。

図１１は本開示の実施例に係るゲート駆動回路の模式図である。本開示の一実施例はゲート駆動回路２０を提供し、図１１に示すように、該ゲート駆動回路２０はカスケード接続されるシフトレジスタユニット１０を複数備え、その中のいずれか１つ又は複数のシフトレジスタユニット１０は本開示の実施例に係るシフトレジスタユニット１０の構造又はその変形を用いてもよい。なお、図１０にはゲート駆動回路２０の上位４つのシフトレジスタユニット（Ａ１、Ａ２、Ａ３及びＡ４）のみを模式的に示すが、本開示の実施例はこれに限らない。例えば、タイミングに基づき、その後の構造は完全に同じ重複構造であってもよい。

シフトレジスタユニットのレベル数と画素ユニットの行数とが以下の関係を有する。すなわち、第Ｍレベルのシフトレジスタユニットが第２Ｍ－１行の画素ユニット信号及び第２Ｍ行の画素ユニット信号を出力する。第Ｍレベルのシフトレジスタユニットのシフト信号出力端子ＣＲが第Ｍ＋１レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２に結合される。第Ｍレベルのシフトレジスタユニットの表示リセット信号端子ＳＴＤが第Ｍ＋２レベルのシフトレジスタユニットのシフト信号出力端子ＣＲに結合される。Ｍがゼロより大きな整数である。

第１レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２が初期表示信号端子ＳＴＵ＿０に直接結合される。各レベルのシフトレジスタユニットのブランク入力信号端子ＳＴＵ１が自身のシフト信号出力端子ＣＲに結合される。

理解されるように、ここでシフトレジスタユニットと駆動される画素ユニットの行との関係をより良く示すために、シフト信号出力端子ＣＲから出力されたシフト信号の印をシフトレジスタユニットのレベル数に対応せずに、画素信号出力端子から出力された画素信号の印に対応する。すなわち、第２レベルのシフトレジスタユニットＡ２から出力されたシフト信号はＣＲ＜３＞と記され、シフトレジスタユニットＡ２のレベル数２に対応せずに、それから出力された第３行の画素ユニットの画素信号ＯＵＴ＜３＞に対応する。

図１１に示すように、ゲート駆動回路２０は更に第１サブクロック信号線ＣＬＫ＿１、第２サブクロック信号線ＣＬＫ＿２、第３サブクロック信号線ＣＬＫ＿３を備える。第１サブクロック信号線ＣＬＫ＿１が各シフトレジスタユニットの補償選択制御端子ＯＥに結合され、第２サブクロック信号線ＣＬＫ＿２が各シフトレジスタユニットのグローバルリセット信号端子ＴＲＳＴに結合され、第３サブクロック信号線ＣＬＫ＿３が各シフトレジスタユニットの第１クロック信号端子ＣＬＫＡに結合される。

ゲート駆動回路２０は更に第４サブクロック信号線ＣＬＫ＿１、第５サブクロック信号線ＣＬＫ＿５、第６サブクロック信号線ＣＬＫ＿６、第７サブクロック信号線ＣＬＫ＿７を備え、シフト信号及び第１画素信号を出力するために、それらがそれぞれ第１レベルのシフトレジスタユニットＡ１、第２レベルのシフトレジスタユニットＡ２、第３レベルのシフトレジスタユニットＡ３、第４レベルのシフトレジスタユニットＡ４のシフトクロック信号端子ＣＬＫＳ（第１画素クロック信号端子ＣＬＫＯ１）に結合される。

ゲート駆動回路２０は更に第８サブクロック信号線ＣＬＫ＿８、第９サブクロック信号線ＣＬＫ＿９、第１０サブクロック信号線ＣＬＫ＿１０、第１１サブクロック信号線ＣＬＫ＿１１を備える。第２画素信号を出力するために、それらがそれぞれ第１レベルのシフトレジスタユニットＡ１、第２レベルのシフトレジスタユニットＡ２、第３レベルのシフトレジスタユニットＡ３、第４レベルのシフトレジスタユニットＡ４の第２画素クロック信号端子ＣＬＫＯ２に結合される。

なお、図１１に示されるカスケード接続関係は例示的なものに過ぎず、本開示の説明に基づき、更に実際の状況に応じて他のカスケード接続方式を用いてもよい。例えば、以上に説明されたとおり、各レベルのシフトレジスタユニットのブランク入力信号端子ＳＴＵ１が更に上位２つのレベル又は下位３つのレベルのシフトレジスタユニットのシフト信号出力端子ＣＲを選択して結合してもよい。

本開示の実施例は更に上記いずれか１項に記載のシフトレジスタユニットの駆動方法を提供し、該駆動方法は、１フレームの表示期間で、シフト信号出力端子を介して他のシフトレジスタユニットにシフト信号を出力することと、１フレームの表示期間で、複数の画素信号出力端子を介してそれぞれ複数行の画素ユニットに複数の画素信号を出力することと、を含む。複数の画素信号が複数の表示出力信号を含む。

本開示の実施例では、１フレームの表示期間で、複数行の画素ユニットの表示タイミングに基づき、複数の画素クロック信号がそれぞれ複数の画素信号出力サブ回路に入力される。１フレームの表示期間で、複数の画素信号出力サブ回路が複数の出力クロック信号の制御下で、複数の出力クロック信号を複数の表示出力信号としてそれぞれ複数の出力端子に出力する。表示タイミングが複数行の画素ユニットの各行を順に表示する行走査表示タイミングである。

本開示の実施例では、シフトレジスタユニットの駆動方法は、更に、１フレームの表示期間で、ブランク入力回路が補償選択制御信号に応答してプルアップ制御ノードを充電し、プルアップ制御ノードのレベルを保持することと、１フレームのブランク期間で、ブランクプルアップ回路がプルアップ制御ノードのレベル及び第１クロック信号の制御下で、第１クロック信号を利用してプルアップノードを充電することと、１フレームのブランク期間で、ブランクプルアップ保持回路が第１クロック信号に応答してプルアップ制御ノードに対してプルアップ保持を行うことと、１フレームのブランク期間で、複数の画素信号出力端子のうちの１つが複数行の画素ユニットのうちの１行に画素信号を出力し、画素信号がブランク出力信号を含むことと、を含む。

本開示の実施例では、１フレームのブランク期間で、複数の画素クロック信号のうちの１つが複数の画素信号出力サブ回路のうちの１つに入力される。１フレームのブランク期間で、複数の画素信号出力サブ回路のうちの１つが複数の画素クロック信号のうちの１つの制御下で、複数の出力クロック信号のうちの１つをブランク出力信号として複数の出力端子のうちの１つに出力する。

以下、図面を参照しながら、上記駆動方法を更に説明する。

図１２は図１１におけるゲート駆動回路のタイミングチャートである。図１２では、Ｈ＜５＞がゲート駆動回路２０における第３レベルのシフトレジスタユニットＡ３のプルアップ制御ノードＨを示し、Ｑ＜１＞、Ｑ＜３＞及びＱ＜５＞がそれぞれゲート駆動回路２０における第１レベルのシフトレジスタユニットＡ１、第２レベルのシフトレジスタユニットＡ２及び第３レベルのシフトレジスタユニットＡ３のプルアップノードＱを示す。ＯＵＴ＜５＞（ＣＲ＜５＞）、ＯＵＴ＜６＞がゲート駆動回路２０における第３レベルのシフトレジスタユニットＡ３の第１画素信号出力端子ＯＵＴ１（シフト信号出力端子ＣＲ）、第２画素信号出力端子ＯＵＴ２を示す。ＯＵＴ＜７＞（ＣＲ＜７＞）、ＯＵＴ＜８＞がそれぞれゲート駆動回路２０における第４レベルのシフトレジスタユニットＡ４の第１画素信号出力端子ＯＵＴ１（シフト信号出力端子ＣＲ）、第２画素信号出力端子ＯＵＴ２を示す。１Ｆが第１フレームを示し、ＤＩが第１フレームにおける表示期間を示し、ＢＬが第１フレームにおけるブランク期間を示す。

また、図１２では、第３電圧端子ＶＤＤ＿Ａが低レベルを入力するが、第４電圧端子ＶＤＤ＿Ｂが高レベルを入力する場合を例として説明するが、本開示の実施例はこれに限らない。図１２に示される信号のタイミングチャートにおける信号レベルが模式的なものであり、真のレベル値を示さない。

以下、図１２における信号のタイミングチャートを参照しながら、図１１に示されるゲート駆動回路２０の動作原理を説明し、例えば、図１１に示されるゲート駆動回路２０におけるシフトレジスタユニットが図４に示されるシフトレジスタユニットを用いてもよい。

第１レベルのシフトレジスタユニットＡ１の動作を例として表示信号出力を説明すると同時に、図４に示すように、まず、第１レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２が初期表示信号端子ＳＴＵ＿０からの信号を受信し、第４トランジスタＭ４がオンにされ、第２電圧端子ＶＤＤからの高レベル電圧がプルアップノードＱに入力される。第１レベルのシフトレジスタユニットＡ１のプルアップノードＱ＜１＞が高レベルになる。プルアップノードＱ＜１＞が高レベルにある期間で、まず、シフトクロック信号端子ＣＬＫＳ（第１画素クロック信号端子ＣＬＫＯ１）が第４サブクロック信号線ＣＬＫ＿４からの高レベルのクロック信号を受信し、第１レベルのシフトレジスタユニットＡ１のシフト信号出力端子ＣＲ＜１＞、第１画素信号出力端子ＯＵＴ１（ＯＵＴ＜１＞）が高レベルの表示出力信号を出力するようにする（図示せず）。次に、第２画素クロック信号端子ＣＬＫＯ２が第８サブクロック信号線ＣＬＫ＿８からの高レベルのクロック信号を受信し、第１レベルのシフトレジスタユニットＡ１の第２画素信号出力端子ＯＵＴ２（ＯＵＴ＜２＞）が高レベルの表示出力信号（図示せず）を出力するようにする。シフト信号出力端子ＣＲ＜１＞から出力されたシフト信号が第２レベルのシフトレジスタユニットＡ２の表示入力信号端子ＳＴＵ２に入力され、第２レベルのシフトレジスタユニットＡ２が上記過程を繰り返し、次に第３レベルのシフトレジスタユニットＡ３が上記過程を繰り返す。第３レベルのシフトレジスタユニットＡ３のシフト信号出力端子ＣＲ＜５＞から出力されたシフト信号が第１レベルのシフトレジスタユニットＡ１の表示リセット信号端子ＳＴＤに入力され、第１５トランジスタＭ１５がオンにされ、プルアップノードＱ＜１＞を低レベルにする。

また、第３レベルのシフトレジスタユニットＡ３の動作を例としてブランク信号出力を説明し、該ブランク信号が第３レベルのシフトレジスタユニットＡ３の第１画素信号出力端子ＯＵＴ１（ＯＵＴ＜５＞）から第５行画素ユニットに出力される。同時に、図４に示すように、図１２におけるＳ１に示されるとおり、第３レベルのシフトレジスタユニットＡ３のシフト信号出力端子ＣＲ＜５＞が高レベル信号を出力する場合、第３レベルのシフトレジスタユニットＡ３の補償選択制御端子ＯＥが第１サブクロック信号線ＣＬＫ＿１からの高レベルのクロック信号を受信し、第１トランジスタＭ１がオンにされ、プルアップ制御ノードＨ＜５＞が高レベルになり、第２トランジスタＭ２がオンにされる。プルアップ制御ノードＨ＜５＞の高レベルがブランク期間ＢＬまで保持される。ブランク期間で、第３レベルのシフトレジスタユニットＡ３の第１クロック信号端子ＣＬＫＡが第３サブクロック信号線ＣＬＫ＿３からの高レベルのクロック信号を受信し、第３トランジスタＭ３がオンにされ、プルアップノードＱを高レベルにし、第５トランジスタＭ５がオンにされる。その後、第３レベルのシフトレジスタユニットＡ３のシフトクロック信号端子ＣＬＫＳ（第１画素クロック信号端子ＣＬＫＯ１）が第６サブクロック信号線ＣＬＫ＿６からの高レベルの信号を受信し、第３レベルのシフトレジスタユニットＡ３のシフト信号出力端子ＣＲ＜５＞（第１画素信号出力端子ＯＵＴ１）が高レベルのブランク出力信号を出力するようにし、該段階は図１２におけるＳ２に示される。高レベルのブランク出力信号を出力するＳ２段階で、第３サブクロック信号線ＣＬＫ＿３の信号が低レベルになって、第３トランジスタＭ３を介してプルアップノードＱ＜５＞を充電することが不可能になる。しかしながら、トランジスタＭ５がオンにされても、第２キャパシタＣ２のブートストラップ作用によって、Ｑ＜５＞が常に高レベルを保持することができる。

ブランク出力信号の出力を完了した後、第１サブクロック信号線ＣＬＫ＿１、第２サブクロック信号線ＣＬＫ＿２に高レベルの信号を有する。各レベルのシフトレジスタユニットの補償選択制御端子ＯＥがいずれも第１サブクロック信号線ＣＬＫ＿１に結合され、各レベルのシフトレジスタユニットのグローバルリセット信号端子ＴＲＳＴがいずれも第２サブクロック信号線ＣＬＫ＿２に結合されるため、各レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ及びプルアップノードＱをリセットすることができ、それによりプルアップ制御ノードＨ＜５＞及びプルアップノードＱ＜５＞がいずれもリセットを完了する。

ここまで、第１フレームの駆動タイミングが終了する。その後の第２フレーム、第３フレーム等のより多くの段階におけるゲート駆動回路の駆動は上記説明を参照してもよく、ここで詳細な説明は省略する。

なお、ランダムに補償する動作原理を説明するとき、第１フレームのブランク期間で表示パネルの第５行のサブ画素ユニットに対応する駆動信号を出力する場合を例として説明したが、本開示は制限しない。例えば、あるフレームのブランク期間で表示パネルの他のサブ画素ユニットに対応する駆動信号を出力する必要がある場合、補償選択制御端子ＯＥに提供する信号と対応するシフトレジスタユニットのブランク入力信号端子ＳＴＵ１の信号とタイミングが同じであるように制御する必要がある。ここで、２つの信号のタイミングが同じであることは、２つの信号の振幅値が同じであるように要求されず、高レベルにある時間が同期することを意味する。

以上によれば、ブランクプルアップ保持回路１３０を設置することでプルアップ制御ノードＨに対してプルアップ保持を行うことにより、プルアップ制御ノードＨの漏電を回避することができ、これにより、１フレームのブランク期間でプルアップノードＱへの充電を十分に行い、出力異常の発生を回避する。また、該シフトレジスタユニットは更に複数行の画素ユニットの駆動を実現することができ、シフトレジスタユニットの数を減少させ、ゲート駆動回路に必要な面積を減少させる。

図１３は本開示の実施例に係る表示装置の模式図である。

本開示の実施例は更に表示装置１を提供し、図１３に示すように、該表示装置１は本開示の実施例に係るゲート駆動回路２０を備える。該表示装置１は更に表示パネル４０を備え、表示パネル４０は複数のサブ画素ユニット４１０からなるアレイを備える。例えば、該表示装置１は更にデータ駆動回路３０を備えてもよい。データ駆動回路３０はデータ信号を画素アレイに提供することに用いられ、ゲート駆動回路２０は駆動信号を画素アレイに提供することに用いられ、例えば該駆動信号はサブ画素ユニット４１０における走査トランジスタ及びセンストランジスタを駆動することができる。データ駆動回路３０がデータ線ＤＬによってサブ画素ユニット４１０に結合され、ゲート駆動回路２０がゲート線ＧＬによってサブ画素ユニット４１０に結合される。

なお、本実施例の表示装置１は液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等の表示機能を持ついかなる製品又は部材であってもよい。

本開示の実施例に係る表示装置１の技術的効果は上記実施例におけるゲート駆動回路２０についての対応説明を参照してもよく、ここで詳細な説明は省略する。

以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限らず、本開示の保護範囲は特許請求の範囲に準じるべきである。

１０ シフトレジスタユニット
１１０ ブランク入力回路
１２０ ブランクプルアップ回路
１３０ ブランクプルアップ保持回路
２００ 表示入力回路
３００ 出力回路

Claims (20)

1. シフトレジスタユニットであって、
   補償選択制御信号に応答してプルアップ制御ノードを充電し、前記プルアップ制御ノードのレベルを保持するように構成されるブランク入力回路と、
   前記プルアップ制御ノードのレベル及び第１クロック信号の制御下で、前記第１クロック信号を利用してプルアップノードを充電するように構成されるブランクプルアップ回路と、
   表示入力信号に応答して前記プルアップノードを充電するように構成される表示入力回路と、
   前記プルアップノードのレベル及び複数の出力クロック信号の制御下で、前記複数の出力クロック信号をそれぞれ複数の出力端子に出力するように構成される出力回路と、を備え、
   前記複数の出力端子はシフト信号出力端子及び複数の画素信号出力端子を含み、
   前記複数の画素信号出力端子はそれぞれ複数行の画素ユニットに複数の画素信号を出力するように構成され、
   前記シフトレジスタユニットは第１プルダウン制御回路及びプルダウン回路を更に備え、
   前記第１プルダウン制御回路は前記プルアップノードのレベルの制御下で、プルダウンノードのレベルを制御するように構成され、
   前記プルダウン回路は前記プルダウンノードのレベルの制御下で、前記プルアップノード、前記シフト信号出力端子及び前記複数の画素信号出力端子に対してプルダウンリセットを行うように構成され、
   前記第１プルダウン制御回路は第７トランジスタ、第８トランジスタ及び第９トランジスタを備え、
   前記シフトレジスタユニットは更に第２プルダウンノードを備え、
   前記シフトレジスタユニットは更に、トランジスタＭ２２、トランジスタＭ２２＿ｂ、トランジスタＭ９＿ｂ、トランジスタＭ１３＿ｂ、トランジスタＭ１７＿ｂ、トランジスタＭ１４＿ｂ、トランジスタＭ１１＿ｂ及びトランジスタＭ１２＿ｂを備え、前記トランジスタＭ２２のゲート、トランジスタＭ２２＿ｂのゲート、トランジスタＭ９＿ｂの第１電極、トランジスタＭ１３＿ｂの第１電極、トランジスタＭ１４＿ｂの第１電極、トランジスタＭ１１＿ｂのゲート及びトランジスタＭ１２＿ｂのゲートはそれぞれ前記第２プルダウンノードに接続され、前記トランジスタＭ１７＿ｂの第１電極は前記トランジスタＭ１３＿ｂを介して第２プルダウンノードに接続され、
   前記第７トランジスタの制御電極は第１電極に結合され、第３電圧を受信するように第３電圧端子に結合されるように構成され、前記第７トランジスタの第２電極が前記プルダウンノードに結合され、
   前記第８トランジスタの制御電極は第１電極に結合され、第４電圧を受信するように第４電圧端子に結合されるように構成され、前記第８トランジスタの第２電極が前記第２プルダウンノードに結合され、
   前記第９トランジスタの制御電極が前記プルアップノードに結合され、前記第９トランジスタの第１電極が前記プルダウンノードに結合され、第５電圧を受信するように前記第９トランジスタの第２電極が第５電圧端子に結合されるシフトレジスタユニット。
2. 前記ブランク入力回路は第１トランジスタ及び第１キャパシタを備え、
   前記補償選択制御信号を受信するように前記第１トランジスタの制御電極が補償選択制御端子に結合され、前記第１トランジスタの第１電極がブランク入力信号端子に結合され、前記第１トランジスタの第２電極が前記プルアップ制御ノードに結合され、
   前記第１キャパシタの第１電極が前記プルアップ制御ノードに結合され、前記第１キャパシタの第２電極が第１電圧端子に結合される請求項１に記載のシフトレジスタユニット。
3. 前記ブランクプルアップ回路は第２トランジスタ及び第３トランジスタを備え、
   前記第２トランジスタの制御電極が前記プルアップ制御ノードに結合され、前記第１クロック信号を受信するように前記第２トランジスタの第１電極が第１クロック信号端子に結合され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に結合され、
   前記第１クロック信号を受信するように前記第３トランジスタの制御電極が前記第１クロック信号端子に結合され、前記第３トランジスタの第２電極が前記プルアップノードに結合される請求項１に記載のシフトレジスタユニット。
4. ブランクプルアップ保持回路を更に備え、
   前記ブランクプルアップ保持回路は前記プルアップ制御ノードに結合され、前記第１クロック信号に応答して前記プルアップ制御ノードに対してプルアップ保持を行うように構成され、
   前記ブランクプルアップ保持回路は第１結合キャパシタを備え、
   前記第１クロック信号を受信するように前記第１結合キャパシタの第１電極が前記第１クロック信号端子に結合され、前記第１結合キャパシタの第２電極が前記プルアップ制御ノードに結合される請求項３に記載のシフトレジスタユニット。
5. 前記ブランクプルアップ保持回路は更に第２結合キャパシタを備え、
   前記第２結合キャパシタの第１電極が前記第２トランジスタの第２電極に結合され、前記第２結合キャパシタの第２電極が前記プルアップ制御ノードに結合される請求項４に記載のシフトレジスタユニット。
6. 前記表示入力回路は第４トランジスタを備え、
   前記表示入力信号を受信するように前記第４トランジスタの制御電極が表示入力信号端子に結合され、第２電圧を受信するように前記第４トランジスタの第１電極が第２電圧端子に結合され、前記第４トランジスタの第２電極が前記プルアップノードに結合される請求項１～５のいずれか１項に記載のシフトレジスタユニット。
7. シフト信号出力サブ回路は第５トランジスタを備え、前記第５トランジスタの制御電極が前記プルアップノードに結合され、シフトクロック信号を受信するように前記第５トランジスタの第１電極がシフトクロック信号端子に結合され、前記第５トランジスタの第２電極が前記シフト信号出力端子に結合され、
   複数の画素信号出力サブ回路のうちの１つは第６トランジスタを備え、前記第６トランジスタの制御電極が前記プルアップノードに結合され、複数の画素クロック信号のうちの１つを受信するように前記第６トランジスタの第１電極が複数の画素クロック信号端子のうちの１つに結合され、前記第６トランジスタの第２電極が前記複数の画素信号出力端子のうちの１つに結合される請求項１～５のいずれか１項に記載のシフトレジスタユニット。
8. 前記プルダウン回路は第１０トランジスタ、第１１トランジスタ及び第１２トランジスタを備え、
   前記第１０トランジスタの制御電極が前記プルダウンノードに結合され、前記第１０トランジスタの第１電極が前記プルアップノードに結合され、第５電圧を受信するように前記第１０トランジスタの第２電極が第５電圧端子に結合され、
   前記第１１トランジスタの制御電極が前記プルダウンノードに結合され、前記第１１トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第５電圧を受信するように前記第１１トランジスタの第２電極が前記第５電圧端子に結合され、
   前記第１２トランジスタの制御電極が前記プルダウンノードに結合され、前記第１２トランジスタの第１電極が前記複数の画素信号出力端子のうちの１つに結合され、第５電圧を受信するように前記第１２トランジスタの第２電極が第５電圧端子に結合される請求項１に記載のシフトレジスタユニット。
9. 第２プルダウン制御回路及び第３プルダウン制御回路を更に備え、
   前記第２プルダウン制御回路は前記第１クロック信号に応答して前記プルダウンノードのレベルを制御するように構成され、
   前記第３プルダウン制御回路は前記表示入力信号に応答して前記プルダウンノードのレベルを制御するように構成される請求項１に記載のシフトレジスタユニット。
10. 前記第２プルダウン制御回路は第１３トランジスタを備え、前記第３プルダウン制御回路は第１４トランジスタを備え、
    前記第１クロック信号を受信するように前記第１３トランジスタの制御電極が第１クロック信号端子に結合され、前記第１３トランジスタの第１電極が前記プルダウンノードに結合され、第５電圧を受信するように前記第１３トランジスタの第２電極が第５電圧端子に結合され、
    前記表示入力信号を受信するように前記第１４トランジスタの制御電極が表示入力信号端子に結合され、前記第１４トランジスタの第１電極が前記プルダウンノードに結合され、前記第５電圧を受信するように前記第１４トランジスタの第２電極が前記第５電圧端子に結合される請求項９に記載のシフトレジスタユニット。
11. 前記第２プルダウン制御回路は第１３トランジスタ及び第１７トランジスタを備え、前記第３プルダウン制御回路は第１４トランジスタを備え、
    前記第１クロック信号を受信するように前記第１３トランジスタの制御電極が第１クロック信号端子に結合され、前記第１３トランジスタの第１電極が前記プルダウンノードに結合され、前記第１３トランジスタの第２電極が第１７トランジスタの第１電極に結合され、
    前記第１７トランジスタの制御電極が前記プルアップ制御ノードに結合され、第５電圧を受信するように前記第１７トランジスタの第２電極が第５電圧端子に結合され、
    前記表示入力信号を受信するように前記第１４トランジスタの制御電極が表示入力信号端子に結合され、前記第１４トランジスタの第１電極が前記プルダウンノードに結合され、前記第５電圧を受信するように前記第１４トランジスタの第２電極が前記第５電圧端子に結合される請求項９に記載のシフトレジスタユニット。
12. 表示リセット回路及びグローバルリセット回路を更に備え、
    前記表示リセット回路は表示リセット信号に応答して前記プルアップノードをリセットするように構成され、
    前記グローバルリセット回路はグローバルリセット信号に応答して前記プルアップノードをリセットするように構成される請求項１に記載のシフトレジスタユニット。
13. 前記表示リセット回路は第１５トランジスタを備え、前記グローバルリセット回路は第１６トランジスタを備え、
    前記表示リセット信号を受信するように前記第１５トランジスタの制御電極が表示リセット信号端子に結合され、前記第１５トランジスタの第１電極が前記プルアップノードに結合され、第５電圧を受信するように前記第１５トランジスタの第２電極が第５電圧端子に結合され、
    前記グローバルリセット信号を受信するように前記第１６トランジスタの制御電極がグローバルリセット信号端子に結合され、前記第１６トランジスタの第１電極が前記プルアップノードに結合され、前記第５電圧を受信するように前記第１６トランジスタの第２電極が前記第５電圧端子に結合される請求項１２に記載のシフトレジスタユニット。
14. カスケード接続される請求項１～１３のいずれか１項に記載のシフトレジスタユニットを複数備えるゲート駆動回路。
15. 第Ｍレベルのシフトレジスタユニットが第２Ｍ－１行の画素ユニットのための画素信号及び第２Ｍ行の画素ユニットのための画素信号を出力し、
    第Ｍレベルのシフトレジスタユニットのシフト信号出力端子が第Ｍ＋１レベルのシフトレジスタユニットの表示入力信号端子に結合され、
    第Ｍレベルのシフトレジスタユニットの表示リセット信号端子が第Ｍ＋２レベルのシフトレジスタユニットのシフト信号出力端子に結合され、
    Ｍがゼロより大きな整数である請求項１４に記載のゲート駆動回路。
16. 請求項１４又は１５に記載のゲート駆動回路を備える表示装置。
17. 請求項１～１３のいずれか１項に記載のシフトレジスタユニットの駆動方法であって、
    １フレームの表示期間で、前記シフト信号出力端子を介して他のシフトレジスタユニットにシフト信号を出力することと、
    １フレームの表示期間で、前記複数の画素信号出力端子を介してそれぞれ複数行の画素ユニットに複数の画素信号を出力し、前記複数の画素信号が複数の表示出力信号を含むことと、を含むシフトレジスタユニットの駆動方法。
18. １フレームの表示期間で、前記複数行の画素ユニットの表示タイミングに基づき、複数の画素クロック信号がそれぞれ複数の画素信号出力サブ回路に入力され、
    前記表示タイミングが前記複数行の画素ユニットの各行を順に表示する行走査表示タイミングであり、
    １フレームの表示期間で、前記複数の画素信号出力サブ回路が前記複数の画素クロック信号の制御下で、前記複数の画素クロック信号を前記複数の表示出力信号としてそれぞれ前記複数の画素信号出力端子に出力する請求項１７に記載のシフトレジスタユニットの駆動方法。
19. １フレームの表示期間で、前記ブランク入力回路が前記補償選択制御信号に応答して前記プルアップ制御ノードを充電し、前記プルアップ制御ノードのレベルを保持することと、
    １フレームのブランク期間で、前記ブランクプルアップ回路が前記プルアップ制御ノードのレベル及び前記第１クロック信号の制御下で、前記第１クロック信号を利用して前記プルアップノードを充電することと、
    １フレームのブランク期間で、前記複数の画素信号出力端子のうちの１つが前記複数行の画素ユニットのうちの１行に画素信号を出力し、前記画素信号がブランク出力信号を含むことと、を更に含む請求項１７又は１８に記載のシフトレジスタユニットの駆動方法。
20. １フレームのブランク期間で、複数の画素クロック信号のうちの１つが複数の画素信号出力サブ回路のうちの１つに入力され、
    １フレームのブランク期間で、前記複数の画素信号出力サブ回路のうちの１つが前記複数の画素クロック信号のうちの１つの制御下で、前記複数の出力クロック信号のうちの１つを前記ブランク出力信号として前記複数の画素信号出力端子のうちの１つに出力する請求項１９に記載のシフトレジスタユニットの駆動方法。

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