CN102800292B - 栅极驱动电路 - Google Patents

Abstract

本发明提出一种栅极驱动电路，其包括多级栅极驱动子电路，其中每级栅极驱动子电路又包括上拉开关元件、下拉开关元件及锁存器。锁存器用于通过从第一上拉信号输入端和第二上拉信号输入端输入的第一上拉信号和第二上拉信号，对其锁存器输出端输出的电压分别进行第一级和第二级上拉，以提高所述锁存器向上拉开关元件的第一控制端输出的控制信号。本发明可以在栅极驱动子电路输出栅极电压的时间段中，使锁存器向上拉开关元件输出一个很高的电压，提高上拉开关元件的输出能力，因此在保证输出足够栅极电压的前提下，还可以进一步减小上拉开关元件的尺寸，特别适合小面板液晶显示装置的设计要求。

Description

栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别涉及一种适用于液晶显示装置的栅极驱动电路。 

背景技术        

液晶显示装置（Liquid Crystal Display，LCD）具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管（CRT）显示器。目前液晶显示器广泛应用于高清晰数字电视、台式计算机、个人数字助理（PDA）、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管（Thin Film Transistor，TFT）液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路（gate drive circuit）和源极驱动电路（source drive circuit）。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板（Gate Ic in array，GIA）上从而简化液晶显示装置的制造过程，并降低生产成本。 

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线连接的上拉晶体管向栅极线送出栅极电压，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。 

但是，由于窄边框和高解析度（即分辨率，resolution）的小尺寸面板的发展，对栅极驱动电路的设计提出了新挑战：一方面，窄的边框限制了栅极驱动电路的尺寸，对应的输出级的上拉晶体管的尺寸（沟道宽长比）也受到限制，由于上拉晶体管的驱动能力与其尺寸成正比（晶体管的驱动能力是用其导电因子来表示的，导电因子的值越大，其驱动能力越强，而导电因子则与晶体管的沟道宽长比成正比），因此若缩小上拉晶体管的尺寸也即降低了上拉晶体管的驱动能力，从而可能导致其输出能力降低，即栅极驱动电路输出的电压降低；另一方面，高解析度的面板使栅极走线的负载更大，从而为了保证液晶显示装置的正常显示以及显示质量，甚至需要更强输出能力的上拉晶体管，然而尺寸的限制却使得锁存器输出给上拉晶体管栅极端的电压不足以驱动上拉晶体管向栅极线输出足够的电压，从而造成了栅极驱动电路设计上的一个矛盾。 

发明内容

本发明的目的是提供一种栅极驱动电路，以解决现有液晶显示装置小型化以及高解析度发展中栅极驱动电路的上拉晶体管输出能力不足的问题。 

本发明提出栅极驱动电路，包括多级栅极驱动子电路，其中每级栅极驱动子电路用于分别驱动一条对应的栅极线，每级栅极驱动子电路包括： 

上拉开关元件，包括第一输入端、第一输出端和第一控制端，所述第一输入端接收第一时序信号，所述第一输出端作为栅极驱动子电路的输出端；

下拉开关元件，包括第二输入端、第二输出端和第二控制端，所述第二控制端接收第二时序信号，所述第二输入端连接一参考低电压，而所述第二输出端连接所述第一输出端；

锁存器，其包括：

第一上拉信号输入端，用于接收输入的第一上拉信号；

第二上拉信号输入端，用于接收输入的第二上拉信号；

锁存器输出端，连接所述上拉开关元件的第一控制端以输出控制信号至所述上拉开关元件的第一控制端，所述锁存器根据所述第一上拉信号和所述第二上拉信号，以对其所述锁存器输出端输出的控制信号分别进行第一级和第二级上拉。

依照本发明较佳实施例所述的栅极驱动电路，每级栅极驱动子电路还包括：上拉电容，其连接在所述上拉开关元件的所述第一控制端与所述第一输出端之间，用于对所述锁存器输出端所输出的控制信号进行第三级上拉。 

依照本发明较佳实施例所述的栅极驱动电路，所述上拉电容为所述上拉开关元件的寄生电容。 

依照本发明较佳实施例所述的栅极驱动电路，所述锁存器包括： 

第三开关元件，其包括第三输入端、第三输出端和第三控制端，所述第三输入端和所述第三控制端均连接所述第一上拉信号输入端；耦合电容，其一端连接所述第二上拉信号输入端；第四开关元件，其包括第四输入端、第四输出端和第四控制端，所述第四控制端与所述第四输入端相连，并分别连接所述耦合电容的另一端以及所述第三开关元件的所述第三输出端，所述第四输出端作为所述锁存器输出端以连接所述上拉开关元件。

依照本发明较佳实施例所述的栅极驱动电路，所述锁存器还包括： 

下拉信号输入端，用于输入下拉所述锁存器输出端输出电压的下拉信号；第五开关元件，其包括第五输入端、第五输出端和第五控制端，所述第五控制端连接所述下拉信号输入端，所述第五输出端连接所述第四开关元件的第四输出端，所述第五输入端连接一参考低电压。

依照本发明较佳实施例所述的栅极驱动电路，所述下拉信号输入端连接向下第三级的栅极驱动子电路的输出端或向下第二级的栅极驱动子电路的输出端。 

依照本发明较佳实施例所述的栅极驱动电路，每级栅极驱动子电路还包括：第六开关元件，其包括第六输入端、第六输出端和第六控制端，所述第六输入端连接所述上拉开关元件的所述第一控制端，所述第六输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第六控制端连接所述上拉开关元件的所述第一输入端。 

依照本发明较佳实施例所述的栅极驱动电路，所述锁存器还包括： 

第七开关元件，其包括第七输入端、第七输出端和第七控制端，所述第七控制端连接所述下拉信号输入端，所述第七输出端连接所述第三开关元件的所述第三输出端，所述第七输入端连接所述参考低电压。

依照本发明较佳实施例所述的栅极驱动电路，每级栅极驱动子电路还包括：第八开关元件，其包括第八输入端、第八输出端和第八控制端，所述第八控制端连接所述下拉信号输入端，所述第八输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第八输入端连接所述参考低电压。 

依照本发明较佳实施例所述的栅极驱动电路，每级栅极驱动子电路还包括：第一稳定电容，其一端连接所述第一时序信号；第九开关元件，其包括第九输入端、第九输出端和第九控制端，所述第九输出端连接所述第一稳定电容的另一端，所述第九输入端连接所述参考低电压，所述第九控制端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点；第十开关元件，其包括第十输入端、第十输出端和第十控制端，所述第十输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第十输入端连接所述参考低电压，所述第十控制端连接所述第一稳定电容的另一端。 

依照本发明较佳实施例所述的栅极驱动电路，每级栅极驱动子电路还包括：第二稳定电容，其一端连接所述第一时序信号；第十一开关元件，其包括第十一输入端、第十一输出端和第十一控制端，所述第十一输入端连接所述参考低电压，所述第十一输出端连接所述第二稳定电容的另一端，所述第十一控制端连接所述上拉开关元件的所述第一控制端；第十二开关元件，其包括第十二输入端、第十二输出端和第十二控制端，所述第十二输入端连接所述参考低电压，所述第十二输出端所述第十一控制端和所述第一控制端之间的节点，所述第十二控制端连接所述第二稳定电容的另一端；第十三开关元件，其包括第十三输入端、第十三输出端和第十三控制端，所述第十三控制端连接所述第二稳定电容的另一端，所述第十三输入端连接所述参考低电压，所述第十三输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点。 

依照本发明较佳实施例所述的栅极驱动电路，所述栅极驱动电路包括至少四级栅极驱动子电路，且输入本级栅极驱动子电路的所述第一时序信号比输入下一级栅极驱动子电路的所述第一时序信号超前1/4周期，输入本级栅极驱动子电路的所述第二时序信号比输入下一级栅极驱动子电路的所述第二时序信号超前1/4周期。 

依照本发明较佳实施例所述的栅极驱动电路，所述栅极驱动电路中自第二级栅极驱动子电路之后的每一级栅极驱动子电路的第一上拉信号输入端连接其向上第二级的栅极驱动子电路的输出端，或者所述栅极驱动电路中自第一级栅极驱动子电路之后的每一级栅极驱动子电路的第二上拉信号输入端连接其上一级的栅极驱动子电路的输出端。 

相对于现有技术，本发明的有益效果是： 

本发明利用锁存器的第一上拉信号输入端和第二上拉信号输入端输入的第一上拉信号和第二上拉信号，分别对锁存器的输出电压进行了第一级和第二级的上拉，并可以结合上拉电容的第三级上拉，从而在栅极驱动子电路输出栅极电压的时间段中，使锁存器可以向上拉开关元件输出一个很高的电压，从而使得上拉开关元件具有较强的输出能力，因此在保证栅极驱动电路可以输出足够的栅极电压的前提下，还可以进一步减小上拉开关元件的尺寸（即宽长比），因此本发明的栅极驱动电路特别可以符合液晶显示装置小型化及高解析度发展的设计要求。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。 

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 

附图说明

图1为本发明栅极驱动子电路的总体电路结构示意图； 

图2为本发明实施例一的栅极驱动子电路的电路图；

图3为本发明实施例一中栅极驱动子电路第一种形式的时序示意图；

图4为本发明实施例一中栅极驱动子电路第二种形式的时序示意图；

图5为本发明与现有技术中栅极驱动电路的效果对比示意图；

图6为本发明实施例二的栅极驱动子电路的电路图；

图7为本发明实施例三的栅极驱动子电路的电路图；

图8为本发明实施例四的栅极驱动子电路的电路图；

图9为本发明实施例五的栅极驱动子电路的电路图；

图10为本发明实施例六的栅极驱动子电路的电路图。

具体实施方式

为更进一步阐述本发明达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的栅极驱动电路其具体实施方式、方法、步骤及功效，详细说明如后。 

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例详细说明中将可清楚的呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。在附图中，为了清晰起见，夸大了层、膜和区域的厚度。相同的标号始终表示相同的元件。 

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的意思。 

本发明栅极驱动电路包括多级栅极驱动子电路，每一级的栅极驱动子电路与液晶面板上的每一行栅极线对应连接，并将栅极信号依次按序施加到栅极线上，栅极驱动子电路之间的连接关系将在下文中做详细阐述。 

请参见图1，其为本发明栅极驱动子电路的总体结构示意图。如图1所示，其包括上拉开关元件M1、下拉开关元件M2以及锁存器（latch）21。上拉开关元件M1包括第一输入端、第一输出端和第一控制端，第一输入端连接第一时序信号输入端22，第一输出端作为栅极驱动子电路的输出端Gn。下拉开关元件M2包括第二输入端、第二输出端和第二控制端，第二控制端连接第二时序信号输入端23，第二输出端连接上拉开关元件M1的第一输出端，第二输入端连接一个参考低电压VGL。 

锁存器21包括用于输入第一上拉信号的第一上拉信号输入端24、用于输入第二上拉信号的第二上拉信号输入端25以及锁存器输出端Q，锁存器输出端Q连接上拉开关元件M1的第一控制端。锁存器21用于通过从第一上拉信号输入端24和第二上拉信号输入端25输入的第一上拉信号和第二上拉信号，对其锁存器输出端Q输出的电压分别进行第一级上拉和第二级上拉，以提高锁存器21向上拉开关元件M1的第一控制端输出的电压，从而在不增大上拉开关元件M1的宽长比，不修改制程的前提下，实现上拉开关元件M1输出能力的提高。 

实施例一 

图2为本发明实施例一的栅极驱动子电路的电路图。请参见图2，其中绘示出了图1中锁存器21具体的电路结构，且本实施例是本发明较佳的实施方式。本实施例的栅极驱动子电路包括锁存器21、上拉开关元件M1、下拉开关元件M2、上拉电容C3以及第六开关元件M6。上拉开关元件M1的第一控制端连接锁存器21的锁存器输出端Q，上拉开关元件M1的第一输入端连接第一时序信号输入端22，上拉开关元件M1的第一输出端作为栅极驱动子电路的输出端Gn。下拉开关元件M2的第二控制端连接第二时序信号输入端23，下拉开关元件M2的第二输出端连接上拉开关元件M1的第一输出端，下拉开关元件M2的第二输入端连接一个参考低电压VGL。上拉电容C3连接在锁存器21的锁存器输出端Q与栅极驱动子电路的输出端Gn之间，用于对锁存器21向上拉开关元件M1的第一控制端输出的电压进行第三级上拉。特别的，为迎合小尺寸液晶显示装置中对栅极电路的要求，上拉电容C3可以是上拉开关元件M1寄生电容。第六开关元件M6包括第六输入端、第六输出端和第六控制端，第六输入端连接上拉开关元件M1的第一控制端，第六输出端连接上拉开关元件M1的第一输出端与下拉开关元件M2的第二输出端之间的节点，第六控制端连接上拉开关元件M1的第一输入端。

锁存器21除了包括第一上拉信号输入端24、第二上拉信号输入端25和输出端Q，还包括第三开关元件M3、第四开关元件M4、第五开关元件M5、第七开关元件M7、耦合电容C2以及用于输入下拉锁存器21输出电压的下拉信号的下拉信号输入端26。第三开关元件M3包括第三输入端、第三输出端和第三控制端，第三输入端和第三控制端均连接第一上拉信号输入端24。第四开关元件M4包括第四输入端、第四输出端和第四控制端，第四控制端和第四输入端均连接到第三开关元件M3的第三输出端，第四输出端作为所述锁存器的输出端Q连接所述上拉开关元件M1。耦合电容C2的一端连接第二上拉信号输入端25，另一端同时与第四开关元件M4的第四控制端和第四输入端连接。第七开关元件M7包括第七输入端、第七输出端和第七控制端，第七控制端连接下拉信号输入端26，第七输出端连接第三开关元件M3的第三输出端，第七输入端连接参考低电压VGL。第五开关元件M5包括第五输入端、第五输出端和第五控制端，第五控制端连接下拉信号输入端26，第五输出端连接所述第四开关元件M4的第四输出端，第五输入端连接参考低电压VGL。 

本实施例栅极驱动子电路的第一上拉信号输入端24连接向上第二级的栅极驱动子电路的输出端，第二上拉信号输入端25连接上一级的栅极驱动子电路的输出端，下拉信号输入端26连接向下第三级的栅极驱动子电路的输出端或向下第二级的栅极驱动子电路的输出端。即假设本实施例栅极驱动子电路是第n级栅极驱动子电路，其中，n≧3，其输出的栅极电压是VGn，则第一上拉信号输入端24输入的电压是VGn-2，第二上拉信号输入端25输入的电压是VGn-1，下拉信号输入端26输入的电压是VGn+3或VGn+2。值得注意的是，在这种连接方式下，由于第一级栅极驱动子电路没有向上一级和向上第二级的栅极驱动子电路，第二级栅极驱动子电路没有向上第二级的栅极驱动子电路，所以第一级栅极驱动子电路的第一上拉信号输入端24和第二上拉信号输入端25上的输入电压，以及第二级栅极驱动子电路的第一上拉信号输入端24均要由外部信号电路提供。 

当然，这种栅极驱动子电路之间的连接方式只是本发明优选的一种实施方式，但并不以此限制本发明，只要符合向第一上拉信号输入端24和第二上拉信号输入端25输入用于对锁存器21输出电压的第一级和第二级上拉信号这个核心思想，任何连接方式的变化应均在本发明的保护范围内。例如第一上拉信号输入端24可以连接向上第六级栅极驱动子电路的输出端，第二上拉信号输入端25可以连接向上第五级栅极驱动子电路的输出端，亦或甚至所有栅极驱动子电路的第一上拉信号输入端24和第二上拉信号输入端25的输入电压均由外部信号电路提供等均应在本发明的保护范围内。 

请参见图3和图4，其分别为实施例一中栅极驱动子电路的两种形式的时序示意图，其中，图3所示的第一种形式是下拉信号输入端26的输入电压为VGn+3的时序示意图，图4所示的第二种形式是下拉信号输入端26的输入电压为VGn+2的时序示意图。现以图3所示的第一种形式的时序图为例，对栅极驱动子电路的工作过程进行详细说明。其中，为便于叙述，将输入第一时序信号输入端22的信号称为CLK1信号，将输入第二时序信号输入端23的信号称为CLK3信号，将输入第一上拉信号输入端24的信号称为Gn-2信号，将输入第二上拉信号输入端25的信号称为Gn-1信号，将输入下拉信号输入端26的信号称为Gn+3信号。每一级栅极驱动子电路的工作过程分为7段： 

阶段1：输入第一上拉信号输入端24的Gn-2信号充当起始信号，此时Gn-2信号为高电平，第三开关元件M3导通，Q2点电平被拉高，从而第四开关元件M4也导通，锁存器21的输出端Q点开始充电，实现对锁存器21输出电压的第一次上拉。另外，由于Q点电压被拉高，上拉开关元件M1被导通，第一时序信号输入端22输入的CLK1低电平信号经上拉开关元件M1输出到栅极驱动子电路的的输出端Gn，但是此时第二时序信号输入端23输入的CLK3信号为高电平，下拉开关元件M2导通，栅极驱动子电路的输出端Gn输出的栅极电压被拉低到参考低电压VGL（即栅极电压VGn低电平复位）。

阶段2：第二上拉信号输入端25输入的Gn-1信号由低到高，由于此时Gn-2信号仍为高电平，因而耦合电容C2下端Q2点的电压在阶段1的基础上再次被耦合拉高。由于第四开关元件M4处于导通状态，因而锁存器21的输出端Q点的电压同样在阶段1的基础上被拉高，从而实现对锁存器21输出电压的第二次上拉。另外，此时上拉开关元件M1仍然为导通状态，第一时序信号输入端22输入的CLK1低电平信号经上拉开关元件M1输出到栅极驱动子电路的输出端Gn，但是第二时序信号输入端23输入的CLK3信号仍然为高电平，下拉开关元件M2导通，栅极驱动子电路的输出端Gn输出的栅极电压被拉低到参考低电压VGL。 

阶段3：第一时序信号输入端22输入的CLK1信号从低到高，此时上拉开关元件M1处于导通状态，CLK1信号的高电压经上拉开关元件M1输出到栅极驱动子电路的的输出端Gn。第二时序信号输入端23输入的CLK3信号变为低电平，下拉开关元件M2断开。在这个阶段中，由于上拉电容C3自举，使锁存器21的输出端Q点的电压被进一步拉高，实现对锁存器21输出电压的第三次上拉，从而使上拉开关元件M1具备一个较高的输出能力。值得注意的是，在本发明中，可以直接采用上拉开关元件M1的寄生电容作为上拉电容C3,或者为了提升上拉效果，还可以采用一个独立电容作为上拉电容C3，其中，该独立电容与上拉开关元件M1的寄生电容并联。 

阶段4：第一时序信号输入端22输入的CLK1信号维持高电平，栅极驱动子电路的输出端Gn仍然输出较高的栅极电压。此时第二上拉信号输入端25输入的Gn-1信号由高到低，Q2点电压被拉低。但是由于Q2点、第四开关元件M4、Q点的结构相当于二极管结构，因此锁存器21的输出端Q点的电压反而因为反向截止而保持原有电位，使上拉开关元件M1保持较高的输出能力。 

阶段5：第一时序信号输入端22输入的CLK1信号由高变低，栅极驱动子电路的输出端Gn的输出变低。第二时序信号输入端23输入的CLK3信号由低变高，下拉开关元件M2导通，栅极驱动子电路的输出端Gn输出的栅极电压被拉低到参考低电压VGL。 

阶段6：下拉信号输入端26输入的Gn+3信号由低到高，第七开关元件M7和第五开关元件M5导通，Q2点电压和Q点电压均被拉低到参考低电压VGL。此时，第二时序信号输入端23输入的CLK3信号保持高电平，下拉开关元件M2保持导通，栅极驱动子电路的输出端Gn输出的栅极电压被拉低到参考低电压VGL。 

阶段7：下拉信号输入端26输入的Gn+3信号3维持高电平，Q2点和Q点维持低电平。 

自阶段7后到第一上拉信号输入端24的Gn-2信号再次由低电压变高电压前，Q点电压通过第六开关元件M6维持在低电压。原理为当第一时序信号输入端22输入的CLK1信号由低变高，因寄生电容耦合导致Q点电压稍稍拉高，但此时第六开关元件M6导通，Q点积累电荷泄放到栅极走线，Q点电压被维持在低电压。  

第二种形式的时序控制（图4所示）相对于第一种形式的时序控制（图3所示）区别仅在于：向下拉信号输入端26输入Gn+2信号代替Gn+3信号，从而在阶段5中，由于Gn+2信号为高电平，因此第七开关元件M7和第五开关元件M5导通，Q2点电压和Q点电压均被拉低到参考低电压VGL。

值得注意的是，藉于上述两种较佳的时序控制，输入本级(第N级)栅极驱动子电路第一时序信号输入端22的第一时序信号和第二时序信号输入端23的第二时序信号，要分别比输入下一级(第N+1级)栅极驱动子电路第一时序信号输入端22的第一时序信号和第二时序信号输入端23的第二时序信号超前1/4周期，该1/4周期相当于阶段1-7中任一阶段所占的时间。也即是说，栅极驱动电路最少要包括四级的栅极驱动子电路，如该四级的栅极驱动子电路依次分别为第N-2、N-1、N、N+1级栅极驱动子电路，若以四级栅极驱动子电路作为一个单元，假设这个单元中四个栅极驱动子电路接入第一时序信号输入端22和第二时序信号输入端23的时序信号组成分别为Group1、Group2、Group3、Group4，且若这个单元中的第一级栅极驱动子电路(第N-2级)接入的时序信号组成为Group1：CLK1，CLK3，则这个单元中四级栅极驱动子电路的对应的第一时序信号和第二时序信号的接法分别为： 

Group1：CLK1，CLK3   Group2：CLK2，CLK4

Group3：CLK3，CLK1   Group4：CLK4，CLK2

其中，CLK1超前CLK2四分之一周期，CLK2超前CLK3四分之一周期，CLK3超前CLK4四分之一周期，CLK1超前CLK4四分之三周期。

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动子电路对锁存器21输出端Q点（也即是上拉开关元件M1的第一控制端）的电压进行了三次的上拉（Gn-2信号和Gn-1信号分别实现一次上拉，上拉电容C3实现一次上拉），从而在栅极驱动子电路输出栅极电压的时间段中（阶段3和阶段4），使锁存器21输出端Q点保持一个很高的电压，也使得上拉开关元件M1具有较强的输出能力。 

请参见图5，其为本发明与现有技术中栅极驱动电路的效果对比示意图，其中VQ为本发明锁存器21输出端的电压，VQ’为现有技术锁存器输出端的电压，VGn为本发明栅极驱动子电路的输出电压，VGn’为现有技术栅极驱动子电路的输出电压。可以看到，由于本发明采用了三级上拉（现有技术只有两级上拉），因此使锁存器21可以向上拉开关元件M1输出更高的电压，提高上拉开关元件的输出能力，因而在保证栅极驱动子电路的输出波形基本相同的情况下（图中VGn和VGn’）重合，可以进一步减小上拉开关元件M1的尺寸（即宽长比）。相对于现有技术中常用的宽度为4500μm的上拉晶体管，本发明上拉开关元件M1的宽度可以减小到3000μm。 

本发明中还以对栅极驱动子电路作局部的调整，以使其结构更简洁或提高电路的稳定性。 

实施例二 

请参见图6，其为本发明实施例二的栅极驱动电路的电路图，与图2相比区别在于，省去了图2中的第七开关元件M7，并且第三开关元件M3的第三控制端接收第二时序信号输入端23输入的CLK3信号（图2中第三开关元件M3的第三控制端连接第一上拉信号输入端24）。由图3中所示的波形图可以看到，在Gn-2信号为高电平时，CLK3信号也为高电平，因此本实施例可以在同样的时间(即阶段1)导通第三开关元件M3，以使第一上拉信号VGn-2第一次上拉Q点电压。并且省去第七开关元件M7之后使得电路更加简洁。本实施例的其它电路结构及工作原理均与图2的实施例相同，在此不再赘述。

实施例三 

请参见图7，其为本发明实施例三的栅极驱动子电路的电路图，与图2相比区别仅在于，省去了图2中的第六开关元件M6。第六开关元件M6的作用是在第一时序信号输入端22输入的CLK1高电平信号经第三开关元件M3输出至栅极驱动子电路的输出端Gn时，稳定Q点的电压转移到栅极驱动子电路的输出端Gn，从而稳定Q点和Gn点的电压，也提高了电路的稳定性。可见，第六开关元件M6在本发明中并非是一个必须的元件，在没有第六开关元件M6的情况下，本实施例的电路同样可以实现对锁存器21输出端Q点电压的第三级上拉。本实施例的其它电路结构及工作原理均与图2的实施例相同，在此不再赘述。

实施例四 

请参见图8，其为本发明实施例四的栅极驱动子电路的电路图，与图2相比区别在于，省去了图2中的第六开关元件M6，增加了第八开关元件M8，且下拉信号输入端26的输入信号为Gn+3。第八开关元件M8，其包括第八输入端、第八输出端和第八控制端，第八控制端连接下拉信号输入端26，第八输出端连接上拉开关元件M1的第一输出端与所述下拉开关元件M2的第二输出端之间的节点（即栅极驱动子电路的输出端Gn），第八输入端连接参考低电压VGL。

结合参见图3的时序图，当下拉信号输入端26输入的Gn+3信号为高电平时，即阶段6和阶段7，此时第八开关元件M8导通，并将栅极驱动子电路的输出端Gn的电压拉低到参考低电压VGL。由于在阶段6时CLK1信号为低电平，阶段7时CLK1信号为高电平，所以第八开关元件M8可以防止在阶段6和阶段7时因上拉开关元件M1的意外导通而将CLK1信号的低电平电压和高电平电压从栅极驱动子电路输出，可以防止栅极电压信号的波动，提高电路的稳定性。本实施例的其它电路结构及工作原理均与图2的实施例相同，在此不再赘述。 

实施例五 

请参见图9，其为本发明实施例五的栅极驱动子电路的电路图，与图2相比区别在于，省去了图2中的第六开关元件M6，增加了第一稳定电容C1、第九开关元件M9和第十开关元件M10，且下拉信号输入端26的输入信号为Gn+3。第一稳定电容C1设置在第一时序信号输入端22与第九开关元件M9的第九输出端之间。第九开关元件M9包括第九输入端、第九输出端和第九控制端，第九输出端连接第一稳定电容C1的另一端，第九输入端连接参考低电压VGL，第九控制端连接上拉开关元件M1的第一输出端与所述下拉开关元件M2的第二输出端之间的节点（即栅极驱动子电路的输出端Gn）。第十开关元件M10，其包括第十输入端、第十输出端和第十控制端，第十输出端连接上拉开关元件M1的第一输出端与所述下拉开关元件M2的第二输出端之间的节点（即栅极驱动子电路的输出端Gn），第十输入端连接参考低电压VGL，第十控制端连接所述第一稳定电容C1的另一端。

结合参见图3的时序图，当Gn点为高电平的时间段（即阶段3和阶段4），此时CLK1信号也为高电平，第九开关元件M9导通，CLK1信号耦合到第一稳定电容C1下端（即第九开关元件M9的第九输出端和第十开关元件M10的第十控制端）的高电平电压经过第九开关元件M9被拉低到参考低电压VGL，因而第十开关元件M10断开，栅极驱动子电路正常输出高电平的栅极电压。当Gn点为低电平的时间段，第九开关元件M9断开，当CLK1信号变为高电平，并将第一稳定电容C1下端（即第十开关元件M10的第十控制端）耦合拉高，因而此时第十开关元件M10导通，并将栅极驱动子电路的输出端Gn的电压拉低到参考低电压VGL，可以防止栅极电压信号的波动，提高电路的稳定性。本实施例的其它电路结构及工作原理均与图2的实施例相同，在此不再赘述。 

实施例六 

请参见图10，其为本发明实施例六的栅极驱动子电路的电路图，与图2相比区别在于，省去了图2中的第六开关元件M6，增加了第二稳定电容C4、第十一开关元件M11、第十二开关元件M12和第十三开关元件M13，且下拉信号输入端26的输入信号为Gn+3。第二稳定电容C4的一端连接第一时序信号输入端22，另一端连接第十二开关元件M12的第十二控制端、第十三开关元件M13的第十三控制端及第十一开关元件M11的第十一输出端。第十一开关元件M11包括第十一输入端、第十一输出端和第十一控制端，第十一输出端连接第二稳定电容C4的另一端，第十一输入端连接参考低电压VGL，第十一控制端连接锁存器21的输出端Q（也即上拉开关元件M1的第一控制端。第十二开关元件M12包括第十二输入端、第十二输出端和第十二控制端，第十二输出端连接第十一控制端和上拉开关元件M1的第一控制端，第十二输入端连接参考低电压VGL，第十二控制端连接第二稳定电容C4的另一端。第十三开关元件M13包括第十三输入端、第十三输出端和第十三控制端，第十三控制端连接第二稳定电容C4的另一端（也即第十二开关元件M12的第十二控制端），第十三输出端连接上拉开关元件M1的第一输出端与下拉开关元件M2的第二输出端之间的节点（即栅极驱动子电路的输出端Gn），第十三输入端连接参考低电压VGL。

结合参见图3的时序图，当锁存器21的输出端Q点为高电平时（即阶段1~阶段5），Q点的高电平控制第十一开关元件M11导通，并将第二稳定电容C3下端（也即第十二开关元件M12的第十二控制端和第十三开关元件M13的第十三控制端）的电压拉低到参考低电压VGL，从而第十二开关元件M12和第十三开关元件M13断开。而当锁存器21的输出端Q点为低电平，第一时序信号输入端22的CLK1信号变为高电平时（即自阶段7后到第一上拉信号输入端24的Gn-2再次由低电压变高电压前的时间段），第十一开关元件M1断开，第二稳定电容C3下端（也即第十二开关元件M12的第十二控制端和第十三开关元件M13的第十三控制端）电平被耦合拉高，此时第十二开关元件M12和第十三开关元件M13导通，第十二开关元件M12将Q点电压进一步拉低到参考低电压VGL，第十三开关元件M13将栅极驱动子电路的输出端Gn的电压拉低到参考低电压VGL，从而可以防止Q点电压以及栅极电压信号的波动，进一步提高了电路的稳定性。本实施例的其它电路结构及工作原理均与图2的实施例相同，在此不再赘述。 

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (12)

1.一种栅极驱动电路，其特征在于，包括多级栅极驱动子电路，其中每级栅极驱动子电路用于分别驱动一条对应的栅极线，每级栅极驱动子电路包括： 

上拉开关元件，包括第一输入端、第一输出端和第一控制端，所述第一输入端接收第一时序信号，所述第一输出端作为栅极驱动子电路的输出端； 

下拉开关元件，包括第二输入端、第二输出端和第二控制端，所述第二控制端接收第二时序信号，所述第二输入端连接一参考低电压，而所述第二输出端连接所述第一输出端； 

锁存器，其包括： 

第一上拉信号输入端，用于接收输入的第一上拉信号； 

第二上拉信号输入端，用于接收输入的第二上拉信号； 

锁存器输出端，连接所述上拉开关元件的第一控制端以输出控制信号至所述上拉开关元件的第一控制端，所述锁存器根据所述第一上拉信号和所述第二上拉信号，以对其所述锁存器输出端输出的控制信号分别进行第一级和第二级上拉； 

其中，所述锁存器包括： 

第三开关元件，其包括第三输入端、第三输出端和第三控制端，所述第三输入端和所述第三控制端均连接所述第一上拉信号输入端； 

耦合电容，其一端连接所述第二上拉信号输入端； 

第四开关元件，其包括第四输入端、第四输出端和第四控制端，所述第四控制端与所述第四输入端相连，并分别连接所述耦合电容的另一端以及所述第三开关元件的所述第三输出端，所述第四输出端作为所述锁存器输出端以连接所述上拉开关元件。

2.如权利要求1所述的栅极驱动电路，其特征在于，每级栅极驱动子电路还包括： 

上拉电容，其连接在所述上拉开关元件的所述第一控制端与所述第一输出端之间，用于对所述锁存器输出端所输出的控制信号进行第三级上拉。 

3.如权利要求2所述的栅极驱动电路，其特征在于，所述上拉电容为所述上拉开关元件的寄生电容。 

4.如权利要求1所述的栅极驱动电路，其特征在于，所述锁存器还包括： 

下拉信号输入端，用于输入下拉所述锁存器输出端输出电压的下拉信号； 

第五开关元件，其包括第五输入端、第五输出端和第五控制端，所述第五控制端连接所述下拉信号输入端，所述第五输出端连接所述第四开关元件的第四输出端，所述第五输入端连接一参考低电压。 

5.如权利要求4所述的栅极驱动电路，其特征在于，所述下拉信号输入端连接向下第三级的栅极驱动子电路的输出端或向下第二级的栅极驱动子电路的输出端。 

6.如权利要求4所述的栅极驱动电路，其特征在于，每级栅极驱动子电路还包括： 

第六开关元件，其包括第六输入端、第六输出端和第六控制端，所述第六输入端连接所述上拉开关元件的所述第一控制端，所述第六输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第六控制端连接所述上拉开关元件的所述第一输入端。 

7.如权利要求4所述的栅极驱动电路，其特征在于，所述锁存器还包括： 

第七开关元件，其包括第七输入端、第七输出端和第七控制端，所述第七控制端连接所述下拉信号输入端，所述第七输出端连接所述第三开关元件的所述第三输出端，所述第七输入端连接所述参考低电压。 

8.如权利要求7所述的栅极驱动电路，其特征在于，每级栅极驱动子电路还包括： 

第八开关元件，其包括第八输入端、第八输出端和第八控制端，所述第八控制端连接所述下拉信号输入端，所述第八输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第八输入端连接所述参考低电压。 

9.如权利要求4所述的栅极驱动电路，其特征在于，每级栅极驱动子电路还包括： 

第一稳定电容，其一端连接所述第一时序信号； 

第九开关元件，其包括第九输入端、第九输出端和第九控制端，所述第九输出端连接所述第一稳定电容的另一端，所述第九输入端连接所述参考低电压，所述第九控制端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点； 

第十开关元件，其包括第十输入端、第十输出端和第十控制端，所述第十输出端连接所述上拉开关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点，所述第十输入端连接所述参考低电压，所述第十控制端连接所述第一稳定电容的另一端。 

10.如权利要求4所述的栅极驱动电路，其特征在于，每级栅极驱动子电路还包括： 

第二稳定电容，其一端连接所述第一时序信号； 

第十一开关元件，其包括第十一输入端、第十一输出端和第十一控制端，所述第十一输入端连接所述参考低电压，所述第十一输出端连接所述第二稳定电容的另一端，所述第十一控制端连接所述上拉开关元件的所述第一控制端； 

第十二开关元件，其包括第十二输入端、第十二输出端和第十二控制端，所述第十二输入端连接所述参考低电压，所述第十二输出端所述第十一控制端和所述第一控制端之间的节点，所述第十二控制端连接所述第二稳定电容的另一端； 

第十三开关元件，其包括第十三输入端、第十三输出端和第十三控制端，所述第十三控制端连接所述第二稳定电容的另一端，所述第十三输入端连接所述参考低电压，所述第十三输出端连接所述上拉开 关元件的所述第一输出端与所述下拉开关元件的所述第二输出端之间的节点。 

11.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括至少四级栅极驱动子电路，且输入本栅极驱动子电路的所述第一时序信号比输入下一级栅极驱动子电路的所述第一时序信号超前1/4周期，输入本级栅极驱动子电路的所述第二时序信号比输入下一级栅极驱动子电路的所述第二时序信号超前1/4周期。 

12.如权利要求1～11中任一项所述的栅极驱动电路，其特征在于，所述栅极驱动电路中自第二级栅极驱动子电路之后的每一级栅极驱动子电路的第一上拉信号输入端连接其向上第二级的栅极驱动子电路的输出端或者所述栅极驱动电路中自第一级栅极驱动子电路之后的每一级栅极驱动子电路的第二上拉信号输入端连接其上一级的栅极驱动子电路的输出端。