CN104992673B - 一种反相器、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开一种反相器、栅极驱动电路和显示装置，涉及显示技术领域，为解决反相器输出的电源信号的电流较小，很难实现Scan Power技术在显示装置中的应用的问题。所述反相器包括：用于根据第一时钟信号端的信号、第二时钟信号端的信号、第三时钟信号端的信号、第四时钟信号端的信号、第一输入信号端的信号和第二输入信号端的信号，放大反相器的输出端的电流，并控制反相器的输出端输出高电平信号的电流放大模块，以及用于控制反相器的输出端输出低电平信号的下拉模块。本发明提供的反相器应用于采用Scan Power技术的显示装置中。

Description

一种反相器、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种反相器、栅极驱动电路和显示装置。

背景技术

在显示装置中，像素阵列包括横纵交错的栅极扫描线、数据线以及由栅极扫描线和数据线围成的多个像素单元。其中，为了实现像素阵列中像素单元的逐行扫描，通常采用栅极驱动电路来驱动像素阵列中的像素单元。目前，为了实现像素结构简化，提高像素开口率和产品良率，往往采用Scan Power技术(扫描交流电源技术)设计的OLED(有机发光二极管)像素结构。

但是，在现有技术中，一方面，由于栅极驱动电路中的反相器的上拉晶体管处于常开状态，使得反相器存在电流泄露的现象，另一方面，由于反相器的上拉晶体管栅极-源极电压差较小，因此反相器输出的电源信号的最大输出电流较小，无法得到最大输出电流满足一定阈值的电源信号，而对于Scan Power设计的OLED像素结构而言，在输出高电平时需要提供比较大的发光电流，目前已知的反相器很难实现Scan Power技术在显示装置中的应用。

发明内容

本发明的目的在于提供一种反相器、栅极驱动电路和显示装置，用于增大了反相器输出端输出的电源信号的电流，从而便于实现Scan Power技术在显示装置中的应用。

为了实现上述目的，本发明提供如下技术方案：

第一方面，本发明提供一种反相器，包括：

电流放大模块，其连接第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第一输入信号端、第二输入信号端、高电平端、低电平端、下拉模块和所述反相器的输出端，所述电流放大模块用于根据所述第一时钟信号端的信号、所述第二时钟信号端的信号、所述第三时钟信号端的信号、所述第四时钟信号端的信号、第一输入信号端的信号和第二输入信号端的信号，放大反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述下拉模块，其连接所述第一输入信号端、所述低电平端、所述电流放大模块和所述反相器的输出端，所述下拉模块用于控制所述反相器的输出端输出低电平信号。

第二方面，本发明提供一种栅极驱动电路，包括多级移位寄存器单元，每一级移位寄存器单元均连接一个上述技术方案中所述的反相器。

第三方面，本发明提供一种显示装置，包括上述技术方案中所述的栅极驱动电路。

本发明提供的反相器、栅极驱动电路和显示装置中，反相器包括电流放大模块和下拉模块，电流放大模块能够根据第一时钟信号端的信号、第二时钟信号端的信号、第三时钟信号端的信号、第四时钟信号端的信号、第一输入信号端的信号和第二输入信号端的信号，来放大反相器的输出端输出的电流，与现有技术中存在电流泄露现象的反相器相比，本发明中的反相器能够放大反相器的输出端输出的电流，由于反相器的输出端输出的是电源信号，也就是说，本发明中的反相器增大了自身输出端输出的电源信号的最大输出电流，从而便于实现Scan Power技术在显示装置中的应用。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例一中的反相器的结构示意图；

图2为本发明实施例二中的反相器的结构示意图；

图3为本发明实施例三中的反相器的结构示意图；

图4为与图3中的反相器对应的信号时序图；

图5为本发明实施例四中的栅极驱动电路的结构示意图。

具体实施方式

为了进一步说明本发明实施例提供的反相器、栅极驱动电路和显示装置，下面结合说明书附图进行详细描述。

实施例一

请参阅图1，本发明实施例提供的反相器包括电流放大模块P1和下拉模块P2；其中，电流放大模块P1连接第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第一输入信号端Input1、第二输入信号端Input 2、高电平端VGH、低电平端VGL、下拉模块P2和反相器的输出端OUT，电流放大模块P1用于根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，放大反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号；下拉模块P2连接第一输入信号端Input 1、低电平端VGL、电流放大模块P1和反相器的输出端OUT，下拉模块P2用于控制反相器的输出端OUT输出低电平信号。

本发明实施例提供的反相器包括电流放大模块P1和下拉模块P2，电流放大模块P1能够根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，来放大反相器的输出端OUT输出的电流，与现有技术中存在电流泄露现象的反相器相比，本发明中的反相器能够放大反相器的输出端OUT输出的电流，由于反相器的输出端OUT输出的是电源信号，也就是说，本发明中的反相器增大了自身输出端输出的电源信号的电流，从而便于实现Scan Power技术在显示装置中的应用；而且，本发明中的反相器连接四个时钟信号端，当其中至少一个时钟信号端在进行高低电平信号的切换时，其他的时钟信号端能够稳定的输出信号，从而保证反相器的输出端能够稳定的输出电流。

需要注意的是，为了实现像素结构简化，现有技术还采用EM技术(开关直流电源技术)的OLED像素结构，对采用EM开关的OLED像素结构而言，需要反相器输出的高电平信号相对于输入的高电平信号没有衰减，而在输出端的晶体管的栅极与源极的电压差超过阈值电压时晶体管才能开启，且随着晶体管工作条件的不同，以及时间的延长，阈值电压会增大，但现有技术中的反相器在输出高电平时，上拉晶体管的栅极电压接近输入的高电平信号，栅极与源极的电压差较小，反相器输出端输出的电压幅值较小，且长时间内反相器输出端的电压幅值的稳定性交叉。与上述现有技术中的反相器相比，本发明的反相器中电流放大模块P1放大反相器的输出端OUT输出的电流，同时也使得输出端的晶体管的栅极和源极的电压差增大，即使上拉晶体管的阈值电压在一定范围内波动，也能够保证反相器的输出端OUT的高电平信号无损输出，因此本发明中的反相器也适用于采用EM开关技术的显示装置。

实施例二

请参阅图2，实施例一中的电流放大模块P1可以包括第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14。其中，第一电流放大子模块P11连接第一时钟信号端CLK1、第二时钟信号端CLK2、第一输入信号端Input1、第二输入信号端Input 2、高电平端VGH、低电平端VGL、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块、下拉模块P2和反相器的输出端OUT，第一电流放大子模块P11用于根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，放大输入至反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号；第二电流放大子模块P12连接第一时钟信号端CLK1、第二时钟信号端CLK2、第一输入信号端Input 1、第二输入信号端Input 2、高电平端VGH、低电平端VGL、第一电流放大子模块P11、第三电流放大子模块P13、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT，第二电流放大子模块P12用于根据第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，放大输入至反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号；第三电流放大子模块P13连接第三时钟信号端CLK3、第四时钟信号端CLK4、第一输入信号端Input 1、第二输入信号端Input 2、高电平端VGH、低电平端VGL、第一电流放大子模块P11、第二电流放大子模块P12、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT，第三电流放大子模块P13用于根据第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，放大输入至反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号；第四电流放大子模块P14连接第三时钟信号端CLK3、第四时钟信号端CLK4、第一输入信号端Input 1、第二输入信号端Input 2、高电平端VGH、低电平端VGL、第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、下拉模块P2和反相器的输出端OUT，第四电流放大子模块P14用于根据第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号、第一输入信号端Input 1的信号和第二输入信号端Input 2的信号，放大输入至反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号。

需要注意的是，第一时钟信号端CLK1的信号与第二时钟信号端CLK2的信号互为反相信号；第三时钟信号端CLK3的信号与第四时钟信号端CLK4的信号互为反相信号，即当第一时钟信号端CLK1的信号为高电平信号时，第二时钟信号端CLK2的信号为低电平信号；当第三时钟信号端CLK3的信号为高电平信号时，第四时钟信号端CLK4的信号为低电平信号。从而使得第一电流放大子模块P11和第二电流放大子模块P12轮流放大输入至反相器的输出端OUT的电流，第三电流放大子模块P13和第四电流放大子模块P14轮流放大输入至反相器的输出端OUT的电流，延长第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14中各个晶体管的寿命，从而延长反相器的寿命。

而且，由于第一时钟信号端CLK1的信号和第二时钟信号端CLK2的信号在上升至高电平或下降至低电平的时候，可能会产生延迟，为了避免由于第一时钟信号端CLK1的信号和第二时钟信号端CLK2的信号的延迟引起的反相器输出电流不稳定的问题，设置第一时钟信号端CLK1的信号的上升沿或下降沿与第三时钟信号端CLK3的信号的高电平或低电平对应，第二时钟信号端CLK2的信号的上升沿或下降沿与第四时钟信号端CLK4的高电平或低电平对应，利用第三时钟信号端CLK3的信号和第四时钟信号端CLK4的信号，来填补第一时钟信号端CLK1的信号的上升过程或下降过程的延迟，避免由于延迟造成的输出波形上的噪声；同时，第三电流放大子模块P13和第四电流放大子模块P14还能够分担第一电流放大子模块P11和第二电流放大子模块P12的电流产生负担，延长第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14中各个晶体管的寿命，从而延长反相器的寿命，在工艺极限一定的情况下(即单个晶体管能承受的电流一定的情况下)，第三电流放大子模块和第四电流放大子模块也能协助第一电流放大子模块和第二电流放大子模块提高反相器的最大输出电流能力。

实施例三

请参阅图3，下面将具体说明实施例二中的第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和实施例二中的下拉模块P2的具体组成结构，以及第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2的具体组成结构之间的连接关系。

第一电流放大子模块P11包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第一电容C1；其中，第一晶体管T1的栅极连接第二输入信号端Input 2、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14，第一晶体管T1的源极连接第一时钟信号端CLK1，第一晶体管T1的漏极连接第二晶体管T2的栅极和源极；第二晶体管T2的栅极连接第二晶体管T2的源极，第二晶体管T2的漏极连接第三晶体管T3的栅极、第四晶体管T4的栅极、第五晶体管T5的源极和第一电容C1的第一端；第三晶体管T3的栅极连接第四晶体管T4的栅极、第五晶体管T5的源极和第一电容C1的第一端，第三晶体管T3的源极连接第一电容C1的第二端，第三晶体管T3的漏极连接第二时钟信号端CLK2；第四晶体管T4的栅极连接第五晶体管T5的源极和第一电容C1的第一端，第四晶体管T4的源极连接第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT，第四晶体管T4的漏极连接高电平端VGH；第五晶体管T5的栅极连接第一输入信号端Input 1、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2，第五晶体管T5的源极连接第一电容C1的第一端，第五晶体管T5的漏极连接低电平端VGL。

第二电流放大子模块P12包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第二电容C2；其中，第六晶体管T6的栅极连接第二输入信号端Input 2、第一电流放大子模块P11、第三电流放大子模块P13和第四电流放大子模块P14，第六晶体管T6的源极连接第二时钟信号端CLK2，第六晶体管T6的漏极连接第七晶体管T7的栅极和源极；第七晶体管T7的栅极连接第七晶体管T7的源极，第七晶体管T7的漏极连接第八晶体管T8的栅极、第九晶体管T9的栅极、第十晶体管T10的漏极和第二电容C2的第一端；第八晶体管T8的栅极连接第九晶体管T9的栅极、第十晶体管T10的漏极和第二电容C2的第一端，第八晶体管T8的源极连接第一时钟信号端CLK1，第八晶体管T8的漏极连接第二电容C2的第二端；第九晶体管T9的栅极连接第十晶体管T10的漏极和第二电容C2的第一端，第九晶体管T9的源极连接高电平端VGH，第九晶体管T9的漏极连接第一电流放大子模块P11、第三电流放大子模块P13、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT；第十晶体管T10的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2，第十晶体管T10的源极连接低电平端VGL，第十晶体管T10的漏极连接第二电容C2的第一端。

第三电流放大子模块P13包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15和第三电容C3；其中，第十一晶体管T11的栅极连接第二输入信号端Input 2、第一电流放大子模块P11、第二电流放大子模块P12和第四电流放大子模块P14，第十一晶体管T11的源极连接第三时钟信号端CLK3，第十一晶体管T11的漏极连接第十二晶体管T12的栅极和源极；第十二晶体管T12的栅极连接第十二晶体管T12的源极，第十二晶体管T12的漏极连接第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的源极和第三电容C3的第一端；第十三晶体管T13的栅极连接第十四晶体管T14的栅极、第十五晶体管T15的源极和第三电容C3的第一端，第十三晶体管T13的源极连接第三电容C3的第二端，第十三晶体管T13的漏极连接第四时钟信号端CLK4；第十四晶体管T14的栅极连接第十五晶体管T15的源极和第三电容C3的第一端，第十四晶体管T14的源极连接第一电流放大子模块P11、第二电流放大子模块P12、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT，第十四晶体管T14的漏极连接高电平端VGH；第十五晶体管T15的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第二电流放大子模块P12、第四电流放大子模块P14和下拉模块P2，第十五晶体管T15的源极连接第三电容C3的第一端，第十五晶体管T15的漏极连接低电平端VGL。

所述第四电流放大子模块P14包括第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20和第四电容C4；其中，所述第十六晶体管T16的栅极连接所述第二输入信号端Input 2、所述第一电流放大子模块P11、所述第二电流放大子模块P12和所述第三电流放大子模块P13，第十六晶体管T16的源极连接所述第四时钟信号端，第十六晶体管T16的漏极连接所述第十七晶体管T17的栅极和源极；

第十七晶体管T17的栅极连接第十七晶体管T17的源极，第十七晶体管T17的漏极连接第十八晶体管T18的栅极、第十九晶体管T19的栅极、第二十晶体管T20的漏极和第四电容C4的第一端；第十八晶体管T18的栅极连接第十九晶体管T19的栅极、第二十晶体管T20的漏极和第四电容C4的第一端，第十八晶体管T18的源极连接第三时钟信号端CLK3，第十八晶体管T18的漏极连接第四电容C4的第二端；第十九晶体管T19的栅极连接第二十晶体管T20的漏极和第四电容C4的第一端，第十九晶体管T19的源极连接高电平端VGH，第十九晶体管T19的漏极连接第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、下拉模块P2和反相器的输出端OUT；第二十晶体管T20的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和下拉模块P2，第二十晶体管T20的源极连接低电平端VGL，第二十晶体管T20的漏极连接第四电容C4的第一端。

下拉模块P2包括第二十一晶体管T21，第二十一晶体管T21的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14，第二十一晶体管T21的源极连接低电平端VGL，第二十一晶体管T21的漏极连接第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和反相器的输出端OUT。

需要说明的是，第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2的具体组成结构之间的连接关系如下：

第一晶体管T1的栅极连接第六晶体管T6的栅极、第十一晶体管T11的栅极和第十六晶体管T16的栅极；第四晶体管T4的源极连接第九晶体管T9的漏极、第十四晶体管T14的源极、第十九晶体管T19的漏极和第二十一晶体管T21的漏极；第五晶体管T5的栅极连接第十晶体管T10的栅极、第十五晶体管T15的栅极、第二十晶体管T20的栅极和第二十一晶体管T21的栅极；第六晶体管T6的栅极连接第十一晶体管T11的栅极和第十六晶体管T16的栅极；第十一晶体管T11的栅极连接第十六晶体管T16的栅极；第九晶体管T9的漏极连接第十四晶体管T14的源极、第十九晶体管T19的漏极和第二十一晶体管T21的漏极；第十晶体管T10的栅极连接第十五晶体管T15的栅极、第二十晶体管T20的栅极和第二十一晶体管T21的栅极；第十四晶体管T14的源极连接第十九晶体管T19的漏极和第二十一晶体管T21的漏极；第十九晶体管T19的漏极连接第二十一晶体管T21的漏极；第二十晶体管T20的栅极连接第二十一晶体管T21的栅极。

需要说明的是，反相器的输出端OUT的电阻和电容可等效为等效电阻R和等效电容C5。

上述实施例中的各个晶体管的类型在此并不限定，请参阅图4，下面将以上述各个晶体管均为N型晶体管为例，说明反相器的驱动方法，但需要注意的是，上述实施例中各个晶体管为其他类型时对应的电路也在本发明的保护范围中；此外，下面说明中的低电平信号的电压值为负。所述反相器的驱动方法包括：

第一阶段(A-B阶段)，第一输入信号端Input 1的信号和第二时钟信号端CLK2的信号均为低电平信号，第二输入信号端Input 2的信号和第一时钟信号端CLK1的信号为高电平信号；第一晶体管T1、第六晶体管T6、第十一晶体管T11和第十六晶体管T16均开启，第五晶体管T5、第十晶体管T10、第十五晶体管T15、第二十晶体管T20和第二十一晶体管T21均关闭；第二晶体管T2的栅极接收通过第一晶体管T1传输的第一时钟信号端CLK1的高电平信号，第二晶体管T2开启，并利用第一时钟信号端CLK1的高电平信号对第一电容C1的第一端进行充电，第三晶体管T3和第四晶体管T4均开启，并利用第二时钟信号端CLK2的低电平信号对第一电容C1的第二端进行充电，第四晶体管T4的源极为高电平信号。第七晶体管T7的栅极接收第二时钟信号端CLK2的低电平信号，第七晶体管T7关闭；第二电容C2由于自举作用保持在第一阶段的上一阶段中的高电平状态，故第八晶体管T8和第九晶体管T9均开启，利用第一时钟信号端CLK1的高电平信号通过第八晶体管T8对第二电容C2的第二端进行充电，从而由于第二电容C2的自举作用和第一时钟信号端CLK1的高电平信号的充电，增大了第八晶体管T8的栅极的电压值和第九晶体管T9栅极的电压值，从而增大了第九晶体管T9的栅极和源极之间的电压差，使得第九晶体管T9输出到反相器的输出端OUT的电流增大，第九晶体管T9的漏极为高电平信号。

第三时钟信号端CLK3的信号在第一阶段的前半阶段为低电平信号，在第一阶段的后半阶段为高电平信号，第四时钟信号端CLK4的信号在第一阶段的前半阶段为高电平信号，在第一阶段的后半阶段为低电平信号；在第一阶段的前半阶段，第十二晶体管T12的栅极接收通过第十一晶体管T11传输的第三时钟信号端CLK3的低电平信号，第十二晶体管T12关闭，第三电容C3由于自举作用保持在第一阶段的上一阶段中的高电平状态，第十三晶体管T13和第十四晶体管T14均开启，利用第四时钟信号端CLK4的高电平信号通过第十三晶体管T13对第三电容C3的第二端进行充电，从而由于第三电容C3的自举作用和第四时钟信号端CLK4的高电平信号的充电，增大了第十三晶体管T13的栅极的电压值和第十四晶体管T14栅极的电压值，从而增大了第十四晶体管T14的栅极和源极之间的电压差，使得第十四晶体管T14输出到反相器的输出端OUT的电流增大，第十四晶体管T14的源极为高电平信号。第十七晶体管T17的栅极接收通过第十六晶体管T16传输的第四时钟信号端CLK4的高电平信号，第十七晶体管T17开启，并利用第四时钟信号端CLK4的高电平信号为第四电容C4的第一端进行充电，第十八晶体管T18和第十九晶体管T19均开启，并利用第三时钟信号端CLK3的低电平信号对第四电容C4的第二端进行充电，第十九晶体管T19的源极为高电平信号。在第二阶段的后半阶段，第十二晶体管T12的栅极接收通过第十一晶体管T11传输的第三时钟信号端CLK3的高电平信号，第十二晶体管T12开启，并利用第三时钟信号端CLK3的高电平信号对第三电容C3的第一端进行充电，第十三晶体管T13和第十四晶体管T14均开启，并利用第四时钟信号端CLK4的低电平信号对第三电容C3的第二端进行充电，第十四晶体管T14的源极为高电平信号；第十七晶体管T17的栅极接收通过第十六晶体管T16传输的第四时钟信号端CLK4的低电平信号，第十七晶体管T17关闭；第四电容C4由于自举作用保持在第一阶段的前半阶段中的高电平状态，第十八晶体管T18和第十九晶体管T19均开启，利用第三时钟信号端CLK3的高电平信号通过第十八晶体管T18对第四电容C4的第二端进行充电，从而由于第四电容C4的自举作用和第三时钟信号端CLK3的高电平信号的充电，增大了第十八晶体管T18的栅极的电压值和第十九晶体管T19栅极的电压值，从而增大了第十九晶体管T19的栅极和源极之间的电压差，使得第十九晶体管T19输出到反相器的输出端OUT的电流增大；反相器的输出端OUT为高电平信号。

第二阶段(B-C阶段)，第一输入信号端Input 1的信号和第一时钟信号端CLK1的信号均为低电平信号，第二输入信号端Input 2的信号和第二时钟信号端CLK2的信号均为高电平信号；第一晶体管T1、第六晶体管T6、第十一晶体管T11和第十六晶体管T16均开启，第五晶体管T5、第十晶体管T10、第十五晶体管T15、第二十晶体管T20和第二十一晶体管T21均关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的低电平信号，第二晶体管T2关闭；第一电容C1由于自举作用保持在第一阶段中的高电平状态，故第三晶体管T3和第四晶体管T4均开启，利用第二时钟信号端CLK2的高电平信号通过第三晶体管T3对第一电容C1的第二端进行充电，从而由于第一电容C1的自举作用和第二时钟信号端CLK2的高电平信号的充电，增大了第三晶体管T3的栅极的电压值和第四晶体管T4的电压值，从而增大了第四晶体管T4的栅极和源极之间的电压差，使得第四晶体管T4输出到反相器的输出端OUT的电流增大，第四晶体管T4的源极为高电平信号。第七晶体管T7的栅极接收通过第六晶体管T6传输的第二时钟信号端CLK2的高电平信号，第七晶体管T7开启，并利用第二时钟信号端CLK2的高电平信号对第二电容C2的第一端进行充电，第八晶体管T8和第九晶体管T9均开启，并利用第一时钟信号端CLK1的低电平信号对第二电容C2的第二端进行充电，第九晶体管T9的源极为高电平信号。

第三时钟信号端CLK3的信号在第二阶段的前半阶段为高电平信号，在第二阶段的后半阶段为低电平信号，第四时钟信号端CLK4的信号在第二阶段的前半阶段为低电平信号，在第二阶段的后半阶段为高电平信号；在第二阶段的前半阶段，第十二晶体管T12的栅极接收通过第十一晶体管T11传输的第三时钟信号端CLK3的高电平信号，第十二晶体管T12开启，并利用第三时钟信号端CLK3的高电平信号为第三电容C3的第一端进行充电，第十三晶体管T13和第十四晶体管T14均开启，并利用第四时钟信号端CLK4的低电平信号对第三电容C3的第二端进行充电，第十四晶体管T14的源极为高电平信号；第十七晶体管T17的栅极接收通过第十六晶体管T16传输的第四时钟信号端CLK4的低电平信号，第十七晶体管T17关闭，第四电容C4由于自举作用保持在第一阶段的后半阶段中的高电平状态，第十八晶体管T18和第十九晶体管T19均开启，利用第三时钟信号端CLK3的高电平信号通过第十八晶体管T18对第四电容C4的第二端进行充电，从而由于第四电容C4的自举作用和第三时钟信号端CLK3的高电平信号的充电，增大了第十八晶体管T18的栅极的电压值和第十九晶体管T19的电压值，从而增大了第十九晶体管T19的栅极和源极之间的电压差，使得第十九晶体管T19输出到反相器的输出端OUT的电流增大，第十九晶体管T19的源极为高电平信号。在第二阶段的后半阶段，第十二晶体管T12的栅极接收通过第十一晶体管T11传输的第三时钟信号端CLK3的低电平信号，第十二晶体管T12关闭，第三电容C3由于自举作用保持在第二阶段的前半阶段中的高电平状态，第十三晶体管T13和第十四晶体管T14均开启，利用第四时钟信号端CLK4的高电平信号通过第十三晶体管T13对第三电容C3的第二端进行充电，从而由于第三电容C3的自举作用和第四时钟信号端CLK4的高电平信号的充电，增大了第十三晶体管T13的栅极的电压值和第十四晶体管T14的电压值，从而增大了第十四晶体管T14的栅极和源极之间的电压差，使得第十四晶体管T14输出到反相器的输出端OUT的电流增大，第十四晶体管T14的源极为高电平信号；第十七晶体管T17的栅极接收通过第十六晶体管T16传输的第四时钟信号端CLK4的高电平信号，第十七晶体管T17开启，并利用第四时钟信号端CLK4的高电平信号为第四电容C4的第一端进行充电，第十八晶体管T18和第十九晶体管T19均开启，并利用第三时钟信号端CLK3的低电平信号对第四电容C4的第二端进行充电，第十九晶体管T19的源极为高电平信号；反相器的输出端OUT为高电平信号。

第三阶段(C-D阶段)，第一输入信号端Input 1的信号与第一时钟信号端CLK1的信号均为高电平信号，第二输入信号端Input 2的信号与第二时钟信号端CLK2的信号均为低电平信号；第一晶体管T1、第六晶体管T6、第十一晶体管T11和第十六晶体管T16均关闭，第五晶体管T5、第十晶体管T10、第十五晶体管T15、第二十晶体管T20和第二十一晶体管T21均开启；第五晶体管T5的漏极连接的低电平端VGL的低电平信号将第一电容C1上的电位拉低，同理，第二电容C2、第三电容C3和第四电容C4上的电位也被拉低；第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号均无法向后面的晶体管传输，故第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14均不工作；第二十一晶体管T21开启，故第二十一晶体管T21的漏极为低电平信号；反相器的输出端OUT为低电平信号。

第四阶段(D-E阶段)，第一输入信号端Input 1的信号与第二时钟信号端CLK2的信号均为高电平信号，第二输入信号端Input 2的信号与第一时钟信号端CLK1的信号均为低电平信号；第一晶体管T1、第六晶体管T6、第十一晶体管T11和第十六晶体管T16均关闭，第五晶体管T5、第十晶体管T10、第十五晶体管T15、第二十晶体管T20和第二十一晶体管T21均开启；第五晶体管T5的漏极连接的低电平端VGL的低电平信号将第一电容C1上的电位拉低，同理，第二电容C2、第三电容C3和第四电容C4上的电位也被拉低；第一时钟信号端CLK1的信号、第二时钟信号端CLK2的信号、第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号均无法向后面的晶体管传输，故第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14均不工作；第二十一晶体管T21开启，故第二十一晶体管T21的漏极为低电平信号；反相器的输出端OUT为低电平信号。

第五阶段(E-F阶段)，第五阶段的驱动方法与第一阶段基本相同，具体内容请参见第一阶段的相关说明，但需要注意的是，在实际驱动过程中，第二输入信号端Input 2的信号的产生会稍稍迟于第一输入信号端Input 1的信号的产生，因此，第三晶体管T3、第四晶体管T4、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14、第十八晶体管T18和第十九晶体管T19的栅极电压会略低于第一阶段中第三晶体管T3、第四晶体管T4、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14、第十八晶体管T18和第十九晶体管T19的栅极电压，但对反相器的输出端OUT输出的电流的影响可以忽略。

第六阶段(F-G阶段)，第六阶段的驱动方法与第二阶段基本相同，具体内容请参见第二阶段的相关说明，但需要注意的是，在实际驱动过程中，第二输入信号端Input 2的信号的产生会稍稍迟于第一输入信号端Input 1的信号的产生，因此，第六阶段中的第三晶体管T3、第四晶体管T4、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14、第十八晶体管T18和第十九晶体管T19的栅极电压会略低于第二阶段中的第三晶体管T3、第四晶体管T4、第八晶体管T8、第九晶体管T9、第十三晶体管T13、第十四晶体管T14、第十八晶体管T18和第十九晶体管T19的栅极电压，但对反相器的输出端OUT输出的电流的影响可以忽略。

需要注意的是，上述低电平端VGL的低电平信号的电压和高电平端VGH的高电平信号的电压根据各个晶体管的具体特性设置，在此并不限定，比如，通入第一电流放大子模块、第二电流放大子模块、第三电流放大子模块、第四电流放大子模块和下拉模块的中的晶体管的高低电平可能会不一致，如图3所示，第四晶体管T4，第九晶体管T9，第十四晶体管T14，第十九晶体管T19分别对应连接的高电平端VGH的高电平信号的电压均不同或部分不同或均相同，第五晶体管T5、第十晶体管T10、第十五晶体管T15、第二十晶体管T20和第二十一晶体管T21分别对应连接的低电平端VGL的低电平信号的电压均不同或部分相同或均相同。

实施例四

请参阅图5，本发明实施例还提供了一种栅极驱动电路，该栅极驱动电路包括多级移位寄存器单元P3，每一级移位寄存器单元P3均连接一个如上述实施例中所述的反相器，所述栅极驱动电路中的反相器与上述实施例中的反相器具有的优势相同，此处不再赘述。具体的，移位寄存器单元P3的下拉控制节点PD和上拉控制节点PU分别与反相器相连，其中，下拉控制节点PD连接第一输入信号端Input 1，下拉控制节点PD为第一输入信号端Input 1提供信号，上拉控制节点PU连接第二输入信号端Input 2，上拉控制点为第二输入信号端Input 2提供信号。在此，并不限定移位寄存器单元P3的具体结构，由于移位寄存器单元P3的相关技术已经较为成熟，可以选用现有技术中的移位寄存器单元P3，在此不再赘述。

需要注意的是，第二输入信号端Input 2的信号的产生会晚于第一输入信号端Input 1的信号的产生，第二输入信号端Input 2的信号在爬升的时间里幅值可能会有所降低，但是经过若干个时钟周期后，第二输入信号端Input 2的信号就会到达正常的幅值，从而使得反相器的输出端OUT输出的电压幅值以及最大输出电流能力也随之达预期值。

实施例五

本发明实施例还提供一种显示装置，所述显示装置包括上述实施例中的栅极驱动电路，所述显示装置中的栅极驱动电路与上述实施例中的栅极驱动电路具有的优势相同，此处不再赘述。具体的，显示装置可以为有机发光二极管显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种反相器，其特征在于，包括：

电流放大模块，其连接第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端、第一输入信号端、第二输入信号端、高电平端、低电平端、下拉模块和所述反相器的输出端，所述电流放大模块用于根据所述第一时钟信号端的信号、所述第二时钟信号端的信号、所述第三时钟信号端的信号、所述第四时钟信号端的信号、第一输入信号端的信号和第二输入信号端的信号，放大反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述下拉模块，其连接所述第一输入信号端、所述低电平端、所述电流放大模块和所述反相器的输出端，所述下拉模块用于控制所述反相器的输出端输出低电平信号；

其中，所述电流放大模块包括：

第一电流放大子模块，其连接所述第一时钟信号端、所述第二时钟信号端、所述第一输入信号端、所述第二输入信号端、所述高电平端、所述低电平端、第二电流放大子模块、第三电流放大子模块、第四电流放大子模块、所述下拉模块和所述反相器的输出端，所述第一电流放大子模块用于根据所述第一时钟信号端的信号、所述第二时钟信号端的信号、所述第一输入信号端的信号和所述第二输入信号端的信号，放大输入至所述反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述第二电流放大子模块，其连接所述第一时钟信号端、所述第二时钟信号端、所述第一输入信号端、所述第二输入信号端、所述高电平端、所述低电平端、所述第一电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块、所述下拉模块和所述反相器的输出端，所述第二电流放大子模块用于根据所述第一时钟信号端的信号、所述第二时钟信号端的信号、所述第一输入信号端的信号和所述第二输入信号端的信号，放大输入至所述反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述第三电流放大子模块，其连接所述第三时钟信号端、所述第四时钟信号端、所述第一输入信号端、所述第二输入信号端、所述高电平端、所述低电平端、所述第一电流放大子模块、所述第二电流放大子模块、所述第四电流放大子模块、所述下拉模块和所述反相器的输出端，所述第三电流放大子模块用于根据所述第三时钟信号端的信号、所述第四时钟信号端的信号、所述第一输入信号端的信号和所述第二输入信号端的信号，放大输入至所述反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述第四电流放大子模块，其连接所述第三时钟信号端、所述第四时钟信号端、所述第一输入信号端、所述第二输入信号端、所述高电平端、所述低电平端、所述第一电流放大子模块、所述第二电流放大子模块、所述第三电流放大子模块、所述下拉模块和所述反相器的输出端，所述第四电流放大子模块用于根据所述第三时钟信号端的信号、所述第四时钟信号端的信号、所述第一输入信号端的信号和所述第二输入信号端的信号，放大输入至所述反相器的输出端的电流，并控制所述反相器的输出端输出高电平信号；

所述第一电流放大子模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一电容；

其中，所述第一晶体管，其栅极连接所述第二输入信号端、所述第二电流放大子模块、所述第三电流放大子模块和所述第四电流放大子模块，其源极连接所述第一时钟信号端，其漏极连接所述第二晶体管的栅极和源极；

所述第二晶体管，其栅极连接所述第二晶体管的源极，其漏极连接所述第三晶体管的栅极、所述第四晶体管的栅极、所述第五晶体管的源极和所述第一电容的第一端；

所述第三晶体管，其栅极连接所述第四晶体管的栅极、所述第五晶体管的源极和所述第一电容的第一端，其源极连接所述第一电容的第二端，其漏极连接所述第二时钟信号端；

所述第四晶体管，其栅极连接所述第五晶体管的源极和所述第一电容的第一端，其源极连接所述第二电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块、所述下拉模块和所述反相器的输出端，其漏极连接所述高电平端；

所述第五晶体管，其栅极连接所述第一输入信号端、所述第二电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块和所述下拉模块，其源极连接所述第一电容的第一端，其漏极连接所述低电平端；

所述第二电流放大子模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第二电容；

其中，所述第六晶体管，其栅极连接所述第二输入信号端、所述第一电流放大子模块、所述第三电流放大子模块和所述第四电流放大子模块，其源极连接所述第二时钟信号端，其漏极连接所述第七晶体管的栅极和源极；

所述第七晶体管，其栅极连接所述第七晶体管的源极，其漏极连接所述第八晶体管的栅极、所述第九晶体管的栅极、所述第十晶体管的漏极和所述第二电容的第一端；

所述第八晶体管，其栅极连接所述第九晶体管的栅极、所述第十晶体管的漏极和所述第二电容的第一端，其源极连接所述第一时钟信号端，其漏极连接所述第二电容的第二端；

所述第九晶体管，其栅极连接所述第十晶体管的漏极和所述第二电容的第一端，其源极连接所述高电平端，其漏极连接所述第一电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块、所述下拉模块和所述反相器的输出端；

所述第十晶体管，其栅极连接所述第一输入信号端、所述第一电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块和所述下拉模块，其源极连接所述低电平端，其漏极连接所述第二电容的第一端；

所述第三电流放大子模块包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第三电容；

其中，所述第十一晶体管，其栅极连接所述第二输入信号端、所述第一电流放大子模块、所述第二电流放大子模块和所述第四电流放大子模块，其源极连接所述第三时钟信号端，其漏极连接所述第十二晶体管的栅极和源极；

所述第十二晶体管，其栅极连接所述第十二晶体管的源极，其漏极连接所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的源极和所述第三电容的第一端；

所述第十三晶体管，其栅极连接所述第十四晶体管的栅极、所述第十五晶体管的源极和所述第三电容的第一端，其源极连接所述第三电容的第二端，其漏极连接所述第四时钟信号端；

所述第十四晶体管，其栅极连接所述第十五晶体管的源极和所述第三电容的第一端，其源极连接所述第一电流放大子模块、所述第二电流放大子模块、所述第四电流放大子模块、所述下拉模块和所述反相器的输出端，其漏极连接所述高电平端；

所述第十五晶体管，其栅极连接所述第一输入信号端、所述第一电流放大子模块、所述第二电流放大子模块、所述第四电流放大子模块和所述下拉模块，其源极连接所述第三电容的第一端，其漏极连接所述低电平端；

所述第四电流放大子模块包括第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第四电容；

其中，所述第十六晶体管，其栅极连接所述第二输入信号端、所述第一电流放大子模块、所述第二电流放大子模块和所述第三电流放大子模块，其源极连接所述第四时钟信号端，其漏极连接所述第十七晶体管的栅极和源极；

所述第十七晶体管，其栅极连接所述第十七晶体管的源极，其漏极连接所述第十八晶体管的栅极、所述第十九晶体管的栅极、所述第二十晶体管的漏极和所述第四电容的第一端；

所述第十八晶体管，其栅极连接所述第十九晶体管的栅极、所述第二十晶体管的漏极和所述第四电容的第一端，其源极连接所述第三时钟信号端，其漏极连接所述第四电容的第二端；

所述第十九晶体管，其栅极连接所述第二十晶体管的漏极和所述第四电容的第一端，其源极连接所述高电平端，其漏极连接所述第一电流放大子模块、所述第二电流放大子模块、所述第三电流放大子模块、所述下拉模块和所述反相器的输出端；

所述第二十晶体管，其栅极连接所述第一输入信号端、所述第一电流放大子模块、所述第二电流放大子模块、所述第三电流放大子模块和所述下拉模块，其源极连接所述低电平端，其漏极连接所述第四电容的第一端；

所述下拉模块包括第二十一晶体管，其栅极连接第一输入信号端、所述第一电流放大子模块、所述第二电流放大子模块、所述第三电流放大子模块和所述第四电流放大子模块，其源极连接低电平端，其漏极连接所述第一电流放大子模块、所述第二电流放大子模块、所述第三电流放大子模块、所述第四电流放大子模块和所述反相器的输出端；

所述第一晶体管的栅极连接所述第六晶体管的栅极、所述第十一晶体管的栅极和所述第十六晶体管的栅极；所述第四晶体管的源极连接所述第九晶体管的漏极、所述第十四晶体管的源极、所述第十九晶体管的漏极和所述第二十一晶体管的漏极；所述第五晶体管的栅极连接所述第十晶体管的栅极、所述第十五晶体管的栅极、所述第二十晶体管的栅极和所述第二十一晶体管的栅极；所述第六晶体管的栅极连接所述第十一晶体管的栅极和所述第十六晶体管的栅极；所述第十一晶体管的栅极连接所述第十六晶体管的栅极；所述第九晶体管的漏极连接所述第十四晶体管的源极、所述第十九晶体管的漏极和所述第二十一晶体管的漏极；所述第十晶体管的栅极连接所述第十五晶体管的栅极、所述第二十晶体管的栅极和所述第二十一晶体管的栅极；所述第十四晶体管的源极连接所述第十九晶体管的漏极和所述第二十一晶体管的漏极；所述第十九晶体管的漏极连接所述第二十一晶体管的漏极；所述第二十晶体管的栅极连接所述第二十一晶体管的栅极。

2.根据权利要求1所述的反相器，其特征在于，所述第一时钟信号端的信号与所述第二时钟信号端的信号互为反相信号；所述第三时钟信号端的信号与所述第四时钟信号端的信号互为反相信号。

3.根据权利要求1所述的反相器，其特征在于，所述第一时钟信号端的信号的上升沿或下降沿与所述第三时钟信号端的信号的高电平或低电平对应。

4.一种栅极驱动电路，其特征在于，包括多级移位寄存器单元，每一级移位寄存器单元均连接一个如权利要求1-3中任意一项中所述的反相器。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器单元的下拉控制节点和上拉控制节点分别与所述反相器相连，其中，所述下拉控制节点连接第一输入信号端，所述下拉控制节点为所述第一输入信号端提供信号，所述上拉控制节点连接第二输入信号端，所述上拉控制点为所述第二输入信号端提供信号。

6.一种显示装置，其特征在于，包括如权利要求4或5所述的栅极驱动电路。