KR20070037795A - 표시 장치의 게이트 구동회로 - Google Patents

표시 장치의 게이트 구동회로 Download PDF

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삼성전자주식회사
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Abstract

구현이 간단한 표시 장치의 게이트 구동회로가 개시된다. 복수의 스테이지들로 구성되어 스테이지들로부터 출력된 게이트 신호들을 해당하는 게이트 배선들에 각각 출력하는 표시 장치의 게이트 구동회로에서 각 스테이지는 제1 풀업 구동 제어부, 풀업 구동부, 풀다운 구동부, 유지부 및 인버팅부를 포함한다. 제1 풀업 구동 제어부는 이전 스테이지의 게이트 신호를 수신하고 제어신호를 출력한다. 풀업 구동부는 제어신호에 응답하여 외부로부터 입력된 제1 클럭신호에 대응하는 게이트 신호를 제1 출력단으로 출력한다. 풀다운 구동부는 제2 클럭신호에 응답하여 게이트 신호를 풀다운시킨다. 유지부는 제1 클럭신호에 응답하여 전원전압으로 게이트 신호를 풀다운 상태로 유지시킨다. 인버팅부는 게이트 신호에 응답하여 게이트 신호에 대해 역위상을 갖는 인버팅 신호를 제2 출력단으로 출력한다. 이에 따라, 게이트 구동회로의 제어신호를 이용하여 인버팅 신호를 출력함으로써 표시 장치의 회로 구현을 보다 간단화할 수 있다.
인버터 회로, 게이트 신호, 쉬프트 레지스터

Description

표시 장치의 게이트 구동회로{GATE DRIVING CIRCUIT FOR DISPLAY APPARATUS}
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 메인 회로부에 대한 상세한 블록도이다.
도 3은 도 1에 도시된 게이트 회로부에 대한 상세한 블록도이다.
도 4는 도 3에 도시된 임의의 k번째 스테이지에 대한 상세한 회로도이다.
도 5는 도 4의 k번째 스테이지의 입출력신호의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200 : 구동 장치
230 : 게이트 구동부 400 : 쉬프트 레지스터
411 : 풀업 구동부 412 : 제1 풀업 구동 제어부
413 : 제2 풀업 구동 제어부 414 : 풀다운 구동부
415 : 유지부 416 : 인버팅부
본 발명은 표시 장치의 게이트 구동회로에 관한 것으로, 보다 상세하게는 구현을 간단하게 하기 위한 표시 장치의 게이트 구동회로에 관한 것이다.
일반적으로 표시 장치는 복수의 게이트 라인과 복수의 데이터 라인이 구비된 표시 패널, 복수의 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로 및 복수의 데이터 배선들에 데이터 신호들을 출력하는 데이터 구동회로로 이루어진다.
최근 표시 장치의 사이즈를 줄이기 위한 방안으로 상기 게이트 배선들에 인가되는 게이트 신호를 출력하는 게이트 구동회로를 상기 표시 패널에 집적하는 기술이 사용되고 있다.
상기 게이트 구동회로는 복수의 게이트 배선들에 대응하는 복수의 스테이지들을 포함하며, 복수의 스테이지들은 종속적으로 연결된 하나의 쉬프트 레지스터로 형성된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 게이트 구동회로의 제어신호를 이용하여 게이트 신호의 역위상을 갖는 인버팅 신호를 생성하는 표시 장치의 게이트 구동회로를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 복수의 스테이지들로 구성되어 상기 스테이지들로부터 출력된 게이트 신호들을 해당하는 게이트 배선들에 각각 출력하는 표시 장치의 게이트 구동회로에서 각 스테이지는 제1 풀업 구동 제어부, 풀업 구동부, 풀다운 구동부, 유지부 및 인버팅부를 포함한다. 상기 제1 풀업 구동 제어부는 이전 스테이지의 게이트 신호를 수신하고 제어신호를 출력한다. 상기 풀업 구동부는 상기 제어신호에 응답하여 외부로부터 입력된 제1 클럭신 호에 대응하는 게이트 신호를 제1 출력단으로 출력한다. 상기 풀다운 구동부는 제2 클럭신호에 응답하여 상기 게이트 신호를 풀다운시킨다. 상기 유지부는 상기 제1 클럭신호에 응답하여 전원전압으로 상기 게이트 신호를 풀다운 상태로 유지시킨다. 상기 인버팅부는 상기 게이트 신호에 응답하여 상기 게이트 신호에 대해 역위상을 갖는 인버팅 신호를 제2 출력단으로 출력한다.
이러한 표시 장치의 게이트 구동회로에 의하면, 상기 인터버 회로는 상기 게이트 구동회로의 제어신호를 이용하여 구동함으로써 표시 장치의 회로 구현을 보다 간단화할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치는 표시패널(100), 구동 장치(200) 및 연성인쇄회로기판(300)을 포함한다. 상기 연성인쇄회로기판(Flexible Printed Circuit Board; 이하, FPC)(300)은 외부 장치(미도시)와 상기 구동 장치(200)를 전기적으로 연결한다.
상기 표시 패널(100)은 영상을 표시하는 표시 영역(DA)과, 상기 표시영역을 둘러싸는 주변 영역(PA)으로 이루어진다. 상기 표시 패널(100)의 표시 영역(DA)에는 상기 구동 장치(200)로부터 제공된 구동 신호에 기초하여 프레임 단위의 영상을 표시한다.
예컨대, 상기 표시 패널(100)을 서로 대향하는 전극들 사이에 개재된 액정층 의 배열각에 따라 영상을 표시하는 액정표시패널이거나, 또는 서로 대향하는 전극들 사이에 개재된 유기전계 발광층에 의해 영상을 표시하는 유기전계발광패널이다.
구체적으로, 상기 표시 영역(DA)에는 m개의 소스 배선들(DL1,.,DLm)과 상기 소스 배선들(DL1,.,DLm)과 교차하는 n개의 게이트 배선(GL1,..,GLn)이 형성된다. 상기 표시 영역(DA)은 상기 소스 배선들(DL1,.,DLm)과 게이트 배선들(GL1,..,GLn)에 의해 m×n개의 화소부(P)들이 정의된다. 여기서, n, m 은 자연수이다.
예컨대, 상기 표시 패널(100)이 액정표시패널인 경우, 각 화소부(P)는 소스 배선(DL)과 게이트 배선(GL)에 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)에 연결된 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)를 포함한다.
또는 상기 표시 패널(100)이 유기전계발광패널인 경우, 각 화소부(P)는 소스 배선(DL)과 게이트 배선(GL)에 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)에 전기적으로 연결된 구동 소자와, 상기 구동 소자에 전기적으로 연결된 유기전계 발광다이오드(OLED)를 포함한다.
상기 구동 장치(200)는 메인 구동부(210) 및 게이트 회로부(230)를 포함한다. 상기 메인 구동부(210)는 상기 주변 영역(PA)에 실장되는 단일 칩으로, 상기 연성인쇄회로기판(300)으로부터 전달된 제어신호 및 데이터신호를 이용하여 상기 화소부들(P)을 구동시키는 구동신호들을 출력한다.
상기 게이트 회로부(230)는 상기 주변 영역(PA)에 집적된다. 상기 게이트 회로부(230)는 상기 메인 구동부(210)로부터 제공되는 구동신호에 기초하여 상기 게이트 배선들(GL1,..,GLn)에 게이트 신호들(G1, G2,..,Gn)을 출력한다.
도 2는 도 1에 도시된 메인 구동부에 대한 상세한 블록도이다.
도 1 및 도 2를 참조하면, 상기 메인 구동부(210)는 타이밍 제어부(211), 메모리(213), 전압 발생부(215) 및 소스 구동부(217)를 포함한다.
상기 타이밍 제어부(211)는 외부로부터 데이터신호(210a)와 제어신호(210b)를 입력받는다. 상기 제어신호(210b)는 수평동기신호, 수직동기신호, 메인클럭신호, 데이터인에이블신호를 포함한다.
상기 타이밍 제어부(211)는 상기 제어신호(210b)에 기초하여 상기 데이터신호(210a)를 상기 메모리(213)에 기록 및 독출한다. 상기 타이밍 제어부(211)는 상기 게이트 회로부(230)에 게이트 제어신호들(211a)을 출력한다. 상기 게이트 제어신호들(211a)은 수직개시신호(STV), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 게이트 전압(VSS)을 포함한다.
상기 타이밍 제어부(211)는 상기 소스 구동부(217)에 소스 제어신호들(211b)을 출력하고, 상기 메모리(213)로부터 독출된 데이터신호(211d)를 상기 소스 구동부(217)에 출력한다. 상기 소스 제어신호들(211b)은 수평시작신호, 로드신호, 반전신호를 포함한다. 상기 타이밍 제어부(211)는 상기 전압 발생부(215)에 메인클럭신호, 반전신호 등의 제어신호(211c)를 출력한다.
상기 전압 발생부(215)는 외부로부터 인가된 외부전원을 이용하여 구동전압들을 생성한다. 상기 구동전압들은 상기 타이밍 제어부(211)에 제공되는 게이트 전압들(VSS, VDD)(215a)과, 상기 소스 구동부(217)에 제공하는 기준감마전압들(VREF)(215b)과, 상기 표시 패널(100)의 공통 전극에 인가하는 공통전압 (VCOM)(215c)을 포함한다.
상기 소스 구동부(217)는 상기 감마기준전압(VREF)(215b)에 기초하여 상기 메모리(213)로부터 독출된 데이터신호(211d)를 아날로그의 데이터 전압들(D1,..Dm)로 변환하여 상기 표시 패널(100)에 형성된 소스 배선들(DL1,..DLm)에 출력한다.
도 3은 도 1에 도시된 게이트 회로부에 대한 상세한 블록도이다.
도 3을 참조하면, 상기 게이트 회로부(230)는 서로 종속적으로 연결된 n+1개의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 스테이지들(SRC1 ~ SRCn+1)은 n 개의 구동 스테이지(SRC1 ~ SRCn)와 1 개의 더미 스테이지(SRCn+1)로 이루어진다.
각 스테이지(SRC1)는 복수의 비정질 실리콘(a-Si) 박막트랜지스터로 구현되며, 입력단자(IN), 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제어단자(CT), 제1 출력단자(GOUT), 제2 출력단자(INV) 및 전압단자(VSS)를 갖는다.
상기 입력단자(IN)에는 이전 스테이지의 제1 출력단자(GOUT)로부터 출력된 게이트 신호가 인가된다. 상기 첫 번째 스테이지(SRC1)는 이전 스테이지가 존재하지 않기 때문에 상기 첫 번째 스테이지(SRC1)의 입력단자(IN)에는 수직개시신호(STV)가 인가된다.
상기 제1 및 제2 클럭단자(CK1, CK2)에는 제1 및 제2 클럭신호(CK, CKB)가 인가된다. 홀수번째 스테이지(SRC1, SRC3,..,SRCn+1)의 제1 클럭단자(CK1)에는 상기 제1 클럭신호(CK)가 인가되고, 제2 클럭단자(CK2)에는 상기 제2 클럭신호(CKB)가 인가된다. 짝수번째 스테이지(SRC2, SRC4,.., SRCn)의 제1 클럭단자(CK1)에는 제2 클럭신호(CKB)가 인가되고, 제2 클럭단자(CK2)에는 상기 제1 클럭신호(CK)가 인가된다.
상기 홀수번째 스테이지(SRC1, SRC3,..,SRCn+1)의 제1 출력단자(GOUT)는 상기 제1 클럭신호(CK)에 동기된 게이트 신호(G1, G3,.., Gn+1)를 출력하고, 상기 짝수번째 스테이지(SRC2, SRC4,.., SRCn)의 제1 출력단자(GOUT)는 상기 제2 클럭신호(CKB)에 동기된 게이트 신호(G2, G4,.., Gn)를 출력한다.
한편, 상기 더미 스테이지(SRCn+1)의 제1 출력단자(GOUT)는 대응하는 게이트 배선이 존재하지 않기 때문에 플로팅 상태로 유지된다.
상기 제어단자(CT)에는 다음 스테이지의 제1 출력단자(GOUT)로부터 출력된 게이트 신호가 인가된다. 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 다음 스테이지가 존재하지 않기 때문에 상기 수직개시신호(STV)가 인가된다.
상기 제2 출력단자(INV)로부터는 상기 제1 출력단자(GOUT)로부터 출력되는 게이트 신호에 반전된 역위상의 펄스(I1, I2,..,In)가 출력된다.
상기 전압단자(VSS)에는 게이트 신호를 생성하기 위한 게이트 오프전압(VSS)이 인가된다.
도 4는 도 3에 도시된 임의의 k번째 스테이지에 대한 상세한 회로도이다.
도 5는 도 4의 k번째 스테이지의 입출력신호의 타이밍도이다.
도 4 및 도 5를 참조하면, k번째 스테이지(SRCk)는 풀업 구동부(411), 제1 풀업 구동 제어부(412), 제2 풀업 구동 제어부(413), 풀다운 구동부(414), 유지부(415) 및 인버팅부(416)를 포함한다.
상기 풀업 구동부(411)는 게이트 전극이 노드 T1에 연결되어 제어 신호(CNTR1)에 의해 제어되고, 드레인 전극이 제1 클럭신호(CK)를 입력받고, 소스 전극이 출력단에 연결되는 제1 트랜지스터(TR1)를 포함한다. 또한, 상기 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에는 제1 커패시터(Cb)가 형성된다. 여기서, 제1 커패시터(Cb)는 기생 커패시터나 부가적으로 추가한 커패시터로 형성된다. 바람직하게 제1 커패시터(Cb)는 노드 T1의 제어 신호(CNTR1)를 저장하여 부트 스트랩핑(boot strapping) 역할을 하기 때문에 게이트 전극과 소스 전극과의 오버랩(overlap) 면적을 게이트 전극과 드레인 전극과의 오버랩(overlap) 면적보다 늘려서 용량이 크도록 형성한다. 상기 제1 트랜지스터(TR1)는 NMOS 트랜지스터로 형성된다.
상기 제1 풀업 구동 제어부(412)는 드레인 전극과 게이트 전극이 공통 연결되어 k-1번째 스테이지의 게이트 신호(Gk-1)가 입력되는 제2 트랜지스터(TR2)를 포함하며, 상기 입력된 게이트 신호(Gk-1)에 의해 노드 T1에 제어 신호(CNTR1)를 출력한다. 상기 제2 트랜지스터(TR2)는 NMOS 트랜지스터로 형성된다.
상기 제2 풀업 구동 제어부(413)는 게이트 전극은 k+1번째 스테이지의 출력단(GOUTk+1)에서 출력된 게이트 신호(Gk+1)를 제공받고, 드레인 전극은 노드 T1에 연결되어 제1 트랜지스터(TR1)의 게이트 전극과 연결되고, 소스 전극은 전원전압( VSS)에 연결되는 제3 트랜지스터(TR3)를 포함한다. k+1번째 스테이지의 출력단(GOUTk+1)에서 출력된 게이트 신호(Gk+1)에 의해 게이트 전극이 온(on)되면 전원전압(VSS)이 노드 T1으로 제공된다. 상기 제3 트랜지스터(TR3)는 NMOS 트랜지스터로 형성된다.
k+1번째 스테이지의 제1 풀업 구동 제어부(412) 및 k-1번째 스테이지의 제2 풀업 구동 제어부(413)와 연결되고 k번째 스테이지의 게이트 신호(Gk)를 출력하게 된다.
상기 풀다운 구동부(414)는 제4 트랜지스터(TR4)로 이루어진다. 제4 트랜지스터(TR4)의 게이트 전극은 제2 클럭신호(CKB)를 입력받고, 소스 전극은 전원전압(VSS)을 입력받고, 드레인 전극은 풀업 구동부(411)의 제1 트랜지스터(TR1)의 소스 전극 및 출력단(GOUTk)과 연결된다. 상기 풀다운 구동부(414)는 상기 제2 클럭신호(CKB)에 제어되어 게이트 배선을 비활성화 시키는 역할을 한다. 또한 게이트 전극의 제어 신호로서 DC 신호가 아닌 펄스 신호인 클럭신호를 사용함으로써 제4 트랜지스터(TR4)의 열화를 방지할 수 있다.
상기 유지부(415)는 제5 트랜지스터(TR5), 제7 트랜지스터(TR7) 및 제2 커패시터(Cc)를 포함한다. 제5 트랜지스터(TR5) 및 제7 트랜지스터(TR7) 각각의 게이트 전극은 노드 T2에 연결되며, 소스 전극은 전원전압(VSS)과 연결된다. 제2 커패시터(Cc)의 일단은 제1 클럭신호와 연결된다. 상기 제5 트랜지스터(TR5)와 제7 트랜지스터(TR7)의 게이트 전극은 노드 T1에 연결된 제6 트랜지스터(TR6)의 드레인 전극과 연결되어, 제6 트랜지스터(TR6)가 턴온(ON)되면 전원전압(VSS)에 의하여 상기 제5 트랜지스터(TR5)와 제7 트랜지스터(TR7)는 턴오프된다. 상기 제6 트랜지스터(TR6)가 턴오프되면, 상기 제5 트랜지스터(TR5)와 제7 트랜지스터(TR7)의 게이트 전극은 제1 클럭신호(CK)가 충전된 제2 커패시터(Cc)에 의하여 제1 클럭신호(CK)를 노드 T1과 출력단(GOUTk)에 출력하게 된다.
따라서 상기 유지부(415)는 k번째 게이트 배선에 제1 클럭신호(CK)를 게이트 신호(Gk)로 출력한 후 k+1번째 게이트 배선이 활성화되기 전까지 제1 클럭신호(CK)가 k번째 게이트 배선으로 출력되도록 유지시킨다. 즉, 상기 유지부(415)는 한 프레임이 구동되는 동안 k번째 게이트 배선에 오동작 신호가 인가되지 않도록 하는 역할을 한다. 또한, AC 펄스인 제1 클럭신호(CK)를 풀다운 구동부(414)의 제4 트랜지스터(TR4)에 인가함으로써 DC 전압에 의해 발생할 수 있는 트랜지스터의 열화를 최소화시킬 수 있다. 따라서 상기 출력단(GOUTk)은 제1 클럭신호(CK), 제2 클럭신호(CKB)에 응답하여 턴온되는 제5 트랜지스터(TR5)와 제4 트랜지스터(TR4)의 동작에 의해 유지된다.
상기 인버팅부(416)는 제1 다이오드(Di1), 제2 다이오드(Di2) 및 인버팅 트랜지스터(TRi)를 포함한다. 상기 제1 다이오드(Di1)는 게이트 전극과 소스 전극이 전기적으로 연결된 트랜지스터로서, 일단은 제1 클럭신호(CK)가 인가되고 타단은 인버팅 트랜지스터(TRi)의 드레인 전극에 연결된다.
상기 제2 다이오드(Di2)는 게이트 전극과 소스 전극이 전기적으로 연결된 트랜지스터로서, 일단은 제2 클럭신호(CKB)가 인가되고 타단은 인버팅 트랜지스터(TRi)의 드레인 전극에 연결된다.
상기 인버팅 트랜지스터(TRi)는 게이트 전극이 k번째 스테이지의 출력단(GOUTk)에 연결되어 게이트 신호(Gk)가 인가된다. 상기 인버팅 트랜지스터(TRi)의 소스 전극은 전원전압이 인가되며, 드레인 전극은 제2 출력단(INV)과 연결되어 상 기 게이트 신호(Gk)에 역위상의 인버팅 신호(Ik)가 출력된다.
상기 인버팅 트랜지스터(TRi)는 턴오프 상태에서는 상기 제1 및 제2 다이오드(Di1, Di2)를 통해 인가된 제1 및 제2 클럭신호(CK, CKB)를 인버팅 신호(Ik)로 출력하고, 상기 게이트 신호(Gk)가 인가됨에 따라 턴온 상태가 되면 전원전압(VSS)을 인버팅 신호(INV)로 출력한다. 이에 의해 상기 게이트 신호(Gk)에 역위상인 인버팅 신호(Ik)를 출력한다.
상기 인버팅 트랜지스터(TRi)는 제1 및 제2 클럭신호(CK, CKB)와 같은 AC 펄스 신호가 인가됨에 따라 리플의 가능성이 있으며, 비정질 실리콘(a-Si) 박막트랜지스터의 특성상 라이징 지연(rising delay)이 발생할 수 있다. 따라서 인버팅 트랜지스터(TRi)의 채널 영역의 폭 대 길이(W/L)를 크게 설계하는 것이 바람직하다.
바람직하게는 상기 쉬프트 레지스터에 전원전압(VDD)이 인가되는 경우에는 상기 인버팅 트랜지스터(TRi)에 인가되는 제1 및 제2 클럭신호(CK, CKB) 대신 DC 전압인 전원전압(VON)을 입력한다.
상기와 같은 방식으로, 쉬프트 레지스터를 구동시키는 제어신호를 이용하여 게이트 신호에 대해 역위상을 갖는 인버팅 신호를 출력하는 인버터 회로를 간단하게 구현할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 구동회로의 출력단에 연결된 간단한 인버터 회로를 구현하여 상기 게이트 구동회로의 제어신호를 이용하여 게이트 신호에 역위상을 갖는 인버팅 신호를 출력할 수 있다. 따라서 표시 장치 의 구동 회로 구현을 간단화 할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 복수의 스테이지들로 구성되어 상기 스테이지들로부터 출력된 게이트 신호들을 해당하는 게이트 배선들에 각각 출력하는 표시 장치의 게이트 구동회로에서,
    각 스테이지는
    이전 스테이지의 게이트 신호를 수신하고 제어신호를 출력하는 제1 풀업 구동 제어부;
    상기 제어신호에 응답하여 외부로부터 입력된 제1 클럭신호에 대응하는 게이트 신호를 제1 출력단으로 출력하는 풀업 구동부;
    제2 클럭신호에 응답하여 상기 게이트 신호를 풀다운시키는 풀다운 구동부;
    상기 제1 클럭신호에 응답하여 전원전압으로 상기 게이트 신호를 풀다운 상태로 유지시키는 유지부; 및
    상기 게이트 신호에 응답하여 상기 게이트 신호에 대해 역위상을 갖는 인버팅 신호를 제2 출력단으로 출력하는 인버팅부를 포함하는 것을 특징으로 하는 표시 장치의 게이트 구동회로.
  2. 제1항에 있어서, 상기 풀업 구동부에 연결되고 다음 스테이지의 게이트 신호에 따라 동작하는 제2 풀업 구동 제어부를 더 포함하는 것을 특징으로 하는 표시 장치의 게이트 구동회로.
  3. 제1항에 있어서, 상기 제1 및 제2 클럭신호는 서로 위상이 반전된 것을 특징으로 하는 표시 장치의 게이트 구동회로.
  4. 제1항에 있어서, 상기 인버팅부는
    상기 제1 출력단에 연결된 게이트 전극과, 상기 제1 및 제2 클럭신호가 인가되는 드레인 전극과, 상기 전원전압이 인가되는 소스 전극을 갖는 인버팅 트랜지스터;
    상기 제1 클럭신호가 인가되는 제1 단과 상기 인버팅 트랜지스터에 연결된 제2 단을 갖는 제1 다이오드; 및
    상기 제2 클럭신호가 인가되는 제1 단과 상기 인버팅 트랜지스터에 연결된 제2 단을 갖는 제2 다이오드를 포함하는 것을 특징으로 하는 표시 장치의 게이트 구동회로.
  5. 제4항에 있어서, 상기 인버팅 트랜지스터는 턴 오프 상태에서 상기 제1 및 제2 클럭신호를 상기 제2 출력단에 출력하고, 턴 온 상태에서 상기 전원전압을 상기 제2 출력단에 출력하는 것을 특징으로 하는 표시 장치의 게이트 구동회로.
  6. 제1항에 있어서, 상기 각 스테이지는 복수의 비정질 실리콘 박막 트랜지스터들을 포함하는 것을 특징으로 하는 표시 장치의 게이트 구동회로.
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CN104992673A (zh) * 2015-07-23 2015-10-21 京东方科技集团股份有限公司 一种反相器、栅极驱动电路和显示装置

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