KR101579842B1

KR101579842B1 - 게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치

Info

Publication number: KR101579842B1
Application number: KR1020080107115A
Authority: KR
Inventors: 박문철; 여상재
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-10-30
Filing date: 2008-10-30
Publication date: 2015-12-24
Also published as: KR20100048103A; US20100109996A1; US8552958B2

Abstract

게이트 구동회로는 복수의 쉬프트 레지스터들 및 출력 제어부를 포함한다. 쉬프트 레지스터들은 서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력한다. 출력 제어부는 수직 블랭킹 구간 동안 쉬프트 레지스터의 출력을 차단하고, 게이트 라인들에 게이트 오프 전압을 인가한다. 이에 따라 수직 블랭킹 구간에 게이트 출력이 플로팅 되는 것을 방지할 수 있다.

게이트 구동회로, 쉬프트 레지스터, 수직 블랭킹 구간

Description

게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치{METHOD FOR DRIVING GATE LINE, GATE DRIVING CIRCUIT PERFORMING FOR THE METHOD AND DISPLAY APPARATUS HAVING THE GATE DRIVING CIRCUIT}

본 발명은 게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 구동 불량을 개선하기 위한 게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것이다.

일반적으로, 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.

상기 액정표시장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동부 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 상기 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.

최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동부를 표시 기판상에 ASG(Amolphous Silicon Gate) 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 상기 게이트 구동회로는 고온에서 구동할 경우에 게이트 오프 신호 구간에 비정상적인 게이트 온 신호가 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.

또한, 수직 블랭킹 구간에는 상기 게이트 구동회로 클럭신호가 인가되지 않아 상기 게이트 구동회로의 출력이 플로팅(Floating) 된다. 상기 게이트 구동회로의 출력이 플로팅 되는 경우 게이트 라인과 데이터 라인 사이의 기생 용량(Cgd)에 의해 게이트 전극의 오프 전압이 상승하게 되어 상기 풀업 소자가 턴-온(turn-on)된다. 이로 인해서 게이트 오프 신호 구간에 간헐적으로 게이트 온 신호가 발생함으로써 화질 불량이 발생하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시 장치의 구동 불량을 개선하기 위한 게이트 라인 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 라인 구동 방법을 수행하는 데 적합한 게이트 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 게이트 구동회로를 구비한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 게이트 라인 구동 방법은, 복수의 게이트 라인들과 연결된 복수의 쉬프트 레지스터들로부터 생성된 게이트 신호들을 상기 게이트 라인들에 인가한다. 수직 블랭킹 구간 동안 상기 게이트 신호들을 차단하고 상기 게이트 라인들에 게이트 오프 전압을 인가한다.

본 발명의 실시예에서, 상기 쉬프트 레지스터들 중 마지막 쉬프트 레지스터에 인가된 제2 수직개시신호와, 상기 제2 수직개시신호 다음에 수신되고 상기 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터에 인가된 제1 수직개시신호에 응답하여 상기 게이트 라인들에 게이트 오프 전압을 인가한다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일 실시예에 따른 게이트 구동회로는, 복수의 쉬프트 레지스터들 및 출력 제어부를 포함한다. 상기 복수의 쉬프트 레지스터들은 서로 종속적으로 연결되고, 복수의 게이트 라인들에 게이트 신호들을 출력한다. 상기 출력 제어부는 상기 수직 블랭킹 구간 동안 상기 쉬프트 레지스터들의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가한다.

본 발명의 실시예에서, 상기 출력 제어부는 제1 스위칭 소자, 제2 스위칭 소자 및 스위칭 제어부를 포함한다. 상기 제1 스위칭 소자는 각 쉬프트 레지스터의 출력단에 연결된다. 상기 제2 스위칭 소자는 상기 제1 스위칭 소자의 출력단과 게이트 라인 사이에 연결된다. 상기 스위칭 제어부는 상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자를 턴-오프 시키고, 상기 제2 스위칭 소자를 턴-온 시켜 상기 게이트 라인에 게이트 오프 전압을 인가한다.

상기한 본 발명의 다른 목적을 실현하기 위하여 일 실시예에 따른 표시 장치는, 표시 패널, 소스 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함한다. 상기 소스 구동회로는 상기 데이터 라인들에 데이터 전압을 제공한다. 상기 게이트 구동회로는 서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력하는 복수의 쉬프트 레지스터들 및 수직 블랭킹 구간 동안 상기 쉬프트 레지스터의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가하는 출력 제어부를 포함한다.

이러한 게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 의하면, 게이트 구동회로에 클럭신호가 인가되지 않는 수직 블랭킹 구간 동안 상기 게이트 구동회로의 출력을 게이트 오프 전압으로 유지시킬 수 있음으로써, 게이트 구동회로의 출력 불안정으로 표시 장치의 구동 불량을 방지할 수 있다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해 석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(100)과, 상기 표시 패널(100)을 구동하기 위한 구동 회로부(500)를 포함한다.

상기 표시 패널(100)은 표시 기판(110), 상기 표시 기판(110)과 마주보는 대향 기판(120) 및 상기 표시 기판(110)과 상기 대향 기판(120) 사이에 개재되는 액정층(미도시)을 포함한다. 이러한 표시 패널(100)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분된다.

상기 표시 영역(DA)에는 복수의 게이트 라인들(GL1 ~ GLn) 및 상기 게이트 라인들(GL1 ~ GLn)과 교차하는 복수의 데이터 라인들(DL1 ~ DLm)이 형성된다. 상기 게이트 라인들(GL1 ~ GLn) 및 상기 데이터 라인들(DL1 ~ DLm)에 의해 복수의 화소부들이 정의된다. 각 화소부는 스위칭 소자(TFT), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다.

상기 주변 영역(PA)에는 상기 표시 패널(100)을 구동하기 위한 상기 구동 회로부(500)가 형성된다. 상기 주변 영역(PA)은 제1 주변 영역(PA1)과 제2 주변 영역(PA2)을 포함한다. 상기 구동 회로부(500)는 구동부(200), 게이트 구동회로(300) 및 인쇄회로기판(400)을 포함한다.

상기 구동부(200)는 단일 칩(chip)으로 이루어져 상기 제1 주변 영역(PA1)에 실장 된다. 상기 구동부(200)는 상기 게이트 구동회로(300)에 게이트 제어신호를 제공하고, 데이터 라인들(DL1 ~ DLm)에 데이터 전압을 제공한다.

상기 게이트 구동회로(300)는 상기 제2 주변 영역(PA2)에 ASG(Amolphous Silicon Gate) 형태로 집적된다. 상기 게이트 구동회로(300)는 상기 구동부(200)에서 제공되는 상기 게이트 제어신호에 기초하여 상기 게이트 라인들(GL1 ~ GLn)을 활성화시키는 게이트 신호를 순차적으로 출력한다.

상기 인쇄회로기판(400)은 상기 제1 주변 영역(PA1)에 부착되며, 외부기기와 상기 구동부(200)를 전기적으로 연결하여 상기 외부기기로부터 수신되는 데이터 신호 및 제어신호를 상기 구동부(200)에 전송한다. 상기 인쇄회로기판(400)은 연성인쇄회로기판일 수 있다.

도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.

도 1 및 도 2를 참조하면, 상기 구동부(200)는 타이밍 제어부(210), 전압 발생부(220), 소스 구동부(230) 및 게이트 제어부(240)를 포함한다.

상기 타이밍 제어부(210)는 상기 외부기기로부터 데이터신호(DATA) 및 제어신호(CONTL)를 수신한다. 상기 제어신호(CONTL)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인클럭신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함한다.

상기 타이밍 제어부(210)는 상기 제어신호(CONTL)에 기초하여 소스 제어신호(210a)와 게이트 제어신호(210b)를 생성하여 상기 소스 구동부(230) 및 상기 게이트 제어부(240)에 제공한다. 상기 소스 제어신호(210a)는 수평개시신호(STH), 데이터 쉬프트 클럭(CPV) 및 반전신호(POL) 등을 포함한다. 상기 게이트 제어신호(210b)는 제1 수직개시신호(STV), 제2 수직개시신호(STVB), 제1 클럭신호(CK) 및 제2 클럭신호(CKB) 등을 포함한다. 상기 타이밍 제어부(210)는 상기 전압 발생 부(220)에 전원 제어신호(210c)를 출력한다.

상기 전압 발생부(220)는 상기 타이밍 제어부(210)로부터 수신된 상기 전원 제어신호(210c)에 응답하여 상기 표시 패널(100)을 구동하기 위한 각종 구동전압들을 생성한다. 상기 구동전압들은 감마 기준전압(220a), 게이트 전압(220b), 공통전압(미도시) 등을 포함한다. 상기 감마 기준전압(220a)은 상기 소스 구동부(230)로 제공되고, 상기 게이트 전압(220b)은 상기 게이트 제어부(240)로 제공되며, 상기 공통전압은 상기 표시 패널(100)로 제공된다.

상기 소스 구동부(230)는 상기 타이밍 제어부(210)로부터 수신된 상기 소스 제어신호(210a)에 응답하여 상기 데이터신호(DATA)를 아날로그 데이터 전압으로 변화하여 상기 데이터 라인들(DL1 ~ DLn)에 출력한다.

상기 게이트 제어부(240)는 상기 타이밍 제어부(210)로부터 수신된 상기 게이트 제어신호(210b)와 상기 전압 발생부(220)로부터 수신된 상기 게이트 전압(VG)을 상기 게이트 구동회로(300)에 출력한다. 상기 게이트 전압(VG)은 제1 전압(VGH)과 제2 전압(VGL)을 포함한다. 상기 제1 전압(VGH)은 게이트 온 전압(VON)이고, 상기 제2 전압(VGL)은 게이트 오프 전압(VOFF)일 수 있다. 상기 게이트 제어부(240)는 상기 타이밍 제어부(210)로부터 수신된 상기 제1 및 제2 클럭신호(CK, CKB)), 상기 제1 및 제2 수직개시신호(STV, STVB)를 상기 게이트 전압(VG) 레벨로 변환하여 상기 게이트 구동회로(300)에 출력한다. 상기 제1 클럭신호(CK)와 상기 제2 클럭신호(CKB)는 서로 위상이 반대인 신호이다. 상기 제2 수직개시신호(STVB)는 상기 제1 수직개시신호(STV)에 대해 소정 시간 지연된 신호이다.

상기 게이트 구동회로(300)는 상기 게이트 제어부(240)로부터 수신된 상기 제1 및 제2 클럭신호(CKB), 상기 제1 및 제2 수직개시신호(STV, STVB) 및 상기 전압 발생부(220)로부터 수신된 상기 게이트 전압(VG)에 응답하여 상기 게이트 라인들(GL1 ~ GLn)을 구동하는 게이트 신호를 순차적으로 출력한다.

도 3은 도 1에 도시된 게이트 구동회로에 대한 블록도이다.

도 1 내지 도 3을 참조하면, 상기 게이트 구동회로(300)는 상기 게이트 라인들(GL1 ~ GLn)에 대응하는 n개의 쉬프트 레지스터들(SRC1 ~ SRCn)과 하나의 더미 쉬프트 레지스터(SRCn+1)를 구비한다. 상기 다수의 쉬프트 레지스터들(SRC1 ~ SRCn+1)은 서로 종속적으로 연결된다.

각 쉬프트 레지스터는 제1 입력단자(IN1), 제2 입력단자(IN2), 제1 클럭단자(CK1), 제2 클럭단자(CK2), 접지전압단자(VSS) 및 출력단자(OUT)를 포함한다. 상기 제1 입력단자(IN1)에는 이전 쉬프트 레지스터의 출력신호가 입력되고, 상기 제2 입력단자(IN2)에는 다음 쉬프트 레지스터의 출력신호가 입력된다. 여기서, 첫 번째 쉬프트 레지스터(SRC1)의 제1 입력단자(IN1)에는 상기 제1 수직개시신호(STV)가 인가된다. 상기 더미 쉬프트 레지스터(SRCn+1)의 제2 입력단자(IN2)에는 상기 제2 수직개시신호(STVB)가 인가된다. 상기 제1 클럭단자(CK1)에는 상기 제1 클럭신호(CK)가 인가되고, 상기 제2 클럭단자(CK2)에는 상기 제2 클럭신호(CKB)가 인가된다. 상기 접지전압단자(VSS)에는 접지전압(VSS) 또는 게이트 오프 전압(VOFF)이 인가된다. 홀수번째 쉬프트 레지스터는 제1 클럭단자(CK1)에 입력된 제1 클럭신호(CK)에 응답하여 게이트 신호를 출력하고, 짝수번째 쉬피트 레지스터는 제2 클럭단자(CK2) 에 입력된 제2 클럭신호(CKB)에 응답하여 게이트신호를 출력한다.

상기 게이트 구동회로(300)는 상기 쉬피트 레지스터들(SRC1 ~ SRCn+1)의 출력을 제어하기 위한 출력 제어부(330)를 더 포함한다. 상기 출력 제어부(330)는 다수의 제1 스위칭 소자들(Q11 ~ Q1n+1), 다수의 제2 스위칭 소자들(Q21 ~ Q2n+1) 및 스위칭 제어부(350)를 포함한다.

상기 제1 스위칭 소자들(Q11 ~ Q1n+1)은 각각 입력전극이 상기 쉬프트 레지스터들(SRC1 ~ SRCn+1)의 출력단에 연결되고, 제어전극이 스위칭 제어부(350)의 제1 출력단에 연결되며 출력전극이 상기 각 게이트 라인들(GL1 ~ GLn)에 연결된다.

상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 각각 입력전극이 접지전압단자(VSS)에 연결되고, 제어전극이 상기 스위칭 제어부(350)의 제2 출력단에 연결되며 출력전극이 상기 각 게이트 라인들(GL1 ~ GLn)에 연결된다.

상기 스위칭 제어부(350)는 데이터 신호 입력 구간 동안 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)은 턴-온 시키고, 상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 턴-오프 시킨다. 이에 따라 상기 데이터 신호 입력 구간에는 상기 게이트 라인들(GL1 ~ GLn)로 상기 쉬프트 레지스터들(SRC1 ~ SRCn+1)의 출력이 인가된다.

이와 달리, 상기 스위칭 제어부(350)는 상기 데이터 신호가 입력되지 않는 수직 블랭킹 구간 동안에는 상기 쉬프트 레지스터들(SRC1 ~ SRCn+1)의 출력을 차단하고, 상기 게이트 라인들(GL1 ~ GLn)에 게이트 오프 전압(VOFF)을 인가한다. 이를 위해 상기 스위칭 제어부(350)는 상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)은 턴-오프 시키고, 상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 턴- 온 시킨다.

상기 수직 블랭킹 구간은 마지막 쉬프트 레지스터(SRCn+1)에 인가되는 상기 제2 수직개시신호(STVB)와, 상기 제2 수직개시신호(STVB) 다음에 수신되고 첫 번째 쉬프트 레지스터(SRC1)에 인가되는 상기 제1 수직개시신호(STV)에 의해 정의된다.

또한, 상기 수직 블랭킹 구간은 마지막 게이트 라인에 인가되는 상기 마지막 쉬프트 레지스터(SRCn+1)의 출력신호와, 상기 마지막 쉬프트 레지스터(SRCn+1)의 출력신호 다음에 출력되고, 상기 첫 번째 게이트 라인에 인가되는 상기 첫 번째 쉬프트 레지스터(SRC1)의 출력신호에 의해 정의된다.

한편, 본 실시예에서는 상기 출력 제어부(330)가 상기 게이트 구동회로(300)에 포함된 경우를 예로 들어 설명하였지만, 이에 한정되는 것은 아니다. 즉, 상기 제1 스위칭 소자들(Q11 ~ Q1n+1) 및 상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 상기 게이트 구동회로(300)에 포함되고, 상기 스위칭 제어부(350)는 상기 게이트 구동회로(300)로부터 분리되어 상기 인쇄회로기판(400)에 실장될 수 있다. 또한, 상기 스위칭 제어부(350)는 상기 구동부(200)에 포함될 수 있다.

도 4는 본 발명의 일 실시예에 따른 스위칭 제어부에 대한 블록도이다.

도 1 내지 도 4를 참조하면, 상기 스위칭 제어부(350)는 제1 레벨 변경부(352), 제2 레벨 변경부(354), SR 래치부(356), 제3 레벨 변경부(358) 및 제4 레벨 변경부(360)를 포함한다.

상기 제1 레벨 변경부(352)는 상기 제2 수직개시신호(STVB)의 레벨에 응답하여 논리 하이 신호(High) 또는 논리 로우 신호(Low)를 출력한다. 상기 제1 레벨 변 경부(352)는 상기 SR 래치부(356)의 셋(Set) 단자부와 연결된다.

상기 제1 레벨 변경부(352)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 풀다운 저항(R5)을 포함한다. 상기 제1 트랜지스터(Q1)는 접지전압단자(VSS)에 연결된 입력 전극, 제1 신호 입력단(352a)에 연결되어 상기 제2 수직개시신호(STVB)를 입력받는 제어전극 상기 제2 트랜지스터(Q2)의 제어전극과 연결된 출력전극을 포함한다. 상기 제2 트랜지스터(Q2)는 제2 신호 입력단(412b)에 연결되어 논리 하이 신호(High)를 입력받는 입력전극, 상기 제1 트랜지스터(Q1)의 출력전극과 연결된 제어전극 및 상기 SR 래치부(356)의 셋 단자와 연결된 출력전극을 포함한다.

상기 제1 레벨 변경부(352)는 상기 제2 수직개시신호(STVB)의 하이 레벨에 응답하여 기 SR 래치부(356)의 셋 단자로 상기 논리 하이 신호(예컨대, 3.3V)를 출력한다. 즉, 상기 제2 수직개시신호(STVB)의 하이 레벨에 응답하여 상기 제1 및 제2 트랜지스터(Q2)가 턴-온되어 상기 SR 래치부(356)의 셋 단자로 상기 제2 신호 입력단(352b)을 통해 인가되는 상기 논리 하이 신호가 인가된다. 이와 달리, 상기 제1 레벨 변경부(352)는 상기 제2 수직개시신호(STVB)의 로우 값에 응답하여 상기 SR 래치부(356)의 셋 단자로 상기 논리 로우 신호를 출력한다. 예를 들면, 상기 제2 수직개시신호(STVB)의 로우 값에 응답하여 상기 제1 및 제2 트랜지스터(Q1, Q2)가 턴-오프되고, 상기 풀다운 저항(R5)에 의해 상기 제2 신호 입력단(352b)을 통해 인가되는 논리 하이 신호를 논리 로우 신호로 풀-다운(pull-down) 된다. 따라서 상기 SR 래치부(356)의 셋 단자로 상기 논리 로우 신호가 출력된다.

상기 제2 레벨 변경부(354)는 상기 제1 수직개시신호(STV)의 레벨에 응답하 여 상기 논리 하이 신호 또는 상기 논리 로우 신호를 출력한다. 상기 제2 레벨 변경부(354)는 상기 SR 래치부(356)의 리셋(Reset) 단자와 연결된다. 상기 제2 레벨 변경부(354)는 제1 트랜지스터(Q3), 제2 트랜지스터(Q4) 및 풀다운 저항(R10)을 포함한다. 상기 제1 트랜지스터(Q3)는 접지전압단자(VSS)에 연결된 입력 전극, 제3 신호 입력단(354a)에 연결되어 상기 제1 수직개시신호(STV)를 입력받는 제어전극 상기 제2 트랜지스터(Q4)의 제어전극과 연결된 출력전극을 포함한다. 상기 제2 트랜지스터(Q4)는 제4 신호 입력단(354b)에 연결되어 논리 하이 신호(High)를 입력받는 입력전극, 상기 제1 트랜지스터(Q3)의 출력전극과 연결된 제어전극 및 상기 SR 래치부(356)의 리셋 단자와 연결된 출력전극을 포함한다. 상기 제2 레벨 변경부(354)의 동작은 상기 제1 레벨 변경부(352)의 동작과 동일하므로 이에 대한 상세한 설명은 생략한다.

상기 SR 래치부(356)는 상기 셋 단자로 상기 제1 레벨 변경부(352)의 출력을 인가받고 상기 리셋 단자로 상기 제2 레벨 변경부(354)의 출력을 인가 받는다. 상기 SR 래치부(356)의 제1 출력단자(Q_B)는 상기 제3 레벨 변경부(358)의 입력단에 연결되고, 제2 출력단자(Q)은 상기 제4 레벨 변경부(360)의 입력단에 연결된다. 상기 제1 출력단자(Q_B)의 출력신호와 및 상기 제2 출력단자(Q)는 출력신호는 서로 반대되는 위상을 갖는다.

상기 셋 단자로 상기 논리 하이 신호가 입력되면 상기 제1 출력단자(Q_B)는 상기 논리 로우 신호를 출력하고, 상기 제2 출력단자(Q)는 상기 논리 하이 신호를 출력한다. 상기 리셋 단자로 상기 논리 하이 신호가 입력되면 상기 제1 출력단 자(Q_B)은 상기 논리 하이 신호를 출력하고, 상기 제2 출력단자(Q)는 상기 논리 로우 신호를 출력한다. 상기 SR 래치부(356)는 상기 셋 단자로 상기 논리 하이 신호가 입력된 경우 상기 리셋 단자로 상기 논리 하이 신호가 입력될 때까지 상기 제1 레벨 변경부(352)의 출력을 래치한다.

상기 제3 레벨 변경부(358)는 상기 SR 래치부(356)의 제1 출력단자(Q_B)와 연결되는 제1 입력단, 상기 제1 전압(VGH)을 인가받는 제2 입력단, 상기 제2 전압(VGL)을 인가받는 제3 입력단 및 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)의 제어전극과 연결되는 출력단을 포함한다. 상기 제3 레벨 변경부(358)는 상기 제1 출력단자(Q_B)의 출력신호에 응답하여 상기 제1 전압(VGH) 또는 상기 제2 전압(VGL)을 출력한다. 예를 들면, 상기 제3 레벨 변경부(358)는 상기 제1 출력단자(OUT)의 논리 하이 신호에 응답하여 상기 제1 전압(VGH)을 출력하고, 상기 제1 출력단자(Q_B)의 논리 로우 신호에 응답하여 상기 제2 전압(VGL)을 출력한다.

상기 제4 레벨 변경부(360)는 상기 SR 래치부(356)의 제2 출력단자(Q)와 연결되는 제1 입력단, 상기 제1 전압(VGH)을 인가받는 제2 입력단, 상기 제2 전압(VGL)을 인가받는 제3 입력단 및 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)의 제어전극과 연결되는 출력단을 포함한다. 상기 제4 레벨 변경부(360)는 상기 SR 래치부(356)의 상기 제2 출력단자(Q)의 출력신호에 응답하여 상기 제1 전압(VGH) 또는 상기 제2 전압(VGL)을 출력한다. 예를 들면, 상기 제4 레벨 변경부(360)는 상기 제2 출력단자(Q)의 논리 하이 신호에 응답하여 상기 제1 전압(VGH)을 출력하고, 상기 제1 출력단자(Q)의 논리 로우 신호에 응답하여 상기 제2 전압(VGL)을 출력한다.

도 5는 본 발명의 다른 실시예에 따른 스위칭 제어부에 대한 블록도이다.

본 실시예에 따른 스위칭 제어부는 입력신호로 첫 번째 쉬프트 레지스터의 출력신호 및 마지막 쉬프트 레지스터의 출력신호가 입력됨에 따라 제1 버퍼(351) 및 제2 버퍼(353)가 추가된 것을 제외하고는, 도 4에 도시된 스위칭 제어부와 실질적으로 동일하므로, 동일한 부재는 동일한 참조 부호로 나타내고 중복되는 상세한 설명은 생략하기로 한다.

도 1, 도 3 및 도 5를 참조하면, 상기 스위칭 제어부(350)는 제1 버퍼(351), 제1 레벨 변경부(352), 제2 버퍼(353), 제2 레벨 변경부(354), SR 래치부(356), 제3 레벨 변경부(358) 및 제4 레벨 변경부(360)를 포함한다.

상기 제1 버퍼(351)는 신호 입력단(351a)으로부터 수신된 상기 마지막 쉬프트 레지스터(SCn+1)의 출력신호를 버퍼링하여 출력한다. 상기 제1 버퍼(351)의 출력신호는 상기 제1 전압(VGH) 및 상기 제2 전압(VGH) 사이의 값을 갖는다. 예를 들면, 상기 제1 버퍼(351)는 상기 제2 수직개시신호(STVB)의 하이 레벨에 응답하여 제1 전압(VGH)을 출력하고, 상기 제2 수직개시신호(STVB)의 로우 레벨에 응답하여 상기 제2 전압(VGL)을 출력할 수 있다.

상기 제1 레벨 변경부(352)는 상기 제1 버퍼(351)의 출력레벨에 응답하여 상기 SR 래치부(356)의 셋 단자로 논리 하이 신호(High) 또는 논리 로우 신호(Low)를 출력한다. 상기 제1 레벨 변경부(352)는 상기 SR 래치부(356)의 셋 단자부와 연결된다.

상기 제2 버퍼(353)는 신호 입력단(413a)으로부터 수신된 상기 첫 번째 쉬프 트 레지스터(SRC1)의 출력신호를 버퍼링하여 출력한다.

상기 제2 레벨 변경부(354)는 상기 제2 버퍼(353)의 출력레벨에 응답하여 상기 SR 래치부(356)의 리셋 단자로 상기 논리 하이 신호 또는 상기 논리 로우 신호를 출력한다.

상기 SR 래치부(356)는 상기 셋 단자로 상기 제1 레벨 변경부(352)의 출력을 인가받고 상기 리셋 단자로 상기 제2 레벨 변경부(354)의 출력을 인가 받는다. 상기 SR 래치부(356)의 제1 출력단자(Q_B)는 상기 제3 레벨 변경부(358)의 입력단에 연결되고, 제2 출력단자(Q)은 상기 제4 레벨 변경부(360)의 입력단에 연결된다.

도 6은 도 2에 도시된 쉬프트 레지스터에 대한 내부 회로도이다.

도 2 및 도 6을 참조하면, 상기 쉬프트 레지스터는 풀업부(311), 풀다운부(312), 풀업 구동부(313), 리플 방지부(314) 및 풀다운 제어부(315)를 포함한다.

상기 풀업부(311)는 출력단(OUT)으로 제1 클럭단자(CK1)를 통해 수신된 제1 클럭신호(CK)를 출력하여, 게이트 신호를 풀-업(pull-up)시킨다. 상기 풀업부(311)는 제1 트랜지스터(TR1) 및 충전 커패시터(C1)를 포함한다. 상기 제1 트랜지스터(TR1)은 입력 전극이 상기 제1 클럭단자(CK1)에 연결되고, 출력 전극이 상기 출력단(OUT)에 연결된다. 상기 충전 커패시터(C1)는 상기 제1 트랜지스터(TR1)의 제어 전극과 출력 전극 사이에 형성된다. 상기 충전 커패시터(C1)는 제1 입력단자(IN1)에 제공되어 상기 제1 트랜지스터(TR1)의 제어 전극에 인가되는 전단 쉬프트 레지스터의 출력신호(또는 제1 수직개시신호)의 하이 값을 저장하여 상기 제1 트랜지스터(TR1)를 턴-온 시킨다.

상기 풀다운부(312)는 제1 풀다운부(312a) 및 제2 풀다운부(312b)를 포함한다. 상기 제1 풀다운부(312a)는 제2 클럭단자(CK2) 신호인 제2 클럭신호(CKB)에 응답하여 상기 출력단(OUT)으로 출력되는 상기 게이트 신호를 게이트 오프 전압(VOFF)으로 풀-다운(pull-down)시킨다. 상기 제1 풀다운부(312a)는 입력 전극이 접지전압단자(VSS)에 연결되고, 제어 전극이 상기 제2 클럭단자(CK2)에 연결되며, 출력 전극이 상기 출력단(OUT)에 연결되는 제2 트랜지스터(TR2)로 이루어진다.

상기 제2 풀다운부(312b)는 상기 제1 클럭신호(CK)에 응답하여 상기 출력단(OUT)으로 출력되는 상기 게이트 신호를 상기 게이트 오프 전압(VOFF)으로 풀-다운(pull-down) 시킨다. 상기 제2 풀다운부(312b)는 입력 전극이 상기 접지전압단자(VSS)에 연결되고, 제어 전극이 스위칭 커패시터(C2)에 연결되며, 출력 전극이 상기 출력단(OUT)에 연결되는 제3 트랜지스터(TR3)로 이루어진다.

상기 풀업 구동부(313)는 상기 제1 입력단자(IN1) 신호인 전단 쉬프트 레지스터의 출력신호의 하이 값에 응답하여 상기 풀업부(311)를 턴-온 시키고, 제2 입력단자(IN2) 신호인 다음단 쉬프트 레지스터의 출력신호의 하이 값에 응답하여 상기 풀업부(311)를 턴-오프 시킨다.

상기 풀업 구동부(313)는 제1 풀업 구동부(313a) 및 제2 풀업 구동부(313b)를 포함한다. 상기 제1 풀업 구동부(313a)는 입력 전극과 제어 전극이 상기 제1 입력단자(IN1)에 공통으로 연결되고, 출력 전극이 상기 제1 트랜지스터(TR1)의 제어 전극과 연결되어 제1 노드(T1)를 이루는 제4 트랜지스터(TR4)로 이루어진다. 이 때, 상기 제1 트랜지스터(TR1)의 제어 전극은 상기 풀업부(311)의 온/오프를 스위 칭하는 제어전극으로 정의할 수 있다.

상기 제2 풀업 구동부(313b)는 입력 전극이 상기 접지전압단자(VSS)에 연결되고, 출력 전극은 상기 제1 트랜지스터(TR1)의 제어 전극과 연결되어 상기 제1 노드(T1)를 이루며, 제어 전극이 상기 제2 입력단자(IN2)에 연결된 제5 트랜지스터(TR5)로 이루어진다.

상기 풀업 구동부(313)는 전단 쉬프트 레지스터의 출력신호의 하이 값에 응답하여 상기 제4 트랜지스터(TR4)가 턴-온 되면, 상기 전단 쉬프트 레지스터의 출력신호의 하이 값이 상기 제1 노드(T1)에 인가되어 상기 충전 커패시터(C1)에 충전된다. 상기 충전 커패시터(C1)에 상기 제1 트랜지스터(TR1)의 문턱전압 이상의 전하가 충전되고, 로우 값이던 상기 제1 클럭신호(CK)가 하이 값으로 전환되면서 상기 제2 스위칭 소자(TR2)가 부트스트랩(Bootstrap) 되어 상기 제1 클럭신호(CK)의 하이 값을 상기 출력단(OUT)으로 출력한다.

이 후, 다음단 쉬프트 레지스터의 출력신호의 하이 값에 응답하여 상기 제5 트랜지스터(TR5)가 턴-온 되면, 상기 충전 커패시터(C1)에 충전된 전하는 상기 접지전압단자(VSS)의 상기 게이트 오프 전압(VOFF)으로 방전된다. 상기 충전 커패시터(C1)의 방전으로 상기 제1 노드(T1)는 로우 값으로 전환되고, 상기 제1 트랜지스터(TR1)는 턴-오프 되어 상기 제1 클럭신호(CLK1)의 출력을 멈춘다.

상기 제1 트랜지스터(TR1)가 턴-오프됨과 동시에, 상기 제2 트랜지스터(TR2)가 턴-온 되면, 상기 출력단(OUT)으로 출력되는 상기 게이트 신호는 상기 게이트 오프 전압(VOFF)으로 전환된다. 또한, 상기 충전 커패시터(C2)에 충전된 상기 제1 클럭신호(CK)의 하이 값에 응답하여 상기 제3 트랜지스터(TR3)가 턴-온 되고, 상기 출력단자(OUT)로 출력되는 신호는 계속해서 로우 값으로 유지된다. 즉, 상기 제2 트랜지스터(T2) 및 상기 제3 트랜지스터(TR3)는 교번적으로 턴-온 되어 상기 출력단(OUT)으로 출력되는 게이트 신호를 로우 값으로 풀-다운시킨다.

상기 리플 방지부(314)는 상기 제1 노드(T1)를 상기 게이트 오프 전압(VOFF)으로 유지시켜, 상기 제1 클럭신호(CK)의 커플링에 의해 발생되는 상기 제1 노드(T1)의 리플(ripple)을 방지한다. 상기 리플 방지부(314)는 입력 전극이 상기 접지전압단자(VSS)에 연결되고, 제어 전극이 상기 스위칭 커패시터(C2)에 연결되며, 출력 전극은 상기 제1 노드(T1)에 연결되는 제6 트랜지스터(TR6)로 이루어진다. 상기 리플 방지부(314)는 상기 게이트 신호가 상기 풀다운부(312)에 의해 로우 값으로 전환된 후, 상기 제1 노드(T1)를 로우 값으로 유지하여 상기 풀업부(311)를 턴-오프 시키고, 상기 제1 클럭신호(CLK1)에 의한 커플링(coupling)으로 상기 제1 노드(T1)에 발생되는 리플을 방지한다.

상기 풀다운 제어부(315)는 상기 제1 노드(T1)의 신호에 응답하여 상기 리플 방지부(314)를 턴-오프 시킨다. 상기 풀다운 제어부(315)는 입력 전극이 상기 접지전압단자(VSS)에 연결되고, 출력 전극은 제2 노드(T2)에 연결되며, 제어 전극이 상기 제1 노드(T1)에 연결되는 제7 트랜지스터(TR7))로 이루어진다. 상기 풀다운 제어부(315)는 상기 스위칭 커패시터(C2)를 통해 상기 제1 클럭신호(CK)의 하이 값이 상기 제2 노드(T2)에 인가되는 경우에, 상기 제1 노드(T1)의 신호가 하이 값인 경우에 상기 제7 트랜지스터(TR7)가 턴-온 되어 상기 제2 노드(T2)를 로우 값으로 전 환시킨다. 따라서, 상기 제1 노드(T1)가 하이 값이 되어 상기 풀업부(311)가 턴-온 동작하는 구간에는 상기 제1 클럭신호(CLK1)가 하이 값이 되더라도 상기 리플 방지부(314)는 턴-오프 된다.

상기 스위칭 커패시터(C2)는 일단이 상기 제1 클럭단자(CK1)에 연결되고, 타단이 상기 제3 및 제6 트랜지스터(TR3, TR6)의 제어 전극 및 상기 제7 트랜지스터(TR7)의 출력 전극과 연결되어 상기 제2 노드(T2)를 이룬다. 상기 스위칭 커패시터(C2)는 상기 제1 클럭신호(CK)를 입력받아 저장하고, 저장된 상기 제1 클럭신호(CK)를 상기 제2 노드(T2)에 인가하여 상기 제3 및 제6 트랜지스터(TR3, TR6)를 온/오프 시킨다.

도 7은 도 3에 도시된 게이트 구동회로의 동작을 설명하기 위한 타이밍도이다.

도 1, 도 3 및 도 7을 참조하면, 상기 게이트 구동회로(300)는 상기 게이트 제어부(240)로부터 수신된 상기 제1 수직개시신호(STV)의 하이 레벨에 응답하여 상기 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 신호를 순차적으로 출력한다. 수직 블랭킹 구간(BLANK)은 상기 쉬프트 레지스터들(SRC1 ~ SRCn+1) 중 마지막 쉬프트 레지스터(SRCn+1)에 인가되는 상기 제2 수직개시신호(STVB)와, 상기 제2 수직개시신호 다음에 수신되고 상기 쉬프트 레지스터들(SRC1 ~ SRCn+1) 중 첫 번째 쉬프트 레지스터(SRC1)에 인가되는 상기 제1 수직개시신호(SRV)에 의해 정의된다.

상기 제1 수직개시신호(STV)의 하이 레벨에 응답하여 상기 SR 래치부(356)의 상기 리셋 단자에 논리 하이 신호가 입력되면, 상기 SR 래치부(356)의 상기 제1 출 력단자(Q_B)는 논리 하이 신호를 출력하고, 상기 제2 출력단자(Q)는 논리 로우 신호를 출력한다. 이에 의해 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)은 턴-온되고, 상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 턴-오프 되어 상기 게이트 라인들(GL1 ~ GLn)로 상기 게이트 신호들이 인가된다.

소정 시간 경과 후, 즉 마지막 게이트 라인(GLn)에 대응하는 게이트 신호 출력 후 인가되는 상기 제2 수직개시신호(STVB)의 하이 레벨에 응답하여 상기 SR 래치부(356)의 상기 셋 단자에 논리 하이 신호가 입력된다. 상기 SR 래치부(356)의 상기 제1 출력단자(Q_B)의 출력신호는 논리 로우 신호로 전환되고, 상기 제2 출력단자(Q)의 출력신호는 상기 논리 하이 신호로 전환된다. 이에 의해 상기 제1 스위칭 소자들(Q11 ~ Q1n+1)은 턴-오프 되고, 상기 제2 스위칭 소자들(Q21 ~ Q2n+1)은 턴-온되어 상기 게이트 라인들(GL1 ~ GLn)로 상기 게이트 오프 전압(VOFF)이 인가된다. 상기 SR 래치부(356)의 출력은 상기 수직 블랭킹 구간(BLANK), 즉 상기 제2 수직개시신호(STV) 이후에 수신되는 상기 제1 수직개시신호(STV)의 하이 레벨이 수신될 때까지 유지된다. 이와 같이 본 실시예에 따르면 상기 수직 블랭킹 구간(BLANK) 동안 상기 게이트 구동회로(300)의 출력신호를 게이트 오프 전압(VOFF)으로 유지시킬 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면 게이트 구동회로에 클럭신호가 인가되지 않는 수직 블랭킹 구간 동안 상기 게이트 구동회로의 출력신호를 게이트 오프 전압으로 유지시킬 수 있으므로, 상기 게이트 구동회로로 클럭신 호가 인가되지 않아 상기 게이트 구동회로의 출력이 플로팅(Floating) 되는 것을 방지할 수 있다. 따라서 표시 장치의 구동 불량을 개선할 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.

도 3은 도 1에 도시된 게이트 구동회로에 대한 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 표시 패널 200 : 구동부

210 : 타이밍 제어부 230 : 소스 구동부

240 : 게이트 제어부 300 : 게이트 구동회로

350 : 스위칭 구동부 352 : 제1 레벨 변경부

354 : 제2 레벨 변경부 356 : SR 래치부

358 : 제3 레벨 변경부 360 : 제4 레벨 변경부

400 : 인쇄회로기판 500 : 구동 회로부

Claims

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서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력하는 복수의 쉬프트 레지스터들; 및

수직 블랭킹 구간 동안 상기 쉬프트 레지스터의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가하는 출력 제어부를 포함하고,

상기 출력 제어부는,

각 쉬프트 레지스터의 출력단에 연결된 제1 스위칭 소자;

상기 제1 스위칭 소자의 출력단과 게이트 라인 사이에 연결된 제2 스위칭 소자; 및

상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자를 턴-오프 시키고, 상기 제2 스위칭 소자를 턴-온 시켜 상기 게이트 라인에 게이트 오프 전압을 인가하는 스위칭 제어부를 포함하며,

상기 스위칭 제어부는,

셋 단자로 상기 쉬프트 레지스터들 중 마지막 쉬프트 레지스터에 인가된 제2 수직개시신호를 수신하고, 리셋 단자로 상기 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터에 인가되고 상기 제2 수직개시신호 다음에 인가되는 제1 수직개시신호를 수신하며, 상기 제2 수직개시신호의 하이 레벨에 응답하여 상기 제1 스위칭 소자는 턴-오프 시키고 상기 제2 스위칭 소자를 턴-온 시키는 출력신호를 출력하는 SR 래치부를 포함하는 것을 특징으로 하는 게이트 구동회로.
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제4항에 있어서, 상기 스위칭 제어부는,

상기 제2 수직개시신호의 하이 레벨에 응답하여 상기 SR 래치부의 셋 단자로 논리 하이 신호를 출력하는 제1 레벨 변경부;

상기 제1 수직개시신호의 하이 레벨에 응답하여 상기 SR 래치부의 리셋 단자로 상기 논리 하이 신호를 출력하는 제2 레벨 변경부;

상기 수직 블랭킹 구간에 상기 SR 래치부의 제1 출력단으로부터 수신된 논리 로우 신호에 응답하여 상기 제1 스위칭 소자를 턴-오프 시키기 위한 제1 전압을 출력하는 제3 레벨 변경부; 및

상기 수직 블랭킹 구간에 상기 SR 래치부의 제2 출력단으로부터 수신된 상기 논리 하이 신호에 응답하여 상기 제2 스위칭 소자를 턴-온 시키기 위한 제2 전압을 출력하는 제4 레벨 변경부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력하는 복수의 쉬프트 레지스터들; 및

수직 블랭킹 구간 동안 상기 쉬프트 레지스터의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가하는 출력 제어부를 포함하고,

상기 출력 제어부는,

각 쉬프트 레지스터의 출력단에 연결된 제1 스위칭 소자;

상기 제1 스위칭 소자의 출력단과 게이트 라인 사이에 연결된 제2 스위칭 소자; 및

상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자를 턴-오프 시키고, 상기 제2 스위칭 소자를 턴-온 시켜 상기 게이트 라인에 게이트 오프 전압을 인가하는 스위칭 제어부를 포함하며,

상기 스위칭 제어부는,

셋 단자로 상기 쉬프트 레지스터들 중 마지막 쉬프트 레지스터의 출력신호를 수신하고, 리셋 단자로 상기 마지막 쉬프트 레지스터의 출력신호 다음에 출력되고 상기 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터의 출력신호를 수신하며, 상기 마지막 쉬프트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 제1 스위칭 소자는 턴-오프 시키고 상기 제2 스위칭 소자를 턴-온 시키는 출력 신호를 출력하는 SR 래치부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제8항에 있이서, 상기 스위칭 제어부는,

상기 마지막 쉬프트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 SR 래치부의 셋 단자로 논리 하이 신호를 출력하는 제1 레벨 변경부;

상기 첫 번째 쉬피트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 SR 래치부의 리셋 단자로 상기 논리 하이 신호를 출력하는 제2 레벨 변경부;

상기 수직 블랭킹 구간에 상기 SR 래치부의 제1 출력단으로부터 수신된 논리 로우 신호에 응답하여 상기 제1 스위칭 소자를 턴-오프 시키기 위한 제1 전압을 출력하는 제3 레벨 변경부; 및

상기 수직 블랭킹 구간에 상기 SR 래치부의 제2 출력단으로부터 수신된 상기 논리 하이 신호에 응답하여 상기 제2 스위칭 소자를 턴-온 시키기 위한 제2 전압을 출력하는 제4 레벨 변경부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제9항에 있어서, 상기 스위칭 제어부는,

상기 마지막 쉬프트 레지스터의 출력신호를 버퍼링하는 제1 버퍼; 및

상기 첫 번째 쉬프트 레지스터의 출력신호를 버퍼링하는 제2 버퍼를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함하는 표시 패널;

상기 데이터 라인들에 데이터 전압을 제공하는 소스 구동회로; 및

서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력하는 복수의 쉬프트 레지스터들 및 수직 블랭킹 구간 동안 상기 쉬프트 레지스터의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가하는 출력 제어부를 포함하는 게이트 구동회로를 포함하고,

상기 출력 제어부는,

각 쉬프트 레지스터의 출력단에 연결된 제1 스위칭 소자;

상기 제1 스위칭 소자의 출력단과 게이트 라인 사이에 연결된 제2 스위칭 소자; 및

상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자를 턴-오프 시키고, 상기 제2 스위칭 소자를 턴-온 시켜 상기 게이트 라인에 게이트 오프 전압을 인가하는 스위칭 제어부를 포함하며,

상기 스위칭 제어부는,

셋 단자로 상기 쉬프트 레지스터들 중 마지막 쉬프트 레지스터에 인가된 제2 수직개시신호를 수신하고, 리셋 단자로 상기 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터에 인가되고 상기 제2 수직개시신호 다음에 인가되는 제1 수직개시신호를 수신하며, 상기 제2 수직개시신호의 하이 레벨에 응답하여 상기 제1 스위칭 소자는 턴-오프 시키고 상기 제2 스위칭 소자를 턴-온 시키는 출력신호를 출력하는 SR 래치부를 포함하는 것을 특징으로 하는 표시 장치.
삭제
제11항에 있어서, 상기 표시패널은 상기 화소부들이 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역으로 이루어지며,

상기 게이트 구동회로는 상기 주변 영역에 형성된 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 표시 패널과 전기적으로 연결된 인쇄회로기판을 더 포함하며,

상기 쉬프트 레지스터들, 상기 제1 및 제2 스위칭 소자들은 상기 표시 패널의 주변 영역에 형성되고, 상기 스위칭 제어부는 상기 인쇄회로기판에 형성된 것을 특징으로 하는 표시 장치.
삭제
제11항에 있어서, 상기 스위칭 제어부는,

상기 제2 수직개시신호의 하이 레벨에 응답하여 상기 SR 래치부의 셋 단자로 논리 하이 신호를 출력하는 제1 레벨 변경부;

상기 제1 수직개시신호의 하이 레벨에 응답하여 상기 SR 래치부의 리셋 단자로 상기 논리 하이 신호를 출력하는 제2 레벨 변경부;

상기 수직 블랭킹 구간에 상기 SR 래치부의 제1 출력단으로부터 수신된 논리 로우 신호에 응답하여 상기 제1 스위칭 소자를 턴-오프 시키기 위한 제1 전압을 출력하는 제3 레벨 변경부; 및

상기 수직 블랭킹 구간에 상기 SR 래치부의 제2 출력단으로부터 수신된 상기 논리 하이 신호에 응답하여 상기 제2 스위칭 소자를 턴-온 시키기 위한 제2 전압을 출력하는 제4 레벨 변경부를 더 포함 것을 특징으로 하는 표시 장치.
서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함하는 표시 패널;

상기 데이터 라인들에 데이터 전압을 제공하는 소스 구동회로; 및

서로 종속적으로 연결되어, 복수의 게이트 라인들에 게이트 신호들을 출력하는 복수의 쉬프트 레지스터들 및 수직 블랭킹 구간 동안 상기 쉬프트 레지스터의 출력을 차단하고, 상기 게이트 라인들에 게이트 오프 전압을 인가하는 출력 제어부를 포함하는 게이트 구동회로를 포함하고,

상기 출력 제어부는,

각 쉬프트 레지스터의 출력단에 연결된 제1 스위칭 소자;

상기 제1 스위칭 소자의 출력단과 게이트 라인 사이에 연결된 제2 스위칭 소자; 및

상기 수직 블랭킹 구간 동안 상기 제1 스위칭 소자를 턴-오프 시키고, 상기 제2 스위칭 소자를 턴-온 시켜 상기 게이트 라인에 게이트 오프 전압을 인가하는 스위칭 제어부를 포함하며,

상기 스위칭 제어부는,

셋 단자로 상기 쉬프트 레지스터들 중 마지막 쉬프트 레지스터의 출력신호를 수신하고, 리셋 단자로 상기 마지막 쉬프트 레지스터의 출력신호 다음에 출력되고 상기 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터의 출력신호를 수신하며, 상기 마지막 쉬프트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 제1 스위칭 소자는 턴-오프 시키고 상기 제2 스위칭 소자를 턴-온 시키는 출력 신호를 출력하는 SR 래치부를 포함하는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 스위칭 제어부는,

상기 마지막 쉬프트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 SR 래치부의 셋 단자로 논리 하이 신호를 출력하는 제1 레벨 변경부;

상기 첫 번째 쉬피트 레지스터의 출력신호의 하이 레벨에 응답하여 상기 SR 래치부의 리셋 단자로 상기 논리 하이 신호를 출력하는 제2 레벨 변경부;

상기 수직 블랭킹 구간에 상기 SR 래치부의 제1 출력단으로부터 수신된 논리 로우 신호에 응답하여 상기 제1 스위칭 소자를 턴-오프 시키기 위한 제1 전압을 출력하는 제3 레벨 변경부; 및

상기 수직 블랭킹 구간에 상기 SR 래치부의 제2 출력단으로부터 수신된 상기 논리 하이 신호에 응답하여 상기 제2 스위칭 소자를 턴-온 시키기 위한 제2 전압을 출력하는 제4 레벨 변경부를 더 포함하는 것을 특징으로 하는 표시 장치.
제18항에 있어서, 상기 스위칭 제어부는,

상기 마지막 쉬프트 레지스터의 출력신호를 버퍼링하는 제1 버퍼; 및

상기 첫 번째 쉬프트 레지스터의 출력신호를 버퍼링하는 제2 버퍼를 더 포함하는 것을 특징으로 하는 표시 장치.