KR20170092146A

KR20170092146A - 게이트 구동회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20170092146A
Application number: KR1020170098042A
Authority: KR
Inventors: 이재훈
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-08-02
Filing date: 2017-08-02
Publication date: 2017-08-10

Abstract

게이트 구동회로는 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하며, 제n(n은 자연수) 스테이지는 풀업부, 풀다운부, 방전부, 캐리부 및 제1 유지부를 포함한다. 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력한다. 풀다운부는 제n+1 캐리 신호에 응답하여 제n 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운한다. 방전부는 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 제1 노드의 하이 전압을 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 방전한다. 캐리부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 캐리 신호로 출력한다. 제1 유지부는 클럭 신호에 응답하여 캐리 신호를 제2 로우 전압으로 유지한다. 게이트 신호가 출력된 후 풀업부의 제어 전극과 출력 전극 사이의 전압은 네가티브 전압을 유지하므로, 게이트 구동회로의 노이즈를 개선하고, 집적 면적을 감소시킬 수 있다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 회로의 집적 면적이 감소된 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로, 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.

상기 액정 표시장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 이러한 상기 게이트 구동회로 및 상기 데이터 구동회로는 칩(chip) 형태로 이루어져 표시패널에 실장되는 것이 일반적이다.

최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동회로를 표시 기판상에 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate, ASG) 형태로 집적하는 방식이 주목 받고 있다.

그러나, 이러한 ASG 회로는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 노이즈가 발생할 수 있다. 따라서, 상기 노이즈를 최소화하기 위해 다양한 유지부를 포함하는 구조가 제시되고 있으나, 상기 유지부들을 추가하는 경우 집적 면적이 증가되는 문제가 있다.

따라서, ASG 회로의 고온 마진을 확보하는 동시에 ASG 회로의 집적 면적의 감소가 요구된다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 구동 신뢰성을 향상시키는 동시에 회로의 집적 면적을 감소시키는 게이트 구동회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하고, 제n(n은 자연수) 스테이지는 풀업부, 풀다운부, 방전부, 캐리부 및 제1 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력한다. 상기 풀다운부는 제n+1 캐리 신호에 응답하여 상기 제n 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운한다. 상기 방전부는 상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 방전한다. 상기 캐리부는 상기 제1 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력한다. 상기 제1 유지부는 상기 클럭 신호에 응답하여 상기 캐리 신호를 상기 제2 로우 전압으로 유지한다.

본 발명의 실시예에서, 상기 제n 게이트 신호의 하이 전압이 출력된 후 상기 풀업부의 제어 전극과 출력 전극 사이의 전압은 네가티브 전압을 유지할 수 있다.

본 발명의 실시예에서, 상기 클럭 신호에 응답하여 상기 제2 로우 전압으로 방전된 상기 제1 노드의 전압을 상기 제2 로우 전압으로 유지하는 제2 유지부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 방전부는 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압으로 방전하는 제1 방전부 및 제n+2 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제2 방전부를 포함할 수 있다.

본 발명의 실시예에서, 상기 클럭 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제3 유지부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 방전부는 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제1 방전부 및 제n+2 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제2 방전부를 포함할 수 있다.

본 발명의 실시예에서, 상기 방전부는 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 출력하는 제1 방전부, 상기 제1 방전부로부터 출력된 상기 1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 보조 방전부 및 제n+2 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제2 방전부를 포함할 수 있다.

본 발명의 실시예에서, 상기 방전부는 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전할 수 있다.

본 발명의 실시예에서, 상기 게이트 구동회로는 11개 이상 15개 이하의 트랜지스터를 포함할 수 있다.

본 발명의 실시예에서, 제n-1 캐리 신호를 수신하는 제1 입력 단자에 연결된 제어 전극 및 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 버퍼부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제1 노드에 연결된 일단과 상기 제n 게이트 신호가 출력되는 출력 노드에 연결된 타단을 포함하는 충전부를 더 포함할 수 있다.

본 발명의 실시예에서, 상기 제n 캐리 신호의 출력 구간 이외의 구간 동안 상기 클럭 신호에 동기된 신호를 출력하는 스위칭부를 더 포함할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로 및 상기 주변 영역에 집적되고 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함한다. 제n(n은 자연수) 스테이지는 풀업부, 풀다운부, 방전부, 캐리부 및 제1 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력한다. 상기 풀다운부는 제n+1 캐리 신호에 응답하여 상기 제n 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운한다. 상기 방전부는 상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 방전한다. 상기 캐리부는 상기 제1 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력한다. 상기 제1 유지부는 상기 클럭 신호에 응답하여 상기 캐리 신호를 상기 제2 로우 전압으로 유지한다.

본 발명의 실시예들에 따르면, 게이트 신호가 출력된 후 풀업부의 제어 전극과 출력 전극 사이의 전압은 네가티브 전압을 유지하므로, 상기 풀업부의 노이즈를 제어하기 위한 트랜지스터들을 생략할 수 있다. 따라서, 게이트 구동회로의 집적 면적을 감소시킬 수 있으며, 또한 소비 전력을 감소시킬 수 있다.

도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 회로도이다.
도 4는 도 3에 도시된 스테이지의 입출력신호의 파형도들이다.
도 5는 도 2에 도시된 제1 더미 스테이지에 대한 회로도이다.
도 6은 도 2에 도시된 제2 더미 스테이지에 대한 회로도이다.
도 7은 고온 조건에서의 도 2에 도시된 게이트 구동회로의 출력을 측정한 시뮬레이션 결과이다.
도 8은 저온 조건에서의 도 2에 도시된 게이트 구동회로의 출력을 측정한 시뮬레이션 결과이다.
도 9는 도 2에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.
도 10은 본 발명의 실시예 2에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.
도 11은 도 10에 도시된 제1 더미 스테이지에 대한 회로도이다.
도 12는 도 10에 도시된 제2 더미 스테이지에 대한 회로도이다.
도 13은 본 발명의 실시예 3에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.
도 14는 본 발명의 실시예 4에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.
도 15는 도 14에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.
도 16은 본 발명의 실시예 5에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.
도 17은 본 발명의 실시예 6에 따른 게이트 구동회로에 대한 블록도이다.
도 18은 도 17에 도시된 스테이지에 대한 회로도이다.
도 19는 도 18에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.
도 20은 본 발명의 실시예 7에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TR)와, 상기 스위칭 소자(TR)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.

상기 게이트 구동회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCn-1, SRCn, SRCn+1)(n은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다. 본 실시예에서는 상기 게이트 구동회로(200)가 상기 게이트 배선들의 일단부에 대응하여 집적되는 것으로 설명하였으나, 상기 게이트 구동회로(200)는 상기 게이트 배선들의 양단부에 대응하여 집적될 수도 있다.

상기 소스 구동회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 본 실시예에서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것으로 설명하였으나, 상기 소스 구동칩(410)은 상기 표시 패널(100)에 직접 실장될 수 있고, 또한 상기 소스 구동칩(410)은 상기 표시 패널(100)의 주변 영역(PA)에 직접 집적될 수도 있다.

도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.

도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제m 스테이지들(SRC1 내지 SRCm), 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.

상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm)은 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m 개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제m-1 및 제m 스테이지들(SRCm-1, SRCm)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제m 스테이지(SRCm) 및 상기 제1 더미 스테이지(SRCd1)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다.

상기 각 스테이지는 제1 클럭 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.

상기 제1 클럭 단자(CT1)는 클럭 신호(CK) 또는 상기 클럭 신호(CK)의 위상이 반전된 반전 클럭 신호(CKB)를 수신한다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCd1)의 상기 제1 클럭 단자(CT1)는 상기 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지들(SRC2, SRC4,..., SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 반전 클럭 신호(CKB)를 수신한다. 상기 클럭 신호(CK) 및 상기 반전 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어진다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 제n-1 캐리 신호(CRn-1)를 수신한다. 예를 들어, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 내지 제2 더미 스테이지들(SRC2 내지 SRCd2)의 상기 제1 입력 단자(IN1)는 상기 제n-1 캐리 신호(CRn-1)를 각각 수신한다.

상기 제2 입력 단자(IN2)는 제n+1 캐리 신호(CRn+1) 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제1 더미 스테이지들(SRC1 내지 SRCd1)의 상기 제2 입력 단자(IN2)는 상기 제n+1 캐리 신호(CRn+1)를 각각 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.

상기 제3 입력 단자(IN3)는 제n+2 캐리 신호(CRn+2) 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제3 입력 단자(IN3)는 상기 제n+2 캐리 신호(CRn+2)를 각각 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다.

제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 상기 게이트 신호의 방전 레벨에 대응한다. 예를 들어, 상기 제1 로우 레벨은 약 -6 V이다.

상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 상기 스테이지에 포함된 제1 노드(Q)(이하, Q 노드)의 방전 레벨에 대응한다. 예를 들어, 상기 제2 로우 레벨은 약 -10 V이다.

상기 제1 출력 단자(OT1)는 해당하는 상기 게이트 배선과 전기적으로 연결되어 상기 게이트 신호를 출력한다. 상기 제1 스테이지 내지 제m 스테이지들(SRC1 내지 SRCm)의 상기 제1 출력 단자(OT1)들은 각각 제1 내지 제m 게이트 신호들을 출력한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)의 상기 제1 출력 단자(OT1)들은 게이트 신호를 출력하지 않는다.

상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단자(OT2)는 제(n+1) 스테이지(SRCn+1)의 제1 입력 단자(IN1)와 전기적으로 연결된다. 또한, 상기 제2 출력 단자(OT2)는 제(n-1) 스테이지(SRCn-1)의 제2 입력 단자(IN2) 및 제(n-2) 스테이지(SRCn-2)의 제3 입력 단자(IN3)와 전기적으로 연결된다.

도 3은 도 2에 도시된 스테이지에 대한 회로도이다. 도 4는 도 3에 도시된 스테이지의 입출력신호의 파형도들이다.

도 3 및 도 4를 참조하면, 제n 스테이지(SRCn)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(280) 및 제2 유지부(290)을 포함한다.

상기 버퍼부(210)는 상기 풀업부(230)에 상기 제n-1 캐리 신호(CRn-1)를 전달한다. 상기 버퍼부(210)는 제4 트랜지스터(TFT4)를 포함할 수 있다. 상기 제4 트랜지스터(TFT4)는 상기 제1 입력 단자(IN1)에 연결된 제어 전극 및 입력 전극 및 상기 Q 노드(Q)에 연결된 출력 전극을 포함한다.

상기 충전부(220)는 상기 버퍼부(210)가 제공하는 상기 제n-1 캐리 신호(CRn-1)에 응답하여 충전된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 게이트 신호의 출력 노드(O)와 연결된다. 상기 버퍼부(210)에 상기 제n-1 캐리 신호(CRn-1)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.

상기 풀업부(230)는 상기 게이트 신호를 출력한다. 상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함할 수 있다. 상기 제1 트랜지스터(TFT1)는 상기 Q 노드(Q)에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)와 연결된 입력 전극 및 상기 출력 노드(O)에 연결된 출력 전극을 포함한다. 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다.

상기 풀업부(230)의 제어 전극에 상기 충전부(220)에 의해 충전된 상기 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어 전극과 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 n-1 번째 구간(Tn-1)에서는 상기 제1 전압(V1)을 갖고, n 번째 구간(Tn)에서는 상기 부스팅 전압(VBT)을 갖는다.

상기 풀업부(230)의 제어 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 n 번째 구간(Tn) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제n 게이트 신호(Gn)의 하이 전압(VDD)으로 출력한다. 상기 제n 게이트 신호(Gn)는 상기 출력 노드(O)에 연결된 상기 제1 출력 단자(OT1)를 통하여 출력된다.

상기 풀다운부(260)는 상기 제n 게이트 신호(Gn)을 풀-다운(pull-down)한다. 상기 풀다운부(260)는 제2 트랜지스터(TFT2)를 포함할 수 있다. 상기 제2 트랜지스터(TFT2)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 출력 노드(O)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 제n+1 게이트 신호(Gn+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 풀-다운(pull-down)한다.

상기 캐리부(240)는 상기 캐리 신호를 출력한다. 상기 캐리부(240)는 제5 트랜지스터(TFT5)를 포함할 수 있다. 상기 제5 트랜지스터(TFT5)는 상기 Q 노드(Q)에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)에 연결된 입력 전극 및 R 노드(R)에 연결된 출력 전극을 포함한다. 상기 R 노드(R)는 제2 출력 단자(OT2)에 연결된다.

상기 캐리부(240)는 상기 제어 전극과 상기 출력 전극을 연결하는 커패시터(C)를 더 포함할 수 있다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제n 캐리 신호(CRn)로 출력한다. 상기 제n 캐리 신호(CRn)는 상기 R 노드(R)에 연결된 상기 제2 출력 단자(OT2)를 통하여 출력된다.

상기 제1 유지부(280)는 상기 R 노드(R)의 전압을 유지한다. 상기 제1 유지부(280)는 제11 트랜지스터(TFT11)를 포함할 수 있다. 상기 제11 트랜지스터(TFT11)는 상기 노드(N)에 연결된 제어 전극, 상기 R 노드(R)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제1 유지부(280)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 R 노드(R)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다.

상기 스위칭부(270)는 상기 제n 캐리 신호(CRn)의 출력 구간 이외의 구간 동안 상기 N 노드(N)에 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 신호를 인가한다. 상기 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함할 수 있다.

상기 제12 트랜지스터(TFT12)는 상기 제1 클럭 단자(CT1)에 연결된 제어 전극 및 입력 전극 및 상기 제13 트랜지스터(TFT13)의 입력 전극 및 상기 제7 트랜지스터(TFT7)와 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(TFT7)는 상기 제13 트랜지스터(TFT13)에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)에 연결된 입력 전극 및 상기 제8 트랜지스터(TFT8)의 입력 전극과 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(TFT7)의 출력 전극은 상기 N 노드(N)에 연결된다.

상기 제13 트랜지스터(TFT13)는 상기 R 노드(R)에 연결된 제어 전극, 상기 제12 트랜지스터(TFT12)와 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(TFT8)는 상기 R 노드(R)에 연결된 제어 전극, 상기 N 노드(N)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다.

상기 스위칭부(270)는 상기 R 노드(R)에 하이 전압이 인가되는 프레임의 n번째 구간(Tn) 동안에, 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)를 상기 제1 전압 단자(VT1)에 인가된 상기 제1 로우 전압(VSS1)으로 방전한다. 즉, 상기 R 노드(R)의 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 클럭 신호(CK)는 상기 제1 로우 전압(VSS1)으로 방전된다.

상기 방전부(250)는 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다. 본 실시예에서 상기 방전부(250)는 상기 제n+1 캐리 신호(Gn+1) 및 상기 제n+2 캐리 신호(Gn+2)에 응답하여 상기 Q 노드(Q)의 하이 전압을 방전한다.

상기 방전부(250)는 제1 방전부(251) 및 제2 방전부(252)를 포함한다.

상기 제1 방전부(251)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 제1 방전부(251)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(Gn+1)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전한다.

상기 제2 방전부(252)는 제6 트랜지스터(TFT6)를 포함할 수 있다. 상기 제6 트랜지스터(TFT6)는 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제2 방전부(252)는 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(Gn+2)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

따라서, 상기 Q 노드(Q)의 전압은 프레임의 n 번째 구간(Tn)에서는 상기 부스팅 전압(VBT)을 가지며, n+1 번째 구간(Tn+1)에서는 상기 제1 로우 전압(VSS1)으로 방전되고, n+2 번째 구간(Tn+2)에서는 상기 제2 로우 전압(VSS2)으로 방전된다.

상기 제2 유지부(290)는 상기 Q 노드(Q)의 전압을 유지한다. 상기 제2 유지부(290)는 제10 트랜지스터(TFT10)를 포함할 수 있다. 상기 제10 트랜지스터(TFT10)는 상기 N 노드(N)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제2 유지부(290)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다.

상기 풀업부(230)가 포함하는 상기 제1 트랜지스터(TFT1)의 게이트-소스 전압(VGS)은 Q 노드의 전압(Qnode_V)과 출력 노드(Onode_V)의 전압의 차로 정의될 수 있다(VGS = Qnode_V - Onode_V). 일반적으로, 게이트 구동회로는 고온에서 노이즈가 유발될 수 있다. 예를 들면, 상온에서 실제 표시 패널의 동작 온도는 백라이트로 인하여 상온이 아닌 약 35 ℃ 내지 약 40 ℃까지 상승하게 된다. 온도가 상승하게 되면 상기 제1 트랜지스터(TFT1)의 드레인 전류가 증가하게(Vth 감소) 되며, 이에 따라 누설 전류가 증가할 수 있다.

상기 증가된 누설 전류는 상기 캐리부(240)의 제5 트랜지스터(TFT5)를 통해 다음 스테이지의 Q 노드(Q)에 유입되고 이에 의해 다음 스테이지가 구동되어야 하는 구간이 아닌 구간에서 다음 스테이지의 제1 트랜지스터(TFT1)가 부스트랩핑되어 고온 노이즈를 발생시킬 수 있다.

본 실시예에서는 상기 제1 트랜지스터(TFT1)가 턴-오프된 동안의 게이트-소스 전압(VGS)을 네가티브 전압으로 설계하여, 누설 전류를 감소시킬 수 있다. 이에 따라, 예를 들어 고온에서 드레인 전류의 증가로 발생하는 노이즈의 문제점을 해결할 수도 있다. 또한, 종래 게이트 구동회로에 비하여 트랜지스터의 개수가 적으므로, 회로의 집적 면적을 감소시킬 수 있다.

도 5는 도 2에 도시된 제1 더미 스테이지에 대한 회로도이다. 도 6은 도 2에 도시된 제2 더미 스테이지에 대한 회로도이다.

도 5를 참조하면, 제1 더미 스테이지(SRCd1)는 방전부(350)를 제외하고, 도 3의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 3의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 방전부(350)는 상기 제n+1 캐리 신호(CRn+1) 또는 상기 수직개시신호(STV)에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다. 상기 방전부(350)는 제1 방전부(351) 및 제2 방전부(352)를 포함한다.

상기 제1 방전부(351)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제1 방전부(351)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(Gn+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

상기 제2 방전부(352)는 제6 트랜지스터(TFT6)를 포함할 수 있다. 상기 제6 트랜지스터(TFT6)는 상기 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제2 방전부(352)는 상기 제3 입력 단자(IN3)에 상기 수직개시신호(STV)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

상기 제1 더미 스테이지(SRCd1)에서는 상기 n 스테이지(SRCn)에서 상기 제3 입력 단자(IN3)에 입력되는 상기 제n+2 캐리 신호(Gn+2) 대신에 상기 수직개시신호(STV)가 입력된다. 상기 제1 더미 스테이지(SRCd1)는 게이트 신호를 출력하지 않는다.

도 6을 참조하면, 제2 더미 스테이지(SRCd2)는 방전부(360) 및 리셋부(370)를 제외하고, 도 3의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 3의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 방전부(360)는 상기 수직개시신호(STV)에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다.

상기 방전부(360)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 방전부(360)는 상기 제2 입력 단자(IN2)에 상기 수직개시신호(STV)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

상기 제2 더미 스테이지(SRCd2)에서는 상기 n 스테이지(SRCn)에서 상기 제2 입력 단자(IN2)에 입력되는 상기 제n+1 캐리 신호(Gn+1) 대신에 상기 수직개시신호(STV)가 입력된다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다. 상기 제2 더미 스테이지(SRCd2)는 상기 제n+2 캐리 신호(Gn+2)를 수신하지 않으며, 게이트 신호를 출력하지 않는다.

상기 리셋부(370)는 상기 R 노드(R) 및 상기 Q 노드(Q)를 리셋 한다. 상기 리셋부(370)는 제14 트랜지스터(TFT14) 및 제15 트랜지스터(TFT15)를 포함할 수 있다.

상기 제14 트랜지스터(TFT14)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 R 노드(R)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제14 트랜지스터(TFT14)는 상기 수직개시신호(STV)에 응답하여 상기 R 노드(R)의 전압을 상기 제2 로우 전압(VSS2)으로 풀-다운한다.

상기 제15 트랜지스터(TFT15)는 상기 R 노드(R)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제15 트랜지스터(TFT15)는 상기 R 노드(R)의 전압에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 풀-다운한다.

도 7은 고온 조건에서의 도 2에 도시된 게이트 구동회로의 출력을 측정한 시뮬레이션 결과이다. 도 8은 저온 조건에서의 도 2에 도시된 게이트 구동회로의 출력을 측정한 시뮬레이션 결과이다.

도 7은 영상 약 80 ℃의 조건에서 상기 각 스테이지에서 출력하는 게이트 신호들을 측정한 것이고, 도 8은 영하 약 40 ℃의 조건에서 상기 각 스테이지에서 출력하는 게이트 신호들을 측정한 것이다.

도 7 및 도 8을 참조하면, 게이트 신호들의 출력은 일정하므로, 본 실시예에 따른 게이트 구동회로(200)는 기존의 게이트 구동회로에 비해 적은 트랜지스터를 가짐에도 정상적으로 동작하는 것을 확인할 수 있다.

도 9는 도 2에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.

도 9를 참조하면, 상기 제1 트랜지스터(TFT1)의 게이트-소스 전압(VGS)을 약 -4 V로 설계하였을 때 상기 Q 노드와 상기 출력 노드(O)에서 측정된 신호의 파형들이다. 즉, 상기 게이트-소스 전압(VGS)을 약 -4 V로 설계하기 위해서는 상기 Q 노드의 로우 전압을 약 -10 V로 유지하고, 상기 출력 노드(O)의 로우 전압을 약 -6 V로 유지하여야 한다. 따라서 상기 게이트-소스 전압(VGS)은 -10-(-6)= -4 V 가 된다.

본 실시예에 따르면, 상기 출력 노드(O)의 신호는 1H 구간에서 하이 전압을 출력하고 나머지 구간에서는 상기 제1 로우 전압(VSS1=-6 V)으로 유지됨을 알 수 있다. 상기 Q 노드(Q)의 신호는 상기 출력 노드(O)의 신호가 하이 전압을 출력하는 상기 1H 구간에서 부스팅된 전압을 출력한 이후 다음 구간에서 상기 제1 로우 전압(VSS1=-6 V)로 풀-다운되고, 나머지 구간에서 상기 제2 로우 전압(VSS2=-10 V)으로 유지됨을 알 수 있다.

상기 1H 구간 이후에 상기 Q 노드(Q)의 신호는 리플(Rp)을 포함하며, 상기 리플(Rp)은 최대 -2 V 정도임을 확인 할 수 있었다. 상기 리플(Rp)이 상기 제1 트랜지스터(TFT1)가 턴-오프된 동안의 상기 제1 트랜지스터(TFT1)의 게이트-소스 전압(VGS)이 된다.

결과적으로, 상기 리플(Rp)에 의한 드레인 전류는 상기 제1 트랜지스터(TFT1)의 게이트-소스 전압(VGS)을 0 V로 설계하였을 때보다 작아지게 된다. 따라서, 상기 제1 트랜지스터(TFT1)의 게이트-소스 전압(VGS)을 네가티브 전압으로 설계함으로써 게이트 구동회로의 고온 노이즈 등을 개선할 수 있다.

또한, 상기 출력 전압의 하강 시간(falling time)은 약 2.403 s로서, 종래 게이트 구동회로와 거의 동등한 수준임을 확인할 수 있다.

실시예 2

도 10은 본 발명의 실시예 2에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.

도 10을 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 제3 유지부(262)를 제외하고, 도 3의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 3의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 제3 유지부(262)는 상기 출력 노드(O)의 전압을 유지한다. 상기 제3 유지부(262)는 제3 트랜지스터(TFT3)를 포함할 수 있다. 상기 제3 트랜지스터(TFT3)는 상기 노드(N)에 연결된 제어 전극, 상기 출력 노드(O)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다. 상기 제3 유지부(262)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 유지한다.

본 실시예에서 상기 제n 스테이지(SRCn)는 상기 제3 유지부(262)를 더 포함하므로, 상기 풀다운부(260)에 의해 상기 제1 로우 전압(VSS1)으로 풀-다운된 상기 출력 노드(O)의 전압을 좀 더 안정적으로 유지할 수 있다.

도 11은 도 10에 도시된 제1 더미 스테이지에 대한 회로도이다. 도 12는 도 10에 도시된 제2 더미 스테이지에 대한 회로도이다.

도 11을 참조하면, 제1 더미 스테이지(SRCd1)는 제3 유지부(262)를 더 포함하는 것을 제외하고, 도 5의 제1 더미 스테이지(SRCd1)와 실질적으로 동일하다. 또한, 도 12를 참조하면, 제2 더미 스테이지(SRCd2) 역시 제3 유지부(262)를 더 포함하는 것을 제외하고, 도 6의 제2 더미 스테이지(SRCd2)와 실질적으로 동일하다.

따라서, 도 5의 제n 스테이지(SRCn) 및 도 6의 제2 더미 스테이지(SRCd2)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

실시예 3

도 13은 본 발명의 실시예 3에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.

도 13을 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 방전부(255)를 제외하고, 도 10의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 10의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 방전부(255)는 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다. 본 실시예에서 상기 방전부(255)는 상기 제n+1 캐리 신호(Gn+1) 및 상기 제n+2 캐리 신호(Gn+2)에 응답하여 상기 Q 노드(Q)의 하이 전압을 방전한다.

상기 방전부(255)는 제1 방전부(253) 및 제2 방전부(252)를 포함한다.

상기 제1 방전부(253)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제1 방전부(253)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(Gn+1)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

본 실시예에서는 상기 Q 노드(Q)의 전압은 프레임의 n 번째 구간(Tn)에서는 상기 부스팅 전압(VBT)을 가지며, n+1 번째 구간(Tn+1)에서 상기 제2 로우 전압(VSS2)으로 방전되므로, 방전 시간을 줄일 수 있다.

실시예 4

도 14는 본 발명의 실시예 4에 따른 게이트 구동회로의 스테이지에 대한 회로도이다. 도 15는 도 14에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.

도 14를 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 방전부(450)를 제외하고, 도 3의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 3의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 방전부(450)는 제1 방전부(451), 보조 방전부(453) 및 제2 방전부(452)를 포함한다.

상기 제1 방전부(451)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 보조 방전부(453)와 연결된 출력 전극을 포함한다. 상기 제1 방전부(451)는 상기 제2 입력 단자(IN2)에 상기 제n+1 캐리 신호(Gn+1)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 보조 방전부(453)로 출력한다.

상기 보조 방전부(453)는 제16 트랜지스터(TFT16)를 포함할 수 있다. 상기 제16 트랜지스터(TFT16)는 상기 제1 방전부(451)의 출력전극에 연결된 제어 전극 및 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 보조 방전부(453)는 상기 보조 방전부(453)로부터 인가된 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 방전한다.

상기 제2 방전부(452)는 제6 트랜지스터(TFT6)를 포함할 수 있다. 상기 제6 트랜지스터(TFT6)은 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제2 방전부(452)는 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(Gn+2)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

본 실시예에서 상기 제n 스테이지(SRCn)는 상기 보조 방전부(453)를 더 포함하므로, 상기 Q 노드(Q)의 방전을 지연시켜 출력 전압의 하강 시간을 단축시킬 수 있다.

도 15는 도 14의 게이트 구동회로를 영상 약 80 ℃의 조건에서 5000 시간 구동한 경우 상기 각 스테이지에서 출력하는 게이트 신호들을 측정한 것이다. 도 15를 참조하면, 상기 출력 전압의 하강 시간이 도 3의 출력 전압의 하강 시간보다 빠름을 확인할 수 있다. 따라서, 상기 게이트 구동회로를 장시간 구동하는 경우에도 구동 신뢰성을 확보할 수 있다.

실시예 5

도 16은 본 발명의 실시예 5에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.

도 16을 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 제3 유지부(262)를 제외하고, 도 14의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 14의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

실시예 6

도 17은 본 발명의 실시예 6에 따른 게이트 구동회로에 대한 블록도이다.

도 17을 참조하면, 상기 게이트 구동회로(300)는 서로 종속적으로 연결된 제1 내지 제m 스테이지들(SRC1 내지 SRCm) 및 제1 더미 스테이지(SRCd1)를 포함하는 쉬프트 레지스터를 포함한다.

상기 제1 내지 제m 스테이지들(SRC1 내지 SRCm)은 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m 개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제m 스테이지(SRCm)의 구동을 제어한다. 상기 제1 더미 스테이지(SRCd1)은 게이트 배선과 연결되지 않는다.

상기 각 스테이지는 제1 클럭 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.

상기 각 스테이지는 제n+2 캐리 신호(CRn+2)를 수신하는 제3 입력 단자(IN3)를 포함하지 않는 것을 제외하고는 도 2의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 2의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 제n-1 캐리 신호(CRn-1)를 수신한다. 예를 들어, 상기 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제2 내지 제1 더미 스테이지들(SRC2 내지 SRCd1)의 상기 제1 입력 단자(IN1)는 상기 제n-1 캐리 신호(CRn-1)를 각각 수신한다.

상기 제2 입력 단자(IN2)는 제n+1 캐리 신호(CRn+1) 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제m 더미 스테이지들(SRC1 내지 SRCm)의 상기 제2 입력 단자(IN2)는 상기 제n+1 캐리 신호(CRn+1)를 각각 수신하고, 상기 제1 더미 스테이지(SRCd1)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제1 더미 스테이지(SRCd1)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.

상기 제1 더미 스테이지(SRCd1)는 도 6의 제2 더미 스테이지(SRCd2)와 실질적으로 동일할 수 있다.

도 18은 도 17에 도시된 스테이지에 대한 회로도이다. 도 19는 도 18에 도시된 게이트 구동회로의 Q 노드와 출력 노드의 전압을 측정한 시뮬레이션 결과이다.

도 18을 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 방전부(550)를 제외하고, 도 3의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 3의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

상기 방전부(550)는 상기 제n+1 캐리 신호(Gn+1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 방전한다. 상기 방전부(550)는 제9 트랜지스터(TFT9)를 포함할 수 있다. 상기 제9 트랜지스터(TFT9)는 상기 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 Q 노드(Q)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.

본 실시예에서는 상기 방전부(550)는 상기 제n+1 캐리 신호(Gn+1)만을 사용하여 상기 Q 노드(Q)의 전압 방전시키므로, 하나의 트랜지스터만을 포함한다. 따라서, 게이트 구동회로의 집적 면적을 더욱 감소시킬 수 있다.

도 19를 참조하면, 상기 출력 전압의 하강 시간이 도 3의 출력 전압의 하강 시간보다 지연되는 것을 확인할 수 있다. 그러나, 상기 출력 전압의 하강 시간의 지연은 상기 게이트 구동회로(200)가 형성된 주변 영역(PA)의 타단에 형성되어 상기 게이트 신호를 방전하는 트랜지스터(미도시)의 사이즈 증가로 보상이 가능하다. 또한, 상기 주변 영역(PA)의 타단에 형성되는 트랜지스터의 크기는 게이트 구동회로의 집적 면적에 포함되지 않으므로, 본 실시예에서는 게이트 구동회로의 집적 면적을 더욱 감소시킬 수 있다.

실시예 7

도 20은 본 발명의 실시예 7에 따른 게이트 구동회로의 스테이지에 대한 회로도이다.

도 20을 참조하면, 본 실시예에 따른 제n 스테이지(SRCn)는 제3 유지부(262)를 제외하고, 도 18의 제n 스테이지(SRCn)와 실질적으로 동일하다. 따라서, 도 18의 제n 스테이지(SRCn)와 동일한 구성요소는 동일한 도면부호를 부여하고, 반복되는 설명은 생략한다.

이상에서 설명한 바와 같이, 게이트 신호가 출력된 후 풀업부의 제어 전극과 출력 전극 사이의 전압이 네가티브 전압을 가지도록 설계함으로써, 상기 풀업부의 누설 전류를 감소시켜 노이즈를 개선할 수 있다. 또한, 상기 노이즈를 제어하기 위한 트랜지스터들을 생략할 수 있으므로 게이트 구동 회로의 집적 면적과 소비 전력을 감소시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200, 300 : 게이트 구동회로
400 : 소스 구동회로 500 : 인쇄회로기판
SRCn : 제n 스테이지 210 : 버퍼부
220 : 충전부 230 : 풀업부
240 : 캐리부 250, 255, 350, 360, 450, 550 : 방전부
251, 253, 351, 451: 제1 방전부 252, 352, 452: 제2 방전부
280: 제1 유지부 290: 제2 유지부
453 : 보조 방전부 370: 리셋부
260 : 풀다운부 262: 제3 유지부
270: 스위칭부

Claims

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제n(n은 자연수) 스테이지는
제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력하는 풀업부;
제n+1 캐리 신호에 응답하여 상기 제n 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운하는 풀다운부;
상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 방전하는 방전부;
상기 제1 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력하는 캐리부; 및
상기 클럭 신호에 응답하여 상기 캐리 신호를 상기 제2 로우 전압으로 유지하는 제1 유지부를 포함하고,
상기 방전부는
상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압으로 방전하는 제1 방전부; 및
제n+2 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제2 방전부를 포함하며,
상기 제n 스테이지는 13개 이하의 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제n 게이트 신호의 하이 전압이 출력된 후 상기 풀업부의 제어 전극과 출력 전극 사이의 전압은 네가티브 전압을 유지하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 클럭 신호에 응답하여 상기 제2 로우 전압으로 방전된 상기 제1 노드의 전압을 상기 제2 로우 전압으로 유지하는 제2 유지부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 클럭 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 로우 전압으로 유지하는 제3 유지부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 제n-1 캐리 신호를 수신하는 제1 입력 단자에 연결된 제어 전극 및 입력 전극, 및 상기 제1 노드에 연결된 출력 전극을 포함하는 버퍼부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 노드에 연결된 일단과 상기 제n 게이트 신호가 출력되는 출력 노드에 연결된 타단을 포함하는 충전부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제n 캐리 신호의 출력 구간 이외의 구간 동안 상기 클럭 신호에 동기된 신호를 출력하는 스위칭부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로; 및
상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하는 표시 장치에서,
상기 복수의 스테이지의 제n(n은 자연수) 스테이지는
제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제n 게이트 신호의 하이 전압으로 출력하는 풀업부;
제n+1 캐리 신호에 응답하여 상기 제n 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운하는 풀다운부;
상기 제n 스테이지의 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 방전하는 방전부;
상기 제1 노드의 하이 전압에 응답하여 상기 클럭 신호의 하이 전압을 제n 캐리 신호로 출력하는 캐리부; 및
상기 클럭 신호에 응답하여 상기 캐리 신호를 상기 제2 로우 전압으로 유지하는 제1 유지부를 포함하고,
상기 방전부는
상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제1 로우 전압으로 방전하는 제1 방전부; 및
제n+2 캐리 신호에 응답하여 상기 제1 노드의 하이 전압을 상기 제2 로우 전압으로 방전하는 제2 방전부를 포함하며,
상기 제n 스테이지는 13개 이하의 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.