KR101607510B1 - 게이트 구동 방법 및 회로와, 이를 갖는 표시장치 - Google Patents

게이트 구동 방법 및 회로와, 이를 갖는 표시장치 Download PDF

Info

Publication number
KR101607510B1
KR101607510B1 KR1020080120156A KR20080120156A KR101607510B1 KR 101607510 B1 KR101607510 B1 KR 101607510B1 KR 1020080120156 A KR1020080120156 A KR 1020080120156A KR 20080120156 A KR20080120156 A KR 20080120156A KR 101607510 B1 KR101607510 B1 KR 101607510B1
Authority
KR
South Korea
Prior art keywords
clock signal
node
gate
stage
signal line
Prior art date
Application number
KR1020080120156A
Other languages
English (en)
Other versions
KR20100061234A (ko
Inventor
기동현
권호균
이주희
나병선
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020080120156A priority Critical patent/KR101607510B1/ko
Priority to US12/423,995 priority patent/US9343028B2/en
Publication of KR20100061234A publication Critical patent/KR20100061234A/ko
Application granted granted Critical
Publication of KR101607510B1 publication Critical patent/KR101607510B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하는 게이트 구동 회로가 개시된다. 각 스테이지는 충전부, 구동부, 제1 방전부 및 제2 방전부를 포함한다. 구동부는 제1 노드를 통해 충전부에 연결되어, 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 게이트 노드를 통해 게이트 신호를 출력한다. 제1 방전부는 제1 노드의 전위와 게이트-노드의 전위를 방전시켜 제1 전원전압으로 홀딩한다. 제2 방전부는 이전 스테이지에서 출력되는 게이트 신호를 홀드시키는 제2 노드의 전위 신호를 이전 스테이지의 제2 노드로부터 제공받아 제1 노드에서 발생되는 리플을 억제한다. 이에 따라, 리플이 발생되는 것을 억제하여 게이트 신호를 출력하는 게이트 구동 회로의 동작의 신뢰성을 향상시킬 수 있다.

Description

게이트 구동 방법 및 회로와, 이를 갖는 표시장치{METHOD FOR DRIVING A GATE LINE, GATE LINE DRIVE CIRCUIT AND DISPLAY APPARATUS HAVING THE GATE LINE DRIVE CIRCUIT}
본 발명은 게이트 구동 방법 및 회로와, 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 동작의 신뢰성을 향상시키기 위한 게이트 구동 방법 및 회로와, 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정표시장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동부 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 상기 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동부를 표시 기판상에 어몰퍼스 실리콘 게이트(Amorphous Silicon Gate; ASG) 형태로 집적하는 방식이 주목받고 있다. 이처럼 표시 패널에 집적회로 형태로 집적한 상기 게이트 구동 회로는 고온에서 구동할 경우에 게이트 오프 신호 구간에 리플이 나타나는 노이즈(Noise) 불량이 발생하는 문제점이 있다.
한편, 게이트 구동 회로에 구비되는 어몰퍼스 실리콘 박막 트랜지스터(a-Si TFT)는 온도나, 시간에 따라 어몰퍼스 실리콘 박막 트랜지스터의 특성이 변화한다.
즉, 게이트 구동 회로의 구동중 TFT에 인가되는 게이트 바이어스 스트레스는 문턱전압 쉬프트(Vth Shift)를 발생시킨다. 상기 문턱전압 쉬프트는 게이트 신호를 출력하는 풀-업 트랜지스터의 게이트 단자와 게이트 라인을 오프 레벨로 유지시키는 홀딩 트랜지스터의 전류 구동 능력을 떨어뜨리는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 신호를 출력하는 게이트 구동 회로의 동작의 신뢰성을 향상시키기 위한 게이트 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기한 게이트 구동 방법을 수행하기 위한 게이트 구동 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기한 게이트 구동 회로를 갖는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 게이트 구동 방법은, 스캔개시신호 또는 이전 스테이지에서 제공되는 캐리 신호를 충전하는 단계; 상기 스캔개시신호 또는 캐리 신호가 충전되는 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 현재 스테이지의 게이트 노드를 통해 게이트 신호를 출력하고, 상기 제1 노드의 전위를 부스트업하는 단계; 및 상기 제1 클럭신호가 로우 레벨로 천이됨에 따라, 상기 제1 노드의 전위와 상기 게이트-노드의 전위를 방전시켜 제1 전원전압으로 홀딩하되, 이전 스테이지에서 출력되는 게이트 신호를 홀드시키는 제2 노드의 전위 신호를 상기 이전 스테이지의 제2 노드로부터 제공받아 상기 제1 노드에서 발생되는 리플을 억제하는 단계를 포함한다.
본 발명의 실시예에서, 상기 이전 스테이지의 제2 노드의 전위는 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호에 동기할 수 있다.
본 발명의 실시예에서, 상기 현재 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 제2 노드의 전위 신호는 (n-1)번째 스테이지에 대응하는 이전 스테이지로부터 제공될 수 있다.
본 발명의 실시예에서, 상기 현재 스테이지가 (n)번째 스테이지에 구비될 때(n은 자연수), 상기 제2 노드의 전위 신호는 (n-2)번째 스테이지에 대응하는 이전 스테이지로부터 제공될 수 있다.
본 발명의 실시예에서, 상기 현재 스테이지가 (n)번째 스테이지에 구비될 때(n은 자연수), 상기 제2 노드의 전위 신호는 (n-3)번째 스테이지에 대응하는 이전 스테이지로부터 제공될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따르면, 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하는 게이트 구동 회로에서, 상기 각 스테이지는 충전부, 구동부, 제1 방전부 및 제2 방전부를 포함한다. 상기 충전부는 스캔개시신호 또는 이전 스테이지에서 제공되는 캐리 신호를 충전한다. 상기 구동부는 제1 노드를 통해 상기 충전부에 연결되어, 상기 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 게이트 노드를 통해 게이트 신호를 출력한다. 상기 제1 방전부는 상기 제1 클럭신호가 로우 레벨로 천이됨에 따라, 상기 제1 노드의 전위와 상기 게이트-노드의 전위를 방전시켜 제1 전원전압으로 홀딩한다. 상기 제2 방전부는 이전 스테이지에서 출력되는 게이트 신호를 홀드시키는 제2 노드의 전위 신호를 상기 이전 스테이지의 제2 노드로부터 제공받아 상기 제1 노드에서 발생되는 리플을 억제한다.
본 발명의 실시예에서, 상기 제2 방전부는 드레인이 제1 전원전압에 연결되고, 소스가 현재 스테이지의 제1 노드에 연결되며, 게이트가 이전 스테이지의 제2 노드에 연결된 리플 억제 트랜지스터를 포함할 수 있다. 상기 리플 억제 트랜지스터의 게이트는 상기 제1 노드에서 발생되는 리플을 억제하기 위해 상기 제1 노드의 충전 시간동안 상기 제1 전원전압을 유지할 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+1)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지일 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+2)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지일 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+3)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위하여 일실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함한다. 상기 데이터 구동 회로는 상기 데이터 라인들에 데이터 전압을 제공한다. 상기 게이트 구동 회로는 복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 충전부, 구동부, 제1 방전부 및 제2 방전부를 포함한다. 상기 충전부는 스캔개시신호 또는 이전 스테이지에서 제공되는 캐리 신호를 충전한다. 상기 구동부는 제1 노드를 통해 상기 충전부에 연결되어, 상기 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 게이트 노드를 통해 게이트 신호를 출력한다. 상기 제1 방전부는 상기 제1 클럭신호가 로우 레벨로 천이됨에 따라, 상기 제1 노드의 전위와 상기 게이트-노드의 전위를 방전시켜 제1 전원전압으로 홀딩한다. 상기 제2 방전부는 이전 스테이지에서 출력되는 게이트 신호를 홀드시키는 제2 노드의 전위 신호를 상기 이전 스테이지의 제2 노드로부터 제공받아 상기 제1 노드에서 발생되는 리플을 억제한다.
본 발명의 실시예에서, 상기 제2 방전부는 드레인이 제1 전원전압에 연결되고, 소스가 현재 스테이지의 제1 노드에 연결되며, 게이트가 이전 스테이지의 제2 노드에 연결된 리플 억제 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+1)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지이고, 상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+2)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지이고, 상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호를 전달하는 제4 클럭신호라인을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제2 방전부가 구비되는 스테이지가 (n+3)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n)번째 스테이지이고, 상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호, 제5 클럭신호를 전달하는 제5 클럭신호라인, 상기 제5 클럭신호와 위상이 반전된 제6 클럭신호를 전달하는 제6 클럭신호라인을 더 포함할 수 있다.
이러한 게이트 구동 방법 및 회로와, 이를 갖는 표시장치에 의하면, 이전 스테이지에서 출력되어 게이트 신호를 홀드시키는 제2 노드의 출력을 현재 스테이지에서 제1 노드를 방전시키는 트랜지스터의 게이트에 연결하므로써, 게이트 신호를 제1 전원전압으로 홀딩하는 구간 동안 리플이 발생되는 것을 억제하여 게이트 신호를 출력하는 게이트 구동 회로의 동작의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문 맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 게이트 구동 회로의 단위 스테이지를 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동 회로의 단위 스테이지(100)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140), 제1 홀딩부(150), 제2 홀딩부(160) 및 캐리부(170)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 캐리신호를 근거로 스캔신호(또는 주사신호)를 출력한다.
상기 버퍼부(110)는 이전 스테이지로부터 공급되는 캐리신호를 제1 입력신호(IN1)로 정의하여 소스에 연결된 상기 충전부(120), 상기 구동부(130), 상기 방 전부(150) 및 상기 홀딩부(160)에 게이트 온 전압(VON)을 공급한다. 상기 단위 스테이지가 첫 번째 스테이지라면, 상기 제1 입력신호(IN1)는 스캔개시신호(STV)이다.
상기 충전부(120)는 일단이 트랜지스터(Q1)의 소스와 상기 방전부(140)에 연결되고, 타단이 구동부(130)의 출력단자(OUT)에 연결된 캐패시터(C1)로 이루어진다.
상기 구동부(130)는 드레인이 클럭신호단자(CK)에 연결되고, 게이트가 제1 노드(NQ)를 경유하여 캐패시터(C)의 일단에 연결되며, 소스가 캐패시터(C)의 타단 및 출력단자(OUT)에 연결된 트랜지스터(Q2)와, 드레인이 트랜지스터(Q2)의 소스 및 캐패시터(C)의 타단에 연결되고, 소스가 제1 전원전압(VSS)에 연결된 트랜지스터(Q3)로 이루어진다. 여기서, 트랜지스터(Q2)의 드레인에는 단위 스테이지가 홀수번째 스테이지라면 클럭신호단자(CK)에는 제1 클럭신호(CK)가 입력되고, 짝수번째 스테이지라면 클럭신호단자(CK)에는 제1 클럭신호(CK)와는 위상이 반대인 제2 클럭신호(CKB)가 입력된다. 상기 트랜지스터(Q2)는 풀-업 기능을 수행하고, 트랜지스터(Q3)는 풀-다운 기능을 수행한다.
상기 방전부(140)는 트랜지스터(Q51)와 트랜지스터(Q52)로 이루어져, 제2 입력신호(IN2)에 응답하여 캐패시터(C)에 충전된 전하를 소스를 통해 제1 전원전압(VSS) 단으로 제1 방전하고, 마지막 스캔신호(GOUT_LAST)에 응답하여 캐패시터(C)에 충전된 전하를 소스를 통해 제1 전원전압(VSS) 단으로 제2 방전한다.
상기 제1 홀딩부(150)는 복수의 트랜지스터들(Q31, Q32, Q33, Q34)과, 복수 의 캐패시터들(C2, C3)로 이루어져, 상기 제2 홀딩부(160)의 동작을 온/오프 제어한다.
상기 제2 홀딩부(160)는 복수의 트랜지스터들(Q53, Q54, Q55, Q56)로 이루어져, 게이트-노드(NG)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(160)는 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다.
제1 클럭신호단자(CK1)에 인가되는 제1 클럭신호(CK)와 제2 클럭신호단자(CK2)에 인가되는 제2 클럭신호(CKB)는 서로 반대 위상을 갖는다.
따라서, 출력단자(OUT)가 하이 레벨일 때만 트랜지스터(Q32, Q34)는 트랜지스터(Q53)의 게이트를 제1 전원전압(VSS)으로 풀-다운하는 동작을 수행한다.
출력신호가 로우 레벨일 때, 제1 클럭신호(CK)와 동기되는 컨트롤 전압이 트랜지스터(Q32)를 통해 트랜지스터(Q53)의 게이트에 전달된다. 트랜지스터(Q32)의 게이트 전압은 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭신호(CK)의 하이 레벨 전압에서 트랜지스터(Q31)의 문턱전압만큼 작은 전압이다.
즉, 트랜지스터(Q32)는 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭신호(CK)와 동기되는 컨트롤 전압을 트랜지스터(Q53)의 게이트로 전달할 수 있게 된다.
그리고 제2 클럭신호(CKB)가 하이 레벨일 때 상기 레지스터 출력단자(OUT)는 로우 레벨이므로 트랜지스터(Q56)는 제2 클럭신호(CK2)에 의해 출력단자(OUT)를 제1 전원전압(VSS)으로 홀딩하는 동작을 수행한다.
상기 캐리부(170)는 트랜지스터(Q6) 및 상기 트랜지스터(Q6)의 게이트 소스 간에 연결된 캐패시터(C4)로 이루어져, 상기 출력단자(OUT)와 전기적으로 분리된 상기 제1 클럭신호단자(CK1)를 통해 상기 제1 클럭신호(CK)를 입력받고, 제1 노드(NQ)가 액티브됨에 따라 턴-온되어 상기 클럭신호(CK)를 다음 스테이지의 캐리-노드(NC)에 공급한다.
따라서, 상기 출력단자(OUT)의 레벨이 변화하더라도, 상기 캐리부(170)는 상기 제1 클럭신호(CK)를 상기 캐리신호로서 출력한다.
도 1에서, 게이트-노드(NG) 또는 제1 노드(NQ)를 풀-다운시키는 트랜지스터는 구동부(130)에 구비되는 트랜지스터(Q3) 및 방전부(140)에 구비되는 트랜지스터(Q51)이다.
다음 스테이지에서 게이트 신호가 출력될 때, 상기 트랜지스터(Q3, Q51)들은 상기 다음 스테이지에서 출력되는 게이트 신호를 리셋 신호로서 제공받아 현재 스테이지에서 게이트 신호를 출력하는 게이트-노드(NG)와 제1 노드(NQ)를 제1 전원전압(Vss) (또는 Voff) 레벨로 쉬프트시킨다. 하지만, 상기 트랜지스터들(Q3, Q51)은 1 프레임동안 단 한 차례만 동작하므로, 게이트 오프 기간에 발생하는 리플에 대해서는 아무런 역할을 하지 않는다.
게이트 오프 기간 동안 발생하는 리플에 대해 트랜지스터들(Q53, Q54, Q55, Q56)이 홀드 트랜지스터의 역할을 수행한다. 하지만, 계속적으로 인가되는 클럭신호에 의해 트랜지스터들(Q53, Q54, Q55, Q56)에는 문턱전압 쉬프트 현상이 발생될 수 있다.
상기 문턱전압 쉬프트 현상은 상기 트랜지스터들(Q53, Q54, Q55, Q56)의 전 류 구동 능력을 수 시간 이내로 줄인다. 500 시간 이상 구동 후, 상기 트랜지스터들(Q53, Q54, Q55, Q56)의 문턱전압은 최대 +20V까지 쉬프트하여 전류 구동 능력이 거의 소멸된다.
또한, 트랜지스터(Q55)는 클럭신호(CK1)에 동기하여 제1 노드(NQ)를 게이트-노드(NG)의 Voff 레벨로 유지시킨다. 하지만, 상기 클럭신호(CK1)에 의해 정상적인 제1 노드(NQ)의 부스트업(Boost up)이 방해되어, 게이트 온 펄스의 레벨이 감소된다. 저온 구동시, 상기 게이트 온 펄스의 레벨은 더욱 감소되므로 노이즈가 발생된다.
한편, 프레임 리셋 신호인 마지막 스캔신호(GOUT_LAST)를 제공받아 동작하는 방전부(140)의 트랜지스터(Q52)는 블랭킹 시간 동안 제1 노드(NQ)를 Voff 레벨로 유지시킨다.
하지만, 방전부(140)의 트랜지스터(Q52)의 전류 구동 능력은 어느 정도 이상으로 커지면, 트랜지스터(Q55)와 함께 정상적인 제1 노드(NQ)의 충전을 방해한다. 즉, 트랜지스터(Q55)와 트랜지스터(Q52)의 경우에서 알 수 있듯이 제1 노드(NQ)와 Voff 사이에 방전 TFT 등을 배치하면 고온에서 발생하는 리플을 억제할 수 있으나, 정상적인 제1 노드(NQ)의 충전을 방해한다.
도 2는 도 1에 도시된 게이트 구동 회로의 동작을 설명하기 위한 파형도이다. 특히, 제1 실시예에 따른 게이트 구동 회로에서 생성되는 제2 노드(NI) 파형과 제1 노드(NQ) 파형이 도시된다.
도 1 및 도 2를 참조하여 제2 노드(NI)의 출력은 다음과 같다.
A 구간동안, 제2 노드(NI)의 레벨은 상기 버퍼부(110)를 통해 인가되는 제1 클럭신호(CK1)에 동기하여 하이 레벨로 상승한다.
B 구간동안, 방전 경로가 없으므로 제2 노드(NI)의 레벨은 전류 누설에 의해 로우 레벨로 쉬프트된다.
C 구간동안, 도 1의 단위 스테이지에서 출력되는 게이트 신호가 하이 레벨이므로, 상기 제2 노드(NI)의 레벨은 상기 제1 홀딩부(150)에 구비되는 트랜지스터(Q34)에 의해 Voff 레벨로 다운한다.
D 구간동안, 상기 제1 클럭신호(CK1)가 로우 레벨이므로, 상기 제2 노드(NI)의 레벨은 Voff 레벨을 유지한다.
하지만, 현재 스테이지에서 인버터 기능을 수행하는 제1 홀딩부(150)에서 출력되는 제2 노드(NI)의 출력을 현재 스테이지에 구비되는 제1 노드(NQ)의 방전 트랜지스터의 게이트에 연결하면 동작 불량이 발생된다. 즉, B 구간에서 상기 제1 홀딩부(150)에 구비되는 트랜지스터(Q34)가 턴-온되어, 제1 노드(NQ)의 프리챠징을 방해하고, 이에 따라 저온 동작 불량이 발생된다.
이하, 본 발명의 제2 실시예에서는 고온 또는 저온 동작시 동작의 신뢰성을 갖는 게이트 구동 회로가 설명된다.
도 3은 본 발명의 제2 실시예에 따른 게이트 구동 회로(200)를 설명하는 회로도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동 회로(200)는 제1 스테이지(STG1) 및 상기 제1 스테이지(STG1)에 후속하는 제2 스테이지(STG2)를 포함한다. 도 3에서 설명의 편의를 위해 게이트 구동 회로의 제1 스테이지와 상기 제1 스테이지에 후속하는 제2 스테이지만 도시된다.
상기 제1 스테이지(STG1)는 버퍼부(210), 충전부(220), 구동부(230), 제1 방전부(240), 제1 홀딩부(250), 제2 홀딩부(260), 캐리부(270) 및 제2 방전부(280)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 캐리신호를 근거로 스캔신호(또는 주사신호)를 출력한다.
상기 버퍼부(210)는 드레인(또는 제1 전류 전극)과 게이트(또는 제어 전극)가 공통되어, 제1 입력신호(IN1)를 공급받고, 소스(또는 제2 전류 전극)가 상기 충전부(220)의 일단에 연결된 트랜지스터(Q4)로 이루어진다. 상기 버퍼부(210)는 이전 스테이지로부터 공급되는 캐리신호를 제1 입력신호(IN1)로 정의하여 소스에 연결된 상기 충전부(220), 상기 구동부(230), 상기 제1 방전부(240) 및 상기 제2 홀딩부(260)에 게이트 온 전압(VON)을 공급한다. 상기 단위 스테이지가 첫 번째 스테이지라면, 상기 제1 입력신호(IN1)는 스캔개시신호(STV)이다.
상기 충전부(220)는 일단이 트랜지스터(Q4)의 소스와 상기 제1 방전부(240)에 연결되고, 타단이 구동부(230)의 출력단자(OUT)에 연결된 캐패시터(C1)로 이루어진다.
상기 구동부(230)는 드레인이 클럭신호단자(CK)에 연결되고, 게이트가 제1 노드(NQ)를 경유하여 캐패시터(C)의 일단에 연결되며, 소스가 캐패시터(C)의 타단 및 출력단자(OUT)에 연결된 트랜지스터(Q1)와, 드레인이 트랜지스터(Q1)의 소스 및 캐패시터(C)의 타단에 연결되고, 소스가 제1 전원전압(VSS)에 연결된 트랜지스터(Q2)로 이루어진다. 여기서, 트랜지스터(Q1)의 드레인에는 단위 스테이지가 홀수번째 스테이지라면 클럭신호단자(CK)에는 제1 클럭신호(CK)가 입력되고, 짝수번째 스테이지라면 클럭신호단자(CK)에는 제1 클럭신호(CK)와는 위상이 반대인 제2 클럭신호(CKB)가 입력된다. 상기 트랜지스터(Q1)는 풀-업 기능을 수행하고, 트랜지스터(Q2)는 풀-다운 기능을 수행한다.
상기 제1 방전부(240)는 트랜지스터(Q9)로 이루어져, 다음 스테이지에서 출력되는 게이트 신호(G2)에 응답하여 캐패시터(C1)에 충전된 전하를 소스를 통해 제1 전원전압(VSS) 단으로 제1 방전한다.
구체적으로, 트랜지스터(Q9)는 드레인이 캐패시터(C1)의 일단에 연결되고, 게이트가 제2 입력신호(IN2)에 연결되며, 소스가 상기 제1 전원전압(VSS)에 연결된다. 상기 제2 입력신호(IN2)는 일종의 리셋신호로서, 다음 스테이지의 게이트 온신호(VON)인 것이 바람직하다.
상기 제1 홀딩부(250)는 복수의 트랜지스터들(Q7, Q8, Q12, Q13)과, 복수의 캐패시터들(C2, C3)로 이루어져, 상기 제2 홀딩부(260)의 동작을 온/오프 제어한다.
구체적으로, 트랜지스터(Q12)는 드레인과 게이트가 공통되어, 클럭신호단자(CK1)에 연결된다. 트랜지스터(Q7)는 드레인이 클럭신호단자(CK1)에 연결되고, 게이트가 트랜지스터(Q12)의 소스에 연결되며, 소스가 상기 제2 홀딩부(260)에 연결된다. 캐패시터(C2)의 일단은 트랜지스터(Q7)의 드레인에, 타단은 트랜지스터(Q7)의 게이트에 연결된다. 캐패시터(C3)의 일단은 트랜지스터(Q7)의 게이트에, 타단은 트랜지스터(Q7)의 소스에 연결된다. 트랜지스터(Q13)는 드레인이 트랜지스터(Q12)의 소스 및 트랜지스터(Q7)의 게이트에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소스가 제1 전원전압(VSS)에 연결된다. 트랜지스터(Q8)는 드레인이 트랜지스터(Q7)의 소스 및 제2 홀딩부(260)에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소스가 제1 전원전압(VSS)에 연결된다.
상기 제2 홀딩부(260)는 복수의 트랜지스터들(Q11, Q10, Q5, Q3)로 이루어져, 게이트-노드(NG)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(260)는 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다.
구체적으로, 트랜지스터(Q3)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제1 홀딩부(260)에 연결되며, 소스가 제1 전원전압(VSS)에 연결된다. 트랜지스터(Q11)는 드레인이 제1 입력신호(IN1)에 연결되고, 게이트가 제2 클럭신호단자(CK2)에 연결되며, 소스가 캐패시터(C)의 일단에 연결된다. 트랜지스터(Q10)는 드레인이 트랜지스터(Q11)의 소스 및 캐패시터(C)의 일단에 연결되고, 게이트가 제1 클럭신호단자(CK1)에 연결되며, 소스가 출력단자(OUT)에 연결된다. 트랜지스터(Q5)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 트랜지스터(Q11)의 게이트와 공통하여 제2 클럭신호단자(CK2)에 연결되며, 소스가 제1 전원전압(VSS)에 연결된다. 제1 클럭신호단자(CK1)에 인가되는 제1 클럭신호(CK)와 제2 클럭신호단자(CK2)에 인가되는 제2 클럭신호(CKB)는 서로 반대 위상을 갖는다.
따라서, 출력단자(OUT)가 하이 레벨일 때만 트랜지스터(Q7, Q8)는 트랜지스터(Q3)의 게이트를 제1 전원전압(VSS)으로 풀-다운하는 동작을 수행한다.
출력신호가 로우 레벨일 때, 제1 클럭신호(CK)와 동기되는 컨트롤 전압이 트랜지스터(Q7)를 통해 트랜지스터(Q3)의 게이트에 전달된다. 트랜지스터(Q7)의 게이트 전압은 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭신호(CK)의 하이 레벨 전압에서 트랜지스터(Q12)의 문턱전압만큼 작은 전압이다.
즉, 트랜지스터(Q7)는 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭신호(CK)와 동기되는 컨트롤 전압을 트랜지스터(Q3)의 게이트로 전달할 수 있게 된다.
그리고 제2 클럭신호(CKB)가 하이 레벨일 때 상기 레지스터 출력단자(OUT)는 로우 레벨이므로 트랜지스터(Q5)는 제2 클럭신호(CK2)에 의해 출력단자(OUT)를 제1 전원전압(VSS)으로 홀딩하는 동작을 수행한다.
상기 캐리부(270)는 트랜지스터(Q15) 및 상기 트랜지스터(Q15)의 게이트 소스간에 연결된 캐패시터(C4)로 이루어져, 상기 출력단자(OUT)와 전기적으로 분리된 상기 제1 클럭신호단자(CK1)를 통해 상기 제1 클럭신호(CK)를 입력받고, 제1 노드(NQ)가 액티브됨에 따라 턴-온되어 상기 클럭신호(CK)를 다음 스테이지의 캐리-노드(NC)에 공급한다.
따라서, 상기 출력단자(OUT)의 레벨이 변화하더라도, 상기 캐리부(270)는 상기 제1 클럭신호(CK)를 상기 캐리신호로서 출력한다. 다시 말해, 상기한 신호들을 전달하는 라인들의 단락에 의해서 특정 게이트 라인에 제공되는 게이트신호가 왜곡되더라도 상기 캐리신호는 정상적으로 출력된다.
상기 제2 방전부(280)는 리플 억제 트랜지스터(Tn)를 포함하고, 이전 스테이지의 제2 노드(NI)에서 출력되는 신호에 응답하여 현재 스테이지의 캐패시터(C1)에 충전된 전하를 소스를 통해 제1 전원전압(VSS) 단으로 제2 방전한다.
구체적으로, 리플 억제 트랜지스터(Tn)는 드레인이 캐패시터(C1)의 일단에 연결되고, 게이트가 이전 스테이지의 제2 노드(NI)에 연결되며, 소스가 상기 제1 전원전압(VSS)에 연결된다.
동작시, 상기 현재 스테이지에서 게이트 온 펄스가 인가된 후 게이트 오프 펄스가 출력되는 구간동안, 이전 스테이지에 구비되는 제2 노드 출력을 근거로 상기 현재 스테이지에서 캐패시터(C1)에 대응하는 제1 노드를 방전시킨다. 따라서, 게이트 신호를 제1 전원전압으로 홀딩하는 구간동안 리플이 발생되는 것을 억제하여 게이트 신호를 출력하는 게이트 구동 회로의 동작의 신뢰성을 향상시킬 수 있다.
도 4는 문턱전압 쉬프트를 설명하는 그래프이다. 특히, 리플 억제 트랜지스터(Tn)의 문턱전압 쉬프트(Vth shift)를 설명하는 그래프가 도시된다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동 회로에 구비되는 리플 억제 트랜지스터(Tn)의 문턱전압 쉬프트는 제1 실시예에 따른 게이트 구동 회로에 구비되는 트랜지스터들(Q53, Q55)의 문턱전압 쉬프트보다 낮다.
즉, 제1 실시예에 따른 게이트 구동 회로에서, 트랜지스터들(Q53, Q55)은 클럭신호에 직접적으로 연결되어 있다. 하지만, 제2 실시예에 따른 게이트 구동 회로에서, 리플 억제 트랜지스터(Tn)는 이전 스테이지의 제2 노드(NI)에 연결되어 있다.
따라서, 상기 리플 억제 트랜지스터(Tn)에 의해 전류 구동 능력은 오랜 시간 유지되어, 제1 노드(NQ)에서 리플이 발생되는 것을 억제할 수 있다.
도 5는 도 3의 쉬프트레지스터에 입출력되는 신호들을 설명하는 파형도이다.
도 3 및 도 5를 참조하면, 제1 클럭신호(CK)와 제2 클럭신호(CKB)는 각각 하이 레벨과 로우 레벨을 반복한다. 이전 스테이지에서 제공되는 캐리신호에 의해 제1 노드(NQ)는 하이 레벨의 레벨로 충전된다(t1 기간).
이어, 제1 클럭신호(CK)의 하이 레벨이 풀-업 기능을 수행하는 트랜지스터(Q1)를 통해 제1 노드(NQ)에 게이트 온 펄스로서 출력된다. 이때, 부스트업 현상이 발생하여 제1 노드(NQ)의 레벨을 더 상승시킨다(t2 기간),
제1 클럭신호(CK)가 로우 레벨로 바뀌면, 제1 노드(NQ)와 게이트-노드(NG)의 레벨은 Voff로 떨어진다(t3 기간). 그 후, 제1 클럭신호(CK)가 변할 때마다 제1 노드(NQ)에서 트랜지스터(Q1)의 기생 캐패시터에 의해 리플이 발생한다. 하지만, 상기 기생 캐패시터에 의해 발생되는 리플은 트랜지스터들(Q10, Q11)에 의해 억제된다.
도 5에서, I NODE로 표시된 파형은 현재 스테이지에 대응하는 제2 노드(NI) 파형이고, n-1 I NODE로 표시된 파형은 이전 스테이지에 대응하는 제2 노드(NI)의 파형이다.
본 발명에 따른 게이트 구동 회로에서, 리플 억제 트랜지스터(Tn)의 게이트는 이전 스테이지의 제2 노드(NI)에 연결되어 제1 노드(NQ)에서 리플이 발생되는 것을 억제한다.
리플 억제 트랜지스터(Tn)의 게이트가 현재 스테이지의 제2 노드(NI)에 연결될 때, 제1 노드(NQ)에서 리플이 발생되는 것을 억제할 수 있다. 하지만, t1 시간동안, 현재 스테이지의 제2 노드(NI)에 리플 억제 트랜지스터(Tn)의 게이트가 연결되면, 리플 억제 트랜지스터(Tn)는 턴-온된다. 이에 따라, 제1 노드(NQ)의 충전을 방해하므로 저온 상태에서 풀-업 기능을 수행하는 트랜지스터(Q1)의 전류 구동 능력이 감소한다.
하지만, 리플 억제 트랜지스터(Tn)의 게이트가 이전 스테이지의 제2 노드(NI)에 연결되면, 제1 노드(NQ)의 충전시간(t1~t2) 동안 리플 억제 트랜지스터(Tn)의 게이트가 Voff로 유지되기 때문에 제1 노드(NQ)의 충전을 방해하지 않는다.
또한, 제1 노드(NQ)가 Voff를 유지해야하는 시간동안, 리플 억제 트랜지스터(Tn)의 게이트는 지속적으로 수 볼트의 레벨을 가지고 있기 때문에 제1 노드(NQ)에서 리플이 발생되는 것을 억제할 수 있다.
도 6은 도 3의 제2 노드(NI) 파형과 제1 노드(NQ) 파형을 설명하는 파형도이다.
도 6을 참조하면, 현재 스테이지의 제1 노드(NQ)의 충전 시간은 이전 스테이지의 제2 노드(NI)의 로우 레벨과 일치한다. 따라서, 충전 방해없이 제1 노드(NQ)의 홀딩 능력을 확보할 수 있다.
본 발명의 제2 실시예에 따른 게이트 구동 회로의 장점은 아래와 같다.
첫째, 제2 실시예에 따른 게이트 구동 회로는 제1 실시예에 따른 게이트 구 동 회로의 홀드 트랜지스터의 동작 시간을 모두 포함하고 있다.
구체적으로, 제2 실시예에 따라 추가된 리플 억제 트랜지스터(Tn)의 게이트는 이전 스테이지의 제2 노드(NI)에 연결되어 있으므로 제2 클럭신호(CKB)에 동기되어 있다. 이전 스테이지의 제2 노드(NI)에 연결된 트랜지스터(Q3)의 게이트-소스 전압(Vgs)은 최대 약 30V이다.
하지만, 제1 클럭신호(CK)의 타이밍에도 수 볼트의 게이트-소스 전압(Vgs)이 인가되고 있으므로 리플 홀딩 능력을 유지할 수 있다. 즉, 제1 클럭신호(CK)와 제2 클럭신호(CKB)가 인가되는 타이밍 모두에서 리플이 발생되는 것을 억제할 수 있다.
또한, 제1 실시예에 따른 게이트 구동 회로에 구비되는 트랜지스터들(Q54, Q55, Q52)의 기능(도 2에서 설명됨)이 제2 실시예에 따른 게이트 구동 회로(도 6에서 설명된)에서 수행됨을 확인할 수 있다. 따라서, 제1 실시예에 따른 게이트 구동 회로에 구비되는 트랜지스터들(Q54, Q55)에 대응하는 트랜지스터들(Q10, Q11)의 크기를 축소시키거나 제1 실시예에 따른 게이트 구동 회로에 구비되는 트랜지스터(Q52)를 삭제시킬 수 있다.
둘째, 제2 실시예에 따른 게이트 구동 회로는 문턱전압 쉬프트가 상대적으로 적어 장시간 구동하더라도 게이트 구동 회로의 신뢰성을 확보할 수 있다.
구체적으로, 문턱전압의 쉬프트 정도를 비교 설명하면 아래와 같다.
도 3에 도시된 게이트 구동 회로에서, 트랜지스터들(Q11, Q10, Q5)은 제2 클럭신호(CKB)와 직접적으로 연결된다. 따라서, 문턱전압 쉬프트 정도가 크게되어 전류 구동 능력이 상실된다.
하지만, 도 3에 도시된 게이트 구동 회로의 리플 억제 트랜지스터(Tn)는 이전 스테이지의 제2 노드(NI)에 연결된다. 따라서, 리플 억제 트랜지스터(Tn)의 문턱전압 쉬프트는 트랜지스터들(Q11, Q10, Q5)의 문턱전압 쉬프트에 비해 대략 60% 내지 70% 정도 작다. 이에 따라, 장시간 구동(Aging)에 따른 리플 홀딩 능력의 감소는 다른 홀드 트랜지스터들의 리플 홀딩 능력의 감소에 비해 작다.
도 7은 TFT별 문턱전압 쉬프트 측정값을 설명하는 그래프이다.
도 7을 참조하면, 제2 노드(NI)에 연결된 리플 억제 트랜지스터(Tn)의 문턱전압 쉬프트 값은 제1 클럭신호(CK) 또는 제2 클럭신호(CKB)에 직접 연결된 트랜지스터들(Q11, Q10, Q5)의 문턱전압 쉬프트 값의 약 60~70%이다. 이에 따라, 리플 억제 트랜지스터(Tn)는 트랜지스터들(Q11, Q10, Q5) 보다 전류 구동 능력을 보다 장시간 동안 유지할 수 있다.
문턱전압 쉬프트가 적은 이유는, 클럭신호의 하이 레벨에서 인버터 기능을 수행하는 제1 홀딩부(150)에 구비되는 트랜지스터들(Q7, Q8, Q12, Q13)의 문턱전압만큼 적은 바이어스 스트레스를 받고 있기 때문이다. 즉, 이전 스테이지에 구비되는 트랜지스터(Q7)가 클럭신호(CK 또는 CKB)의 버퍼 역할을 수행하므로 현재 스테이지에 구비되는 리플 억제 트랜지스터(Tn)의 바이어스 스트레스를 줄이기 때문이다.
도 8a 및 도 8b는 도 1의 게이트 와 도 3의 게이트 구동 회로의 시뮬레이션 파형을 비교하기 위한 파형도들이다.
도 8a를 참조하면, 초기 상태에서 제1 실시예에 따른 게이트 구동 회로(GDC) 에서 출력되는 게이트 신호나 제2 실시예에 따른 게이트 구동 회로(GDE)에서 출력되는 게이트 신호는 유사하다.
도 8b를 참조하면, 일정 시간이 경과된 에이징후 제1 실시예에 따른 게이트 구동 회로(GDC)에서 출력되는 게이트 신호의 경우, 오프 레벨을 유지하여야 함에도 불구하고 일정 레벨의 리플이 발생된다.
하지만, 제2 실시예에 따른 게이트 구동 회로(GDE)에서 출력되는 게이트 신호의 경우, 리플이 발생되지 않는다.
도 9a는 저온 고주파 상태에서 게이트 구동 회로의 출력을 시뮬레이션한 결과를 도시한 파형도이고, 도 9b는 고온 저주파 상태에서 게이트 구동 회로의 출력에 대한 스파이스 시뮬레이션한 결과를 도시한 파형도이다.
고온/저주파 상태 및 저온/고주파 상태로 각각 가정하여 시뮬레이션을 실행하였고, 고온 상태의 문턱전압 쉬프트 값은 28.5V, 저온 상태의 동작 주파수는 78Hz를 적용하였다.
도 9a를 참조하면, 저온/고주파 상태에서, 제1 실시예의 게이트 구동 회로(GDC)는 정상적으로 동작하는 것을 확인할 수 있다. 또한, 제2 실시예의 게이트 구동 회로(GDE) 역시 정상적으로 동작하는 것을 확인할 수 있다.
도 9b를 참조하면, 고온/저주파 상태에서, 제1 실시예의 게이트 구동 회로(GDC)에서 출력되는 게이트 신호에는 리플이 발생되어 오동작이 발생되는 것을 확인할 수 있다. 하지만, 제2 실시예의 게이트 구동 회로(GDE)에서 출력되는 게이트 신호에는 리플이 발생되지 않고 정상적으로 동작하고 있는 것을 확인할 수 있 다.
따라서, 고온 상태에서, 제2 실시예의 게이트 구동 회로(GDE)는 제1 실시예의 게이트 구동 회로(GDC)에 비해 리플 억제 능력이 향상됨을 알 수 있다.
도 10은 본 발명의 제2 실시예에 따른 게이트 구동 회로의 시뮬레이션 결과를 설명하는 파형도이다. 특히, 제2 실시예에 따른 게이트 구동 회로(도 3에 도시됨)에서 트랜지스터(Q10)를 삭제한 후 고온/저주파 상태에서 측정한 스파이스(SPICE) 시뮬레이션 결과가 도시된다.
도 9a 및 도 9b에서 수행된 시뮬레이션과 동일한 조건을 적용하였다.
도 10을 참조하면, 제1 실시예에 따른 게이트 구동 회로에서 트랜지스터들(Q55와 Q52)을 삭제한 경우에도 정상 동작하고 있음을 확인할 수 있다.
즉, 제2 실시예에 따른 게이트 구동 회로에 추가되는 리플 억제 트랜지스터(Tn)는 제1 실시예에 따른 게이트 구동 회로에 구비되는 따라서, 트랜지스터들(Q55와 Q52)의 동작 시간을 모두 포함하고 있으므로, 해당 트랜지스터들(Q55와 Q52)을 제거하더라도 고온/저주파 구동 상태에서 동작의 신뢰성을 확보하는 것을 증명하고 있다.
부가적으로, 트랜지스터(Q55)는 고온 동작시, 리플을 억제하는 반면, 저온 동작시, 충전 능력을 저감시킨다. 따라서, 트랜지스터(Q55)의 크기가 축소되거나 삭제될 경우, 저온 동작시, 게이트 구동 회로의 신뢰성은 증가할 수 있다.
도 11은 도 3에 도시된 게이트 구동 회로(300)의 일례에 따른 동작을 설명하는 블록도이다. 도 11에서, 싱글 ASG 구조의 게이트 구동 회로(300)가 도시된다.
싱글 ASG 구조를 갖는 게이트 구동 회로(300)에는 제1 전원전압(VSS)을 전달하는 전원라인, 제1 클럭신호(CK)를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호(CK)와 위상이 반전된 제2 클럭신호(CKB)를 전달하는 제2 클럭신호라인이 구비된다.
도 11에 도시된 게이트 구동 회로(300)에서, (n)번째 스테이지의 제2 노드(NI)의 출력은 (n+1)번째 스테이지에 구비되는 제1 노드(NQ) 방전 트랜지스터의 게이트에 연결된다. 여기서, n은 자연수이다.
도 3 및 도 11을 참조하면, 먼저, 1H 시간(또는 첫 번째 게이트 라인(GL1)을 액티브시키는 시간)에 스캔개시신호(STV)가 첫 번째 스테이지(STGn-3)에 인가됨에 따라, 첫 번째 스테이지(STGn-3)의 제1 노드(NQ)는 충전된다. 상기 1H 시간은 하기하는 수학식 1에 의해 정의된다.
Figure 112008082507374-pat00001
예를들어, 구동 주파수(f)가 60㎐이고, 해상도가 XGA(1024*768) 모드라면, 1H의 시간은 1/60 * 1/768 = 21.7㎲이다.
이어, 2H 시간에 제1 게이트 라인(GL1)에는 게이트 온신호(VON)와 제2 캐리신호(CAR)가 동시에 출력되고, 제2 스테이지(STGn-2)의 제1 노드(NQ)는 충전된다.
이어, 3H 시간에 제2 게이트 라인(GL2)에는 게이트 온신호(VON), 제3 캐리신호(CAR) 및 리셋신호(RES)가 동시에 출력되어, 제3 스테이지(STGn-1)의 제1 노 드(NQ)는 충전되고, 제1 스테이지(STGn-3)의 제1 노드(NQ)와 제1 게이트 라인(GL1)을 동시에 리셋시킨다.
이어, 4H 시간에 제3 게이트 라인(GL3)에는 게이트 온신호(VON), 제4 캐리신호(CAR) 및 리셋신호(RES)가 동시에 출력되어서, 제4 스테이지(STGn)의 제1 노드(NQ)는 충전되고, 제2 스테이지(STG-2)의 제1 노드(NQ)와 제2 게이트 라인(GL2)을 동시에 리셋시킨다.
도 12는 도 3에 도시된 게이트 구동 회로(400)의 다른 예를 설명하는 블록도이다. 도 12에서, 더블 ASG 구조의 게이트 구동 회로(400)가 도시된다.
더블 ASG를 갖는 게이트 구동 회로(400)에는 제1 전원전압(VSS)을 전달하는 전원라인, 제1 클럭신호(CK1)를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호(CK1)와 위상이 반전된 제2 클럭신호(CK1B)를 전달하는 제2 클럭신호라인, 제3 클럭신호(CK2)를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호(CK2)와 위상이 반전된 제4 클럭신호(CK2B)를 전달하는 제4 클럭신호라인이 구비된다.
도 12를 참조하면, (n)번째 스테이지의 제2 노드(NI)의 출력은 (n+2)번째 스테이지에 구비되는 제1 노드(NQ) 방전 TFT의 게이트에 연결된 구조를 갖는 게이트 구동 회로가 도시된다. 여기서, n은 자연수이다.
도 13은 도 3에 도시된 게이트 구동 회로(500)의 또 다른 예를 설명하는 블록도이다. 도 13에서, 트리플 ASG 구조의 게이트 구동 회로(500)가 도시된다.
트리플 ASG를 갖는 게이트 구동 회로(500)에는 제1 전원전압(VSS)을 전달하는 전원라인, 제1 클럭신호(CK1)를 전달하는 제1 클럭신호라인, 상기 제1 클럭신 호(CK1)와 위상이 반전된 제2 클럭신호(CK1B)를 전달하는 제2 클럭신호라인, 제3 클럭신호(CK2)를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호(CK2)와 위상이 반전된 제4 클럭신호(CK2B)를 전달하는 제4 클럭신호라인, 제5 클럭신호(CK3)를 전달하는 제5 클럭신호라인, 상기 제5 클럭신호(CK3)와 위상이 반전된 제6 클럭신호(CK3B)를 전달하는 제6 클럭신호라인이 구비된다.
도 13을 참조하면, (n)번째 스테이지의 제2 노드(NI)의 출력은 (n+3)번째 스테이지에 구비되는 제1 노드(NQ) 방전 TFT의 게이트에 연결된 구조를 갖는 게이트 구동 회로가 도시된다. 여기서, n은 자연수이다.
도 14는 본 발명에 의한 게이트 구동 회로가 채용된 표시 패널의 평면도이다.
도 14를 참조하면, 본 발명의 표시 패널, 즉 TFT 기판(612a) 위에는 표시 셀 어레이 회로(650), 데이터 구동 회로(660), 게이트 구동 회로(670), 데이터 구동 회로 외부연결단자(662, 663) 및 게이트 구동 회로 외부연결단자부(669)가 TFT 공정시 함께 형성된다.
상기 표시 셀 어레이 회로(650)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 로우방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 포함한다.
상기 데이터 라인들(DL1~DLm)과 상기 게이트 라인들(GL1~GLn)과 전기적으로연결되는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(612b)에 형성된 투명공통전극(CE)의 사이에 액정(LC)이 위치하게 된다. 상기 스위칭 트랜지스터(ST) 및 투명화소전극(PE)은 화소부를 정의할 수 있다.
그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
상기 데이터 구동 회로(660)는 쉬프트 레지스터(664)와 1600개의 스위칭 트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 200개씩 8개의 데이터 라인블록(BL1~BL8)을 형성한다.
각 데이터 라인블록(BLi)은 200개의 데이터 입력단자로 구성된 외부입력단자(163)에 200개의 입력단자들이 공통으로 연결되고, 대응하는 200개의 데이터 라인들에 200개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(164)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록선택단자가 연결된다.
1600개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소스가 연결되고, 200개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, 1600개의 데이터 라인들은 200개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(664)의 8개의 블록선택신호에 의해 순차적으로 각 블록들이 선택된다.
쉬프트 레지스터(664)는 3단자의 외부연결단자(662)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블록선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(664)의 출력단자들은 각각 대응하는 라인 블록들의 블록선택단자에 연결된다.
상기 게이트 구동 회로(670)는 도 3에서 설명된 복수의 스테이지들을 포함할 수 있다. 일례로, 상기 게이트 구동 회로(730)는 도 11에서 설명된 싱글 ASG 구조의 게이트 구동 회로일 수 있다. 다른 예로, 상기 게이트 구동 회로(730)는 도 12에서 설명된 더블 ASG 구조의 게이트 구동 회로일 수 있다. 또 다른 예로, 상기 게이트 구동 회로(300)는 도 13에서 설명된 트리플 ASG 구조의 게이트 구동 회로일 수 있다.
도 14에서, 상기 게이트 구동 회로(670)는 상기 TFT 기판(612a)의 단변에 대응하여 형성되고, 상기 데이터 구동 회로(660)는 상기 TFT 기판(612a)의 장변에 대응하여 형성된다. 한편, 상기 게이트 구동 회로(670)는 상기 TFT 기판(612a)의 장변에 대응하여 형성되고, 상기 데이터 구동 회로(660)는 상기 TFT 기판(612a)의 단변에 대응하여 형성될 수 있다. 여기서, 상기 표시 셀 어레이 회로(650)에는 로우 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 컬럼방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 상기 현재 스테이지에서 게이트 온 펄스가 인가된 후 게이트 오프 펄스가 출력되는 구간동안, 이전 스테이지에 구비되는 제2 노드 출력을 근거로 상기 현재 스테이지에서 캐패시터에 대응하는 제1 노드를 방전시킨다. 따라서, 게이트 신호를 제1 전원전압으로 홀딩하는 구간동안 리플이 발생되는 것을 억제하여 게이트 신호를 출력하는 게이트 구동 회로 및 상기 게이트 구동 회로가 집적된 액정표시장치의 동작의 신뢰성을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 게이트 구동 회로의 단위 스테이지를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 게이트 구동 회로의 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 제2 실시예에 따른 게이트 구동 회로를 설명하는 회로도이다.
도 4는 문턱전압 쉬프트를 설명하는 그래프이다.
도 5는 도 3의 쉬프트레지스터에 입출력되는 신호들을 설명하는 파형도이다.
도 6은 도 3의 제2 노드(NI) 파형과 제1 노드(NQ) 파형을 설명하는 파형도이다.
도 7은 TFT별 문턱전압 쉬프트 측정값을 설명하는 그래프이다.
도 8a 및 도 8b는 도 1의 게이트 와 도 3의 게이트 구동 회로의 시뮬레이션 파형을 비교하기 위한 파형도들이다.
도 9a는 저온 고주파 상태에서 게이트 구동 회로의 출력을 시뮬레이션한 결과를 도시한 파형도이고, 도 9b는 고온 저주파 상태에서 게이트 구동 회로의 출력에 대한 스파이스 시뮬레이션한 결과를 도시한 파형도이다.
도 10은 본 발명의 제2 실시예에 따른 게이트 구동 회로의 시뮬레이션 결과를 설명하는 파형도이다.
도 11은 도 3에 도시된 게이트 구동 회로의 일례에 따른 동작을 설명하는 블 록도이다.
도 12는 도 3에 도시된 게이트 구동 회로의 다른 예를 설명하는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 게이트 구동 회로 210 : 제1 스테이지
211 : 버퍼부 212 : 충전부
213 : 구동부 214 : 제1 방전부
215 : 제1 홀딩부 216 : 제2 홀딩부
217 : 캐리부 218 : 제2 방전부
220 : 제2 스테이지

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하는 게이트 구동 회로에서,
    상기 각 스테이지는,
    스캔개시신호 또는 이전 스테이지에서 제공되는 캐리 신호를 충전하는 충전부;
    제1 노드를 통해 상기 충전부에 연결되어, 상기 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 게이트 노드 및 출력단자를 통해 게이트 신호를 출력하는 구동부;
    상기 제1 클럭신호가 로우 레벨로 천이됨에 따라, 상기 제1 노드의 전위와 상기 게이트 노드의 전위를 방전시켜 제1 전원전압으로 홀딩하는 제1 방전부;
    상기 출력단자가 로우 레벨일 때, 상기 제1 클럭신호에 동기된 컨트롤 전압을, 현재 스테이지의 제2 노드를 통해 제2 홀딩부에 전달하는 제1 홀딩부;
    제2 클럭신호에 응답하여 상기 제1 전원전압으로 상기 게이트 신호를 홀딩하는 제2 홀딩부; 및
    전위 신호를 이전 스테이지의 제2 노드로부터 제공받아 상기 제1 노드에서 발생되는 리플을 억제하는 제2 방전부를 포함하고,
    상기 현재 스테이지의 제2 노드는 다음 스테이지의 제2 방전부에 전위 신호를 제공하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제6항에 있어서, 상기 제2 방전부는 드레인이 제1 전원전압에 연결되고, 소스가 현재 스테이지의 제1 노드에 연결되며, 게이트가 이전 스테이지의 제2 노드에 연결된 리플 억제 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제7항에 있어서, 상기 리플 억제 트랜지스터의 게이트는 상기 제1 노드에서 발생되는 리플을 억제하기 위해 상기 제1 노드의 충전 시간동안 상기 제1 전원전압을 유지하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제6항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n-1)번째 스테이지인 것을 특징으로 하는 게이트 구동 회로.
  10. 제9항에 있어서, 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인을 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제6항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지 일 때(n은 자연수), 상기 이전 스테이지는 (n-2)번째 스테이지인 것을 특징으로 하는 게이트 구동 회로.
  12. 제11항에 있어서, 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호를 전달하는 제4 클럭신호라인을 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제6항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n-3)번째 스테이지인 것을 특징으로 하는 게이트 구동 회로.
  14. 제13항에 있어서, 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호, 제5 클럭신호를 전달하는 제5 클럭신호라인, 상기 제5 클럭신호와 위상이 반전된 제6 클럭신호를 전달하는 제6 클럭신호라인을 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  15. 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함하는 표시 패널;
    상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동 회로; 및
    복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 게이트 구동 회로를 포함하고,
    상기 각 스테이지는,
    스캔개시신호 또는 이전 스테이지에서 제공되는 캐리 신호를 충전하는 충전부;
    제1 노드를 통해 상기 충전부에 연결되어, 상기 제1 노드가 하이 레벨로 충전됨에 따라, 제1 클럭신호의 하이 레벨을 풀-업시켜 게이트 노드 및 출력단자를 통해 게이트 신호를 출력하는 구동부;
    상기 제1 클럭신호가 로우 레벨로 천이됨에 따라, 상기 제1 노드의 전위와 상기 게이트 노드의 전위를 방전시켜 제1 전원전압으로 홀딩하는 제1 방전부;
    상기 출력단자가 로우 레벨일 때, 상기 제1 클럭신호에 동기된 컨트롤 전압을, 현재 스테이지의 제2 노드를 통해 제2 홀딩부에 전달하는 제1 홀딩부;
    제2 클럭신호에 응답하여 상기 제1 전원전압으로 상기 게이트 신호를 홀딩하는 제2 홀딩부; 및
    전위 신호를 이전 스테이지의 제2 노드로부터 제공받아 상기 제1 노드에서 발생되는 리플을 억제하는 제2 방전부를 포함하고,
    상기 현재 스테이지의 제2 노드는 다음 스테이지의 제2 방전부에 전위 신호를 제공하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제2 방전부는 드레인이 제1 전원전압에 연결되고, 소스가 현재 스테이지의 제1 노드에 연결되며, 게이트가 이전 스테이지의 제2 노드에 연결된 리플 억제 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n-1)번째 스테이지이고,
    상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제15항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n-2)번째 스테이지이고,
    상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호를 전달하는 제4 클럭신호라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제15항에 있어서, 상기 제2 방전부가 구비되는 스테이지가 (n)번째 스테이지일 때(n은 자연수), 상기 이전 스테이지는 (n-3)번째 스테이지이고,
    상기 게이트 구동 회로는 상기 제1 클럭신호를 전달하는 제1 클럭신호라인, 상기 제1 클럭신호와 위상이 반전된 제2 클럭신호를 전달하는 제2 클럭신호라인, 제3 클럭신호를 전달하는 제3 클럭신호라인, 상기 제3 클럭신호와 위상이 반전된 제4 클럭신호, 제5 클럭신호를 전달하는 제5 클럭신호라인, 상기 제5 클럭신호와 위상이 반전된 제6 클럭신호를 전달하는 제6 클럭신호라인을 더 포함하는 것을 특징으로 하는 표시 장치.
KR1020080120156A 2008-11-28 2008-11-28 게이트 구동 방법 및 회로와, 이를 갖는 표시장치 KR101607510B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080120156A KR101607510B1 (ko) 2008-11-28 2008-11-28 게이트 구동 방법 및 회로와, 이를 갖는 표시장치
US12/423,995 US9343028B2 (en) 2008-11-28 2009-04-15 Method of driving a gate line, gate drive circuit and display apparatus having the gate drive circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080120156A KR101607510B1 (ko) 2008-11-28 2008-11-28 게이트 구동 방법 및 회로와, 이를 갖는 표시장치

Publications (2)

Publication Number Publication Date
KR20100061234A KR20100061234A (ko) 2010-06-07
KR101607510B1 true KR101607510B1 (ko) 2016-03-31

Family

ID=42222362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080120156A KR101607510B1 (ko) 2008-11-28 2008-11-28 게이트 구동 방법 및 회로와, 이를 갖는 표시장치

Country Status (2)

Country Link
US (1) US9343028B2 (ko)
KR (1) KR101607510B1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101587610B1 (ko) * 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
TWI431585B (zh) * 2010-11-30 2014-03-21 Au Optronics Corp 多工式驅動電路
KR101868528B1 (ko) 2011-07-05 2018-06-20 삼성디스플레이 주식회사 표시 패널
KR102085152B1 (ko) 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR102052065B1 (ko) * 2013-08-12 2020-01-09 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
CN103680386B (zh) * 2013-12-18 2016-03-09 深圳市华星光电技术有限公司 用于平板显示的goa电路及显示装置
CN103745700B (zh) * 2013-12-27 2015-10-07 深圳市华星光电技术有限公司 自修复型栅极驱动电路
CN103927960B (zh) * 2013-12-30 2016-04-20 上海中航光电子有限公司 一种栅极驱动装置和显示装置
KR102193053B1 (ko) * 2013-12-30 2020-12-21 삼성디스플레이 주식회사 표시 패널
CN104392700B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
US9444450B2 (en) * 2014-12-08 2016-09-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Scan driving circuit
KR102409970B1 (ko) * 2015-11-18 2022-06-17 삼성디스플레이 주식회사 스캔라인 드라이버 및 이를 포함하는 디스플레이 장치
KR102419655B1 (ko) * 2015-12-02 2022-07-12 엘지디스플레이 주식회사 전원 공급부와 그 전원 공급부를 포함하는 표시 장치
CN106504692B (zh) * 2017-01-05 2020-02-11 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN108492791B (zh) * 2018-03-26 2019-10-11 京东方科技集团股份有限公司 一种显示驱动电路及其控制方法、显示装置
CN108806583B (zh) * 2018-07-05 2020-12-01 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、移位寄存器和显示装置
WO2020097816A1 (zh) * 2018-11-14 2020-05-22 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
KR20210086293A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
CN115398519A (zh) 2021-03-05 2022-11-25 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN113140176B (zh) * 2021-04-12 2022-04-08 武汉华星光电技术有限公司 Goa电路及显示面板
CN113903307B (zh) * 2021-10-21 2023-09-15 京东方科技集团股份有限公司 信号提供方法、信号提供模组和显示装置
KR20230090382A (ko) * 2021-12-14 2023-06-22 삼성디스플레이 주식회사 스캔 드라이버 및 표시 장치
CN114974163B (zh) * 2022-06-28 2023-05-26 惠科股份有限公司 扫描驱动电路、阵列基板和显示面板
CN118103901A (zh) * 2022-07-29 2024-05-28 京东方科技集团股份有限公司 驱动信号生成电路、方法、模组和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7065665B2 (en) * 2002-10-02 2006-06-20 International Business Machines Corporation Interlocked synchronous pipeline clock gating
US7639226B2 (en) * 2004-05-31 2009-12-29 Lg Display Co., Ltd. Liquid crystal display panel with built-in driving circuit
KR20050113777A (ko) 2004-05-31 2005-12-05 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101191157B1 (ko) * 2004-12-31 2012-10-15 엘지디스플레이 주식회사 액정표시장치의 구동부
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
KR20070017600A (ko) 2005-08-08 2007-02-13 삼성전자주식회사 쉬프트 레지스터 및 이를 갖는 표시장치
KR20070095585A (ko) 2006-03-22 2007-10-01 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR101217177B1 (ko) 2006-06-21 2012-12-31 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR20080000205A (ko) 2006-06-27 2008-01-02 삼성전자주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
US7368918B2 (en) * 2006-07-27 2008-05-06 Siemens Energy & Automation Devices, systems, and methods for adaptive RF sensing in arc fault detection
KR101368822B1 (ko) 2006-10-12 2014-03-04 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
JP4912186B2 (ja) 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101448904B1 (ko) * 2007-08-07 2014-10-13 삼성디스플레이 주식회사 표시장치

Also Published As

Publication number Publication date
US20100134399A1 (en) 2010-06-03
KR20100061234A (ko) 2010-06-07
US9343028B2 (en) 2016-05-17

Similar Documents

Publication Publication Date Title
KR101607510B1 (ko) 게이트 구동 방법 및 회로와, 이를 갖는 표시장치
JP5730997B2 (ja) 液晶表示装置およびその駆動方法
KR101520807B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
US8957882B2 (en) Gate drive circuit and display apparatus having the same
US8269713B2 (en) Shift register
JP5048917B2 (ja) シフトレジスタとこれを有するスキャン駆動回路及び表示装置
JP5968452B2 (ja) 表示装置およびその駆動方法
KR101250128B1 (ko) 시프트 레지스터
KR101579842B1 (ko) 게이트 라인 구동 방법, 이를 수행하기 위한 게이트 구동회로 및 이를 구비한 표시 장치
US9311881B2 (en) Liquid crystal display device and drive method for same
KR101543281B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR101245438B1 (ko) 주사 신호선 구동 회로 및 그것을 구비한 표시 장치
JP5165153B2 (ja) 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法
KR101544052B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR100970269B1 (ko) 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
WO2014092011A1 (ja) 表示装置およびその駆動方法
KR20100083370A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20050121357A (ko) 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
KR101860732B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR20120060298A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
CN110120202B (zh) 显示装置
US10854163B2 (en) Display device suppressing display failure caused by residual charge
KR20170092146A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR20070083361A (ko) 표시 장치 및 그 구동방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 5