CN118103901A - 驱动信号生成电路、方法、模组和显示装置 - Google Patents

驱动信号生成电路、方法、模组和显示装置 Download PDF

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CN118103901A
CN118103901A CN202280002451.1A CN202280002451A CN118103901A CN 118103901 A CN118103901 A CN 118103901A CN 202280002451 A CN202280002451 A CN 202280002451A CN 118103901 A CN118103901 A CN 118103901A
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冯雪欢
徐攀
李永谦
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Abstract

一种驱动信号生成电路、方法、模组和显示装置。驱动信号生成电路包括第一节点生成电路(11)、第二节点生成电路(12)、第三节点生成电路(13)、第一控制节点控制电路(14)、第二控制节点控制电路(15)和输出电路(16)；第二控制节点控制电路(15)在第二节点(pre_QB)的电位的控制下，控制第二控制节点(QB)与第一时钟信号端(CKB)之间连通，并根据第二节点(pre_QB)的电位控制第二控制节点(QB)的电位；输出电路(16)在第一控制节点(Q)的电位和第二控制节点(QB)的电位的控制下，通过驱动信号输出端(OT)输出相应的驱动信号。能够防止晶体管的特性长时间正向漂移而导致电路失效。

Description

驱动信号生成电路、方法、模组和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种驱动信号生成电路、方法、模组和显示装置。
背景技术
在相关技术中，在显示领域，特别是OLED(有机发光二极管)显示中，目前由于氧化物的均一性好而广泛的应用在中大尺寸OLED显示器中。内部补偿由于所需要的成本低，补偿效果好而受到广泛关注，但是由于氧化物薄膜晶体管的耗尽型晶体管，因此需要防止氧化物薄膜晶体管受到长时间正向stress(应力)而导致晶体管正漂过多而导致电路失效。
发明内容
在一个方面中，本公开实施例提供一种驱动信号生成电路，包括第一节点生成电路、第二节点生成电路、第三节点生成电路、第一控制节点控制电路、第二控制节点控制电路和输出电路；
所述第一节点生成电路与第一节点电连接，用于控制所述第一节点的电位；
所述第二节点生成电路与第二节点电连接，用于控制所述第二节点的电位；
所述第三节点生成电路分别与第一节点和第三节点电连接，用于根据所述第一节点的电位，控制所述第三节点的电位；
所述第一控制节点控制电路分别与第三节点和第一控制节点电连接，用于根据所述第三节点的电位控制所述第一控制节点的电位；
所述第二控制节点控制电路分别与第一时钟信号端、所述第二节点和第二控制节点电连接，用于在所述第二节点的电位的控制下，控制所述第二控制节点与所述第一时钟信号端之间连通，并根据所述第二节点的电位控制所述第二控制节点的电位；
所述输出电路分别与第一控制节点、第二控制节点和驱动信号输出端电连接，用于在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过所述驱动信号输出端输出相应的驱动信号。
可选的，本公开至少一实施例所述的驱动信号生成电路还包括第一节点控制电路和/或第二节点控制电路；
所述第一节点控制电路分别与所述第一控制节点、所述第二控制节点和第一电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一控制节点与所述第一电压端之间连通；
所述第二节点控制电路分别与所述第三节点、所述第二控制节点和所述第一电压端电连接，用于在所述第三节点的电位的控制下，控制所述第二控制节点与所述第一电压端之间连通。
可选的，所述第一节点生成电路还分别与第二节点、第一时钟信号端、第二时钟信号端、输入端和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第一节点与所述输入端之间连通，并用于在所述第二节点的电位和所述第一时钟信号端提供的第一时钟信号的控制下，控制所第一节点与所述第一电压端之间连通；
所述第二节点生成电路还分别与第二时钟信号端、第二电压端和第一节点电连接，用于在所述第二时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通，在所述第一节点的电位的控制下，控制所述第二时钟信号端与所述第二节点之间连通；
所述第三节点生成电路还与第一时钟信号端电连接，用于在所述第一节点的电位的控制下，控制所述第三节点与所述第一时钟信号端之间连通，并根据所述第一节点的电位，调节所述第三节点的电位。
可选的，所述输出电路包括输出上拉电路和输出复位电路；
所述输出上拉电路分别与第一控制节点、第二电压端和所述驱动信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述驱动信号输出端与所述第二电压端之间连通；
所述输出复位电路分别与第二控制节点、第一电压端和所述驱动信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述驱动信号 输出端与所述第一电压端之间连通。
可选的，所述输出复位电路包括第一输出复位子电路和第二输出复位子电路；所述驱动信号生成电路还包括第一控制电路；
所述第一输出复位子电路的控制端与所述第二控制节点电连接，所述第一输出复位子电路的第一端与所述驱动信号输出端电连接，所述第一输出复位子电路的第二端与第一连接节点电连接；所述第一输出复位子电路用于在所述第二控制节点的电位的控制下，控制所述驱动信号输出端与所述第一连接节点之间连通；
所述第二输出复位子电路的控制端与所述第二控制节点电连接，所述第二输出复位子电路的第一端与所述第一连接节点电连接，所述第二输出复位子电路的第二端与所述第一电压端电连接；所述第二输出复位子电路用于在所述第二控制节点的电位的控制下，控制所述第一连接节点与所述第一电压端之间连通；
所述第一控制电路分别与所述驱动信号输出端、所述第一连接节点和第三电压端电连接，用于在所述驱动信号输出端输出的驱动信号的控制下，控制所述第一连接节点与所述第三电压端之间连通。
可选的，所述第二控制节点控制电路包括第一晶体管和第一电容；
所述第一晶体管的控制极与所述第二节点电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第二控制节点电连接。
可选的，所述第一控制电路包括第二晶体管；
所述第二晶体管的控制极与所述驱动信号输出端电连接，所述第二晶体管的第一极与所述第三电压端电连接，所述第二晶体管的第二极与所述第一连接节点电连接。
可选的，第一输出复位子电路包括第三晶体管，第二输出复位子电路包括第四晶体管；
所述第三晶体管的控制极与所述第四晶体管的控制极都与所述第二控制 节点电连接，所述第三晶体管的第一极与所述驱动信号输出端电连接；
所述第三晶体管的第二极与所述第四晶体管的第一极都与所述第一连接节点电连接，所述第四晶体管的第二极与所述第一电压端电连接。
可选的，所述第一控制节点控制电路还与第一时钟信号端电连接，用于在所述第一时钟信号的控制下，控制所述第三节点与所述第一控制节点之间连通。
可选的，所述第一控制节点控制电路包括第一节点控制子电路和第二节点控制子电路；所述驱动信号生成电路还包括第二控制电路；
所述第一节点控制子电路的控制端与第一时钟信号端电连接，所述第一节点控制子电路的第一端与所述第三节点电连接，所述第一节点控制子电路的第二端与第二连接节点电连接，所述第一节点控制子电路用于在所述第一时钟信号的控制下，控制所述第三节点与所述第二连接节点之间连通；
所述第二节点控制子电路的控制端与第一时钟信号端电连接，所述第二节点控制子电路的第一端与第二连接节点电连接，所述第二节点控制子电路的第二端与所述第一控制节点电连接，所述第二节点控制子电路用于在所述第一时钟信号的控制下，控制所述第二连接节点与所述第一控制节点之间连通；
所述第二控制电路分别与所述第一控制节点、所述第二连接节点和第三电压端电连接，用于在所述第一控制节点的电位的控制下，控制所述第二连接节点与所述第三电压端之间连通。
可选的，所述第二控制电路包括第五晶体管；
所述第五晶体管的控制极与所述第一控制节点电连接，所述第五晶体管的第一极与所述第三电压端电连接，所述第五晶体管的第二极与所述第二连接节点电连接。
可选的，所述第一节点控制子电路包括第六晶体管，所述第二节点控制子电路包括第七晶体管；
所述第六晶体管的控制极与所述第一时钟信号端电连接，所述第六晶体管的第一极与所述第三节点电连接，所述第六晶体管的第二极与所述第二连接节点电连接；
所述第七晶体管的控制极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二连接节点电连接。
可选的，本公开至少一实施例所述的驱动信号生成电路还包括节点复位电路；
所述节点复位电路分别与帧复位端、第二电压端和所述第二节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二节点之间连通；和/或，
所述节点复位电路分别与帧复位端、第二电压端和所述第二控制节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二控制节点之间连通。
可选的，所述节点复位电路包括第八晶体管；
所述第八晶体管的控制极与所述帧复位端电连接，所述第八晶体管的第一极与所述第二节点或第二控制节点电连接，所述第八晶体管的第二极与所述第二电压端电连接。
可选的，所述第一节点控制电路包括第九晶体管，所述第二节点控制电路包括第十晶体管；
所述第九晶体管的控制极与所述第二控制节点电连接，所述第九晶体管的第一极与所述第一控制节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；
所述第十晶体管的控制极与所述第三节点电连接，所述第十晶体管的第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述第二控制节点电连接。
可选的，所述第二控制节点控制电路还包括第十一晶体管；所述第一晶体管的第二极通过所述第十一晶体管与所述第二控制节点电连接；
所述第十一晶体管的控制极与所述第一时钟信号端电连接，所述第十一晶体管的第一极与所述第二控制节点电连接，所述第十一晶体管的第二极与所述第一晶体管的第二极电连接。
可选的，本公开至少一实施例所述的驱动信号生成电路还包括进位信号 输出电路；
所述进位信号输出电路分别与第一控制节点、第二控制节点、进位信号输出端电连接，用于在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过所述进位信号输出端输出相应的进位信号。
可选的，所述进位信号输出电路包括进位上拉电路和进位复位电路；
所述进位上拉电路分别与第一控制节点、第四电压端和所述进位信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述进位信号输出端与所述第四电压端之间连通；
所述进位复位电路分别与第二控制节点、第五电压端和所述进位信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述进位信号输出端与所述第五电压端之间连通。
可选的，所述进位复位电路包括第一进位复位子电路和第二进位复位子电路；所述驱动信号生成电路还包括第三控制电路；
所述第一进位复位子电路的控制端与所述第二控制节点电连接，所述第一进位复位子电路的第一端与所述进位信号输出端电连接，所述第一进位复位子电路的第二端与第三连接节点电连接；所述第一进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述进位信号输出端与所述第三连接节点之间连通；
所述第二进位复位子电路的控制端与所述第二控制节点电连接，所述第二进位复位子电路的第一端与所述第三连接节点电连接，所述第二进位复位子电路的第二端与所述第五电压端电连接；所述第二进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述第三连接节点与所述第五电压端之间连通；
所述第三控制电路分别与所述第三连接节点和第六电压端电连接，所述第三控制电路还与所述进位信号输出端或所述驱动信号输出端电连接，用于在所述进位信号输出端输出的进位信号或所述驱动信号输出端提供的驱动信号的控制下，控制所述第三连接节点与所述第六电压端之间连通。
可选的，所述第三控制电路包括第十二晶体管；
所述第十二晶体管的控制极与所述进位信号输出端或所述驱动信号输出 端电连接，所述第十二晶体管的第一极与所述第六电压端电连接，所述第十二晶体管的第二极与所述第三连接节点电连接。
可选的，所述第一进位复位子电路包括第十三晶体管，所述第二进位复位子电路包括第十四晶体管；
所述第十三晶体管的控制极与所述第十四晶体管的控制极都与所述第二控制节点电连接，第十三晶体管的第一极与所述进位信号输出端电连接；
所述第十三晶体管的第二极与所述第十四晶体管的第一极都与所述第三连接节点电连接，所述第十四晶体管的第二极与所述第五电压端电连接。
可选的，本公开至少一实施例所述的驱动信号生成电路还包括第四节点生成电路；
所述第四节点生成电路分别与第一节点、第四节点、第三时钟信号端和第二电压端电连接，用于在所述第三时钟信号端提供的第三时钟信号的控制下，控制所述第二电压端与所述第四节点之间连通，并在所述第一节点的电位的控制下，控制所述第三时钟信号端与所述第四节点之间连通；
所述第一节点生成电路还分别第四节点和第四时钟信号端电连接，用于在所述第四节点的电位和所述第四时钟信号端提供的第四时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通；
所述第二控制节点控制电路分别与所述第四节点、所述第四时钟信号端和第二控制节点电连接，用于在所述第四节点的电位的控制下，控制所述第二控制节点与所述第四时钟信号端之间连通，并根据所述第四节点的电位控制所述第二控制节点的电位。
可选的，所述第四节点生成电路包括第十四晶体管和第十五晶体管；
所述第十四晶体管的控制极与所述第三时钟信号端电连接，所述第十四晶体管的第一极与第二电压端电连接，所述第十四晶体管的第二极与所述第四节点电连接；
所述第十五晶体管的控制极与所述第一节点电连接，所述第十五晶体管的第一极与所述第三时钟信号端电连接，所述第十五晶体管的第二极与所述第四节点电连接；
所述第一节点生成电路包括第十六晶体管和第十七晶体管；
所述第十六晶体管的控制极与所述第四时钟信号端电连接，所述第十六晶体管的第一极与所述第一节点电连接，所述第十六晶体管的第二极与所述第十七晶体管的第一极电连接；
所述第十七晶体管的控制极与所述第四节点电连接，所述第十七晶体管的第二极与所述第一电压端电连接；
所述第二控制节点控制电路还包括第十八晶体管和控制电容；
所述第十八晶体管的控制极与所述第四节点电连接，所述第十八晶体管的第一极与所述第四时钟信号端电连接，所述第十八晶体管的第二极与所述第二控制节点电连接；
所述控制电容的第一端与所述第四节点电连接，所述控制电容的第二端与所述第二控制节点电连接。
可选的，所述第一节点生成电路包括第十九晶体管、第二十晶体管和第二十一晶体管；
所述第十九晶体管的控制极与所述第二时钟信号端电连接，所述第十九晶体管的第一极与所述输入端电连接，所述第十九晶体管的第二极与所述第一节点电连接；
所述第二十晶体管的控制极与所述第一时钟信号端电连接，所述第二十晶体管的第一极与所述第一节点电连接，所述第二十晶体管的第二极与所述第二十一晶体管的第一极电连接，所述第二十一晶体管的第二极与所述第一电压端电连接；
所述第二节点生成电路包括第二十二晶体管和第二十三晶体管；
所述第二十二晶体管的控制极与所述第二时钟信号端电连接，所述第二十二晶体管的第一极与所述第二电压端电连接，所述第二十二晶体管的第二极与第二节点电连接；
所述第二十三晶体管的控制极与所述第一节点电连接，所述第二十三晶体管的第一极与所述第二时钟信号端电连接，所述第二十三晶体管的第二极与所述第二节点电连接；
所述第三节点生成电路包括第二十四晶体管和第二电容；
所述第二十四晶体管的控制极与所述第一节点电连接，所述第二十四晶 体管的第一极与所述第一时钟信号端电连接，所述第二十四晶体管的第二极与所述第三节点电连接；
所述第二电容的第一端与所述第一节点电连接，所述第二电容的第二端与所述第三节点电连接。
可选的，所述输出上拉电路包括第二十五晶体管；
所述第二十五晶体管的控制极与所述第一控制节点电连接，所述第二十五晶体管的第一极与所述第二电压端电连接，所述第二十五晶体管的第二极与所述驱动信号输出端电连接。
可选的，所述进位上拉电路包括第二十六晶体管；
所述第二十六晶体管的控制极与所述第一控制节点电连接，所述第二十六晶体管的第一极与所述第四电压端电连接，所述第二十六晶体管的第二极与所述进位信号输出端电连接。
可选的，本公开至少一实施例所述的驱动信号生成电路还包括第一储能电路和第二储能电路；
所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述驱动信号输出端电连接，所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述第二控制节点电连接，所述第二储能电路的第二端与所述第一电压端电连接。
在第二个方面中，本公开实施例还提供一种驱动信号生成方法，应用于上述的驱动信号生成电路，所述驱动信号生成方法包括：
第一节点生成电路控制第一节点的电位；
第二节点生成电路控制第二节点的电位；
第三节点生成电路控制第三节点的电位；
第一控制节点控制电路根据所述第三节点的电位控制第一控制节点的电位；
第二控制节点控制电路在所述第二节点的电位的控制下，控制第二控制节点与第一时钟信号端之间连通，并根据所述第二节点的电位控制所述第二控制节点的电位；
输出电路在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过驱动信号输出端输出相应的驱动信号。
在第三个方面中，本公开实施例还提供一种驱动信号生成模组，包括多级上述的驱动信号生成电路。
可选的，所述驱动信号生成电路的输入端与相邻上一级驱动信号生成电路的驱动信号输出端电连接。
可选的，所述驱动信号生成电路还包括进位信号输出端；
所述驱动信号生成电路的输入端与相邻上一级驱动信号生成电路的进位信号输出端电连接。
在第四个方面中，本公开实施例提供一种显示装置，包括上述的驱动信号生成模组。
附图说明
图1是本公开至少一实施例所述的驱动信号生成电路的结构图；
图2是本公开至少一实施例所述的驱动信号生成电路的结构图；
图3是本公开至少一实施例所述的驱动信号生成电路的结构图；
图4是本公开至少一实施例所述的驱动信号生成电路的结构图；
图5是本公开至少一实施例所述的驱动信号生成电路的结构图；
图6是本公开至少一实施例所述的驱动信号生成电路的结构图；
图7是本公开至少一实施例所述的驱动信号生成电路的结构图；
图8是本公开至少一实施例所述的驱动信号生成电路的结构图；
图9是本公开至少一实施例所述的驱动信号生成电路的结构图；
图10是本公开至少一实施例所述的驱动信号生成电路的结构图；
图11是本公开至少一实施例所述的驱动信号生成电路的结构图；
图12是本公开至少一实施例所述的驱动信号生成电路的结构图；
图13是本公开至少一实施例所述的驱动信号生成电路的电路图；
图14是图13所示的驱动信号生成电路的至少一实施例的工作时序图；
图15是本公开至少一实施例所述的驱动信号生成电路的电路图；
图16是本公开至少一实施例所述的驱动信号生成电路的电路图；
图17是本公开至少一实施例所述的驱动信号生成电路的电路图；
图18是本公开至少一实施例所述的驱动信号生成模组的结构图；
图19是本公开所述的显示装置中的像素电路的至少一实施例的电路图；
图20是图19所示的像素电路的至少一实施例的工作时序图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开实施例所述的驱动信号生成电路包括第一节点生成电路11、第二节点生成电路12、第三节点生成电路13、第一控制节点控制电路14、第二控制节点控制电路15和输出电路16；
所述第一节点生成电路11与第一节点A电连接，用于控制所述第一节点A的电位；
所述第二节点生成电路12与第二节点pre_QB电连接，用于控制所述第二节点pre_QB的电位；
所述第三节点生成电路13分别与第一节点A和第三节点B电连接，用于根据所述第一节点A的电位，控制所述第三节点B的电位；
所述第一控制节点控制电路14分别与第三节点B和第一控制节点Q电 连接，用于根据所述第三节点B的电位控制所述第一控制节点Q的电位；
所述第二控制节点控制电路15分别与第一时钟信号端CKB、所述第二节点pre_QB和第二控制节点QB电连接，用于在所述第二节点pre_QB的电位的控制下，控制所述第二控制节点QB与所述第一时钟信号端CKB之间连通，并根据所述第二节点pre_QB的电位控制所述第二控制节点QB的电位；
所述输出电路16分别与第一控制节点Q、第二控制节点QB和驱动信号输出端OT电连接，用于在所述第一控制节点Q的电位和所述第二控制节点QB的电位的控制下，通过所述驱动信号输出端OT输出相应的驱动信号。
本公开实施例通过第二控制节点控制电路15在第二节点pre_QB的电位的控制下，控制所述第二控制节点QB与所述第一时钟信号端CKB之间连通，并根据所述第二节点pre_QB的电位控制所述第二控制节点QB的电位，以减小所述输出电路16中由第二控制节点QB控制的晶体管受到的正向应力，防止该晶体管的特性长时间正向漂移而导致电路失效。
在本公开至少一实施例中，所述驱动信号生成电路可以采用氧化物薄膜晶体管。
本公开至少一实施例所述的驱动信号生成电路还包括第一节点控制电路和/或第二节点控制电路；
所述第一节点控制电路分别与所述第一控制节点、所述第二控制节点和第一电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一控制节点与所述第一电压端之间连通；
所述第二节点控制电路分别与所述第三节点、所述第二控制节点和所述第一电压端电连接，用于在所述第三节点的电位的控制下，控制所述第二控制节点与所述第一电压端之间连通。
在具体实施时，本公开至少一实施例所述的驱动信号生成电路还可以包括第一节点控制电路和/或第二节点控制电路，第一节点控制电路在第二控制节点的电位的控制下，控制第一控制节点与第一电压端之间连通，第二节点控制电路在第三节点的电位的控制下，控制所述第二控制节点与所述第一电压端之间连通。
如图2所示，在图1所示的驱动信号生成电路的至少一实施例的基础上， 本公开至少一实施例所述的驱动信号生成电路还包括第一节点控制电路21和第二节点控制电路22；
所述第一节点控制电路21分别与所述第一控制节点Q、所述第二控制节点QB和第一电压端V1电连接，用于在所述第二控制节点QB的电位的控制下，控制所述第一控制节点Q与所述第一电压端V1之间连通；
所述第二节点控制电路22分别与所述第三节点B、所述第二控制节点QB和所述第一电压端V1电连接，用于在所述第三节点B的电位的控制下，控制所述第二控制节点QB与所述第一电压端V1之间连通。
在本公开至少一实施例中，所述第一电压端可以为第一低电压端，但不以此为限。
如图3所示，在图2所示的驱动信号生成电路的至少一实施例的基础上，所述第一节点生成电路11还分别与第二节点pre_QB、第一时钟信号端CKB、第二时钟信号端CKA、输入端I1和第一电压端V1电连接，用于在所述第二时钟信号端CKA提供的第二时钟信号的控制下，控制所述第一节点A与所述输入端I1之间连通，并用于在所述第二节点pre_QB的电位和所述第一时钟信号端CKB提供的第一时钟信号的控制下，控制所第一节点A与所述第一电压端V1之间连通；
所述第二节点生成电路12还分别与第二时钟信号端CKA、第二电压端V2和第一节点A电连接，用于在所述第二时钟信号的控制下，控制所述第二节点pre_QB与所述第二电压端V2之间连通，在所述第一节点A的电位的控制下，控制所述第二时钟信号端CKA与所述第二节点pre_QB之间连通；
所述第三节点生成电路13还与第一时钟信号端CKB电连接，用于在所述第一节点A的电位的控制下，控制所述第三节点B与所述第一时钟信号端CKB之间连通，并根据所述第一节点A的电位，调节所述第三节点B的电位。
在本公开至少一实施例中，所述第二电压端可以为第一高电压端，但不以此为限。
可选的，所述输出电路包括输出上拉电路和输出复位电路；
所述输出上拉电路分别与第一控制节点、第二电压端和所述驱动信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述驱动信号 输出端与所述第二电压端之间连通，以对所述驱动信号输出端提供的驱动信号进行上拉；
所述输出复位电路分别与第二控制节点、第一电压端和所述驱动信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述驱动信号输出端与所述第一电压端之间连通，以对所述驱动信号输出端提供的驱动信号进行复位。
如图4所示，在图3所示的驱动信号生成电路的至少一实施例的基础上，所述输出电路包括输出上拉电路41和输出复位电路42；
所述输出上拉电路41分别与第一控制节点Q、第二电压端V2和所述驱动信号输出端OT电连接，用于在所述第一控制节点Q的电位的控制下，控制所述驱动信号输出端OT与所述第二电压端V2之间连通，以对所述驱动信号输出端OT提供的驱动信号进行上拉；
所述输出复位电路42分别与第二控制节点QB、第一电压端V1和所述驱动信号输出端OT电连接，用于在所述第二控制节点QB的电位的控制下，控制所述驱动信号输出端OT与所述第一电压端V1之间连通，以对所述驱动信号输出端OT提供的驱动信号进行复位。
在本公开至少一实施例中，在图4所示的驱动信号生成电路的至少一实施例的基础上，如图5所示，所述输出复位电路包括第一输出复位子电路51和第二输出复位子电路52；所述驱动信号生成电路还包括第一控制电路50；
所述第一输出复位子电路51的控制端与所述第二控制节点QB电连接，所述第一输出复位子电路51的第一端与所述驱动信号输出端OT电连接，所述第一输出复位子电路51的第二端与第一连接节点J1电连接；所述第一输出复位子电路51用于在所述第二控制节点QB的电位的控制下，控制所述驱动信号输出端OT与所述第一连接节点J1之间连通；
所述第二输出复位子电路52的控制端与所述第二控制节点QB电连接，所述第二输出复位子电路52的第一端与所述第一连接节点J1电连接，所述第二输出复位子电路52的第二端与所述第一电压端V1电连接；所述第二输出复位子电路52用于在所述第二控制节点QB的电位的控制下，控制所述第一连接节点J1与所述第一电压端V1之间连通；
所述第一控制电路50分别与所述驱动信号输出端OT、所述第一连接节点J1和第三电压端V3电连接，用于在所述驱动信号输出端OT输出的驱动信号的控制下，控制所述第一连接节点J1与所述第三电压端V3之间连通。
在本公开至少一实施例中，所述第三电压端可以为第二高电压端，但不以此为限。
本公开如图5所示的驱动信号生成电路的至少一实施例在工作时，第一控制电路50在驱动信号的控制下，控制第一连接节点J1与第三电压端V3之间连通，以在OT提供的驱动信号的电位为高电压时，防止由于漏电而导致所述驱动信号的电位下降。
可选的，所述第二控制节点控制电路包括第一晶体管和第一电容；
所述第一晶体管的控制极与所述第二节点电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第二控制节点电连接。
可选的，所述第一控制电路包括第二晶体管；
所述第二晶体管的控制极与所述驱动信号输出端电连接，所述第二晶体管的第一极与所述第三电压端电连接，所述第二晶体管的第二极与所述第一连接节点电连接。
可选的，第一输出复位子电路包括第三晶体管，第二输出复位子电路包括第四晶体管；
所述第三晶体管的控制极与所述第四晶体管的控制极都与所述第二控制节点电连接，所述第三晶体管的第一极与所述驱动信号输出端电连接；
所述第三晶体管的第二极与所述第四晶体管的第一极都与所述第一连接节点电连接，所述第四晶体管的第二极与所述第一电压端电连接。
在本公开至少一实施例中，所述第一控制节点控制电路还与第一时钟信号端电连接，用于在所述第一时钟信号的控制下，控制所述第三节点与所述第一控制节点之间连通。
在具体实施时，所述第一控制节点控制电路可以在第一时钟信号的控制 下，控制第三节点与第一控制节点之间连通。
如图6所示，在图5所示的驱动信号生成电路的至少一实施例的基础上，所述第一控制节点控制电路14还与第一时钟信号端CKB电连接，用于在所述第一时钟信号端CKB提供的第一时钟信号的控制下，控制所述第三节点B与所述第一控制节点Q之间连通。
在本公开至少一实施例中，如图7所示，在图6所示的驱动信号生成电路的至少一实施例的基础上，所述第一控制节点控制电路可以包括第一节点控制子电路71和第二节点控制子电路72；所述驱动信号生成电路还包括第二控制电路70；
所述第一节点控制子电路71的控制端与第一时钟信号端CKB电连接，所述第一节点控制子电路71的第一端与所述第三节点B电连接，所述第一节点控制子电路71的第二端与第二连接节点J2电连接，所述第一节点控制子电路71用于在所述第一时钟信号的控制下，控制所述第三节点B与所述第二连接节点J2之间连通；
所述第二节点控制子电路72的控制端与第一时钟信号端CKB电连接，所述第二节点控制子电路72的第一端与第二连接节点J2电连接，所述第二节点控制子电路72的第二端与所述第一控制节点Q电连接，所述第二节点控制子电路72用于在所述第一时钟信号的控制下，控制所述第二连接节点J2与所述第一控制节点Q之间连通；
所述第二控制电路70分别与所述第一控制节点Q、所述第二连接节点J2和第三电压端V3电连接，用于在所述第一控制节点Q的电位的控制下，控制所述第二连接节点J2与所述第三电压端V3之间连通。
本公开如图7所示的驱动信号生成电路的至少一实施例在工作时，第二控制电路70在第一控制节点Q的电位的控制下，控制第二连接节点J2与第三电压端V3之间连通，以在第一控制节点Q的电位为高电压时，防止由于漏电而导致所述第一控制节点Q的电位下降。
可选的，所述第二控制电路包括第五晶体管；
所述第五晶体管的控制极与所述第一控制节点电连接，所述第五晶体管的第一极与所述第三电压端电连接，所述第五晶体管的第二极与所述第二连 接节点电连接。
可选的，所述第一节点控制子电路包括第六晶体管，所述第二节点控制子电路包括第七晶体管；
所述第六晶体管的控制极与所述第一时钟信号端电连接，所述第六晶体管的第一极与所述第三节点电连接，所述第六晶体管的第二极与所述第二连接节点电连接；
所述第七晶体管的控制极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二连接节点电连接。
本公开至少一实施例所述的驱动信号生成电路还包括节点复位电路；
所述节点复位电路分别与帧复位端、第二电压端和所述第二节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二节点之间连通；和/或，
所述节点复位电路分别与帧复位端、第二电压端和所述第二控制节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二控制节点之间连通。
在具体实施时，所述驱动信号生成电路还可以包括节点复位电路；所述节点复位电路可以在帧复位信号的控制下，控制第二节点和/或第二控制节点与所述第二电压端之间连通，以对所述第二节点的电位和/或第二控制节点的电位进行复位。
如图8所示，在图7所示的驱动信号生成电路的至少一实施例的基础上，本公开至少一实施例所述的驱动信号生成电路还包括节点复位电路80；
所述节点复位电路80分别与帧复位端TRST、第二电压端V2和所述第二节点pre_QB电连接，用于在所述帧复位端TRST提供的帧复位信号的控制下，控制所述第二电压端V2与所述第二节点pre_QB之间连通。
可选的，所述节点复位电路包括第八晶体管；
所述第八晶体管的控制极与所述帧复位端电连接，所述第八晶体管的第一极与所述第二节点或第二控制节点电连接，所述第八晶体管的第二极与所述第二电压端电连接。
可选的，所述第一节点控制电路包括第九晶体管，所述第二节点控制电路包括第十晶体管；
所述第九晶体管的控制极与所述第二控制节点电连接，所述第九晶体管的第一极与所述第一控制节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；
所述第十晶体管的控制极与所述第三节点电连接，所述第十晶体管的第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述第二控制节点电连接。
可选的，所述第二控制节点控制电路还包括第十一晶体管；所述第一晶体管的第二极通过所述第十一晶体管与所述第二控制节点电连接；
所述第十一晶体管的控制极与所述第一时钟信号端电连接，所述第十一晶体管的第一极与所述第二控制节点电连接，所述第十一晶体管的第二极与所述第一晶体管的第二极电连接。
本公开至少一实施例所述的驱动信号生成电路还包括进位信号输出电路；
所述进位信号输出电路分别与第一控制节点、第二控制节点、进位信号输出端电连接，用于在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过所述进位信号输出端输出相应的进位信号。
在具体实施时，所述驱动信号生成电路还可以包括进位信号输出电路，进位信号输出电路用于控制进位信号输出端输出进位信号，所述进位信号可以用于级联。
如图9所示，在图8所示的驱动信号生成电路的至少一实施例的基础上，所述驱动信号生成电路的至少一实施例还可以包括进位信号输出电路90；
所述进位信号输出电路90分别与第一控制节点Q、第二控制节点QB、进位信号输出端CR电连接，用于在所述第一控制节点Q的电位和所述第二控制节点QB的电位的控制下，通过所述进位信号输出端CR输出相应的进位信号。
在本公开至少一实施例中，如图10所示，在图9所示的驱动信号生成电路的至少一实施例的基础上，所述进位信号输出电路包括进位上拉电路101和进位复位电路102；
所述进位上拉电路101分别与第一控制节点Q、第四电压端V4和所述进位信号输出端CR电连接，用于在所述第一控制节点Q的电位的控制下，控制所述进位信号输出端CR与所述第四电压端V4之间连通；
所述进位复位电路102分别与第二控制节点QB、第五电压端V5和所述进位信号输出端CR电连接，用于在所述第二控制节点QB的电位的控制下，控制所述进位信号输出端CR与所述第五电压端V5之间连通。
可选的，所述第四电压端可以为第三高电压端，所述第五电压端可以为第二低电压端，但不以此为限。
在本公开至少一实施例中，所述进位复位电路包括第一进位复位子电路和第二进位复位子电路；所述驱动信号生成电路还包括第三控制电路；
所述第一进位复位子电路的控制端与所述第二控制节点电连接，所述第一进位复位子电路的第一端与所述进位信号输出端电连接，所述第一进位复位子电路的第二端与第三连接节点电连接；所述第一进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述进位信号输出端与所述第三连接节点之间连通；
所述第二进位复位子电路的控制端与所述第二控制节点电连接，所述第二进位复位子电路的第一端与所述第三连接节点电连接，所述第二进位复位子电路的第二端与所述第五电压端电连接；所述第二进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述第三连接节点与所述第五电压端之间连通；
所述第三控制电路分别与所述第三连接节点和第六电压端电连接，所述第三控制电路还与所述进位信号输出端或所述驱动信号输出端电连接，用于在所述进位信号输出端输出的进位信号或所述驱动信号输出端提供的驱动信号的控制下，控制所述第三连接节点与所述第六电压端之间连通。
可选的，所述第六电压端为第二高电压端，但不以此为限。
在具体实施时，所述进位复位电路可以包括第一进位复位子电路和第二进位复位子电路；所述驱动信号生成电路还可以包括第三控制电路；所述第三控制电路在进位信号或驱动信号的控制下，控制所述第三连接节点与第六电压端之间连通，以当进位信号的电位为高电压时，防止由于漏电而降低所 述进位信号的电位。
如图11所示，在图10所示的驱动信号生成电路的至少一实施例的基础上，所述进位复位电路可以包括第一进位复位子电路111和第二进位复位子电路112；所述驱动信号生成电路还包括第三控制电路110；
所述第一进位复位子电路111的控制端与所述第二控制节点QB电连接，所述第一进位复位子电路111的第一端与所述进位信号输出端CR电连接，所述第一进位复位子电路111的第二端与第三连接节点J3电连接；所述第一进位复位子电路111用于在所述第二控制节点QB的电位的控制下，控制所述进位信号输出端CR与所述第三连接节点J3之间连通；
所述第二进位复位子电路112的控制端与所述第二控制节点QB电连接，所述第二进位复位子电路112的第一端与所述第三连接节点J3电连接，所述第二进位复位子电路112的第二端与所述第五电压端V5电连接；所述第二进位复位子电路112用于在所述第二控制节点QB的电位的控制下，控制所述第三连接节点J3与所述第五电压端V5之间连通；
所述第三控制电路110分别与所述第三连接节点J3和第六电压端V6电连接，所述第三控制电路110还与所述进位信号输出端CR电连接，用于在所述进位信号输出端CR输出的进位信号的控制下，控制所述第三连接节点J3与所述第六电压端V6之间连通。
可选的，所述第三控制电路包括第十二晶体管；
所述第十二晶体管的控制极与所述进位信号输出端或所述驱动信号输出端电连接，所述第十二晶体管的第一极与所述第六电压端电连接，所述第十二晶体管的第二极与所述第三连接节点电连接。
可选的，所述第一进位复位子电路包括第十三晶体管，所述第二进位复位子电路包括第十四晶体管；
所述第十三晶体管的控制极与所述第十四晶体管的控制极都与所述第二控制节点电连接，第十三晶体管的第一极与所述进位信号输出端电连接；
所述第十三晶体管的第二极与所述第十四晶体管的第一极都与所述第三连接节点电连接，所述第十四晶体管的第二极与所述第五电压端电连接。
如图12所示，在图8所示的驱动信号生成电路的至少一实施例的基础上， 本公开至少一实施例所述的驱动信号生成电路还包括第四节点生成电路120；
所述第四节点生成电路120分别与第一节点A、第四节点pre_QB2、第三时钟信号端CKA2和第二电压端V2电连接，用于在所述第三时钟信号端CKA2提供的第三时钟信号的控制下，控制所述第二电压端V2与所述第四节点pre_QB2之间连通，并在所述第一节点A的电位的控制下，控制所述第三时钟信号端CKA2与所述第四节点pre_QB2之间连通；
所述第一节点生成电路11还分别第四节点pre_QB2和第四时钟信号端CKB2电连接，用于在所述第四节点pre_QB2的电位和所述第四时钟信号端CKB2提供的第四时钟信号的控制下，控制所述第一节点A与所述第一电压端V1之间连通；
所述第二控制节点控制电路15还分别与所述第四节点pre_QB2和所述第四时钟信号端CKB2电连接，用于在所述第四节点pre_QB2的电位的控制下，控制所述第二控制节点QB与所述第四时钟信号端CKB2之间连通，并根据所述第四节点pre_QB2的电位控制所述第二控制节点QB的电位。
可选的，所述第四节点生成电路包括第十四晶体管和第十五晶体管；
所述第十四晶体管的控制极与所述第三时钟信号端电连接，所述第十四晶体管的第一极与第二电压端电连接，所述第十四晶体管的第二极与所述第四节点电连接；
所述第十五晶体管的控制极与所述第一节点电连接，所述第十五晶体管的第一极与所述第三时钟信号端电连接，所述第十五晶体管的第二极与所述第四节点电连接；
所述第一节点生成电路包括第十六晶体管和第十七晶体管；
所述第十六晶体管的控制极与所述第四时钟信号端电连接，所述第十六晶体管的第一极与所述第一节点电连接，所述第十六晶体管的第二极与所述第十七晶体管的第一极电连接；
所述第十七晶体管的控制极与所述第四节点电连接，所述第十七晶体管的第二极与所述第一电压端电连接；
所述第二控制节点控制电路还包括第十八晶体管和控制电容；
所述第十八晶体管的控制极与所述第四节点电连接，所述第十八晶体管 的第一极与所述第四时钟信号端电连接，所述第十八晶体管的第二极与所述第二控制节点电连接；
所述控制电容的第一端与所述第四节点电连接，所述控制电容的第二端与所述第二控制节点电连接。
可选的，所述第一节点生成电路包括第十九晶体管、第二十晶体管和第二十一晶体管；
所述第十九晶体管的控制极与所述第二时钟信号端电连接，所述第十九晶体管的第一极与所述输入端电连接，所述第十九晶体管的第二极与所述第一节点电连接；
所述第二十晶体管的控制极与所述第一时钟信号端电连接，所述第二十晶体管的第一极与所述第一节点电连接，所述第二十晶体管的第二极与所述第二十一晶体管的第一极电连接，所述第二十一晶体管的第二极与所述第一电压端电连接；
所述第二节点生成电路包括第二十二晶体管和第二十三晶体管；
所述第二十二晶体管的控制极与所述第二时钟信号端电连接，所述第二十二晶体管的第一极与所述第二电压端电连接，所述第二十二晶体管的第二极与第二节点电连接；
所述第二十三晶体管的控制极与所述第一节点电连接，所述第二十三晶体管的第一极与所述第二时钟信号端电连接，所述第二十三晶体管的第二极与所述第二节点电连接；
所述第三节点生成电路包括第二十四晶体管和第二电容；
所述第二十四晶体管的控制极与所述第一节点电连接，所述第二十四晶体管的第一极与所述第一时钟信号端电连接，所述第二十四晶体管的第二极与所述第三节点电连接；
所述第二电容的第一端与所述第一节点电连接，所述第二电容的第二端与所述第三节点电连接。
可选的，所述输出上拉电路包括第二十五晶体管；
所述第二十五晶体管的控制极与所述第一控制节点电连接，所述第二十五晶体管的第一极与所述第二电压端电连接，所述第二十五晶体管的第二极 与所述驱动信号输出端电连接。
可选的，所述进位上拉电路包括第二十六晶体管；
所述第二十六晶体管的控制极与所述第一控制节点电连接，所述第二十六晶体管的第一极与所述第四电压端电连接，所述第二十六晶体管的第二极与所述进位信号输出端电连接。
本公开至少一实施例所述的驱动信号生成电路还包括第一储能电路和第二储能电路；
所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述驱动信号输出端电连接，所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述第二控制节点电连接，所述第二储能电路的第二端与所述第一电压端电连接。
如图13所示，在图8所示的驱动信号生成电路的至少一实施例的基础上，所述第二控制节点控制电路15包括第一晶体管T1和第一电容C1；
所述第一晶体管T1的栅极与所述第二节点pre_QB电连接，所述第一晶体管T1的漏极与所述第一时钟信号端CKB电连接，所述第一晶体管T1的源极与所述第二控制节点QB电连接；
所述第一电容C1的第一端与所述第二节点pre_QB电连接，所述第一电容C1的第二端与所述第二控制节点QB电连接；
所述第一控制电路50包括第二晶体管T2；
所述第二晶体管T2的栅极与所述驱动信号输出端OT电连接，所述第二晶体管T2的漏极与所述第二高电压端VGH2电连接，所述第二晶体管T2的源极与所述第一连接节点J1电连接；
第一输出复位子电路51包括第三晶体管T3，第二输出复位子电路52包括第四晶体管T4；
所述第三晶体管T3的栅极与所述第四晶体管T4的栅极都与所述第二控制节点QB电连接，所述第三晶体管T3的漏极与所述驱动信号输出端OT电连接；
所述第三晶体管T3的源极与所述第四晶体管T4的漏极都与所述第一连 接节点J1电连接，所述第四晶体管T4的源极与所述第一低电压端VGL1电连接；
所述第二控制电路70包括第五晶体管T5；
所述第五晶体管T5的栅极与所述第一控制节点Q电连接，所述第五晶体管T5的漏极与所述第二高电压端VGH2电连接，所述第五晶体管T5的源极与所述第二连接节点J2电连接；
所述第一节点控制子电路71包括第六晶体管T6，所述第二节点控制子电路72包括第七晶体管T7；
所述第六晶体管T6的栅极与所述第一时钟信号端CKB电连接，所述第六晶体管T6的漏极与所述第三节点B电连接，所述第六晶体管T6的源极与所述第二连接节点J2电连接；
所述第七晶体管T7的栅极与所述第一时钟信号端CKB电连接，所述第七晶体管T7的漏极与所述第一控制节点Q电连接，所述第七晶体管T7的源极与所述第二连接节点J2电连接；
所述节点复位电路80包括第八晶体管T8；
所述第八晶体管T8的栅极与所述帧复位端TRST电连接，所述第八晶体管T8的漏极与所述第二节点pre_QB电连接，所述第八晶体管T8的源极与第一高电压端VGH电连接；
所述第一节点控制电路21包括第九晶体管T9，所述第二节点控制电路22包括第十晶体管T10；
所述第九晶体管T9的栅极与所述第二控制节点QB电连接，所述第九晶体管T9的漏极与所述第一控制节点Q电连接，所述第九晶体管T9的源极与所述第一低电压端VGL1电连接；
所述第十晶体管T10的栅极与所述第三节点B电连接，所述第十晶体管T10的漏极与所述第一低电压端VGL1电连接，所述第十晶体管T10的源极与所述第二控制节点QB电连接；
所述第一节点生成电路11包括第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21；
所述第十九晶体管T19的栅极与所述第二时钟信号端CKA电连接，所 述第十九晶体管T19的漏极与所述输入端I1电连接，所述第十九晶体管T19的源极与所述第一节点A电连接；
所述第二十晶体管T20的栅极与所述第一时钟信号端CKB电连接，所述第二十晶体管T20的漏极与所述第一节点A电连接，所述第二十晶体管T20的源极与所述第二十一晶体管T21的漏极电连接，所述第二十一晶体管T21的源极与所述第一低电压端VGL1电连接；
所述第二节点生成电路12包括第二十二晶体管T22和第二十三晶体管T23；
所述第二十二晶体管T22的栅极与所述第二时钟信号端CKA电连接，所述第二十二晶体管T22的漏极与所述第一高电压端VGH电连接，所述第二十二晶体管T22的源极与第二节点pre_QB电连接；
所述第二十三晶体管T23的栅极与所述第一节点A电连接，所述第二十三晶体管T23的漏极与所述第二时钟信号端CKA电连接，所述第二十三晶体管T23的源极与所述第二节点pre_QB电连接；
所述第三节点生成电路13包括第二十四晶体管T24和第二电容C2；
所述第二十四晶体管T24的栅极与所述第一节点A电连接，所述第二十四晶体管T24的漏极与所述第一时钟信号端CKB电连接，所述第二十四晶体管T24的源极与所述第三节点B电连接；
所述第二电容C2的第一端与所述第一节点A电连接，所述第二电容C2的第二端与所述第三节点B电连接；
所述输出上拉电路41包括第二十五晶体管T25；
所述第二十五晶体管T25的栅极与所述第一控制节点Q电连接，所述第二十五晶体管T25的漏极与所述第一高电压端VGH电连接，所述第二十五晶体管T25的源极与所述驱动信号输出端OT电连接；
所述驱动信号生成电路的至少一实施例还包括第一储能电路131和第二储能电路132；
所述第一储能电路131包括第三电容C3，所述第二储能电路132包括第四电容C4；
C3的第一端与第一控制节点Q电连接，C3的第二端与所述驱动信号输 出端OT电连接；
C4的第一端与所述第二控制节点QB电连接，C4的第二端与所述第一低电压端VGL1电连接。
在图13所示的驱动信号生成电路的至少一实施例中，所有的晶体管都为n型晶体管，所有晶体管都为氧化物薄膜晶体管，但不以此为限。
本公开图13所示的驱动信号生成电路的至少一实施例在工作时，在相邻两帧时间之间的空白时间段，TRST提供高电压信号，T8导通，以将第二节点pre_QB的电位复位为高电压。
如图14所示，本公开图13所示的驱动信号生成电路的至少一实施例在工作时，驱动周期包括先后设置的第一阶段S1、第二阶段S2、第三阶段S3、第四阶段S4、第五阶段S5和第六阶段S6；
在第一阶段S1，CKA提供高电压信号，I1提供高电压信号，T19导通，第一节点A的电位为高电压，T7导通，CKB提供低电压信号，第三节点B的电位为低电压；T22导通，第二节点pre_QB的电位为高电压，T1导通，第二控制节点QB的电位为低电压，第一控制节点Q的电位维持为低电压；
在第二阶段S2，CKA提供低电压信号，CKB提供高电压信号，T24导通，第一节点A的电位被自举为更高的高电位，T23导通，第二节点pre_QB的电位为低电压，第三节点B的电位为高电压，T6和T7导通，第一控制节点Q的电位为高电压，T25导通，OT输出高电压信号，第一控制节点Q的电位被C3自举到更高电位；由于第二高电压端VGH2提供的第二高电压的电压值大于第一高电压端VGH提供的第一高电压的电压值，所以T7处于关断状态，第一控制节点Q的高电位被维持住，T25能够将VGH提供的第一高电压完全输出至OT，不会存在阈值电压损失；
在第三阶段S3，在CKA提供高电压信号时，第二节点pre_QB的电位也为高电压，但是第二控制节点QB的电位由于CKB提供的第一时钟信号的低电位而始终保持低电位，OT持续输出高电压信号；
在第四阶段S4，CKA提供高电压信号，CKB提供低电压信号，T22导通，第二节点pre_QB的电位为高电压，T1导通，QB的电位低电压，T19导通，I1提供低电压信号，第一节点A的电位为低电压，第一控制节点Q的电 位维持为高电压，T25导通，OT输出高电压信号；
在第五阶段S5，CKB提供高电压信号，CKA提供低电压信号，T1导通，第二控制节点QB的电位为高电压，T9导通，第一控制节点Q的电位为低电压，T3和T4导通，OT输出低电压信号；
在第六阶段S6，OT保持输出低电压信号，但是由于pre_QB在CKA提供高电压信号的期间，通过T1将第二控制节点QB的电位拉低，使得T3的栅极电位和T4的栅极电位拉低，不会一直存在正向stress(应力)而导致T3和T4失效；因为当显示刷新频率为120Hz时，一帧时间为8.6ms，其中，驱动信号的电位为低电压的时间超过8ms，因此需要对T3和T4进行stress减轻，否则很容易失效。
在图14中，标号为OT(N+1)的为相邻下一级驱动信号。
在图13所示的驱动信号生成电路的至少一实施例中，T10和T9也可以只保留一个。
本公开图13所示的驱动信号生成电路在工作时，当第N行驱动信号生成电路中的T1的漏极接入的第一时钟信号为低电压信号时，第N+1行驱动信号生成电路中的T19的栅极接入低电压信号，此时，第N+1行驱动信号生成电路中的T19是关断的，因此不会影响级联，只有在第一时钟信号的电位为高电压时，才会将第N级驱动信号通过打开的第N+1行驱动信号生成电路中的T19，将低电位传输到第N+1行驱动信号生成电路中的第一控制节点；其中，N为正整数。
在本公开至少一实施例中，第N行驱动信号生成电路接入的第一时钟信号与第N行驱动信号生成电路接入的第二时钟信号相同，第N行驱动信号生成电路接入的第二时钟信号与第N行驱动信号生成电路接入的第一时钟信号相同，但不以此为限。
本公开图15所示的驱动信号生成电路的至少一实施例与本公开图13所示的驱动信号生成电路的至少一实施例的区别在于：所述驱动信号生成电路还包括进位信号输出电路，所述进位信号输出电路包括进位上拉电路101和进位复位电路；所述进位复位电路包括第一进位复位子电路111和第二进位复位子电路112；所述驱动信号生成电路的至少一实施例还包括第三控制电路110；
所述进位上拉电路101包括第二十六晶体管T26；
所述第二十六晶体管T26的栅极与所述第一控制节点Q电连接，所述第二十六晶体管T26的漏极与第三高电压端VGH3电连接，所述第二十六晶体管T26的源极与所述进位信号输出端CR电连接；所述第三高电压端VGH3用于提供第三高电压信号；
所述第一进位复位子电路111包括第十三晶体管T13，所述第二进位复位子电路112包括第十四晶体管T14；
所述第十三晶体管T13的栅极与所述第十四晶体管T14的栅极都与所述第二控制节点QB电连接，第十三晶体管T13的漏极与所述进位信号输出端CR电连接；
所述第十三晶体管T13的源极与所述第十四晶体管T14的漏极都与第三连接节点J3电连接，所述第十四晶体管T14的源极与所述第二低电压端VGL2电连接；所述第二低电压端VGL2用于提供第二低电压信号；
所述第三控制电路110包括第十二晶体管T12；
所述第十二晶体管T12的栅极与所述进位信号输出端CR电连接，所述第十二晶体管T12的漏极与所述第二高电压端VGH2电连接，所述第十二晶体管T12的源极与所述第三连接节点J3电连接；所述第二高电压端VGH2用于提供第二高电压信号。
在图15所示的驱动信号生成电路的至少一实施例中，所有的晶体管都为n型晶体管，所有晶体管都为氧化物薄膜晶体管，但不以此为限。
在图15所示的驱动信号生成电路的至少一实施例中，所述第四电压端可以为第三高电压端VGH3，所述第五电压端可以为第二低电压端VGL2，所述第六电压端可以为第二高电压端VGH2，但不以此为限。
在本公开至少一实施例中，VGH2提供的第二高电压信号的电压值大于等于20V而小于等于24V，VGH提供的第一高电压信号的电压值大于等于12V而小于等于18V，VGL1提供的第一低电压信号的电压值大于等于-6V而小于等于-4V，VGL2提供的第二低电压信号的电压值大于等于-10V而小于等于-6V，VGH3提供的第三高电压信号的电压值大于等于12V而小于等于18V，但不以此为限。
在本公开图15所示的驱动信号生成电路的至少一实施例中，增设了用于提供进位信号的进位信号输出电路，所述进位信号可以用于级联；
所述进位信号输出电路包括第十二晶体管T12、第十三晶体管T13和第十四晶体管T14，当CR输出高电压信号时，T12导通，第三连接节点J3接入第二高电压信号，从而使得CR提供的进位信号的电位不会由于漏电而拉低。
本公开图16所示的驱动信号生成电路的至少一实施例与本公开图13所示的驱动信号生成电路的至少一实施例的区别在于：所述第二控制节点控制电路15还包括第十一晶体管T11；所述第一晶体管T1的源极通过所述第十一晶体管T11与所述第二控制节点QB电连接；
所述第十一晶体管T11的栅极与所述第一时钟信号端CKB电连接，所述第十一晶体管T11的漏极与所述第二控制节点QB电连接，所述第十一晶体管T11的源极与所述第一晶体管T1的源极电连接。
在本公开图16所示的驱动信号生成电路的至少一实施例中，增设了T11，在CKB提供高电压信号时，T11导通，以控制T1的源极与第二控制节点QB之间连通，以控制OT输出低电压信号。
在本公开图16所示的驱动信号生成电路的至少一实施例中，T11为n型晶体管，T11为氧化物薄膜晶体管，但不以此为限。
本公开图17所示的驱动信号生成电路的至少一实施例与本公开图13所示的驱动信号生成电路的至少一实施例的区别在于：所述第八晶体管T8的漏极与所述第二控制节点QB电连接。
在本公开图17所示的驱动信号生成电路的至少一实施例中，T8为n型晶体管，T8为氧化物薄膜晶体管，但不以此为限。
本公开图17所示的驱动信号生成电路的至少一实施例在工作时，在相邻两帧时间之间的空白时间段，TRST提供高电压信号，T8导通，以将第二控制节点QB的电位复位为高电压。
本公开图17所示的驱动信号生成电路的至少一实施例与本公开图13所示的驱动信号生成电路的至少一实施例的区别在于：
T22的栅极与第五时钟信号端CKA3电连接，T1的漏极与第六时钟信号 端CKB3电连接，T23的漏极与CKA3电连接；
所述驱动信号生成电路还包括第四节点生成电路120；
所述第四节点生成电路120包括第十四晶体管T14和第十五晶体管T15；
所述第十四晶体管T14的栅极与所述第三时钟信号端CKA2电连接，所述第十四晶体管T14的漏极与第一高电压端VGH电连接，所述第十四晶体管T14的源极与所述第四节点pre_QB2电连接；
所述第十五晶体管T15的栅极与所述第一节点A电连接，所述第十五晶体管T15的漏极与所述第三时钟信号端CKA2电连接，所述第十五晶体管T15的源极与所述第四节点pre_QB2电连接；
所述第一节点生成电路11包括第十六晶体管T16和第十七晶体管T17；
所述第十六晶体管T16的栅极与所述第四时钟信号端CKB2电连接，所述第十六晶体管T16的漏极与所述第一节点A电连接，所述第十六晶体管T16的源极与所述第十七晶体管T17的漏极电连接；
所述第十七晶体管T17的栅极与所述第四节点pre_QB2电连接，所述第十七晶体管T17的源极与所述第一低电压端VGL1电连接；
所述第二控制节点控制电路15还包括第十八晶体管T18和控制电容C0；
所述第十八晶体管T18的栅极与所述第四节点pre_QB2电连接，所述第十八晶体管T18的漏极与所述第四时钟信号端CKB2电连接，所述第十八晶体管T18的源极与所述第二控制节点QB电连接；
所述控制电容C0的第一端与所述第四节点pre_QB2电连接，所述控制电容C0的第二端与所述第二控制节点QB电连接。
本公开图17所示的驱动信号生成电路的至少一实施例增设了第四节点控制电路120，以控制第二节点pre_QB和第四节点pre_QB2交替工作，这样可以缓解T1持续受到的正向stress，防止T1的特性漂移而影响驱动信号生成电路工作。
本公开图17所示的驱动信号生成电路的至少一实施例在工作时，当CKA2和CKB2提供低电压信号时，CKA3提供相应的第五时钟信号，CKB3提供相应的第六时钟信号；
当CKA3和CKB3提供低电压信号时，CKA2提供相应的第三时钟信号， CKB2提供相应的第四时钟信号；
以使得第二节点pre_QB和第四节点pre_QB2交替工作。
本公开实施例所述的驱动信号生成方法，应用于上述的驱动信号生成电路，所述驱动信号生成方法包括：
第一节点生成电路控制第一节点的电位；
第二节点生成电路控制第二节点的电位；
第三节点生成电路控制第三节点的电位；
第一控制节点控制电路根据所述第三节点的电位控制第一控制节点的电位；
第二控制节点控制电路在所述第二节点的电位的控制下，控制第二控制节点与第一时钟信号端之间连通，并根据所述第二节点的电位控制所述第二控制节点的电位；
输出电路在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过驱动信号输出端输出相应的驱动信号。
本公开实施例所述的驱动信号生成模组包括多级上述的驱动信号生成电路。
在本公开至少一实施例中，所述驱动信号生成电路的输入端可以与相邻上一级驱动信号生成电路的驱动信号输出端电连接。
如图18所示，本公开至少一实施例所述的驱动信号生成模组包括第一级驱动信号生成电路G(1)、第二级驱动信号生成电路G(2)、第三级驱动信号生成电路G(3)和第四级驱动信号生成电路G(4)；
在图18中，标号为OT1的为G(1)的驱动信号输出端，标号为OT2的为G(2)的驱动信号输出端，标号为OT3的为G(3)的驱动信号输出端，标号为OT4的为G(4)的驱动信号输出端；
如图18所示，G(2)的输入端与OT1电连接，G(3)的输入端与OT2电连接，G(4)的输入端与OT3电连接。
可选的，所述驱动信号生成电路还包括进位信号输出端；
所述驱动信号生成电路的输入端与相邻上一级驱动信号生成电路的进位信号输出端电连接。
本公开实施例所述的显示装置包括上述的驱动信号生成模组。
本公开至少一实施例所述的显示装置还包括多行多列像素电路。
如图19所示，所述像素电路的至少一实施例包括有机发光二极管O1、第一显示控制晶体管M1、第二显示控制晶体管M2、第三显示控制晶体管M3、第四显示控制晶体管M4、驱动晶体管M0和存储电容Cst；
M1的栅极与第一扫描线G1电连接，M1的漏极与数据线D1电连接，M1的源极与M0的栅极电连接；
M2的栅极与第二扫描线G2电连接，M2的漏极接入参考电压Vref，M2的源极与M0的源极电连接；
M3的栅极与发光控制线E1电连接，M3的漏极与电源电压端ELVDD电连接，M3的源极与M0的漏极电连接；
M4的栅极与第三扫描线G3电连接，M4的漏极接入初始电压Vi，M4的源极与M0的栅极电连接；
M0的源极与O1的阳极电连接，O1的阴极与低电压端ELVSS电连接；
Cst的第一端与M0的栅极电连接，Cst的第二端与M0的源极电连接。
在图19中，所有晶体管都为n型晶体管，但不以此为限。本公开图19所示的像素电路的至少一实施例能够对驱动晶体管M0的阈值电压进行补偿。
图20是图19所示的像素电路的至少一实施例的工作时序图。
如图20所示，图19所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的复位阶段t1、补偿阶段t2、数据写入阶段t3、第一发光阶段t4、插黑阶段t5和第二发光阶段t6；
在复位阶段t1，G3提供高电压信号，E1提供高电压信号，G1提供低电压信号，M4打开，以对M0的栅极电位进行复位；之后，G2提供高电压信号，M2打开，以对M0的源极电位进行复位；
在补偿阶段t2，E1提供高电压信号，G1提供低电压信号，G2提供高电压信号，G3提供低电压信号，M2导通，M4关断；
在补偿阶段t2开始时，M0导通，Vref通过导通的M2和M0为Cst充电，以改变M0的栅极电位，直至M0关断，此时M0的栅极电位为Vref+Vth，Vth为M0的阈值电压；
在数据写入阶段t3，G1提供高电压信号，G2提供低电压信号，G3提供低电压信号，E1提供低电压信号，M1导通，D1提供数据电压Vdata至M0的栅极；
在第一发光阶段t4，E1提供高电压信号，G1、G2和G3都提供低电压信号，M4导通，M0驱动O1发光；
在插黑阶段t5，E1提供低电压信号，像素停止发光被切黑；
在第二发光阶段t6，E1提供高电压信号，M4导通，M0继续驱动O1发光。
本公开至少一实施例所述的驱动信号生成电路可以为第三扫描线提供第三扫描信号；
在具体实施时，本公开至少一实施例所述的驱动信号生成电路也可以为第二扫描线提供第二扫描信号，或者，也可以为第一扫描线提供第一扫描信号，但不以此为限。
在本公开至少一实施例中，由于各扫描信号的脉冲较宽，因此需要采用PWM电路。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (32)

  1. 一种驱动信号生成电路，包括第一节点生成电路、第二节点生成电路、第三节点生成电路、第一控制节点控制电路、第二控制节点控制电路和输出电路；
    所述第一节点生成电路与第一节点电连接，用于控制所述第一节点的电位；
    所述第二节点生成电路与第二节点电连接，用于控制所述第二节点的电位；
    所述第三节点生成电路分别与第一节点和第三节点电连接，用于根据所述第一节点的电位，控制所述第三节点的电位；
    所述第一控制节点控制电路分别与第三节点和第一控制节点电连接，用于根据所述第三节点的电位控制所述第一控制节点的电位；
    所述第二控制节点控制电路分别与第一时钟信号端、所述第二节点和第二控制节点电连接，用于在所述第二节点的电位的控制下，控制所述第二控制节点与所述第一时钟信号端之间连通，并根据所述第二节点的电位控制所述第二控制节点的电位；
    所述输出电路分别与第一控制节点、第二控制节点和驱动信号输出端电连接，用于在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过所述驱动信号输出端输出相应的驱动信号。
  2. 如权利要求1所述的驱动信号生成电路，其中，还包括第一节点控制电路和/或第二节点控制电路；
    所述第一节点控制电路分别与所述第一控制节点、所述第二控制节点和第一电压端电连接，用于在所述第二控制节点的电位的控制下，控制所述第一控制节点与所述第一电压端之间连通；
    所述第二节点控制电路分别与所述第三节点、所述第二控制节点和所述第一电压端电连接，用于在所述第三节点的电位的控制下，控制所述第二控制节点与所述第一电压端之间连通。
  3. 如权利要求1所述的驱动信号生成电路，其中，所述第一节点生成电 路还分别与第二节点、第一时钟信号端、第二时钟信号端、输入端和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第一节点与所述输入端之间连通，并用于在所述第二节点的电位和所述第一时钟信号端提供的第一时钟信号的控制下，控制所第一节点与所述第一电压端之间连通；
    所述第二节点生成电路还分别与第二时钟信号端、第二电压端和第一节点电连接，用于在所述第二时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通，在所述第一节点的电位的控制下，控制所述第二时钟信号端与所述第二节点之间连通；
    所述第三节点生成电路还与第一时钟信号端电连接，用于在所述第一节点的电位的控制下，控制所述第三节点与所述第一时钟信号端之间连通，并根据所述第一节点的电位，调节所述第三节点的电位。
  4. 如权利要求1所述的驱动信号生成电路，其中，所述输出电路包括输出上拉电路和输出复位电路；
    所述输出上拉电路分别与第一控制节点、第二电压端和所述驱动信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述驱动信号输出端与所述第二电压端之间连通；
    所述输出复位电路分别与第二控制节点、第一电压端和所述驱动信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述驱动信号输出端与所述第一电压端之间连通。
  5. 如权利要求4所述的驱动信号生成电路，其中，所述输出复位电路包括第一输出复位子电路和第二输出复位子电路；所述驱动信号生成电路还包括第一控制电路；
    所述第一输出复位子电路的控制端与所述第二控制节点电连接，所述第一输出复位子电路的第一端与所述驱动信号输出端电连接，所述第一输出复位子电路的第二端与第一连接节点电连接；所述第一输出复位子电路用于在所述第二控制节点的电位的控制下，控制所述驱动信号输出端与所述第一连接节点之间连通；
    所述第二输出复位子电路的控制端与所述第二控制节点电连接，所述第 二输出复位子电路的第一端与所述第一连接节点电连接，所述第二输出复位子电路的第二端与所述第一电压端电连接；所述第二输出复位子电路用于在所述第二控制节点的电位的控制下，控制所述第一连接节点与所述第一电压端之间连通；
    所述第一控制电路分别与所述驱动信号输出端、所述第一连接节点和第三电压端电连接，用于在所述驱动信号输出端输出的驱动信号的控制下，控制所述第一连接节点与所述第三电压端之间连通。
  6. 如权利要求1所述的驱动信号生成电路，其中，所述第二控制节点控制电路包括第一晶体管和第一电容；
    所述第一晶体管的控制极与所述第二节点电连接，所述第一晶体管的第一极与所述第一时钟信号端电连接，所述第一晶体管的第二极与所述第二控制节点电连接；
    所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与所述第二控制节点电连接。
  7. 如权利要求5所述的驱动信号生成电路，其中，所述第一控制电路包括第二晶体管；
    所述第二晶体管的控制极与所述驱动信号输出端电连接，所述第二晶体管的第一极与所述第三电压端电连接，所述第二晶体管的第二极与所述第一连接节点电连接。
  8. 如权利要求5所述的驱动信号生成电路，其中，第一输出复位子电路包括第三晶体管，第二输出复位子电路包括第四晶体管；
    所述第三晶体管的控制极与所述第四晶体管的控制极都与所述第二控制节点电连接，所述第三晶体管的第一极与所述驱动信号输出端电连接；
    所述第三晶体管的第二极与所述第四晶体管的第一极都与所述第一连接节点电连接，所述第四晶体管的第二极与所述第一电压端电连接。
  9. 如权利要求1所述的驱动信号生成电路，其中，所述第一控制节点控制电路还与第一时钟信号端电连接，用于在所述第一时钟信号的控制下，控制所述第三节点与所述第一控制节点之间连通。
  10. 如权利要求9所述的驱动信号生成电路，其中，所述第一控制节点 控制电路包括第一节点控制子电路和第二节点控制子电路；所述驱动信号生成电路还包括第二控制电路；
    所述第一节点控制子电路的控制端与第一时钟信号端电连接，所述第一节点控制子电路的第一端与所述第三节点电连接，所述第一节点控制子电路的第二端与第二连接节点电连接，所述第一节点控制子电路用于在所述第一时钟信号的控制下，控制所述第三节点与所述第二连接节点之间连通；
    所述第二节点控制子电路的控制端与第一时钟信号端电连接，所述第二节点控制子电路的第一端与第二连接节点电连接，所述第二节点控制子电路的第二端与所述第一控制节点电连接，所述第二节点控制子电路用于在所述第一时钟信号的控制下，控制所述第二连接节点与所述第一控制节点之间连通；
    所述第二控制电路分别与所述第一控制节点、所述第二连接节点和第三电压端电连接，用于在所述第一控制节点的电位的控制下，控制所述第二连接节点与所述第三电压端之间连通。
  11. 如权利要求10所述的驱动信号生成电路，其中，所述第二控制电路包括第五晶体管；
    所述第五晶体管的控制极与所述第一控制节点电连接，所述第五晶体管的第一极与所述第三电压端电连接，所述第五晶体管的第二极与所述第二连接节点电连接。
  12. 如权利要求10所述的驱动信号生成电路，其中，所述第一节点控制子电路包括第六晶体管，所述第二节点控制子电路包括第七晶体管；
    所述第六晶体管的控制极与所述第一时钟信号端电连接，所述第六晶体管的第一极与所述第三节点电连接，所述第六晶体管的第二极与所述第二连接节点电连接；
    所述第七晶体管的控制极与所述第一时钟信号端电连接，所述第七晶体管的第一极与所述第一控制节点电连接，所述第七晶体管的第二极与所述第二连接节点电连接。
  13. 如权利要求1至12中任一权利要求所述的驱动信号生成电路，其中，还包括节点复位电路；
    所述节点复位电路分别与帧复位端、第二电压端和所述第二节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二节点之间连通；和/或，
    所述节点复位电路分别与帧复位端、第二电压端和所述第二控制节点电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二电压端与所述第二控制节点之间连通。
  14. 如权利要求13所述的驱动信号生成电路，其中，所述节点复位电路包括第八晶体管；
    所述第八晶体管的控制极与所述帧复位端电连接，所述第八晶体管的第一极与所述第二节点或第二控制节点电连接，所述第八晶体管的第二极与所述第二电压端电连接。
  15. 如权利要求2所述的驱动信号生成电路，其中，所述第一节点控制电路包括第九晶体管，所述第二节点控制电路包括第十晶体管；
    所述第九晶体管的控制极与所述第二控制节点电连接，所述第九晶体管的第一极与所述第一控制节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；
    所述第十晶体管的控制极与所述第三节点电连接，所述第十晶体管的第一极与所述第一电压端电连接，所述第十晶体管的第二极与所述第二控制节点电连接。
  16. 如权利要求6所述的驱动信号生成电路，其中，所述第二控制节点控制电路还包括第十一晶体管；所述第一晶体管的第二极通过所述第十一晶体管与所述第二控制节点电连接；
    所述第十一晶体管的控制极与所述第一时钟信号端电连接，所述第十一晶体管的第一极与所述第二控制节点电连接，所述第十一晶体管的第二极与所述第一晶体管的第二极电连接。
  17. 如权利要求1至12中任一权利要求所述的驱动信号生成电路，其中，还包括进位信号输出电路；
    所述进位信号输出电路分别与第一控制节点、第二控制节点、进位信号输出端电连接，用于在所述第一控制节点的电位和所述第二控制节点的电位 的控制下，通过所述进位信号输出端输出相应的进位信号。
  18. 如权利要求17所述的驱动信号生成电路，其中，所述进位信号输出电路包括进位上拉电路和进位复位电路；
    所述进位上拉电路分别与第一控制节点、第四电压端和所述进位信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述进位信号输出端与所述第四电压端之间连通；
    所述进位复位电路分别与第二控制节点、第五电压端和所述进位信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述进位信号输出端与所述第五电压端之间连通。
  19. 如权利要求18所述的驱动信号生成电路，其中，所述进位复位电路包括第一进位复位子电路和第二进位复位子电路；所述驱动信号生成电路还包括第三控制电路；
    所述第一进位复位子电路的控制端与所述第二控制节点电连接，所述第一进位复位子电路的第一端与所述进位信号输出端电连接，所述第一进位复位子电路的第二端与第三连接节点电连接；所述第一进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述进位信号输出端与所述第三连接节点之间连通；
    所述第二进位复位子电路的控制端与所述第二控制节点电连接，所述第二进位复位子电路的第一端与所述第三连接节点电连接，所述第二进位复位子电路的第二端与所述第五电压端电连接；所述第二进位复位子电路用于在所述第二控制节点的电位的控制下，控制所述第三连接节点与所述第五电压端之间连通；
    所述第三控制电路分别与所述第三连接节点和第六电压端电连接，所述第三控制电路还与所述进位信号输出端或所述驱动信号输出端电连接，用于在所述进位信号输出端输出的进位信号或所述驱动信号输出端提供的驱动信号的控制下，控制所述第三连接节点与所述第六电压端之间连通。
  20. 如权利要求19所述的驱动信号生成电路，其中，所述第三控制电路包括第十二晶体管；
    所述第十二晶体管的控制极与所述进位信号输出端或所述驱动信号输出 端电连接，所述第十二晶体管的第一极与所述第六电压端电连接，所述第十二晶体管的第二极与所述第三连接节点电连接。
  21. 如权利要求19所述的驱动信号生成电路，其中，所述第一进位复位子电路包括第十三晶体管，所述第二进位复位子电路包括第十四晶体管；
    所述第十三晶体管的控制极与所述第十四晶体管的控制极都与所述第二控制节点电连接，第十三晶体管的第一极与所述进位信号输出端电连接；
    所述第十三晶体管的第二极与所述第十四晶体管的第一极都与所述第三连接节点电连接，所述第十四晶体管的第二极与所述第五电压端电连接。
  22. 如权利要求3至12中任一权利要求所述的驱动信号生成电路，其中，还包括第四节点生成电路；
    所述第四节点生成电路分别与第一节点、第四节点、第三时钟信号端和第二电压端电连接，用于在所述第三时钟信号端提供的第三时钟信号的控制下，控制所述第二电压端与所述第四节点之间连通，并在所述第一节点的电位的控制下，控制所述第三时钟信号端与所述第四节点之间连通；
    所述第一节点生成电路还分别第四节点和第四时钟信号端电连接，用于在所述第四节点的电位和所述第四时钟信号端提供的第四时钟信号的控制下，控制所述第一节点与第一电压端之间连通；
    所述第二控制节点控制电路分别与所述第四节点、所述第四时钟信号端和第二控制节点电连接，用于在所述第四节点的电位的控制下，控制所述第二控制节点与所述第四时钟信号端之间连通，并根据所述第四节点的电位控制所述第二控制节点的电位。
  23. 如权利要求22所述的驱动信号生成电路，其中，所述第四节点生成电路包括第十四晶体管和第十五晶体管；
    所述第十四晶体管的控制极与所述第三时钟信号端电连接，所述第十四晶体管的第一极与第二电压端电连接，所述第十四晶体管的第二极与所述第四节点电连接；
    所述第十五晶体管的控制极与所述第一节点电连接，所述第十五晶体管的第一极与所述第三时钟信号端电连接，所述第十五晶体管的第二极与所述第四节点电连接；
    所述第一节点生成电路包括第十六晶体管和第十七晶体管；
    所述第十六晶体管的控制极与所述第四时钟信号端电连接，所述第十六晶体管的第一极与所述第一节点电连接，所述第十六晶体管的第二极与所述第十七晶体管的第一极电连接；
    所述第十七晶体管的控制极与所述第四节点电连接，所述第十七晶体管的第二极与所述第一电压端电连接；
    所述第二控制节点控制电路还包括第十八晶体管和控制电容；
    所述第十八晶体管的控制极与所述第四节点电连接，所述第十八晶体管的第一极与所述第四时钟信号端电连接，所述第十八晶体管的第二极与所述第二控制节点电连接；
    所述控制电容的第一端与所述第四节点电连接，所述控制电容的第二端与所述第二控制节点电连接。
  24. 如权利要求3所述的驱动信号生成电路，其中，所述第一节点生成电路包括第十九晶体管、第二十晶体管和第二十一晶体管；
    所述第十九晶体管的控制极与所述第二时钟信号端电连接，所述第十九晶体管的第一极与所述输入端电连接，所述第十九晶体管的第二极与所述第一节点电连接；
    所述第二十晶体管的控制极与所述第一时钟信号端电连接，所述第二十晶体管的第一极与所述第一节点电连接，所述第二十晶体管的第二极与所述第二十一晶体管的第一极电连接，所述第二十一晶体管的第二极与所述第一电压端电连接；
    所述第二节点生成电路包括第二十二晶体管和第二十三晶体管；
    所述第二十二晶体管的控制极与所述第二时钟信号端电连接，所述第二十二晶体管的第一极与所述第二电压端电连接，所述第二十二晶体管的第二极与第二节点电连接；
    所述第二十三晶体管的控制极与所述第一节点电连接，所述第二十三晶体管的第一极与所述第二时钟信号端电连接，所述第二十三晶体管的第二极与所述第二节点电连接；
    所述第三节点生成电路包括第二十四晶体管和第二电容；
    所述第二十四晶体管的控制极与所述第一节点电连接，所述第二十四晶体管的第一极与所述第一时钟信号端电连接，所述第二十四晶体管的第二极与所述第三节点电连接；
    所述第二电容的第一端与所述第一节点电连接，所述第二电容的第二端与所述第三节点电连接。
  25. 如权利要求4所述的驱动信号生成电路，其中，所述输出上拉电路包括第二十五晶体管；
    所述第二十五晶体管的控制极与所述第一控制节点电连接，所述第二十五晶体管的第一极与所述第二电压端电连接，所述第二十五晶体管的第二极与所述驱动信号输出端电连接。
  26. 如权利要求18所述的驱动信号生成电路，其中，所述进位上拉电路包括第二十六晶体管；
    所述第二十六晶体管的控制极与所述第一控制节点电连接，所述第二十六晶体管的第一极与第四电压端电连接，所述第二十六晶体管的第二极与所述进位信号输出端电连接。
  27. 如权利要求4所述的驱动信号生成电路，其中，还包括第一储能电路和第二储能电路；
    所述第一储能电路的第一端与所述第一控制节点电连接，所述第一储能电路的第二端与所述驱动信号输出端电连接，所述第一储能电路用于储存电能；
    所述第二储能电路的第一端与所述第二控制节点电连接，所述第二储能电路的第二端与所述第一电压端电连接。
  28. 一种驱动信号生成方法，应用于如权利要求1至27中任一权利要求所述的驱动信号生成电路，所述驱动信号生成方法包括：
    第一节点生成电路控制第一节点的电位；
    第二节点生成电路控制第二节点的电位；
    第三节点生成电路控制第三节点的电位；
    第一控制节点控制电路根据所述第三节点的电位控制第一控制节点的电位；
    第二控制节点控制电路在所述第二节点的电位的控制下，控制第二控制节点与第一时钟信号端之间连通，并根据所述第二节点的电位控制所述第二控制节点的电位；
    输出电路在所述第一控制节点的电位和所述第二控制节点的电位的控制下，通过驱动信号输出端输出相应的驱动信号。
  29. 一种驱动信号生成模组，包括多级如权利要求1至27中任一权利要求所述的驱动信号生成电路。
  30. 如权利要求29所述的驱动信号生成模组，其中，
    所述驱动信号生成电路的输入端与相邻上一级驱动信号生成电路的驱动信号输出端电连接。
  31. 如权利要求29所述的驱动信号生成模组，其中，所述驱动信号生成电路还包括进位信号输出端；
    所述驱动信号生成电路的31输入端与相邻上一级驱动信号生成电路的进位信号输出端电连接。
  32. 一种显示装置，包括如权利要求29至31中任一权利要求所述的驱动信号生成模组。
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