KR101448904B1 - 표시장치 - Google Patents

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Abstract

표시 장치에서, 패널부에는 복수의 화소가 구비되고, 각 화소는 제1 및 제2 서브화소로 이루어진다. 제1 및 제2 서브화소는 서로 다른 게이트 라인에 각각 연결되고, 하나의 데이터 라인에 공통으로 연결된다. 패널부 상에 구비된 게이트 구동부에서는 상기 복수의 게이트 라인에 순차적으로 제공되는 다수의 게이트 신호가 출력된다. 여기서, 서로 인접하는 게이트 신호들은 특정 시간동안 중첩된다. 또한, 데이터 구동부는 제1 및 제2 서브화소에 서로 다른 전압레벨을 갖는 데이터 신호를 각각 인가한다. 따라서, 화면을 바라보는 위치에 따라 표시된 영상 이미지가 왜곡되어 표시되지 않고 경제성을 갖는 액정 표시 장치를 제공할 수 있다.
Figure R1020070079099
액정, 화면, 중첩

Description

표시장치{DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 도 1의 패널부에 구비되는 n*m번째 화소의 등가 회로도이다.
도 3은 도 2에 도시된 n*m번째 화소로 인가되는 데이터 신호 및 게이트 신호의 파형도이다.
도 4는 도 1에 도시된 게이트 구동부의 블록도이다.
도 5는 도 4에 도시된 제1 내지 제4 클럭신호와 제1 내지 제4 게이트 신호의 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 제1 내지 제4 클럭 신호 및 게이트 신호를 나타낸 파형도이다.
도 7은 도 4에 도시된 게이트 구동부의 각 스테이지를 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 패널부 110 : 게이트 구동부
120 : 데이터 구동부 130 : 계조 전압 발생부
140 : 타이밍 제어부
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 패널상에 마련되는 게이트 구동부에서 순차적으로 출력되는 다수의 게이트 신호 각각이 특정 시간동안 인접하는 게이트 신호와 중첩되는 표시 장치에 관한 것이다.
음극선관(Cathode Ray Tube)을 이용한 표시 장치와 더불어 영상 표시 장치의 중요한 분야를 차지하고 있는 것 중에 하나가 액정 표시 장치이다. 액정 표시 장치는 일정한 공간을 갖고 합착된 두 개의 기판(유리 기판) 사이에 액정이 주입된 구조로 이루어진다. 액정 표시 장치는 액정에 전계를 인가하고, 전계의 세기를 조절함으로써 기판을 통과하는 빛의 양을 조절하여 원하는 영상을 표시할 수 있다.
최근 들어, 액정 표시 장치는 더 많은 화상 정보를 표현하기 위해 대형화되는 추세이다. 그러나, 대면적 액정 패널을 채택하는 액정 표시 장치에서는 화면을 바라보는 위치에 따라서 표시된 영상이 왜곡되어 보이는 현상이 발생한다.
따라서, 본 발명의 목적은 화면을 바라보는 위치에 따라서 표시된 영상이 왜곡되어 보이는 현상을 방지하기 위한 표시 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 게이트 구동부를 패널에 마련하여 경제성을 갖는 표시장치를 제공하는 것이다.
본 발명의 일측면에 따른 표시장치에서, 패널부는 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 화소로 이루어지고, 각 화소는 제1 및 제2 서브화소를 포함한다. 상기 제1 및 제2 서브화소는 서로 다른 게이트 라인에 연결되고, 하나의 데이터 라인에 공통으로 연결된다. 데이터 구동부는 화상 데이터를 입력받아서 상기 복수의 데이터 라인에 데이터 신호를 제공한다. 게이트 구동부는 패널부 상에 구비되고, 상기 복수의 게이트 라인에 다수의 게이트 신호를 순차적으로 제공한다. 여기서, 서로 인접하는 게이트 신호들은 특정 시간동안 서로 중첩된다.
상기 게이트 구동부는 상기 복수의 게이트 라인에 일대일 대응하여 연결된 복수로 스테이지로 이루어지고, 상기 제1 서브화소에 게이트 신호를 제공하는 제1 게이트 구동부 및 상기 제2 서브화소에 게이트 신호를 제공하는 제2 게이트 구동부로 분할된다.
한 수평 주사 구간 중 제1 시간동안 상기 제1 및 제2 게이트 구동부에서는 하이 상태의 게이트 신호가 출력되어 상기 제1 및 제2 서브화소가 동작하고, 나머지 제2 시간동안 상기 제2 게이트 구동부에서만 하이 상태의 게이트 신호가 출력되어 상기 제2 서브화소만 동작한다.
상기 제1 시간동안 상기 데이터 구동부에서는 고전압의 데이터 신호가 출력되어 상기 제1 및 제2 서브화소로 인가되고, 상기 제2 시간동안 상기 데이터 구동부에서는 저전압의 데이터 신호가 출력되어 상기 제2 서브화소로 인가된다.
상기 제 1 게이트 구동부는 상기 복수의 게이트 라인 중 홀수번째 게이트 라인에 전기적으로 연결된 홀수번째 스테이지로 이루어지고, 상기 제 2 게이트 구동부는 상기 짝수번째 게이트 라인에 전기적으로 연결되는 짝수번째 스테이지로 이루어진다.
상기 홀수번째 스테이지는 제1 및 제2 클럭신호를 입력받고, 상기 짝수번째 스테이지는 제3 및 제4 클럭신호를 입력받으며, 상기 복수의 스테이지 중 첫번째 및 두번째 스테이지는 주사 시작 신호를 입력받는다.
여기서, 상기 제1 및 제2 클럭신호는 실질적으로 180도의 위상차를 갖고, 상기 제3 및 제4 클럭신호는 실질적으로 180도의 위상차를 가지며, 상기 제1 및 제3 클럭신호는 실질적으로 90도의 위상차를 갖고, 상기 제2 및 제4 클럭신호는 실질적으로 90도의 위상차를 갖는다.
이하, 첨부된 도면을 참조하여 본 발명의 액정 표시 장치에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블럭도이다.
도 1을 참조하면, 액정 표시 장치(160)는 패널부(100), 게이트 구동부(110), 데이터 구동부(120), 계조 전압 발생부(130), 타이밍 제어부(140) 및 전압 제공부(150)를 포함한다.
상기 패널부(100)는 복수의 게이트 라인(GL1-odd, GL1-even,...GLn-odd, GLn-even), 복수의 데이터 라인(DL1 ~ DLm) 및 복수의 화소(미도시)를 포함하고, 상기 각 화소는 두 개의 서브 화소로 이루어지고, 각 서브 화소는 서로 다른 게이트 라인에 연결되며, 동일한 데이터 라인에 연결된다.
상기 타이밍 제어부(140)는 그래픽 카드로부터 화면에 표시할 영상 신호(R, G, B)를 입력받으며, 각종 제어신호(CT)를 입력받아서, 제1 내지 제3 제어신호(CON1, CON2, CON3) 및 영상 데이터(DAT)를 출력한다. 상기 전압 제공부(150)는 외부로부터 전원전압(Vp)을 입력받고, 상기 제1 제어신호(CON1)에 응답하여 제1 및 제2 구동전압(AVDD, VSS)을 출력한다. 상기 제1 구동전압(AVDD)은 상기 계조전압 발생부(130)로 제공되고, 상기 제2 구동전압(VSS)은 상기 계조전압 발생부(130) 및 게이트 구동부(110)로 제공된다.
상기 게이트 구동부(110)는 상기 전압 제공부(150)로부터 상기 제2 구동전압(VSS)을 입력받고, 상기 타이밍 제어부(140)로부터 제2 제어신호(CON2)를 입력받아서 다수의 게이트 신호를 순차적으로 출력한다. 본 발명에서, 상기 게이트 구동부(110)는 상기 패널부(100)의 일측부에 박막 공정을 통해서 직접적으로 형성되고, 상기 패널부(100)에 구비된 복수의 게이트 라인(GL1-odd, GL1-even,...GLn-odd, GLn-even)과 전기적으로 연결된다. 따라서, 상기 게이트 구동부(110)는 상기 다수의 게이트 신호를 상기 게이트 라인(GL1-odd, GL1-even,...GLn-odd, GLn-even)에 순차적으로 인가할 수 있다.
상기 계조전압 발생부(130)는 동일한 크기를 갖는 다수의 저항이 직렬로 연결되어 있는 저항 스트링 구조로 이루어진다. 상기 저항 스트링의 양단에는 상기 전압 제공부(150)로부터 제공된 상기 제1 및 제2 구동전압(AVDD, VSS)이 각각 제공된다. 상기 제2 구동전압(VSS)은 접지전압일 수 있다. 상기 계조전압 발생부(130)의 출력단자들은 상기 복수의 저항들간의 각 연결노드를 통해 복수의 계조 전압(VGMMA)을 출력한다. 상기 계조 전압 발생부(130)는 상기 복수의 저항과 전원을 포함하는 구성으로 한정되지 않고, 상기 다수의 계조 전압(VGMMA)을 제공할 수 있는 제 반의 구성이면 가능하다.
상기 데이터 구동부(120)는 상기 타이밍 제어부(140)로부터 상기 영상 데이터(DAT) 및 제3 제어신호(CON3)를 입력받고, 상기 계조전압 발생부(130)로부터 다수의 계조전압(VGMMA)을 입력받는다. 상기 데이터 구동부(120)는 상기 제3 제어신호(CON3)에 응답하여 디지털 형태의 상기 영상 데이터(DAT)를 상기 다수의 계조전압(VGMMA)을 근거로 아날로그 형태를 갖는 데이터 전압으로 변환한다. 상기 데이터 구동부(120)는 상기 패널부(100)에 구비된 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결된다. 따라서, 상기 데이터 구동부(120)로부터 출력된 상기 데이터 전압은 상기 다수의 데이터 라인(DL1 ~ DLm)으로 제공된다.도 2는 도 1에 도시된 패널부에 구비되는 n*m번째한 화소의 등가 회로도이다. 도 3은 도 2에 도시된 n*m번째 화소로 인가되는 데이터 신호 및 게이트 신호의 파형도이다.
도 2를 참조하면, n*m번째 화소는 제1 및 제2 서브화소(200, 210)를 포함한다. 상기 제 1 서브화소(200)는 제 1 스위칭 소자(SW1), 제1 스토리지 캐패시터(Cst1) 및 제1 액정 커패시터(Clc1)를 포함한다. 상기 스위칭 소자(SW1)의 제어단자는 제n 홀수번째 게이트 라인(Gn - odd)에 연결되며, 입력단자는 제m 데이터 라인(Dm)에 연결되고, 출력 단자는 제1 액정 캐패시터(CLC1) 및 상기 제1 액정 캐패시터(CLC1)에 충전되는 전하를 유지하는 제1 스토리지 캐패시터(Cst1)와 연결된다. 제 1 서브화소(200)는 상기 제1 스위칭 소자(SW1)의 제어단자에 연결된 제n 홀수번째 게이트 라인(Gn - odd)에 게이트 신호가 인가될 경우에, 상기 제1 스위칭 소자(SW1)의 입력단자에 연결된 상기 제m 데이터 라인(Dm)에 인가되는 데이터 전압이 상기 제1 액정 캐패시터(CLC1)에 충전된다. 상기 게이트 신호는 제1 스위칭 소자(SW1)를 턴 온 시킬 수 있는 정도의 전압을 갖는 신호로 정의한다. 상기 제1 액정 캐패시터(CLC1)에 충전된 전압은 상기 제1 스토리지 캐패시터(Cst1)에 의하여 한 프레임의 시간동안 유지된다.
상기 제 2 서브화소(210)는 제2 스위칭 소자(SW2), 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(Cst2)를 포함한다. 상기 제2 서브화소(210)는 상기 제 1 서브화소(200)와 그 구성 및 동작이 유사하므로 상세한 설명은 생략하기로 한다. 다만, 제 2 서브화소(210)의 제 2 스위칭 소자(SW2)에 연결되는 제n 짝수번째 게이트 라인(Gn - even)은 상기 제 1 스위칭 소자(SW1)에 연결되는 제n 홀수번째 게이트 라인(Gn - odd)과 이웃한다.
한편, 한 프레임의 시간동안 상기 제 1 서브화소(200)와 제 2 서브화소(210)의 제1 및 제2 액정 캐패시터(CLC1, CLC2)에 충전되는 전압은 서로 상이하다. 상기 제1 및 제2 서브화소(200, 210)에 충전되는 전압이 상이함으로 인하여, 액정 표시 장치의 화면을 바라보는 위치에 따라 표시된 영상 이미지가 왜곡되지 않게 된다.
화면을 바라보는 위치에 따라 표시된 영상 이미지가 왜곡되어 표시되지 않도록 하기 위하여 화소에 인가되는 데이터 신호 및 게이트 신호의 파형도는 도 3과 같다.
도 3에 도시된 바와 같이, 제 1 시간(Ta)동안 상기 제 1 서브화소(200) 및 제 2 서브화소(210)에 각각 연결된 상기 제n 홀수번째 게이트 라인(Gn-odd)과 및 제n 짝수번째 게이트 라인(Gn-even)에 게이트 신호가 제공되고, 상기 제m 데이터 라인(Dm)에는 고계조 데이터 전압(Vdata)이 인가된다. 고계조 데이터 전압(Vdata)의 인가로 인하여 제 1 서브화소(200) 및 제 2 서브화소(210)에는 고계조 데이터 신호가 충전된다.
제 2 시간(Tb)동안 상기 제 1 서브화소(200)에 연결된 상기 제n 홀수번째 게이트 라인(Gn - odd)에는 게이트 신호가 제공되지 않고, 상기 제 2 서브화소(210)에 연결된 상기 제n 짝수번째 게이트 라인(Gn - even)에는 게이트 신호가 제공된다. 제 2 시간(Tb)동안 상기 제1 및 제2 서브화소(200, 210)에 연결된 상기 제m 데이터 라인(Dm)에는 저계조 데이터 전압(Vdata)이 인가되고, 인가되는 저계조 데이터 전압(Vdata)은 상기 게이트 신호에 의해서 턴-온된 상기 제 2 서브화소(210)에만 충전된다. 이때, 상기 제 1 서브화소(200)는 제 1 시간(Ta)동안 충전하고 있던 고계조 데이터 전압을 유지한다. 상기 제 1 시간(Ta)과 제 2 시간(Tb)을 합하면 한 수평주사시간(1H)이 된다. 상기한 바와 같이, n*m번째 화소를 구성하는 제1 및 제2 서브화소(200, 200)에서 상기 제1 서브화소(200)는 고계조 데이터 전압을 충전하고, 상기 제2 서브화소(210)는 특정 시간동안 저계조 데이터 전압을 충전한다.
한편, 제3 시간(Tc)동안 상기 제n 홀수번째 게이트 라인(Gn - odd)과 이전단 짝수번째 게이트 라인(Gn -1- odd)에는 게이트 신호가 인가된다. 따라서, (n-1)*m번째 화소의 제2 서브화소(210)에 저계조의 데이터 전압이 충전될 때, 상기 n*m번째 화소의 제1 서브화소(200)에도 상기 저계조의 데이터 전압이 충전된다. 그러나, 데이터 전압의 극성은 한 행 단위로 반전된다. 즉, (n-1)*m번째 화소의 제2 서브화소(210)에 충전된 저계조의 데이터 전압은 공통전압을 기준으로 부극성(-)을 갖으면, 상기 n*m번째 화소의 제1 및 제2 서브화소(200, 210)에는 각각 정극성의 고계조 및 저계조 데이터 전압이 충전된다.
여기서, 상기 제3 시간(Tc)동안 상기 제n 홀수번째 게이트 라인(Gn - odd)에는 게이트 신호가 인가되므로, 상기 부극성을 갖는 저계조의 데이터 전압이 상기 n*m번째 화소의 제1 서브화소(200)에 프리챠징된다. 부극성을 갖는 저계조의 데이터 전압은 상대적으로 부극성을 갖는 고계조의 데이터 전압보다 높은 전압레벨을 갖는다. 따라서, 상기 제1 서브화소(200)가 상기 부극성을 갖는 저계조의 데이터 전압으로 프리챠징되면, 부극성을 갖는 고계조의 데이터 전압에서 시작할 때보다 상기 제1 시간(Ta)동안 정극성을 갖는 고계조의 데이터 전압에 도달하는 시간을 단축시킬 수 있다.
상술한 바와 같이, 인접하는 게이트 신호들이 서로 오버랩되도록 구현되면, 제1 및 제2 서브화소(200, 210)에 각각 고계조 및 저계조의 데이터 전압을 인가할 수 있어 시야각을 개선할 수 있을 뿐만 아니라, 제1 서브화소(200)를 프리챠징시킬 수 있어서, 충전시간을 단축시키는 효과를 얻을 수 있다.
도 4는 도 1에 도시된 게이트 구동부의 블록도이다.
도 4를 참조하면, 게이트 구동부(110, 도 1에 도시됨)는 복수의 스테이지(ST1, ST2, ST3, ST4,...)를 포함한다. 상기 게이트 구동부(110)는 제1 및 제2 게이트 구동부(400, 410)로 분할된다. 즉, 상기 제1 게이트 구동부(400)는 홀수번째 스테이지들(ST1, ST3,...)로 이루어지고, 상기 제2 게이트 구동부(410)는 짝수번째 스테이지들(ST2, ST4,...)로 이루어진다. 따라서, 상기 제 1 게이트 구동부(400)는 홀수번째 게이트 라인(G1 - odd, G2 - odd)에 게이트 신호를 제공하고, 상기 제 2 게이트 구동부(410)는 짝수번째 게이트 라인(G1 - even, G2 - even)에 게이트 신호를 제공한다.
각 스테이지(ST1 ~ ST4)는 세트 단자(S), 게이트 전압 단자(Vin), 제1 및 제2 클럭 단자(CK, CKB), 리세트 단자(R), 게이트 출력 단자(OUT) 및 캐리 출력 단자(CR)를 포함한다.
각 홀수번째 스테이지(ST1, ST3,...)의 세트 단자(S)에는 전단 홀수번째 스테이지의 캐리 출력 단자(CR)로부터 출력된 캐리 신호가 입력되고, 리세트 단자(R)에는 후단 홀수번째 스테이지의 게이트 출력 단자(OUT)로부터 출력된 게이트 신호가 입력된다. 단, 상기 제1 게이트 구동부(400)의 첫번째 스테이지인 제1 스테이지(ST1)의 세트단자에는 전단 스테이지의 캐리신호 대신 주사 시작 신호(STV)가 입력된다. 또한, 각 홀수번째 스테이지(ST1, ST3,...)의 제1 및 제2 클럭 단자(CK, CKB)에는 제1 및 제2 클럭 신호(CK_ODD, CKB_ODD) 중 어느 하나가 각각 입력되고, 게이트 전압 단자(Vin)에는 게이트 오프 전압(VSS)이 입력된다. 특히, 상기 제1 클럭단자(CK)에 상기 제1 클럭 신호(CK_ODD)가 입력되면, 상기 제2 클럭단자(CKB)에는 상기 제2 클럭신호(CKB_ODD)가 입력되고, 상기 제1 및 제2 클럭단자(CK, CKB)에는 한 홀수번째 스테이지 단위로 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)가 서로 바뀌어서 입력된다.
각 짝수번째 스테이지(ST2, ST4,...)의 세트 단자(S)에는 전단 짝수번째 스테이지의 캐리 출력 단자(CR)로부터 출력된 캐리 신호가 입력되고, 리세트 단자(R)에는 후단 짝수번째 스테이지의 게이트 출력 단자(OUT)로부터 출력된 게이트 신호가 입력된다. 단, 상기 제2 게이트 구동부(410)의 첫번째 스테이지인 제2 스테이지(ST2)의 세트단자에는 전단 스테이지의 캐리신호 대신 주사 시작 신호(STV)가 입력된다. 또한, 각 짝수번째 스테이지(ST2, ST4,...)의 제1 및 제2 클럭 단자(CK, CKB)에는 제3 및 제4 클럭 신호(CK_EVEN, CKB_EVEN) 중 어느 하나가 각각 입력되고, 게이트 전압 단자(Vin)에는 게이트 오프 전압(VSS)이 입력된다. 특히, 상기 제1 클럭단자(CK)에 상기 제3 클럭 신호(CK_EVEN)가 입력되면, 상기 제2 클럭단자(CKB)에는 상기 제4 클럭신호(CKB_EVEN)가 입력되고, 상기 제1 및 제2 클럭단자(CK, CKB)에는 한 홀수번째 스테이지 단위로 상기 제1 및 제2 클럭신호(CK_EVEN, CKB_EVEN)가 서로 바뀌어서 입력된다.
상기 제1 내지 제4 클럭 신호(CK_ODD, CKB_ODD, CK_EVEN, CKB_EVEN)는 화소의 스위칭 소자를 동작시킬 수 있도록 전압 레벨이 하이인 경우에는 실질적으로 스 위칭 소자를 턴 온 시킬 수 있는 정도의 전압과 동일하고, 전압레벨이 로우인 경우는 실질적으로 스위칭 소자를 턴 오프 시킬 수 있는 정도의 전압과 동일하다. 상기 주사 시작 신호(STV), 상기 제1 내지 제4 클럭신호(CK_ODD, CKB_ODD, CK_EVEN, CKB_EVEN)는 상기 타이밍 제어부(140)로부터 출력되어 상기 게이트 구동부(110)로 제공되는 제2 제어신호(CON2)에 포함된 신호들이다. 도 5는 도 4에 도시된 제1 내지 제4 클럭신호와 제1 내지 제4 게이트 신호의 파형도이다.
도 5를 참조하면, 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)의 위상차는 실질적으로 180도이고, 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)의 위상차는 실질적으로 180도이다. 또한, 상기 제1 및 제3 클럭신호(CK_ODD, CK_EVEN)의 위상차(Δt)는 실질적으로 90도이고, 상기 제2 및 제4 클럭신호(CKB_ODD, CKB_EVEN)의 위상차(Δt)도 실질적으로 90도이다. 상기 제1 내지 제4 클럭신호(CK_ODD, CKB_ODD, CK_EVEN, CKB_EVEN)의 주기는 서로 동일하고, 상기 제1 내지 제4 클럭신호(CK_ODD, CKB_ODD, CK_EVEN, CKB_EVEN) 각각은 반주기 동안 하이로 유지되며, 나머지 반주기동안 로우로 유지된다.
상기 제 1 게이트 구동부(400)는 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)의 하이구간에 각각 대응하는 게이트 신호를 제1 홀수번째 게이트 라인(G1 -odd)과 제2 홀수번째 게이트 라인(G2 - odd)으로 제공한다. 또한, 상기 제 2 게이트 구동부(410)는 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)의 하이구간에 각각 대응하는 게이트 신호를 제1 짝수번째 게이트 라인(G1 - even)과 제2 짝수번째 게이트 라 인(G2 - even)으로 제공한다. 상기 제1 및 제3 클럭신호(CK_ODD, CK_EVEN) 사이에는 90도 만큼의 위상차가 있으므로, 상기 제1 홀수번째 게이트 라인(G1 - odd)과 제1 짝수번째 게이트 라인(G1 - even)으로 인가된 게이트 신호가 특정 시간(즉, 1/4주기 만큼) 중첩된다. 또한, 상기 제2 및 제4 클럭신호(CKB_ODD, CKB_EVEN) 사이에는 90도 만큼의 위상차가 있으므로, 상기 제2 홀수번째 게이트 라인(G2 - odd)과 제2 짝수번째 게이트 라인(G2 - even)으로 인가된 게이트 신호가 특정 시간(즉, 1/4주기 만큼) 중첩된다. 즉, 서로 이웃하는 게이트 라인들로 제공되는 게이트 신호들은 특정 시간동안 서로 중첩된다.
한편, 액정의 열화를 방지하기 위하여 화소로 인가되는 데이터 전압의 극성이 프레임마다 반전되고, 이웃하는 화소들로 인가되는 데이터 전압의 극성이 서로 상반되는 반전구동방식에서, 이웃하는 게이트 라인으로 제공되는 상기 게이트 신호들이 중첩됨으로 인하여 프리차지 효과가 발생한다. 즉, 홀수번째 게이트 신호가 이전단 짝수번째 게이트 신호와 중첩되는 시간동안은 프리차지가 발생하고, 상기 프리차지 후 홀수번째 게이트 신호가 오프되는 시간까지 본 차지가 발생한다.
하나의 화소는 제1 및 제2 서브화소를 포함하고, 제1 서브화소는 홀수번째 게이트 라인에 연결되고, 제2 서브화소는 짝수번째 게이트 라인에 연결된다. 제 1 서브 화소에 정극성의 고계조 데이터 전압이 인가되고, 제 2 서브 화소에 정극성의 저계조 데이터 전압이 인가된다고 하면, 데이터 라인 방향으로 이전 화소의 제 2 서브 화소에 부극성의 저계조 데이터 전압이 인가되는 동안, 다음 화소의 제 1 서브 화소에서는 부극성의 저계조 데이터 전압으로 프리차지가 일어난다. 다음 화소는 이전 프레임동안 부극성의 고계조 데이터 전압이 충전되어 있었으므로, 부극성의 저계조 데이터 전압으로 충전이 일어나면, 프리차지 효과가 발생한다. 그리고, 제 1 서브 화소이 정극성의 고계조의 데이터 전압으로 충전되는 동안, 이전 프레임에서 부극성의 저계조 데이터 전압으로 충전되었던 제2 서브화소는 상기 정극성의 고계조 데이터 전압으로 프리차지될 수 있다.
도 5에서는 상기 제1 및 제3 클럭신호(CK_ODD, CK_EVEN)가 90도의 위상차를 갖고, 상기 제2 및 제4 클럭신호(CKB_ODD, CKB_EVEN)가 90도의 위상차를 갖는 것을 일 예로써 도시하였다. 그러나, 상기 제1 및 제3 클럭신호(CK_ODD, CK_EVEN)의 위상차 값과 상기 제2 및 제4 클럭신호(CKB_ODD, CKB_EVEN)의 위상차값은 프리차지하고자 하는 시간에 따라서 다르게 설정될 수 있다. 한편, 고계조 데이터 전압이 충전되는 제1 서브 화소와 저계조 데이터 전압이 충전되는 제2 서브 화소 사이에 킥백(Kickback) 전압의 차이가 존재할 수 있다. 상기 킥백 전압의 차이를 극복하기 위하여, 본 발명에서는 상기 제 1 게이트 구동부(400)로부터 출력되는 게이트 신호와 상기 제 2 게이트 구동부(410)로부터 출력되는 게이트 신호의 전압폭을 서로 다르게 구성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 제1 내지 제4 클럭 신호 및 게이트 신호를 나타낸 파형도이다.
도 6을 참조하면, 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)는 제1 진폭(A1)으 로 스윙하는 반면에 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)는 제1 진폭(A1)보다 작은 제2 진폭(A2)으로 스윙한다. 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)는 서로 실질적으로 180도의 위상차를 갖고, 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)는 서로 실질적으로 180도의 위상차를 갖는다. 또한, 상기 제1 및 제3 클럭신호(CK_ODD, CK_EVEN)는 서로 실질적으로 90도의 위상차를 갖고, 상기 제2 및 제4 클럭신호(CKB_ODD, CKB_EVEN)는 서로 실질적으로 90도의 위상차를 갖는다.
제1 게이트 구동부(400)로부터 출력되어 홀수번째 게이트 라인(GL1-odd, GL2-odd)으로 인가되는 게이트 신호는 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)에 의해서 제1 전압폭(V1)을 갖고, 상기 제2 게이트 구동부(410)로부터 출력되어 짝수번째 게이트 라인(GL1-even, GL2-even)으로 인가되는 게이트 신호는 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)에 의해서 상기 제1 전압폭(V1)과 다른 제2 전압폭(V2)을 갖는다. 즉, 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)의 제1 진폭(A1)이 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)의 제2 진폭(A2)보다 큰 경우, 상기 제1 게이트 구동부(400)로부터 출력되는 게이트 신호의 제1 전압폭(V1)은 상기 제2 게이트 구동부(410)로부터 출력되는 게이트 신호의 제2 전압폭(V2)보다 증가한다.
도 6에서는, 상기 제1 및 제2 클럭신호(CK_ODD, CKB_ODD)의 진폭을 상기 제3 및 제4 클럭신호(CK_EVEN, CKB_EVEN)의 진폭보다 크게 설정하여, 상기 제1 게이트 구동부(400)로부터 출력되는 게이트 신호의 제1 전압폭(V1)이 상기 제2 게이트 구동부(410)로부터 출력되는 게이트 신호의 제2 전압폭(V2)보다 큰 경우만을 도시하 였다. 그러나, 충전율이 부족한 서브 화소의 게이트 신호의 전압폭을 높이기 위하여 상기 제1 내지 제4 클럭신호(CK_ODD, CKB_ODD, CK_EVEN, CKB_EVEN)의 진폭을 다양하게 변화시킬 수 있다.
이로써, 충전율이 부족한 서브화소로 인가되는 게이트 신호의 전압폭을 상대적으로 높게 설정하여 서브화소들 사이에서 킥백 전압의 차이를 극복할 수 있다.
도 7은 도 4의 게이트 구동부의 다수의 스테이지 중 하나에 대한 회로도이다. 단, 게이트 구동부에 구비되는 각 스테이지는 동일한 회로 구성을 가지므로, 도 7에서는 하나의 스테이지를 예로 들어 설명하고, 나머지 스테이지들에 대한 설명은 생략한다.
도 7을 참조하면, 하나의 스테이지는 입력부(620), 풀업 구동부(630), 풀다운 구동부(640) 및 출력부(650)를 포함한다.
입력부(620)는 세트 단자(S)와 게이트 전압 단자(Vin)에 차례로 직렬로 연결되어 있는 제1 내지 제3 트랜지스터(T11, T10, T5)를 포함한다. 제1 및 제3 트랜지스터(T11, T5)의 게이트는 제 2 클럭 단자(CKB)에 연결되어 있으며 제2 트랜지스터(T10)의 게이트는 제 1 클럭 단자(CK)에 연결되어 있다. 제1 트랜지스터(T11)와 제2 트랜지스터(T10) 사이의 접점은 제1 접점(J1)에 연결되어 있고, 제2 트랜지스터(T10)와 제3 트랜지스터(T5) 사이의 접점은 제2 접점(J2)에 연결되어 있다.
풀업 구동부(630)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 제4 트랜지스터(T4)와 제 1 클럭 단자(CK)와 제3 접점(J3) 사이에 연결되어 있는 제5 트랜지스터(T12), 그리고 제 1 클럭 단자(CK)와 제4 접점(J4) 사이에 연결되어 있는 제6 트랜지스터(T7)를 포함한다. 상기 제4 트랜지스터(T4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며, 소스는 제1 접점(J1)에 연결되어 있다. 상기 제5 트랜지스터(T12)의 게이트와 드레인은 제 1 클럭 단자(CK)에 공통으로 연결되어 있고, 소스는 제3 접점(J3)에 연결되어 있다. 제6 트랜지스터(T7)의 게이트는 제3 접점(J3)에 연결됨과 동시에 제1 축전기(C1)를 통하여 제 1 클럭 단자(CK)에 연결되어 있고, 드레인은 제 1 클럭 단자(CK)에, 소스는 제4 접점(J4)에 연결되어 있다. 상기 제3 접점(J3)과 제4 접점(J4) 사이에는 제2 축전기(C2)가 연결되어 있다.
풀다운 구동부(640)는 소스를 통하여 게이트 오프 전압(VSS)을 입력받아 드레인을 통하여 제1 내지 제4 접점(J1, J2, J3, J4)으로 출력하는 제7 내지 제12 트랜지스터(T6, T9, T13, T8, T3, T2)를 포함한다. 제7 트랜지스터(T6)의 게이트는 프레임 리세트 단자(FR)에, 드레인은 제1 접점(J1)에 연결되어 있고, 제8 트랜지스터(T9)의 게이트는 리세트 단자(R)에, 드레인은 제1 접점(J1)에 연결되어 있다. 제9 및 제10 트랜지스터(T13, T8)의 게이트는 제2 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 제3 및 제4 접점(J3, J4)에 연결되어 있다. 제11 트랜지스터(T3)의 게이트는 제4 접점(J4)에, 제12 트랜지스터(T2)의 게이트는 리세트 단자(R)에 연결되어 있으며, 상기 제11 및 제12 트랜지스터(T3, T2)의 드레인은 제2 접점(J2)에 연결되어 있다.
출력부(650)는 드레인과 소스가 각각 제 1 클럭 단자(CK)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 제1 접점(J1)에 연결되어 있는 제13 및 제14 트랜지스터(T1, T14)와 상기 제13 트랜지스터(T1)의 게이트와 드레인 사이, 즉 제1 접점(J1)과 제2 접점(J2) 사이에 연결되어 있는 제3 축전기(C3)를 포함한다. 상기 제13 트랜지스터(T1)의 소스는 또한 제2 접점(J2)에 연결되어 있다.
도 7에서는 상기 제1 내지 제14 트랜지스터(T1 ~ T14)가 NMOS 트랜지스터로 이루어진 구조를 제시하지만, 상기 제1 내지 제14 트랜지스터(T1 ~ T14)는 PMOS 트랜지스터로 이루어질 수도 있다. 또한, 제1 내지 제3 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.
그러면 이러한 스테이지의 동작에 대하여 설명한다.
설명의 편의를 위하여 제1 클럭 단자(CK)로 인가되는 클럭신호의 하이 레벨에 해당하는 전압의 크기는 스위칭 소자를 턴 온 시킬 수 있는 전압과 동일하며 이를 고전압이라 하고, 제2 클럭 단자(CKB)로 인가되는 반전클럭신호의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(VSS)과 동일하고 이를 저전압이라 한다.
먼저, 세트단자(S)로 인가되는 전단 캐리 출력과 제2 클럭 단자(CKB)로 인가되는 반전클럭 신호가 하이가 되면, 제1 및 제3 트랜지스터(T11, T5)와 제4 트랜지스터(T4)가 턴온된다. 그러면 제1 및 제4 트랜지스터(T11, T4)는 고전압을 제1 접점(J1)으로 전달하고, 제3 트랜지스터(T5)는 저전압을 제2 접점(J2)으로 전달한다. 이로 인해, 제13 및 제14 트랜지스터(T1, T15)가 턴온되어 제1 클럭단자(CK)로 제공된 클럭 신호가 출력단(OUT) 및 캐리단(CR)으로 출력된다. 이 때 제2 접점(J2)의 전압과 클럭 신호가 모두 저전압이므로, 출력단(OUT) 및 캐리단(CR)으로 각각 출력 되는 게이트 신호(Gout) 와 캐리신호(Cout)는 저전압을 갖는다. 이와 동시에, 제3 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.
이때, 클럭 신호 및 후단 게이트 신호는 로우이고, 제2 접점(J2) 또한 로우 상태이므로, 제1 클럭단자(CK), 리세트 단자(R) 및 제2 점접(j2)에 게이트가 연결되어 있는 제2, 제8, 제5, 제9, 제10 및 제12 트랜지스터(T10, T9, T12, T13, T8, T2)는 모두 턴-오프된다.
이어, 반전클럭 신호가 로우가 되면 제1 및 제3 트랜지스터(T11, T5)가 턴오프되고, 이와 동시에 클럭 신호가 하이가 되면 제13 트랜지스터(T1)의 출력 전압 및 제2 접점(J2)의 전압이 고전압이 된다. 이때, 제2 트랜지스터(T10)의 게이트에는 고전압이 인가되지만 제2 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므로, 게이트 소스간 전위차가 0이 되어 제2 트랜지스터(T10)는 턴오프 상태를 유지한다. 따라서, 제1 접점(J1)은 부유 상태가 되고 이에 따라 제3 축전기(C3)에 의하여 고전압만큼 전위가 더 상승한다.
한편, 클럭 신호 및 제2 접점(J2)의 전위가 고전압이므로 제5, 제9 및 제10 트랜지스터(T12, T13, T8)가 턴온된다. 이 상태에서 제5 트랜지스터(T12)와 제9 트랜지스터(T13)는 고전압과 저전압 사이에서 직렬로 연결되므로, 이에 따라 제3 접점(J3)의 전위는 제5 및 제9 트랜지스터(T12, T13)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 제9 트랜지스터(T13)의 턴온시 저항 상태의 저항값이 제5 트랜지스터(T12)의 턴온시 저항 상태의 저항값에 비하여 매우 크게, 이를테면 약 10,000배 정도로 설정되어 있다고 하면 제3 접점(J3)의 전압은 고 전압과 거의 동일하다. 따라서, 제6 트랜지스터(T7)가 턴온되어 제10 트랜지스터(T8)와 직렬로 연결되고, 이에 따라 제4 접점(J4)의 전위는 제6 및 제10 트랜지스터(T7, T8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이때, 제6 및 제10 트랜지스터(T7, T8)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 제4 접점(J4)의 전위는 고전압과 저전압의 중간값을 가지고 이에 따라 제11 트랜지스터(T3)는 턴오프 상태를 유지한다. 이때, 리세트 단자를 통해 제공되는 후단 게이트 신호가 여전히 로우이므로 제8 및 제12 트랜지스터(T9, T2) 또한 턴오프 상태를 유지한다. 따라서, 출력단(OUT) 및 캐리단(CR) 은 제1 클럭 단자(CK)에만 연결되므로 고전압의 게이트 신호(Gout)와 캐리신호(Cout)를 각각 출력한다.
한편, 제1 축전기(C1)와 제2 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 제3 접점(J3)의 전압이 제5 접점(J5)의 전압보다 낮다.
이어, 후단 게이트 신호 및 반전클럭 신호가 하이가 되고 클럭 신호가 로우가 되면, 제8 및 제12 트랜지스터(T9, T2)가 턴온되어 제1 및 제2 접점(J1, J2)으로 저전압이 전달된다. 이 때, 제1 접점(J1)의 전압은 제3 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 제3 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 제13 및 제14 트랜지스터(T1, T15)는 후단 게이트 신호가 하이가 되고도 잠시 동안 턴온 상태를 유지하게 되고, 이에 따라, 출력단(OUT) 및 캐리단(CR)이 제1 클럭 단자(CK)와 연결되어 게이트 신호(Gout)와 캐리신호(Cout)는 저전압을 갖는다. 또한, 제3 축전기(C3)가 완전히 방전되어 제1 접점(J1)의 전위가 저전압에 이르면 제14 트랜지스터(T15)가 턴오프되어 캐리단(CR)이 제1 클럭 신호(CK)와 끓어지므로, 캐리 신호(Cout)는 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력단(OUT)은 제13 트랜지스터(T1)가 턴오프되더라도 제12 트랜지스터(T2)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.
한편, 제5 및 제9 트랜지스터(T12, T13)가 턴오프되므로, 제3 접점(J3)이 부유 상태가 된다. 또한, 제5 접점(J5)의 전압이 제4 접점(J4)의 전압보다 낮아지는데 제1 축전기(C1)에 의하여 제3 접점(J3)의 전압이 제5 접점(J5)의 전압보다 낮은 상태를 유지하므로 제6 트랜지스터(T7)는 턴오프된다. 이와 동시에 제10 트랜지스터(T8)도 턴오프 상태가 되므로 제4 접점(J4)의 전압도 그만큼 낮아져 제11 트랜지스터(T3) 또한 턴오프 상태를 유지한다. 또한, 제2 트랜지스터(T10)는 게이트에 저전압의 클럭 신호가 제공되고 제2 접점(J2)의 전압도 로우로 되므로 턴오프 상태를 유지한다.
다음, 클럭 신호가 하이가 되면, 제5 및 제6 트랜지스터(T12, T7)가 턴온되고, 제4 접점(J4)의 전압이 상승하여 제11 트랜지스터(T3)를 턴온시켜 저전압을 제2 접점(J2)으로 전달하므로 출력단(OUT)은 계속해서 저전압의 게이트 신호(Gout)를 내보낸다. 즉, 비록 후단 게이트 신호가 로우 상태라 하더라도 제2 접점(J2)의 전압은 저전압으로 유지될 수 있다.
한편, 제2 트랜지스터(T10)의 게이트에 고전압의 클럭 신호가 제공되면 제2 트랜지스터(T10)이 턴온되고, 제2 접점(J2)의 전압이 저전압 상태이므로 제2 접 점(J2)의 저전압이 제1 접점(J1)으로 전달된다. 한편, 제13 및 제14 트랜지스터(T1, T15)의 드레인에는 제 1 클럭 단자(CK)가 연결되어 있어 클럭 신호가 계속해서 인가된다. 특히, 제13 트랜지스터(T1)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 클럭 신호가 하이가 될 때 게이트와 드레인간 기생 용량 때문에 게이트 전압이 올라가 제13 트랜지스터(T1)가 턴온될 수도 있다. 따라서, 제2 접점(J2)의 저전압을 제1 접점(J1)으로 전달함으로써 제13 트랜지스터(T1)의 게이트 전압을 저전압으로 유지하여 제13 트랜지스터(T1)가 턴온되는 것을 방지한다.
이후에는 전단 캐리 신호가 하이가 될 때까지 제1 접점(J1)의 전압은 저전압을 유지하며, 제2 접점(J2)의 전압은 클럭 신호가 하이이고, 반전클럭 신호가 로우일 때 제11 트랜지스터(T3)를 통하여 저전압이 되고, 그 반대의 경우에는 제3 트랜지스터(T5)를 통하여 저전압을 유지한다.
한편, 제7 트랜지스터(T6)는 프레임 리세트 단자(FR)를 통해 제공되는 초기화 신호를 입력받아 게이트 오프 전압(VSS)을 제1 접점(J1)으로 전달하여 제1 접점(J1)의 전압을 한번 더 저전압으로 설정한다. 여기서, 초기화 신호는 게이트 구동부(110)를 구성하는 복수의 스테이지들 중 마지막 스테이지에서 발생되는 캐리신호일 수 있다.
이러한 방식으로, 스테이지(410)는 전단 캐리 신호 및 후단 게이트 신호에 기초하고 클럭 신호에 동기하여 캐리 신호(Cout) 및 게이트 신호(Gout] 를 생성할 수 있다.
상술한 바와 같은 표시장치에 따르면, 화면을 바라보는 위치에 따라 표시된 영상 이미지가 왜곡되어 표시되지 않아서 표시장치의 표시품질을 개선할 수 있고, 게이트 구동부를 패널에 마련하여 표시장치의 경제성을 향상시킬 수 있다.
상기에서는 본 발명의 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (16)

  1. 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 화소로 이루어지고, 각 화소가 제1 및 제2 서브 화소를 포함하며, 상기 제1 및 제2 서브 화소가 서로 다른 게이트 라인에 연결되며, 하나의 데이터 라인에 공통으로 연결되는 패널부;
    화상 데이터를 입력받아서 상기 복수의 데이터 라인에 데이터 신호를 제공하는 데이터 구동부; 및
    상기 패널부 상에 구비되고, 상기 복수의 게이트 라인에 다수의 게이트 신호를 순차적으로 제공하며, 인접하는 게이트 신호들이 특정 시간동안 서로 중첩되는 게이트 구동부를 포함하되,
    상기 데이터 구동부는 수평 구간 중 제1 시간동안 제1 극성의 고계조 데이터 신호를 상기 제1 및 제2 서브 화소들로 제공하고, 상기 수평 구간 중 제2 시간동안 상기 제1 극성의 저계조 데이터 신호를 상기 제2 서브 화소로 제공하며,
    이전 행의 제2 서브 화소에 상기 제1 극성과 상보적인 제2 극성의 저계조 데이터 신호가 충전되는 동안 현재 행의 제1 서브 화소는 상기 제2 극성의 저계조 데이터 신호로 프리챠지되는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 게이트 구동부는 상기 복수의 게이트 라인에 일대일 대응하여 연결된 복수로 스테이지로 이루어지고, 상기 제1 서브화소에 게이트 신호를 제공하는 제1 게이트 구동부 및 상기 제2 서브화소에 게이트 신호를 제공하는 제2 게이트 구동부로 분할되는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 게이트 구동부는, 상기 수평 주사 구간 중 상기 제1 시간동안 하이 상태의 게이트 신호를 상기 제1 및 제2 서브화소들로 제공하고, 상기 제2 게이트 구동부는 상기 수평 구간 중 상기 제2 시간동안 하이 상태의 게이트 신호를 상기 제2 서브화소로 제공하는 것을 특징으로 하는 표시 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 데이터 신호의 극성은 한 프레임 단위 및 한 행 단위로 반전되는 것을 특징으로 하는 표시 장치.
  6. 삭제
  7. 제2항에 있어서, 상기 제1 서브화소는 상기 복수의 게이트 라인 중 홀수번째 게이트 라인에 연결되고, 상기 제2 서브화소는 상기 복수의 게이트 라인 중 짝수번째 게이트 라인에 연결되는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서, 상기 제 1 게이트 구동부는 상기 복수의 게이트 라인 중 홀수번째 게이트 라인에 전기적으로 연결된 홀수번째 스테이지로 이루어지고, 상기 제 2 게이트 구동부는 상기 짝수번째 게이트 라인에 전기적으로 연결되는 짝수번째 스테이지로 이루어진 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 홀수번째 스테이지는 제1 및 제2 클럭신호를 입력받고, 상기 짝수번째 스테이지는 제3 및 제4 클럭신호를 입력받으며,
    상기 복수의 스테이지 중 첫번째 및 두번째 스테이지는 주사 시작 신호를 입력받는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 제1 및 제2 클럭신호는 실질적으로 180도의 위상차를 갖고,
    상기 제3 및 제4 클럭신호는 실질적으로 180도의 위상차를 갖는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제1 및 제3 클럭신호는 실질적으로 90도의 위상차를 갖고,
    상기 제2 및 제4 클럭신호는 실질적으로 90도의 위상차를 갖는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 내지 제4 클럭신호는 서로 동일한 주기를 갖는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 서로 인접하는 게이트 신호들은 상기 제1 내지 제4 클럭신호의 1주기의 1/4 주기만큼 오버랩되는 것을 특징으로 하는 표시 장치.
  14. 제9항에 있어서, 상기 제 1 게이트 구동부로부터 출력된 게이트 신호와 제 2 게이트 구동부로부터 출력된 게이트 신호는 서로 다른 전압폭을 갖는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제 1 게이트 구동부로 제공되는 상기 제1 및 제2 클럭신호는 상기 제 2 게이트 구동부로 제공되는 상기 제3 및 제4 클럭신호와 서로 다른 진폭을 갖는 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 외부로부터 입력받은 상기 화상 데이터를 변환하여 상기 데이터 구동부로 출력하는 타이밍 제어부; 및
    상기 데이터 구동부로 상기 데이터 신호를 생성하기 위한 근거가 되는 계조 전압을 제공하는 계조 전압 발생부를 더 포함하는 것을 특징으로 하는 표시 장치.
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