KR20070013013A - 표시 장치 - Google Patents

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박도현
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Abstract

본 발명의 한 실시예에 따른 표시 장치는, 게이트 신호를 전달하는 복수의 게이트선, 상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자, 상기 스위칭 소자에 연결되어 있는 복수의 화소 전극, 상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부, 상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부, 외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하며, 상기 게이트 구동부를 제어하기 위한 제1 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하는 신호 제어부, 그리고 상기 제1 게이트 제어 신호를 수신하고 이에 기초하여 제2 및 제3 게이트 제어 신호를 생성하여 상기 게이트 구동부에 제공하는 신호 생성부를 포함하며, 상기 시프트 레지스터는 상기 제2 및 제3 게이트 신호에 기초하여 상기 게이트 신호를 생성하고, 상기 제1 게이트 제어 신호는 주기와 상기 제2 및 제3 게이트 제어 신호의 주기는 동일하다.
표시장치, 게이트, 주사시작신호, 클록신호, 동기

Description

표시 장치 {DISPLAY DEVICE}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 신호 생성부의 클록 신호 생성 블록을 나타낸 회로도이다.
도 4는 도 1에 도시한 게이트 구동부를 나타낸 블록도의 한 예이다.
도 5는 도 4에 도시한 게이트 구동부의 한 스테이지의 회로도의 한 예이다.
본 발명은 표시 장치에 관한 것이다.
최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 전계 발광 표시 장치(organic electroluminescence display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.
PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표 시하는 장치이며, 유기 EL 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 EL 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부를 포함한다. 게이트 구동부는 하나 이상의 칩으로 구현되거나 표시판에 집적될 수 있다.
외부에서 입력되는 영상 데이터를 처리하고 게이트 구동부 등을 제어하는 신호 제어부는 이러한 제어를 위하여 다수의 제어 신호를 생성하며, 이러한 제어 신호를 받아 다시 게이트 구동부에 직접 필요한 신호를 생성하여 제공하는 신호 생성부 등을 신호 제어부와 게이트 구동부 사이에 둔다.
종래의 신호 제어부의 경우 게이트 신호를 인가하기 시작하라는 명령 신호인 수직 동기 시작 신호, 게이트 신호의 펄스 인가 시기를 결정하는 게이트 클록 신호, 그리고 게이트 신호의 펄스 폭을 결정하는 출력 인에이블 신호 등 다양한 신호를 생성한다. 이에 따라 신호 생성부는 이들 신호를 받아서 게이트 구동부에 필요한 신호들을 만들어 낸다.
그러나 이러한 다양한 신호로 인하여 신호 제어부 및 신호 생성부의 구조가 복잡해지고 가격이 비싸질 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결할 수 있는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 특징에 따른 표시 장치는, 게이트 신호를 전달하는 복수의 게이트선, 상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자, 상기 스위칭 소자에 연결되어 있는 복수의 화소 전극, 상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부, 상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부, 외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하며, 상기 게이트 구동부를 제어하기 위한 제1 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하는 신호 제어부, 그리고 상기 제1 게이트 제어 신호를 수신하고 이에 기초하여 제2 및 제3 게이트 제어 신호를 생성하여 상기 게이트 구동부에 제공하는 신호 생성부를 포함하며, 상기 시프트 레지스터는 상기 제2 및 제3 게이트 신호에 기초하여 상기 게이트 신호를 생성하고, 상기 제1 게이트 제어 신호는 주기와 상기 제2 및 제3 게이트 제어 신호의 주기는 동일하다.
상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 동일한 위상을 가질 수 있다.
상기 제3 게이트 제어 신호는 상기 제2 게이트 제어 신호와 180도의 위상차를 가질 수 있다.
상기 제2 게이트 제어 신호와 상기 제3 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급될 수 있다.
상기 게이트 신호는 복수의 펄스를 포함할 수 있다.
상기 펄스의 펄스 폭은 상기 제1 내지 제3 게이트 제어 신호의 한 주기의 절반일 수 있다.
상기 신호 생성부는 상기 신호 제어부와 일체일 수 있다.
상기 신호 생성부는, 상기 제1 게이트 제어 신호를 증폭하여 상기 제2 게이트 제어 신호를 생성하는 증폭기, 그리고 상기 제2 게이트 제어 신호를 반전하여 상기 제3 게이트 제어 신호를 생성하는 반전기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 게이트 신호를 전달하는 복수의 게이트선, 상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자, 상기 스위칭 소자에 연결되어 있는 복수의 화소 전극, 상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부, 상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부, 외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하며, 상기 게이트 구동부를 제어하기 위한 제1 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하는 신호 제어부, 그리고 상기 제1 게이트 제어 신호를 수신하고 이에 기초하여 제2 및 제3 게이트 제어 신호를 생성하여 상기 게이트 구동부에 제공하는 신호 생성부를 포함하며, 상기 시프트 레지스터는 상기 제2 및 제3 게이트 신호에 기초하여 상기 게이트 신호를 생성하고, 상기 게이트 신호는 소정의 펄스 폭을 가지는 펄스를 포함하며, 상기 제1 게이트 제어 신호는 상기 펄스 폭의 두 배의 주기를 가진다.
상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 동일한 주기 및 동일한 위상을 가질 수 있다.
상기 제3 게이트 제어 신호는 상기 제2 게이트 제어 신호와 180도의 위상차를 가질 수 있다.
상기 제2 게이트 제어 신호와 상기 제3 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급될 수 있다.
상기 신호 생성부는, 상기 제1 게이트 제어 신호를 증폭하여 상기 제2 게이트 제어 신호를 생성하는 증폭기, 그리고 상기 제2 게이트 제어 신호를 반전하여 상기 제3 게이트 제어 신호를 생성하는 반전기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 게이트 신호를 전달하는 복수의 게이트선, 상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선, 상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자, 상기 스위칭 소자에 연결되어 있는 복수의 화소 전극, 상기 게이트선과 연결되어 있고, 서로 연 결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부, 상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부, 그리고 외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하고, 상기 게이트 구동부를 제어하기 위한 제1 및 제2 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하며, 하나의 집적 회로 칩으로 구현되어 있는 신호 제어부를 포함하며, 상기 시프트 레지스터는 상기 제1 및 제2 게이트 신호에 기초하여 상기 게이트 신호를 생성하고, 상기 게이트 신호는 소정의 펄스 폭을 가지는 펄스를 포함하며, 상기 제1 및 제2 게이트 제어 신호는 상기 펄스 폭의 두 배의 주기를 가진다.
상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 180도의 위상차를 가질 수 있다.
상기 제1 게이트 제어 신호와 상기 제2 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급될 수 있다.
상기 신호 제어부는 상기 복수의 시프트 레지스터 중 하나의 시프트 레지스터에만 시작 신호를 생성하여 인가할 수 있다.
상기 스위칭 소자는 제1 박막 트랜지스터를 포함할 수 있으며, 상기 제1 박막 트랜지스터는 비정질 규소를 포함할 수 있다.
상기 각 스테이지는 복수의 제2 박막 트랜지스터를 포함할 수 있으며, 상기 게이트선, 상기 데이터선, 상기 제1 박막 트랜지스터, 상기 화소 전극 및 상기 시 프트 레지스터는 하나의 기판 위에 집적되어 있을 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1 및 도 2를 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 신호 생성부(800), 게이트 구동부(400)에 연결된 신호 생성부(650), 그리고 신호 생성부(650) 및 데이터 구동부(500)와 연결되어 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX), 예를 들면 i번째(i=1, 2, …, n) 게이트선(Gi)과 j번째(j=1, 2, …, m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(pixel circuit)를 포함한다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)와 연결되어 있다. 또한, 스위칭 소자(Q)는 박막 트랜지스터일 수 있으며, 특히 비정질 규소를 포함할 수 있다.
평판 표시 장치의 대표 격인 액정 표시 장치의 경우, 도 2에 도시한 바와 같이 표시판부(300)는 하부 표시판(100)과 상부 표시판(200) 및 그 사이의 액정층(3)을 포함하며, 표시 신호선(G1-Gn, D1-Dm)과 스위칭 소자(Q)는 하부 표시판(100)에 구 비되어 있다. 액정 표시 장치의 화소 회로는 스위칭 소자(Q)에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(CLC)의 보조적인 역할을 하는 유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있 다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 둘 수도 있다.
액정 표시 장치의 표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
다시 도 1을 참조하면, 계조 신호 생성부(800)는 화소의 휘도와 관련된 복수의 계조 신호(또는 기준 계조 신호)를 생성한다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 게이트 신호를 게이트선(G1-Gn)에 인가한다. 게이트 구동부(400)는 화소의 스위칭 소자(Q)와 동일한 공정으로 형성되어 표시판부(300) 위에 집적된다. 그러나 그렇지 않을 수도 있다.
신호 생성부(650)는 게이트 구동부(400)를 제어하기 위한 복수의 신호를 생성하여 게이트 구동부(400)에 인가한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)과 연결되어 있으며, 계조 신호 생성부(800)로부터의 계조 신호를 선택하고 이를 데이터 신호로서 데이터선(D1-Dm)에 인가한다. 그러나 계조 신호 생성부(800)가 모든 계조에 대한 신호를 모두 제공하는 것이 아니라 정해진 수의 기준 계조 신호만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 신호에 기초하여 분압 등을 통하여 전체 계조에 대한 계조 신호를 생성하고 이 중에서 데이터 신호를 선택한다.
신호 제어부(600)는 신호 생성부(650), 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
이러한 구동 성분(400, 500, 600, 650, 800) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동 성분(400, 500, 600, 650, 800)이 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 성분(400, 500, 600, 650, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.
그러면 이러한 표시 장치의 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호 및 데이터 제어 신호(CONT) 등을 생성한 후, 게이트 제어 신호를 신호 생성부(650)로 내보내고 데이터 제어 신호(CONT)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하기 위한 클록 신호(CK)를 포함한다.
데이터 제어 신호(CONT)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 아날로그 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT)는 또한 공통 전압(Vcom)에 대한 아날로그 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
신호 생성부(650)는 외부에서 스위칭 소자(Q)를 턴온시킬 수 있는 크기의 게 이트 온 전압(Von)과 스위칭 소자(Q)를 턴오프시킬 수 있는 크기의 게이트 오프 전압(Voff)을 받아, 신호 제어부(600)로부터의 클록 신호(CK)를 처리하여 위상이 반대인 한 쌍의 클록 신호(CKV, CKVB)를 생성한다. 클록 신호(CKV, CKVB)의 주기는 클록 신호(CK)의 주기와 동일하며 클록 신호(CKV)는 클록 신호(CK)와 동일한 위상을 가질 수 있다. 신호 생성부(650)는 신호 제어부(600)로부터 받은 주사 시작 신호(STV)와 한 쌍의 클록 신호(CKV, CKVB)를 게이트 구동부(400)에 공급한다.
게이트 구동부(400)는 신호 생성부(650)로부터의 주사 시작 신호(STV)와 한 쌍의 클록 신호(CKV, CKVB)에 따라 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 두 값을 가지는 게이트 신호를 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시키거나 턴오프시킨다. 그러면, 스위칭 소자(Q)가 턴온된 경우, 데이터선(D1-Dm)에 인가된 데이터 신호가 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다. 이때 게이트 신호가 게이트 온 전압(Von) 크기인 구간은 하나의 펄스로서 볼 수 있으며, 이때의 펄스 폭은 클록 신호(CKV, CKVB)의 절반이 된다.
도 2에 도시한 액정 표시 장치의 경우, 화소(PX)에 인가된 데이터 신호의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 화소 (PX)는 영상 신호(DAT)의 계조가 나타내는 휘도를 표시한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.
도 2에 도시한 액정 표시 장치의 경우, 특히 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
그러면 본 발명의 한 실시예에 따른 신호 생성부의 일부 구조에 대하여 도 3을 참고하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 신호 생성부의 클록 신호 생성 블록을 나타낸 회로도이다.
본 실시예에 따른 신호 생성부는 증폭기(651)와 반전기(652)를 포함한다.
증폭기(651)는 신호 제어부(600)로부터 클록 신호(CK)를 받아 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 레벨로 증폭하며, 반전기(652)는 증폭된 신호를 다시 반전한다. 이와 같이 하면, 증폭기(651)의 출력은 클록 신호(CKV)가 되고 반전기(652)의 출력은 클록 신호(CKVB)가 된다.
이러한 신호 생성부(650)는 신호 제어부(600)에 통합되어 하나의 칩으로 만들어질 수 있으며 이 경우 클록 신호(CK)는 따로 만들지 않고, 위상이 반대인 한 쌍의 클록 신호(CKV, CKVB)만을 생성한다.
그러면 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 및 표시 장치에 대하여 도 4 및 도 5를 참고로 하여 좀더 상세히 설명한다.
도 4는 도 1에 도시한 게이트 구동부를 나타낸 블록도의 한 예이고, 도 5는 도 4에 도시한 게이트 구동부의 한 스테이지의 회로도의 한 예이다.
도 4 및 도 5를 참조하면, 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 차례로 게이트 신호를 출력하는 복수의 스테이지(ST1 ~ STn+1)를 포함하며, 게이트 오프 전압(Voff), 제1 및 제2 클록 신호(CKV, CKVB), 그리고 초기화 신호(INT)가 입력된다. 마지막 스테이지(STn+1)를 제외한 모든 스테이지(ST1 ~ STn+1)는 게이트선(GL1 ~ GLn)과 일대일로 연결되어 있다.
각 스테이지(ST1 ~ STn+1)는 제1 클록 단자(CK1), 제2 클록 단자(CK2), 세트 단자(S), 리세트 단자(R), 전원 전압 단자(GV), 프레임 리세트 단자(FR), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지, 예를 들면 j 번째 스테이지(STj)의 세트 단자(S)에는 전단 스 테이지(STj-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(STj+1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 제1 및 제2 클록 단자(CK1, CK2)에는 클록 신호(CKV, CKVB)가 입력되고, 게이트 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리세트 단자(FR)에는 초기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보낸다. 마지막 스테이지(STn+1)의 캐리 출력[Cout(n+1)]은 초기화 신호(INT)로서 각 스테이지(ST1 ~ STn)에 제공된다.
단, 시프트 레지스터(400)의 첫 번째 스테이지(ST1)에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력되며, 마지막 스테이지(STn+1)에는 후단 게이트 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(STj)의 제1 클록 단자(CK1)에 제1 클록 신호(CKV)가, 제2 클록 단자(CK2)에 제2 클록 신호(CKVB)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(STj-1, STj+1)의 제1 클록 단자(CK1)에는 제2 클록 신호(CKVB)가, 제2 클록 단자(CK2)에는 제1 클록 신호(CKV)가 입력된다.
제1 및 제2 클록 신호(CKV, CKVB)는 화소의 트랜지스터(Tr)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(Von)과 같고 로우인 경우는 게이트 오프 전압(Voff)과 같은 것이 바람직하다. 제1 및 제2 클록 신호(CKV, CKVB)는 듀티비가 50%이고 그 위상차는 180°일 수 있다.
도 4를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터(T1-T14)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.
입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(T11, T10, T5)를 포함한다. 트랜지스터(T11, T5)의 게이트는 제2 클록 단자(CK2)에 연결되어 있으며 트랜지스터(T5)의 게이트는 제1 클록 단자(CK1)에 연결되어 있다. 트랜지스터(T11)와 트랜지스터(T10) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(T10)와 트랜지스터(T11) 사이의 접점은 접점(J2)에 연결되어 있다.
풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(T4)와 제1 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(T12), 그리고 제1 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(T7)를 포함한다. 트랜지스터(T4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(T12)의 게이트와 드레인은 제1 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(T7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 제1 클록 단자(CK1)에 연결되어 있고, 드레인은 제1 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.
풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(Voff)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(T9, T13, T8, T3, T2, T6)를 포함한다. 트랜지스터(T9)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(T13, T8)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(T3)의 게이트는 접점(J4)에, 트랜지스터(T2)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(T3, T2)의 드레인은 접점(J2)에 연결되어 있다. 트랜지스터(T6)의 게이트는 프레임 리세트 단자(FR)에 연결되어 있고, 드레인은 접점(J1)에, 소스는 게이트 오프 전압 단자(GV)에 연결되어 있다.
출력부(450)는 드레인과 소스가 각각 제1 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(T1, T15)와 트랜지스터(T1)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함한다. 트랜지스터(T1)의 소스는 또한 접 점(J2)에 연결되어 있다.
그러면 이러한 스테이지의 동작에 대하여 설명한다.
설명의 편의를 위하여 제1 및 제2 클록 신호(CKV, CKVB)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 제1 및 제2 클록 신호(CKV, CKVB)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(Voff)과 동일하고 이를 저전압이라 한다.
먼저, 제2 클록 신호(CKVB) 및 전단 캐리 출력[Cout(j-1)]이 하이가 되면, 트랜지스터(T11, T5)와 트랜지스터(T4)가 턴온된다. 그러면 두 트랜지스터(T11, T4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(T5)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(T1, T15)가 턴온되어 제1 클록 신호(CKV)가 출력단(OUT1, OUT2)으로 출력되는데, 이 때 접점(J2)의 전압과 제1 클록 신호(CKV)가 모두 저전압이므로, 출력 전압[Gout(j), Cout(j)]은 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.
이 때, 제1 클록 신호(CKV) 및 후단 게이트 출력[Gout(j+1)]은 로우이고 접점(J2) 또한 로우이므로, 이에 게이트가 연결되어 있는 트랜지스터(T10, T9, T12, T13, T8, T2)는 모두 오프 상태이다.
이어, 제2 클록 신호(CKVB)가 로우가 되면 트랜지스터(T11, T5)가 턴오프되고, 이와 동시에 제1 클록 신호(CKV)가 하이가 되면 트랜지스터(T1)의 출력 전압 및 접점(J2)의 전압이 고전압이 된다. 이 때, 트랜지스터(T10)의 게이트에는 고전압이 인가되지만 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므 로, 게이트 소스간 전위차가 0이 되어 트랜지스터(T10)는 턴 오프 상태를 유지한다. 따라서, 접점(J1)은 부유 상태가 되고 이에 따라 축전기(C3)에 의하여 고전압만큼 전위가 더 상승한다.
한편, 제1 클록 신호(CKV) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(T12, T13, T8)가 턴온된다. 이 상태에서 트랜지스터(T12)와 트랜지스터(T13)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3)의 전위는 두 트랜지스터(T12, T13)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 두 트랜지스터(T13)의 턴온시 저항 상태의 저항값이 트랜지스터(T12)의 턴온시 저항 상태의 저항값에 비하여 매우 크게, 이를테면 약 10,000배 정도로 설정되어 있다고 하면 접점(J3)의 전압은 고전압과 거의 동일하다. 따라서, 트랜지스터(T7)가 턴온되어 트랜지스터(T8)와 직렬로 연결되고, 이에 따라 접점(J4)의 전위는 두 트랜지스터(T7, T8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이 때, 두 트랜지스터(T7, T8)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 접점(J4)의 전위는 고전압과 저전압의 중간 값을 가지고 이에 따라 트랜지스터(T3)는 턴오프 상태를 유지한다. 이 때, 후단 게이트 출력[Gout(j+1)]이 여전히 로우이므로 트랜지스터(T9, T2) 또한 턴오프 상태를 유지한다. 따라서, 출력단(OUT1, OUT2)은 제1 클록 신호(CKV)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.
한편, 축전기(C1)와 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3)의 전압이 접점(J5)의 전압보다 낮다.
이어, 후단 게이트 출력[Gout(j+1)] 및 제2 클록 신호(CKVB)가 하이가 되고 제1 클록 신호(CKV)가 로우가 되면, 트랜지스터(T9, T2)가 턴온되어 접점(J1, J2)으로 저전압을 전달한다. 이 때, 접점(J1)의 전압은 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(T1, T15)는 후단 게이트 출력[Gout(j+1)]이 하이가 되고도 잠시동안 턴온 상태를 유지하게 되고 이에 따라 출력단(OUT1, OUT2)이 제1 클록 신호(CKV)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3)가 완전히 방전되어 접점(J1)의 전위가 저전압에 이르면 트랜지스터(T15)가 턴오프되어 출력단(OUT2)이 제1 클록 신호(CKV)와 차단되므로, 캐리 출력[Cout(j)]은 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력단(OUT1)은 트랜지스터(T1)가 턴오프되더라도 트랜지스터(T2)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.
한편, 트랜지스터(T12, T13)가 턴오프되므로, 접점(J3)이 부유 상태가 된다. 또한 접점(J5)의 전압이 접점(J4)의 전압보다 낮아지는데 축전기(C1)에 의하여 접점(J3)의 전압이 접점(J5)의 전압보다 낮은 상태를 유지하므로 트랜지스터(T7)는 턴오프된다. 이와 동시에 트랜지스터(T8)도 턴오프 상태가 되므로 접점(J4)의 전압도 그만큼 낮아져 트랜지스터(T3) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(T10)는 게이트가 제1 클록 신호(CKV)의 저전압에 연결되고 접점(J2)의 전압도 로우이므로 턴오프 상태를 유지한다.
다음, 제1 클록 신호(CKV)가 하이가 되면, 트랜지스터(T12, T7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(T3)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력단(OUT1)은 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 출력[Gout(j+1)]이 출력이 로우라 하더라도 접점(J2)의 전압이 저전압이 될 수 있도록 한다.
한편, 트랜지스터(T10)의 게이트가 제1 클록 신호(CKV)의 고전압에 연결되고 접점(J2)의 전압이 저전압이므로 턴온되어 접점(J2)의 저전압을 접점(J1)으로 전달한다. 한편, 두 트랜지스터(T1, T15)의 드레인에는 제1 클록 단자(CK1)가 연결되어 있어 제1 클록 신호(CKV)가 계속해서 인가된다. 특히, 트랜지스터(T1)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 제1 클록 신호(CKV)가 하이가 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(T1)가 턴온될 수도 있다. 따라서, 접점(J2)의 저전압을 접점(J1)으로 전달함으로써 트랜지스터(T1)의 게이트 전압을 저전압으로 유지하여 트랜지스터(T1)가 턴온되는 것을 방지한다.
이후에는 전단 캐리 출력[Cout(j-1)]이 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 제1 클록 신호(CKV)가 하이이고 제2 클록 신호(CKVB)가 로우일 때는 트랜지스터(T3)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(T5)를 통하여 저전압을 유지한다.
한편, 트랜지스터(T6)는 마지막 더미 스테이지(STn+1)의 캐리 출력 [Cout(n+1)]인 초기화 신호(INT)를 입력받아 게이트 오프 전압(Voff)을 접점(J1)으로 전달하여 접점(J1)의 전압을 한번 더 저전압으로 설정한다.
이러한 방식으로, 스테이지(STj)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 제1 및 제2 클록 신호(CKV, CKVB)에 동기하여 캐리 신호[Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다.
앞에서 설명한 바와 같이, 게이트 신호의 펄스 폭의 두 배 주기를 가지는 신호를 신호 제어부에서 직접 생성함으로써, 여러 가지 신호를 생성하는 종래의 경우에 비하여 신호 제어부의 구조가 단순해지며, 신호 생성부의 구조 또한 단순해 진다. 신호 생성부가 별개의 칩으로 구현되는 경우에는 하나의 이상의 입력 핀을 생략할 수 있으므로 가격이 낮아지고, 신호 생성부 자체를 생략하는 경우에도 가격이 낮아질 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 게이트 신호를 전달하는 복수의 게이트선,
    상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자,
    상기 스위칭 소자에 연결되어 있는 복수의 화소 전극,
    상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부,
    상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부,
    외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하며, 상기 게이트 구동부를 제어하기 위한 제1 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하는 신호 제어부, 그리고
    상기 제1 게이트 제어 신호를 수신하고 이에 기초하여 제2 및 제3 게이트 제어 신호를 생성하여 상기 게이트 구동부에 제공하는 신호 생성부
    를 포함하며,
    상기 시프트 레지스터는 상기 제2 및 제3 게이트 신호에 기초하여 상기 게이트 신호를 생성하고,
    상기 제1 게이트 제어 신호는 주기와 상기 제2 및 제3 게이트 제어 신호의 주기는 동일한
    표시 장치.
  2. 제1항에서,
    상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 동일한 위상을 가지는 표시 장치.
  3. 제1항에서,
    상기 제3 게이트 제어 신호는 상기 제2 게이트 제어 신호와 180도의 위상차를 가지는 표시 장치.
  4. 제1항에서,
    상기 제2 게이트 제어 신호와 상기 제3 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급되는 표시 장치.
  5. 제1항에서,
    상기 게이트 신호는 복수의 펄스를 포함하는 표시 장치.
  6. 제5항에서,
    상기 펄스의 펄스 폭은 상기 제1 내지 제3 게이트 제어 신호의 한 주기의 절 반인 표시 장치.
  7. 제1항에서,
    상기 신호 생성부는 상기 신호 제어부와 일체인 표시 장치.
  8. 제1항에서,
    상기 신호 생성부는,
    상기 제1 게이트 제어 신호를 증폭하여 상기 제2 게이트 제어 신호를 생성하는 증폭기, 그리고
    상기 제2 게이트 제어 신호를 반전하여 상기 제3 게이트 제어 신호를 생성하는 반전기
    를 포함하는 표시 장치.
  9. 게이트 신호를 전달하는 복수의 게이트선,
    상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자,
    상기 스위칭 소자에 연결되어 있는 복수의 화소 전극,
    상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부,
    상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부,
    외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하며, 상기 게이트 구동부를 제어하기 위한 제1 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하는 신호 제어부, 그리고
    상기 제1 게이트 제어 신호를 수신하고 이에 기초하여 제2 및 제3 게이트 제어 신호를 생성하여 상기 게이트 구동부에 제공하는 신호 생성부
    를 포함하며,
    상기 시프트 레지스터는 상기 제2 및 제3 게이트 신호에 기초하여 상기 게이트 신호를 생성하고,
    상기 게이트 신호는 소정의 펄스 폭을 가지는 펄스를 포함하며,
    상기 제1 게이트 제어 신호는 상기 펄스 폭의 두 배의 주기를 가지는
    표시 장치.
  10. 제9항에서,
    상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 동일한 주기 및 동일한 위상을 가지는 표시 장치.
  11. 제10항에서,
    상기 제3 게이트 제어 신호는 상기 제2 게이트 제어 신호와 180도의 위상차 를 가지는 표시 장치.
  12. 제11항에서,
    상기 제2 게이트 제어 신호와 상기 제3 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급되는 표시 장치.
  13. 제10항에서,
    상기 신호 생성부는,
    상기 제1 게이트 제어 신호를 증폭하여 상기 제2 게이트 제어 신호를 생성하는 증폭기, 그리고
    상기 제2 게이트 제어 신호를 반전하여 상기 제3 게이트 제어 신호를 생성하는 반전기
    를 포함하는 표시 장치.
  14. 게이트 신호를 전달하는 복수의 게이트선,
    상기 게이트선과 교차하며 데이터 신호를 전달하는 복수의 데이터선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 복수의 스위칭 소자,
    상기 스위칭 소자에 연결되어 있는 복수의 화소 전극,
    상기 게이트선과 연결되어 있고, 서로 연결되어 있으며, 차례대로 상기 게이트 신호를 생성하여 상기 게이트선에 인가하는 복수의 스테이지(stage)를 포함하는 게이트 구동부,
    상기 데이터 신호를 상기 데이터선에 인가하는 데이터 구동부, 그리고
    외부에서 입력 영상 신호를 받아 이를 처리하여 상기 데이터 구동부에 제공하고, 상기 게이트 구동부를 제어하기 위한 제1 및 제2 게이트 제어 신호를 생성하여 출력하고, 상기 데이터 구동부를 제어하기 위한 데이터 제어 신호를 생성하여 출력하며, 하나의 집적 회로 칩으로 구현되어 있는 신호 제어부
    를 포함하며,
    상기 시프트 레지스터는 상기 제1 및 제2 게이트 신호에 기초하여 상기 게이트 신호를 생성하고,
    상기 게이트 신호는 소정의 펄스 폭을 가지는 펄스를 포함하며,
    상기 제1 및 제2 게이트 제어 신호는 상기 펄스 폭의 두 배의 주기를 가지는
    표시 장치.
  15. 제14항에서,
    상기 제2 게이트 제어 신호는 상기 제1 게이트 제어 신호와 180도의 위상차를 가지는 표시 장치.
  16. 제15항에서,
    상기 제1 게이트 제어 신호와 상기 제2 게이트 제어 신호는 서로 다른 시프트 레지스터에 공급되는 표시 장치.
  17. 제1항 내지 제16항 중 어느 한 항에서,
    상기 신호 제어부는 상기 복수의 시프트 레지스터 중 하나의 시프트 레지스터에만 시작 신호를 생성하여 인가하는 표시 장치.
  18. 제1항 내지 제16항 중 어느 한 항에서,
    상기 스위칭 소자는 제1 박막 트랜지스터를 포함하는 표시 장치.
  19. 제18항에서,
    상기 제1 박막 트랜지스터는 비정질 규소를 포함하는 표시 장치.
  20. 제18항에서,
    상기 각 스테이지는 복수의 제2 박막 트랜지스터를 포함하는 표시 장치.
  21. 제18항에서,
    상기 게이트선, 상기 데이터선, 상기 제1 박막 트랜지스터, 상기 화소 전극 및 상기 시프트 레지스터는 하나의 기판 위에 집적되어 있는 표시 장치.
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