KR101080352B1

KR101080352B1 - 표시 장치

Info

Publication number: KR101080352B1
Application number: KR1020040058252A
Authority: KR
Inventors: 박행원
Original assignee: 삼성전자주식회사
Priority date: 2004-07-26
Filing date: 2004-07-26
Publication date: 2011-11-04
Also published as: US20060017686A1; TW200608334A; US8686979B2; CN100449590C; JP2011197680A; CN1728205A; KR20060009601A; JP5364122B2; JP4829559B2; JP2006039562A; US8094142B2; US20120105426A1; TWI413956B

Abstract

본 발명은 표시 장치에 관한 것이다.

스위칭 소자를 포함하는 복수의 화소, 상기 스위칭 소자에 전기적으로 연결되어 있으며, 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하는 시프트 레지스터, 복수의 클록 신호를 전달하는 복수의 클록 신호선, 제어 신호를 전달하는 적어도 하나의 제어 신호선, 그리고 상기 클록 신호선 및 제어 신호선과 상기 스테이지를 연결하는 복수의 단자선을 포함하고, 상기 단자선은 적어도 두 개의 스테이지에 공통으로 연결되어 있는 공통 단자선을 적어도 하나 포함한다.

이러한 방식으로, 두 스테이지가 하나의 게이트 전압 단자를 공유함으로써, 게이트 구동부가 차지하는 면적을 줄일 수 있고, 이로 인해 대화면 고해상도를 구현함은 물론 소비 전력을 줄일 수 있는 표시 장치를 제공할 수 있다.

게이트오프전압, 클록신호, 게이트출력, 캐리 출력, 스테이지, 게이트구동부,

Description

표시 장치 {DISPLAY DEVICE}

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.

도 4는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 및 (j+1) 번째 스테이지의 회로도의 한 예이다.

도 5는 도 4에 도시한 j 번째 및 (j+1) 번째 스테이지를 개략적으로 나타내는 도면이다.

도 6은 도 3에 도시한 게이트 구동부의 신호 파형도이다.

본 발명은 표시 장치에 관한 것이다.

최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.

PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, OLED는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 EL 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 즉 시프트 레지스터를 포함한다.

시프트 레지스터는 서로 연결되어 있는 복수의 스테이지를 포함하며, 각 스테이지는 복수의 트랜지스터를 포함한다.

각 스테이지는 입력부, 출력부, 방전부 등을 포함하고, 전단 및 후단 스테이지의 출력에 기초하고 복수의 클록 신호 중 어느 하나에 동기하여 출력을 내보낸다.

이러한 스테이지에는 게이트 오프 전압, 클록 신호 등이 입력되며 이들 신호는 스테이지의 한쪽 편에 세로 방향으로 서로 평행하게 뻗어있는 복수의 신호선으로부터 공급된다. 그런데, 이 신호선으로부터 각 스테이지에 신호를 공급하기 위해서는 신호선과 스테이지를 연결하는 단자선이 필요하며, 스테이지에 가장 가깝게 배치된 신호선을 제외한 나머지 신호선과 스테이지를 연결하는 단자선은 다른 신호선과 교차할 수밖에 없다. 특히, 스테이지와 가장 멀리 떨어진 신호선의 경우 이와 연결된 단자선은 다른 많은 신호선과 교차하게 된다. 이는 기생 용량을 증가시키고 결국 소비 전력을 증가시키는 요인이 된다.

또한, 고해상도의 대화면을 구현하기 위하여 이에 맞는 게이트 출력을 생성하기 위해서는 출력부의 트랜지스터를 좀 더 크게 할 필요가 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 문제점을 해결할 수 있는 표시 장치를 제공하는 것이다.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치는, 스위칭 소자를 포함하는 복수의 화소, 상기 스위칭 소자에 전기적으로 연결되어 있으며, 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하는 시프트 레지스터, 복수의 클록 신호를 전달하는 복수의 클록 신호선, 제어 신호를 전달하는 적어도 하나의 제어 신호선, 그리고 상기 클록 신호선 및 제어 신호선과 상기 스테이지를 연결하는 복수의 단자선을 포함하고, 상기 단자선은 적어도 두 개의 스테이지에 공통으로 연결되어 있는 공통 단자선을 적어도 하나 포함한다.

이 때, 상기 공통 단자선은 상기 클록 신호선 및 제어 신호선 중 상기 스테이지에서 가장 멀리 위치한 신호선과 연결될 수 있다. 또한, 상기 제어 신호선은 상기 스위칭 소자를 턴오프시키는 게이트 오프 전압을 전달하는 게이트 오프 전압선을 포함할 수 있으며, 상기 가장 멀리 위치한 신호선은 상기 게이트 오프 전압선 인 것이 바람직하다.

여기서, 상기 제어 신호선은 상기 스테이지를 초기화시키기 위한 초기화 신호를 더 포함할 수 있으며, 상기 초기화 신호선은 상기 스테이지에 가장 가까이 배치되어 있을 수 있다. 또한, 상기 스테이지는 상기 초기화 신호를 생성하는 더미 스테이지(dummy stage)를 더 포함할 수 있다.

한편, 상기 각 스테이지는, 상기 복수의 클록 신호 중 하나를 전달하는 신호선에 연결되는 제1 단자선, 상기 복수의 클록 신호 중 나머지 하나를 전달하는 신호선에 연결되는 제2 단자선, 상기 초기화 신호선에 연결되는 제3 단자선, 그리고 상기 게이트 오프 전압선에 연결되는 제4 단자선을 더 포함할 수 있다. 이 때, 상기 각 스테이지는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터 중 상기 게이트 오프 전압을 공급받는 복수의 제1 트랜지스터를 포함하며, 상기 클록 신호선 트랜지스터는 상기 제4 단자선에 인접하게 배치되어 있을 수 있다.

여기서, 인접한 스테이지의 상기 제1 트랜지스터는 두 스테이지의 경계선에 대하여 실질적으로 대칭으로 배치되어 있을 수 있다.

한편, 상기 각 스테이지는, 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 응답하여 소정의 전압을 충전하고, 복수의 클록 신호 중 어느 하나에 따라 상기 출력 신호를 생성하는 구동부, 그리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 충전된 전압을 방전하는 방전부를 포함하는 것이 바람직하다.

또한, 상기 각 스테이지는, 상기 제2 단자선에 연결되어 있는 제1 스위칭 소 자, 상기 제2 및 제4 단자선에 연결되어 있는 제2 스위칭 소자, 상기 제1 단자선에 연결되어 있는 제3 내지 제7 스위칭 소자, 전단 스테이지의 출력을 입력받는 제8 스위칭 소자, 상기 제3 및 제4 단자선에 연결되어 있는 제9 스위칭 소자, 상기 제4 단자선에 연결되어 있는 제10 내지 제14 스위칭 소자를 포함하며, 상기 제12 스위칭 소자는 후단 스테이지로부터의 출력을 입력받을 수 있다. 여기서, 상기 제1 내지 제14 스위칭 소자는 비정질 규소로 이루어지는 것이 바람직하며, 상기 시프트 레지스터는 상기 표시 장치에 집적되어 있는 것이 바람직하다.

한편, 본 발명의 다른 특징에 따른 표시 장치는, 서로 연결되어 있으며 차례대로 출력 신호를 각각 생성하는 복수의 스테이지를 포함하는 시프트 레지스터를 포함하고, 상기 각 스테이지는, 주사 시작 신호 또는 전단 스테이지 중 어느 하나로부터의 출력 신호가 입력되는 세트 단자, 후단 스테이지 중 어느 하나로부터의 출력 신호가 입력되는 리세트 단자, 제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자, 게이트 오프 전압이 입력되는 게이트 전압 단자, 그리고 적어도 하나의 출력 단자를 가지며,

상기 스테이지 중 인접한 두 스테이지의 게이트 전압 단자는 두 스테이지의 경계선에 대하여 실질적으로 대칭으로 배치되어 있다. 여기서, 상기 각 스테이지는 초기화 신호가 입력되는 프레임 리세트 단자를 더 포함할 수 있다.

한편, 상기 각 스테이지는, 상기 각 스테이지는 상기 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 응답하여 소정의 전압을 충전하고, 상기 복수의 클록 신호 중 어느 하나에 따라 상기 출력 신호를 생성하는 구동부, 그 리고 후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 충전된 전압을 방전하는 방전부를 포함할 수 있다.

이 때, 상기 구동부는, 상기 세트 단자와 상기 게이트 전압 단자 사이에 직렬로 연결되어 있는 제1 내지 제3 스위칭 소자, 상기 세트 단자와 제1 접점 사이에 연결되어 있는 제4 스위칭 소자, 상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제5 스위칭 소자, 상기 제1 클록 단자와 제3 접점 사이에 연결되어 있는 제6 스위칭 소자, 상기 제1 클록 단자와 제4 접점 사이에 병렬로 연결되어 있는 한 쌍의 제7 및 제8 스위칭 소자, 상기 제1 클록 단자와 상기 제2 접점 사이에 연결되어 있는 제1 축전기, 상기 제2 접점과 상기 제3 접점 사이에 연결되어 있는 제2 축전기, 상기 제1 접점과 상기 제4 접점 사이에 연결되어 있는 제3 축전기를 포함하고,

상기 제1 및 제2 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 공통적으로 연결되어 있으며, 상기 제3 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있으며,

상기 제4 스위칭 소자의 제어 단자는 상기 세트 단자에 연결되어 있으며, 상기 제5 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제6 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있고,

상기 제7 및 제8 스위칭 소자의 제어 단자는 상기 제1 접점에 연결되어 있으며,

상기 방전부는, 상기 제1 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제9 및 제10 스위칭 소자, 상기 제2 접점과 상기 게이트 전압 단자 사이에 연결 되어 있는 제11 스위칭 소자, 상기 게이트 전압 단자와 상기 제3 접점 사이에 연결되어 있는 제12 스위칭 소자, 그리고 제4 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 한 쌍의 제13 및 제14 스위칭 소자를 포함하고,

상기 제9 스위칭 소자의 제어 단자는 상기 프레임 리세트 단자에 연결되어 있으며, 상기 제10 스위칭 소자의 제어 단자는 상기 리세트 단자에 연결되어 있고, 상기 제11 및 제12 스위칭 소자의 제어 단자는 상기 제4 접점에 연결되어 있으며, 상기 제13 스위칭 소자의 제어 단자는 상기 제3 접점에 연결되어 있고, 상기 제14 스위칭 소자의 제어 단자는 상기 리세트 단자에 연결되어 있으며,

상기 제1 출력 단자는 상기 제4 접점에 연결되어 있고, 상기 제2 출력 단자는 상기 제8 트랜지스터의 출력 단자에 연결되어 있을 수 있다.

여기서, 상기 제1 내지 제14 스위칭 소자는 비정질 규소로 이루어지는 것이 바람직하다. 또한, 상기 시프트 레지스터는 상기 표시 장치에 집적되어 있는 것이 바람직하다.

그리고, 상기 제1 클록 신호와 상기 제2 클록 신호는 서로 위상이 반대일 수 있으며, 상기 시프트 레지스터는 상기 스위칭 소자와 동일한 공정으로 형성될 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D _m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터선(D₁-D _m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D ₁- D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.

각 화소(Px)는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(pixel circuit)를 포함한다.

스위칭 소자(Q)는 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D_m)에 연결되어 있으며, 출력 단자는 화소 회로에 연결되어 있다. 또한, 스위칭 소자(Q)는 박막 트랜지스터인 것이 바람직하며, 특히 비정질 규소를 포함하는 것이 좋다.

평판 표시 장치의 대표 격인 액정 표시 장치의 경우, 도 2에 도시한 바와 같이, 표시판부(300)가 하부 표시판(100)과 상부 표시판(200) 및 그 사이의 액정층(3)을 포함하며, 표시 신호선(G₁-G_n, D₁-D_m)과 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있다. 액정 표시 장치의 화소 회로는 스위칭 소자(Q)에 병렬로 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에 는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 삼원색, 예를 들면 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.

액정 표시 장치의 표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.

다시 도 1을 참조하면, 계조 전압 생성부(800)는 화소의 휘도와 관련된 한 벌 또는 두 벌의 복수 계조 전압을 생성한다. 두 벌이 있는 경우 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 표시판부(300)에 집적되어 있으며 게이트선(G₁-G_n)과 연결되어 스위칭 소자(Q)를 턴온시킬 수 있는 게이트 온 전압(V_on)과 스위칭 소자(Q)를 턴오프시킬 수 있는 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신 호를 게이트선(G₁-G_n)에 인가한다.

데이터 구동부(500)는 표시판부(300)의 데이터선(D₁-D_m)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.

그러면 이러한 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호 및 입력 영상 신호(R, G, B)를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 게이트 온 전압(V_on)의 출력 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(V_on)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(V_on)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.

데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 도 2에 도시한 액정 표시 장치 등의 경우, 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)도 포함될 수 있다.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(DAT)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환하고 이를 데이터선(D₁-D_m)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.

도 2에 도시한 액정 표시 장치의 경우, 화소에 인가된 데이터 전압과 공통 전압(V_com)의 차이는 액정 축전기(C_LC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리한다. 이에 따라 액정층 (3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판(100, 200)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.

1 수평 주기(또는 "1H")[수평 동기 신호(H_sync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 도 2에 도시한 액정 표시 장치 등의 경우, 특히 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: "행 반전", "점 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: "열 반전", "점 반전")

그러면 본 발명의 실시예에 따른 표시 장치의 게이트 구동부에 대하여 도 3 내지 도 6을 참조하여 좀더 상세히 설명한다.

도 3은 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다. 도 4는 도 3에 도시한 게이트 구동부용 시프트 레지스터의 j 번째 및 (j+1)번째 스테이지의 회로도의 한 예이다. 도 5는 도 4에 도시한 j 번째 및 (j+1) 번째 스테이지의 개략적인 배치도이며, 도 6은 도 3에 도시한 게이트 구동부의 신호 파형도이다.

도 3을 참고하면, 게이트 구동부(400)는 일렬로 배열되어 있으며 게이트선(G₁-G_n)에 각각 연결되어 있는 복수의 스테이지(410)를 포함하는 시프트 레지스터로서, 게이트 오프 전압(V_off), 복수의 클록 신호(CLK1, CLK2) 및 초기화 신호(INT)가 입력된다.

이러한 신호를 전달하기 위한 신호선들은 도 5에 도시한 바와 같이 표시판부(300) 위에 주로 세로 방향으로 뻗어 있으며, 게이트 오프 전압선(V_off), 클록 신호선(CLK1, CLK2) 및 초기화 신호선(INT)의 순서로 왼쪽부터 차례대로 배치되어 시프트 레지스터(400)에 가까워진다. 또한, 이들 신호선과 각 스테이지(410)를 연결하는 단자선(TL1, TL2, TL3, TL4)이 가로 방향으로 뻗어 있다. 단자선(TL1, TL2, TL3, TL4) 중 게이트 오프 전압선(V_off)과 연결된 단자선(TL4)은 두 개의 스테이지(410) 당 하나씩 두 스테이지(410)의 사이로 뻗어 있다.

각 스테이지(410)는 세트 단자(S), 게이트 전압 단자(GV), 한 쌍의 클록 단자(CK1, CK2), 리세트 단자(R), 그리고 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다. 이웃한 상하 두 스테이지 사이의 단자 배치는 일부가 단자선에 대하여 상하 대칭인데, 특히 게이트 오프 전압선(V_off)과 연결되는 게이트 오프 전압 단자(GV)는 단자선(TL4)을 기준으로 상하로 대칭되는 위치에 인접하게 배치되어 있다.

각 스테이지, 예를 들면 j 번째 스테이지(ST_j)의 세트 단자(S)에는 전단 스 테이지(ST_j-1)의 캐리 출력, 즉 전단 캐리 출력[Cout(j-1)]이, 리세트 단자(R)에는 후단 스테이지(ST_j+1)의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)]이 입력되고, 클록 단자(CK1, CK2)에는 클록 신호(CLK1, CLK2)가 입력되며, 게이트 전압 단자(GV)에는 게이트 오프 전압(V_off)이 입력된다. 게이트 출력 단자(OUT1)는 게이트 출력[Gout(j)]을 내보내고 캐리 출력 단자(OUT2)는 캐리 출력[Cout(j)]을 내보낸다.

단, 시프트 레지스터(400)의 첫 번째 스테이지에는 전단 캐리 출력 대신 주사 시작 신호(STV)가 입력된다. 또한, j 번째 스테이지(ST_j)의 클록 단자(CK1)에 클록 신호(CLK1)가, 클록 단자(CK2)에 클록 신호(CLK2)가 입력되는 경우, 이에 인접한 (j-1)번째 및 (j+1)번째 스테이지(ST_j-1, ST_j+1)의 클록 단자(CK1)에는 클록 신호(CLK2)가, 클록 단자(CK2)에는 클록 신호(CLK1)가 입력된다.

각 클록 신호(CLK1, CLK2)는 화소의 스위칭 소자(Q)를 구동할 수 있도록 전압 레벨이 하이인 경우는 게이트 온 전압(V_on)과 같고 로우인 경우는 게이트 오프 전압(V_off)과 같은 것이 바람직하다. 도 6에 도시한 바와 같이 각 클록 신호(CLK1, CLK2)는 듀티비가 50%이고 두 클록 신호(CLK1, CLK2)의 위상차는 180°일 수 있다.

도 4를 참고하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)의 각 스테이지, 예를 들면 j 번째 스테이지는 입력부(420), 풀업 구동부(430), 풀다운 구동부(440) 및 출력부(450)를 포함한다. 이들은 적어도 하나의 NMOS 트랜지스터 (M1-M13)를 포함하며, 풀업 구동부(430)와 출력부(450)는 축전기(C1-C3)를 더 포함한다. 그러나 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용할 수도 있다. 또한, 축전기(C1-C3)는 실제로, 공정시에 형성되는 게이트와 드레인/소스간 기생 용량(parasitic capacitance)일 수 있다.

입력부(420)는 세트 단자(S)와 게이트 전압 단자(GV)에 차례로 직렬로 연결되어 있는 세 개의 트랜지스터(M1, M3, M2)를 포함한다. 트랜지스터(M1, M2)의 게이트는 클록 단자(CK2)에 연결되어 있으며 트랜지스터(M2)의 게이트는 클록 단자(CK1)에 연결되어 있다. 트랜지스터(M1)와 트랜지스터(M3) 사이의 접점은 접점(J1)에 연결되어 있고, 트랜지스터(M3)와 트랜지스터(M1) 사이의 접점은 접점(J2)에 연결되어 있다.

풀업 구동부(430)는 세트 단자(S)와 접점(J1) 사이에 연결되어 있는 트랜지스터(M4)와 클록 단자(CK1)와 접점(J3) 사이에 연결되어 있는 트랜지스터(M6), 그리고 클록 단자(CK1)와 접점(J4) 사이에 연결되어 있는 트랜지스터(M7)를 포함한다. 트랜지스터(M4)의 게이트와 드레인은 세트 단자(S)에 공통으로 연결되어 있으며 소스는 접점(J1)에 연결되어 있고, 트랜지스터(M6)의 게이트와 드레인은 클록 단자(CK1)에 공통으로 연결되어 있고 소스는 접점(J3)에 연결되어 있다. 트랜지스터(M7)의 게이트는 접점(J3)에 연결됨과 동시에 축전기(C1)를 통하여 클록 단자(CK1)에 연결되어 있고, 드레인은 클록 단자(CK1)에, 소스는 접점(J4)에 연결되어 있으며, 접점(J3)과 접점(J4) 사이에 축전기(C2)가 연결되어 있다.

풀다운 구동부(440)는 소스를 통하여 게이트 오프 전압(V_off)을 입력받아 드레인을 통하여 접점(J1, J2, J3, J4)으로 출력하는 복수의 트랜지스터(M5, M8, M9, M12, M13, M14)를 포함한다. 트랜지스터(M5)의 게이트는 리세트 단자(R)에, 드레인은 접점(J1)에 연결되어 있고, 트랜지스터(M8, M9)의 게이트는 접점(J2)에 공통으로 연결되어 있고, 드레인은 각각 접점(J3, J4)에 연결되어 있다. 트랜지스터(M12)의 게이트는 접점(J4)에, 트랜지스터(M13)의 게이트는 리세트 단자(R)에 연결되어 있으며, 두 트랜지스터(M12, M13)의 드레인은 접점(J2)에 연결되어 있다. 트랜지스터(M14)의 게이트는 프레임 리세트 단자(FR)에 연결되어 있고, 드레인은 접점(J1)에, 소스는 게이트 오프 전압 단자(GV)에 연결되어 있다.

출력부(450)는 드레인과 소스가 각각 클록 단자(CK1)와 출력 단자(OUT1, OUT2) 사이에 연결되어 있고 게이트가 접점(J1)에 연결되어 있는 한 쌍의 트랜지스터(M10, M11)와 트랜지스터(M10)의 게이트와 드레인 사이, 즉 접점(J1)과 접점(J2) 사이에 연결되어 있는 축전기(C3)를 포함한다. 트랜지스터(M10)의 소스는 또한 접점(J2)에 연결되어 있다.

이러한 연결 관계를 가지는 각 트랜지스터의 배치를 보면, 도 5에 도시한 것처럼, 스테이지(ST_j, ST_j+1)의 왼쪽 편에 게이트 오프 전압선(V_off), 제1 및 제2 클록 신호선(CLK1, CLK2)과 초기화 신호선(INT)이 스테이지(ST_j, ST_j+1)에 가까워지는 순서로 세로 방향으로 배치되어 있다. 또한, 이들 신호선(V_off, CLK1, CLK2, INT)과 연결되는 복수의 단자선(TL1, TL2, TL3, TL4)이 가로 방향으로 뻗어 있다.

또한, j 번째 스테이지(ST_j)를 보면, 전단 스테이지와 가까운 왼쪽 위에는 전단 캐리 신호[Cout(j-1)]가 입력되는 트랜지스터(M4)가 배치되어 있고, 클록 신호선(CLK1)과 연결되어 있으며 위쪽에 가로 방향으로 뻗은 단자선(TL1)을 따라 트랜지스터(M10, M11)가 배치되어 있고, 트랜지스터(M11)의 아래쪽에 트랜지스터(M3, M6, M7)가 배치되어 있다. 또한, 클록 신호선(CLK2)과 연결되며 왼쪽에서 들어오는 단자선(TL2)에 연결되어 클록 신호(CLK2)가 입력되는 트랜지스터(M1, M2)가 왼쪽에 배치되어 있으며, 초기화 신호선(INT)과 연결되는 단자선(TL3)에 연결되어 초기화 신호(INT)가 입력되는 트랜지스터(M14) 역시 왼쪽에 배치되어 있다. 이와 함께, 게이트 오프 전압선(V_off)에 연결되어 있으며 아래쪽에 가로 방향으로 뻗은 단자선(TL4)을 따라 트랜지스터(M5, M8, M9, M12, M13)가 배치되어 있다.

이 때, (j+1) 번째 스테이지(ST_j+1)의 트랜지스터는 단자선(TL4)을 중심으로 j 번째 스테이지(ST_j)와 대략 거울 대칭으로 배치되어 있으며, 특히, 트랜지스터(M14, M2, M8, M9, M5, M12, M13)는 j 번째 스테이지(ST_j)의 트랜지스터(M14, M2, M8, M9, M5, M12, M13)와 단자선(TL4)에 공통적으로 연결되어 있다. 단, j 번째 스테이지(ST_j)와는 달리, 클록 신호선(CLK1)과 연결되는 단자선(TL1)이 왼쪽에서 들어오고, 클록 신호선(CLK2)과 연결되는 단자선(TL2)이 아래쪽에 가로 방향으로 뻗어 있다.

그러면 이러한 스테이지의 동작에 대하여 설명한다.

설명의 편의를 위하여 클록 신호(CLK1, CLK2)의 하이 레벨에 해당하는 전압을 고전압이라 하고, 클록 신호(CLK1, CLK2)의 로우 레벨에 해당하는 전압의 크기는 게이트 오프 전압(V_off)과 동일하고 이를 저전압이라 한다.

먼저, 클록 신호(CLK2) 및 전단 캐리 출력[Cout(j-1)]이 하이가 되면, 트랜지스터(M1, M2)와 트랜지스터(M4)가 턴온된다. 그러면 두 트랜지스터(M1, M4)는 고전압을 접점(J1)으로 전달하고, 트랜지스터(M2)는 저전압을 접점(J2)으로 전달한다. 이로 인해, 트랜지스터(M10, M11)가 턴온되어 클록 신호(CLK1)가 출력단(OUT1, OUT2)으로 출력되는데, 이 때 접점(J2)의 전압과 클록 신호(CLK1)가 모두 저전압이므로, 출력 전압[Gout(j), Cout(j)]은 저전압이 된다. 이와 동시에, 축전기(C3)는 고전압과 저전압의 차에 해당하는 크기의 전압을 충전한다.

이 때, 클록 신호(CLK1) 및 후단 게이트 출력[Gout(j+1)]은 로우이고 접점(J2) 또한 로우이므로, 이에 게이트가 연결되어 있는 트랜지스터(M3, M5, M6, M8, M9, M13)는 모두 오프 상태이다.

이어, 클록 신호(CLK2)가 로우가 되면 트랜지스터(M1, M2)가 턴오프되고, 이와 동시에 클록 신호(CLK1)가 하이가 되면 트랜지스터(M10)의 출력 전압 및 접점(J2)의 전압이 고전압이 된다. 이 때, 트랜지스터(M3)의 게이트에는 고전압이 인가되지만 접점(J2)에 연결되어 있는 소스의 전위가 또한 동일한 고전압이므로, 게이트 소스간 전위차가 0이 되어 트랜지스터(M3)는 턴오프 상태를 유지한다. 따라서, 접점(J1)은 부유 상태가 되고 이에 따라 축전기(C3)에 의하여 고전압만큼 전위 가 더 상승한다.

한편, 클록 신호(CLK1) 및 접점(J2)의 전위가 고전압이므로 트랜지스터(M6, M8, M9)가 턴온된다. 이 상태에서 트랜지스터(M6)와 트랜지스터(M8)가 고전압과 저전압 사이에서 직렬로 연결되며, 이에 따라 접점(J3)의 전위는 두 트랜지스터(M6, M8)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 가진다. 그런데, 두 트랜지스터(M8)의 턴온시 저항 상태의 저항값이 트랜지스터(M6)의 턴온시 저항 상태의 저항값에 비하여 매우 크게, 이를테면 약 10,000배 정도로 설정되어 있다고 하면 접점(J3)의 전압은 고전압과 거의 동일하다. 따라서, 트랜지스터(M7)가 턴온되어 트랜지스터(M9)와 직렬로 연결되고, 이에 따라 접점(J4)의 전위는 두 트랜지스터(M7, M9)의 턴온시 저항 상태의 저항값에 의하여 분압된 전압값을 갖는다. 이 때, 두 트랜지스터(M7, M9)의 저항 상태의 저항값이 거의 동일하게 설정되어 있으면, 접점(J4)의 전위는 고전압과 저전압의 중간값을 가지고 이에 따라 트랜지스터(M12)는 턴오프 상태를 유지한다. 이 때, 후단 게이트 출력[Gout(j+1)]이 여전히 로우이므로 트랜지스터(M5, M13) 또한 턴오프 상태를 유지한다. 따라서, 출력단(OUT1, OUT2)은 클록 신호(CLK1)에만 연결되고 저전압과는 차단되어 고전압을 내보낸다.

한편, 축전기(C1)와 축전기(C2)는 양단의 전위차에 해당하는 전압을 각각 충전하는데, 접점(J3)의 전압이 접점(J5)의 전압보다 낮다.

이어, 후단 게이트 출력[Gout(j+1)] 및 클록 신호(CLK2)가 하이가 되고 클록 신호(CLK1)가 로우가 되면, 트랜지스터(M5, M13)가 턴온되어 접점(J1, J2)으로 저 전압을 전달한다. 이 때, 접점(J1)의 전압은 축전기(C3)가 방전하면서 저전압으로 떨어지는데, 축전기(C3)의 방전 시간으로 인하여 저전압으로 완전히 내려가는 데는 어느 정도 시간을 필요로 한다. 따라서, 두 트랜지스터(M10, M11)는 후단 게이트 출력[Gout(j+1)]이 하이가 되고도 잠시동안 턴온 상태를 유지하게 되고 이에 따라 출력단(OUT1, OUT2)이 클록 신호(CLK1)와 연결되어 저전압을 내보낸다. 이어, 축전기(C3)가 완전히 방전되어 접점(J1)의 전위가 저전압에 이르면 트랜지스터(M11)가 턴오프되어 출력단(OUT2)이 클록 신호(CLK1)와 차단되므로, 캐리 출력[Cout(j)]은 부유 상태가 되어 저전압을 유지한다. 이와 동시에, 출력단(OUT1)은 트랜지스터(M10)가 턴오프되더라도 트랜지스터(M13)를 통하여 저전압과 연결되므로 계속해서 저전압을 내보낸다.

한편, 트랜지스터(M6, M8)가 턴오프되므로, 접점(J3)이 부유 상태가 된다. 또한 접점(J5)의 전압이 접점(J4)의 전압보다 낮아지는데 축전기(C1)에 의하여 접점(J3)의 전압이 접점(J5)의 전압보다 낮은 상태를 유지하므로 트랜지스터(M7)는 턴오프된다. 이와 동시에 트랜지스터(M9)도 턴오프 상태가 되므로 접점(J4)의 전압도 그만큼 낮아져 트랜지스터(M12) 또한 턴오프 상태를 유지한다. 또한, 트랜지스터(M3)는 게이트가 클록 신호(CLK1)의 저전압에 연결되고 접점(J2)의 전압도 로우이므로 턴오프 상태를 유지한다.

다음, 클록 신호(CLK1)가 하이가 되면, 트랜지스터(M6, M7)가 턴온되고, 접점(J4)의 전압이 상승하여 트랜지스터(M12)를 턴온시켜 저전압을 접점(J2)으로 전달하므로 출력단(OUT1)은 계속해서 저전압을 내보낸다. 즉, 비록 후단 게이트 출 력[Gout(j+1)]이 출력이 로우라 하더라도 접점(J2)의 전압이 저전압이 될 수 있도록 한다.

한편, 트랜지스터(M3)의 게이트가 클록 신호(CLK1)의 고전압에 연결되고 접점(J2)의 전압이 저전압이므로 턴온되어 접점(J2)의 저전압을 접점(J1)으로 전달한다. 한편, 두 트랜지스터(M10, M11)의 드레인에는 클록 단자(CK1)가 연결되어 있어 클록 신호(CLK1)가 계속해서 인가된다. 특히, 트랜지스터(M10)는 나머지 트랜지스터들에 비하여 상대적으로 크게 만드는데, 이로 인해 게이트 드레인간 기생 용량이 커서 드레인의 전압 변화가 게이트 전압에 영향을 미칠 수 있다. 따라서, 클록 신호(CLK1)가 하이가 될 때 게이트 드레인간 기생 용량 때문에 게이트 전압이 올라가 트랜지스터(M10)가 턴온될 수도 있다. 따라서, 접점(J2)의 저전압을 접점(J1)으로 전달함으로써 트랜지스터(M10)의 게이트 전압을 저전압으로 유지하여 트랜지스터(M10)가 턴온되는 것을 방지한다.

이후에는 전단 캐리 출력[Cout(j-1)]이 하이가 될 때까지 접점(J1)의 전압은 저전압을 유지하며, 접점(J2)의 전압은 클록 신호(CLK1)가 하이이고 클록 신호(CLK2)가 로우일 때는 트랜지스터(M12)를 통하여 저전압이 되고, 그 반대의 경우에는 트랜지스터(M2)를 통하여 저전압을 유지한다.

한편, 트랜지스터(M14)는 마지막 더미 스테이지(ST_n+1)에서 발생되는 초기화 신호(INT)를 입력받아 게이트 오프 전압(V_off)을 접점(J1)으로 전달하여 접점(J1)의 전압을 한번 더 저전압으로 설정한다.

이러한 방식으로, 스테이지(410)는 전단 캐리 신호[Cout(j-1)] 및 후단 게이트 신호[Gout(j+1)]에 기초하고 클록 신호(CLK1, CLK2)에 동기하여 캐리 신호[Cout(j)] 및 게이트 신호[Gout(j)]를 생성한다.

또한, 게이트 오프 전압선(V_off)과 연결되는 단자선(TL4)을 두 스테이지당 한 개씩 공유함으로써, 스테이지가 차지하는 면적을 줄일 수 있다. 따라서, 줄어든 면적만큼 출력에 관계되는 트랜지스터, 특히 트랜지스터(M10)의 크기를 좀 더 크게 할 수 있고, 이에 따라 출력의 크기를 증가시켜 대화면 고해상도의 표시 장치를 구동시킬 수 있는 게이트 구동부를 제공할 수 있다.

또한, 도 3에 도시한 바와 같이, 단자선(TL4)은 게이트 오프 전압선(V_off)과 연결되어 있고, 클록 신호선(CLK1, CLK2) 및 초기화 신호선(INT)과 교차하고 있는데, 단자선(TL4)을 두 개의 스테이지가 공유하는 경우에는 공유하지 않은 경우에 비하여 교차 지점을 절반으로 줄일 수 있다. 이로 인해, 교차로 생기는 기생 용량 등을 줄임으로써 소비 전력을 감소시킬 수 있다.

따라서, 단자선(TL4)을 공유함으로써 게이트 구동부가 차지하는 면적을 줄일 수 있고, 이로 인해 대화면 고해상도를 구현함은 물론 소비 전력을 줄일 수 있는 표시 장치를 제공할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

스위칭 소자를 포함하는 복수의 화소,

상기 스위칭 소자에 전기적으로 연결되어 있으며, 차례대로 출력 신호를 생성하는 복수의 스테이지를 포함하는 시프트 레지스터,

복수의 클록 신호를 전달하는 복수의 클록 신호선,

제어 신호를 전달하는 적어도 하나의 제어 신호선, 그리고

상기 클록 신호선 및 제어 신호선과 상기 복수의 스테이지를 연결하는 복수의 단자선을 포함하고,

상기 단자선은 적어도 두 개의 스테이지에 공통으로 연결되어 있는 공통 단자선을 적어도 하나 포함하는

표시 장치.
제1항에서,

상기 공통 단자선은 상기 클록 신호선 및 제어 신호선 중 상기 복수의 스테이지에서 가장 멀리 위치한 신호선과 연결되는 표시 장치.
제2항에서,

상기 제어 신호선은 상기 스위칭 소자를 턴오프시키는 게이트 오프 전압을 전달하는 게이트 오프 전압선을 포함하는 표시 장치.
삭제
삭제
삭제
삭제
제3항에서,

상기 복수의 스테이지 각각은

상기 복수의 클록 신호 중 하나를 전달하는 신호선에 연결되는 제1 단자선,

상기 복수의 클록 신호 중 나머지 하나를 전달하는 신호선에 연결되는 제2 단자선,

상기 복수의 스테이지를 초기화시키기 위한 초기화 신호선에 연결되는 제3 단자선, 그리고

상기 게이트 오프 전압선에 연결되는 제4 단자선,

상기 게이트 오프 전압을 공급받는 복수의 제1 트랜지스터를 포함하는 복수의 트랜지스터를 포함하고,

상기 제1 트랜지스터는 상기 제4 단자선에 인접하게 배치되어 있는

표시 장치.
삭제
제8항에서,

인접한 두 스테이지의 상기 제1 트랜지스터는 상기 두 스테이지의 경계선에 대하여 실질적으로 대칭으로 배치되어 있는 표시 장치.
삭제
삭제
삭제
삭제
서로 연결되어 있으며 차례대로 출력 신호를 각각 생성하는 복수의 스테이지를 포함하는 시프트 레지스터를 포함하는 표시 장치로서,

상기 복수의 스테이지는

주사 시작 신호 또는 전단 스테이지 중 어느 하나로부터의 출력 신호가 입력되는 세트 단자,

후단 스테이지 중 어느 하나로부터의 출력 신호가 입력되는 리세트 단자,

제1 및 제2 클록 신호가 각각 입력되는 제1 및 제2 클록 단자,

게이트 오프 전압이 입력되는 게이트 전압 단자, 그리고

적어도 하나의 출력 단자

를 가지며,

상기 복수의 스테이지 중 인접한 두 스테이지의 게이트 전압 단자는 상기 두 스테이지의 경계선에 대하여 실질적으로 대칭으로 배치되어 있는

표시 장치.
삭제
제15항에서,

상기 복수의 스테이지는

초기화 신호가 입력되는 프레임 리세트 단자,

상기 주사 시작 신호 또는 전단 스테이지 중 어느 하나의 출력 신호에 응답하여 기설정된 전압을 충전하고, 상기 제1 및 제2 클록 신호 중 어느 하나에 따라 상기 출력 신호를 생성하는 구동부, 그리고

후단 스테이지 중 어느 하나의 출력 신호에 응답하여 상기 충전된 전압을 방전하는 방전부

를 포함하는 표시 장치.
제17항에서,

상기 구동부는

상기 세트 단자와 상기 게이트 전압 단자 사이에 직렬로 연결되어 있는 제1 내지 제3 스위칭 소자,

상기 세트 단자와 제1 접점 사이에 연결되어 있는 제4 스위칭 소자,

상기 제1 클록 단자와 제2 접점 사이에 연결되어 있는 제5 스위칭 소자,

상기 제1 클록 단자와 제3 접점 사이에 연결되어 있는 제6 스위칭 소자,

상기 제1 클록 단자와 제4 접점 사이에 병렬로 연결되어 있는 한 쌍의 제7 및 제8 스위칭 소자,

상기 제1 클록 단자와 상기 제2 접점 사이에 연결되어 있는 제1 축전기,

상기 제2 접점과 상기 제3 접점 사이에 연결되어 있는 제2 축전기, 그리고

상기 제1 접점과 상기 제4 접점 사이에 연결되어 있는 제3 축전기

를 포함하고,

상기 제1 및 제2 스위칭 소자의 제어 단자는 상기 제2 클록 단자에 공통적으로 연결되어 있으며, 상기 제3 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있으며,

상기 제4 스위칭 소자의 제어 단자는 상기 세트 단자에 연결되어 있으며, 상기 제5 스위칭 소자의 제어 단자는 상기 제1 클록 단자에 연결되어 있고, 상기 제6 스위칭 소자의 제어 단자는 상기 제2 접점에 연결되어 있고,

상기 제7 및 제8 스위칭 소자의 제어 단자는 상기 제1 접점에 연결되어 있으며,

상기 방전부는

상기 제1 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제9 및 제10 스위칭 소자,

상기 제2 접점과 상기 게이트 전압 단자 사이에 연결되어 있는 제11 스위칭 소자,

상기 게이트 전압 단자와 상기 제3 접점 사이에 연결되어 있는 제12 스위칭 소자, 그리고

제4 접점과 상기 게이트 전압 단자 사이에 병렬로 연결되어 있는 한 쌍의 제13 및 제14 스위칭 소자

를 포함하고,

상기 제9 스위칭 소자의 제어 단자는 상기 프레임 리세트 단자에 연결되어 있으며, 상기 제10 스위칭 소자의 제어 단자는 상기 리세트 단자에 연결되어 있고, 상기 제11 및 제12 스위칭 소자의 제어 단자는 상기 제4 접점에 연결되어 있으며, 상기 제13 스위칭 소자의 제어 단자는 상기 제3 접점에 연결되어 있고, 상기 제14 스위칭 소자의 제어 단자는 상기 리세트 단자에 연결되어 있으며,

상기 제1 출력 단자는 상기 제4 접점에 연결되어 있고, 상기 제2 출력 단자는 상기 제8 스위칭 소자의 출력 단자에 연결되어 있는

표시 장치.
제18항에서,

상기 제1 내지 제14 스위칭 소자는 비정질 규소로 이루어지는 표시 장치.
제19항에서,

상기 시프트 레지스터는 상기 표시 장치에 집적되어 있는 표시 장치.
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