JP4707858B2 - シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 - Google Patents
シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 Download PDFInfo
- Publication number
- JP4707858B2 JP4707858B2 JP2001091682A JP2001091682A JP4707858B2 JP 4707858 B2 JP4707858 B2 JP 4707858B2 JP 2001091682 A JP2001091682 A JP 2001091682A JP 2001091682 A JP2001091682 A JP 2001091682A JP 4707858 B2 JP4707858 B2 JP 4707858B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- level
- stage
- pulse
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置に関し、特にレベルシフト機能を持つシフトレジスタおよびこれを用いた表示装置、ならびに当該表示装置を具備するカメラシステムおよび携帯端末装置に関する。
【０００２】
【従来の技術】
表示装置、例えば液晶表示装置として、画素が行列状に配置された画素部を駆動するための駆動回路を、画素部と同一の基板（液晶パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置がある。この駆動回路一体型液晶表示装置では、外部ＩＣから例えばＴＴＬ信号の低電圧振幅レベルが液晶パネル内に供給されることから、液晶パネル内ではこの低電圧振幅レベルを、液晶の駆動に必要な高電圧振幅レベルに変換する必要がある。
【０００３】
一例として、水平駆動系を考えると、当該水平駆動系では従来、外部から与えられる水平スタートパルスＨｓｔについては液晶パネル内に設けられたレベル変換回路で高電圧振幅レベルに変換して水平スキャナに供給し、外部から与えられる水平クロックＨｃｋについては低電圧振幅レベルのまま水平スキャナに供給し、その水平スキャナを構成するシフトレジスタに内蔵されたレベルシフタで高電圧振幅レベルに変換する構成が採られていた。
【０００４】
そのため、駆動回路一体型液晶表示装置では、水平スキャナを構成するシフトレジスタとして、レベルシフト機能を持つシフトレジスタを用いていた。このレベルシフト機能付きシフトレジスタの従来例を図８に示す。ここでは、ｎ段目の転送段（レジスタ段）の構成を例にとって説明するが、他の転送段も全く同じ構成となっている。
【０００５】
前段（ｎ−１段）から供給される転送パルスＱｎ−１は、Ｄタイプフリップフロップ（以下、単にＤ-ＦＦと記す）１０１ｎに対してそのＤ入力として与えられるとともに、ＡＮＤゲート１０２ｎおよびＯＲゲート１０３ｎに対してそれらの各一方の入力として与えられる。Ｄ-ＦＦ１０１ｎのＱ出力は、バッファ１０４ｎを介して転送パルスＱｎとして次段（ｎ＋１段）に供給されるとともに、ＡＮＤゲート１０２ｎおよびＯＲゲート１０３ｎに対してそれらの各他方の入力として与えられる。
【０００６】
ＡＮＤゲート１０２ｎの出力パルスは自段の水平走査パルスＯＵＴｎとなる。ＯＲゲート１０３ｎの出力は、レベルシフタ１０５ｎに対してこれをレベルシフト動作可能な状態とさせるためのＯＮ制御パルスとして与えられる。レベルシフタ１０５ｎには、アクティブＬｏｗ（低レベルがアクティブ）のリセットパルスＸＲＥＳＥＴが与えられるとともに、互いに逆相のクロックＣＫ，ＸＣＫが与えられる。これらクロックＣＫ，ＸＣＫは、低電圧振幅の水平クロックＨｃｋ（同相のクロックおよび逆相のクロック）である。
【０００７】
レベルシフタ１０５ｎは、ＯＲゲート１０３ｎからＯＮ制御パルスが与えられることでレベルシフト動作可能な状態となり、低電圧振幅の水平クロックＨｃｋであるクロックＣＫ，ＸＣＫを高電圧振幅のクロックにレベル変換（レベルシフト）してＤ-ＦＦ１０１ｎに対してそのクロック（ＣＫ）入力として与える。ｎ段目では、クロックＣＫについてレベルシフト動作が行われる。
【０００８】
次に、上記構成の従来例に係るレベルシフト機能付きシフトレジスタの回路動作について、図９のタイミングチャートを用いてｎ段目の回路動作を中心に説明する。なお、図９のタイミングチャートには、ｎ−１段目〜ｎ＋１段目の各部の信号のタイミング関係が示されている。
【０００９】
ｎ−１段目から転送パルスＱｎ−１が入力され、これがＯＲゲート１０３を通してレベルシフタ１０５ｎにＯＮ制御パルスとして与えられることにより、レベルシフタ１０５ｎはレベルシフト動作可能な状態となり、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックにレベル変換する。このレベル変換されたクロックＣＫはＤ-ＦＦ１０１ｎにそのＣＫ入力として与えられる。
【００１０】
転送パルスＱｎ−１は同時に、Ｄ-ＦＦ１０１ｎに対してそのＤ入力として与えられる。すると、Ｄ-ＦＦ１０１ｎのＱ出力ＦＦｎがクロックＣＫの立ち上がりのタイミングで低レベル(以下、“Ｌ”レベルと記す)から高レベル（以下、“Ｈ”レベルと記す）に遷移する。このＤ-ＦＦ１０１ｎのＱ出力ＦＦｎがＯＲゲート１０３を通してレベルシフタ１０５ｎにＯＮ制御パルスとして与えられることで、レベルシフタ１０５ｎは引き続きレベルシフト動作可能な状態を維持して、クロックＣＫ，ＸＣＫに対するレベル変換動作を続ける。
【００１１】
Ｄ-ＦＦ１０１ｎのＱ出力ＦＦｎはさらに、バッファ１０４ｎを経由して自段の転送パルスＱｎとしてｎ＋１段目に供給されるとともに、ＡＮＤゲート１０２ｎにも供給される。ＡＮＤゲート１０２ｎでは、前段からの転送パルスＱｎ−１とＤ-ＦＦ１０１ｎのＱ出力ＦＦｎとの論理積演算が行われる。そして、このＡＮＤゲート１０２ｎの論理積出力が、自段の水平走査パルスＯＵＴｎとして出力されることになる。
【００１２】
【発明が解決しようとする課題】
ところで、パルスを順次転送するシフトレジスタにおいて、各転送段間で転送パルスを伝送する配線には、図１０の等価回路図に示すように、抵抗や容量などの寄生素子が少なからず存在し、この寄生素子の影響によって転送パルスに遅延が生じるのは避けられない問題である。この遅延は、ＡＮＤゲート１０２ｎを通して水平走査パルスＯＵＴｎの遅延の原因となって現れる。
【００１３】
特に、上述した従来例に係るシフトレジスタでは、転送パルスＱｎ−１のパルス幅をクロックＣＫの１周期とし、この転送パルスＱｎ−１をＤ-ＦＦ１０１ｎでラッチし、そのラッチ出力パルスと転送パルスＱｎ−１との論理積をＡＮＤゲート１０２ｎでとって水平走査パルスＯＵＴｎとして出力する構成を採っていることから、Ｄ-ＦＦ１０１ｎでの遅延も発生し、その遅延時間も加わることになるため、クロックＣＫ，ＸＣＫのパルスエッジから水平走査パルスＯＵＴｎの出力までの応答時間が長くなるという課題があった。さらに、Ｄ-ＦＦ１０１ｎの存在によってその分だけ回路規模が増大するとともに、消費電力も増加するという課題があった。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、クロックに対するシフトパルスの出力の応答性に優れるとともに、回路規模の縮小化および低消費電力化を可能にしたレベルシフト機能付きシフトレジスタおよびこれを用いた表示装置、ならびに当該表示装置を具備するカメラシステムおよび携帯端末装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明によるシフトレジスタは、縦続接続された転送段の各々が、前段から供給される転送パルスを一方の入力とするＯＲゲートと、このＯＲゲートの出力信号に応答して動作状態となってクロック信号のレベルをシフトするレベルシフタと、ＯＲゲートの出力信号とレベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートとを有する構成となっている。
【００１６】
上記構成のレベルシフタ機能付きシフトレジスタにおいて、ＯＲゲートは前段から供給される転送パルスと自段のシフトパルスとの論理和をとり、レベルシフタにレベルシフト動作可能な状態とする制御信号として与える。レベルシフタはこれに応答してクロック信号のレベルシフト動作を行い、そのレベルシフト後のクロック信号をＡＮＤゲートに与える。すると、ＡＮＤゲートは、ＯＲゲートの出力信号とレベルシフト後のクロック信号との論理積をとり、自段のシフトパルスおよび次段への転送パルスとして出力する。このレベルシフタ機能付きシフトレジスタは、表示装置の走査系を構成するシフトレジスタとして用いられる。そして、この表示装置は、カメラシステムや携帯端末装置において、その表示装置として搭載される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。ここでは、図面の簡略化のために、ｎ−１段目、ｎ段目、ｎ＋１段目の各転送段１０ｎ−１，１０ｎ，１０ｎ＋１のみを示している。また、縦続接続された各転送段は同じ構成となっているので、ｎ段目の転送段１０ｎの場合を例にとってその具体的な構成について説明するものとする。
【００１８】
図１において、ｎ段目の転送段１０ｎは、２入力ＯＲゲート１１ｎ、レベルシフタ１２ｎ、２入力ＡＮＤゲート１３ｎおよびバッファ１４ｎを有する構成となっている。ＯＲゲート１１ｎは、ｎ−１段目から供給される転送パルスＱｎ−１を一方の入力とし、ＡＮＤゲート１３ｎの出力を他方の入力としている。ＯＲゲート１１ｎの論理和信号ＥＮｎは、レベルシフタ１２ｎに対してそのＯＮ制御信号、即ちレベルシフト動作可能な状態とするための制御信号として与えられるとともに、ＡＮＤゲート１３ｎに対してその一方の入力として与えられる。
【００１９】
レベルシフタ１２ｎにはアクティブＬｏｗのリセットパルスＸＲＥＳＥＴが与えられるとともに、例えば低電圧振幅の互いに逆相のクロックＣＫ，ＸＣＫが与えられる。レベルシフタ１２ｎは、ＯＲゲート１１ｎからＯＮ制御信号が与えられることによってレベルシフト動作可能な状態となり、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックＣＫ，ＸＣＫにレベルシフト（レベル変換）する。
【００２０】
ここで、レベルシフタに対する低電圧振幅のクロックＣＫ，ＸＣＫの入力については、各段ごとに交互に正相、逆相の繰り返しで入力される。すなわち、レベルシフタ１２ｎにはクロックＣＫ，ＸＣＫがＣＫ入力、ＸＣＫ入力として与えられ、レベルシフタ１２ｎ−１，１２ｎ＋１にはクロックＣＫ，ＸＣＫがＸＣＫ入力、ＣＫ入力として与えられる。したがって、本段（ｎ段）ではレベル変換後のクロックＣＫが、ＡＮＤゲート１３ｎに対してその他方の入力として与えられることになる。
【００２１】
ＡＮＤゲート１３ｎの論理積信号は、自段のシフトパルスＯＵＴｎとして出力されるとともに、ＯＲゲート１１ｎに対してその他方の入力として与えられ、さらにバッファ１４ｎを経由して自段の転送パルスＱｎとして次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２２】
以下、上記構成の本実施形態に係るレベルシフト機能付きシフトレジスタの回路動作について、図２のタイミングチャートを用いてｎ段目を中心に説明する。なお、図２のタイミングチャートには、ｎ−１段目〜ｎ＋１段目の各部の信号のタイミング関係が示されている。
【００２３】
ｎ−１段目の転送段１０ｎ−１から出力される転送パルスＱｎ−１がｎ段目の転送段１０ｎに供給される。ここで、図３の等価回路に示すように、ｎ−１段目の転送段１０ｎ−１からｎ段目の転送段１０ｎに転送パルスＱｎ−１を伝送する配線には抵抗や容量などの寄生素子が少なからず存在し、その影響を受けることによって転送パルスＱｎ−１は、ｎ−１段目のシフトパルスＯＵＴｎ−１に対して若干の遅れ（遅延時間Ｔｄ）をもってｎ段目の転送段１０ｎに供給される。
【００２４】
転送パルスＱｎ−１がｎ段目の転送段１０ｎに入力されると、ＯＲゲート１１ｎの論理和信号ＥＮｎが“Ｈ”レベルとなり、レベルシフタ１２ｎにそのＯＮ制御信号として与えられるとともに、ＡＮＤゲート１３ｎに一方の入力として与えられる。これにより、レベルシフタ１２ｎが動作状態、即ちレベルシフト動作が可能な状態となる。
【００２５】
そして、クロックＣＫ，ＸＣＫが“Ｈ”レベルになると、レベルシフタ１２ｎにおいて、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックＣＫ，ＸＣＫにレベルシフトする動作が行われる。ここで、転送パルスＱｎ−１には先述した配線の寄生素子に起因する遅延があり、クロックＣＫが“Ｈ”レベルに遷移した後に転送パルスＱｎ−１が“Ｌ”レベルに遷移するため、クロックＣＫが立ち上がる前にレベルシフタ１２ｎが非動作状態になることはない。
【００２６】
レベルシフタ１０ｎでレベル変換されたクロックＣＫがＡＮＤゲート１３ｎにその他方の入力として与えられると、ＡＮＤゲート１３ｎにおいて、ＯＲゲート１１ｎの論理和信号ＥＮｎ、即ち前段からの転送パルスＱｎ−１とレベル変換後のクロックＣＫとの論理積がとられ、その論理積信号が自段のシフトパルスＯＵＴｎとして出力されるとともに、バッファ１４ｎを経て転送パルスＱｎとして次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２７】
ＡＮＤゲート１３ｎの論理積信号はさらに、ＯＲゲート１１ｎを通して論理和信号ＥＮｎとなり、レベルシフタ１２ｎにそのＯＮ制御信号として、ＡＮＤゲート１３ｎにその一方の入力として与えられる。これにより、レベルシフタ１２ｎは引き続き動作状態を維持して、クロックＣＫ，ＸＣＫに対するレベル変換動作を続ける。
【００２８】
次に、クロックＣＫが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＡＮＤゲート１３ｎの論理積信号、即ちシフトパルスＯＵＴｎが“Ｌ”レベルとなり、ＯＲゲート１１ｎの論理和信号ＥＮｎも“Ｌ”レベルとなるので、レベルシフタ１２ｎが非動作状態、即ちクロックＣＫ，ＸＣＫのレベルシフト動作が不可能な状態となる。その結果、ＡＮＤゲート１３ｎからはクロックＣＫと同じパルス幅、即ちクロックＣＫの半周期のパルス幅のパルス信号が、自段のシフトパルスＯＵＴｎとして出力されるとともに、自段の転送パルスＱｎとしてバッファ１４ｎを経由して次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２９】
図４は、上記実施形態に係るレベルシフト機能付きシフトレジスタにおいて、ｎ段目の転送段１０ｎを実現するための具体的な回路構成の一例を示す回路図である。
【００３０】
図４において、ＮチャンネルＭＯＳトランジスタＱｎ１，Ｑｎ２は、ゲートが相互に接続されかつＭＯＳトランジスタＱｎ１がゲートとドレインが共通接続されたダイオード接続となっていることで、カレントミラー回路２１を構成している。ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ソースには、低電圧振幅の逆相のクロックＣＫ，ＸＣＫがそれぞれ入力される。
【００３１】
このカレントミラー回路２１において、ＭＯＳトランジスタＱｎ２のドレイン出力が、インバータ２２で反転されて自段のシフトパルスＯＵＴｎとして出力されるとともに、バッファ２３（図１のバッファ１４ｎに相当）を経由して自段の転送パルスＱｎとしてｎ＋１段目の転送段１０ｎ＋１に供給される。
【００３２】
ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ドレインと電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ１，Ｑｐ２がそれぞれ接続されている。ＭＯＳトランジスタＱｎ１のドレインとＧＮＤとの間には、ＮチャンネルＭＯＳトランジスタＱｎ３，Ｑｎ４が直列に接続されている。ＭＯＳトランジスタＱｎ３のゲートには、前段からの転送パルスＱｎ−１がインバータ２４で反転されて与えられる。ＭＯＳトランジスタＱｎ４のゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力が直接与えられる。
【００３３】
ＭＯＳトランジスタＱｐ１のゲートで電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ３，Ｑｐ４が直列に接続されている。ＭＯＳトランジスタＱｐ２のゲートで電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ５，Ｑｐ６が直列に接続されている。ＭＯＳトランジスタＱｎ２のドレイン（ＭＯＳトランジスタＱｐ２のドレイン）と電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ７，Ｑｐ８が並列に接続されている。
【００３４】
ＭＯＳトランジスタＱｐ３，Ｑｐ５，Ｑｐ７の各ゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力がインバータ２２で反転されて与えられる。ＭＯＳトランジスタＱｐ４，Ｑｐ６の各ゲートには、前段からの転送パルスＱｎ−１が直接与えられる。ＭＯＳトランジスタＱｐ８のゲートには、アクティブＬｏｗのリセットパルスＸＲＥＳＥＴが与えられる。
【００３５】
ＭＯＳトランジスタＱｐ１のゲートには、互いに並列に接続されたＮチャンネルＭＯＳトランジスタＱｎ５，Ｑｎ６を介してクロックＸＣＫが与えられる。ＭＯＳトランジスタＱｐ２のゲートには、互いに並列に接続されたＮチャンネルＭＯＳトランジスタＱｎ７，Ｑｎ８を介してクロックＣＫが与えられる。ＭＯＳトランジスタＱｎ５，Ｑｎ７の各ゲートには、前段からの転送パルスＱｎ−１が直接与えられる。ＭＯＳトランジスタＱｎ６，Ｑｎ８の各ゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力がインバータ２２で反転されて与えられる。
【００３６】
次に、上記構成の転送部１０ｎのリセット時、休止時、スタンバイ時およびレベルシフト動作時の各回路動作について説明する。
【００３７】
（１）リセット時
リセット時、リセットパルスＸＲＥＳＥＴが“Ｌ”レベルになるので、ＭＯＳトランジスタＱｐ８がオン状態となる。すると、インバータ２２の入力が“Ｈ”レベルになるため、その出力ＯＵＴｎは“Ｌ”レベルに固定される。このときまだ、前段から転送パルスＱｎ−１が供給されておらず、インバータ２４の出力が“Ｈ”レベルの状態にあり、またＭＯＳトランジスタＱｐ８がオンすることでＭＯＳトランジスタＱｎ４のゲートが“Ｈ”レベルとなるため、ＭＯＳトランジスタＱｎ３，Ｑｎ４が共にオン状態となる。
【００３８】
ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンすると、カレントミラー回路２１のＭＯＳトランジスタＱｎ１，Ｑｎ２の各ゲートが“Ｌ”レベルとなるため、これらＭＯＳトランジスタＱｎ１，Ｑｎ２はオフ状態となる。さらに、ＭＯＳトランジスタＱｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８がオフ状態となり、ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５，Ｑｐ６がオン状態となるため、ＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートが“Ｈ”レベルとなり、ＭＯＳトランジスタＱｐ１，Ｑｐ２はオフ状態となる。故に、リセット時には、ＭＯＳトランジスタＱｎ１，Ｑｎ２およびＭＯＳトランジスタＱｐ１，Ｑｐ２には電流は流れない。
【００３９】
（２）休止時
リセットパルスＸＲＥＳＥＴが“Ｈ”レベルになり、ＭＯＳトランジスタＱｐ８がオフ状態となるが、インバータ２２の出力ＯＵＴｎが“Ｌ”レベルにあることによってＭＯＳトランジスタＱｐ７がオン状態にあるため、インバータ２２の入力が“Ｈ”レベルの状態を維持し、したがって出力ＯＵＴｎは“Ｌ”レベルに保持される。
【００４０】
リセット時と同様に、ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンするため、ＭＯＳトランジスタＱｎ１，Ｑｎ２は各ゲートが“Ｌ”レベルとなり、したがってオフ状態となる。さらに、ＭＯＳトランジスタＱｎ５〜Ｑｎ８がオフ、ＭＯＳトランジスタＱｐ３〜Ｑｐ６がオンするため、ＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートが“Ｈ”レベルとなり、ＭＯＳトランジスタＱｐ１，Ｑｐ２はオフ状態となる。故に、休止時にも、ＭＯＳトランジスタＱｎ１，Ｑｎ２およびＭＯＳトランジスタＱｐ１，Ｑｐ２には電流が流れない。
【００４１】
（３）スタンバイ時
前段から“Ｈ”レベルの転送パルスＱｎ−１が入力されると、ＭＯＳトランジスタＱｎ３，Ｑｐ４，Ｑｐ６がオフ状態となり、ＭＯＳトランジスタＱｎ５，Ｑｎ７がオン状態となるため、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のオフ状態が解除される。また、クロックＣＫ，ＸＣＫの低電圧振幅を０Ｖ〜Ｖｐｐとすると、クロックＣＫの電圧が０Ｖ、クロックＸＣＫの電圧がＶｐｐである。
【００４２】
このとき、ＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２の各ゲート-ソース間電圧をＶｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）とすると、それらの関係は、
Ｖｇｓ（ｐ１）＜Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＞Ｖｇｓ（ｎ２）
となる。
【００４３】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、ＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２に流れようとする電流をＩ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）とすると、それらの関係は、
Ｉ（ｐ２）＞Ｉ（ｐ１）＝Ｉ（ｎ１）＞Ｉ（ｎ２）
となる。よって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧は“Ｈ”レベルに保持される。
【００４４】
（４）レベルシフト動作時
クロックＣＫの電圧がＶｐｐ、クロックＸＣＫの電圧が０Ｖとなると、Ｖｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）の関係は、
Ｖｇｓ（ｐ１）＞Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＜Ｖｇｓ（ｎ２）
となる。
【００４５】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、Ｉ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）の関係は、
Ｉ（ｐ２）＜Ｉ（ｐ１）＝Ｉ（ｎ１）＜Ｉ（ｎ２）
となる。したがって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧はほぼ“Ｌ”レベルになる。そして、このドレイン電圧はインバータ２２によって反転され、ＶＤＤレベルである“Ｈ”レベルにレベルシフトされる。
【００４６】
この後、転送パルスＱｎ−１が“Ｌ”レベルになって、ＭＯＳトランジスタＱｎ４，Ｑｎ５，Ｑｎ７，Ｑｐ３，Ｑｐ５がオフしても、ＭＯＳトランジスタＱｎ６，Ｑｎ８がオンするので、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２がオフ状態になることはない。
【００４７】
次に、クロックＣＫの電圧が０Ｖ、クロックＸＣＫの電圧がＶｐｐとなると、Ｖｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）の関係は、
Ｖｇｓ（ｐ１）＜Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＞Ｖｇｓ（ｎ２）
となる。
【００４８】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、Ｉ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）の関係は、
Ｉ（ｐ２）＞Ｉ（ｐ１）＝Ｉ（ｎ１）＞Ｉ（ｎ２）
となる。よって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧は“Ｈ”レベルになる。そして、このドレイン電圧はインバータ２２によって反転され、“Ｌ”レベルにレベルシフトされる（ＯＵＴｎ）。
【００４９】
すると、ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンするので、ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ゲート電位が“Ｌ”レベルとなり、これらＭＯＳトランジスタＱｎ１，Ｑｎ２はオフ状態になる。さらに、ＭＯＳトランジスタＱｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８がオフし、ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５，Ｑｐ６がオンするので、ＭＯＳトランジスタＱｐ１，Ｑｐ２の各ゲート電位が“Ｈ”レベルとなり、これらＭＯＳトランジスタＱｐ１，Ｑｐ２もオフする。
【００５０】
しかし、ＭＯＳトランジスタＱｐ７がオンすることにより、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電位が確実に“Ｈ”レベルになり、また出力ＯＵＴｎは“Ｌ”レベルで保持される。ここで、再び、上述した休止状態（２）となり、上述した回路動作が繰り返される。
【００５１】
上述した回路構成のレベルシフト機能付きシフトレジスタは、同じ導電型ＭＯＳトランジスタＱｐ１とＱｐ２およびＱｎ１とＱｎ２のマッチングのみが重要であり、異なる導電型であるＭＯＳトランジスタＱｐ１とＱｎ１およびＱｐ２とＱｎ２のマッチングはレベルシフト動作マージンにさほど影響を与えないので、薄膜トランジスタを使用した製造ばらつきの大きいプロセスに対して動作マージンが大である。また、ＭＯＳトランジスタＱｎ１，Ｑｎ２からなるカレントミラー回路２１のカレントミラー比をクロックＣＫ，ＸＣＫの反転ごとに積極的に変化させることにより、ダイナミック応答の向上も可能である。
【００５２】
以上のように、本実施形態に係るレベルシフト機能付きシフトレジスタにおいては、転送パルスのパルス幅をクロックＣＫの半周期とするとともに、各転送段間で転送パルスを伝送する配線に存在する抵抗や容量などの寄生素子の影響によって転送パルスに生じる遅延を積極的に利用し、ＯＲゲート１１ｎを経た転送パルスＱｎ−１とレベルシフト後のクロックＣＫとの論理積をＡＮＤゲート１３ｎでとってシフトパルスＯＵＴｎとして出力するとともに、その論理積出力をＯＲゲート１１ｎに帰還することで、従来技術では、回路規模の小型化や低消費電力化の妨げとなっていたＤ-ＦＦを必要としない回路構成を実現している。
【００５３】
換言すれば、転送段の各々を、ＯＲゲート、レベルシフタ、ＡＮＤゲートおよびバッファ、具体的な回路例の一つとして、各々８個のＰチャンネルＭＯＳトランジスタＱｐ１〜Ｑｐ８，Ｑｎ１〜Ｑｎ８、２個のインバータ２２，２４およびバッファ２３の簡単な回路構成によって実現できるので、各転送段ごとにＤ-ＦＦを不要とする分だけ、シフトレジスタ全体の回路規模の小型化および低消費電力化が図れる。
【００５４】
また、ＡＮＤゲート１３ｎの出力パルスを直接シフトパルスＯＵＴｎとして導出するとともに、転送パルスＱｎとしてバッファ１４ｎを経由して次段の転送段１０ｎ＋１に供給する構成を採っていることで、転送パルスＱｎの伝送系とシフトパルスＯＵＴｎの出力系とがバッファ１４ｎによって分断され、しかも従来技術のように、シフトパルスＯＵＴｎとして導出する際に前段の転送パルスＱｎ−１との論理積をとっていないため、クロックＣＫに対するシフトパルスＯＵＴｎの出力応答が、前段からの転送パルスの遅延の影響を受けず、かつ、必要なときにｎ段目だけクロックＣＫのレベルシフタ１２ｎを動作させながら、シフト動作を繰り返すことができる。
【００５５】
［適用例］
以上説明したレベルシフト機能付きシフトレジスタは、表示装置、例えば画素の電気光学素子として液晶セルを用いた液晶表示装置やエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置の走査系を構成するシフトレジスタや、ＭＯＳ型などに代表されるＸ-Ｙアドレス型固体撮像装置の走査系を構成するシフトレジスタなどに適用可能である。
【００５６】
但し、本発明はこれらの適用例に限定されるものではなく、レベルシフト機能を持つシフトレジスタ全般に適用し得るものである。ここでは、一例として、液晶表示装置の水平駆動系を構成するシフトレジスタに適用した場合を例にとって説明する。
【００５７】
図５は、駆動回路一体型液晶表示装置の構成例を示す概略構成図である。本液晶表示装置では、その駆動方式として、画素の各々に対して個々の独立した画素電極を配列し、これら画素電極の各々に薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などのスイッチング素子を接続して画素を選択的に駆動する、いわゆるアクティブマトリクス駆動方式（以下、アクティブマトリクス型と記す）を用いている。
【００５８】
図５において、本例に係るアクティブマトリクス型液晶表示装置は、後述するように画素が行列状（マトリクス状）に配置されてなる画素部３１と、画素部３１の例えば上側に配置され、各画素への映像信号の書き込みを例えば点順次で行う水平（Ｈ）駆動系３２と、画素部３１の例えば左側に配置され、各画素を行単位で選択する垂直（Ｖ）駆動系３３とを備え、水平駆動系３２および垂直駆動系３３が画素部３１と共に、例えばＴＦＴを用いて同一の基板（液晶パネル）３４上に一体的に形成された構成となっている。
【００５９】
画素部３１は、スイッチング素子として例えばＴＦＴ（画素トランジスタ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とを重ね合わせ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料を封入することによって作製される。この画素部３１において、行列状に配置された各画素４０は、スイッチング素子であるＴＦＴ４１と、このＴＦＴ４１のドレイン電極に画素電極が接続された液晶セル４２と、ＴＦＴ４１のドレイン電極に一方の電極が接続された補助キャパシタ４３とから構成されている。
【００６０】
この画素構造において、各画素４０のＴＦＴ４１は、そのゲート電極が垂直方向（行方向）の画素数Ｙ（以下、垂直画素数Ｙと称す）に対応したｙ行分のゲートライン４４-1，４４-2，……，４４-y-1，４４-yの各々にそれぞれ接続され、かつそのソース電極が水平方向（列方向）の画素数Ｘ（以下、水平画素数Ｘと称す）に対応したｘ列分の信号ライン４５-1，４５-2，……，４５-x-1，４５-xの各々にそれぞれ接続されている。また、液晶セル４２の対向電極および補助キャパシタ４３の他方の電極は、コモン電位Ｖｃｏｍが与えられるコモンライン４６に接続されている。
【００６１】
水平駆動系３２は、水平画素数Ｘに対応した段数のシフトレジスタからなるＨスキャナ３２１と、水平画素数Ｘに対応して設けられたｘ個の水平スイッチ３２２-1〜３２２-xとを有する構成となっている。Ｈスキャナ３２１はシフトレジスタによって構成され、水平スタートパルスＨｓｔを水平クロックＨｃｋに同期して順に転送することによって得られる各段の転送パルスを水平走査パルスとして順に出力する。このＨスキャナ３２１を構成するシフトレジスタとして、先述した実施形態に係るレベルシフト機能付きシフトレジスタが用いられる。
【００６２】
Ｈスキャナ３２１には、外部から供給される例えばＴＴＬレベルの低電圧振幅の水平スタートパルスＨｓｔが、液晶パネル３４上に作製されたレベル変換回路３５によって液晶の駆動に必要な高電圧振幅のパルスに変換されて入力される。水平クロックＨｃｋについては、外部から供給される例えばＴＴＬレベルの低電圧振幅のままＨスキャナ３２１に入力され、先述したシフトレジスタ内のレベルシフタで高電圧振幅のクロックに変換される。
【００６３】
水平スイッチ３２２-1〜３２２-xは例えばＭＯＳトランジスタからなり、Ｈスキャナ３２１から順に出力される水平走査パルスに応答して順にオン状態となることで、映像信号を画素部３１の信号ライン４５-1〜４５-xに順次供給する。
【００６４】
垂直駆動系３３は、垂直画素数Ｙに対応した段数のシフトレジスタからなるＶスキャナ３３１によって構成されている。Ｖスキャナ３３１は例えばシフトレジスタによって構成され、垂直スタートパルスＶｓｔを垂直クロックＶｃｋに同期して順に転送することによって得られる各段の転送パルスを垂直走査パルスとして順に出力する。これら垂直走査パルスは、画素部３１のゲートライン４４-1〜４４-yに順次与えられる。
【００６５】
なお、本適用例では、先述した実施形態に係るレベルシフト機能付きシフトレジスタを、Ｈスキャナ３２１を構成するシフトレジスタとして用いるとしたが、Ｖスキャナ３３１を構成するシフトレジスタとして用いることも可能である。
【００６６】
このように、駆動回路一体型液晶表示装置において、例えば水平駆動系のスキャナを構成するシフトレジスタとして、先述したレベルシフト機能付きシフトレジスタを用いることにより、当該シフトレジスタは回路規模の小型化、低消費電力化が可能であるため、液晶パネル３４の駆動回路を形成する画素部周辺の領域（額縁）の狭額縁化および液晶表示装置の低消費電力化に大きく寄与できる。特に、レベルシフト機能付きシフトレジスタがＴＦＴを使用した製造ばらつきの大きいプロセスに有効な回路であるため、当該シフトレジスタの適用例としては、駆動系を画素トランジスタと共にＴＦＴを用いて同一基板上に一体形成してなる駆動回路一体型液晶表示装置が最適である。
【００６７】
本例に係る駆動回路一体型液晶表示装置は、ビデオカメラやデジタルスチルカメラなどのカメラシステムのモニターとして、あるいは携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末装置の表示装置として用いて好適なものである。
【００６８】
図６は、本発明に係るカメラシステム、例えばＶＴＲ機能を一体的に搭載したカムコーダと称されるビデオカメラの構成例を概略的に示すブロック図である。図６において、撮像デバイス、例えばＣＣＤ(Charge Coupled Device)撮像素子５１で被写体の撮像が行われ、その撮像信号はアナログ信号処理回路５２およびカメラ信号処理回路５３で各種の信号処理が行われる。
【００６９】
具体的には、アナログ信号処理回路５２では、ＣＣＤ撮像素子５１から出力される撮像信号に対して、当該撮像素子５１の出力部で発生する１／ｆノイズなどを除去するためのＣＤＳ（相関二重サンプリング）処理や、信号レベルを一定にするためのＡＧＣ（自動利得制御）処理などの信号処理が行われる。また、カメラ信号処理回路５３では、輝度信号および色差信号の生成や、オートホワイトバランス等の画質調整などの信号処理が例えばデジタル処理にて行われ、最終的にアナログ映像信号として出力される。
【００７０】
このアナログ映像信号は、記録／再生部５４に供給される。記録／再生部５４は、入力されるアナログ映像信号を磁気テープなどの記録媒体５５に記録（あるいは、画像メモリなどの記憶媒体に記憶）し、また記録媒体５５に記録されている記録情報を再生する。
【００７１】
本カムコーダは、撮像中の被写体（撮像画像）を確認するための表示装置として、液晶モニタ５６および液晶ビューファインダ５７を備えている。これら液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係る駆動回路一体型液晶表示装置が用いられる。そして、液晶モニタ５６および液晶ビューファインダ５７には、ドライバＩＣ５８でコモン電位Ｖｃｏｍを中心に交流駆動化されたアナログ映像信号が、切り替えスイッチ５９を介して選択的に供給される。
【００７２】
このように、本発明に係るカメラシステムでは、液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係る駆動回路一体型液晶表示装置を用いていることにより、当該液晶表示装置は狭額縁化および低消費電力化が可能であるため、本カメラシステムの小型化および低消費電力化に大きく寄与できる。
【００７３】
なお、本適用例では、液晶モニタ５６および液晶ビューファインダ５７の双方に、先述した実施形態に係る駆動回路一体型液晶表示装置を用いるとしたが、いずれか一方のみに用いるようにしても良く、またいずれか一方の液晶表示装置を備えたビデオカメラやデジタルスチルカメラなどのカメラシステムに対しても同様に適用可能である。
【００７４】
図７は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。本例に係る携帯電話機は、装置筐体６１の前面側に、スピーカ部６２、表示部６３、操作部６４およびマイク部６５が上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部６３には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係る駆動回路一体型液晶表示装置が用いられる。
【００７５】
このように、携帯電話機やＰＤＡなどの携帯端末装置において、先述した実施形態に係る駆動回路一体型液晶表示装置を表示部５３として用いることにより、当該液晶表示装置は狭額縁化および低消費電力化が可能であるため、本端末装置の小型化および低消費電力化に大きく寄与でき、特に低消費電力化によってバッテリの使用時間を延長できる効果がある。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、レベルシフト機能付きシフトレジスタの各転送段を、従来技術では回路規模の小型化や低消費電力化の妨げとなっていたＤ-ＦＦを必要としない回路構成で実現しているので、回路規模の縮小化および低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。
【図２】本実施形態に係るレベルシフト機能付きシフトレジスタの回路動作を説明するためのタイミングチャートである。
【図３】本実施形態に係るレベルシフト機能付きシフトレジスタの等価回路図である。
【図４】ｎ段目の転送段を実現するための具体的な回路構成例を示す回路図である。
【図５】駆動回路一体型液晶表示装置の構成例を示す概略構成図である。
【図６】本発明に係るカメラシステムの構成例を概略的に示すブロック図である。
【図７】本発明に係る携帯端末装置の構成の概略を示す外観図である。
【図８】従来例に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。
【図９】従来例に係るレベルシフト機能付きシフトレジスタの回路動作を説明するためのタイミングチャートである。
【図１０】従来例に係るレベルシフト機能付きシフトレジスタの等価回路図である。
【符号の説明】
１０ｎ−１〜１０ｎ＋１…転送段、１１ｎ−１〜１１ｎ＋１…ＯＲゲート、１２ｎ−１〜１２ｎ＋１…レベルシフタ、１３ｎ−１〜１３ｎ＋１…ＡＮＤゲート、１４ｎ−１〜１４ｎ＋１…バッファ
【発明の属する技術分野】
本発明は、シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置に関し、特にレベルシフト機能を持つシフトレジスタおよびこれを用いた表示装置、ならびに当該表示装置を具備するカメラシステムおよび携帯端末装置に関する。
【０００２】
【従来の技術】
表示装置、例えば液晶表示装置として、画素が行列状に配置された画素部を駆動するための駆動回路を、画素部と同一の基板（液晶パネル）上に一体的に形成してなるいわゆる駆動回路一体型液晶表示装置がある。この駆動回路一体型液晶表示装置では、外部ＩＣから例えばＴＴＬ信号の低電圧振幅レベルが液晶パネル内に供給されることから、液晶パネル内ではこの低電圧振幅レベルを、液晶の駆動に必要な高電圧振幅レベルに変換する必要がある。
【０００３】
一例として、水平駆動系を考えると、当該水平駆動系では従来、外部から与えられる水平スタートパルスＨｓｔについては液晶パネル内に設けられたレベル変換回路で高電圧振幅レベルに変換して水平スキャナに供給し、外部から与えられる水平クロックＨｃｋについては低電圧振幅レベルのまま水平スキャナに供給し、その水平スキャナを構成するシフトレジスタに内蔵されたレベルシフタで高電圧振幅レベルに変換する構成が採られていた。
【０００４】
そのため、駆動回路一体型液晶表示装置では、水平スキャナを構成するシフトレジスタとして、レベルシフト機能を持つシフトレジスタを用いていた。このレベルシフト機能付きシフトレジスタの従来例を図８に示す。ここでは、ｎ段目の転送段（レジスタ段）の構成を例にとって説明するが、他の転送段も全く同じ構成となっている。
【０００５】
前段（ｎ−１段）から供給される転送パルスＱｎ−１は、Ｄタイプフリップフロップ（以下、単にＤ-ＦＦと記す）１０１ｎに対してそのＤ入力として与えられるとともに、ＡＮＤゲート１０２ｎおよびＯＲゲート１０３ｎに対してそれらの各一方の入力として与えられる。Ｄ-ＦＦ１０１ｎのＱ出力は、バッファ１０４ｎを介して転送パルスＱｎとして次段（ｎ＋１段）に供給されるとともに、ＡＮＤゲート１０２ｎおよびＯＲゲート１０３ｎに対してそれらの各他方の入力として与えられる。
【０００６】
ＡＮＤゲート１０２ｎの出力パルスは自段の水平走査パルスＯＵＴｎとなる。ＯＲゲート１０３ｎの出力は、レベルシフタ１０５ｎに対してこれをレベルシフト動作可能な状態とさせるためのＯＮ制御パルスとして与えられる。レベルシフタ１０５ｎには、アクティブＬｏｗ（低レベルがアクティブ）のリセットパルスＸＲＥＳＥＴが与えられるとともに、互いに逆相のクロックＣＫ，ＸＣＫが与えられる。これらクロックＣＫ，ＸＣＫは、低電圧振幅の水平クロックＨｃｋ（同相のクロックおよび逆相のクロック）である。
【０００７】
レベルシフタ１０５ｎは、ＯＲゲート１０３ｎからＯＮ制御パルスが与えられることでレベルシフト動作可能な状態となり、低電圧振幅の水平クロックＨｃｋであるクロックＣＫ，ＸＣＫを高電圧振幅のクロックにレベル変換（レベルシフト）してＤ-ＦＦ１０１ｎに対してそのクロック（ＣＫ）入力として与える。ｎ段目では、クロックＣＫについてレベルシフト動作が行われる。
【０００８】
次に、上記構成の従来例に係るレベルシフト機能付きシフトレジスタの回路動作について、図９のタイミングチャートを用いてｎ段目の回路動作を中心に説明する。なお、図９のタイミングチャートには、ｎ−１段目〜ｎ＋１段目の各部の信号のタイミング関係が示されている。
【０００９】
ｎ−１段目から転送パルスＱｎ−１が入力され、これがＯＲゲート１０３を通してレベルシフタ１０５ｎにＯＮ制御パルスとして与えられることにより、レベルシフタ１０５ｎはレベルシフト動作可能な状態となり、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックにレベル変換する。このレベル変換されたクロックＣＫはＤ-ＦＦ１０１ｎにそのＣＫ入力として与えられる。
【００１０】
転送パルスＱｎ−１は同時に、Ｄ-ＦＦ１０１ｎに対してそのＤ入力として与えられる。すると、Ｄ-ＦＦ１０１ｎのＱ出力ＦＦｎがクロックＣＫの立ち上がりのタイミングで低レベル(以下、“Ｌ”レベルと記す)から高レベル（以下、“Ｈ”レベルと記す）に遷移する。このＤ-ＦＦ１０１ｎのＱ出力ＦＦｎがＯＲゲート１０３を通してレベルシフタ１０５ｎにＯＮ制御パルスとして与えられることで、レベルシフタ１０５ｎは引き続きレベルシフト動作可能な状態を維持して、クロックＣＫ，ＸＣＫに対するレベル変換動作を続ける。
【００１１】
Ｄ-ＦＦ１０１ｎのＱ出力ＦＦｎはさらに、バッファ１０４ｎを経由して自段の転送パルスＱｎとしてｎ＋１段目に供給されるとともに、ＡＮＤゲート１０２ｎにも供給される。ＡＮＤゲート１０２ｎでは、前段からの転送パルスＱｎ−１とＤ-ＦＦ１０１ｎのＱ出力ＦＦｎとの論理積演算が行われる。そして、このＡＮＤゲート１０２ｎの論理積出力が、自段の水平走査パルスＯＵＴｎとして出力されることになる。
【００１２】
【発明が解決しようとする課題】
ところで、パルスを順次転送するシフトレジスタにおいて、各転送段間で転送パルスを伝送する配線には、図１０の等価回路図に示すように、抵抗や容量などの寄生素子が少なからず存在し、この寄生素子の影響によって転送パルスに遅延が生じるのは避けられない問題である。この遅延は、ＡＮＤゲート１０２ｎを通して水平走査パルスＯＵＴｎの遅延の原因となって現れる。
【００１３】
特に、上述した従来例に係るシフトレジスタでは、転送パルスＱｎ−１のパルス幅をクロックＣＫの１周期とし、この転送パルスＱｎ−１をＤ-ＦＦ１０１ｎでラッチし、そのラッチ出力パルスと転送パルスＱｎ−１との論理積をＡＮＤゲート１０２ｎでとって水平走査パルスＯＵＴｎとして出力する構成を採っていることから、Ｄ-ＦＦ１０１ｎでの遅延も発生し、その遅延時間も加わることになるため、クロックＣＫ，ＸＣＫのパルスエッジから水平走査パルスＯＵＴｎの出力までの応答時間が長くなるという課題があった。さらに、Ｄ-ＦＦ１０１ｎの存在によってその分だけ回路規模が増大するとともに、消費電力も増加するという課題があった。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、クロックに対するシフトパルスの出力の応答性に優れるとともに、回路規模の縮小化および低消費電力化を可能にしたレベルシフト機能付きシフトレジスタおよびこれを用いた表示装置、ならびに当該表示装置を具備するカメラシステムおよび携帯端末装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明によるシフトレジスタは、縦続接続された転送段の各々が、前段から供給される転送パルスを一方の入力とするＯＲゲートと、このＯＲゲートの出力信号に応答して動作状態となってクロック信号のレベルをシフトするレベルシフタと、ＯＲゲートの出力信号とレベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートとを有する構成となっている。
【００１６】
上記構成のレベルシフタ機能付きシフトレジスタにおいて、ＯＲゲートは前段から供給される転送パルスと自段のシフトパルスとの論理和をとり、レベルシフタにレベルシフト動作可能な状態とする制御信号として与える。レベルシフタはこれに応答してクロック信号のレベルシフト動作を行い、そのレベルシフト後のクロック信号をＡＮＤゲートに与える。すると、ＡＮＤゲートは、ＯＲゲートの出力信号とレベルシフト後のクロック信号との論理積をとり、自段のシフトパルスおよび次段への転送パルスとして出力する。このレベルシフタ機能付きシフトレジスタは、表示装置の走査系を構成するシフトレジスタとして用いられる。そして、この表示装置は、カメラシステムや携帯端末装置において、その表示装置として搭載される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。ここでは、図面の簡略化のために、ｎ−１段目、ｎ段目、ｎ＋１段目の各転送段１０ｎ−１，１０ｎ，１０ｎ＋１のみを示している。また、縦続接続された各転送段は同じ構成となっているので、ｎ段目の転送段１０ｎの場合を例にとってその具体的な構成について説明するものとする。
【００１８】
図１において、ｎ段目の転送段１０ｎは、２入力ＯＲゲート１１ｎ、レベルシフタ１２ｎ、２入力ＡＮＤゲート１３ｎおよびバッファ１４ｎを有する構成となっている。ＯＲゲート１１ｎは、ｎ−１段目から供給される転送パルスＱｎ−１を一方の入力とし、ＡＮＤゲート１３ｎの出力を他方の入力としている。ＯＲゲート１１ｎの論理和信号ＥＮｎは、レベルシフタ１２ｎに対してそのＯＮ制御信号、即ちレベルシフト動作可能な状態とするための制御信号として与えられるとともに、ＡＮＤゲート１３ｎに対してその一方の入力として与えられる。
【００１９】
レベルシフタ１２ｎにはアクティブＬｏｗのリセットパルスＸＲＥＳＥＴが与えられるとともに、例えば低電圧振幅の互いに逆相のクロックＣＫ，ＸＣＫが与えられる。レベルシフタ１２ｎは、ＯＲゲート１１ｎからＯＮ制御信号が与えられることによってレベルシフト動作可能な状態となり、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックＣＫ，ＸＣＫにレベルシフト（レベル変換）する。
【００２０】
ここで、レベルシフタに対する低電圧振幅のクロックＣＫ，ＸＣＫの入力については、各段ごとに交互に正相、逆相の繰り返しで入力される。すなわち、レベルシフタ１２ｎにはクロックＣＫ，ＸＣＫがＣＫ入力、ＸＣＫ入力として与えられ、レベルシフタ１２ｎ−１，１２ｎ＋１にはクロックＣＫ，ＸＣＫがＸＣＫ入力、ＣＫ入力として与えられる。したがって、本段（ｎ段）ではレベル変換後のクロックＣＫが、ＡＮＤゲート１３ｎに対してその他方の入力として与えられることになる。
【００２１】
ＡＮＤゲート１３ｎの論理積信号は、自段のシフトパルスＯＵＴｎとして出力されるとともに、ＯＲゲート１１ｎに対してその他方の入力として与えられ、さらにバッファ１４ｎを経由して自段の転送パルスＱｎとして次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２２】
以下、上記構成の本実施形態に係るレベルシフト機能付きシフトレジスタの回路動作について、図２のタイミングチャートを用いてｎ段目を中心に説明する。なお、図２のタイミングチャートには、ｎ−１段目〜ｎ＋１段目の各部の信号のタイミング関係が示されている。
【００２３】
ｎ−１段目の転送段１０ｎ−１から出力される転送パルスＱｎ−１がｎ段目の転送段１０ｎに供給される。ここで、図３の等価回路に示すように、ｎ−１段目の転送段１０ｎ−１からｎ段目の転送段１０ｎに転送パルスＱｎ−１を伝送する配線には抵抗や容量などの寄生素子が少なからず存在し、その影響を受けることによって転送パルスＱｎ−１は、ｎ−１段目のシフトパルスＯＵＴｎ−１に対して若干の遅れ（遅延時間Ｔｄ）をもってｎ段目の転送段１０ｎに供給される。
【００２４】
転送パルスＱｎ−１がｎ段目の転送段１０ｎに入力されると、ＯＲゲート１１ｎの論理和信号ＥＮｎが“Ｈ”レベルとなり、レベルシフタ１２ｎにそのＯＮ制御信号として与えられるとともに、ＡＮＤゲート１３ｎに一方の入力として与えられる。これにより、レベルシフタ１２ｎが動作状態、即ちレベルシフト動作が可能な状態となる。
【００２５】
そして、クロックＣＫ，ＸＣＫが“Ｈ”レベルになると、レベルシフタ１２ｎにおいて、低電圧振幅のクロックＣＫ，ＸＣＫを高電圧振幅のクロックＣＫ，ＸＣＫにレベルシフトする動作が行われる。ここで、転送パルスＱｎ−１には先述した配線の寄生素子に起因する遅延があり、クロックＣＫが“Ｈ”レベルに遷移した後に転送パルスＱｎ−１が“Ｌ”レベルに遷移するため、クロックＣＫが立ち上がる前にレベルシフタ１２ｎが非動作状態になることはない。
【００２６】
レベルシフタ１０ｎでレベル変換されたクロックＣＫがＡＮＤゲート１３ｎにその他方の入力として与えられると、ＡＮＤゲート１３ｎにおいて、ＯＲゲート１１ｎの論理和信号ＥＮｎ、即ち前段からの転送パルスＱｎ−１とレベル変換後のクロックＣＫとの論理積がとられ、その論理積信号が自段のシフトパルスＯＵＴｎとして出力されるとともに、バッファ１４ｎを経て転送パルスＱｎとして次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２７】
ＡＮＤゲート１３ｎの論理積信号はさらに、ＯＲゲート１１ｎを通して論理和信号ＥＮｎとなり、レベルシフタ１２ｎにそのＯＮ制御信号として、ＡＮＤゲート１３ｎにその一方の入力として与えられる。これにより、レベルシフタ１２ｎは引き続き動作状態を維持して、クロックＣＫ，ＸＣＫに対するレベル変換動作を続ける。
【００２８】
次に、クロックＣＫが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＡＮＤゲート１３ｎの論理積信号、即ちシフトパルスＯＵＴｎが“Ｌ”レベルとなり、ＯＲゲート１１ｎの論理和信号ＥＮｎも“Ｌ”レベルとなるので、レベルシフタ１２ｎが非動作状態、即ちクロックＣＫ，ＸＣＫのレベルシフト動作が不可能な状態となる。その結果、ＡＮＤゲート１３ｎからはクロックＣＫと同じパルス幅、即ちクロックＣＫの半周期のパルス幅のパルス信号が、自段のシフトパルスＯＵＴｎとして出力されるとともに、自段の転送パルスＱｎとしてバッファ１４ｎを経由して次段（ｎ＋１段）の転送段１０ｎ＋１に供給される。
【００２９】
図４は、上記実施形態に係るレベルシフト機能付きシフトレジスタにおいて、ｎ段目の転送段１０ｎを実現するための具体的な回路構成の一例を示す回路図である。
【００３０】
図４において、ＮチャンネルＭＯＳトランジスタＱｎ１，Ｑｎ２は、ゲートが相互に接続されかつＭＯＳトランジスタＱｎ１がゲートとドレインが共通接続されたダイオード接続となっていることで、カレントミラー回路２１を構成している。ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ソースには、低電圧振幅の逆相のクロックＣＫ，ＸＣＫがそれぞれ入力される。
【００３１】
このカレントミラー回路２１において、ＭＯＳトランジスタＱｎ２のドレイン出力が、インバータ２２で反転されて自段のシフトパルスＯＵＴｎとして出力されるとともに、バッファ２３（図１のバッファ１４ｎに相当）を経由して自段の転送パルスＱｎとしてｎ＋１段目の転送段１０ｎ＋１に供給される。
【００３２】
ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ドレインと電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ１，Ｑｐ２がそれぞれ接続されている。ＭＯＳトランジスタＱｎ１のドレインとＧＮＤとの間には、ＮチャンネルＭＯＳトランジスタＱｎ３，Ｑｎ４が直列に接続されている。ＭＯＳトランジスタＱｎ３のゲートには、前段からの転送パルスＱｎ−１がインバータ２４で反転されて与えられる。ＭＯＳトランジスタＱｎ４のゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力が直接与えられる。
【００３３】
ＭＯＳトランジスタＱｐ１のゲートで電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ３，Ｑｐ４が直列に接続されている。ＭＯＳトランジスタＱｐ２のゲートで電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ５，Ｑｐ６が直列に接続されている。ＭＯＳトランジスタＱｎ２のドレイン（ＭＯＳトランジスタＱｐ２のドレイン）と電源ＶＤＤとの間には、ＰチャンネルＭＯＳトランジスタＱｐ７，Ｑｐ８が並列に接続されている。
【００３４】
ＭＯＳトランジスタＱｐ３，Ｑｐ５，Ｑｐ７の各ゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力がインバータ２２で反転されて与えられる。ＭＯＳトランジスタＱｐ４，Ｑｐ６の各ゲートには、前段からの転送パルスＱｎ−１が直接与えられる。ＭＯＳトランジスタＱｐ８のゲートには、アクティブＬｏｗのリセットパルスＸＲＥＳＥＴが与えられる。
【００３５】
ＭＯＳトランジスタＱｐ１のゲートには、互いに並列に接続されたＮチャンネルＭＯＳトランジスタＱｎ５，Ｑｎ６を介してクロックＸＣＫが与えられる。ＭＯＳトランジスタＱｐ２のゲートには、互いに並列に接続されたＮチャンネルＭＯＳトランジスタＱｎ７，Ｑｎ８を介してクロックＣＫが与えられる。ＭＯＳトランジスタＱｎ５，Ｑｎ７の各ゲートには、前段からの転送パルスＱｎ−１が直接与えられる。ＭＯＳトランジスタＱｎ６，Ｑｎ８の各ゲートには、ＭＯＳトランジスタＱｎ２のドレイン出力がインバータ２２で反転されて与えられる。
【００３６】
次に、上記構成の転送部１０ｎのリセット時、休止時、スタンバイ時およびレベルシフト動作時の各回路動作について説明する。
【００３７】
（１）リセット時
リセット時、リセットパルスＸＲＥＳＥＴが“Ｌ”レベルになるので、ＭＯＳトランジスタＱｐ８がオン状態となる。すると、インバータ２２の入力が“Ｈ”レベルになるため、その出力ＯＵＴｎは“Ｌ”レベルに固定される。このときまだ、前段から転送パルスＱｎ−１が供給されておらず、インバータ２４の出力が“Ｈ”レベルの状態にあり、またＭＯＳトランジスタＱｐ８がオンすることでＭＯＳトランジスタＱｎ４のゲートが“Ｈ”レベルとなるため、ＭＯＳトランジスタＱｎ３，Ｑｎ４が共にオン状態となる。
【００３８】
ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンすると、カレントミラー回路２１のＭＯＳトランジスタＱｎ１，Ｑｎ２の各ゲートが“Ｌ”レベルとなるため、これらＭＯＳトランジスタＱｎ１，Ｑｎ２はオフ状態となる。さらに、ＭＯＳトランジスタＱｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８がオフ状態となり、ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５，Ｑｐ６がオン状態となるため、ＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートが“Ｈ”レベルとなり、ＭＯＳトランジスタＱｐ１，Ｑｐ２はオフ状態となる。故に、リセット時には、ＭＯＳトランジスタＱｎ１，Ｑｎ２およびＭＯＳトランジスタＱｐ１，Ｑｐ２には電流は流れない。
【００３９】
（２）休止時
リセットパルスＸＲＥＳＥＴが“Ｈ”レベルになり、ＭＯＳトランジスタＱｐ８がオフ状態となるが、インバータ２２の出力ＯＵＴｎが“Ｌ”レベルにあることによってＭＯＳトランジスタＱｐ７がオン状態にあるため、インバータ２２の入力が“Ｈ”レベルの状態を維持し、したがって出力ＯＵＴｎは“Ｌ”レベルに保持される。
【００４０】
リセット時と同様に、ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンするため、ＭＯＳトランジスタＱｎ１，Ｑｎ２は各ゲートが“Ｌ”レベルとなり、したがってオフ状態となる。さらに、ＭＯＳトランジスタＱｎ５〜Ｑｎ８がオフ、ＭＯＳトランジスタＱｐ３〜Ｑｐ６がオンするため、ＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートが“Ｈ”レベルとなり、ＭＯＳトランジスタＱｐ１，Ｑｐ２はオフ状態となる。故に、休止時にも、ＭＯＳトランジスタＱｎ１，Ｑｎ２およびＭＯＳトランジスタＱｐ１，Ｑｐ２には電流が流れない。
【００４１】
（３）スタンバイ時
前段から“Ｈ”レベルの転送パルスＱｎ−１が入力されると、ＭＯＳトランジスタＱｎ３，Ｑｐ４，Ｑｐ６がオフ状態となり、ＭＯＳトランジスタＱｎ５，Ｑｎ７がオン状態となるため、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のオフ状態が解除される。また、クロックＣＫ，ＸＣＫの低電圧振幅を０Ｖ〜Ｖｐｐとすると、クロックＣＫの電圧が０Ｖ、クロックＸＣＫの電圧がＶｐｐである。
【００４２】
このとき、ＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２の各ゲート-ソース間電圧をＶｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）とすると、それらの関係は、
Ｖｇｓ（ｐ１）＜Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＞Ｖｇｓ（ｎ２）
となる。
【００４３】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、ＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２に流れようとする電流をＩ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）とすると、それらの関係は、
Ｉ（ｐ２）＞Ｉ（ｐ１）＝Ｉ（ｎ１）＞Ｉ（ｎ２）
となる。よって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧は“Ｈ”レベルに保持される。
【００４４】
（４）レベルシフト動作時
クロックＣＫの電圧がＶｐｐ、クロックＸＣＫの電圧が０Ｖとなると、Ｖｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）の関係は、
Ｖｇｓ（ｐ１）＞Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＜Ｖｇｓ（ｎ２）
となる。
【００４５】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、Ｉ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）の関係は、
Ｉ（ｐ２）＜Ｉ（ｐ１）＝Ｉ（ｎ１）＜Ｉ（ｎ２）
となる。したがって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧はほぼ“Ｌ”レベルになる。そして、このドレイン電圧はインバータ２２によって反転され、ＶＤＤレベルである“Ｈ”レベルにレベルシフトされる。
【００４６】
この後、転送パルスＱｎ−１が“Ｌ”レベルになって、ＭＯＳトランジスタＱｎ４，Ｑｎ５，Ｑｎ７，Ｑｐ３，Ｑｐ５がオフしても、ＭＯＳトランジスタＱｎ６，Ｑｎ８がオンするので、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２がオフ状態になることはない。
【００４７】
次に、クロックＣＫの電圧が０Ｖ、クロックＸＣＫの電圧がＶｐｐとなると、Ｖｇｓ（ｐ１），Ｖｇｓ（ｐ２），Ｖｇｓ（ｎ１），Ｖｇｓ（ｎ２）の関係は、
Ｖｇｓ（ｐ１）＜Ｖｇｓ（ｐ２）
Ｖｇｓ（ｎ１）＞Ｖｇｓ（ｎ２）
となる。
【００４８】
仮に、ＭＯＳトランジスタＱｐ１，Ｑｐ２およびＭＯＳトランジスタＱｎ１，Ｑｎ２のサイズ比が１対１ならば、Ｉ（ｐ１），Ｉ（ｐ２），Ｉ（ｎ１），Ｉ（ｎ２）の関係は、
Ｉ（ｐ２）＞Ｉ（ｐ１）＝Ｉ（ｎ１）＞Ｉ（ｎ２）
となる。よって、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電圧は“Ｈ”レベルになる。そして、このドレイン電圧はインバータ２２によって反転され、“Ｌ”レベルにレベルシフトされる（ＯＵＴｎ）。
【００４９】
すると、ＭＯＳトランジスタＱｎ３，Ｑｎ４がオンするので、ＭＯＳトランジスタＱｎ１，Ｑｎ２の各ゲート電位が“Ｌ”レベルとなり、これらＭＯＳトランジスタＱｎ１，Ｑｎ２はオフ状態になる。さらに、ＭＯＳトランジスタＱｎ５，Ｑｎ６，Ｑｎ７，Ｑｎ８がオフし、ＭＯＳトランジスタＱｐ３，Ｑｐ４，Ｑｐ５，Ｑｐ６がオンするので、ＭＯＳトランジスタＱｐ１，Ｑｐ２の各ゲート電位が“Ｈ”レベルとなり、これらＭＯＳトランジスタＱｐ１，Ｑｐ２もオフする。
【００５０】
しかし、ＭＯＳトランジスタＱｐ７がオンすることにより、ＭＯＳトランジスタＱｐ２，Ｑｎ２の各ドレイン電位が確実に“Ｈ”レベルになり、また出力ＯＵＴｎは“Ｌ”レベルで保持される。ここで、再び、上述した休止状態（２）となり、上述した回路動作が繰り返される。
【００５１】
上述した回路構成のレベルシフト機能付きシフトレジスタは、同じ導電型ＭＯＳトランジスタＱｐ１とＱｐ２およびＱｎ１とＱｎ２のマッチングのみが重要であり、異なる導電型であるＭＯＳトランジスタＱｐ１とＱｎ１およびＱｐ２とＱｎ２のマッチングはレベルシフト動作マージンにさほど影響を与えないので、薄膜トランジスタを使用した製造ばらつきの大きいプロセスに対して動作マージンが大である。また、ＭＯＳトランジスタＱｎ１，Ｑｎ２からなるカレントミラー回路２１のカレントミラー比をクロックＣＫ，ＸＣＫの反転ごとに積極的に変化させることにより、ダイナミック応答の向上も可能である。
【００５２】
以上のように、本実施形態に係るレベルシフト機能付きシフトレジスタにおいては、転送パルスのパルス幅をクロックＣＫの半周期とするとともに、各転送段間で転送パルスを伝送する配線に存在する抵抗や容量などの寄生素子の影響によって転送パルスに生じる遅延を積極的に利用し、ＯＲゲート１１ｎを経た転送パルスＱｎ−１とレベルシフト後のクロックＣＫとの論理積をＡＮＤゲート１３ｎでとってシフトパルスＯＵＴｎとして出力するとともに、その論理積出力をＯＲゲート１１ｎに帰還することで、従来技術では、回路規模の小型化や低消費電力化の妨げとなっていたＤ-ＦＦを必要としない回路構成を実現している。
【００５３】
換言すれば、転送段の各々を、ＯＲゲート、レベルシフタ、ＡＮＤゲートおよびバッファ、具体的な回路例の一つとして、各々８個のＰチャンネルＭＯＳトランジスタＱｐ１〜Ｑｐ８，Ｑｎ１〜Ｑｎ８、２個のインバータ２２，２４およびバッファ２３の簡単な回路構成によって実現できるので、各転送段ごとにＤ-ＦＦを不要とする分だけ、シフトレジスタ全体の回路規模の小型化および低消費電力化が図れる。
【００５４】
また、ＡＮＤゲート１３ｎの出力パルスを直接シフトパルスＯＵＴｎとして導出するとともに、転送パルスＱｎとしてバッファ１４ｎを経由して次段の転送段１０ｎ＋１に供給する構成を採っていることで、転送パルスＱｎの伝送系とシフトパルスＯＵＴｎの出力系とがバッファ１４ｎによって分断され、しかも従来技術のように、シフトパルスＯＵＴｎとして導出する際に前段の転送パルスＱｎ−１との論理積をとっていないため、クロックＣＫに対するシフトパルスＯＵＴｎの出力応答が、前段からの転送パルスの遅延の影響を受けず、かつ、必要なときにｎ段目だけクロックＣＫのレベルシフタ１２ｎを動作させながら、シフト動作を繰り返すことができる。
【００５５】
［適用例］
以上説明したレベルシフト機能付きシフトレジスタは、表示装置、例えば画素の電気光学素子として液晶セルを用いた液晶表示装置やエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置の走査系を構成するシフトレジスタや、ＭＯＳ型などに代表されるＸ-Ｙアドレス型固体撮像装置の走査系を構成するシフトレジスタなどに適用可能である。
【００５６】
但し、本発明はこれらの適用例に限定されるものではなく、レベルシフト機能を持つシフトレジスタ全般に適用し得るものである。ここでは、一例として、液晶表示装置の水平駆動系を構成するシフトレジスタに適用した場合を例にとって説明する。
【００５７】
図５は、駆動回路一体型液晶表示装置の構成例を示す概略構成図である。本液晶表示装置では、その駆動方式として、画素の各々に対して個々の独立した画素電極を配列し、これら画素電極の各々に薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などのスイッチング素子を接続して画素を選択的に駆動する、いわゆるアクティブマトリクス駆動方式（以下、アクティブマトリクス型と記す）を用いている。
【００５８】
図５において、本例に係るアクティブマトリクス型液晶表示装置は、後述するように画素が行列状（マトリクス状）に配置されてなる画素部３１と、画素部３１の例えば上側に配置され、各画素への映像信号の書き込みを例えば点順次で行う水平（Ｈ）駆動系３２と、画素部３１の例えば左側に配置され、各画素を行単位で選択する垂直（Ｖ）駆動系３３とを備え、水平駆動系３２および垂直駆動系３３が画素部３１と共に、例えばＴＦＴを用いて同一の基板（液晶パネル）３４上に一体的に形成された構成となっている。
【００５９】
画素部３１は、スイッチング素子として例えばＴＦＴ（画素トランジスタ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とを重ね合わせ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料を封入することによって作製される。この画素部３１において、行列状に配置された各画素４０は、スイッチング素子であるＴＦＴ４１と、このＴＦＴ４１のドレイン電極に画素電極が接続された液晶セル４２と、ＴＦＴ４１のドレイン電極に一方の電極が接続された補助キャパシタ４３とから構成されている。
【００６０】
この画素構造において、各画素４０のＴＦＴ４１は、そのゲート電極が垂直方向（行方向）の画素数Ｙ（以下、垂直画素数Ｙと称す）に対応したｙ行分のゲートライン４４-1，４４-2，……，４４-y-1，４４-yの各々にそれぞれ接続され、かつそのソース電極が水平方向（列方向）の画素数Ｘ（以下、水平画素数Ｘと称す）に対応したｘ列分の信号ライン４５-1，４５-2，……，４５-x-1，４５-xの各々にそれぞれ接続されている。また、液晶セル４２の対向電極および補助キャパシタ４３の他方の電極は、コモン電位Ｖｃｏｍが与えられるコモンライン４６に接続されている。
【００６１】
水平駆動系３２は、水平画素数Ｘに対応した段数のシフトレジスタからなるＨスキャナ３２１と、水平画素数Ｘに対応して設けられたｘ個の水平スイッチ３２２-1〜３２２-xとを有する構成となっている。Ｈスキャナ３２１はシフトレジスタによって構成され、水平スタートパルスＨｓｔを水平クロックＨｃｋに同期して順に転送することによって得られる各段の転送パルスを水平走査パルスとして順に出力する。このＨスキャナ３２１を構成するシフトレジスタとして、先述した実施形態に係るレベルシフト機能付きシフトレジスタが用いられる。
【００６２】
Ｈスキャナ３２１には、外部から供給される例えばＴＴＬレベルの低電圧振幅の水平スタートパルスＨｓｔが、液晶パネル３４上に作製されたレベル変換回路３５によって液晶の駆動に必要な高電圧振幅のパルスに変換されて入力される。水平クロックＨｃｋについては、外部から供給される例えばＴＴＬレベルの低電圧振幅のままＨスキャナ３２１に入力され、先述したシフトレジスタ内のレベルシフタで高電圧振幅のクロックに変換される。
【００６３】
水平スイッチ３２２-1〜３２２-xは例えばＭＯＳトランジスタからなり、Ｈスキャナ３２１から順に出力される水平走査パルスに応答して順にオン状態となることで、映像信号を画素部３１の信号ライン４５-1〜４５-xに順次供給する。
【００６４】
垂直駆動系３３は、垂直画素数Ｙに対応した段数のシフトレジスタからなるＶスキャナ３３１によって構成されている。Ｖスキャナ３３１は例えばシフトレジスタによって構成され、垂直スタートパルスＶｓｔを垂直クロックＶｃｋに同期して順に転送することによって得られる各段の転送パルスを垂直走査パルスとして順に出力する。これら垂直走査パルスは、画素部３１のゲートライン４４-1〜４４-yに順次与えられる。
【００６５】
なお、本適用例では、先述した実施形態に係るレベルシフト機能付きシフトレジスタを、Ｈスキャナ３２１を構成するシフトレジスタとして用いるとしたが、Ｖスキャナ３３１を構成するシフトレジスタとして用いることも可能である。
【００６６】
このように、駆動回路一体型液晶表示装置において、例えば水平駆動系のスキャナを構成するシフトレジスタとして、先述したレベルシフト機能付きシフトレジスタを用いることにより、当該シフトレジスタは回路規模の小型化、低消費電力化が可能であるため、液晶パネル３４の駆動回路を形成する画素部周辺の領域（額縁）の狭額縁化および液晶表示装置の低消費電力化に大きく寄与できる。特に、レベルシフト機能付きシフトレジスタがＴＦＴを使用した製造ばらつきの大きいプロセスに有効な回路であるため、当該シフトレジスタの適用例としては、駆動系を画素トランジスタと共にＴＦＴを用いて同一基板上に一体形成してなる駆動回路一体型液晶表示装置が最適である。
【００６７】
本例に係る駆動回路一体型液晶表示装置は、ビデオカメラやデジタルスチルカメラなどのカメラシステムのモニターとして、あるいは携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末装置の表示装置として用いて好適なものである。
【００６８】
図６は、本発明に係るカメラシステム、例えばＶＴＲ機能を一体的に搭載したカムコーダと称されるビデオカメラの構成例を概略的に示すブロック図である。図６において、撮像デバイス、例えばＣＣＤ(Charge Coupled Device)撮像素子５１で被写体の撮像が行われ、その撮像信号はアナログ信号処理回路５２およびカメラ信号処理回路５３で各種の信号処理が行われる。
【００６９】
具体的には、アナログ信号処理回路５２では、ＣＣＤ撮像素子５１から出力される撮像信号に対して、当該撮像素子５１の出力部で発生する１／ｆノイズなどを除去するためのＣＤＳ（相関二重サンプリング）処理や、信号レベルを一定にするためのＡＧＣ（自動利得制御）処理などの信号処理が行われる。また、カメラ信号処理回路５３では、輝度信号および色差信号の生成や、オートホワイトバランス等の画質調整などの信号処理が例えばデジタル処理にて行われ、最終的にアナログ映像信号として出力される。
【００７０】
このアナログ映像信号は、記録／再生部５４に供給される。記録／再生部５４は、入力されるアナログ映像信号を磁気テープなどの記録媒体５５に記録（あるいは、画像メモリなどの記憶媒体に記憶）し、また記録媒体５５に記録されている記録情報を再生する。
【００７１】
本カムコーダは、撮像中の被写体（撮像画像）を確認するための表示装置として、液晶モニタ５６および液晶ビューファインダ５７を備えている。これら液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係る駆動回路一体型液晶表示装置が用いられる。そして、液晶モニタ５６および液晶ビューファインダ５７には、ドライバＩＣ５８でコモン電位Ｖｃｏｍを中心に交流駆動化されたアナログ映像信号が、切り替えスイッチ５９を介して選択的に供給される。
【００７２】
このように、本発明に係るカメラシステムでは、液晶モニタ５６および液晶ビューファインダ５７として、先述した実施形態に係る駆動回路一体型液晶表示装置を用いていることにより、当該液晶表示装置は狭額縁化および低消費電力化が可能であるため、本カメラシステムの小型化および低消費電力化に大きく寄与できる。
【００７３】
なお、本適用例では、液晶モニタ５６および液晶ビューファインダ５７の双方に、先述した実施形態に係る駆動回路一体型液晶表示装置を用いるとしたが、いずれか一方のみに用いるようにしても良く、またいずれか一方の液晶表示装置を備えたビデオカメラやデジタルスチルカメラなどのカメラシステムに対しても同様に適用可能である。
【００７４】
図７は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。本例に係る携帯電話機は、装置筐体６１の前面側に、スピーカ部６２、表示部６３、操作部６４およびマイク部６５が上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部６３には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係る駆動回路一体型液晶表示装置が用いられる。
【００７５】
このように、携帯電話機やＰＤＡなどの携帯端末装置において、先述した実施形態に係る駆動回路一体型液晶表示装置を表示部５３として用いることにより、当該液晶表示装置は狭額縁化および低消費電力化が可能であるため、本端末装置の小型化および低消費電力化に大きく寄与でき、特に低消費電力化によってバッテリの使用時間を延長できる効果がある。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、レベルシフト機能付きシフトレジスタの各転送段を、従来技術では回路規模の小型化や低消費電力化の妨げとなっていたＤ-ＦＦを必要としない回路構成で実現しているので、回路規模の縮小化および低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。
【図２】本実施形態に係るレベルシフト機能付きシフトレジスタの回路動作を説明するためのタイミングチャートである。
【図３】本実施形態に係るレベルシフト機能付きシフトレジスタの等価回路図である。
【図４】ｎ段目の転送段を実現するための具体的な回路構成例を示す回路図である。
【図５】駆動回路一体型液晶表示装置の構成例を示す概略構成図である。
【図６】本発明に係るカメラシステムの構成例を概略的に示すブロック図である。
【図７】本発明に係る携帯端末装置の構成の概略を示す外観図である。
【図８】従来例に係るレベルシフト機能付きシフトレジスタの構成を示すブロック図である。
【図９】従来例に係るレベルシフト機能付きシフトレジスタの回路動作を説明するためのタイミングチャートである。
【図１０】従来例に係るレベルシフト機能付きシフトレジスタの等価回路図である。
【符号の説明】
１０ｎ−１〜１０ｎ＋１…転送段、１１ｎ−１〜１１ｎ＋１…ＯＲゲート、１２ｎ−１〜１２ｎ＋１…レベルシフタ、１３ｎ−１〜１３ｎ＋１…ＡＮＤゲート、１４ｎ−１〜１４ｎ＋１…バッファ
Claims (7)
- 縦続接続された転送段の各々が、
前段から供給される転送パルスを一方の入力とするＯＲゲートと、
前記ＯＲゲートの出力信号に応答してレベルシフト動作可能な状態となってクロック信号のレベルをシフトするレベルシフタと、
前記ＯＲゲートの出力信号と前記レベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、前記ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートとを有する
ことを特徴とするシフトレジスタ。 - 前記ＯＲゲート、前記レベルシフタおよび前記ＡＮＤゲートは、薄膜トランジスタによって形成されている
ことを特徴とする請求項１記載のシフトレジスタ。 - 画素が行列状に配置されてなる画素部と、
前記画素部の各画素を行単位で選択する垂直駆動系と、
前記垂直駆動系によって選択された行の各画素に情報を書き込む水平駆動系とを具備し、
前記垂直駆動系および前記水平駆動系の少なくとも一方の走査系を構成するシフトレジスタの各転送段が、
前段から供給される転送パルスを一方の入力とするＯＲゲートと、
前記ＯＲゲートの出力信号に応答してレベルシフト動作可能な状態となってクロック信号のレベルをシフトするレベルシフタと、
前記ＯＲゲートの出力信号と前記レベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、前記ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートとを各々有する
ことを特徴する表示装置。 - 前記垂直駆動系および前記水平駆動系が前記画素部と同一基板上に一体的に形成されている
ことを特徴とする請求項３記載の表示装置。 - 前記シフトレジスタは、前記画素部の画素トランジスタ、前記垂直駆動系および前記水平駆動系と共に薄膜トランジスタを用いて形成されている
ことを特徴とする請求項４記載の表示装置。 - 前段から供給される転送パルスを一方の入力とするＯＲゲートと、
前記ＯＲゲートの出力信号に応答してレベルシフト動作可能な状態となってクロック信号のレベルをシフトするレベルシフタと、
前記ＯＲゲートの出力信号と前記レベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、前記ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートと
を各々有する転送段を縦続接続してなるシフトレジスタを用いて走査系を構成してなる表示装置
を具備することを特徴とするカメラシステム。 - 前段から供給される転送パルスを一方の入力とするＯＲゲートと、
前記ＯＲゲートの出力信号に応答して動作状態となってクロック信号のレベルをシフトするレベルシフタと、
前記ＯＲゲートの出力信号と前記レベルシフタでレベルシフトされたクロック信号との論理積をとり、その出力信号を自段のシフトパルスおよび次段への転送パルスとして出力するとともに、前記ＯＲゲートに対してその他方の入力として与えるＡＮＤゲートと
を各々有する転送段を縦続接続してなるシフトレジスタを用いて走査系を構成してなる表示装置
を具備することを特徴とする携帯端末装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091682A JP4707858B2 (ja) | 2001-03-28 | 2001-03-28 | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091682A JP4707858B2 (ja) | 2001-03-28 | 2001-03-28 | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002287711A JP2002287711A (ja) | 2002-10-04 |
| JP4707858B2 true JP4707858B2 (ja) | 2011-06-22 |
Family
ID=18946260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001091682A Expired - Fee Related JP4707858B2 (ja) | 2001-03-28 | 2001-03-28 | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4707858B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7142030B2 (en) | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US6870895B2 (en) | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| KR101080352B1 (ko) * | 2004-07-26 | 2011-11-04 | 삼성전자주식회사 | 표시 장치 |
| CN1983371B (zh) * | 2005-12-12 | 2010-05-12 | 统宝光电股份有限公司 | 平面显示器以及扫描驱动装置 |
| JP4832100B2 (ja) * | 2006-02-15 | 2011-12-07 | 株式会社 日立ディスプレイズ | 表示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228297A (ja) * | 1990-02-01 | 1991-10-09 | Nec Corp | シフトレジスタ回路 |
| JP2000224024A (ja) * | 1999-02-01 | 2000-08-11 | Sony Corp | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| JP2000235374A (ja) * | 1999-02-16 | 2000-08-29 | Matsushita Electric Ind Co Ltd | シフトレジスタとそのシフトレジスタを用いた液晶表示装置およびバイアス電圧発生回路 |
| JP2000352957A (ja) * | 1999-06-11 | 2000-12-19 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびデータラッチ回路と液晶表示装置 |
| JP2001034236A (ja) * | 1999-07-21 | 2001-02-09 | Seiko Epson Corp | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 |
-
2001
- 2001-03-28 JP JP2001091682A patent/JP4707858B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03228297A (ja) * | 1990-02-01 | 1991-10-09 | Nec Corp | シフトレジスタ回路 |
| JP2000224024A (ja) * | 1999-02-01 | 2000-08-11 | Sony Corp | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| JP2000235374A (ja) * | 1999-02-16 | 2000-08-29 | Matsushita Electric Ind Co Ltd | シフトレジスタとそのシフトレジスタを用いた液晶表示装置およびバイアス電圧発生回路 |
| JP2000352957A (ja) * | 1999-06-11 | 2000-12-19 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびデータラッチ回路と液晶表示装置 |
| JP2001034236A (ja) * | 1999-07-21 | 2001-02-09 | Seiko Epson Corp | シフトレジスタ、シフトレジスタの制御方法、データ線駆動回路、走査線駆動回路、電気光学パネル、および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002287711A (ja) | 2002-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10424390B2 (en) | Pulse output circuit, shift register and display device | |
| EP1178607B1 (en) | Driving method of an electric circuit | |
| JP4912023B2 (ja) | シフトレジスタ回路 | |
| KR100847090B1 (ko) | 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 | |
| US7190342B2 (en) | Shift register and display apparatus using same | |
| US7372300B2 (en) | Shift register and image display apparatus containing the same | |
| JP2006277789A (ja) | シフトレジスタおよび表示装置 | |
| US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
| JP3958271B2 (ja) | レベルシフタ及びそれを用いた表示装置 | |
| JP4707858B2 (ja) | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 | |
| JP4830504B2 (ja) | レベル変換回路および表示装置 | |
| JPH11134893A (ja) | シフトレジスタおよびこれを用いたマトリクス型液晶表示装置の駆動回路 | |
| US20050206640A1 (en) | Image display panel and level shifter | |
| JP5246726B2 (ja) | シフトレジスタ回路および表示装置 | |
| JP3937827B2 (ja) | 電子機器、表示装置、カメラシステムおよび携帯端末装置 | |
| US7623110B2 (en) | Systems for displaying images by utilizing horizontal shift register circuit for generating overlapped output signals | |
| JP5184673B2 (ja) | シフトレジスタ回路 | |
| JP3675071B2 (ja) | 液晶駆動装置 | |
| JP2002287710A (ja) | 液晶表示装置、カメラシステムおよび携帯端末装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091016 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091016 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091016 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110218 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110316 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |