JP5184673B2 - シフトレジスタ回路 - Google Patents

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Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
また、ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
例えば液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。
例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。
このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタ（以下「双方向シフトレジスタ」と称す）が提案されている。
例えば、下記の特許文献１の図１３に、双方向シフトレジスタに用いられる単位シフトレジスタ（以下、「双方向単位シフトレジスタ」と称することもある）であって、Ｎチャネル型の電界効果トランジスタのみにより構成されたものが開示されている（本明細書の図３にそれと同様の回路が示されており、以下の括弧内の参照符号は当該図３のものに対応している）。
当該単位シフトレジスタの出力段は、クロック端子（ＣＫ）に入力されるクロック信号（ＣＬＫ）を出力端子（ＯＵＴ）に供給する第１トランジスタ（Ｑ１）および、基準電圧（ＶＳＳ）を出力端子に供給する第２トランジスタ（Ｑ２）により構成されている。ここで、第１トランジスタのゲートノード（Ｎ１）を第１ノード、第２トランジスタのゲートノード（Ｎ２）を第２ノードと定義する。
当該単位シフトレジスタは、所定の第１入力端子（ＩＮ１）に入力される信号に基づいて第１ノードに第１電圧信号（Ｖｎ）を供給する第３トランジスタ（Ｑ３）および、所定の第２入力端子（ＩＮ２）に入力される信号に基づいて第１ノードに第２電圧信号（Ｖｒ）を供給する第４トランジスタ（Ｑ４）を有している。この第１，第２電圧信号は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき、他方がＬ（Low）レベルになる互いに相補な信号である。
第１トランジスタは、それら第３，第４トランジスタによって駆動される。また第２トランジスタは、第１ノードを入力端とし第２ノードを出力端とするインバータ（Ｑ６，Ｑ７）により駆動される。つまり、当該単位シフトレジスタが出力信号を出力する際には、第２，第３トランジスタの動作により第１ノードがＨレベルにされ、応じてインバータが第２ノードをＬレベルする。それにより第１トランジスタがオン、第２トランジスタがオフになり、その状態でクロック信号が出力端子に伝達されることによって出力信号が出力される。一方、出力信号を出力しないときは、第２，第３トランジスタの動作により第１ノードがＬレベルにされ、応じてインバータが第２ノードをＨレベルにする。それにより第１トランジスタがオフ、第２トランジスタがオンになり、出力端子の電圧レベルはＬレベルに保持される。
例えば第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、第１入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、当該単位シフトレジスタは、第１入力端子に入力された信号を時間的にシフトして出力するよう動作する。
逆に、第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、第２入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、当該単位シフトレジスタは、第２入力端子に入力された信号を時間的にシフトして出力するよう動作する。
このように特許文献１の図１３の双方向単位シフトレジスタ（本明細書の図３）は、第１トランジスタを駆動するための第１電圧信号および第２電圧信号のレベルを切り替えることによって、信号のシフト方向を切り替わるようになっている。
特開２００１−３５０４３８号公報（第１３−１９頁、図１３−図２５）
まず、従来の双方向シフトレジスタが有する第１の問題点について説明する。上記した従来の双方向単位シフトレジスタを縦続接続してゲート線駆動回路を構成する場合、その各段の単位シフトレジスタの第１入力端子（ＩＮ１）には自己の前段の出力信号が入力され、第２入力端子（ＩＮ２）には自己の次段の出力信号が入力される（本明細書の図２参照）。また、ゲート線駆動回路は１フレーム期間の周期で各ゲート線を順番に選択するよう動作するので、それぞれの単位シフトレジスタからは、１フレーム期間内の特定の１水平期間のみに出力信号（ゲート線駆動信号）が出力され、それ以外の期間では出力されない。従って、各単位シフトレジスタにおいて、第１トランジスタ（Ｑ１）を駆動する第３および第４トランジスタ（Ｑ３，Ｑ４）は、１フレーム期間のうちの殆どはオフしていることになる。
従来の単位シフトレジスタでは、第３および第４トランジスタがオフになると、第１トランジスタのゲート、すなわち第１ノード（Ｎ１）はフローティング状態になる。特に、出力信号を出力しない期間（非選択期間）は約１フレーム期間の長さ続き、その期間内は第１ノードはフローティング状態のＬレベルに維持されることにより第１トランジスタがオフに保たれる。このとき第３トランジスタ（第１電圧信号がＨレベルの場合）あるいは第４トランジスタ（第２電圧信号がＨレベルの場合）にリーク電流が生じていると、それに伴う電荷がフローティング状態の第１ノードに蓄積され、当該第１ノードの電位が徐々に上昇する。
また、クロック端子（ＣＫ）（第１トランジスタのドレイン）には、非選択期間にもクロック信号が入力され続けており、第１トランジスタのドレイン・ゲート間のオーバラップ容量を介する結合により、クロック信号がＨレベルになる間、第１ノードの電位も上昇する。
上記のリーク電流並びにクロック信号に起因して第１ノードの電位が上昇した結果、第１トランジスタのゲート・ソース間電圧がそのしきい値電圧を超えてしまうと、オフであるべき第１トランジスタがオンし、ゲート線が不要に活性化されるという誤動作の問題が生じる。それによって各画素に設けられた画素スイッチ素子（アクティブトランジスタ）がオンになると、画素内のデータが書き換えられ、表示不良が発生してしまう。
次いで、第２の問題点について説明する。双方向単位シフトレジスタが出力信号を出力する期間（選択期間）にあっては、第１ノード（Ｎ１）はフローティング状態のＨレベルになることによって、第１トランジスタ（Ｑ１）がオンに保たれる。そしてクロック端子（ＣＫ）（第１トランジスタのドレイン）のクロック信号がＨレベルになると、それに追随して出力端子（ＯＵＴ）がＨレベルになり、ゲート線が活性化される。このとき第１トランジスタのドレイン・ゲート間のオーバラップ容量、ゲート・チャネル間容量およびゲート・ソース間のオーバラップ容量を介する結合により、クロック信号がＨレベルになる間第１ノードが昇圧される。この第１ノードの昇圧は、第１トランジスタの駆動能力（電流を流す能力）が増大されるという利点をもたらし、それにより当該単位シフトレジスタがゲート線を高速に充電することができる。
しかし、第１ノードが昇圧されたときには、第３トランジスタ（Ｑ３）（第１電圧信号がＬレベルの場合）あるいは第４トランジスタ（Ｑ４）（第２電圧信号がＬレベルの場合）のドレイン・ソース間に高い電圧が加わるため、そのドレイン・ソース間の耐電圧特性によってはリーク電流が生じやすい。そのリーク電流によって第１ノードのレベルが下がると、第１トランジスタの駆動能力の低下を招き、クロック信号がＨレベルからＬレベルに戻るときの出力信号の立下り速度が遅くなる。それによって、画素トランジスタがオフになるのが遅れると、画素内のデータが次のラインのデータに書き換えられてしまい、表示不良が発生するという問題が生じる。
また、第３の問題点について説明する。従来の双方向シフトレジスタで構成されたゲート線駆動回路において、例えば、前段から後段への向きに信号をシフトする順方向シフトの際は、最前段の単位シフトレジスタの第１入力端子（ＩＮ１）に、画像信号の各フレーム期間の先頭に対応する「スタートパルス」と呼ばれる制御パルスが入力信号として入力される。その入力信号は、縦続接続した各単位シフトレジスタに順次伝達され、最後段の単位シフトレジスタにまで到達する。従来の双方向シフトレジスタにおいては、最後段の単位シフトレジスタが出力信号を出力した直後に、当該最後段の第２入力端子（ＩＮ２）へ、画像信号の各フレーム期間の末尾に対応する「エンドパルス」と呼ばれる制御パルスを入力する必要があった。そうしなければ、最後段の第１トランジスタをオフにすることができず、当該最後段から出力信号が出力され続けるからである。
単方向のみに信号をシフトさせる通常のシフトレジスタであれば、最後段のさらに次段にダミー段を設けてその出力信号をエンドパルスの役割に用いたり、最後段に入力されるクロック信号とは位相の異なるクロック信号をエンドパルスの役割に用いたりできたため、エンドパルスが必要になることは少なく、スタートパルスのみで足りることが多かった。従って、単方向のみに信号（ゲート線駆動信号）をシフトさせる通常のゲート線駆動回路の動作を制御する駆動制御装置の多くは、スタートパルスのみを出力するものが多い。
しかし双方向シフトレジスタの場合にあっては、最後段の第２入力端子にはエンドパルスのみが入力されるのではなく、後段から前段への向きに信号をシフトさせる逆方向シフトの際にスタートパルスを入力する必要がある。また、単純にダミー段を設けるだけでは、シフト方向を反転させたときにダミー段の出力信号が誤ったスタートパルスになりかねないため、単方向のみのシフトの場合のように簡単ではない。そのため、双方向に信号をシフトさせるゲート線駆動回路の駆動制御装置には、上記のようにスタートパルスだけでなくエンドパルスの出力回路を搭載したものが採用され、駆動制御装置のコスト上昇、すなわち表示装置のコスト上昇の問題を招いていた。
さらに、第４の問題点を説明する。先に述べたように双方向単位シフトレジスタが選択期間にあるときには、第１ノード（Ｎ１）はＨレベル、第２ノード（Ｎ２）はＬレベルであり、第１トランジスタ（Ｑ１）はオン、第２トランジスタ（Ｑ２）はオフである。例えば順方向シフトの場合、その状態から非選択期間に移行する際には、次段の出力信号が第２入力端子（ＩＮ２）に入力されることによって、第１ノードがＬレベルになり第１トランジスタがオフになる。応じて、単位シフトレジスタ内のインバータ（Ｑ６，Ｑ７）が第２ノードをＨレベルにするため、第２トランジスタがオンになる。
表示パネルのゲート線とデータ線との間には寄生容量が存在し、それを介する結合のために、データ線の電圧変化がゲート線すなわち単位シフトレジスタの出力端子（ＯＵＴ）にノイズとして加わる可能性がある。このとき第２トランジスタが充分にオンになっていないと、そのノイズに伴う電荷を出力端子から放出できず、それによって画素トランジスタがオンし、画素に誤ったデータが書込まれてしまう問題が生じる。従って、非選択期間に移行する際には、第２ノード（第２トランジスタのゲート）の電位を高速に立上げることが好ましい。そのためには、上記インバータを構成するトランジスタ（Ｑ６，Ｑ７）のオン抵抗を下げればよい。しかし当該インバータは、同一導電型の電界効果型トランジスタで構成されるレシオ型インバータであるため、トランジスタのオン抵抗を下げると、インバータの出力がＬレベルのときに当該インバータを流れる貫通電流が増大し、消費電力の増加が問題となる。
本発明は以上の問題を解決するためになされたものであり、双方向単位シフトレジスタにおいて、それを構成するトランジスタのリーク電流に起因する誤動作を抑制することを第１の目的とする。また、エンドパルスの入力が不要な双方向シフトレジスタを提供することを第２の目的とする。さらに、双方向単位シフトレジスタにおいて、出力端子に加わるノイズの影響を低減することを第３の目的とする。
本発明に係るシフトレジスタ回路は、先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成るシフトレジスタ回路であって、その各段は、第１および第２入力端子、出力端子並びにクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記出力端子を放電する第２トランジスタと、互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、前記第１入力端子に入力される第１入力信号に基づいて、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第３トランジスタと、前記第２入力端子に入力される第２入力信号に基づいて、前記第２電圧信号を前記第１ノードに供給する第４トランジスタとを備え、前記第１ダミー段を除いての最前段は、前記第１ダミー段の出力端子に接続した制御電極を有し、当該最前段の前記第１ノードを放電する第５トランジスタをさらに備え、前記第２ダミー段を除いての最後段は、前記第２ダミー段の出力端子に接続した制御電極を有し、当該最後段の前記第１ノードを放電する第６トランジスタをさらに備え、前記第１ダミー段は、前記最後段と同じ回路構成を有しており、前記第２ダミー段は、前記最前段と同じ回路構成を有しているものである。
本発明によれば、前段から後段に向けて信号をシフトする順方向シフトの際には、第２ダミー段の出力信号により最後段が非活性にされ、後段から前段に向けて信号をシフトする逆方向シフトの際には、第１ダミー段の出力信号により最前段が非活性にされる。つまり第２ダミー段の出力信号は順方向シフトの際のエンドパルスとして機能し、第１ダミー段の出力端子は逆方向シフトの際のエンドパルスとして機能する。従って、当該シフトレジスタ回路の駆動には、外部からエンドパルスを入力する必要がない。即ちエンドパルスの生成回路を有しない駆動制御装置を用いて、双方向シフトの動作を行うことができ、コストの削減を図ることができる。
本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 従来の双方向単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を示すタイミング図である。 双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 ゲート線駆動回路の動作を示すタイミング図である。 実施の形態１に係る双方向単位シフトレジスタの回路図である。 実施の形態１に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態２に係る双方向単位シフトレジスタの回路図である。 実施の形態３に係る双方向単位シフトレジスタの回路図である。 実施の形態４に係る双方向単位シフトレジスタの回路図である。 実施の形態４に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態５に係る双方向単位シフトレジスタの回路図である。 実施の形態５に係る双方向単位シフトレジスタの動作を示すタイミング図である。 実施の形態６に係る双方向単位シフトレジスタの回路図である。 実施の形態７に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態８に係る双方向単位シフトレジスタの回路図である。 実施の形態９に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。 実施の形態９に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態９に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態９に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態９に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態９に係るゲート線駆動回路の構成例を示す回路図である。 実施の形態９に係るゲート線駆動回路の構成例を示す回路図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載され、液晶アレイ部２０と一体的に形成される。
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ1，ＤＬ2・・・に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・ＳＲnから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2，・・・，ＳＲnを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
図２に示すクロック発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
また図２に示す電圧信号発生器３２は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。電圧信号発生器３２は、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，・・・の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。
それぞれの単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。
クロック発生器３１が生成するクロック信号ＣＬＫ、／ＣＬＫはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。
単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。
最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。この第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段の出力信号が入力される。
また、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。この第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｋ−１段目以前の第２入力端子ＩＮ２は、自身の後段の出力端子ＯＵＴに接続されている。即ち、第２段目以降の第２入力端子ＩＮ２にはその後段の出力信号が入力される。
各単位シフトレジスタＳＲはクロック信号ＣＬＫ，／ＣＬＫに同期して、順方向シフトの場合には、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、後段から入力される入力信号（後段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
ここで、本発明の説明を容易にするために、従来の双方向単位シフトレジスタについて説明する。図３は、上記した特許文献１に開示されたものと同様の、従来の双方向単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。
図３の如く、従来の双方向単位シフトレジスタＳＲは、既に図２で示した第１，第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよび第１，第２電圧信号端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１および、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する出力プルダウントランジスタである。以下、単位シフトレジスタＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１、トランジスタＱ２のゲートノードをノードＮ２と定義する。
ノードＮ１と第１電圧信号端子Ｔ１との間にはトランジスタＱ３が接続しており、そのゲートは第１入力端子ＩＮ１に接続している。ノードＮ１と第２電圧信号端子Ｔ２との間には、トランジスタＱ４が接続し、そのゲートは第２入力端子ＩＮ２に接続している。
ノードＮ２と第２電源端子Ｓ２との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６は、ゲートがドレインと同じく第２電源端子Ｓ２に接続しており、いわゆるダイオード接続されている。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。
図３の単位シフトレジスタＳＲの動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。
簡単のため、当該単位シフトレジスタＳＲkのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。また、当該単位シフトレジスタＳＲkの出力信号をＧk、その前段（第ｋ−１段）の単位シフトレジスタＳＲk-1の出力信号をＧk-1、次段（第ｋ＋１段）の単位シフトレジスタＳＲk+1の出力信号をＧk+1と定義する。またクロック信号ＣＬＫ，／ＣＬＫ、第１電圧信号Ｖｎ、第２電圧信号ＶｒのＨレベルの電位は高電位側電源電位ＶＤＤと等しいものとする。さらに、単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
まずゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。このとき電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。つまり順方向シフトの場合には、トランジスタＱ３はノードＮ１を充電（プルアップ）するトランジスタとして機能し、トランジスタＱ４はノードＮ１を放電（プルダウン）するトランジスタとして機能する。
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であるとする（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）は、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態にある。
その状態から、前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、それが当該単位シフトレジスタＳＲkの第１入力端子ＩＮ１に入力されトランジスタＱ３がオンになり、ノードＮ１がＨレベル（ＶＤＤ）になる。応じてトランジスタＱ７がオンになるので、ノードＮ２はＬレベル（ＶＳＳ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その後、前段の出力信号Ｇk-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるので、このセット状態は維持される。
続いて、クロック端子ＣＫに入力されるクロック信号ＣＬＫがＨレベルになるが、このときトランジスタＱ１がオン、トランジスタＱ２がオフであるため、それに伴い出力端子ＯＵＴのレベルが上昇する。また、トランジスタＱ１のゲート・チャネル間容量を介した結合により、フローティング状態のノードＮ１のレベルは特定の電圧だけ昇圧される。よって、出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１の駆動能力は大きく保たれるので、出力信号Ｇkのレベルはクロック端子ＣＫのレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫと同レベルにまで上昇する。よって、クロック信号ＣＬＫがＨレベルの期間だけ、出力信号ＧkがＨレベルになり、ゲート線ＧＬkを活性化して選択状態にする。
その後、クロック信号ＣＬＫがＬレベルに戻ると、それに追随して出力信号ＧkもＬレベルになり、ゲート線ＧＬkは放電され非選択状態に戻る。
出力信号Ｇkは次段の第１入力端子ＩＮ１に入力されるため、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、次段の出力信号Ｇk+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲkのトランジスタＱ４がオンになるためノードＮ１がＬレベルになる。応じてトランジスタＱ７がオフになってノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
その後、次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４はオフになるが、このときトランジスタＱ３もオフであるのでノードＮ１はフローティング状態になり、そのＬレベルは維持される。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲkはリセット状態に維持される。
以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲは、第１入力端子ＩＮ１に信号（スタートパルスまたは前段の出力信号Ｇk-1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬk）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、第１入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇkが出力される。そしてその後、第２入力端子ＩＮ２に信号（次段の出力信号Ｇk+1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力されたスタートパルスとしての第１制御パルスＳＴｎは、図４に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・をこの順に駆動することができる。
また順方向シフトの場合には、図４の如く最後段の単位シフトレジスタＳＲnが出力信号Ｇnを出力した直後に、エンドパルスとしての第２制御パルスＳＴｒを当該単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力する必要がある。それによって、当該単位シフトレジスタＳＲnがセット状態に戻る。
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。また、第２制御パルスＳＴｒはスタートパルスとして最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力され、第１制御パルスＳＴｎはエンドパルスとして第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。以上により、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合と互いに入れ替わることになる。
従って逆方向シフトの場合には、単位シフトレジスタＳＲは、第２入力端子ＩＮ２に信号（スタートパルスあるいは次段の出力信号Ｇk+1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２であるため、出力端子ＯＵＴ（ゲート線ＧＬk）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第２入力端子ＩＮ２に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇkが出力される。そしてその後、第１入力端子ＩＮ１に信号（前段の出力信号Ｇk-1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。
そのように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、最後段（第ｎ段目）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力されたスタートパルスとしての第２制御パルスＳＴｒは、図５に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲn-1，ＳＲn-2，・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，・・・をこの順に、即ち順方向シフトとは逆の順に駆動することができる。
また逆方向シフトの場合には、図５の如く、第１段目の単位シフトレジスタＳＲ1が出力信号Ｇ１を出力した直後に、エンドパルスとしての第１制御パルスＳＴｎを当該単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力する必要がある。それによって、当該単位シフトレジスタＳＲ1がセット状態に戻る。
なお、上の例では複数の単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路３０を図６に示すように構成すればよい。
この場合におけるクロック発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである。それぞれの単位シフトレジスタＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＳＲに互いに異なるクロック信号が入力されるよう、そのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のいずれかが入力される。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はプログラムあるいは配線の接続変更により、Ｈレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，・・・の順にＨレベルになる。
ゲート線駆動回路３０が図６のように構成されている場合でも、個々の単位シフトレジスタＳＲの動作は、上で説明した図２の場合と同じであるためここでの説明は省略する。
図２および図６のように構成されたゲート線駆動回路３０において、例えば順方向シフトの場合、各単位シフトレジスタＳＲは、自己の次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。反対に、逆方向シフトの場合には、各単位シフトレジスタＳＲは、自己の前段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ通常動作を行うことができない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最後段まで（または最後段から第１段目まで）伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
以下、本発明に係る双方向シフトレジスタについて説明する。図７は、実施の形態１に係る双方向単位シフトレジスタＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタＳＲの出力段も、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する第１トランジスタであり、トランジスタＱ２は出力端子ＯＵＴを放電する第２トランジスタである。ここでも、トランジスタＱ１のゲート（制御電極）が接続するノード（第１ノード）をノードＮ１、トランジスタＱ２のゲートが接続するノード（第２ノード）をノードＮ２と定義する。
また、ノードＮ１と第１電圧信号端子Ｔ１との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ３が接続し、ノードＮ１と第２電圧信号端子Ｔ２との間には、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ４が接続している。即ち、トランジスタＱ３は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、第１電圧信号ＶｎをノードＮ１に供給する第３トランジスタである。またトランジスタＱ４は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、第２電圧信号ＶｒをノードＮ１に供給する第４トランジスタである。
ノードＮ２と第２電源端子Ｓ２との間にはダイオード接続したトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続している。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されており、これらトランジスタＱ６，Ｑ７は、ノードＮ１を入力端としノードＮ２を出力端とするレシオ型インバータを構成している。
以上の構成は、図３の回路と同様であるが、本実施の形態に係る双方向単位シフトレジスタＳＲはさらに、ノードＮ１と第２電圧信号端子Ｔ２との間に接続し、ノードＮ１に接続したゲートを有するトランジスタＱ５を備えている。
図７の双方向単位シフトレジスタＳＲの動作を説明する。その動作は図３のものとほぼ同様であるが、本発明の効果を具体的に示すために、図８のタイミング図を用いて説明する。
ここでも、第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。また簡単のため、当該単位シフトレジスタＳＲkのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとする。また、当該単位シフトレジスタＳＲkの出力信号をＧk、その前段（第ｋ−１段）の単位シフトレジスタＳＲk-1の出力信号をＧk-1、次段（第ｋ＋１段）の単位シフトレジスタＳＲk+1の出力信号をＧk+1と定義する。さらに、クロック信号ＣＬＫ，／ＣＬＫ、第１電圧信号Ｖｎ、第２電圧信号ＶｒのＨレベルの電位は高電位側電源電位ＶＤＤと等しいものとし、各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
ゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。即ち、電圧信号発生器３２が生成する第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を想定し、クロック端子ＣＫ（クロック信号ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（出力信号Ｇk）は、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なくＬレベルに保たれる。
その状態から、時刻ｔ0でクロック信号ＣＬＫがＬレベルになり、その後、時刻ｔ1でクロック信号／ＣＬＫがＨレベルになると共に前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲkの第１入力端子ＩＮ１に入力され、トランジスタＱ３がオンになる。時刻ｔ1の直前ではノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。
それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。即ち、当該単位シフトレジスタＳＲkはセット状態になる。
その後、時刻ｔ2でクロック信号／ＣＬＫがＬレベルになり、このとき前段の出力信号Ｇk-1はＬレベルに戻る。するとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるのでこのセット状態は維持される。
セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、続く時刻ｔ3でクロック信号ＣＬＫがＨレベルになると、それに追随して出力端子ＯＵＴのレベルが上昇する。このときトランジスタＱ１のゲート・チャネル間容量を介した結合により、フローティング状態のノードＮ１のレベルは特定の電圧だけ昇圧される。それによりトランジスタＱ１の駆動能力が増大されるため、出力信号Ｇkのレベルはクロック端子ＣＫのレベルに追随して変化する。よって、クロック信号ＣＬＫがＨレベルの期間だけ、出力信号ＧkがＨレベル（ＶＤＤ）になり、ゲート線ＧＬkを活性化して選択状態にする。
そして時刻ｔ4でクロック信号ＣＬＫがＬレベルに戻ると、それに追随して出力信号ＧkもＬレベルになり、ゲート線ＧＬkは放電され非選択状態に戻る。
出力信号Ｇkは次段の第１入力端子ＩＮ１に入力されるため、次いでクロック信号／ＣＬＫがＨレベルになる時刻ｔ5で、次段の出力信号Ｇk+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲkのトランジスタＱ４がオンになってノードＮ１がＬレベルになり、応じてトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。このとき、本実施の形態に係る単位シフトレジスタＳＲkにおいては、トランジスタＱ５がオンになる。
そして時刻ｔ6で次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４はオフになるが、ノードＮ２は引き続きＨレベルであるためトランジスタＱ５はオンに保たれ、ノードＮ１は低インピーダンスでＬレベルに維持される。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲkはリセット状態に維持される。
先に述べたように、図３に示した従来回路では、トランジスタＱ４がオフした後はノードＮ１がフローティング状態のＬレベルになるため、トランジスタＱ３にリーク電流が生じると、それに伴う電荷がノードＮ１に蓄積され、当該ノードＮ１の電位が徐々に上昇する。またトランジスタＱ１のドレイン・ゲート間のオーバラップ容量を介する結合により、クロック信号ＣＬＫがＨレベルになる間はノードＮ１の電位が上昇する。そのため、従来回路では、このリーク電流に伴うノードＮ１の電位上昇およびクロック信号ＣＬＫがＨレベルになるときのノードＮ１の電位上昇により、トランジスタＱ１のゲート・ソース間電圧がそのしきい値電圧を超えることが懸念される。そうなると、オフであるべきトランジスタＱ１がオンしてゲート線が不要に活性化されるという誤動作の問題（上記の第１の問題点）が生じる。
それに対し図７の単位シフトレジスタＳＲでは、ノードＮ１がＬレベルになるリセット状態の間トランジスタＱ５がオンになり、ノードＮ１は低インピーダンスでＶＤＤのレベルに維持されるため、上記の問題は生じない。従って、各画素に設けられた画素スイッチ素子（アクティブトランジスタ）が不要にオンになることが防止され、表示装置における表示不良の発生が抑制される。
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。また、第２制御パルスＳＴｒはスタートパルスとして最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力され、第１制御パルスＳＴｎはエンドパルスとして第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。それによって、各単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合とは互いに入れ替わり、逆方向シフトの動作が可能になる。
トランジスタＱ３およびトランジスタＱ４の動作が互いに入れ替わっても、単位シフトレジスタＳＲの基本的な動作は順方向シフトの場合と同じであり、トランジスタＱ５も順方向シフトの場合と同様に機能する。従って、図７の単位シフトレジスタＳＲが逆方向シフトの動作をする場合であっても、上記した順方向シフトの場合と同様の効果が得られる。
なお、以上の説明においては、双方向単位シフトレジスタＳＲによりゲート線駆動回路３０が図２の如く構成され、それが２相のクロック信号により駆動される例を説明したが、本発明の適用はそれに限られるものではない。例えばゲート線駆動回路３０を図６のように構成し、３相のクロック信号により駆動する場合にも適用可能である。
＜実施の形態２＞
図９は実施の形態２に係る双方向単位シフトレジスタＳＲの回路図である。同図に示すように、本実施の形態に係る単位シフトレジスタＳＲは、図３の従来回路に対し、比較的駆動能力の大きなトランジスタＱ１２およびトランジスタＱ１３をさらに設けた構成となっている。
トランジスタＱ１２は、ノードＮ２と第１電圧信号端子Ｔ１との間に接続し、そのゲートは第２入力端子ＩＮ２に接続している。即ち、トランジスタＱ１２は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、第１電圧信号ＶｎをノードＮ２（第２ノード）に供給するよう機能する。また、トランジスタＱ１３はノードＮ２と第２電圧信号端子Ｔ２との間に接続し、そのゲートは第１入力端子ＩＮ１に接続している。即ち、トランジスタＱ１３は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、第２電圧信号ＶｒをノードＮ２に供給するよう機能する。
図９の単位シフトレジスタＳＲの動作は、基本的に図３の従来回路のものと同様であるが次のような違いがある。ここでも代表的に、第ｋ段目の単位シフトレジスタＳＲkについて説明する。
まず、順方向シフトの動作を想定する。このとき第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルである。図３の従来回路においては、第１入力端子ＩＮ１に前段の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）が入力されると、トランジスタＱ３がオンしてノードＮ１がＨレベルになり、応じてトランジスタＱ７がオンすることによって、ノードＮ２がＬレベルになる。図９の単位シフトレジスタＳＲkでは、その動作と共に、駆動能力の大きいトランジスタＱ１３がオンするのでノードＮ２は高速にＬレベル（ＶＳＳ）になる。
また図３の従来回路においては、第２入力端子ＩＮ２に次段の出力信号Ｇk+1（最後段の場合はエンドパルスとしての第２制御パルスＳＴｒ）が入力されると、トランジスタＱ４がオンしてノードＮ１がＬレベルになり、応じてトランジスタＱ７がオフすることによって、ノードＮ２がＨレベルになる。それに対し、図９の単位シフトレジスタＳＲkでは、その動作と共に、駆動能力の大きいトランジスタＱ１２がオンするのでノードＮ２は高速にＨレベル（ＶＤＤ−Ｖｔｈ）になる。
次に、逆方向シフトの動作を想定する。このとき、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルである。よって、図９の単位シフトレジスタＳＲkでは、第２入力端子ＩＮ２に次段の出力信号Ｇk+1が入力されると、トランジスタＱ１２がオンしてノードＮ２が高速にＬレベル（ＶＳＳ）になる。また第１入力端子ＩＮ１に前段の出力信号Ｇk-1が入力されると、トランジスタＱ１３がオンするのでノードＮ２は高速にＨレベル（ＶＤＤ−Ｖｔｈ）になる。
以上のように本実施の形態によれば、トランジスタＱ１２，Ｑ１３の作用により、ノードＮ２のレベルの立上がりおよび立下りが高速化される。特に、単位シフトレジスタＳＲが選択期間から非選択期間に移行するときには、ノードＮ２のレベルが素早くＨレベルになることでトランジスタＱ２は高速且つ充分にオンになるので、ゲート線を介して出力端子ＯＵＴに加わるノイズの影響を抑制でき、当該ノイズによる誤動作の問題（上記の第４の問題点）を解決することができる。
図３の従来回路においても、トランジスタＱ６のサイズを大きくしてその駆動能力を大きくすれば、ノードＮ２を素早くＨレベルにすることができ、ノイズによる誤動作の問題は抑制することができる。しかし、トランジスタＱ６，Ｑ７はレシオ型インバータを構成しているため、トランジスタＱ６のサイズが大きい場合には、トランジスタＱ７がオンしてノードＮ２をＬレベルにするとき（図８における時刻ｔ1〜ｔ5に相当）に当該インバータを流れる貫通電流が大きくなり、消費電力が増大してしまう。
それに対し、図９の単位シフトレジスタＳＲにおいては、トランジスタＱ６のサイズを大きくすることなくノードＮ２を素早くＨレベルにすることができ、消費電力の増大は伴わない。またノードＮ２を高速にＨレベルにできるという効果は、トランジスタＱ１２，Ｑ１３の駆動能力が大きいほど高まるが、トランジスタＱ１２，Ｑ１３は同時にオンすることはなく貫通電流の経路を形成しないため、そのようにしても消費電力の増加は殆ど生じない。
なお本実施の形態におけるトランジスタＱ６の駆動能力は、ノードＮ２がＨレベルになった後にノードＮ２をＨレベルに維持できる程度、即ち少なくともノードＮ２に生じるリーク電流を補償する程度の駆動能力を有していればよい。つまり、トランジスタＱ６の駆動能力を従来よりも小さくして、トランジスタＱ６，Ｑ７から成るインバータに生じる貫通電流を小さくできるという利点もある。
＜実施の形態３＞
図１０は実施の形態３に係る双方向単位シフトレジスタの構成を示す回路図である。同図の如く実施の形態３に係る単位シフトレジスタＳＲは、実施の形態１の単位シフトレジスタＳＲ（図７）に対し、実施の形態２に示した比較的駆動能力の大きなトランジスタＱ１２およびトランジスタＱ１３をさらに設けた構成となっている。
実施の形態１で説明したように図７の回路は、例えば順方向シフトの動作の場合、前段の出力信号Ｇk-1が第１入力端子ＩＮ１に入力されたときに（図８における時刻ｔ1）、ノードＮ１をＬレベルからＨレベルに遷移させるよう動作する。しかし、この動作はトランジスタＱ５がオンしている状態から行われるため、このときノードＮ１のレベルは上昇し難い。従って、ノードＮ１のレベルの立ち上がり速度が遅くなることが懸念され、そのことは動作の高速化の妨げとなり問題となる。
対して本実施の形態に係る単位シフトレジスタＳＲでは、前段の出力信号Ｇk-1が第１入力端子ＩＮ１に入力されると、駆動能力の大きいトランジスタＱ１３がオンするので、ノードＮ２が即座にＬレベルになりトランジスタＱ５がオフになる。それにより、ノードＮ１のレベルは素早く上昇されるようになるので、上記の問題は生じない。つまり本実施の形態によれば、単位シフトレジスタＳＲがトランジスタＱ５を備えることで実施の形態１と同様の効果を得ることができると共に、その場合でもノードＮ１のレベルの上昇速度が遅くなることを抑制できる。
なお、逆方向シフトの場合には、次段の出力信号Ｇk+1が第２入力端子ＩＮ２に入力されるときにトランジスタＱ１２がオンしてノードＮ２を即座にＬレベルし、トランジスタＱ５をオフする。従って、順方向シフトの場合と同様の効果が得られる。
＜実施の形態４＞
図１１は実施の形態４に係る双方向単位シフトレジスタＳＲの回路図である。同図に示すように、当該単位シフトレジスタＳＲは、図３の従来回路に対し、トランジスタＱ３Ａ，Ｑ４Ａ，Ｑ８，Ｑ９をさらに設けた構成となっている。
図１１の如く、トランジスタＱ３はトランジスタＱ３Ａを介して第１電圧信号端子Ｔ１に接続しており、トランジスタＱ４はトランジスタＱ４Ａを介して第２電圧信号端子Ｔ２に接続している。トランジスタＱ３ＡのゲートはトランジスタＱ３のゲートと同じく第１入力端子ＩＮ１に接続し、トランジスタＱ４ＡのゲートはトランジスタＱ４のゲートに接続したゲートを有している。ここで、トランジスタＱ３とトランジスタＱ３Ａとの間の接続ノード（第３ノード）をノードＮ３と定義し、トランジスタＱ４−トランジスタＱ４Ａ間の接続ノード（第４ノード）をノードＮ４と定義する。
出力端子ＯＵＴとノードＮ３との間には、出力端子ＯＵＴからノードＮ３への向きが順方向（電流を流す方向）になるようにダイオード接続されたトランジスタＱ８（一方向性の第１スイッチング素子）が接続されている。出力端子ＯＵＴとノードＮ４との間には、出力端子ＯＵＴからノードＮ４への向きが順方向になるようダイオード接続されたトランジスタＱ９（一方向性の第１スイッチング素子）が接続されている。トランジスタＱ８は、出力端子ＯＵＴがＨレベルになったとき（活性化されたとき）に、出力端子ＯＵＴからノードＮ３へ電流を流して、当該ノードＮ３を充電する。同様に、トランジスタＱ９は、出力端子ＯＵＴがＨレベルになったときに、出力端子ＯＵＴからノードＮ４へ電流を流して、当該ノードＮ４を充電する。即ち、これらトランジスタＱ８，Ｑ９は、ノードＮ３，Ｎ４を充電する充電回路として機能するものである。
以下、図１１の双方向単位シフトレジスタＳＲの動作を説明する。図１２は、図１１の単位シフトレジスタＳＲの順方向シフト時の動作を示すタイミング図である。
ここでも、ゲート線駆動回路３０が順方向シフトの動作を行う場合における、第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。即ち、電圧信号発生器３２が生成する、第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を想定し、クロック端子ＣＫ（クロック信号ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（出力信号Ｇk）はＬレベルである。
その状態から、時刻ｔ0でクロック信号ＣＬＫがＬレベルになり、その後、時刻ｔ1でクロック信号／ＣＬＫがＨレベルになると共に前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、トランジスタＱ３，Ｑ３Ａは共にオンになる。従ってノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になり、応じて、トランジスタＱ７がオンになってノードＮ２はＬレベル（ＶＳＳ）になる。即ち、当該単位シフトレジスタＳＲkはセット状態になる。なお、このときノードＮ３はＨレベル（ＶＤＤ−Ｖｔｈ）になっているが、トランジスタＱ８は出力端子ＯＵＴからノードＮ３への向きを順方向とするダイオードとして機能しているため、ノードＮ３から出力端子ＯＵＴへの電流は流れない。
その後、時刻ｔ2でクロック信号／ＣＬＫがＬレベルになり、このとき前段の出力信号Ｇk-1はＬレベルに戻る。するとトランジスタＱ３，Ｑ３Ａがオフするが、ノードＮ１はフローティング状態のＨレベルになるのでこのセット状態は維持される。またノードＮ３もフローティング状態のＨレベルになる。
セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、続く時刻ｔ3でクロック信号ＣＬＫがＨレベルになると、それに追随して出力端子ＯＵＴのレベルが上昇する。このときノードＮ１のレベルは特定の電圧だけ昇圧される。それによりトランジスタＱ１の駆動能力が増大されるため、出力信号Ｇkのレベルはクロック端子ＣＫのレベルに追随して変化する。よって、クロック信号ＣＬＫがＨレベルの期間は、出力信号ＧkがＨレベル（ＶＤＤ）になる。
先に述べたように、図３の従来回路においては、ノードＮ１が昇圧されたとき、トランジスタＱ４のドレイン・ソース間に高い電圧が加わるため、当該トランジスタＱ４にリーク電流が生じてノードＮ１のレベルが下がることが懸念された。そうなると、第１トランジスタの駆動能力を充分に確保できず、出力信号Ｇkの立下り速度が遅くなるという問題（上記の第２の問題点）が生じる。
それに対し図１１の単位シフトレジスタＳＲにおいては、ノードＮ１が昇圧されるとき、即ち出力端子ＯＵＴがＨレベル（ＶＤＤ）になるとき、ダイオード接続したトランジスタＱ９がオンしてノードＮ４のレベルはＶＤＤ−Ｖｔｈになる。このときトランジスタＱ４は、ゲート電位がＶＳＳ、ソース電位がＶＤＤ−Ｖｔｈになっており、ゲートがソースに対して負にバイアスされた状態となる。よって、当該トランジスタＱ４のドレイン・ソース間のリーク電流は充分に抑制され、ノードＮ１のレベル低下は抑制される。
従って、続く時刻ｔ4でクロック信号ＣＬＫがＬレベルになるときは、それに追随して出力信号Ｇkは素早くＬレベルに遷移し、ゲート線ＧＬkは高速に放電されてＬレベルになる。よって、各画素トランジスタも素早くオフになり、画素内のデータが次のラインのデータに書き換えられることによる表示不良の発生は抑制される。
次いでクロック信号／ＣＬＫがＨレベルになる時刻ｔ5で、次段の出力信号Ｇk+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲkのトランジスタＱ４，Ｑ４ＡがオンになってノードＮ１がＬレベルになり、応じてトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。このときノードＮ４もＬレベルになる。
そして時刻ｔ6で次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４，Ｑ４Ａがオフになるので、ノードＮ１およびノードＮ４はフローティング状態のＬレベルになる。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲkはリセット状態に維持される。
次に、逆方向シフトの動作を想定する。この場合、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルであるため、図３の従来回路においては、ノードＮ１が昇圧されたとき、トランジスタＱ３のドレイン・ソース間に高い電圧が加わるため、そのリーク電流が懸念される。
それに対し、図１１の単位シフトレジスタＳＲkが逆方向シフトの動作を行う場合には、ノードＮ１が昇圧されるときにトランジスタＱ８を介してノードＮ３へ電流が流れ、ノードＮ３のレベルがＶＤＤ−Ｖｔｈになる。このときトランジスタＱ３は、ゲート電位がＶＳＳ、ソース電位がＶＤＤ−Ｖｔｈになり、ゲートがソースに対して負にバイアスされた状態となる。従って、トランジスタＱ３のドレイン・ソース間のリーク電流は充分に抑制され、ノードＮ１のレベル低下は抑制される。即ち、順方向シフトの場合と同様の効果が得られる。
なお、図１１においては、本実施の形態に係るトランジスタＱ３Ａ，Ｑ４Ａ，Ｑ８，Ｑ９を図３の従来回路に設けた構成を示したが、本実施の形態は、上記した実施の形態１〜３（図７，図９，図１０）などの双方向単位シフトレジスタＳＲに対しても適用可能である。
＜実施の形態５＞
ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。その反面ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的にバイアスされると、しきい値電圧がシフトし、その駆動能力に影響を与えることが分かっている。
実施の形態４の双方向単位シフトレジスタＳＲ（図１１）が順方向シフトの動作を行っている間は、図１２に示されているように、ノードＮ３は継続的に正の電位（ＶＤＤ−Ｖｔｈ）になる。このことは、トランジスタＱ３Ａのゲート・ソース間およびゲート・ドレイン間の両方が負にバイアスされていることを意味し、トランジスタＱ３Ａのしきい値電圧の負方向への大きなシフトをもたらす。しきい値電圧の負方向へのシフトが進むと、トランジスタは実質的にノーマリ・オン型になり、ゲート・ソース間の電圧が０Ｖであってもドレイン・ソース間に電流が流れる状態となる。そのようにしてトランジスタＱ３がノーマリ・オンになってしまうと、その後に当該単位シフトレジスタＳＲが逆方向シフトの動作を行う場合において、次のような問題が生じる。
すなわち、実施の形態４の単位シフトレジスタＳＲにおいて、第１電圧信号ＶｎがＬレベル（ＶＳＳ）である逆方向シフトの際には、出力端子ＯＵＴがＨレベルになるとき（ノードＮ１が昇圧されるとき）にトランジスタＱ８を介してノードＮ３を充電するための電流が流れる。しかし、トランジスタＱ３Ａがノーマリ・オンになっているので、その電流による電荷はトランジスタＱ３Ａを通して第１入力端子ＩＮ１に流出してしまい、消費電力が増大してしまう。且つ、ノードＮ３を充分に充電することができないため、トランジスタＱ３のリーク電流を抑制するという実施の形態４の効果を得ることができなくなる。そこで、実施の形態５では、この問題を解決することができる双方向単位シフトレジスタＳＲを提案する。
図１３は、実施の形態５に係る双方向単位シフトレジスタの構成を示す回路図である。同図の如く、実施の形態４の単位シフトレジスタＳＲ（図１１）に対し、ノードＮ３と第１電源端子Ｓ１（ＶＳＳ）との間に、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ１０を設け、また、ノードＮ４と第１電源端子Ｓ１との間に、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ１１を設ける。即ち、トランジスタＱ１１は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、ノードＮ４（第４ノード）を放電するトランジスタであり、トランジスタＱ１０は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、ノードＮ３（第３ノード）を放電するトランジスタである。
図１４は、実施の形態５に係る双方向単位シフトレジスタの順方向シフト時の動作を示すタイミング図である。当該動作は、図１２に示したものとほぼ同様であるので詳細な説明は省略し、本実施の形態の特徴部分のみ説明する。
本実施の形態では、時刻ｔ5で次段の出力信号Ｇk+1がＨレベルになるときトランジスタＱ１０がオンになるため、そのタイミングでノードＮ３がＬレベル（ＶＳＳ）に放電される。続く時刻ｔ6で次段の出力信号Ｇk+1がＬレベル戻ると、トランジスタＱ１０はオフになるが、ノードＮ３はフローティング状態になり、次に前段の出力信号Ｇk-1がＨレベルになるまでノードＮ３はＬレベルのまま維持される。つまり、図１４に示すようにノードＮ３は時刻ｔ3〜ｔ5の約１水平期間のみ充電されることとなり、トランジスタＱ３Ａはその期間のみゲート・ソース間およびゲート・ドレイン間が負にバイアスされることになる。よって、トランジスタＱ３Ａのしきい値電圧のシフトは殆ど起こらず、上記の問題は防止される。
また、逆方向シフトの動作の際には、前段の出力信号Ｇk-1がＨレベルになるとき、トランジスタＱ１１がオンになりノードＮ４がＬレベル（ＶＳＳ）に放電される。その結果、トランジスタＱ４Ａのゲート・ソース間およびゲート・ドレイン間が継続的に負にバイアスされることが防止され、トランジスタＱ４のしきい値電圧のシフトは殆ど起こらない。即ち、順方向シフトの場合と同様の効果が得られる。
＜実施の形態６＞
図１５は、実施の形態６に係る双方向単位シフトレジスタＳＲの回路図である。実施の形態５においては、ノードＮ３，Ｎ４を充電する充電回路を構成するトランジスタＱ８，Ｑ９のドレインを出力端子ＯＵＴに接続させ、当該トランジスタＱ８，Ｑ９がダイオードとして機能させていた。それに対し、本実施の形態では、それらトランジスタＱ８，Ｑ９のドレインを所定の高電位側電源電位ＶＤＤ１が供給される第３電源端子Ｓ３に接続させる。
図１５の単位シフトレジスタＳＲの動作は、基本的には実施の形態５と同じであり、それと同様の効果が得られる。但し、ノードＮ３およびノードＮ４を充電する電荷の供給源が、出力端子ＯＵＴに現れる出力信号ではなく、高電位側電源電位ＶＤＤ１を供給する電源である点で実施の形態５とは異なっている。
本実施の形態によれば、実施の形態５の単位シフトレジスタＳＲよりも出力端子ＯＵＴの負荷容量が軽減されるので、ゲート線の充電速度が上がる。従って、動作の高速化を図ることができる。
なお、第３電源端子Ｓ３に供給される高電位側電源電位ＶＤＤ１は、第２電源端子Ｓ２に供給される高電位側電源電位ＶＤＤと同じ電位であってもよい。その場合には、第２電源端子Ｓ２と第３電源端子Ｓ３とを互いに接続させ、１つの電源端子として構成してもよい。また、ここでは実施の形態５の変形例として説明したが、本実施の形態は実施の形態４の単位シフトレジスタＳＲ（図１１）に対しても適用可能である。
＜実施の形態７＞
図１６は実施の形態７に係る双方向単位シフトレジスタＳＲの構成を示す回路図である。実施の形態５においては、トランジスタＱ１０，Ｑ１１のソースを低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１に接続させていたが、図１６の如くトランジスタＱ１０のソースを第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続させ、トランジスタＱ１１のソースを第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続させてもよい。
図１６の単位シフトレジスタＳＲの動作は、基本的には実施の形態５と同じである。即ち、例えば順方向シフトの動作の際には、第２電圧信号ＶｒがＬレベルであるので、トランジスタＱ１０は実施の形態５のケースと同じようにノードＮ３を放電することができる。また逆方向シフトの動作の際には、第１電圧信号ＶｎがＬレベルであるので、トランジスタＱ１１は実施の形態５のケースと同じようにノードＮ４を放電することができる。
従って、本実施の形態においても実施の形態５と同様の効果が得られる。言い換えれば、図１３のように構成しても図１６のように構成しても、実施の形態５の効果を得ることができるため、回路のレイアウトの自由度が増し、回路占有面積を縮小化に寄与できる。
なお、本実施の形態は、実施の形態６の単位シフトレジスタＳＲ（図１５）に対しても適用可能である。
＜実施の形態８＞
上記の実施の形態１〜７の技術は、それぞれ互いに組み合わせ可能であり、その組み合わせに応じた効果を得ることができる。本実施の形態では、その組み合わせの例を示す。
例えば図１７は実施の形態２（図９）と実施の形態４（図１１）とを組み合わせた回路である。また、図１８は実施の形態１（図７）と実施の形態４（図１１）とを組み合わせた回路である。上記のように実施の形態４はリーク電流によるノードＮ１のレベル低下を防止するものであるので、実施の形態４と実施の形態１とを組み合わせる場合には、トランジスタＱ５のリーク電流も抑制するのが効果的である。そこで図１８に示すように、トランジスタＱ５のソースを、トランジスタＱ５Ａを介して第１電源端子Ｓ１（ＶＳＳ）に接続させ、トランジスタＱ５とトランジスタＱ５Ａとの間の接続ノード（ノードＮ５）が出力信号Ｇkでバイアスされるようにするとよい。それにより、ノードＮ１の昇圧時にトランジスタＱ５のゲートがソースに対して負にバイアスされるようになるので、トランジスタＱ５のリーク電流が低減される。
なお図１８においてはノードＮ５に出力端子ＯＵＴを接続させた構成を示したが、ノードＮ５のバイアス方法はこれに限られるものではない。例えば実施の形態６の技術を応用し、図１９の如く、ノードＮ５と所定の高電位側電源電位ＶＤＤ１が供給される第３電源端子Ｓ３との間に接続するトランジスタＱ５Ｂを設け、そのゲートを出力端子ＯＵＴに接続させてもよい。この構成によれば、ノードＮ１の昇圧時においてノードＮ５が電位ＶＤＤ１にバイアスされ、図１８と同様の効果が得られる。さらに、図１８の場合よりも出力端子ＯＵＴの負荷容量が軽減されるので、ゲート線の充電速度が向上するという利点も得られる。
また図２０は、実施の形態１（図７）と実施の形態５（図１３）とを組み合わせた回路、図２１は、実施の形態１（図７）と実施の形態７（図１６）とを組み合わせた回路である。
さらに、組み合わせる実施の形態の数は２つに限られず、３つ以上の実施の形態を組み合わせてもよい。例えば図２２は、実施の形態１（図７）、実施の形態２（図９）および実施の形態４（図１１）との組み合わせた回路、図２３は、実施の形態１（図７）、実施の形態２（図９）、実施の形態７（図１６）を組み合わせた回路である。
なお、ここでは代表的な組み合わせのみを図示したが、上記以外の組み合わせも可能である。
＜実施の形態９＞
以上に示した本発明に係る双方向単位シフトレジスタＳＲは、図２や図６の如く縦続接続することによってゲート線駆動回路３０を構成することができる。しかし、図２や図６のゲート線駆動回路３０においては、例えば順方向シフトを行う場合には、図４に示したように最前段（単位シフトレジスタＳＲ1）の第１入力端子ＩＮ１にスタートパルスとしての第１制御パルスＳＴｎを入力し、その後、最後段（単位シフトレジスタＳＲn）の第２入力端子ＩＮ２へエンドパルスとしての第２制御パルスＳＴｒを入力する必要がある。また逆方向シフトを行う場合には、図５に示したように最後段の第２入力端子ＩＮ２にスタートパルスとしての第２制御パルスＳＴｒを入力し、その後、最前段の第１入力端子ＩＮ１エンドパルスとしての第１制御パルスＳＴｎを入力する必要がある。
つまり、図２や図６のゲート線駆動回路３０の動作にあっては、スタートパルスとエンドパルスという２種類の制御パルスが必要であった。そのため、そのようなゲート線駆動回路３０の動作を制御する駆動制御装置には、スタートパルスの出力回路だけでなく、エンドパルスの出力回路を搭載したものが採用されコスト上昇の問題（上記の第３の問題点）を招いていた。そこで実施の形態９では、スタートパルスのみで動作可能な双方向シフトレジスタを提案する。
図２４〜図２６は、実施の形態９に係るゲート線駆動回路３０の構成を示す図である。図２４のブロック図に示されるように、本実施の形態に係るゲート線駆動回路３０もまた複数段から成る双方向シフトレジスタにより構成されているが、その複数段には、ゲート線ＧＬ１を駆動する最前段の単位シフトレジスタＳＲ1のさらに前段に、第１ダミー段である第１ダミーシフトレジスタＳＲＤ1が設けられ、またゲート線ＧＬnを駆動する最後段の単位シフトレジスタＳＲnのさらに次段に第２ダミー段としての第２ダミーシフトレジスタＳＲＤ2が設けられている。即ち、ゲート線駆動回路３０は、先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成っている。なお、当該ゲート線駆動回路３０の各段は、上記の各実施の形態の双方向単位シフトレジスタＳＲのいずれでもよいし、また、図３に示した従来のものを適用することもできる。
図２４の如く、（第１ダミー段である第１ダミーシフトレジスタＳＲＤ1を除いて）最前段の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には第１制御パルスＳＴｎが入力され、それよりも後段（単位シフトレジスタＳＲ２〜第２ダミーシフトレジスタＳＲＤ2）の第１入力端子ＩＮ１には自己の前段の出力信号が入力される。そして第１ダミーシフトレジスタＳＲＤ1の第１入力端子ＩＮ１には上記の第２制御パルスＳＴｒが入力される。
また、（第２ダミー段である第２ダミーシフトレジスタＳＲＤ2を除いて）最後段の第２入力端子ＩＮ２には第２制御パルスＳＴｒが入力され、それよりも前段（単位シフトレジスタＳＲn-1〜第１ダミーシフトレジスタＳＲＤ1）の第２入力端子ＩＮ２には自己の次段の出力信号が入力される。そして第２ダミーシフトレジスタＳＲＤ2の第２入力端子ＩＮ２には上記の第１制御パルスＳＴｎが入力される。
本実施の形態においては、最前段の単位シフトレジスタＳＲ1、最後段の単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、所定のリセット端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＳＲＴ４をそれぞれ有している。図２４のように、単位シフトレジスタＳＲ1のリセット端子ＲＳＴ１には、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1が入力され、単位シフトレジスタＳＲnのリセット端子ＲＳＴ２には、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2が入力され、第１ダミーシフトレジスタＳＲＤ1のリセット端子ＲＳＴ３には第１制御パルスＳＴｎが入力され、第２ダミーシフトレジスタＳＲＤ2のリセット端子ＲＳＴ４には第２制御パルスＳＴｒが入力される。これら単位シフトレジスタＳＲ1、単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、それぞれのリセット端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＳＲＴ４に信号が入力されると、リセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態）になるよう構成されている（詳細は後述する）。
以下の説明では、ゲート線駆動回路３０を構成するそれぞれの双方向シフトレジスタの各段は、実施の形態１の双方向単位シフトレジスタＳＲ（図７）の構成を有しているものと仮定する。上記のように最前段の単位シフトレジスタＳＲ1、最後段の単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、その他の段とは異なる構成を有しているが、それらもそれぞれ実施の形態１の双方向単位シフトレジスタＳＲの構成を含んでいる。
図２５は、本実施の形態のゲート線駆動回路３０おける第１ダミーシフトレジスタＳＲＤ1および単位シフトレジスタＳＲ1の具体的な回路図であり、図２６は、単位シフトレジスタＳＲnおよび第２ダミーシフトレジスタＳＲＤ2の具体的な回路図である。
まず図２５の単位シフトレジスタＳＲ1に注目すると、当該単位シフトレジスタＳＲ1は、トランジスタＱ３に並列にトランジスタＱ３Ｄが接続していることを除いて、図７と同じ構成を有している。当該トランジスタＱ３Ｄのゲートは、前記のリセット端子ＲＳＴ１に接続している。
同様に、第１ダミーシフトレジスタＳＲＤ1は、トランジスタＱ４に並列にトランジスタＱ４Ｄが接続していることを除いて、図７と同じ構成を有している。当該トランジスタＱ４Ｄのゲートは、前記のリセット端子ＲＳＴ３に接続している。
また図２６の単位シフトレジスタＳＲnに注目すると、当該単位シフトレジスタＳＲnは、トランジスタＱ４に並列にトランジスタＱ４Ｄが接続していることを除いて、図７と同じ構成を有している（即ち、第１ダミーシフトレジスタＳＲＤ1と同じ回路構成である）。当該トランジスタＱ４Ｄのゲートは、前記のリセット端子ＲＳＴ２に接続している。
同様に、第２ダミーシフトレジスタＳＲＤ2は、トランジスタＱ３に並列にトランジスタＱ３Ｄが接続していることを除いて、図７と同じ構成を有している（即ち、単位シフトレジスタＳＲ1と同じ回路構成である）。当該トランジスタＱ３Ｄのゲートは、前記のリセット端子ＲＳＴ４に接続している。
本実施の形態に係るゲート線駆動回路３０の動作を説明する。まず、順方向シフトを行う場合の動作を説明する。順方向シフトの場合、電圧信号発生器３２が供給する第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。つまりこの場合、第１ダミーシフトレジスタＳＲＤ1のトランジスタＱ４Ｄおよび単位シフトレジスタＳＲnのトランジスタＱ４Ｄは、それぞれのノードＮ１を放電するよう動作する。また、説明の簡単のため、単位シフトレジスタＳＲ1〜ＳＲnは、既にリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態）になっているものとする。
図２７は本実施の形態に係るゲート線駆動回路３０の順方向シフト時の動作を示すタイミング図である。図２７に示すように、順方向シフトの際には、所定のタイミングでスタートパルスとしての第１制御パルスＳＴｎが、最前段の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。それにより単位シフトレジスタＳＲ1は、セット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベルの状態）になる。一方、第２制御パルスＳＴｒは活性化されずＬレベルに維持される。
第１制御パルスＳＴｎ（スタートパルス）は、第１ダミーシフトレジスタＳＲＤ1のリセット端子ＲＳＴ３および第２ダミーシフトレジスタＳＲＤ2の第２入力端子ＩＮ２にも入力される。そのため第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ４ＤがオンしてノードＮ１がＬレベルになり、当該第１ダミーシフトレジスタＳＲＤ1はリセット状態になる。従って、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1はＬレベルになり、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄはオフになる。
また、第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ４がオンしてノードＮ１がＬレベルになり、当該第２ダミーシフトレジスタＳＲＤ2もリセット状態になる。従って、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2はＬレベルになり、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄはオフになる。
その後は、実施の形態１と同様の順方向シフトの動作により、クロック信号ＣＬＫ，／ＣＬＫに同期して、図２７に示すように単位シフトレジスタＳＲ1〜ＳＲnおよび第２ダミーシフトレジスタＳＲＤ2に順次伝達され、それらの出力信号Ｇ1，Ｇ2，Ｇ3，・・・，Ｇn，Ｄ2が順番にＨレベルになる。
図２７からも分かるように、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2は、最後段の単位シフトレジスタＳＲnが出力信号Ｇnを出力した直後にＨレベルになる。この出力信号Ｄ2は、単位シフトレジスタＳＲnのリセット端子ＲＳＴ２に入力され、そのトランジスタＱ３Ｄをオンにして当該単位シフトレジスタＳＲnをリセット状態にする。即ち、出力信号Ｄ2は、最後段の単位シフトレジスタＳＲnをリセット状態にするエンドパルスとして機能している。なお、第２ダミーシフトレジスタＳＲＤ2は、次フレームのスタートパルスとしての第１制御パルスＳＴｎによってリセット状態になるため、次フレームにおいても同じように動作可能である。
このように、本実施の形態に係るゲート線駆動回路３０の順方向シフトの動作には、スタートパルス（第１制御パルスＳＴｎ）のみが必要であり、エンドパルスは不要である。
次に、逆方向シフトを行う場合の動作を説明する。逆方向シフトの場合、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルである。つまりこの場合には、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄおよび第２ダミーシフトレジスタＳＲＤ2のトランジスタＱ３Ｄは、それぞれのノードＮ１を放電するよう動作する。またここでも、単位シフトレジスタＳＲ1〜ＳＲnは、既にリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態）になっているものとする。
図２８は、本実施の形態に係るゲート線駆動回路３０の逆方向シフト時の動作を示すタイミング図である。図２８に示すように、逆方向シフトの際には、所定のタイミングでスタートパルスとしての第２制御パルスＳＴｒが、最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される。それにより単位シフトレジスタＳＲnは、セット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベルの状態）になる。一方、第１制御パルスＳＴｎは活性化されずＬレベルに維持される。
第２制御パルスＳＴｒ（スタートパルス）は、第１ダミーシフトレジスタＳＲＤ1の第１入力端子ＩＮ１および第２ダミーシフトレジスタＳＲＤ2のリセット端子ＲＳＴ４にも入力される。そのため第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ３がオンしてノードＮ１がＬレベルになり、当該第１ダミーシフトレジスタＳＲＤ1はリセット状態になる。従って、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1はＬレベルになり、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄはオフになる。
また、第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ３ＤがオンしてノードＮ１がＬレベルになり、当該第２ダミーシフトレジスタＳＲＤ2もリセット状態になる。従って、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2はＬレベルになり、単位シフトレジスタＳＲ４のトランジスタＱ４Ｄはオフになる。
その後は、実施の形態１と同様の逆方向シフトの動作により、クロック信号ＣＬＫ，／ＣＬＫに同期して、図２８に示すように単位シフトレジスタＳＲn〜ＳＲ1および第１ダミーシフトレジスタＳＲＤ1に順次伝達され、それらの出力信号Ｇn，Ｇn-1，Ｇn-2，・・・，Ｇ1，Ｄ1が順番にＨレベルになる。
図２８からも分かるように、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1は、最前段の単位シフトレジスタＳＲ1が出力信号Ｇ１を出力した直後にＨレベルになる。この出力信号Ｄ1は、単位シフトレジスタＳＲ1のリセット端子ＲＳＴ１に入力され、そのトランジスタＱ３をオンにして当該単位シフトレジスタＳＲ1をリセット状態にする。即ち、出力信号Ｄ1は、最前段の単位シフトレジスタＳＲ1をリセット状態にするエンドパルスとして機能している。なお、第１ダミーシフトレジスタＳＲＤ1は、次フレームのスタートパルスとしての第２制御パルスＳＴｒによってリセット状態になるため、次フレームにおいても同じように動作可能である。
このように、本実施の形態に係るゲート線駆動回路３０の逆方向シフトの動作にも、スタートパルス（第２制御パルスＳＴｒ）のみが必要であり、エンドパルスは不要である。
以上のように本実施の形態によれば、双方向シフトレジスタにおいて、エンドパルスを用いることなく、スタートパルスのみで順方向シフトおよび逆方向シフトの動作を行うことができる。つまり、ゲート線駆動回路３０の動作を制御する駆動制御装置は、スタートパルスの出力回路のみを有していれば足りるため、コスト上昇の問題（上記の第３の問題点）を解決することができる。
また上で述べたように、本実施の形態の双方向シフトレジスタの単位シフトレジスタＳＲ1，ＳＲn、第１および第２ダミーシフトレジスタＳＲＤ1，ＳＲＤ2に設けられるトランジスタＱ３ＤあるいはトランジスタＱ４Ｄは、それぞれのノードＮ１を放電する働きをしている。各単位シフトレジスタＳＲのノードＮ１を放電する場合は、それを充電する場合に比べて、駆動能力（電流を流す能力）を大きく確保できる上、高速性が要求とされない。そのため、トランジスタＱ３Ｄ，Ｑ４Ｄのサイズは、トランジスタＱ３，Ｑ４に比べて小さくてよく、例えば１／１０程度であってもよい。またトランジスタＱ３Ｄ，Ｑ４Ｄのサイズが大きい場合にはノードＮ１の寄生容量が大きくなるので、クロック信号ＣＬＫあるいは／ＣＬＫによるノードＮ１を昇圧作用が小さくなってしまう。そのため、トランジスタＱ１の駆動能力の低下を招くため、ある程度小さい方が望ましい。
以上の説明においては、双方向シフトレジスタの各段が、実施の形態１の単位シフトレジスタＳＲの構成を有するものとしたが、上記したように、本実施の形態に適用される双方向単位シフトレジスタＳＲは、上記の各実施の形態の双方向単位シフトレジスタＳＲのいずれでもよいし、また、図３に示した従来のものを適用することも可能である。
そのような場合においても、最前段の単位シフトレジスタＳＲ1において、トランジスタＱ３に並列接続するトランジスタＱ３Ｄを設け、最後段の単位シフトレジスタＳＲnにおいて、トランジスタＱ４に並列接続するトランジスタＱ４Ｄを設け、第１ダミーシフトレジスタＳＲＤ1において、トランジスタＱ４に並列接続するトランジスタＱ４Ｄを設け、第２ダミーシフトレジスタＳＲＤ2において、トランジスタＱ３に並列接続するトランジスタＱ３Ｄを設ければよい。
但し、例えば実施の形態４（図１１）や実施の形態５（図１３）のように、トランジスタＱ３がトランジスタＱ３Ａを介して第１電圧信号端子Ｔ１に接続し、トランジスタＱ４がトランジスタＱ４Ａを介して第２電圧信号端子Ｔ２に接続するような場合には、トランジスタＱ３Ａ，Ｑ４Ａに対しても並列にトランジスタを追加する必要がある。
図２９および図３０は、本実施の形態のゲート線駆動回路３０の各段に、実施の形態４（図１１）の単位シフトレジスタＳＲを適用した例を示す。図２９のように、最前段の単位シフトレジスタＳＲ1においては、トランジスタＱ３，Ｑ３Ａにそれぞれ並列にトランジスタＱ３Ｄ，Ｑ３ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ１に接続させる。第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ４，Ｑ４Ａにそれぞれ並列にトランジスタＱ４Ｄ，Ｑ４ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ３に接続させる。
また図３０のように、最後段の単位シフトレジスタＳＲnにおいては、トランジスタＱ４，Ｑ４Ｄに並列にトランジスタＱ４Ｄ，Ｑ４ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ２に接続させる。第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ３，Ｑ３Ａにそれぞれ並列にトランジスタＱ３Ｄ，Ｑ３Ａを設け、その両者のゲートを共にリセット端子ＲＳＴ４に接続させる。このように構成すれば、上記と同様にスタートパルスのみで、順方向シフトおよび逆方向シフトの動作が可能である。
またこの場合も、トランジスタＱ３Ｄ，Ｑ３ＡＤ，Ｑ４Ｄ，Ｑ４ＡＤは、それぞれノードＮ１のレベルを放電する働きをするため、それらのサイズは、トランジスタＱ３，Ｑ３Ａ，Ｑ４，Ｑ４Ａに比べて小さくよく、例えば１／１０程度であってもよい。またトランジスタＱ３Ｄ，Ｑ３ＡＤ，Ｑ４Ｄ，Ｑ４ＡＤのサイズが大きい場合にはノードＮ１の寄生容量が大きくなるので、クロック信号ＣＬＫあるいは／ＣＬＫによるノードＮ１を昇圧作用が小さくなり、トランジスタＱ１の駆動能力の低下を招いてしまう。そのため、ある程度小さいほうが望ましい。
３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ、ＳＲＤ1 第１ダミーシフトレジスタ、ＳＲＤ2 第２ダミーシフトレジスタ、Ｑ１〜Ｑ１３，Ｑ３Ａ，Ｑ４Ａ，Ｑ３Ｄ，Ｑ４Ｄ，Ｑ３ＡＤ，Ｑ４ＡＤ トランジスタ、ＣＫ クロック端子、ＩＮ１ 第１入力端子、ＩＮ２ 第２入力端子、ＯＵＴ 出力端子、ｓ１〜ｓ３ 電源端子、Ｔ１ 第１電圧信号端子、Ｔ２ 第２電圧信号端子。

Claims (2)

  1. 先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成るシフトレジスタ回路であって、
    その各段は、
    第１および第２入力端子、出力端子並びにクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、
    前記第１入力端子に入力される第１入力信号に基づいて、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第３トランジスタと、
    前記第２入力端子に入力される第２入力信号に基づいて、前記第２電圧信号を前記第１ノードに供給する第４トランジスタとを備え、
    前記第１ダミー段を除いての最前段は、
    前記第１ダミー段の出力端子に接続した制御電極を有し、当該最前段の前記第１ノードを放電する第５トランジスタをさらに備え、
    前記第２ダミー段を除いての最後段は、
    前記第２ダミー段の出力端子に接続した制御電極を有し、当該最後段の前記第１ノードを放電する第６トランジスタをさらに備え、
    前記第１ダミー段は、前記最後段と同じ回路構成を有しており、
    前記第２ダミー段は、前記最前段と同じ回路構成を有している
    ことを特徴とするシフトレジスタ回路。
  2. 先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成るシフトレジスタ回路であって、
    その各段は、
    第１および第２入力端子、出力端子並びにクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、
    前記第１入力端子に入力される第１入力信号に基づいて、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第３トランジスタと、
    前記第２入力端子に入力される第２入力信号に基づいて、前記第２電圧信号を前記第１ノードに供給する第４トランジスタとを備え、
    前記第１ダミー段を除いての最前段は、
    前記第１ダミー段の出力端子に接続した制御電極を有し、当該最前段の前記第１ノードを放電する第５トランジスタをさらに備え、
    前記第２ダミー段を除いての最後段は、
    前記第２ダミー段の出力端子に接続した制御電極を有し、当該最後段の前記第１ノードを放電する第６トランジスタをさらに備え、
    前記最前段の前記第１入力端子には所定の第１制御パルスが入力され、それよりも後段の前記第１入力端子には自己の前段の出力信号が入力され、
    前記最後段の前記第２入力端子には所定の第２制御パルスが入力され、それよりも前段の前記第２入力端子には自己の次段の出力信号が入力され、
    前記第１ダミー段は、
    前記第１入力端子に前記第２制御パルスが入力され、
    前記第１制御パルスに基づいて当該第１ダミー段の前記第１ノードを放電する第７トランジスタをさらに備え、
    前記第２ダミー段は、
    前記第２入力端子に前記第１制御パルスが入力され、
    前記第２制御パルスに基づいて当該第２ダミー段の前記第１ノードを放電する第８トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
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