JP2009134814A - シフトレジスタおよびそれを備える画像表示装置 - Google Patents

シフトレジスタおよびそれを備える画像表示装置 Download PDF

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Abstract

【課題】画素を容量結合駆動させることができ、且つ、同一導電型のトランジスタのみで構成された駆動回路を提供する。
【解決手段】単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇは、第１出力端子ＯＵＴにトランジスタＱ１を通してクロック信号ＣＬＫＧｉを供給されることにより活性化される。第１出力端子ＯＵＴには、それに電位ＶＳＳ１を供給するトランジスタＱ２Ａおよび電位ＶＳＳ２を供給するトランジスタＱ２Ｂが接続されている。クロック信号ＣＬＫＧｉのＬレベルの電位は、電位ＶＳＳ１，ＶＳＳ３の間に設定されている。トランジスタＱ２Ａ，Ｑ２Ｂの一方が選択的にオンにすることにより、ゲート線駆動信号ＧのＬレベルの電位は上昇または下降する。
【選択図】図４

Description

本発明は画像表示装置のゲート線を駆動する駆動回路に関し、特に、画素が容量結合駆動される液晶表示装置に適した駆動回路に関するものである。
液晶表示装置の消費電力を低減するための駆動方法として、下記の特許文献１の第８図および第１０図や、特許文献２の第８図および第１１図などに開示されている「容量結合駆動技術」がある。
容量結合駆動技術は、各画素の画素電極をそれに隣接する画素（隣接画素）を駆動するゲート線（隣接ゲート線）と容量結合させ、そのゲート線の駆動信号の非活性レベルの電位を変化させることで、表示信号（表示データ）が書き込まれた画素電極の電位レベル（以下、単に「レベル」）を適切に調整するものである。この技術を用い、例えば正極性（＋）の表示信号が書き込まれた画素電極のレベルを上昇させ、また負極性（−）の表示信号が書き込まれた画素電極のレベルを下降させることで、表示信号を増幅することができる。その結果、データ線（ソース線）に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。
特開平２−９１３号公報 特開平２−１５７８１５号公報
ゲート線駆動回路としては、複数段のシフトレジスタで構成されるものが広く知られている。画像表示装置のコスト削減あるいはゲート線駆動回路の占有面積が少ない表示装置を実現する（いわゆる“狭額縁化”）ために、ゲート線駆動回路は、画素と同一の基板上に形成されることが好ましい。また製造工程数を少なくするために、ゲート線駆動回路は、画素トランジスタ（画素スイッチ素子）と同一の導電型のトランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
本発明は以上のような課題を解決するために成されたものであり、画素を容量結合駆動させることができ、且つ、同一導電型のトランジスタのみで構成された駆動回路を提供することを目的とする。
本発明に係るシフトレジスタは、入力端子、第１出力端子、第１クロック端子並びにリセット端子と、第１および第２電位がそれぞれ供給される第１および第２電源端子と、前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、前記第１電位を前記第１出力端子に供給する第２トランジスタと、前記第２電位を前記第１出力端子に供給する第３トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードのレベルを制御することにより当該第１トランジスタを駆動するプルアップ制御部と、前記第２トランジスタの制御電極が接続する第２ノードのレベルを制御することにより当該第２トランジスタを駆動する第１プルダウン制御部と、前記第３トランジスタの制御電極が接続する第３ノードのレベルを制御することにより当該第３トランジスタを駆動する第２プルダウン制御部とを備え、前記プルアップ制御部は、前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタをオンにし、前記リセット端子に入力されるリセット信号の活性化に応じて前記第１トランジスタをオフにし、前記第１および第２プルダウン制御部は、前記入力信号の活性化に応じて前記第２および第３トランジスタの両方をオフにし、前記リセット信号の活性化に応じて前記第２および第３トランジスタの片方を所定の制御信号に基づき選択してオンにし、前記第１クロック信号の非活性レベルの電位は、前記第１電位と前記第２電位との間に設定されているものである。
本発明に係るシフトレジスタは、第１出力端子からの出力信号の非活性レベルを、制御信号に応じて変化させることができる。よって表示装置のゲート線駆動回路に使用された場合には、画素の容量結合駆動を実現できる。また、同一導電型のトランジスタのみで構成することが可能であり、占有面積が小さく、製造工程数の削減、並びにコスト削減を図ることができる。
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
＜実施の形態１＞
図１は本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
液晶表示装置１０は、液晶アレイ部２０とゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るゲート線駆動信号生成回路はゲート線駆動回路３０に搭載される。
液晶アレイ部２０は、行列状に配設された複数の画素Ｐを含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2，…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2，…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には第１〜２行目の第１〜２列目に配設された画素Ｐ11，Ｐ12，Ｐ21，Ｐ22、並びにそれらに対応するゲート線ＧＬ1，ＧＬ2，ＧＬ3およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素Ｐは、対応するデータ線ＤＬと画素電極Ｎｐとの間に設けられる画素スイッチ素子２６（画素トランジスタ）と、画素電極Ｎｐと隣接ゲート線との間に接続される保持容量素子２７（画素キャパシタ）と、画素電極Ｎｐと共通電極ノードＮＣの間に接続される液晶表示素子２８とを有している。保持容量素子２７が画素電極Ｎｐと隣接ゲート線（ここでは次段のゲート線）とを容量結合するので、画素電極Ｎｐの電位は隣接ゲート線の電位変動に応じて調整可能である。即ち、各画素Ｐは容量結合駆動を行うことができる。
画素電極Ｎｐと共通電極ノードＮＣとの間の電位差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素電極Ｎｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素電極Ｎｐと共通電極ノードＮＣとの間に印加することによって中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間はそれに接続する各画素において、画素スイッチ素子２６が導通状態になり画素電極Ｎｐが対応するデータ線ＤＬと接続される。
そして、データ線ＤＬを通して画素電極Ｎｐへ伝達された表示信号（表示電圧）が、保持容量素子２７により保持される。画素電極Ｎｐの電位は、隣接ゲート線の電位に応じて調整される（この電位調整についての具体的説明は後述する）。一般的に画素スイッチ素子２６は液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらにＲ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０とアナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素Ｐの表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。即ち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素Ｐにおける表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングでデータラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2，…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０はデコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成例を示したが、ソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
図２および図３は、本実施の形態に係るゲート線駆動回路の全体構成を示す図である。図２は当該ゲート線駆動回路の最初の４段（単位シフトレジスタＳＲ1〜ＳＲ4）を示しており、図３は最後の２段（単位シフトレジスタＳＲn-1，ＳＲn）および最後段の単位シフトレジスタＳＲnのさらに後段に設けられた２段のダミーのシフトレジスタ（ダミーシフトレジスタＳＲＤＡ１，ＳＲＤＡ２）を示している。図２および図３に示すゲート線ＧＬ、データ線ＤＬおよび画素Ｐは、図１に示したものに対応している。
図１でも示したように本実施の形態では、各画素Ｐの画素電極Ｎｐに接続する保持容量素子２７のもう一端は、その次段のゲート線ＧＬ（次に活性化されるゲート線ＧＬ）に接続される。つまり各画素Ｐは、その次段のゲート線ＧＬを用いて容量結合駆動される。
図２および図３に示すように、各単位シフトレジスタＳＲは、入力端子ＩＮ、第１および第２出力端子ＯＵＴ，ＯＵＴＳ、第１および第２クロック端子ＣＫ１，ＣＫ２、第１および第２制御信号端子ＣＴＡ，ＣＴＢ並びにリセット端子ＲＳＴを備えている。各単位シフトレジスタＳＲの第１出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり第１出力端子ＯＵＴから出力される信号Ｇは、ゲート線ＧＬを活性化するための垂直（水平）走査パルスとなる。
ダミーシフトレジスタＳＲＤＡ１は、単位シフトレジスタＳＲと同様の構成を有するシフトレジスタであり、その第１出力端子ＯＵＴにはダミー線ＤＭＬＡが接続する。ダミー線ＤＭＬは、ゲート線ＧＬnで駆動される画素Ｐn1〜Ｐnmの保持容量素子２７が接続され、当該保持容量素子２７を介して画素電極Ｎｐと容量結合している。
またダミーシフトレジスタＳＲＤＡ２も、単位シフトレジスタＳＲと同様のものでよいが、第１出力端子ＯＵＴ並びに第１および第２制御信号端子ＣＴＡ，ＣＴＢを有する必要がないため（詳細は後述する）、それらが省略されている。
クロック信号発生器１３１は、６つのクロック信号ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３を発生する。クロック信号ＣＬＫＧ１〜ＣＬＫＧ３はそれぞれ位相の異なる３相のクロック信号である。クロック信号ＣＬＫＳ１〜ＣＬＫＳ３もそれぞれ位相の異なる３相のクロック信号であり、それぞれ上記のクロック信号ＣＬＫＧ１〜ＣＬＫＧ３に位相が揃えられている。但し、クロック信号ＣＬＫＳ１〜ＣＬＫＳ３とクロック信号ＣＬＫＧ１〜ＣＬＫＧ３とでは、そのＬ（Low）レベルの電位が異なる。クロック信号ＣＬＫＳ１〜ＣＬＫＳ３のＬレベル（非活性レベル）の電位をＶＳＳ１、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３のＬレベルの電位をＶＳＳ２と定義すると、電位ＶＳＳ２は電位ＶＳＳ１よりも高く設定されている（ＶＳＳ１＜ＶＳＳ２）。またクロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルの電位は全て電位ＶＤＤであるとする。
各単位シフトレジスタＳＲの第１クロック端子ＣＫ１にはクロック信号ＣＬＫＧ１〜ＣＬＫＧ３のうちの１つが供給され、第２クロック端子ＣＫ２にはクロック信号ＣＬＫＳ１〜ＣＬＫＳ３のうちの１つが供給される。具体的には、各単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２には、自己の前段に入力されるものの次に活性化するクロック信号がそれぞれ入力される。
本実施の形態では、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３は、ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＧ１，…の順に繰り返し活性化し、クロック信号ＣＬＫＳ１〜ＣＬＫＳ３もそれと同じタイミングで、ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３，ＣＬＫＳ１…の順に繰り返し活性化するものとする。この場合、例えば第ｋ段目の単位シフトレジスタＳＲkにクロック信号ＣＬＫＧ１，ＣＬＫＳ１が入力されるとすると、その次段である単位シフトレジスタＳＲk+1にクロック信号ＣＬＫＧ２，ＣＬＫＳ２が入力され、そのさらに次段の単位シフトレジスタＳＲk+2にはクロック信号ＣＬＫＧ３，ＣＬＫＳ３が入力される。即ち、単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２は、ＳＲ1，ＳＲ2，ＳＲ3，…の順に活性化される。
制御信号発生器１３２は、映像信号のフレーム期間毎に交番する互いに相補の制御信号ＶＦＲ，／ＶＦＲを発生する。各単位シフトレジスタＳＲの第１および第２制御信号端子ＣＴＡ，ＣＴＢには、制御信号ＶＦＲ，／ＶＦＲの何れかが入力される。制御信号ＶＦＲ，／ＶＦＲは、隣接画素の容量結合駆動の動作を規定するものである。よって各単位シフトレジスタＳＲにおいて第１および第２制御信号端子ＣＴＡ，ＣＴＢに制御信号ＶＦＲ，／ＶＦＲのどちらが入力されるかは、その隣接するゲート線ＧＬで駆動される画素Ｐに書き込まれる表示信号の極性により決定される。
液晶表示装置では、液晶材料の劣化を防止するために、一定周期で表示信号の極性を反転させることが一般的であるが、本実施の形態では、１画素ライン毎（１ゲート線毎）に極性を反転する「ライン反転駆動」を想定する。この場合、図２および図３の如く、制御信号ＶＦＲ，／ＶＦＲを１段ごとに入れ替えて入力する。即ち、奇数段（単位シフトレジスタＳＲ1，ＳＲ3，…）では、第１制御信号端子ＣＴＡに制御信号ＶＦＲを入力し、第２制御信号端子ＣＴＢには制御信号／ＶＦＲを入力する。偶数段では逆に、第１制御信号端子ＣＴＡに制御信号／ＶＦＲを入力し、第２制御信号端子ＣＴＢには制御信号ＶＦＲを入力する。
また図示は省略するが、フレーム毎に表示信号の極性を反転する「フレーム反転駆動」の場合には、全ての段において、第１制御信号端子ＣＴＡに制御信号ＶＦＲ（又は／ＶＦＲ）を入力し、第２制御信号端子ＣＴＢには制御信号／ＶＦＲ（又はＶＦＲ）を入力する。
上記のとおり、各単位シフトレジスタＳＲの第１出力端子ＯＵＴから出力される信号Ｇは、それぞれ対応するゲート線ＧＬの駆動に用いられる。一方、各単位シフトレジスタＳＲの第２出力端子ＯＵＴＳは、自己の次段の入力端子ＩＮ並びに自己の２段前段（前々段）のリセット端子ＲＳＴに接続される。言い換えれば、各単位シフトレジスタＳＲの入力端子ＩＮは自己の前段の第２出力端子ＯＵＴＳに接続され、リセット端子ＲＳＴは自己の２段後段（次々段）の第２出力端子ＯＵＴＳに接続される。第２出力端子ＯＵＴＳから出力される信号ＧＳは、ゲート線ＧＬの駆動に用いられないが、ゲート線駆動回路における信号のシフト動作を制御する目的で用いられる。以下、第１出力端子ＯＵＴから出力される信号Ｇを「ゲート線駆動信号」と称し、第２出力端子ＯＵＴＳから出力される信号ＧＳを「シフト信号」と称する。
なお、最前段である単位シフトレジスタＳＲ1の入力端子ＩＮには、信号のシフト動作を開始させるためのスタート信号ＳＴが入力される。スタート信号ＳＴは、映像信号のフレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。
また最後から２段目の単位シフトレジスタＳＲn-1のリセット端子ＲＳＴには、その２段後段であるダミーシフトレジスタＳＲＤＡ１の第２出力端子ＯＵＴＳから出力される信号ＤＭＡＳ１を入力する。同様に、最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴには、その２段後段であるダミーシフトレジスタＳＲＤＡ２の第２出力端子ＯＵＴＳから出力される信号ＤＭＡＳ２を入力する。
一方、ダミーシフトレジスタＳＲＤＡ１，ＳＲＤＡ２は自己の２段後段を有さない。そのためダミーシフトレジスタＳＲＤＡ１のリセット端子ＲＳＴは、自己の次段であるダミーシフトレジスタＳＲＤＡ２には、上記の信号ＤＭＡＳ１を入力させる。またダミーシフトレジスタＳＲＤＡ２のリセット端子ＲＳＴには、自身の第１および第２クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号（ここではクロック信号ＣＬＫＳ１）とは位相の異なるクロック信号（ここではクロック信号ＣＬＫＳ１から１Ｈ（１水平周期）遅延したクロック信号ＣＬＫＳ２）を入力させる。
図４は、実施の形態１に係る単位シフトレジスタＳＲの具体的な回路図である。ゲート線駆動回路を構成する単位シフトレジスタＳＲは基本的にどれも同じ構成であるので、図４では代表的に第ｋ段目の単位シフトレジスタＳＲkを示している。
単位シフトレジスタＳＲに用いられるトランジスタとしては、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ、ポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）、アモルファス（非晶質）シリコンＴＦＴ、有機ＴＦＴのいずれも使用可能である。本実施の形態では、単位シフトレジスタＳＲを構成するトランジスタは全てＮ型ＴＦＴであるとする。また図２および図３に示す各画素Ｐの画素スイッチ素子２６もＮ型ＴＦＴであるとする。このように単位シフトレジスタＳＲのトランジスタと画素スイッチ素子２６とを同一導電型のトランジスタにすることで、製造工程数を少なくすることができる。
Ｎ型ＴＦＴは、ゲートがソースに対しＨ（High）レベルになると活性（オン）状態となり、同じくＬ（Low）レベルで非活性（オフ）状態となる。つまり各信号のＨレベルが活性レベル、Ｌレベルが非活性レベルと定義される。もちろん本発明はＰ型トランジスタで構成された回路にも適用可能である。Ｐ型トランジスタの場合は、ゲートがソースに対しＬレベルになると活性（オン）状態となり、同じくＨレベルになると非活性（オフ）状態となる。その場合には、各信号のＬレベルが活性レベル、Ｈレベルが非活性レベルと定義される。
以下、実施の形態１に係る単位シフトレジスタＳＲの構成について説明する。図４に示すように、当該単位シフトレジスタＳＲは、図２に示した各信号端子の他に、低電位側電源電位ＶＳＳ１（即ち、上記のクロック信号ＣＬＫＳ１〜ＣＬＫＳ３のＬレベルの電位）が供給される第１電源端子Ｓ１、高電位側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２、低電位側電源電位ＶＳＳ３が供給される第３電源端子Ｓ３および高電位側電源電位ＶＤＤ２が供給される第４電源端子Ｓ４を備えている。
表示装置の基準電位は一般的に画素に書き込まれる表示信号の電位を基準に設定されるが、以下の説明においては、簡単のため電位ＶＳＳ１を基準電位と定める。また電位ＶＳＳ３は、電位ＶＳＳ１および電位ＶＳＳ２（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３のＬレベルの電位）よりも高く設定されている。つまり、ＶＳＳ１＜ＶＳＳ２＜ＶＳＳ３の関係が成立する。
さらに、高電位側電源電位ＶＤＤ１，ＶＤＤ２の電位は、当該単位シフトレジスタＳＲの各トランジスタを正常に動作できる範囲であれば任意でよいが、ここでは共に上記の電位ＶＤＤ（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルと同じ）と等しいものとする。
図４のように当該単位シフトレジスタＳＲは、ゲート線駆動信号出力部１４１、シフト信号出力部１４２、プルアップ制御部１４３、第１プルダウン制御部１４４、第２プルダウン制御部１４５およびプルダウン制御信号保持部１４６から構成されている。
ゲート線駆動信号出力部１４１は、第１出力端子ＯＵＴからゲート線駆動信号Ｇkを出力させるための回路であり、トランジスタＱ１，Ｑ２Ａ，Ｑ２Ｂおよび容量素子Ｃ１から成っている。トランジスタＱ１は、第１出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続し、第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＧｉ（クロック信号ＣＬＫＧ１〜ＣＬＫＧ３の何れか）を第１出力端子ＯＵＴに供給するものである。よってゲート線駆動信号ＧkのＨレベルは、クロック信号ＣＬＫＧｉのＨレベルに相当する電位ＶＤＤとなる。
トランジスタＱ２Ａは第１出力端子ＯＵＴと第１電源端子Ｓ１との間に接続し、トランジスタＱ２Ｂは第１出力端子ＯＵＴと第３電源端子Ｓ３との間に接続する。つまりトランジスタＱ２Ａは、第１出力端子ＯＵＴに電位ＶＳＳ１を供給するものであり、トランジスタＱ２Ｂは第１出力端子ＯＵＴに電位ＶＳＳ３を供給するものである。従って、ゲート線駆動信号ＧkのＬレベル（非活性レベル）の電位は、トランジスタＱ２Ａ，Ｑ２Ｂのどちらがオンするかによって電位ＶＳＳ１あるいはＶＳＳ３に変化する。
ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１とを容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。
シフト信号出力部１４２は、第２出力端子ＯＵＴＳからシフト信号ＧＳkを出力させるための回路であり、トランジスタＱ１Ｓ，Ｑ２ＡＳ，Ｑ２ＢＳから成っている。トランジスタＱ１Ｓは、第２出力端子ＯＵＴＳと第２クロック端子ＣＫ２との間に接続し、第２クロック端子ＣＫ２に入力されるクロック信号ＣＬＫＳｉ（クロック信号ＣＬＫＳ１〜ＣＬＫＳ３の何れか）を第２出力端子ＯＵＴＳに供給するものである。よってシフト信号ＧＳkのＨレベルは、クロック信号ＣＬＫＳｉのＨレベルに相当する電位ＶＤＤとなる。
トランジスタＱ２ＡＳ，Ｑ２ＢＳは、共に第２出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続されている。つまりトランジスタＱ２ＡＳ，Ｑ２ＢＳは、共に第２出力端子ＯＵＴＳの電位をＶＳＳ１にするものである。従って、第２出力端子ＯＵＴＳから出力されるシフト信号ＧＳkのＬレベルは常に電位ＶＳＳ１になる。
トランジスタＱ１Ｓのゲートは、トランジスタＱ１のゲート（ノードＮ１）に接続される。またトランジスタＱ２ＡＳのゲートはトランジスタＱ２Ａのゲートに接続され、トランジスタＱ２ＢＳのゲートはトランジスタＱ２Ｂのゲートに接続される。ここで、トランジスタＱ２Ａ，Ｑ２ＡＳのゲートが接続するノードを「ノードＮ２Ａ」、トランジスタＱ２Ｂ，Ｑ２ＢＳのゲートが接続するノードを「ノードＮ２Ｂ」と定義する。
プルアップ制御部１４３は、ノードＮ１のレベルを制御することによりトランジスタＱ１，Ｑ１Ｓを駆動し、それによってゲート線駆動信号Ｇkおよびシフト信号ＧＳkのＨレベル出力を制御する。プルアップ制御部１４３は、トランジスタＱ３，Ｑ４から成っている。トランジスタＱ３は、入力端子ＩＮに接続したゲートを有し、ノードＮ１と第２電源端子Ｓ２との間に接続されている。つまりトランジスタＱ３は、入力端子ＩＮに入力される前段のシフト信号ＧＳk-1の活性化に応じてノードＮ１を充電するものである。トランジスタＱ４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続されている。つまりトランジスタＱ４は、２段後段のシフト信号ＧＳk+2の活性化に応じてノードＮ１を放電するものである。
このプルアップ制御部１４３の動作により、トランジスタＱ１，Ｑ１Ｓは、前段のシフト信号ＧＳk-1の活性化に応じてオンし、２段後段のシフト信号ＧＳk+2の活性化に応じてオフするように駆動される。
第１および第２プルダウン制御部１４４，１４５は、それぞれノードＮ２Ａ，Ｎ２Ｂのレベルを制御することによりトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ２ＡＳ，Ｑ２ＢＳを駆動する。それによって、ゲート線駆動信号Ｇkおよびシフト信号ＧＳkのＬレベル出力を制御する。ここで、図４には第１制御信号端子ＣＴＡに制御信号ＶＦＲが入力され、第２制御信号端子ＣＴＢに制御信号／ＶＦＲが入力されている例を示しているが、上記のように、第１および第２制御信号端子ＣＴＡ，ＣＴＢにそれぞれ制御信号ＶＦＲ，／ＶＦＲのどちらが入力されるかは隣接ゲート線で駆動ＧＬされる画素Ｐに書き込まれる表示信号の極性により決まる。
第１プルダウン制御部１４４は、ノードＮ２Ａの充放電を行うことでトランジスタＱ２Ａ，Ｑ２ＡＳを駆動させるものであり、トランジスタＱ５Ａ，Ｑ６Ａ，Ｑ７Ａから成っている。トランジスタＱ５Ａは、ノードＮ２Ａに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続している。トランジスタＱ６Ａは、ノードＮ１に接続したゲートを有し、ノードＮ２Ａと第１電源端子Ｓ１との間に接続している。よってトランジスタＱ５Ａは、ノードＮ２ＡがＨレベルのときノードＮ１を放電し、トランジスタＱ６Ａは、ノードＮ１がＨレベルのときノードＮ２Ａを放電するよう動作する。従ってノードＮ１，Ｎ２Ａは、その一方がＨレベルにされるともう一方はＬレベルになる。
またトランジスタＱ７Ａは、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ２Ａと第１制御信号端子ＣＴＡとの間に接続している。よってトランジスタＱ７Ａは、２段後段のシフト信号ＧＳk+2の活性化に応じて、ノードＮ２Ａに第１制御信号端子ＣＴＡのレベルを供給するよう動作する。つまりノードＮ２Ａは、第１制御信号端子ＣＴＡに入力される制御信号（ＶＦＲまたは／ＶＦＲ）がＨレベルであれば充電されるが、それがＬレベルの場合には充電されない。
第２プルダウン制御部１４５は、ノードＮ２Ｂの充放電を行うことでトランジスタＱ２Ｂ，Ｑ２ＢＳを駆動させるものであり、トランジスタＱ５Ｂ，Ｑ６Ｂ，Ｑ７Ｂから成っている。トランジスタＱ５Ｂは、ノードＮ２Ｂに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続している。トランジスタＱ６Ｂは、ノードＮ１に接続したゲートを有し、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続している。よってトランジスタＱ５ＢはノードＮ２ＢがＨレベルのときノードＮ１を放電し、トランジスタＱ６ＢはノードＮ１がＨレベルのときノードＮ２Ｂを放電するよう動作する。従ってノードＮ１，Ｎ２Ｂは、その一方がＨレベルにされるともう一方はＬレベルになる。
またトランジスタＱ７Ｂは、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ２Ｂと第２制御信号端子ＣＴＢとの間に接続している。よってトランジスタＱ７Ｂは、２段後段のシフト信号ＧＳk+2の活性化に応じて、ノードＮ２Ｂに第２制御信号端子ＣＴＢのレベルを供給するよう動作する。つまり第２制御信号端子ＣＴＢに入力される制御信号（ＶＦＲまたは／ＶＦＲ）がＨレベルであればノードＮ２Ｂは充電されるが、それがＬレベルの場合には充電されない。
第１および第２制御信号端子ＣＴＡ，ＣＴＢに入力される制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号であるので、ノードＮ２Ａ，Ｎ２Ｂは、そのどちらか片方が充電されることとなる。つまり制御信号ＶＦＲ，／ＶＦＲは、ノードＮ２Ａ，Ｎ２Ｂのどちらを充電するか、即ち、トランジスタＱ２Ａ，Ｑ２ＡＳおよびトランジスタＱ２Ｂ，Ｑ２ＢＳのどちらをオンさせるかを選択する制御信号として機能している。
以下では簡単のため、制御信号ＶＦＲ，／ＶＦＲのＨレベルの電位はＶＤＤ（即ち、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３のＨレベルと同じ）であるとし、Ｌレベルの電位はＶＳＳ１（基準電位）であるとする。
プルダウン保持部１４６は、第１および第２プルダウン制御部１４４，１４５により設定されたノードＮ２Ａ，Ｎ２Ｂのレベルを保持する回路である。当該プルダウン保持部１４６は、トランジスタＱ８Ａ，Ｑ８Ｂ，Ｑ９Ａ，Ｑ９Ｂ，Ｑ１０Ａ，Ｑ１０Ｂとから構成される。
トランジスタＱ８Ａは、ノードＮ２Ｂに接続したゲートを有しノードＮ２Ａと第１電源端子Ｓ１との間に接続する。トランジスタＱ９Ａは、ノードＮ２Ａと第４電源端子Ｓ４との間に接続し、ゲートが第４電源端子Ｓ４に接続している。つまりトランジスタＱ９Ａは、第４電源端子Ｓ４側がアノード、ノードＮ２Ａ側がカソードとなるようにダイオード接続されている。トランジスタＱ８Ａは、トランジスタＱ９Ａよりもオン抵抗が充分低く設定されている。よってノードＮ２ＢがＨレベルになりトランジスタＱ８Ａがオンしたとき、ノードＮ２ＡはＬレベルになる。つまりトランジスタＱ８Ａ，Ｑ９Ａは、トランジスタＱ９Ａを負荷素子とし、ノードＮ２Ｂを入力端、ノードＮ２Ａを出力端とするレシオ型インバータを構成している。
一方、トランジスタＱ８Ｂは、ノードＮ２Ａに接続したゲートを有しノードＮ２Ｂと第１電源端子Ｓ１との間に接続する。トランジスタＱ９Ｂは、ノードＮ２Ｂと第４電源端子Ｓ４との間に接続し、ゲートが第４電源端子Ｓ４に接続している。つまりトランジスタＱ９Ｂは、第４電源端子Ｓ４側がアノード、ノードＮ２Ｂ側がカソードとなるようにダイオード接続されている。トランジスタＱ８Ｂは、トランジスタＱ９Ｂよりもオン抵抗が充分低く設定されている。よってノードＮ２ＡがＨレベルになりトランジスタＱ８Ｂがオンしたとき、ノードＮ２ＢはＬレベルになる。つまりトランジスタＱ８Ｂ，Ｑ９Ｂは、トランジスタＱ９Ｂを負荷素子とし、ノードＮ２Ａを入力端、ノードＮ２Ｂを出力端とするレシオ型インバータを構成している。
つまり、上記２つのインバータはループ上に接続されており、フリップフロップ回路を構成している。よってトランジスタＱ９Ａ，Ｑ９Ｂは、当該フリップフロップ回路の出力ノードであるノードＮ２Ａ，Ｎ２Ｂが高インピーダンス状態でＨレベルを保持するときに、リーク電流に起因するそのＨレベルの電位低下を補償する役割を担っている。
トランジスタＱ１０Ａは、ノードＮ１に接続したゲートを有し、ノードＮ２Ａと第１電源端子Ｓ１との間に接続されており、トランジスタＱ１０Ｂは、ノードＮ１に接続したゲートを有し、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続されている。トランジスタＱ１０Ａ，Ｑ１０Ｂは、それぞれトランジスタＱ９Ａ，Ｑ９Ｂよりもオン抵抗が充分低く設定されている。通常、フリップフロップ回路の２つの出力ノードは、一方がＨレベル、他方がＬレベルの状態が保持されるが、このプルダウン保持部１４６においては、ノードＮ１がＨレベルになっている間、トランジスタＱ１０Ａ，Ｑ１０ＢがオンすることでノードＮ２Ａ，Ｎ２Ｂの両方が共にＬレベルになる。
図５は本実施の形態の単位シフトレジスタＳＲを４段縦続接続させたものを示しており、より具体的に最前段（第１段目）〜第４段目の単位シフトレジスタＳＲ1〜ＳＲ4を示している。最前段の入力端子ＩＮにはスタート信号ＳＴが入力されており、当該スタート信号ＳＴの活性化を切っ掛けに、最前段から順番にゲート線駆動信号Ｇ1，Ｇ2，Ｇ3，Ｇ4が順に活性化されるように動作する。
以下、図５に示す単位シフトレジスタＳＲ1〜ＳＲ4の動作を詳細に説明する。図６は、その動作を説明するための波形図である。互いに相補な制御信号ＶＦＲ，／ＶＦＲは、表示装置の１フレーム毎のブランキング期間にそのレベルが交番する（図６の時刻ｔ1および時刻ｔ7）。ここで、制御信号ＶＦＲがＨレベルの期間を奇数フレーム、Ｌレベルの期間を偶数フレームと定義する。また簡単のため、各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
なお図６においては図示の簡単のため、あるクロック信号の立ち下がりタイミング（非活性化タイミング）と、その次に活性化するクロック信号の立ち上がりタイミング（活性化タイミング）とが同時であるように示されている。実際には信号遅延等を考慮し、図７に示すように、各クロック信号の活性期間（Ｈレベルになる期間）と、その次に活性化するクロック信号の活性期間との間には所定の間隔Δｔ（以下「クロック時間間隔」と称す）が設けられる。
図７の時刻ｔ1〜ｔ6は図６に示したものに対応している。図７において、時刻ｔ1〜ｔ6は各クロックの立ち下がりのタイミングに対応しており、その後クロック時間間隔Δｔ経過したときにその次に活性化するクロック信号が立ち上がる。以下では図６を用い、Δｔを無視して説明する。
図５および図６を参照し、時刻ｔ1で奇数フレームになったとする。つまり制御信号ＶＦＲ，／ＶＦＲがそれぞれＨレベル、Ｌレベルに変化する。各単位シフトレジスタＳＲにおいては、制御端子ＣＴＡ、ＣＴＢの電圧が変化することになるが、このときトランジスタＱ７Ａ，Ｑ７Ｂはオフしており、またノードＮ２Ａ，Ｎ２Ｂのレベルはプルダウン保持部１４６により保持されているため、ノードＮ２Ａ，Ｎ２Ｂのレベル変化はない。
このとき奇数段である単位シフトレジスタＳＲ1，ＳＲ3においては、ノードＮ２ＡはＬレベル、ノードＮ２ＢはＨレベルになっている。逆に偶数段である単位シフトレジスタＳＲ2，ＳＲ4では、ノードＮ２ＡはＨレベル、ノードＮ２ＢはＬレベルになっている。従って、単位シフトレジスタＳＲ1，ＳＲ3では、ゲート線駆動信号出力部１４１のトランジスタＱ２Ｂがオンしており、それらの第１出力端子ＯＵＴ（ゲート線駆動信号Ｇ1，Ｇ3）は電位ＶＳＳ３のＬレベルとなっている。逆に単位シフトレジスタＳＲ2，ＳＲ4では、ゲート線駆動信号出力部１４１のトランジスタＱ２Ａがオンしており、第１出力端子ＯＵＴ（シフト信号ＧＳ2，ＧＳ3）は電位ＶＳＳ１のＬレベルとなっている。
一方、単位シフトレジスタＳＲ1，ＳＲ3のシフト信号出力部１４２ではトランジスタＱ２ＢＳがオンしており、第２出力端子ＯＵＴＳ（シフト信号ＧＳ1，ＧＳ3）は電位ＶＳＳ１のＬレベルとなっている。また単位シフトレジスタＳＲ2，ＳＲ4のシフト信号出力部１４２では、トランジスタＱ２ＡＳがオンしており、第２出力端子ＯＵＴＳ（シフト信号ＧＳ1，ＧＳ3）も電位ＶＳＳ１のＬレベルとなっている。
なお、図６ではシフト信号ＧＳ1〜ＧＳ4の図示は省略しているが、それらのＬレベルの電位は一定値ＶＳＳ１であり、そのことを除いてそれぞれゲート線駆動信号Ｇ1〜Ｇ4と同様にレベル遷移することを、ここで言及しておく。
そして時刻ｔ2で、単位シフトレジスタＳＲ1の入力端子ＩＮに入力されるスタート信号ＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ1の動作を説明する。スタート信号ＳＴがＨレベルになると、プルアップ制御部１４３ではトランジスタＱ３がオンする。このときノードＮ２ＢがＨレベルであるのでトランジスタＱ５Ｂがオンしているが、トランジスタＱ３のオン抵抗はトランジスタＱ５Ｂよりも充分低く設定されているため、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。以下、各単位シフトレジスタＳＲにおいてそのノードＮ１がＨレベルの状態を「セット状態」と称する。
単位シフトレジスタＳＲ1のノードＮ１がＨレベルになったことで、そのトランジスタＱ６Ｂ，Ｑ１０Ｂはオンし、ノードＮ２ＢがＬレベル（ＶＳＳ１）になる。ノードＮ２ＢがＬレベルになるとトランジスタＱ８Ａがオフになるが、先ほどノードＮ１がＨレベルになったときトランジスタＱ６Ａ，Ｑ１０Ａがオンするので、ノードＮ２ＡはＬレベルに維持される。このように単位シフトレジスタＳＲ1がセット状態になると、そのノードＮ２Ａ，Ｎ２Ｂは共にＬレベルになり、第１出力端子ＯＵＴをプルダウンするトランジスタＱ２Ａ，Ｑ２Ｂ、並びに第２出力端子ＯＵＴＳをプルダウンするＱ２ＡＳ，Ｑ２ＢＳは全てオフの状態になる。
また時刻ｔ2では、単位シフトレジスタＳＲ1のノードＮ１がＨレベルになったことで、そのゲート線駆動信号出力部１４１ではトランジスタＱ１がオンになる。そのため単位シフトレジスタＳＲ1の第１出力端子ＯＵＴにはクロック信号ＣＬＫＧ１が供給されるようになる。時刻ｔ2ではクロック信号ＣＬＫＧ１はＬレベルであるので、ゲート線駆動信号Ｇ1はＬレベルのままであるが、その電位はクロック信号ＣＬＫＧ１のＬレベルと同じＶＳＳ２に変化する。
単位シフトレジスタＳＲ1のシフト信号出力部１４２では、トランジスタＱ１Ｓがオンになり、第２出力端子ＯＵＴＳにクロック信号ＣＬＫＳ１が供給されるようになるが、クロック信号ＣＬＫＳ１のＬレベルの電位はＶＳＳ１であるのでシフト信号ＧＳ1のＬレベルの電位に変化はない。
時刻ｔ3では、スタート信号ＳＴがＬレベルになった後、クロック信号ＣＬＫＧ１がＨレベルになる。このときの単位シフトレジスタＳＲ1の動作を説明する。単位シフトレジスタＳＲ1のゲート線駆動信号出力部１４１においては、トランジスタＱ１を通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ１のＨレベルが伝達される。つまりゲート線駆動信号Ｇ1がＨレベルになり、ゲート線ＧＬ1が活性状態（選択状態）になる。
一方、ゲート線駆動信号出力部１４２においては、トランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳにクロック信号ＣＬＫＳ１のＨレベルが伝達される。つまりシフト信号ＧＳ1がＨレベルになる。
なお、スタート信号ＳＴがＬレベルになった時点でトランジスタＱ３はオフしており、このときノードＮ１はフローティング状態である。そのため第１および第２出力端子ＯＵＴ，ＯＵＴＳのレベルが上昇すると、トランジスタＱ１，Ｑ１Ｓのゲート・チャネル間容量および容量素子Ｃ１を介する結合により、ノードＮ１の電位も上昇する。その結果トランジスタＱ１，ＱＳは、そのゲート・ソース間電位が大きく保たれ、非飽和領域で動作する。そのためゲート線駆動信号Ｇ1のＨレベルの電位はクロック信号ＣＬＫＧ１のＨレベルと同じＶＤＤとなり、シフト信号ＧＳ1のＨレベルの電位もクロック信号ＣＬＫＳ１のＨレベルと同じＶＤＤとなる。
単位シフトレジスタＳＲ1が出力するシフト信号ＧＳ1がＨレベルになると、それが入力される単位シフトレジスタＳＲ2の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ2の動作を説明する。時刻ｔ3でシフト信号ＧＳ1がＨレベルになると、単位シフトレジスタＳＲ2において、トランジスタＱ３がオンしてノードＮ１がＨレベルになる（即ち、単位シフトレジスタＳＲ2がセット状態になる）。
この結果、そのトランジスタＱ６Ａ，Ｑ１０ＡがオンしてノードＮ２ＡがＬレベルになり、トランジスタＱ２Ａ、Ｑ２ＡＳがオフになる。このときトランジスタＱ６Ｂ，Ｑ１０ＢもオンしてノードＮ２ＢはＬレベルに維持され、トランジスタＱ２Ｂ、Ｑ２ＢＳはオフに維持される。さらにトランジスタＱ１，Ｑ１Ｓがオンとなるので、ゲート線駆動信号Ｇ2はクロック信号ＣＬＫＧ２と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ2はクロック信号ＣＬＫＳ２と同じく電位ＶＳＳ１のＬレベルになる。
続いて、時刻ｔ4でクロック信号ＣＬＫＧ１がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ1の動作を説明する。単位シフトレジスタＳＲ1のトランジスタＱ１はオンしているため、当該トランジスタＱ１により第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ1はクロック信号ＣＬＫＧ１と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ1の選択期間が終了する。このときクロック信号ＣＬＫＳ１もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ１Ｓにより放電され、シフト信号ＧＳ1はＬレベル（ＶＳＳ１）になる。
また時刻ｔ4では、クロック信号ＣＬＫＧ１がＬレベルになった後に、単位シフトレジスタＳＲ2の第１クロック端子ＣＫ１に供給されるクロック信号ＣＬＫＧ２がＨレベルになる。このときの単位シフトレジスタＳＲ2の動作を説明する。単位シフトレジスタＳＲ2のトランジスタＱ１はオンしているので、それ通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ２のＨレベルが伝達され、ゲート線駆動信号Ｇ2がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ2が選択状態になる。またクロック信号ＣＬＫＳ２もＨレベルになるので、それがトランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ2もＨレベル（ＶＤＤ）になる。
単位シフトレジスタＳＲ2が出力するシフト信号ＧＳ2がＨレベルになると、それが入力される単位シフトレジスタＳＲ3の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ3の動作を説明する。単位シフトレジスタＳＲ3において、入力端子ＩＮがＨレベルになるとトランジスタＱ３がオンしてノードＮ１がＨレベルになる（即ち、単位シフトレジスタＳＲ3がセット状態になる）。
この結果、トランジスタＱ６Ｂ，Ｑ１０ＢがオンしてノードＮ２ＢがＬレベルになり、トランジスタＱ２Ｂ、Ｑ２ＢＳがオフになる。このときトランジスタＱ６Ａ，Ｑ１０ＡもオンしてノードＮ２ＡはＬレベルに維持され、トランジスタＱ２Ａ、Ｑ２ＡＳはオフに維持される。さらにトランジスタＱ１，Ｑ１Ｓがオンとなるので、ゲート線駆動信号Ｇ3はクロック信号ＣＬＫＧ３と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ3はクロック信号ＣＬＫＳ３と同じく電位ＶＳＳ１のＬレベルになる。
時刻ｔ5で、クロック信号ＣＬＫＧ２がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ2の動作を説明する。単位シフトレジスタＳＲ2のトランジスタＱ１はオンしているため、それを通して第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ2はクロック信号ＣＬＫＧ２と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ2の選択期間が終了する。このときクロック信号ＣＬＫＳ２もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ１Ｓにより放電され、シフト信号ＧＳ2はＬレベル（ＶＳＳ１）になる。
また時刻ｔ5では、クロック信号ＣＬＫＧ２がＬレベルになった後、単位シフトレジスタＳＲ3の第１クロック端子ＣＫ１に入力されるクロック信号ＣＬＫＧ３がＨレベルになる。このときの単位シフトレジスタＳＲ3の動作を説明する。単位シフトレジスタＳＲ3のトランジスタＱ１はオンしているので、それを通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ３のＨレベルが伝達され、ゲート線駆動信号Ｇ3がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ3が選択状態になる。またクロック信号ＣＬＫＳ３もＨレベルになるので、それがトランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ3もＨレベル（ＶＤＤ）になる。
単位シフトレジスタＳＲ3が出力するシフト信号ＧＳ3がＨレベルになると、単位シフトレジスタＳＲ4の入力端子ＩＮがＨレベルになる。このときの単位シフトレジスタＳＲ4の動作を説明する。単位シフトレジスタＳＲ4において、入力端子ＩＮがＨレベルになるとトランジスタＱ３がオンしてノードＮ１がＨレベルになる（即ち、単位シフトレジスタＳＲ4がセット状態になる）。
この結果、そのトランジスタＱ６Ａ，Ｑ１０ＡがオンしてノードＮ２ＡがＬレベルになり、トランジスタＱ２Ａ、Ｑ２ＡＳがオフになる。このときトランジスタＱ６Ｂ，Ｑ１０ＢもオンしてノードＮ２ＢはＬレベルに維持され、トランジスタＱ２Ｂ、Ｑ２ＢＳはオフに維持される。さらにトランジスタＱ１，Ｑ１Ｓがオンとなるので、ゲート線駆動信号Ｇ4はクロック信号ＣＬＫＧ１と同じく電位ＶＳＳ２のＬレベルになり、シフト信号ＧＳ4はクロック信号ＣＬＫＳ１と同じく電位ＶＳＳ１のＬレベルになる。
また単位シフトレジスタＳＲ3が出力するシフト信号ＧＳ3は、単位シフトレジスタＳＲ1のリセット端子ＲＳＴにも入力されているので、時刻ｔ5では単位シフトレジスタＳＲ1のリセット端子ＲＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ1の動作を説明する。単位シフトレジスタＳＲ1では、リセット端子ＲＳＴがＨレベルになるとトランジスタＱ４がオンし、ノードＮ１が放電されてＬレベル（ＶＳＳ１）になる。以下、各単位シフトレジスタＳＲにおいてそのノードＮ１がＬレベルの状態を「リセット状態」と称する。ノードＮ１がＬレベルになると、トランジスタＱ１，Ｑ１Ｓ，Ｑ６Ａ，Ｑ６Ｂ，Ｑ１０Ａ，Ｑ１０Ｂがオフになる。
またリセット端子ＲＳＴがＨレベルになったことで、トランジスタＱ７Ａ，Ｑ７Ｂもオンになる。単位シフトレジスタＳＲ1では、第１制御信号端子ＣＴＡに制御信号ＶＦＲが入力され、第２制御信号端子ＣＴＢに制御信号／ＶＦＲが入力されている。奇数フレームでは、制御信号ＶＦＲがＨレベルであり制御信号／ＶＦＲがＬレベルであるので、このとき単位シフトレジスタＳＲ1の制御端子ＣＴＡはＨレベル（ＶＤＤ）、第２制御信号端子ＣＴＢはＬレベルとなっている。よってノードＮ２Ａは、トランジスタＱ７Ａを通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になるが、ノードＮ２ＢはＬレベルのままである。この結果、トランジスタＱ２Ａ，Ｑ２ＢのうちトランジスタＱ２Ａだけがオンになり、第１出力端子ＯＵＴに第１電源端子Ｓ１の電位ＶＳＳ１が供給され、ゲート線駆動信号Ｇ1のＬレベルの電位はＶＳＳ１に変化（下降）する。
このようにノードＮ２ＡがＨレベル、ノードＮ２ＢがＬレベルになると、プルダウン保持部１４６において、トランジスタＱ８Ａがオフ、トランジスタＱ８Ｂがオンとなる。その結果、トランジスタＱ８Ａ，Ｑ８Ｂ，Ｑ９Ａ，Ｑ９Ｂから成るフリップフロップ回路によって、ノードＮ２ＡのＨレベルおよびノードＮ２ＢのＬレベルが保持されることになる。
この単位シフトレジスタＳＲ1の状態は、次のフレームで入力端子ＩＮに入力される信号（スタート信号ＳＴ）がＨレベルになるまで（図６の時刻ｔ8まで）の約１フレーム期間継続される。
時刻ｔ6で、クロック信号ＣＬＫＧ３がＬレベル（ＶＳＳ２）になる。このときの単位シフトレジスタＳＲ3の動作を説明する。単位シフトレジスタＳＲ3のトランジスタＱ１はオンしているため、それを通して第１出力端子ＯＵＴが放電され、ゲート線駆動信号Ｇ3はクロック信号ＣＬＫＧ３と同じく電位ＶＳＳ２のＬレベルになる。それによりゲート線ＧＬ3の選択期間が終了する。このときクロック信号ＣＬＫＳ３もＬレベル（ＶＳＳ１）になるので、第２出力端子ＯＵＴＳはトランジスタＱ１Ｓにより放電され、シフト信号ＧＳ3はＬレベル（ＶＳＳ１）になる。
また時刻ｔ6では、クロック信号ＣＬＫＧ２がＬレベルになった後、再びクロック信号ＣＬＫＧ１がＨレベルになる。このとき単位シフトレジスタＳＲ1はリセット状態であり、そのトランジスタＱ１，Ｑ１Ｓはオフしているため、ゲート線駆動信号Ｇ1およびシフト信号ＧＳ1の電位は変化しない。
一方、単位シフトレジスタＳＲ4はセット状態である。このときの単位シフトレジスタＳＲ4の動作を説明する。単位シフトレジスタＳＲ4では、トランジスタＱ１がオンしているため、それを通して第１出力端子ＯＵＴにクロック信号ＣＬＫＧ４のＨレベルが伝達され、ゲート線駆動信号Ｇ4がＨレベル（ＶＤＤ）になる。その結果、ゲート線ＧＬ4が選択状態になる。またクロック信号ＣＬＫＳ４もＨレベルになるので、それがトランジスタＱ１Ｓを通して第２出力端子ＯＵＴＳに伝達され、シフト信号ＧＳ4もＨレベル（ＶＤＤ）になる。
単位シフトレジスタＳＲ4が出力するシフト信号ＧＳ4は、不図示の単位シフトレジスタＳＲ5の入力端子ＩＮに入力される。よってシフト信号ＧＳ4がＨレベルになる時刻ｔ6では、時刻ｔ2における単位シフトレジスタＳＲ1、あるいは時刻ｔ4における単位シフトレジスタＳＲ3と同様の動作により、単位シフトレジスタＳＲ5がセット状態になる。
またシフト信号ＧＳ4は、単位シフトレジスタＳＲ2のリセット端子ＲＳＴにも入力されているので、時刻ｔ6では単位シフトレジスタＳＲ2のリセット端子ＲＳＴがＨレベルになる。このときの単位シフトレジスタＳＲ2の動作を説明する。単位シフトレジスタＳＲ2では、リセット端子ＲＳＴがＨレベルになるとトランジスタＱ４がオンし、ノードＮ１が放電されてＬレベル（ＶＳＳ１）になる（つまり単位シフトレジスタＳＲ2がリセット状態になる）。ノードＮ１がＬレベルになると、トランジスタＱ１，Ｑ１Ｓ，Ｑ６Ａ，Ｑ６Ｂ，Ｑ１０Ａ，Ｑ１０Ｂがオフになる。
またリセット端子ＲＳＴがＨレベルになったことで、トランジスタＱ７Ａ，Ｑ７Ｂもオンになる。単位シフトレジスタＳＲ2では、第１制御信号端子ＣＴＡに制御信号／ＶＦＲが入力され、第２制御信号端子ＣＴＢに制御信号ＶＦＲが入力されているので、このとき単位シフトレジスタＳＲ2の制御端子ＣＴＡはＬレベル、第２制御信号端子ＣＴＢはＨレベルとなっている。よってノードＮ２ＡはＬレベルのままであるが、ノードＮ２Ｂは、トランジスタＱ７Ｂを通して充電されＨレベル（ＶＤＤ−Ｖｔｈ）になる。この結果、トランジスタＱ２Ａ，Ｑ２ＢのうちトランジスタＱ２Ｂだけがオンになり、第１出力端子ＯＵＴに第３電源端子Ｓ３の電位ＶＳＳ３が供給され、ゲート線駆動信号Ｇ3のＬレベルの電位はＶＳＳ３に変化（上昇）する。
このようにノードＮ２ＡがＬレベル、ノードＮ２ＢがＨレベルになると、プルダウン保持部１４６において、トランジスタＱ８Ａがオン、トランジスタＱ８Ｂがオフとなる。その結果、トランジスタＱ８Ａ，Ｑ８Ｂ，Ｑ９Ａ，Ｑ９Ｂから成るフリップフロップ回路によって、ノードＮ２ＡのＬレベル、ノードＮ２ＢのＨレベルが保持されることになる。
この単位シフトレジスタＳＲ2の状態は、次のフレームで入力端子ＩＮに入力される信号（シフト信号ＧＳ1）がＨレベルになるまで（図６の時刻ｔ9まで）の約１フレーム期間継続される。
以降、奇数フレームでは、単位シフトレジスタＳＲ5〜ＳＲnにおいても、上で説明した単位シフトレジスタＳＲ1〜ＳＲ4と同様の動作が行われる。
その結果、単位シフトレジスタＳＲ1〜ＳＲnから、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３に同期して、ゲート線駆動信号Ｇおよびシフト信号ＧＳが順番に（単位シフトレジスタＳＲ1，ＳＲ2，…，ＳＲnの順）活性化される。但し、奇数段のゲート線駆動信号Ｇ1，Ｇ3，Ｇ5，…においては、その活性期間（Ｈレベルの期間）の後にＬレベルの電位下降（ＶＳＳ２からＶＳＳ１への変化）が生じる。また偶数段のゲート線駆動信号Ｇ2，Ｇ4，Ｇ6，…においては、その活性期間の後にＬレベルの電位上昇（ＶＳＳ２からＶＳＳ３への変化）が生じる。
そして偶数フレームに移行するとき、時刻ｔ7で制御信号ＶＦＲがＬレベル、制御信号／ＶＦＲがＨレベルに切り換わる。このとき各単位シフトレジスタＳＲのノードＮ２Ａ，Ｎ２Ｂのレベルは、プルダウン制御信号保持部１４６により保持されているので、ゲート線駆動信号Ｇ1〜Ｇｎのレベル変化はない。
先に述べたように、単位シフトレジスタＳＲ1におけるノードＮ２ＡのＨレベル、ノードＮ２ＢのＬレベルは、次の偶数フレームでスタート信号ＳＴがＨレベルになる時刻ｔ8まで保持される。この状態は、上記時刻ｔ3の前の単位シフトレジスタＳＲ2と同じ状態である。従って時刻ｔ8以降の単位シフトレジスタＳＲ1の動作は、上で説明した時刻ｔ3以降の単位シフトレジスタＳＲ2と同様になる。
従って図６の如く、ゲート線駆動信号Ｇ1は、次にクロック信号ＣＬＫＧ１がＨレベルになる時刻ｔ9でＨレベル（ＶＤＤ）になり、クロック信号ＣＬＫＧ１がＬレベルになる時刻ｔ10でＬレベル（ＶＳＳ２）になる。そして単位シフトレジスタＳＲ3が出力するシフト信号ＧＳ3がＨレベルになる時刻ｔ11で、ゲート線駆動信号Ｇ1のＬレベルの電位はＶＳＳ２からＶＳＳ３へと変化（上昇）する。
一方、単位シフトレジスタＳＲ2におけるノードＮ２ＡのＬレベル、ノードＮ２ＢのＨレベルは、次の偶数フレームでシフト信号ＧＳ1がＨレベルになる時刻ｔ9まで保持される。この状態は、上記時刻ｔ2の前の単位シフトレジスタＳＲ1と同じ状態である。従って時刻ｔ9以降の単位シフトレジスタＳＲ2の動作は、上で説明した時刻ｔ2以降の単位シフトレジスタＳＲ1と同様になる。
従って図６の如く、ゲート線駆動信号Ｇ2は、次にクロック信号ＣＬＫＧ２がＨレベルになる時刻ｔ10でＨレベル（ＶＤＤ）になり、クロック信号ＣＬＫＧ２がＬレベルになる時刻ｔ11でＬレベル（ＶＳＳ２）になる。そして単位シフトレジスタＳＲ4が出力するシフト信号ＧＳ4がＨレベルになる時刻ｔ12で、ゲート線駆動信号Ｇ2のＬレベルの電位はＶＳＳ２からＶＳＳ１へと変化（下降）する。
このように、偶数フレームの場合には奇数フレームの場合に対して、偶数段と奇数段とで単位シフトレジスタＳＲ内部の動作が入れ代わることになる。つまり、偶数フレームでも、単位シフトレジスタＳＲ1，ＳＲ2，…，ＳＲnがこの順にゲート線駆動信号Ｇおよびシフト信号ＧＳを活性化させることには変わりはないが、奇数段のゲート線駆動信号Ｇ1，Ｇ3，Ｇ5，…には、その活性期間の後にＬレベルの電位上昇（ＶＳＳ２からＶＳＳ３への変化）が生じ、偶数段のゲート線駆動信号Ｇ2，Ｇ4，Ｇ6，…には、その活性期間の後に、Ｌレベルの電位下降（ＶＳＳ２からＶＳＳ１への変化）が生じる。
以下、画素の容量結合駆動の作用・効果について説明する。ここでは図２に示すゲート線ＧＬ1に注目する。奇数フレームにおけるゲート線駆動信号Ｇ1の活性期間（図６の時刻ｔ3〜時刻ｔ4）では、画素Ｐ11〜Ｐ1mそれぞれの画素スイッチ素子（以下「画素トランジスタ」）２６がオンになり、データ線ＤＬ1〜ＤＬmから画素Ｐ11〜Ｐ1mの各画素電極Ｎｐに表示信号（表示データ）が書き込まれる。本実施の形態では、奇数フレームにおける画素Ｐ11〜Ｐ1mの各画素電極Ｎｐには、正極性の表示データＶＤ（＋）が書き込まれる。画素Ｐ11〜Ｐ1mの保持容量素子２７それぞれの一端はゲート線ＧＬ2に接続されており、図６の如く、このときのゲート線ＧＬ2（ゲート線駆動信号Ｇ2）は電位ＶＳＳ２のＬレベルとなっている。
そして時刻ｔ4で画素Ｐ11〜Ｐ1mの画素電極Ｎｐへの書き込みが終わり、ゲート線駆動信号Ｇ1が電位ＶＳＳ２のＬレベルになると、画素Ｐ11〜Ｐ1mそれぞれの画素トランジスタ２６がオフになり、画素Ｐ11〜Ｐ1mの画素電極Ｎｐはデータ線ＤＬ1から分離され、フローティング状態になる。
時刻ｔ4では、続いてゲート線駆動信号Ｇ2が電位ＶＤＤのＨレベルになる。画素Ｐ11〜Ｐ1mの画素電極Ｎｐは保持容量素子２７を介してデータ線ＤＬ2と容量結合しているため、ゲート線駆動信号Ｇ2の電位が上昇すると、その上昇分が所定の比率（画素電極Ｎｐに付随する寄生容量値と保持容量素子２７の容量値との比で決まる）で画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位を上昇させる。
時刻ｔ5で、ゲート線駆動信号Ｇ2が電位ＶＳＳ２のＬレベルに戻る。ゲート線駆動信号Ｇ2の電位の下降の大きさは、上記時刻ｔ4におけるゲート線駆動信号Ｇ2の上昇の大きさと同じであるので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐのレベルはデータ書き込み時のレベルに戻る。このように時刻ｔ4〜ｔ5の間、画素Ｐ11〜Ｐ1mの画素電極Ｎｐの画素電極の電位が上昇するが、液晶表示素子２８の応答速度はそれほど速くないため、このような短期間（１Ｈ）の電位変化は画面表示には影響しない。
そして時刻ｔ6で、ゲート線駆動信号Ｇ2のＬレベルの電位がＶＳＳ２からＶＳＳ３に上昇すると、この上昇分が所定の比率で画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位を上昇させる。このとき画素Ｐ11〜Ｐ1mの画素電極Ｎｐに書き込まれているのは正極性の表示データＶＤ（＋）であるので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位が上昇することにより表示信号は増幅されることになる。その後は次のフレームまでゲート線駆動信号Ｇ2の電位は変化しないので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐのレベルは、データ書き込み時よりも所定の電位だけ高く維持される。
そして次のフレーム（偶数フレーム）におけるゲート線駆動信号Ｇ1の活性期間（時刻ｔ9〜時刻ｔ10）においては、データ線ＤＬ1〜ＤＬmから画素Ｐ11〜Ｐ1mの各画素電極Ｎｐに、負極性の表示データＶＤ（−）が書き込まれる。図６の如く、このときのゲート線ＧＬ2（ゲート線駆動信号Ｇ2）は電位ＶＳＳ２のＬレベルとなっている。
そして時刻ｔ10で画素Ｐ11〜Ｐ1mの画素電極Ｎｐへの書き込みが終わり、ゲート線駆動信号Ｇ1が電位ＶＳＳ２のＬレベルになると、画素Ｐ11〜Ｐ1mそれぞれの画素トランジスタ２６がオフになり、画素Ｐ11〜Ｐ1mの画素電極Ｎｐはデータ線ＤＬ1から分離され、フローティング状態になる。また時刻ｔ10では、続いてゲート線駆動信号Ｇ2が電位ＶＤＤのＨレベルになる。このゲート線駆動信号Ｇ2の電位上昇分は、所定の比率で画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位を上昇させる。
時刻ｔ11で、ゲート線駆動信号Ｇ2が電位ＶＳＳ２のＬレベルに戻る。ゲート線駆動信号Ｇ2の電位の下降の大きさは、上記時刻ｔ10におけるゲート線駆動信号Ｇ2の上昇の大きさと同じであるので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐのレベルはデータ書き込み時のレベルに戻る。
そして時刻ｔ12で、ゲート線駆動信号Ｇ2のＬレベルの電位がＶＳＳ２からＶＳＳ１に下降すると、この下降分が所定の比率で画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位を下降させる。このとき画素Ｐ11〜Ｐ1mの画素電極Ｎｐに書き込まれているのは負極性の表示データＶＤ（−）であるので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位が下降することにより表示信号は増幅されることになる。その後は次のフレームまでゲート線駆動信号Ｇ2の電位は変化しないので、画素Ｐ11〜Ｐ1mの画素電極Ｎｐのレベルは、データ書き込み時よりも所定の電位だけ低く維持される。
ここでは代表的にゲート線ＧＬ1を用いて駆動される画素Ｐ11〜Ｐ1mの容量結合駆動について説明したが、それ以外の画素Ｐについても同様の動作が行われる。
以上のように、画素の容量結合駆動を行うことによって、表示信号の増幅効果が得られるので、データ線（ソース線）に供給する表示信号の振幅を小さくすることができ、データ線で消費される電力を低減させることができる。
なお上での説明は省略したが、ダミーシフトレジスタＳＲＤＡ１は、単位シフトレジスタＳＲ1〜ＳＲnとほぼ同様な動作を行う。つまりその第２出力端子ＯＵＴＳから出力される信号ＤＭＡＳ１は、２段前段の単位シフトレジスタＳＲn-1をリセット状態にするのに用いられ、第１出力端子ＯＵＴから出力される信号ＤＭＡは、画素Ｐn1〜Ｐnmの容量結合駆動に用いられる。
またダミーシフトレジスタＳＲＤＡ２は、専らダミーシフトレジスタＳＲＤＡ２をリセット状態にする目的で設けられている。そのためダミーシフトレジスタＳＲＤＡ２は第２出力端子ＯＵＴＳから信号ＤＭＡＳ２を出力できればよく、その信号ＤＭＡＳ２はダミーシフトレジスタＳＲＤＡ１のリセット端子に入力される。よって、ダミーシフトレジスタＳＲＤＡ２は、第１出力端子ＯＵＴおよびそのＬレベルの電位を決定するための第１および第２制御信号端子ＣＴＡ，ＣＴＢを有する必要はない。本実施の形態のダミーシフトレジスタＳＲＤＡ２ではそれらが省略されている。
このように本実施の形態の単位シフトレジスタによれば、画素の容量結合駆動を行うことが可能であり、且つ全て同一導電型のトランジスタのみで構成することができる。そのため、当該単位シフトレジスタを用いて構成したゲート線駆動回路を画素と同一の基板上に形成する場合における製造工程数を抑えることができる。その結果、容量結合駆動による画像表示装置の低消費電力化に加え、低コスト化およびゲート線駆動回路の占有面積の縮小化に寄与できる。
なお図４の回路において、トランジスタＱ６Ａ，Ｑ１０Ａは、ゲート、ソースおよびドレインの全てが共通であるので、そのどちらかを省略してもよい。同様にトランジスタＱ６Ｂ，Ｑ１０Ｂは、ゲート、ソースおよびドレインの全てが共通であるので、そのどちらかを省略してもよい。図４においては、第１および第２プルダウン制御部１４４，１４５並びにプルダウン保持部１４６それぞれの機能の説明を容易にする目的で、トランジスタＱ６Ａ，Ｑ１０Ａの両方、およびトランジスタＱ６Ｂ，Ｑ１０Ｂの両方を備える構成を示した。
また本実施の形態では、各画素Ｐの画素電極Ｎｐは、その画素Ｐに対応するゲート線ＧＬの次段のゲート線ＧＬに保持容量素子２７を介して容量結合されている。つまり各画素Ｐの容量結合駆動は、その次段のゲート線ＧＬを駆動するゲート線駆動信号Ｇを用いて行われる。よって第１行目の画素ラインは、他の画素Ｐの容量結合駆動には用いられない。従って、ゲート線駆動信号Ｇ1のＬレベルの変化のＬレベルは一定電位であってもよい。本実施の形態では、後に示す実施の形態の説明を容易にするためにゲート線駆動信号Ｇ1のＬレベルも変化させている。
さらに本実施の形態では、各画素の容量結合駆動（画素電極Ｎｐに書き込まれた表示信号のレベル変化）を行うタイミングを、その２段後段のゲート線ＧＬが活性化されるときとした。つまり、各単位シフトレジスタＳＲのリセット端子ＲＳＴに入力される信号を、自己の２段後段のシフト信号ＧＳとした。しかし容量結合駆動のタイミングはそれに限られない。当該タイミングは、画素の画素電極Ｎｐに表示信号を書き込み、画素スイッチ素子２６がオフになった後であればよいので、３段以上後段のゲート線ＧＬが活性化するタイミングであってもよい。
例えば、３段後段のゲート線ＧＬが活性化されるタイミングでもよく、その場合には各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の３段後段のシフト信号ＧＳを入力させればよい。但しその場合、本実施の形態のように多段のシフトレジスタを３相のクロック信号（クロック信号ＣＬＫＧ１〜ＣＬＫＧ３およびクロック信号ＣＬＫＳ１〜ＣＬＫＳ３）を用いて駆動すると、単位シフトレジスタＳＲのリセット端子ＲＳＴがＨレベルになるのと同時（即ちトランジスタＱ１，Ｑ１Ｓが完全にオフする前）に第１クロック端子ＣＫ１のクロック信号が活性化されるため、ゲート線駆動信号Ｇおよびシフト信号ＧＳに誤信号が生じる。よってこの場合には、多段の単位シフトレジスタＳＲを４相以上のクロック信号を用いて駆動する必要がある。つまり、各画素の容量結合駆動を、そのｎ段後のゲート線ＧＬが活性化されるタイミングで行う場合には、ｎ＋１相以上のクロック信号が必要となる。クロック信号の数を増加させる場合、外部入力端子の数や、クロック配線の形成面積が増大することに留意すべきである。
＜実施の形態２＞
図２および図３に示したように、実施の形態１のゲート線駆動回路では、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その２段後段のシフト信号ＧＳを入力させていた。よって各ゲート線駆動信号Ｇにおいては、その活性期間（Ｈレベルになる期間）が終了してから１Ｈ（１水平周期）後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じていた。その結果、各画素の容量結合駆動は、その画素トランジスタ２６がオフしてから２Ｈ（２水平周期）後に行われていた。
しかし、図７に示したようにクロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３がクロック時間間隔Δｔを有する場合には、各単位シフトレジスタＳＲのリセット端子ＲＳＴに、その次段のシフト信号ＧＳを入力させて動作させることも可能である。
そこで本実施の形態では、そのように構成したゲート線駆動回路を提案する。図示は省略するが、本実施の形態に係るゲート線駆動回路は、図２および図３の回路に対し、各単位シフトレジスタＳＲのリセット端子ＲＳＴにその次段のシフト信号ＧＳを入力させたものである。
図８は、実施の形態２のゲート線駆動回路の動作を示す波形図であり、奇数フレームにおける各信号の波形を示している。図８においては、クロック信号ＣＬＫＧ１〜ＣＬＫＧ３，ＣＬＫＳ１〜ＣＬＫＳ３が有するクロック時間間隔Δｔを明示している。また、図８の時刻ｔ2〜時刻ｔ6は、図６のものに対応している。
本実施の形態では、各単位シフトレジスタＳＲはその次段のシフト信号ＧＳによってリセット状態にされるので、図８の如く各ゲート線駆動信号Ｇにおいては、その活性期間が終了してからΔｔ後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じる。その結果、各画素の容量結合駆動は、その画素トランジスタ２６がオフしてから１Ｈ＋２Δｔ後に行われることになる。容量結合駆動は、画素の画素電極Ｎｐに表示信号を書き込み、その画素スイッチ素子２６がオフになった後であればよいので、本実施の形態でも実施の形態１と同様に容量結合駆動の効果が得られる。
さらに、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、次段（１段後段）の第２出力端子ＯＵＴＳに接続されればよいので、実施の形態１のように２段後段の第２出力端子ＯＵＴＳに接続させるよりも、シフト信号ＧＳのための配線面積を小さくすることができる。また最後段の単位シフトレジスタＳＲは、その次段のダミーシフトレジスタＳＲＤＡ１の出力信号ＤＭＡＳ１を用いてリセット状態にされればよいので、ダミーシフトレジスタは１段のみでよい。よってダミーシフトレジスタのための領域面積の削減ができる。
＜実施の形態３＞
先に述べたように、画素の容量結合駆動を、そのｎ段後のゲート線ＧＬが活性化されるタイミングで行う場合には、ｎ＋１相以上のクロック信号が必要となる。つまり、実施の形態２のように、次段（１段後段）のゲート線ＧＬが活性化されるタイミングで行う場合には、２相クロック信号を用いての駆動が可能である。
図９および図１０は、実施の形態３に係るゲート線駆動回路の構成を示す図であり、２相のクロック信号を用いて、実施の形態２の駆動方法を実現した場合の回路図である。また図１１は、その動作を示す波形図である。
図９および図１０に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴにその次段のシフト信号ＧＳを入力させている。本実施の形態では、２相のクロック信号ＣＬＫＧ，／ＣＬＫＧ（Ｌレベルの電位がＶＳＳ２のもの）と２相のクロック信号ＣＬＫＳ，／ＣＬＫＳ（Ｌレベルの電位がＶＳＳ１のもの）という４つのクロック信号が用いられるが、図１１のようにクロック信号ＣＬＫＧ，／ＣＬＫＧ２とクロック信号ＣＬＫＳ，／ＣＬＫＳ２とは、それぞれ位相が揃っているので、それら４つは実質的に２相のクロック信号である。
実施の形態２と同様に各単位シフトレジスタＳＲはその次段のシフト信号ＧＳによってリセット状態にされるので、図１１の如く各ゲート線駆動信号Ｇにおいては、その活性期間が終了してからΔｔ後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じる。その結果、各画素の容量結合駆動は、その画素トランジスタ２６がオフしてから１Ｈ＋２Δｔ後に行われることになる。
本実施の形態によれば、使用するクロック信号の数を少なくできるため、外部クロック信号端子数およびクロック信号配線の形成面積を削減することができる。各単位シフトレジスタＳＲのリセット端子ＲＳＴには、次段の第２出力端子ＯＵＴＳに接続されればよいので、実施の形態１のように２段後段の第２出力端子ＯＵＴＳに接続させるよりも、シフト信号ＧＳのための配線面積を小さくすることができる。また最後段の単位シフトレジスタＳＲは、その次段のダミーシフトレジスタＳＲＤＡ１の出力信号ＤＭＡＳ１を用いてリセット状態にされればよいので、ダミーシフトレジスタは１段のみでよい。よってダミーシフトレジスタのための領域面積の削減ができる。
＜実施の形態４＞
上記の実施の形態１〜３では、各画素の容量結合駆動に、その次段のゲート線ＧＬを用いたが、本実施の形態ではそれを１段前段のゲート線ＧＬ（直前に活性化されたゲート線ＧＬ）を用いて行う例を示す。
図１２および図１３は、実施の形態４に係るゲート線駆動回路の構成を示す図である。また図１４はその動作を示す波形図であり、奇数フレーム（制御信号ＶＦＲがＨレベル、制御信号／ＶＦＲがＬレベル）での動作を示している。同図の如く、本実施の形態では画素Ｐそれぞれの保持容量素子２７は、一端がその前段のゲート線ＧＬに接続される。この場合、ゲート線ＧＬ1により駆動される画素Ｐ11〜Ｐ1mを容量結合駆動するために、その前段にダミー線ＤＭＬＢが設けられる。つまり画素Ｐ11〜Ｐ1mそれぞれの保持容量素子２７の一端はダミー線ＤＭＬＢに接続される。そしてこのダミー線ＤＭＬＢを駆動するために、単位シフトレジスタＳＲ1のさらに前段にダミーシフトレジスタＳＲＤＢ１が設けられる。
ダミーシフトレジスタＳＲＤＢ１は、図４に示した単位シフトレジスタＳＲと同様のものであり、スタート信号ＳＴはダミーシフトレジスタＳＲＤＢ１の入力端子ＩＮに入力される。単位シフトレジスタＳＲ1の入力端子ＩＮには、ダミーシフトレジスタＳＲＤＢ１の第１出力端子ＯＵＴから出力される信号ＤＭＢが入力される。
上記のように画素の容量結合駆動は、その画素に表示信号が書き込まれてから画素スイッチ素子２６がオフになった後に行われることが必要がある。各画素の画素スイッチ素子２６は、その前段のゲート線ＧＬの活性期間の直後にオンし、その１Ｈ後にオフになる。よって前段のゲート線ＧＬを用いて容量結合する場合には、前段のゲート線駆動信号Ｇの活性期間が終了してから１Ｈより長く経過した後に、そのＬレベルの電位を変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）させる必要がある。
そこで本実施の形態では、各単位シフトレジスタＳＲが出力するゲート線駆動信号Ｇが、その活性期間の後２Ｈ経過したときにそのＬレベルの電位を変化させる。この場合、図１２および図１３のように各単位シフトレジスタＳＲのリセット端子ＲＳＴに、その３段後段のシフト信号ＧＳを入力させる。また、最終段の単位シフトレジスタＳＲnのリセット端子ＲＳＴにも、その３段後段のダミーシフトレジスタの出力信号を入力させるために、単位シフトレジスタＳＲnのさらに後段に３段のダミーシフトレジスタＳＲＤＡ１〜ＳＲＤＡ３が設けられる。
画素の容量結合駆動を、そのｎ段後のゲート線ＧＬが活性化されるタイミングで行う場合には、ｎ＋１相以上のクロック信号が必要となるので、本実施の形態では４相のクロック信号を用いて駆動することができる。そのため本実施の形態のクロック信号発生器１３１としては、４相のクロック信号ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＧ４（Ｌレベルの電位がＶＳＳ２のもの）と４相のクロック信号ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３、ＣＬＫＳ４（Ｌレベルの電位がＶＳＳ１のもの）の８つを出力するものが用いられる。図１４に示すように、クロック信号ＣＬＫＧ１，ＣＬＫＧ２，ＣＬＫＧ３，ＣＬＫＧ４とクロック信号ＣＬＫＳ１，ＣＬＫＳ２，ＣＬＫＳ３、ＣＬＫＳ４とは、それぞれ位相が揃っているので、それら８つは実質的に４相のクロック信号である。
なおダミーシフトレジスタＳＲＤＡ１，ＳＲＤＡ２，ＳＲＤＡ３は自己の３段後段を有さない。そのためダミーシフトレジスタＳＲＤＡ１のリセット端子ＲＳＴは、自己の次段であるダミーシフトレジスタＳＲＤＡ２の第２出力端子ＯＵＴＳに接続させ、ダミーシフトレジスタＳＲＤＡ２のリセット端子ＲＳＴは、自己の次段であるダミーシフトレジスタＳＲＤＡ３の第２出力端子ＯＵＴＳに接続させる。そしてダミーシフトレジスタＳＲＤＡ３のリセット端子ＲＳＴには、自身の第１および第２クロック端子ＣＫ１，ＣＫ２に入力されるクロック信号（ここではクロック信号ＣＬＫＳ４）とは位相の異なるクロック信号（ここではクロック信号ＣＬＫＳ３）が入力される。
本実施の形態の単位シフトレジスタＳＲの動作は、リセット端子ＲＳＴに入力される信号が活性化するタイミングが実施の形態１の場合よりも１Ｈだけ遅くなるが、基本的には実施の形態１の単位シフトレジスタＳＲの動作とほぼ同じである。図１４を参照し、本実施の形態のゲート線駆動回路の動作を説明する。ここでも「ライン反転駆動」を想定し、図１２および図１３の如く、制御信号ＶＦＲ，／ＶＦＲを１段ごとに入れ替えて入力する。本実施の形態では、奇数段の単位シフトレジスタＳＲ1，ＳＲ3，…においては、第１制御信号端子ＣＴＡに制御信号／ＶＦＲが入力され、第２制御信号端子ＣＴＢには制御信号ＶＦＲが入力される。偶数段の単位シフトレジスタＳＲ2，ＳＲ4，…では逆に、第１制御信号端子ＣＴＡに制御信号ＶＦＲが入力され、第２制御信号端子ＣＴＢに制御信号／ＶＦＲが入力されている。
時刻ｔ21でダミーシフトレジスタＳＲＤＢ１の入力端子ＩＮに入力されるスタート信号ＳＴが活性化されると、ダミーシフトレジスタＳＲＤＢ１はセット状態になり、第１出力端子ＯＵＴ（信号ＤＭＢ）は電位ＶＳＳ２になる。そしてクロック信号ＣＬＫＧ１がＨレベルになる時刻ｔ22で、ダミーシフトレジスタＳＲＤＢ１の第１出力端子ＯＵＴから出力される信号ＤＭＢがＨレベル（ＶＤＤ）になる。それにより単位シフトレジスタＳＲ1はセット状態となり、その第１出力端子ＯＵＴ（ゲート線駆動信号Ｇ1）のＬレベルの電位はＶＳＳ２となる。またゲート線ＧＬ1で駆動される画素Ｐ11〜Ｐ1mにおいては、信号ＤＭＢがＨレベルになったとき、保持容量素子２７を介する結合により、それらの画素電極Ｎｐの電位が上昇する。
時刻ｔ23でクロック信号ＣＬＫＧ１が電位ＶＳＳ２のＬレベルとなると、信号ＤＭＢも電位ＶＳＳ２のＬレベルになる。よって画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位も、時刻ｔ22直前の電位ＶＳＳ２に戻る。このように時刻ｔ22〜ｔ23の間、画素Ｐ11〜Ｐ1mの画素電極Ｎｐの画素電極の電位が上昇するが、液晶表示素子２８の応答速度はそれほど速くないため、このような短期間（１Ｈ）の電位変化は画面表示には影響しない。
時刻ｔ23では、続いてクロック信号ＣＬＫＧ２がＨレベルになるので、単位シフトレジスタＳＲ1が出力するゲート線駆動信号Ｇ1がＨレベルになる。応じて画素Ｐ11〜Ｐ1mの画素トランジスタ２６がオンし、それらの画素電極Ｎｐに表示データ（ここでは負極性の表示データＶＤ（−））が書き込まれ、当該画素電極Ｎｐは当該表示データに応じた電位になる。またこのときゲート線駆動信号Ｇ1の活性化に応じて単位シフトレジスタＳＲ2がセット状態になり、ゲート線駆動信号Ｇ2のＬレベルの電位はＶＳＳ２になる。
時刻ｔ24でクロック信号ＣＬＫＧ２がＬレベル（ＶＳＳ２）になると、それに伴いゲート線駆動信号Ｇ1が電位ＶＳＳ２のＬレベルになる。応じて画素Ｐ11〜Ｐ1mの画素トランジスタ２６はオフになり、画素Ｐ11〜Ｐ1mへの表示データの書き込みが終了する。
また時刻ｔ24では、続いてクロック信号ＣＬＫＧ３がＨレベルになるので、単位シフトレジスタＳＲ2が出力するゲート線駆動信号Ｇ2がＨレベルになる。そして画素Ｐ21〜Ｐ2mへの表示データ（ここでは正負極性の表示データＶＤ（＋））の書き込みが行われる。またこのときゲート線駆動信号Ｇ3の活性化に応じて、単位シフトレジスタＳＲ4（不図示）がセット状態になり、ゲート線駆動信号Ｇ4のＬレベルの電位がＶＳＳ２となる。
そして時刻ｔ25でクロック信号ＣＬＫＧ３がＬレベル（ＶＳＳ２）になるのに伴い、ゲート線駆動信号Ｇ2は電位ＶＳＳ２のＬレベルになる。応じて画素Ｐ21〜Ｐ2mへの表示データの書き込みが終了する。
また時刻ｔ25では、続いてクロック信号ＣＬＫＧ４がＨレベルになり、単位シフトレジスタＳＲ3が出力するゲート線駆動信号Ｇ3がＨレベルになる。そして画素Ｐ31〜Ｐ3mへの表示データ（ここでは正負極性の表示データＶＤ（−））の書き込みが行われる。
またゲート線駆動信号Ｇ3はダミーシフトレジスタＳＲＤＢ１のリセット端子ＲＳＴに入力されているので、このときダミーシフトレジスタＳＲＤＢ１がリセット状態になり、それが出力する信号ＤＭＢのＬレベルの電位がＶＳＳ２からＶＳＳ１に下降する。その電位下降分が、所定の比率で画素Ｐ11〜Ｐ1mの画素電極Ｎｐの電位を下降させる。それにより、画素Ｐ11〜Ｐ1mに書き込まれた負極性の表示信号（表示データＶＤ（−））が増幅される。
そして時刻ｔ26でクロック信号ＣＬＫＧ４がＬレベル（ＶＳＳ２）になると、それに伴いゲート線駆動信号Ｇ3が電位ＶＳＳ２のＬレベルになる。応じて画素Ｐ31〜Ｐ3mの画素トランジスタ２６はオフになり、画素Ｐ31〜Ｐ3mへの表示データの書き込みが終了する。
また時刻ｔ26では、単位シフトレジスタＳＲ4が出力するゲート線駆動信号Ｇ4がＨレベルになり、応じて単位シフトレジスタＳＲ1がリセット状態になる。このときゲート線駆動信号Ｇ1のＬレベルの電位がＶＳＳ２からＶＳＳ３に上昇し、その電位上昇分が、所定の比率で画素Ｐ21〜Ｐ2mの画素電極Ｎｐの電位を上昇させる。それにより、画素Ｐ21〜Ｐ2mに書き込まれた正極性の表示信号（表示データＶＤ（＋））が増幅される。
以降、奇数フレームでは、単位シフトレジスタＳＲ2〜ＳＲnにおいても、上で説明したダミーシフトレジスタＳＲＤＢ１および単位シフトレジスタＳＲ1と同様の動作が行われる。
その結果、単位シフトレジスタＳＲ1〜ＳＲnから、クロック信号ＣＬＫＧ１〜ＣＬＫＧ４，ＣＬＫＳ１〜ＣＬＫＳ４に同期して、ゲート線駆動信号Ｇおよびシフト信号ＧＳが順番に（単位シフトレジスタＳＲ1，ＳＲ2，…，ＳＲnの順）活性化される。但し、奇数段のゲート線駆動信号Ｇ1，Ｇ3，Ｇ5，…においては、その活性期間（Ｈレベルの期間）が終了して２Ｈ後にＬレベルの電位上昇（ＶＳＳ２からＶＳＳ３への変化）が生じる。また偶数段のゲート線駆動信号Ｇ2，Ｇ4，Ｇ6，…においては、その活性期間が終了して２Ｈ後にＬレベルの電位下降（ＶＳＳ２からＶＳＳ１への変化）が生じる。
その結果、各画素Ｐに表示信号が書き込まれて画素スイッチ素子２６がオフになった後に、その前段のゲート線ＧＬにおけるＬレベルの電位変化が生じる。よって前段のゲート線ＧＬを用いての容量結合駆動が行われる。従って実施の形態１と同様の容量結合駆動の効果が得られる。
なお実施の形態１では、スタート信号ＳＴが活性化してから１Ｈ後に画素Ｐ11〜Ｐ1mへの表示データの書き込みが開始されるが、本実施の形態では、スタート信号ＳＴが活性化してから２Ｈ後に開始される点に留意しなければならない。つまり、実施の形態１の場合よりも、スタート信号の活性化タイミングに対して、表示データの入力タイミングを１Ｈだけ遅らせる必要がある。
＜実施の形態５＞
図１２および図１３に示したように、実施の形態４のゲート線駆動回路では、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その３段後段のシフト信号ＧＳを入力させていた。よって各ゲート線駆動信号Ｇにおいては、その活性期間（Ｈレベルになる期間）が終了してから２Ｈ（２水平周期）後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じていた。そのため各画素の容量結合駆動は、その画素トランジスタ２６がオフしてから１Ｈ（１水平周期）後に行われていた。
しかし図１５の波形図の如く、クロック信号ＣＬＫＧ１〜ＣＬＫＧ４，ＣＬＫＳ１〜ＣＬＫＳ４がクロック時間間隔Δｔを有する場合には、各単位シフトレジスタＳＲのリセット端子ＲＳＴに、２段後段のシフト信号ＧＳを入力させて駆動させることも可能である。
そこで本実施の形態では、そのように構成したゲート線駆動回路を提案する。図示は省略するが、本実施の形態に係るゲート線駆動回路は、図１２および図１３の回路に対し、各単位シフトレジスタＳＲのリセット端子ＲＳＴにその２段後段のシフト信号ＧＳを入力させたものである。
図１５は、実施の形態５は本実施の形態のゲート線駆動回路の動作を示す波形図であり、奇数フレームにおける各信号の波形を示している。図１５においては、クロック信号ＣＬＫＧ１〜ＣＬＫＧ４，ＣＬＫＳ１〜ＣＬＫＳ４が有するクロック時間間隔Δｔを明示している。また図１５の時刻ｔ21〜時刻ｔ26は、図１４に示したものに対応している。
本実施の形態では、各単位シフトレジスタＳＲはその２段後段のシフト信号ＧＳによってリセット状態にされるので、図１５の如く各ゲート線駆動信号Ｇにおいては、その活性期間が終了してから１Ｈ＋２Δｔ後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じる。本実施の形態では、各画素はその前段のゲート線ＧＬを用いて容量結合駆動される。各画素はその前段のゲート線ＧＬから１Ｈ＋Δｔだけ遅れて活性化されるため、結果として、各画素の容量結合駆動はその画素トランジスタ２６がオフしてからΔｔ後に行われることになる。容量結合駆動は、画素の画素電極Ｎｐに表示信号を書き込み、その画素スイッチ素子２６がオフになった後であればよいので、本実施の形態でも実施の形態１と同様の容量結合駆動の効果が得られる。
さらに、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、２段後段の第２出力端子ＯＵＴＳに接続されればよいので、実施の形態４のように３段後の第２出力端子ＯＵＴＳに接続させるよりも、シフト信号ＧＳのための配線面積を小さくすることができる。また最後段の単位シフトレジスタＳＲは、その２段後段のダミーシフトレジスタＳＲＤＡ２の出力信号ＤＭＡＳ２を用いてリセット状態にされればよいので、ダミーシフトレジスタは２段のみでよい。よってダミーシフトレジスタのための領域面積の削減ができる。
＜実施の形態６＞
本発明において、画素の容量結合駆動をそのｎ段後のゲート線ＧＬが活性化されるタイミングで行う場合には、ｎ＋１相以上のクロック信号が必要となる。つまり、実施の形態５のように、２段後段のゲート線ＧＬが活性化されるタイミングで行う場合には、３相クロック信号を用いての駆動が可能である。
図１６および図１７は、実施の形態６に係るゲート線駆動回路の構成を示す図であり、３相のクロック信号を用いて、実施の形態５の駆動方法を実現した場合の回路図である。また図１８は、その動作を示す波形図である。
図１６および図１７に示すように、各単位シフトレジスタＳＲのリセット端子ＲＳＴにその２段後段のシフト信号ＧＳを入力させている。本実施の形態では、実施の形態１と同様に３相のクロック信号ＣＬＫＧ１〜ＣＬＫＧ３（Ｌレベルの電位がＶＳＳ２のもの）と３相のクロック信号ＣＬＫＳ１〜ＣＬＫＳ３（Ｌレベルの電位がＶＳＳ１のもの）という６つのクロック信号が用いられる。
実施の形態５と同様に各単位シフトレジスタＳＲはその２段後段のシフト信号ＧＳによってリセット状態にされるので、図１８の如く各ゲート線駆動信号Ｇにおいては、その活性期間が終了してから１Ｈ＋２Δｔ後にＬレベルの変化（ＶＳＳ２からＶＳＳ１又はＶＳＳ３への変化）が生じる。そのため本実施の形態でも、各画素の容量結合駆動はその画素トランジスタ２６がオフしてからΔｔ後に行われることになる。
本実施の形態によれば、使用するクロック信号の数を少なくできるため、外部クロック信号端子数およびクロック信号配線の形成面積を削減することができる。各単位シフトレジスタＳＲのリセット端子ＲＳＴには、２段後段の第２出力端子ＯＵＴＳに接続されればよいので、実施の形態４のように３段後の第２出力端子ＯＵＴＳに接続させるよりも、シフト信号ＧＳのための配線面積を小さくすることができる。また最後段の単位シフトレジスタＳＲは、その２段後段のダミーシフトレジスタＳＲＤＡ２の出力信号ＤＭＡＳ２を用いてリセット状態にされればよいので、ダミーシフトレジスタは２段のみでよい。よってダミーシフトレジスタのための領域面積の削減ができる。
＜実施の形態７＞
実施の形態７では本発明を、画素（ドット）毎に表示信号の極性を反転する「ドット反転駆動」を行う表示装置に適用する。図１９および図２０は、実施の形態７に係るゲート線駆動回路の構成を示す図である。
図１９および図２０の如く、本実施の形態のゲート線駆動回路は、実施の形態４のゲート線駆動回路（図１２および図１３）とほぼ同様の構成を有している。但し、奇数列のデータ線ＤＬ1，ＤＬ3，…で書き込みされる画素Ｐにおいては、保持容量素子２７の一端をその前段のゲート線ＧＬに接続させ、偶数列のデータ線ＤＬ2，ＤＬ4，…で書き込みされる画素Ｐにおいては、保持容量素子２７の一端をその次段のゲート線ＧＬに接続させている点で異なっている。つまり奇数列の画素Ｐは、実施の形態１のように自己の次段のゲート線ＧＬを用いて容量結合駆動され、奇数列の画素Ｐは、実施の形態４のように自己の前段のゲート線ＧＬを用いて容量結合駆動される。
また、ゲート線ＧＬnにより駆動される奇数列の画素Ｐを容量結合駆動するために、ダミーシフトレジスタＳＲＤＡ１の第１出力端子ＯＵＴから出力される信号ＤＭＡは、実施の形態１と同様にダミー線ＤＭＬＡに出力される。
実施の形態４と同様に、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の３段後段のシフト信号ＧＳが入力されるので、本実施の形態のゲート線駆動回路を構成する各単位シフトレジスタＳＲの動作は、実施の形態４（図１４）と同じになる。但し、上記のように、奇数列の画素Ｐは自己の次段のゲート線ＧＬを用いて容量結合駆動され、奇数列の画素Ｐは自己の前段のゲート線ＧＬを用いて容量結合駆動されるので、各画素ラインにおいて、表示データ書き込み後の画素電極Ｎｐの電位変化の方向（上昇または下降）が同一のゲート線ＧＬで駆動される隣接画素Ｐ同士で逆になる。その結果、画素Ｐ毎に表示信号の極性を反転するドット反転駆動に対応した容量結合駆動が行われることになる。
上記の実施の形態５は、本実施の形態にも適用可能である。つまり実施の形態７においても、図１５の波形図の如く、クロック信号ＣＬＫＧ１〜ＣＬＫＧ４，ＣＬＫＳ１〜ＣＬＫＳ４がクロック時間間隔Δｔを有する場合には、各単位シフトレジスタＳＲのリセット端子ＲＳＴに、２段後段のシフト信号ＧＳを入力させることも可能である。その場合には、図１９および図２０の回路に対し、各単位シフトレジスタＳＲのリセット端子ＲＳＴにその２段後段のシフト信号ＧＳを入力させればよい。またその場合、ダミーシフトレジスタは２段のみで足りる。
また各単位シフトレジスタＳＲのリセット端子ＲＳＴに２段後段のシフト信号ＧＳを入力させる場合には、実施の形態６を適用し、３相クロック信号を用いての駆動も可能である。図２１および図２２に、本実施の形態のゲート線駆動回路に対し実施の形態６を適用した場合の構成を示す。奇数列の画素Ｐの保持容量素子２７がその前段のゲート線ＧＬに接続し、偶数列の画素Ｐの保持容量素子２７がその次段のゲート線ＧＬに接続している点、並びに、ダミーシフトレジスタＳＲＤＡ１の第１出力端子ＯＵＴから出力される信号ＤＭＡが、ゲート線ＧＬnにより駆動される奇数列の画素Ｐの容量結合駆動に用いられる点を除いて、実施の形態６のゲート線駆動回路の構成（図１６および図１７）と同様である。よってその動作波形も、図１８の波形図に示したものと同様になる。
このようにドット反転駆動を行う本実施の形態のゲート線駆動回路に対しても、実施の形態５あるいは実施の形態６は適用可能であり、それにより、ゲート線駆動回路の形成面積の削減を図ることができる。
＜実施の形態８＞
図２３は、実施の形態８に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態では、図４の回路に対し、第１および第２プルダウン制御部１４４，１４５にそれぞれトランジスタＱ１１Ａ，Ｑ１１Ｂを設けたものである。また実施の形態１で述べたように、図４のトランジスタＱ６Ａ，Ｑ１０Ａの片方、並びにトランジスタＱ６Ａ，Ｑ１０Ａの片方は省略可能であるので、ここではトランジスタＱ１０Ａ，Ｑ１０Ｂを省略している。
第１プルダウン制御部１４４に設けられるトランジスタＱ１１Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、ゲートが入力端子ＩＮに接続される。よって当該トランジスタＱ１１Ａは、入力端子ＩＮに入力される信号（前段のシフト信号ＧＳまたはスタート信号ＳＴ）が活性化したときに、ノードＮ２Ａを放電するよう機能する。また第２プルダウン制御部１４５に設けられるトランジスタＱ１１Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、ゲートが入力端子ＩＮに接続される。よって当該トランジスタＱ１１Ａは、入力端子ＩＮに入力される信号が活性化したときに、ノードＮ２Ｂを放電するよう機能する。
本実施の形態によれば、入力端子ＩＮに入力される信号が活性化したときに、素早くノードＮ２Ａ，Ｎ２Ｂの両方がＬレベルの状態になり、トランジスタＱ５Ａ，Ｑ５Ｂがオフになる。従って、トランジスタＱ３を通してのノードＮ１の充電を高速に行うことができるようになる。よって単位シフトレジスタＳＲの動作を高速化できる。
＜実施の形態９＞
図２４は、実施の形態９に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態では、図４の回路に対し、プルダウン保持部１４６のトランジスタＱ９Ａ，Ｑ９Ｂのゲートに所定のクロック信号を入力させる。本実施の形態では、単位シフトレジスタＳＲの構成の簡略化のため、トランジスタＱ９Ａ，Ｑ９Ｂのゲートを共に第２クロック端子ＣＫ２に接続させている。ここでも、トランジスタＱ１０Ａ，Ｑ１０Ｂを省略している。
図４の回路では、例えばプルダウン保持部１４６が、ノードＮ２ＡがＨレベルでノードＮ２ＢがＬレベルの状態を保持している間、常にトランジスタＱ８ＢがオンになりトランジスタＱ８Ｂ，Ｑ９Ｂを通して貫通電流が流れる。逆にプルダウン保持部１４６が、ノードＮ２ＡがＬレベルでノードＮ２ＢがＨレベルの状態を保持する間は、常にトランジスタＱ８，Ｑ９Ａを通して貫通電流が流れる。
それに対し図２４の回路では、上記貫通電流は第２クロック端子ＣＫ２に供給されるクロック信号が活性化されたときのみに流れるので、図４の回路に比べて貫通電流が流れる時間が短くなり、消費電力の削減することができる。なお図２４の回路では、ノードＮ２Ａ又はＮ２ＢのＨレベルを保持するための電荷が、第２クロック端子ＣＫ２に供給されるクロック信号の非活性期間には供給されないが、当該期間はノードＮ２ＡおよびＮ２ＢのうちＨレベルである方はフローティング状態になるので、そのＨレベルは維持される。
また図２５のように、トランジスタＱ９Ａ，Ｑ９Ｂのドレインも第２クロック端子ＣＫ２に接続させてもよい。即ち、トランジスタＱ９Ａを第２クロック端子ＣＫ２とノードＮ２Ａとの間に、ダイオード接続させ、トランジスタＱ９Ｂを第２クロック端子ＣＫ２とノードＮ２Ｂとの間にダイオード接続させてもよい。図２４の回路に比較して、第４電源端子Ｓ４およびそれに付随する配線が不要になる分、回路の形成面積を削減することができる。
なお本実施の形態においては、単位シフトレジスタＳＲの構成の簡略化のため、トランジスタＱ９Ａ，Ｑ９Ｂを共に第２クロック端子ＣＫ２に接続させたが、トランジスタＱ９Ａ，Ｑ９Ｂに供給するクロック信号は任意のものでもよく、その場合でも同様の効果が得られる。
＜実施の形態１０＞
図２６は、実施の形態１０に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態も、プルダウン保持部１４６における貫通電流の削減を図るためのものである。
図２６の回路は、図４の回路のプルダウン保持部１４６において、トランジスタＱ９Ａ，Ｑ９Ｂのゲートをそれぞれ容量素子Ｃ２Ａ，Ｃ２Ｂを介して第２クロック端子ＣＫ２に接続させ、且つ、トランジスタＱ９ＡのゲートとノードＮ２Ａとの間に接続するトランジスタＱ１２Ａ並びにトランジスタＱ９ＢのゲートとノードＮ２Ｂとの間に接続するトランジスタＱ１２Ｂを設けたものである。トランジスタＱ１２Ａ，Ｑ１２Ｂのゲートは共に第４電源端子Ｓ４に接続される。またここでも、トランジスタＱ１０Ａ，Ｑ１０Ｂは省略されている。ここで、図２６に示すように、トランジスタＱ１２Ａのゲートが接続するノードを「ノードＮ３Ａ」、トランジスタＱ１２Ｂのゲートが接続するノードを「ノードＮ３Ｂ」と定義する。
例えばプルダウン保持部１４６が、ノードＮ２ＡがＨレベルでノードＮ２ＢがＬレベルの状態を保持する場合、ノードＮ３ＡはトランジスタＱ１２Ａを通して充電されＨレベルになり、ノードＮ３ＡはトランジスタＱ１２Ｂを通して放電されＬレベルになる。この状態で第２クロック端子ＣＫ２のクロック信号がＨレベルになると、容量素子Ｃ２Ａ，Ｃ２Ｂを介した結合により、ノードＮ３Ａ，Ｎ３Ｂの電位は上昇する。このときノードＮ３Ｂに生じた電荷はトランジスタＱ１２Ｂ，Ｑ８Ｂを通して第１電源端子Ｓ１に放出されるので、ノードＮ３Ｂは、瞬間的に電位が上昇するがほぼＬレベルに維持される。つまりトランジスタＱ９Ｂはほぼオフに保たれるので、トランジスタＱ８Ｂ，Ｑ９Ｂを通しての貫通電流は殆ど流れない。一方、ノードＮ３ＡはＨレベルに維持されるのでトランジスタＱ９Ａはオンに維持され、ノードＮ２ＡはＨレベルに維持される。
逆に、プルダウン保持部１４６がノードＮ２ＡがＬレベルでノードＮ２ＢがＨレベルの状態を保持する場合には、ノードＮ３ＡがほぼＬレベルに維持され、トランジスタＱ８Ａ，Ｑ９Ａを通しての貫通電流は殆ど流れない。一方、ノードＮ３ＢはＨレベルに維持されるのでトランジスタＱ９Ｂはオンに維持され、ノードＮ２ＢはＨレベルに維持される。
よって本実施の形態によれば、本発明に係る単位シフトレジスタＳＲの消費電力の低減を図ることができる。
また本実施の形態においては、単位シフトレジスタＳＲの構成の簡略化のため、容量素子Ｃ２Ａ，Ｃ２Ｂの一端を第２クロック端子ＣＫ２に接続させたが、それら容量素子Ｃ２Ａ，Ｃ２Ｂの一端に供給するクロック信号は任意のものでもよく、その場合でも同様の効果が得られる。
＜実施の形態１１＞
図２７は、実施の形態１１に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態では、図２６の回路に対し、容量素子Ｃ２Ａ，Ｃ２ＢをそれぞれトランジスタＱ１３Ａ，Ｑ１３Ｂに置き換えたものである。またここでも、トランジスタＱ１０Ａ，Ｑ１０Ｂを省略している。
トランジスタＱ１３Ａは、ゲートがノードＮ３Ａに接続され、ソースおよびドレイン（主電極）が第２クロック端子ＣＫ２に接続される。トランジスタＱ１３Ｂは、ゲートがノードＮ３Ｂに接続され、ソースおよびドレインが第２クロック端子ＣＫ２に接続される。これらトランジスタＱ１３Ａ，Ｑ１３Ｂは、ゲートがＨレベルになり、ソース・ドレイン間のチャネル領域にチャネルが形成されたときに、そのチャネルとゲートとを両電極とする容量素子として働く。このような容量素子は「ＭＯＳ容量素子」と呼ばれる。
例えばプルダウン保持部１４６が、ノードＮ２ＡがＨレベルでノードＮ２ＢがＬレベルの状態を保持する場合、実施の形態１０と同様にノードＮ３ＡがＨレベル、ノードＮ３ＡがＬレベルになる。つまりトランジスタＱ１３Ａは容量素子として機能するが、トランジスタＱ１３Ｂは容量素子として機能しない。よってこの状態で第２クロック端子ＣＫ２のクロック信号がＨレベルになると、ノードＮ３Ａの電位は上昇するが、ノードＮ３Ｂの電位は上昇しない。従って実施の形態１０で生じていたノードＮ３Ｂの電位の瞬間的な上昇が生じず、トランジスタＱ９Ｂはオフに保たれるので、トランジスタＱ８Ｂ，Ｑ９Ｂを通しての貫通電流をより確実に防止することができる。
逆に、プルダウン保持部１４６がノードＮ２ＡがＬレベルでノードＮ２ＢがＨレベルの状態を保持する場合には、トランジスタＱ１２Ａが容量素子として機能しないので、ノードＮ３ＡはＬレベルに維持され、トランジスタＱ８Ａ，Ｑ９Ａを通して貫通電流は流れない。
よって本実施の形態によれば、実施の形態１０よりもさらに、本発明に係る単位シフトレジスタＳＲの消費電力の低減を図ることができる。
＜実施の形態１２＞
図２８は、実施の形態１２に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態では、図４の回路に対し、トランジスタＱ３のドレインを、そのゲートと同じく入力端子ＩＮに接続させたものである。つまりトランジスタＱ３は、入力端子ＩＮとノードＮ１との間にダイオード接続される。またここでも、トランジスタＱ１０Ａ，Ｑ１０Ｂを省略している。
図２４の回路に比較して、第２電源端子Ｓ２およびそれに付随する配線が不要になる分、回路の形成面積を削減することができる。
本発明が適用される画像表示装置の一例を示す図である。 実施の形態１に係るゲート線駆動回路の全体構成を示す図である。 実施の形態１に係るゲート線駆動回路の全体構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係るゲート線駆動回路の動作を説明するための図である。 実施の形態１に係るゲート線駆動回路の動作を示す波形図である。 実施の形態１に係るゲート線駆動回路の動作を示す波形図である。 実施の形態２に係るゲート線駆動回路の動作を示す波形図である。 実施の形態３に係るゲート線駆動回路の全体構成を示す図である。 実施の形態３に係るゲート線駆動回路の全体構成を示す図である。 実施の形態３に係るゲート線駆動回路の動作を示す波形図である。 実施の形態４に係るゲート線駆動回路の全体構成を示す図である。 実施の形態４に係るゲート線駆動回路の全体構成を示す図である。 実施の形態４に係るゲート線駆動回路の動作を示す波形図である。 実施の形態５に係るゲート線駆動回路の動作を示す波形図である。 実施の形態６に係るゲート線駆動回路の全体構成を示す図である。 実施の形態６に係るゲート線駆動回路の全体構成を示す図である。 実施の形態６に係るゲート線駆動回路の動作を示す波形図である。 実施の形態７に係るゲート線駆動回路の全体構成を示す図である。 実施の形態７に係るゲート線駆動回路の全体構成を示す図である。 実施の形態７に係るゲート線駆動回路の変形例を示す図である。 実施の形態７に係るゲート線駆動回路の変形例を示す図である。 実施の形態８係る単位シフトレジスタの回路図である。 実施の形態９係る単位シフトレジスタの回路図である。 実施の形態９係る単位シフトレジスタの回路図である。 実施の形態１０係る単位シフトレジスタの回路図である。 実施の形態１１係る単位シフトレジスタの回路図である。 実施の形態１２係る単位シフトレジスタの回路図である。
符号の説明
Ｐ 画素、ＤＬ データ線、ＧＬ ゲート線、２６ 画素トランジスタ、２７ 保持容量素子、２８ 液晶表示素子、１３１ クロック信号発生器、１３２ 制御信号発生器、ＳＲ 単位シフトレジスタ、ＩＮ 入力端子、ＯＵＴ 第１出力端子、ＯＵＴＳ 第２出力端子、ＣＫ１ 第１クロック端子、ＣＫ２ 第２クロック端子、１４１ ゲート線駆動信号出力部、１４２ シフト信号出力部、１４３ プルアップ制御部、１４４ 第１プルダウン制御部、１４５ 第２プルダウン制御部、１４６ プルダウン保持部、ＲＳＴ リセット端子、Ｓ１〜Ｓ４ 電源端子、ＣＴＡ 第１制御信号端子、ＣＴＢ 第２制御信号端子。

Claims (20)

  1. 入力端子、第１出力端子、第１クロック端子並びにリセット端子と、
    第１および第２電位がそれぞれ供給される第１および第２電源端子と、
    前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
    前記第１電位を前記第１出力端子に供給する第２トランジスタと、
    前記第２電位を前記第１出力端子に供給する第３トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードのレベルを制御することにより当該第１トランジスタを駆動するプルアップ制御部と、
    前記第２トランジスタの制御電極が接続する第２ノードのレベルを制御することにより当該第２トランジスタを駆動する第１プルダウン制御部と、
    前記第３トランジスタの制御電極が接続する第３ノードのレベルを制御することにより当該第３トランジスタを駆動する第２プルダウン制御部とを備え、
    前記プルアップ制御部は、
    前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタをオンにし、前記リセット端子に入力されるリセット信号の活性化に応じて前記第１トランジスタをオフにし、
    前記第１および第２プルダウン制御部は、
    前記入力信号の活性化に応じて前記第２および第３トランジスタの両方をオフにし、前記リセット信号の活性化に応じて前記第２および第３トランジスタの片方を所定の制御信号に基づき選択してオンにし、
    前記第１クロック信号の非活性レベルの電位は、
    前記第１電位と前記第２電位との間に設定されている
    ことを特徴とするシフトレジスタ。
  2. 請求項１記載のシフトレジスタであって、
    第２出力端子と、
    前記第１クロック信号と同位相の第２クロック信号が入力される第２クロック端子と、
    前記第１ノードに接続した制御電極を有し、前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第４トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第１電位を前記第２出力端子に供給する第５トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第１電位を前記第２出力端子に供給する第６トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ。
  3. 請求項２記載のシフトレジスタであって、
    前記第２クロック信号の非活性レベルの電位は、前記第１電位と同じである
    ことを特徴とするシフトレジスタ。
  4. 請求項１から請求項３のいずれか記載のシフトレジスタであって、
    前記プルアップ制御部は、
    前記入力端子に接続した制御電極を有し、前記第１ノードを充電する第７トランジスタと、
    前記リセット端子に接続した制御電極を有し、前記第１ノードを放電する第８トランジスタとを備える
    ことを特徴とするシフトレジスタ。
  5. 請求項４記載のシフトレジスタであって、
    第３電位が供給される第３電源端子をさらに備え、
    前記第７トランジスタは、
    前記第１ノードと前記第３電源端子との間に接続している
    ことを特徴とするシフトレジスタ。
  6. 請求項４記載のシフトレジスタであって、
    前記第７トランジスタは、
    前記第１ノードと前記入力端子との間に接続している
    ことを特徴とするシフトレジスタ。
  7. 請求項１から請求項６のいずれか記載のシフトレジスタであって、
    前記所定の制御信号は、互いに相補な第１および第２制御信号から成り、
    前記第１プルダウン制御部は、
    前記リセット端子に接続した制御電極を有し、前記第１制御信号が供給される第１制御端子と前記第２ノードとの間に接続した第９トランジスタと、
    前記第１ノードに接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１０トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第１ノードと前記第１電源端子との間に接続した第１１トランジスタとを備え、
    前記第２プルダウン制御部は、
    前記リセット端子に接続した制御電極を有し、前記第２制御信号が供給される第２制御端子と前記第３ノードとの間に接続した第１２トランジスタと、
    前記第１ノードに接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第１３トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第１ノードと前記第１電源端子との間に接続した第１４トランジスタとを備える
    ことを特徴とするシフトレジスタ。
  8. 請求項１から請求項７のいずれか記載のシフトレジスタであって、
    前記第１プルダウン制御部は、
    前記入力端子に接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１５トランジスタを備え、
    前記第２プルダウン制御部は、
    前記入力端子に接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第１６トランジスタを備える
    ことを特徴とするシフトレジスタ。
  9. 請求項１から請求項８のいずれか記載のシフトレジスタであって、
    前記第１および第２プルダウン制御部が設定した前記第２および第３ノードのレベルを保持するプルダウン保持部をさらに備える
    ことを特徴とするシフトレジスタ。
  10. 請求項９記載のシフトレジスタであって、
    前記プルダウン保持部は、
    前記第２および第３ノードのレベルを保持するフリップフロップ回路を含む
    ことを特徴とするシフトレジスタ。
  11. 請求項９記載のシフトレジスタであって、
    第４電位が供給される第４電源端子をさらに備え、
    前記プルダウン保持部は、
    前記第４電源端子に接続した制御電極を有し、前記第４電源端子と前記第２ノードとの間に接続した第１７トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１８トランジスタと、
    前記第４電源端子に接続した制御電極を有し、前記第４電源端子と前記第３ノードとの間に接続した第１９トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第２０トランジスタとを備える
    ことを特徴とするシフトレジスタ。
  12. 請求項９記載のシフトレジスタであって、
    第４電位が供給される第４電源端子と、
    所定のクロック信号が入力される第３クロック端子とをさらに備え、
    前記プルダウン保持部は、
    前記第３クロック端子に接続した制御電極を有し、前記第４電源端子と前記第２ノードとの間に接続した第１７トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１８トランジスタと、
    前記第３クロック端子に接続した制御電極を有し、前記第４電源端子と前記第３ノードとの間に接続した第１９トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第２０トランジスタとを備える
    ことを特徴とするシフトレジスタ。
  13. 請求項９記載のシフトレジスタであって、
    所定のクロック信号が入力される第３クロック端子をさらに備え、
    前記プルダウン保持部は、
    前記第３クロック端子に接続した制御電極を有し、前記第３クロック端子と前記第２ノードとの間に接続した第１７トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１８トランジスタと、
    前記第３クロック端子に接続した制御電極を有し、前記第３クロック端子と前記第３ノードとの間に接続した第１９トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第２０トランジスタとを備える
    ことを特徴とするシフトレジスタ。
  14. 請求項９記載のシフトレジスタであって、
    第４電位が供給される第４電源端子と、
    所定のクロック信号が入力される第３クロック端子とをさらに備え、
    前記プルダウン保持部は、
    前記第４電源端子と前記第２ノードとの間に接続した第１７トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第２ノードと前記第１電源端子との間に接続した第１８トランジスタと、
    前記第４電源端子と前記第３ノードとの間に接続した第１９トランジスタと、
    前記第２ノードに接続した制御電極を有し、前記第３ノードと前記第１電源端子との間に接続した第２０トランジスタと、
    前記第１７トランジスタの制御電極が接続する第４ノードと前記第３クロック端子との間に接続した第１容量素子と、
    前記第４電源端子に接続した制御電極を有し、前記第２ノードと前記第４ノードとの間に接続した第２１トランジスタと、
    前記第１９トランジスタの制御電極が接続する第５ノードと前記第３クロック端子との間に接続する第２容量素子と、
    前記第４電源端子に接続した制御電極を有し、前記第３ノードと前記第５ノードとの間に接続した第２２トランジスタと備える
    ことを特徴とするシフトレジスタ。
  15. 請求項１４記載のシフトレジスタであって、
    前記第１容量素子は、
    前記第４ノードに接続した制御電極および前記第３クロック端子に接続した主電極を有する第２３トランジスタから成るＭＯＳ容量素子であり、
    前記第２容量素子は、
    前記第５ノードに接続した制御電極および前記第３クロック端子に接続した主電極を有する第２４トランジスタから成るＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ。
  16. 複数のゲート線と、
    対応する前記ゲート線に接続した制御電極を有する画素トランジスタ、当該画素トランジスタを通して表示データが書き込まれる画素電極、および前記表示データを保持する画素キャパシタを含む複数の画素と、
    前記複数のゲート線を順番に駆動するゲート線駆動回路とを備える画像表示装置であって、
    前記画素それぞれの前記画素キャパシタは、
    当該画素の前記画素電極と隣接画素に対応するゲート線との間に接続されており、
    前記ゲート線駆動回路は、
    各段が請求項２から請求項１５のいずれか記載のシフトレジスタである複数段のシフトレジスタから構成されており、
    前記各段のシフトレジスタにおいて、
    前記第１出力端子は、対応する前記ゲート線に接続され、
    前記第２出力端子は、次段の前記入力端子および１段以上前段の前記リセット端子に接続されている
    ことを特徴とする画像表示装置。
  17. 請求項１６記載の画像表示装置であって、
    それぞれの前記画素において、
    前記画素キャパシタは、当該画素の前記画素電極と次段の画素に対応するゲート線との間に接続されており、
    前記各段のシフトレジスタにおいて、
    前記第１出力端子は、対応する前記ゲート線に接続され、
    前記第２出力端子は、次段の前記入力端子および１段以上前段の前記リセット端子に接続されている
    ことを特徴とする画像表示装置。
  18. 請求項１６記載の画像表示装置であって、
    それぞれの前記画素において、
    前記画素キャパシタは、当該画素の前記画素電極と前段の画素に対応するゲート線との間に接続されており、
    前記各段のシフトレジスタにおいて、
    前記第１出力端子は、対応する前記ゲート線に接続され、
    前記第２出力端子は、次段の前記入力端子および２段以上前段の前記リセット端子に接続されている
    ことを特徴とする画像表示装置。
  19. 請求項１６記載の画像表示装置であって、
    前記複数の画素は、
    前記画素キャパシタが、当該画素の前記画素電極と次段の画素に対応するゲート線との間に接続されたものと、
    前記画素キャパシタが、当該画素の前記画素電極と前段の画素に対応するゲート線との間に接続されたものとの両方を含んでおり、
    前記各段のシフトレジスタにおいて、
    前記第１出力端子は、対応する前記ゲート線に接続され、
    前記第２出力端子は、次段の前記入力端子および２段以上前段の前記リセット端子に接続されている
    ことを特徴とする画像表示装置。
  20. 請求項１６から請求項１９のいずれか記載の画像表示装置であって、
    前記各段のシフトレジスタに入力される前記第１および第２制御信号は、映像信号のフレーム毎にレベルが交番する
    ことを特徴とする画像表示装置。
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