JP5132818B2 - 走査信号線駆動回路およびそれを備えた表示装置 - Google Patents

Description

本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動する複数のシフトレジスタからなる走査信号線駆動回路に関する。

近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ−Ｓｉ）を用いた薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ」という）が駆動素子として採用されているが、近年、微結晶シリコン（μｃ−Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ−ＳｉＴＦＴ」という）の採用が図られている。微結晶シリコンの移動度はアモルファスシリコンの移動度よりも大きく、かつ、μｃ−ＳｉＴＦＴはａ−ＳｉＴＦＴと同様の工程で形成される。このため、駆動素子にμｃ−ＳｉＴＦＴを採用することにより、額縁面積の縮小やドライバＩＣのチップ数の削減などによるコストの低減，実装歩留まりの向上，表示装置の大型化の実現などが期待される。

ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

なお、本願発明に関連して、以下のような先行技術が知られている。日本の特開２００５−９４３３５号公報には、画像読取装置等の電子装置に設けられるシフトレジスタに関し、トランジスタの閾値特性の変動を抑止する構成が開示されている。日本の特開２００３−１６７９４号公報には、電子装置に設けられるシフトレジスタに関し、トランジスタの寄生容量に起因する誤動作を防止する構成が開示されている。日本の特開２００６−１０６３９４号公報には、液晶表示装置に関し、多相クロックを用いて２個のゲートドライバを動作させる構成が開示されている。日本の特開２００６−１０７６９２号公報には、表示パネルに設けられるシフトレジスタに関し、トランジスタの閾値電圧の変動に起因する誤動作を抑止する構成が開示されている。日本の特開２００６−１２７６３０号公報には、液晶表示装置に用いられるシフトレジスタに関し、複数のクロックを用いてシフトレジスタを動作させる構成が開示されている。日本の特開２００１−５２４９４号公報には、電子装置に設けられるシフトレジスタに関し、出力信号のレベルの減衰やトランジスタの閾値電圧特性の変動を防止する構成が開示されている。

日本の特開２００５−９４３３５号公報 日本の特開２００３−１６７９４号公報 日本の特開２００６−１０６３９４号公報 日本の特開２００６−１０７６９２号公報 日本の特開２００６−１２７６３０号公報 日本の特開２００１−５２４９４号公報

ところで、近年、モノリシックゲートドライバを備えた液晶表示装置において、パネルの大型化や高精細化が進んでいる。パネルが大型化すると、それに伴ってゲートバスラインの負荷容量が増大する。これにより、走査信号（状態信号）の立ち下がりに要する時間が長くなる。そうすると、或る行についての画素容量への充電期間の終了後、次の行についての画素容量への充電期間が開始するまでに、当該或る行についての走査信号がローレベル（画素形成部内の薄膜トランジスタがオフ状態となるレベル）にまで立ち下がらないことが生じ得る。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良が発生する。また、パネルが高精細化することによっても、１ライン当たりの充電時間が短くなるので、上述のような混色に起因する表示不良が発生する。このような混色に起因する表示不良の発生について、シフトレジスタに含まれる双安定回路の構成および双安定回路の入出力信号の波形を示しつつ説明する。なお、以下においては、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

図１９は、ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成例を示す回路図である。双安定回路は、図１９に示すように、１２個の薄膜トランジスタＴ１〜Ｔ１２と、キャパシタＣＡＰとを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、７個の入力端子４１〜４７と、状態信号Ｑを出力するための２個の出力端子５１，５２とを有している。なお、出力端子５１から出力される状態信号Ｑは、この双安定回路に対応するゲートバスラインに走査信号ＧＯＵＴとして与えられる。また、出力端子５２から出力される状態信号Ｑは、この双安定回路とは異なる段の双安定回路の動作を制御するための信号（以下、「他段制御信号」という。）Ｚとして、当該異なる段の双安定回路に与えられる。

薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ７のゲート端子，および薄膜トランジスタＴ１１のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ８のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。

ところで、ここで説明するゲートドライバについては、２個のシフトレジスタが含まれていることを前提としている。そして、一方のシフトレジスタ内の双安定回路から出力される走査信号ＧＯＵＴは奇数行目のゲートバスラインに与えられ、他方のシフトレジスタ内の双安定回路から出力される走査信号ＧＯＵＴは偶数行目のゲートバスラインに与えられる。すなわち、「これら２個のシフトレジスタによって、表示部内の複数本のゲートバスラインを１本ずつ順次に選択する１つのシフトレジスタが実現されている」と考えることができる。そこで、以下においては、複数本のゲートバスラインを１本ずつ順次に選択するために設けられた複数個（ここでは２個）のシフトレジスタを合わせた構成のことを「シフトレジスタ全体」という。

以上のような構成において、シフトレジスタ全体のｎ段目の双安定回路は次のように動作する（図２０参照）。なお、入力端子４３，４７，４５，および４６には、それぞれ第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤが与えられる。また、入力端子４１には、（ｎ−２）段目の双安定回路から出力される他段制御信号Ｚ（ｎ−２）がセット信号Ｓとして与えられる。さらに、入力端子４４には、（ｎ＋２）段目の双安定回路から出力される他段制御信号Ｚ（ｎ＋２）がリセット信号Ｒとして与えられる。なお、時点ｔ１から時点ｔ２までの期間および時点ｔ３から時点ｔ４までの期間は一般に設けられないか非常に短い期間に設定されており、図２０では、時点ｔ１から時点ｔ２までの期間および時点ｔ３から時点ｔ４までの期間を本来の期間よりも長く図示している。以下、便宜上、時点ｔ１と時点ｔ２、及び時点ｔ３と時点ｔ４とを分けて説明する。これについては、図３、図１１、図１８、およびそれらの説明についても同様である。

時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２はオン状態となり、キャパシタＣＡＰが充電されて、ｎｅｔＡの電位はローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。時点ｔ１になると、セット信号Ｓはハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ２がオフ状態となる。このとき、ｎｅｔＡの電位は、キャパシタＣＡＰによって維持されているので、ハイレベルで維持される。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の上昇に伴って状態信号Ｑの電位（出力端子５１，５２の電位）も上昇する。出力端子５１の電位が上昇すると、キャパシタＣＡＰを介して、ｎｅｔＡの電位も上昇する。その結果、薄膜トランジスタＴ１，Ｔ１１のゲート端子には大きな電圧が印加され、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。

時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位が低下することによって薄膜トランジスタＴ１，Ｔ１１のソース−ドレイン間に電流が流れ、状態信号Ｑの電位（出力端子５１，５２の電位）は徐々に低下する。また、出力端子５１−ｎｅｔＡ間には図１９に示すようにキャパシタＣＡＰが設けられているので、出力端子５１の電位の低下に従ってｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。

時点ｔ４になると、リセット信号Ｒおよび第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４，Ｔ９，およびＴ１０はオン状態となる。薄膜トランジスタＴ４がオン状態となることによって、ｎｅｔＡの電位はローレベルにまで低下する。このとき、薄膜トランジスタＴ９，Ｔ１０がオン状態となることによって出力端子５１の電位も低下するが、その電位低下は緩やかなものとなる。その理由は、時点ｔ４になるとｎｅｔＡの電位がローレベルとなって薄膜トランジスタＴ１がオフ状態となり、一般に時点ｔ３から時点ｔ４までの期間が設けられないか非常に短い期間に設定されているため、薄膜トランジスタＴ１のソース−ドレイン間に電流が流れることによる出力端子５１の電位低下の効果が得られないからである。

以上のように、出力端子５１の電位は徐々に低下する。すなわち、各行についての充電期間の終了後における走査信号ＧＯＵＴの立ち下がりは緩やかなものとなる。このため、パネルの大型化や高精細化が進むにつれて、上述したような混色に起因する表示不良が発生するおそれが高まる。

そこで本発明は、混色に起因する表示不良の発生を抑止すべく、各行についての充電期間の終了後に速やかに走査信号を立ち下げることのできるゲートドライバを実現することを目的とする。

本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタをｍ個備え、
シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
各双安定回路は、
前記走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ部と
を有し、
各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記走査信号線駆動用クロック信号が前記第２のレベル変化をし、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記第１の状態となるより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化し、
前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
ｍとｋとの関係が下記の式を満たすことを特徴とする。
ｍ＋１≦ｋ≦２ｍ−１
ここで、ｍは２以上の整数である。

本発明の第２の局面は、本発明の第１の局面において、
各双安定回路は、当該各双安定回路よりも後の段の双安定回路から出力される状態信号を出力ノードターンオフ用信号として受け取り、前記出力ノードターンオフ用信号に基づいて前記出力ノードをターンオフするための出力ノードターンオフ部を更に有し、
各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記出力ノードのターンオフが行われるよう前記出力ノードターンオフ用信号のレベルが変化する時点より後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１ノード制御用スイッチング素子と、
前記複数のクロック信号のうちの前記走査信号線駆動用クロック信号以外のクロック信号と前記第１ノードの電位とに基づいて前記第１ノード制御用スイッチング素子の第１電極に接続された第２ノードの電位を制御する第２ノード制御部と
を更に有することを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記ｍ個のシフトレジスタとして２個のシフトレジスタを備え、
前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各双安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする。

本発明の第５の局面は、本発明の第４の局面において、
前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする。

本発明の第６の局面は、本発明の第４の局面において、
前記２個のシフトレジスタは、一方のシフトレジスタの１段目の双安定回路に前記走査信号線駆動用クロック信号として与えられる第１のクロック信号，前記第１のクロック信号とは位相が１８０度ずれている第２のクロック信号，前記第１のクロック信号よりも位相が９０度遅れている第３のクロック信号，および前記第３のクロック信号とは位相が１８０度ずれている第４のクロック信号に基づいて動作することを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
各双安定回路に前記第１ノードターンオフ用信号として与えられるべき信号用の配線は、当該各双安定回路の（ｋ−ｍ）段後の段の双安定回路に前記出力ノードターンオフ用信号として与えられるべき信号用の配線から分岐するようにして形成されていることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記複数のクロック信号を含む、前記複数個のシフトレジスタを動作させるための複数の駆動用信号を伝達するための配線は、前記複数個のシフトレジスタに共通的に設けられていることを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、多結晶シリコンからなる薄膜トランジスタであることを特徴とする。

本発明の第１４の局面は、本発明の第１の局面において、
各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。
本発明の第１５の局面は、本発明の第１４の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第１６の局面は、表示装置であって、
本発明の第１の局面に係る走査信号線駆動回路を備えていることを特徴とする。

本発明の第１７の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタをｍ個備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
各双安定回路を前記第２の状態から前記第１の状態に変化させるための第１駆動ステップと、
各双安定回路を前記第１の状態から前記第２の状態に変化させるための第２駆動ステップと
を含み、
シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
各双安定回路は、
前記走査信号線に接続され、オンレベルである前記第１の状態またはオフレベルである前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと
を有し、
各双安定回路について、
前記第１駆動ステップは、
当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させる第１ノードターンオンステップと、
前記走査信号線駆動用クロック信号の前記第１のレベル変化によって前記状態信号のレベルをオンレベルに向けて変化させる状態信号ターンオンステップと
を含み、
前記第２駆動ステップは、
前記走査信号線駆動用クロック信号の前記第２のレベル変化によって前記状態信号のレベルをオフレベルに向けて変化させる状態信号ターンオフステップと、
当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させる第１ノードターンオフステップと
を含み、
前記状態信号ターンオンステップの終了後、前記状態信号ターンオフステップが開始して、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記状態信号ターンオンステップを完了するより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードターンオフステップが開始され、
前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
ｍとｋとの関係が下記の式を満たすことを特徴とする。
ｍ＋１≦ｋ≦２ｍ−１
ここで、ｍは２以上の整数である。

本発明の第１８の局面は、本発明の第１７の局面において、
前記走査信号線駆動回路は前記ｍ個のシフトレジスタとして２個のシフトレジスタを備え、
前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各双安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする。

本発明の第１９の局面は、本発明の第１８の局面において、
前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする。

本発明の第２０の局面は、本発明の第１７の局面において、
前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする。

本発明の第１の局面によれば、走査信号線駆動回路を構成するｍ個のシフトレジスタの各双安定回路において、走査信号線駆動用クロック信号が第１のレベルから第２のレベルに変化することによる出力ノードの電位低下の開始後、各シフトレジスタの位相差にあたる期間、第１ノードはオンレベルの状態で維持される。このため、出力ノードの電位低下の開始後、各シフトレジスタの位相差にあたる期間、出力制御用スイッチング素子はオン状態で維持される。ここで、各双安定回路が第１の状態で維持されるべき期間はシフトレジスタ出力のオン期間となり、当該各双安定回路が第２の状態から第１の状態に変化してからシフトレジスタ出力のオン期間にそれぞれのシフトレジスタ間の位相差を加えた期間の後に第１ノードのターンオフが開始される。このため、第１ノードはオンレベルの状態で比較的長い期間維持される。以上より、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。従って、各出力ノードから出力される走査信号の電位は、対応する走査信号線についての選択期間終了後、速やかにオフレベルに低下する。その結果、例えば、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生が抑止される。また、出力制御用スイッチング素子がオン状態で維持される期間が長くなることから、パネルの大型化等によって走査信号線の負荷容量が増大しても、走査信号の波形なまりに起因する表示不良の発生が抑制される。

本発明の第２の局面によれば、第１ノードターンオフ部による第１ノードのターンオフが開始される前に、出力ノードターンオフ部による出力ノードのターンオフが開始される。このため、出力ノードの電位はより速やかに低下する。これにより、表示不良の発生が効果的に抑制される。

本発明の第３の局面によれば、第１ノードの電位がオフレベルとなっている期間に、クロック信号を用いて第２ノードの電位を所定期間毎にオンレベルにすることができる。これにより、第１ノードの電位がオフレベルとなっている期間中、所定期間毎に第１ノード制御用スイッチング素子がオン状態となる。このため、例えば出力制御用スイッチング素子の閾値電圧のシフトが生じて当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第１ノードの電位を確実にオフレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第４の局面によれば、各双安定回路が第１の状態で維持されるべき期間はシフトレジスタ出力のオン期間となり、当該各双安定回路が第２の状態から第１の状態に変化してからシフトレジスタ出力のオン期間に２個のシフトレジスタ間の位相差を加えた期間の後に第１ノードのターンオフが開始される。このため、第１ノードはオンレベルの状態で比較的長い期間維持され、本発明の第１の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。

本発明の第５の局面によれば、シフトレジスタの偶奇段それぞれの水平走査期間を等しい期間とした上で、本発明の第４の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。

本発明の第６の局面によれば、９０度ずつ位相がずれた４相のクロック信号に基づいて動作する複数のシフトレジスタからなる走査信号線駆動回路において、本発明の第４の局面と同様の効果が得られる。

本発明の第７の局面によれば、シフトレジスタの各段それぞれの水平走査期間を等しい期間とした上で、本発明の第１の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。

本発明の第８の局面によれば、第１ノードターンオフ用信号を伝達するための配線の面積を小さくすることができ、本発明の第１の局面に係る走査信号線駆動回路を備えた表示装置の小型化が可能となる。

本発明の第９の局面によれば、シフトレジスタの駆動用信号を伝達するための配線の面積を小さくすることができ、本発明の第１の局面に係る走査信号線駆動回路を備えた表示装置の小型化が可能となる。

本発明の第１０の局面によれば、走査信号線駆動回路の製造コストを下げることができる。

本発明の第１１の局面によれば、アモルファスシリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。

本発明の第１２の局面によれば、微結晶シリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。

本発明の第１３の局面によれば、多結晶シリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。

本発明の第１４の局面によれば、酸化物半導体からなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。
本発明の第１５の局面によれば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。

本発明の第１６の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置において、「シフトレジスタ全体」について説明するためのブロック図である。 各実施形態における双安定回路の構成の要部を示す回路図である。 各実施形態における双安定回路の動作の概要を説明するための信号波形図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態における第１〜第４ゲートクロック信号の波形図である。 上記第１の実施形態において、シフトレジスタ全体のｎ段目の双安定回路の入出力信号について説明するための図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、シフトレジスタの各段の動作を説明するための信号波形図である。 ＡおよびＢは、上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタの概略構成を示すブロック図である。 上記第２の実施形態における第１〜第６ゲートクロック信号の波形図である。 上記第２の実施形態において、各シフトレジスタについての第１〜第６ゲートクロック信号と第１〜第４クロックとの対応関係の例を示す図である。 上記第２の実施形態において、双安定回路の動作について説明するための信号波形図である。 ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成例を示す回路図である。 シフトレジスタの各段の動作を説明するための信号波形図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

＜１．実施形態における考え方＞
はじめに、以下に説明する各実施形態における考え方について、図２および図３を参照しつつ説明する。図２は、各実施形態におけるシフトレジスタの１段分の構成（双安定回路の構成）の要部を示す回路図である。また、図３は、その双安定回路の動作の概要を説明するための信号波形図である。

図２に示すように、双安定回路は、５個の薄膜トランジスタＴ１，Ｔ２，Ｔ４，Ｔ９，およびＴ１１を備えている。また、双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１，４３，４４，および４８と２個の出力端子５１，５２を有している。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ１１のゲート端子，薄膜トランジスタＴ２のソース端子，および薄膜トランジスタＴ４のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。

薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４８に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５２に接続されている。なお、以下の各実施形態においては、状態信号Ｑを出力するための端子として２つの出力端子５１，５２が設けられているが、本発明はこれに限定されず、１つの出力端子５１が設けられる構成であっても良い。

以上のような構成において、双安定回路は次のように動作する（図３参照）。時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２はオン状態となり、ｎｅｔＡの電位はローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。但し、時点ｔ０〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、状態信号Ｑはローレベルで維持される。

時点ｔ１に第２クロックＣＫＢがハイレベルからローレベルに変化した後、時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の上昇とともに状態信号Ｑの電位（出力端子５１，５２の電位）は上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位が低下することによって薄膜トランジスタＴ１，Ｔ１１のソース−ドレイン間に電流が流れ、状態信号Ｑの電位（出力端子５１，５２の電位）が低下する。

時点ｔ４になると、第１のリセット信号Ｒ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９はオン状態となり、出力端子５１の電位は低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、状態信号Ｑがハイレベルからローレベルに変化している期間中、ｎｅｔＡの電位はハイレベルで維持されている。このため、時点ｔ４以降も薄膜トランジスタＴ１はオン状態で維持され、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。その結果、出力端子５１の電位は速やかにローレベルにまで低下する。

時点ｔ５になると、第２のリセット信号Ｒ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。

以上のように、各実施形態では、出力端子５１の電位を低下させるための信号とｎｅｔＡの電位を低下させるための信号とは異なる信号が採用され、出力端子５１の電位がハイレベルからローレベルに変化するタイミングよりもｎｅｔＡの電位がハイレベルからローレベルに変化するタイミングの方が遅くなるようにされている。詳しくは、出力端子５１の電位を低下させるための第１のリセット信号Ｒ１よりも遅れたタイミングでローレベルからハイレベルに変化する第２のリセット信号Ｒ２に基づいてｎｅｔＡの電位が低下するように、以下の各実施形態では、各双安定回路の第１のリセット信号Ｒ１に相当する状態信号（走査信号）Ｑによって駆動される行よりも後ろの行を駆動する状態信号（走査信号）Ｑが第２のリセット信号Ｒ２として当該各双安定回路に与えられる構成となっている。このような構成により、ｎｅｔＡの電位がハイレベルで維持される期間が従来よりも長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。従って、各行についての充電期間の終了後、当該各行の駆動用の走査信号の電位は速やかにローレベルにまで低下する。

＜２．第１の実施形態＞
＜２．１ 全体構成および動作＞
図４は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図４に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００がモノリシック化された構成となっている。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それらのソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびクリア信号ＣＬＲとを出力する。なお、ゲートクロック信号ＧＣＫは、後述するように４相のクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ３，およびＧＣＫ４で構成されている。また、ゲートスタートパルス信号ＧＳＰは、第１ゲートスタートパルス信号ＧＳＰ１と第２ゲートスタートパルス信号ＧＳＰ２とで構成されている。

ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。

ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびクリア信号ＣＬＲに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜２．２ ゲートドライバの構成および動作＞
次に、図１，図５，および図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成について説明する。図５に示すように、ゲートドライバ４００には２つのシフトレジスタ（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２）が含まれている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、画素マトリクスの奇数行目の各行と１対１で対応するように第１のシフトレジスタ４１１の各段が設けられ、画素マトリクスの偶数行目の各行と１対１で対応するように第２のシフトレジスタ４１２の各段が設けられている。従って、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２は、いずれも（ｉ／２）段で構成されている。また、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、第１のシフトレジスタ４１１は（ｉ／２）個の双安定回路ＳＲ１（１）〜ＳＲ１（ｉ／２）で構成され、第２のシフトレジスタ４１２は（ｉ／２）個の双安定回路ＳＲ２（１）〜ＳＲ２（ｉ／２）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、各双安定回路から出力される状態信号は、当該各双安定回路とは異なる段の双安定回路の動作を制御する他段制御信号としても機能する。

図６は、ゲートドライバ４００内の第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の構成を示すブロック図である。図６に示すように、各双安定回路には、４相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。），ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）をそれぞれ受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、走査開始用の信号であるセット信号Ｓを受け取るための入力端子と、走査終了用の信号である第１のリセット信号Ｒ１および第２のリセット信号Ｒ２をそれぞれ受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。第１のシフトレジスタ４１１内の双安定回路の出力端子は奇数行目のゲートバスラインに接続され、第２のシフトレジスタ４１２内の双安定回路の出力端子は偶数行目のゲートバスラインに接続されている。

上述した構成により、奇数行目のゲートバスラインは第１のシフトレジスタ４１１によって駆動され、偶数行目のゲートバスラインは第２のシフトレジスタ４１２によって駆動される。また、第１ゲートスタートパルス信号ＧＳＰ１が第１のシフトレジスタ４１１の１段目ＳＲ１（１）に与えられ、第２ゲートスタートパルス信号ＧＳＰ２が第２のシフトレジスタ４１２の１段目ＳＲ２（１）に与えられることによって、表示部６００内のゲートバスラインは１本ずつ順次に選択される。このような観点から、「第１のシフトレジスタ４１１と第２のシフトレジスタ４１２とで、ｉ本のゲートバスラインＧＬ１〜ＧＬｉを１本ずつ順次に選択する１つのシフトレジスタが実現されている」と考えることができる。そこで、以下においては、第１のシフトレジスタ４１１と第２のシフトレジスタ４１２とを合わせた構成のことを「シフトレジスタ全体」といい、符号４１０を付す。なお、図１に示すように、シフトレジスタ全体４１０におけるｎ段目の双安定回路には符号ＳＲ（ｎ）を付す。

第１のシフトレジスタ４１１および第２のシフトレジスタ４１２には、ゲートクロック信号ＧＣＫとして４相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），ＧＣＫ３（以下「第３ゲートクロック信号」という。），およびＧＣＫ４（以下「第４ゲートクロック信号」という。）が与えられる。図７に示すように、第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４については、いずれもオン期間（ハイレベルの状態で維持される期間）がほぼ２水平走査期間（２Ｈ）となっている。なお、各信号について、ハイレベルが第１のレベルに相当し、ローレベルが第２のレベルに相当する。

第１ゲートクロック信号ＧＣＫ１と第３ゲートクロック信号ＧＣＫ３とは互いに位相が１８０度ずらされている。また、第２ゲートクロック信号ＧＣＫ２と第４ゲートクロック信号ＧＣＫ４とは互いに位相が１８０度ずらされている。さらに、第１ゲートクロック信号ＧＣＫ１の位相は、第２ゲートクロック信号ＧＣＫ２の位相よりも９０度だけ進められている。なお、この９０度の位相差はほぼ１水平走査期間（１Ｈ）に相当する。

各段（各双安定回路）の入力端子に与えられる信号は次のようになっている（図６参照）。第１のシフトレジスタ４１１においては、第１ゲートクロック信号ＧＣＫ１または第３ゲートクロック信号ＧＣＫ３の一方が第１クロックＣＫＡとして与えられ、他方が第２クロックＣＫＢとして与えられる。仮に奇数段目において第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられると、偶数段目では第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられる。また、第１のシフトレジスタ４１１においては、第２ゲートクロック信号ＧＣＫ２または第４ゲートクロック信号ＧＣＫ４の一方が第３クロックＣＫＣとして与えられ、他方が第４クロックＣＫＤとして与えられる。第２のシフトレジスタ４１２においては、第２ゲートクロック信号ＧＣＫ２または第４ゲートクロック信号ＧＣＫ４の一方が第１クロックＣＫＡとして与えられ、他方が第２クロックＣＫＢとして与えられる。また、第２のシフトレジスタ４１２においては、第１ゲートクロック信号ＧＣＫ１または第３ゲートクロック信号ＧＣＫ３の一方が第３クロックＣＫＣとして与えられ、他方が第４クロックＣＫＤとして与えられる。クリア信号ＣＬＲおよびローレベルの電源電圧ＶＳＳについては、全ての双安定回路に共通的に与えられる。

セット信号Ｓ，第１のリセット信号Ｒ１，および第２のリセット信号Ｒ２については、次のようになっている（図８参照）。シフトレジスタ全体４１０のｎ段目ＳＲ（ｎ）に着目すると、２段前の段から出力される他段制御信号Ｚ（ｎ−２）がセット信号Ｓとして与えられ、２段後の段から出力される他段制御信号Ｚ（ｎ＋２）が第１のリセット信号Ｒ１として与えられ、３段後の段から出力される他段制御信号Ｚ（ｎ＋３）が第２のリセット信号Ｒ２として与えられる。例えば、シフトレジスタ全体４１０の７段目ＳＲ（７）に着目すると、５段目ＳＲ（５）から出力される他段制御信号Ｚ（５）がセット信号Ｓとして与えられ、９段目ＳＲ（９）から出力される他段制御信号Ｚ（９）が第１のリセット信号Ｒ１として与えられ、１０段目ＳＲ（１０）から出力される他段制御信号Ｚ（１０）が第２のリセット信号Ｒ２として与えられる。換言すれば、第１のシフトレジスタ４１１の４段目ＳＲ１（４）に着目すると、第１のシフトレジスタ４１１の３段目ＳＲ１（３）から出力される状態信号Ｑがセット信号Ｓとして与えられ、第１のシフトレジスタ４１１の５段目ＳＲ１（５）から出力される状態信号Ｑが第１のリセット信号Ｒ１として与えられ、第２のシフトレジスタ４１２の５段目ＳＲ２（５）から出力される状態信号Ｑが第２のリセット信号Ｒ２として与えられる。

次に、各段（各双安定回路）の出力端子から出力される信号について説明する。図８に示すように、シフトレジスタ全体４１０のｎ段目ＳＲ（ｎ）の出力端子からは、ｎ行目のゲートバスラインＧＬｎについての駆動用の走査信号ＧＯＵＴ（ｎ）となる状態信号Ｑが出力される。当該状態信号Ｑは、第１のリセット信号Ｒ１として（ｎ−２）段目ＳＲ（ｎ−２）に与えられ、第２のリセット信号Ｒ２として（ｎ−３）段目ＳＲ（ｎ−３）に与えられ、セット信号Ｓとして（ｎ＋２）段目ＳＲ（ｎ＋２）に与えられる。

以上のような構成において、第１のシフトレジスタ４１１の１段目ＳＲ１（１）にセット信号Ｓとしての第１ゲートスタートパルス信号ＧＳＰ１のパルスが与えられ、第２のシフトレジスタ４１２の１段目ＳＲ２（１）にセット信号Ｓとしての第２ゲートスタートパルス信号ＧＳＰ２のパルスが与えられると、上記第１〜第４ゲートクロック信号ＧＣＫ１〜４に基づいて、第１のシフトレジスタ４１１内で第１ゲートスタートパルス信号ＧＳＰ１のパルスが１段ずつ順次に転送され、第２のシフトレジスタ４１２内で第２ゲートスタートパルス信号ＧＳＰ２のパルスが１段ずつ順次に転送される。そして、それらのパルスの転送に応じて、シフトレジスタ全体４１０の各段から出力される状態信号Ｑが順次にハイレベルとなる。これにより、図９に示すように、ハイレベルの状態がほぼ２水平走査期間維持される走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｉ）が、表示部６００内のゲートバスラインＧＬ１〜ＧＬｉにほぼ１水平走査期間毎に順次に与えられる。

なお、本実施形態においては、第１クロックＣＫＡが走査信号線駆動用クロック信号に相当し、第１のリセット信号Ｒ１が出力ノードターンオフ用信号に相当し、第２のリセット信号Ｒ２が第１ノードターンオフ用信号に相当する。

＜２．３ 双安定回路の構成＞
図１０は、本実施形態における双安定回路の構成（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の一段分の構成）を示す回路図である。図１０に示すように、この双安定回路は、１２個の薄膜トランジスタＴ１〜Ｔ１２と、キャパシタＣＡＰとを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、８個の入力端子４１〜４８と２個の出力端子５１，５２とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、クリア信号ＣＬＲを受け取る入力端子には符号４２を付し、第１クロックＣＫＡを受け取る入力端子には符号４３を付し、第１のリセット信号Ｒ１を受け取る入力端子には符号４４を付し、第３クロックＣＫＣを受け取る入力端子には符号４５を付し、第４クロックＣＫＤを受け取る入力端子には符号４６を付し、第２クロックＣＫＢを受け取る入力端子には符号４７を付し、第２のリセット信号Ｒ２を受け取る入力端子には符号４８を付している。また、状態信号Ｑを走査信号ＧＯＵＴとして出力する出力端子には符号５１を付し、状態信号Ｑを他段制御信号Ｚとして出力する出力端子には符号５２を付している。

次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ７のゲート端子，および薄膜トランジスタＴ１１のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ８のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。

薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４８に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。

薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ７については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４６に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４７に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。

薄膜トランジスタＴ１１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５２に接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４１に接続され、ドレイン端子は出力端子５２に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。キャパシタＣＡＰについては、一端はｎｅｔＡに接続され、他端は出力端子５１に接続されている。

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５１に与える。薄膜トランジスタＴ２は、セット信号Ｓがハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ３は、クリア信号ＣＬＲがハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２のリセット信号Ｒ２がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ５は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ６は、第３クロックＣＫＣがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ７は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ８は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ９は、第１のリセット信号Ｒ１がハイレベルになっているときに、出力端子５１の電位をローレベルにする。薄膜トランジスタＴ１０は、第２クロックＣＫＢがハイレベルになっているときに、出力端子５１の電位をローレベルにする。薄膜トランジスタＴ１１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５２に与える。薄膜トランジスタＴ１２は、セット信号Ｓがハイレベルになっているときに、出力端子５２の電位をローレベルにする。キャパシタＣＡＰは、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。

なお、本実施形態においては、薄膜トランジスタＴ１によって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ５によって第１ノード制御用スイッチング素子が実現されている。また、薄膜トランジスタＴ２によって第１ノードターンオン部が実現され、薄膜トランジスタＴ４によって第１ノードターンオフ部が実現され、薄膜トランジスタＴ９によって出力ノードターンオフ部が実現され、薄膜トランジスタＴ６〜Ｔ８によって第２ノード制御部が実現されている。

＜２．４ 双安定回路の動作＞
次に、図１０および図１１を参照しつつ、本実施形態における双安定回路の動作について説明する。液晶表示装置の動作中、この双安定回路には図１１に示すような波形の第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤが与えられる。なお、クリア信号ＣＬＲについては１フレーム期間毎に所定期間だけハイレベルとなり、これによって全ての双安定回路でｎｅｔＡの電位が１フレーム期間毎にローレベルとされる。

時点ｔ０以前の期間には、ｎｅｔＡの電位および状態信号Ｑの電位（出力端子５１，５２の電位）はローレベルとなっている。また、時点ｔ０以前の期間には、第３クロックＣＫＣがローレベルからハイレベルに変化すると、ｎｅｔＢの電位はローレベルからハイレベルに変化し、第４クロックＣＫＤがローレベルからハイレベルに変化すると、ｎｅｔＢの電位はハイレベルからローレベルに変化する。このようにｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるので、時点ｔ０以前の期間には、ｎｅｔＡの電位はローレベルで維持される。

時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ２は図１０に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＴ２はオン状態となり、キャパシタＣＡＰが充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。時点ｔ１になると、セット信号Ｓはハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ２がオフ状態となる。このとき、ｎｅｔＡの電位はキャパシタＣＡＰによって維持されているので、薄膜トランジスタＴ２がオフ状態となったことに起因してｎｅｔＡの電位が変動することはない。

ところで、時点ｔ０〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、薄膜トランジスタＴ７のゲート端子はｎｅｔＡに接続されているので、時点ｔ０〜時点ｔ２の期間中、薄膜トランジスタＴ７はオン状態で維持される。これにより、この期間中、ｎｅｔＢの電位はローレベルで維持され、その結果、薄膜トランジスタＴ５はオフ状態で維持される。さらに、この期間中、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態で維持される。以上より、ｎｅｔＡの電位が時点ｔ０〜時点ｔ２の期間中に低下することはない。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、入力端子４３の電位の上昇に伴い薄膜トランジスタＴ１，Ｔ１１のドレイン電位が上昇する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、状態信号Ｑの電位（出力端子５１，５２の電位）も上昇する。出力端子５１の電位が上昇すると、キャパシタＣＡＰを介して、ｎｅｔＡの電位も上昇する。その結果、薄膜トランジスタＴ１，Ｔ１１のゲート端子には大きな電圧が印加され、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。第１クロックＣＫＡがハイレベルにされた状態は時点ｔ３まで維持されるので、時点ｔ２〜時点ｔ３の期間中、状態信号Ｑはハイレベルで維持される。従って、この期間中に、この双安定回路の出力端子５１に接続されているゲートバスラインに対応する行の画素形成部において画素容量Ｃｐへの映像信号の書き込み（充電）が行われる。

時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位（出力端子５１，５２の電位）は低下する。出力端子５１の電位が低下することによって、キャパシタＣＡＰを介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。

時点ｔ４になると、第１のリセット信号Ｒ１および第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９，Ｔ１０はオン状態となり、出力端子５１の電位は低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、状態信号Ｑがハイレベルからローレベルに変化している期間中、ｎｅｔＡの電位はハイレベルで維持されている。このため、時点ｔ４以降も薄膜トランジスタＴ１はオン状態で維持され、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。その結果、出力端子５１の電位は速やかにローレベルにまで低下する。

時点ｔ５になると、第２のリセット信号Ｒ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、第３クロックＣＫＣがローレベルからハイレベルに変化する。薄膜トランジスタＴ６は図１０に示すようにダイオード接続となっているので、第３クロックＣＫＣがハイレベルとなることによって薄膜トランジスタＴ６はオン状態となり、ｎｅｔＢの電位はローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ５はオン状態となるので、ｎｅｔＡの電位は確実にローレベルとなる。

時点ｔ５以降の期間については、次にセット信号Ｓがローレベルからハイレベルに変化するまで、時点ｔ０以前の期間と同様の動作が繰り返される。

なお、本実施形態においては、時点ｔ０における開始信号Ｓのレベルの変化によって第１ノードターンオンステップが実現され、時点ｔ２における第１クロックＣＫＡのレベルの変化によって状態信号ターンオンステップが実現され、時点ｔ３における第１クロックＣＫＡのレベルの変化によって状態信号ターンオフステップが実現され、時点ｔ５における第２のリセット信号Ｒ２のレベルの変化によって第１ノードターンオフステップが実現されている。

＜２．５ 効果＞
本実施形態によれば、図１０に示すように、シフトレジスタの各段に、状態信号Ｑの電位を制御するための出力制御用スイッチング素子として、ｎｅｔＡにゲート端子が接続され、第１クロックＣＫＡが与えられる入力端子４３にドレイン端子が接続され、状態信号Ｑを出力する出力端子５１にソース端子が接続された薄膜トランジスタＴ１が設けられている。そして、ｎｅｔＡの電位は、セット信号Ｓに基づいてハイレベルとされ、第２のリセット信号Ｒ２に基づいてローレベルとされる。このような構成において、シフトレジスタ全体４１０における各段ＳＲ（ｎ）には、２段前の段ＳＲ（ｎ−２）から出力される他段制御信号Ｚ（ｎ−２）がセット信号Ｓとして与えられる。また、９０度ずつ位相がずれた４相のクロック信号（第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４）がシフトレジスタ全体４１０に与えられ、各段ＳＲ（ｎ）は、前段ＳＲ（ｎ−１）に与えられるクロック信号よりも位相が９０度遅れたクロック信号に基づいて動作する。ところで、オン期間が２水平走査期間である状態信号（走査信号）Ｑを出力する２つのシフトレジスタを備えた構成において、シフトレジスタ全体４１０における各段ＳＲ（ｎ）について、仮に２段後の段ＳＲ（ｎ＋２）から出力される他段制御信号Ｚ（ｎ＋２）に基づいてｎｅｔＡの電位をハイレベルからローレベルに低下させると、状態信号Ｑの電位が充分に低下する前にｎｅｔＡの電位がローレベルにまで低下する。このため、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られず、状態信号Ｑの電位は速やかにはローレベルまで低下しない。この点、本実施形態によれば、シフトレジスタ全体４１０における各段ＳＲ（ｎ）について、３段後の段ＳＲ（ｎ＋３）から出力される他段制御信号Ｚ（ｎ＋３）がｎｅｔＡの電位をローレベルに低下させるための信号（上述の第２のリセット信号Ｒ２）として与えられる。このため、ｎｅｔＡの電位がハイレベルで維持される期間が長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。すなわち、各行についての充電期間の終了後、走査信号の電位は速やかにローレベルにまで低下する。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生が抑止される。また、ｎｅｔＡの電位がハイレベルで維持される期間が長くなることから、パネルの大型化等によってゲートバスラインの負荷容量が増大しても、走査信号の波形なまりに起因する表示不良の発生が抑制される。

また、本実施形態によれば、ｎｅｔＡの電位，第３クロックＣＫＣの電位，および第４クロックＣＫＤの電位によって制御される薄膜トランジスタＴ５がオン状態になると、ｎｅｔＡの電位はローレベルとなる。このため、例えば薄膜トランジスタＴ１の閾値電圧のシフトが生じて当該薄膜トランジスタＴ１におけるリーク電流が大きくなった場合でも、所定期間毎にｎｅｔＡの電位を確実にローレベルにすることができ、出力端子５１からの異常パルスの出力が抑制される。

次に、シミュレーション結果を示して、本実施形態における効果について説明する。図１２Ａは従来例における信号波形図であり、図１２Ｂは本実施形態における信号波形図である。図１２Ａにおいて、符号６１の太点線は走査信号の波形を示し、符号６２の細点線はｎｅｔＡの波形を示している。また、図１２Ｂにおいて、符号６３の太実線は走査信号の波形を示し、符号６４の細実線はｎｅｔＡの波形を示している。図１３は、図１２Ａおよび図１２Ｂにおいて符号６０で示す部分の拡大図である。図１２Ａおよび図１２Ｂから把握されるように、本実施形態においては、従来例と比較してｎｅｔＡの電位がハイレベルで維持される期間が長くなっている。その結果、図１３に示すように、従来においては走査信号が９０パーセント立ち下がるのに要する時間Ｔａが３．４μｓであったのに対し、本実施形態においては走査信号が９０パーセント立ち下がるのに要する時間Ｔｂが２．５μｓとなっている。すなわち、本実施形態においては、従来例と比較して、走査信号が立ち下がるのに要する時間が約２６パーセント短縮されている。このように、本実施形態によれば、従来例と比較して、各行についての充電期間の終了後に走査信号が速やかに立ち下がる。

＜２．６ 変形例＞
上記第１の実施形態においては、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２のそれぞれについて、第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４用の配線，クリア信号ＣＬＲ用の配線，およびローレベルの電源電圧ＶＳＳ用の配線が設けられていた。しかしながら、本発明はこれに限定されない。例えばシフトレジスタ全体の各段を図１４に示すように配置することにより、第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４用の配線，クリア信号ＣＬＲ用の配線，およびローレベルの電源電圧ＶＳＳ用の配線をそれぞれ１本ずつにすることが可能となる。これにより、シフトレジスタの駆動信号用の配線面積を小さくすることができ、表示装置の小型化が可能となる。

また、例えばｎ段目についての第２のリセット信号Ｒ２用の配線に関し、図１４で符号４１９で示すように、（ｎ＋１）段目についての第１のリセット信号Ｒ１用の配線から分岐するようにしてｎ段目についての第２のリセット信号Ｒ２用の配線を形成しても良い。このような構成により、第２のリセット信号Ｒ２用の配線の長さを比較的短くすることが可能となる。

＜３．第２の実施形態＞
＜３．１ シフトレジスタの構成＞
図１５は、本発明の第２の実施形態に係る液晶表示装置におけるシフトレジスタの概略構成を示すブロック図である。なお、液晶表示装置の全体構成については上記第１の実施形態と同様であるので説明を省略する（図４参照）。上記第１の実施形態においてはゲートドライバ４００には２つのシフトレジスタが含まれていたが、本実施形態においてはゲートドライバ４００には３つのシフトレジスタ（第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３）が含まれている。すなわち、図１５に示すように、第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３によって、表示部６００内のゲートバスラインＧＬ１〜ＧＬｉを１本ずつ駆動するためのシフトレジスタ全体４２０が実現されている。

各双安定回路には、上記第１の実施形態と同様、４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，およびＣＫＤをそれぞれ受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、第１のリセット信号Ｒ１を受け取るための入力端子と、第２のリセット信号Ｒ２を受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。但し、図１５においては、説明の便宜上、第２のリセット信号Ｒ２を受け取るための入力端子および状態信号Ｑを出力するための出力端子のみを示している。各双安定回路の回路構成についても、上記第１の実施形態と同様である（図１０参照）。なお、第１のシフトレジスタ４２１内の双安定回路の出力端子はゲートバスラインＧＬ１，ＧＬ４，ＧＬ７，・・・に接続され、第２のシフトレジスタ４２２内の双安定回路の出力端子はゲートバスラインＧＬ２，ＧＬ５，ＧＬ８，・・・に接続され、第３のシフトレジスタ４２３内の双安定回路の出力端子はゲートバスラインＧＬ３，ＧＬ６，ＧＬ９，・・・に接続されている。

本実施形態においては、６相のクロック信号である第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６が表示制御回路２００からゲートドライバ４００に与えられる（図１６参照）。図１６に示すように、第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６については、いずれもオン期間がほぼ３水平走査期間（３Ｈ）となっている。第１ゲートクロック信号ＧＣＫ１と第４ゲートクロック信号ＧＣＫ４とは互いに位相が１８０度ずらされている。第２ゲートクロック信号ＧＣＫ２と第５ゲートクロック信号ＧＣＫ５とは互いに位相が１８０度ずらされている。第３ゲートクロック信号ＧＣＫ３と第６ゲートクロック信号ＧＣＫ６とは互いに位相が１８０度ずらされている。第１ゲートクロック信号ＧＣＫ１の位相は、第２ゲートクロック信号ＧＣＫ２の位相よりも６０度だけ進められている。第２ゲートクロック信号ＧＣＫ２の位相は、第３ゲートクロック信号ＧＣＫ３の位相よりも６０度だけ進められている。なお、この６０度の位相差はほぼ１水平走査期間（１Ｈ）に相当する。

図１７は、各シフトレジスタについての第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６と第１〜第４クロックＣＫＡ〜ＣＫＤとの対応関係の例を示す図である。図１７より、例えば次のことが把握される。第１のシフトレジスタ４２１の奇数段目については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第５ゲートクロック信号ＧＣＫ５が第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。

＜３．２ 双安定回路の動作＞
図１８は、本実施形態における双安定回路の動作について説明するための信号波形図である。本実施形態においては、セット信号Ｓ，第１のリセット信号Ｒ１，および第２のリセット信号Ｒ２として双安定回路に与えられる信号が上記第１の実施形態とは異なっている。具体的には、シフトレジスタ全体のｎ段目ＳＲ（ｎ）には、（ｎ−３）段目ＳＲ（ｎ−３）から出力される他段制御信号Ｚ（ｎ−３）がセット信号Ｓとして与えられ、（ｎ＋３）段目ＳＲ（ｎ＋３）から出力される他段制御信号Ｚ（ｎ＋３）が第１のリセット信号Ｒ１として与えられ、（ｎ＋４）段目ＳＲ（ｎ＋４）から出力される他段制御信号Ｚ（ｎ＋４）が第２のリセット信号Ｒ２として与えられる。

図１１および図１８から把握されるように、本実施形態における双安定回路では、上記第１の実施形態における双安定回路と同様の動作が行われる。すなわち、時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化することによって、状態信号Ｑの電位（出力端子５１，５２の電位）およびｎｅｔＡの電位が徐々に低下する。その後、時点ｔ４になると、第１のリセット信号Ｒ１および第２クロックＣＫＢがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ９，Ｔ１０がオン状態となり、出力端子５１の電位が更に低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、時点ｔ４以降も、ｎｅｔＡの電位はハイレベルで維持され、薄膜トランジスタＴ１はオン状態で維持される。

＜３．３ 効果＞
本実施形態によれば、上記第１の実施形態と同様、各双安定回路についてｎｅｔＡの電位がハイレベルで維持される期間が長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。これにより、各行についての充電期間の終了後、走査信号ＧＯＵＴは速やかに立ち下がる。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生やパネルの大型化等に伴う走査信号ＧＯＵＴの波形なまりに起因する表示不良の発生が抑制される。

＜４．その他＞
＜４．１ 構成の一般化＞
上記第１の実施形態においては、ゲートドライバ４００は２個のシフトレジスタ（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２）からなり、シフトレジスタ全体４１０における各双安定回路について３段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位がローレベルにまで低下する構成となっていた。また、上記第２の実施形態においては、ゲートドライバ４００は３個のシフトレジスタ（第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３）からなり、シフトレジスタ全体４２０における各双安定回路について４段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位がローレベルにまで低下する構成となっていた。しかしながら、本発明はこれに限定されず、次のように一般化することができる。

１水平走査期間毎に順次にゲートバスラインを駆動する、ｍ個のシフトレジスタからなるゲートドライバ４００において、下記の式（１）を満たすことおよび各双安定回路から出力される状態信号Ｑのオン期間がｍ水平走査期間（ｍＨ）であることを前提として、シフトレジスタ全体における各双安定回路についてｋ段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすることができる。
ｍ＋１≦ｋ≦２ｍ−１ ・・・（１）

例えば、上記第１の実施形態のようにゲートドライバ４００が２個のシフトレジスタによって構成される場合、上式（１）より「３≦ｋ≦３」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の３段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。また、例えば、上記第２の実施形態のようにゲートドライバ４００が３個のシフトレジスタによって構成される場合、上式（１）より「４≦ｋ≦５」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の４段後または５段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。さらに、例えば、ゲートドライバ４００が４個のシフトレジスタによって構成される場合、上式（１）より「５≦ｋ≦７」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の５〜７段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。

＜４．２ 液晶表示装置以外の表示装置への適用＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

４１〜４８…（双安定回路の）入力端子
５１，５２…（双安定回路の）出力端子
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０，４２０…シフトレジスタ全体
４１１，４２１…第１のシフトレジスタ
４１２，４２２…第２のシフトレジスタ
４２３…第３のシフトレジスタ
６００…表示部
ＳＲ，ＳＲ１，ＳＲ２…双安定回路
ＣＡＰ…キャパシタ（容量素子）
Ｔ１〜Ｔ１２…薄膜トランジスタ
ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ１〜ＳＬｊ…ソースバスライン
ＧＣＫ１〜ＧＣＫ６…第１〜第６ゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
Ｓ…セット信号
Ｒ１…第１のリセット信号
Ｒ２…第２のリセット信号
Ｑ…状態信号
ＧＯＵＴ…走査信号
Ｚ…他段制御信号
ＶＳＳ…ローレベルの電源電圧

Claims (20)

1. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
   第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタをｍ個備え、
   シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
   各双安定回路は、
   前記走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
   第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
   当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
   当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ部と
   を有し、
   各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記走査信号線駆動用クロック信号が前記第２のレベル変化をし、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記第１の状態となるより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化し、
   前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
   前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
   ｍとｋとの関係が下記の式を満たすことを特徴とする、走査信号線駆動回路：
   ｍ＋１≦ｋ≦２ｍ−１
   ここで、ｍは２以上の整数である。
2. 各双安定回路は、当該各双安定回路よりも後の段の双安定回路から出力される状態信号を出力ノードターンオフ用信号として受け取り、前記出力ノードターンオフ用信号に基づいて前記出力ノードをターンオフするための出力ノードターンオフ部を更に有し、
   各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記出力ノードのターンオフが行われるよう前記出力ノードターンオフ用信号のレベルが変化する時点より後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする、請求項１に記載の走査信号線駆動回路。
3. 各双安定回路は、
   前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１ノード制御用スイッチング素子と、
   前記複数のクロック信号のうちの前記走査信号線駆動用クロック信号以外のクロック信号と前記第１ノードの電位とに基づいて前記第１ノード制御用スイッチング素子の第１電極に接続された第２ノードの電位を制御する第２ノード制御部と
   を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
4. 前記ｍ個のシフトレジスタとして２個のシフトレジスタを備え、
   前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
   前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各双安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
5. 前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
   前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする、請求項４に記載の走査信号線駆動回路。
6. 前記２個のシフトレジスタは、一方のシフトレジスタの１段目の双安定回路に前記走査信号線駆動用クロック信号として与えられる第１のクロック信号，前記第１のクロック信号とは位相が１８０度ずれている第２のクロック信号，前記第１のクロック信号よりも位相が９０度遅れている第３のクロック信号，および前記第３のクロック信号とは位相が１８０度ずれている第４のクロック信号に基づいて動作することを特徴とする、請求項４に記載の走査信号線駆動回路。
7. 前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
   前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする、請求項１に記載の走査信号線駆動回路。
8. 各双安定回路に前記第１ノードターンオフ用信号として与えられるべき信号用の配線は、当該各双安定回路の（ｋ−ｍ）段後の段の双安定回路に前記出力ノードターンオフ用信号として与えられるべき信号用の配線から分岐するようにして形成されていることを特徴とする、請求項１に記載の走査信号線駆動回路。
9. 前記複数のクロック信号を含む、前記ｍ個のシフトレジスタを動作させるための複数の駆動用信号を伝達するための配線は、前記ｍ個のシフトレジスタに共通的に設けられていることを特徴とする、請求項１に記載の走査信号線駆動回路。
10. 各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
11. 各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
12. 各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
13. 各双安定回路に含まれるスイッチング素子は、多結晶シリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
14. 各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
15. 前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする、請求項１４に記載の走査信号線駆動回路。
16. 前記表示部を含み、請求項１に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
17. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタをｍ個備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
    各双安定回路を前記第２の状態から前記第１の状態に変化させるための第１駆動ステップと、
    各双安定回路を前記第１の状態から前記第２の状態に変化させるための第２駆動ステップと
    を含み、
    シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
    各双安定回路は、
    前記走査信号線に接続され、オンレベルである前記第１の状態またはオフレベルである前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
    前記出力制御用スイッチング素子の第１電極に接続された第１ノードと
    を有し、
    各双安定回路について、
    前記第１駆動ステップは、
    当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させる第１ノードターンオンステップと、
    前記走査信号線駆動用クロック信号の前記第１のレベル変化によって前記状態信号のレベルをオンレベルに向けて変化させる状態信号ターンオンステップと
    を含み、
    前記第２駆動ステップは、
    前記走査信号線駆動用クロック信号の前記第２のレベル変化によって前記状態信号のレベルをオフレベルに向けて変化させる状態信号ターンオフステップと、
    当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させる第１ノードターンオフステップと
    を含み、
    前記状態信号ターンオンステップの終了後、前記状態信号ターンオフステップが開始して、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記状態信号ターンオンステップを完了するより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードターンオフステップが開始され、
    前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
    前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
    ｍとｋとの関係が下記の式を満たすことを特徴とする、駆動方法：
    ｍ＋１≦ｋ≦２ｍ−１
    ここで、ｍは２以上の整数である。
18. 前記走査信号線駆動回路は前記ｍ個のシフトレジスタとして２個のシフトレジスタを備え、
    前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
    前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各双安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする、請求項１７に記載の駆動方法。
19. 前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
    前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする、請求項１８に記載の駆動方法。
20. 前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
    前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする、請求項１７に記載の駆動方法。

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