KR102278390B1 - 구동 드라이버 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 회로는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 제N(N은 자연수) 스테이지는 제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부, 제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부, 제2 입력 신호가 부스트된 제3 신호, 제2 노드에 전달되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 제1 노드에 전달되는 제1 노드 신호를 안정화하는 안정화부, 초기화 신호에 응답하여 제1 및 제2 노드들의 전압들 및 제1 내지 제4 신호들을 초기화하는 초기화부 및 제1 노드 신호 및 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함한다.

Description

구동 드라이버 및 이를 포함하는 표시 장치{DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 표시 패널의 게이트 라인을 구동하는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 게이트 라인들, 데이터 라인들 및 화소들을 포함한다. 상기 표시 패널 구동부는 게이트 구동 회로 및 데이터 구동 회로를 포함한다. 상기 표시 패널 및 상기 표시 패널 구동부는 산화물 기판 상에 공통으로 형성될 수 있다.
게이트 구동 회로는 산화물 기판 상에 형성된 엔모스(N-channel Metal Oxide semiconductor; NMOS) 트랜지스터들을 포함할 수 있다. 일반적으로, 상기 게이트 구동 회로에 제공되는 신호들은 하이 전압 레벨(VGH)과 로우 전압 레벨(VGL)을 갖는 OV 이상의 전압이다. 이때, 산화물 기판 상에 형성되는 NMOS 트랜지스터들은 소자 특성 상 다양한 음의 문턱 전압을 가질 수 있다. 따라서, 상기 NMOS 트랜지스터의 게이트 전극에 상기 로우 전압 레벨(VGL)이 인가되는 경우, 상기 NMOS 트랜지스터의 게이트-소스 전압은 문턱 전압보다 크므로 상기 NMOS 트랜지스터가 정상적으로 턴-오프되지 못한다. 다시 말하면, 상기 게이트 구동 회로에 포함되는 스위칭 소자가 음의 문턱 전압을 가지는 경우, 게이트 출력 신호가 비정상적으로 출력된다.
본 발명의 일 목적은 NMOS 트랜시스터들로 구성되는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제N(N은 자연수) 스테이지는 제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부, 제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 상기 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부, 제2 입력 신호가 부스트된 제3 신호, 상기 제2 노드에 전달되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 상기 제1 노드에 전달되는 제1 노드 신호를 안정화하는 안정화부, 초기화 신호에 응답하여 상기 제1 및 제2 노드들의 전압들 및 상기 제1 내지 제4 신호들을 초기화하는 초기화부 및 상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 입력부는 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제1 입력 신호가 인가되는 제3 입력 단자에 연결되는 드레인 전극 및 제2 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제1 입력 스위칭 소자, 상기 제1 신호가 인가되는 게이트 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하고, 상기 제1 신호에 기초하여 상기 제1 입력 스위칭 소자로부터 수신한 상기 제1 입력 신호가 상기 제1 노드에 전달되는 것을 차단하는 상기 제2 입력 스위칭 소자 및 상기 제1 입력 신호가 인가되는 제1 입력 단자와 상기 제2 입력 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제1 입력 신호를 상기 제1 신호로 부스트하는 제1 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 입력부는 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 제5 클럭 신호가 인가되는 드레인 전극 및 제4 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제3 입력 스위칭 소자, 상기 제4 클럭 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결되는 소스 전극을 포함하고, 상기 제3 입력 스위칭 소자에 직렬로 연결되는 상기 제4 입력 스위칭 소자, 상기 제2 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 제6 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제5 입력 스위칭 소자, 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결되는 소스 전극을 포함하고, 상기 제5 입력 스위칭 소자에 직렬로 연결되는 상기 제6 입력 스위칭 소자 및 상기 제1 입력 신호가 인가되는 제3 입력 단자와 상기 제5 입력 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제1 입력 신호를 상기 제2 신호로 부스트하는 제2 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제3 신호에 응답하여 상기 제1 노드 신호를 상기 제1 직류 전압으로 안정화하는 제1 안정화부를 포함할 수 있다. 상기 제1 안정화부는 상기 제3 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 제1 스위칭 소자 및 상기 제2 입력 신호가 인가되는 제2 입력 단자와 상기 제1 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제2 입력 신호를 상기 제3 신호로 부스트하는 제3 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 안정화부는 상기 제4 신호 및 상기 제3 클럭 신호에 응답하여 상기 제1 노드 신호를 상기 제1 직류 전압으로 안정화하는 제2 안정화부를 더 포함할 수 있다. 상기 제2 안정화부는 상기 제4 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 제3 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제2 스위칭 소자, 상기 제3 클럭 신호가 인가되는 게이트 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 상기 제3 스위칭 소자 및 상기 제2 노드와 상기 제2 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제2 노드 신호를 상기 제4 신호로 부스트하는 제4 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 초기화부는 제2 직류 전압에 기초하여 상기 제1, 제2 및 제4 신호들을 초기화하는 제1 초기화부 및 상기 제1 및 제2 직류 전압들에 기초하여 상기 제1 및 제2 노드 신호들 및 상기 제3 신호를 초기화하는 제2 초기화부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 초기화부는 상기 초기화 신호에 응답하여 상기 제1 직류 전압보다 낮은 제2 직류 전압을 상기 제1 커패시터의 일 단자로 인가함으로써 상기 제1 커패시터에 저장되는 전압을 초기화하는 제1 초기화 스위칭 소자, 상기 초기화 신호에 응답하여 상기 제2 직류 전압을 상기 제4 커패시터의 일 단자로 인가함으로써 상기 제4 커패시터에 저장되는 전압을 초기화하는 제2 초기화 스위칭 소자 및 상기 초기화 신호에 응답하여 상기 제2 직류 전압을 상기 제2 커패시터의 일 단자로 인가함으로써 상기 제2 커패시터에 저장되는 전압을 초기화하는 제3 초기화 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 초기화부는 상기 초기화 신호에 응답하여 상기 제3 입력 단자에 제1 동시 구동 신호의 로우 전압 레벨을 인가하는 제4 초기화 스위칭 소자, 상기 초기화 신호에 응답하여 상기 제1 직류 전압보다 낮은 제2 직류 전압을 상기 제2 커패시터의 일 단자로 인가함으로써 상기 제2 커패시터에 저장되는 전압을 초기화하는 제5 초기화 스위칭 소자, 상기 초기화 신호에 응답하여 상기 제1 노드에 상기 제1 직류 전압을 인가하는 제6 초기화 스위칭 소자 및 상기 초기화 신호에 응답하여 상기 제2 노드에 상기 제1 직류 전압을 인가하는 제7 초기화 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 버퍼부는 상기 제1 노드 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부 및 상기 제2 노드 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부를 포함할 수 있다.
일 실시예에 의하면, 상기 풀업부는 상기 제1 노드에 연결되는 게이트 전극, 제6 클럭 신호가 인가되는 드레인 전극 및 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극을 포함하는 풀업 스위칭 소자를 포함하고, 상기 풀다운부는 상기 제2 노드에 연결되는 게이트 전극, 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극 및 제1 동시 구동 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제6 클럭 신호는 상기 제3 클럭 신호와 서로 동일한 타이밍을 가지고, 상기 제6 클럭 신호의 로우 전압 레벨은 상기 게이트 출력 신호의 로우 전압 레벨과 동일할 수 있다.
일 실시예에 의하면, 상기 제N 스테이지는 제2 동시 구동 신호에 응답하여 상기 풀업부를 비활성화시키는 동시 구동 제어부를 더 포함하고, 상기 구동 제어부는 상기 제2 동시 구동 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 동시 구동 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 입력 신호들이 상기 제1 내지 제3 신호들로 부스트되는 크기는 상기 제1 입력 신호의 로우 전압 레벨과 상기 제2 직류 전압의 차이에 상응할 수 있다.
일 실시예에 의하면, 상기 제2 노드 신호가 상기 제4 신호로 부스트되는 크기는 상기 제2 노드의 전압과 상기 제2 직류 전압의 차이에 상응할 수 있다.
일 실시예에 의하면, 상기 제1 직류 전압은 상기 게이트 출력 신호의 로우 전압 레벨보다 작고, 상기 제2 직류 전압은 상기 제1 직류 전압보다 작으며, 상기 초기화 신호의 로우 전압 레벨은 상기 제2 직류 전압과 동일할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제4 클럭 신호들은 서로 다른 타이밍을 가지고, 상기 제1 내지 제4 클럭 신호들의 로우 전압 레벨들은 상기 제2 직류 전압과 동일할 수 있다.
일 실시예에 의하면, 상기 제5 클럭 신호는 상기 제1 클럭 신호와 서로 동일한 타이밍을 가지고, 상기 제5 클럭 신호의 로우 전압 레벨은 상기 게이트 출력 신호의 상기 로우 전압 레벨과 동일할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제N(N은 자연수) 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 제1 입력부, 제1 클럭 신호 및 상기 입력 신호가 부스트된 제1 신호에 응답하여 변형 클럭 신호를 제2 노드에 전달하는 제2 입력부, 상기 제2 노드에 인가되는 제2 노드 신호가 부스트된 제2 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드에 인가되는 제1 노드 신호가 제1 직류 전압을 갖도록 상기 제1 노드 신호를 안정화하는 안정화부, 초기화 신호, 상기 제1 직류 전압, 제2 직류 전압 및 동시 구동 신호에 기초하여 상기 제2 노드의 전압, 상기 제1 신호 및 상기 제2 신호를 초기화하는 초기화부, 상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 풀업부 및 풀다운부를 포함하는 버퍼부 및 동시 구동 신호에 응답하여 상기 풀업부를 비활성화시키는 동시 구동 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 직류 전압은 상기 입력 신호의 로우 전압 레벨보다 작고, 상기 제2 직류 전압은 상기 제1 직류 전압보다 작으며, 상기 초기화 신호의 로우 전압 레벨은 상기 제2 직류 전압과 동일하고, 상기 변형 클럭 신호는 상기 제1 클럭 신호와 서로 동일한 타이밍을 가지며, 상기 제1 변형 클럭 신호의 로우 전압 레벨이 상기 제1 클럭 신호의 로우 전압 레벨보다 클 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 복수의 데이터 신호들을 데이터 라인들을 통해 상기 표시 패널로 각각 출력하는 데이터 구동 회로 및 복수의 게이트 신호들을 게이트 라인들을 통해 상기 표시 패널로 각각 출력하는 게이트 스테이지들을 포함하는 게이트 구동 회로를 포함할 수 있다. 상기 게이트 구동 회로의 제N(N은 자연수) 스테이지는 제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부, 제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 상기 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부, 제2 입력 신호가 부스트된 제3 신호에 응답하여 상기 제1 노드에 전달되는 제1 노드 신호를 안정화하는 제1 안정화부, 상기 제2 노드에 인가되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 상기 제1 노드 신호를 안정화하는 제2 안정화부, 초기화 신호에 응답하여 상기 제1 및 제2 노드들의 전압들 및 상기 제1 내지 제4 신호들을 초기화하는 초기화부 및 상기 제1 노드 신호 및 상기 제2 노드에 전달되는 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함할 수 있다.
본 발명의 실시예들에 따른 NMOS 스위칭 소자들을 포함하는 게이트 구동 회로 및 표시 장치는 음의 문턱 전압을 갖는 스위칭 소자들의 게이트 전극에 제공되는 전압(신호)을 상기 문턱 전압(또는 상기 스위칭 소자의 소스 전압)보다 낮은 값으로 부스트할 수 있다. 또한, 상기 게이트 구동 회로는 입력 신호의 로우 전압 레벨(VGL)이 제1 노드로 전달되는 것을 차단하고, 풀업부가 턴-오프 상태를 안정적으로 유지하도록 상기 제1 노드에 제1 직류 전압(VGL1)을 지속적으로 제공함으로써 스위칭 소자들이 정상적으로 온-오프될 수 있다. 따라서, 상기 스위칭 소자들의 문턱 전압 편차에 의한 게이트 구동 회로의 오작동이 개선될 수 있다. 나아가, 표시 장치의 화질 및 신뢰성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 3은 도 2의 게이트 구동 회로에 인가되는 신호들의 전압 레벨들의 일 예를 나타내는 도면이다.
도 4는 도 2의 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 블록도이다.
도 5는 도 2의 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 회로도이다.
도 6는 도 2의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예에들에 따른 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다.
도 8은 도 7의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 장치(1000)는 게이트 구동 회로(100), 표시 패널(200), 타이밍 컨트롤러(300) 및 데이터 구동 회로(400)를 포함할 수 있다.
예를 들어, 표시 장치(1000)는 유기 발광 표시 장치일 수 있다. 이와는 달리, 표시 장치(1000)는 액정 표시 장치일 수 있다.
표시 패널(200)은 영상을 표시한다. 표시 패널(200)은 복수의 게이트 라인들(GL1, ...., GLn), 복수의 데이터 라인들(DL1, ...., DLm) 및 게이트 라인들(GL1, ...., GLn) 및 데이터 라인들(DL1, ...., DLm)에 연결되는 복수의 화소들(P)을 포함한다. 예를 들어, 화소들(P)은 매트릭스 형태로 배치될 수 있다. 일 실시예에서, 게이트 라인들(GL1, ...., GLn)의 개수는 n개일 수 있다. 데이터 라인들(DL1, ...., DLm)의 개수는 m개일 수 있다. n 및 m은 자연수이다. 일 실시예에서, 화소들(P)의 개수는 n m개일 수 있다.
타이밍 컨트롤러(300)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호(CONT) 및 입력 영상 신호(DATA1)를 수신할 수 있다. 타이밍 컨트롤러(300)는 입력 영상 신호(DATA1)에 기초하여 표시 패널(200)의 동작 조건에 맞는 디지털 형태의 데이터 신호(DATA2)를 생성하여 데이터 구동 회로(400)에 제공한다. 또한, 타이밍 컨트롤러(300)는 입력 제어 신호(CONT)에 기초하여 게이트 구동 회로(100)의 구동 타이밍을 제어하기 위한 제1 제어 신호(CONT1) 및 데이터 구동 회로(400)의 구동 타이밍을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 각각 게이트 구동 회로(100) 및 데이터 구동 회로(400)에 제공할 수 있다.
데이터 구동 회로(400)는 타이밍 컨트롤러(300)로부터 수신한 제2 제어신호(CONT2)에 기초하여 타이밍 컨트롤러(300)로부터 수신한 데이터 신호(DATA2)를 아날로그 형태의 데이터 전압으로 변환하고 복수의 데이터 라인들(DL1, ...., DLm)에 상기 데이터 전압을 인가할 수 있다.
게이트 구동 회로(100)는 타이밍 컨트롤러(300)로부터 수신한 제1 제어 신호(CONT1)에 기초하여 각각의 프레임마다 게이트 라인들(GL1, ...., GLn)에 동시 또는 순차적으로 게이트 신호를 인가할 수 있다. 게이트 구동 회로(100)는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 일 실시예에서, 제N(N은 자연수) 스테이지는 제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부, 제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 상기 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부, 제2 입력 신호가 부스트된 제3 신호, 상기 제2 노드에 인가되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 상기 제1 노드에 전달되는 제1 노드 신호를 안정화하는 안정화부, 초기화 신호에 응답하여 상기 제1 및 제2 노드들의 전압들 및 상기 제1 내지 제4 신호들을 초기화하는 초기화부 및 상기 제1 노드 신호 및 상기 제2 노드에 전달되는 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함할 수 있다. 일 실시예에서, 게이트 구동 회로(100)에 포함되는 스위칭 소자들은 산화물 기판 상에 형성되는 엔모스(N-chaanel Metal Oxide Semiconductor; NMOS) 트랜지스터들일 수 있다. 일 실시예에서, 게이트 구동 회로(100)는 상기 산화물 기판 상에 형성되는 표시 패널(200)에 내장될 수 있다.
이하, 표시 패널(200)의 동작에 대하여 간략히 설명한다.
복수의 게이트 라인들(GL1, ...., GLn) 중에서 특정 게이트 라인에 상기 게이트 신호가 인가되고 복수의 데이터 라인들(DL1, ...., DLm)에 상기 데이터 전압이 인가되면, 상기 특정 게이트 라인에 연결된 화소들(P)에 포함되는 스위칭 소자들이 턴 온되어 상기 특정 게이트 라인에 연결된 화소들(P)에 상기 데이터 전압이 인가된다. 상기 데이터 전압의 레벨에 따라, 상기 화소는 영상을 표시한다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다. 도 3은 도 2의 게이트 구동 회로에 인가되는 신호들의 전압 레벨들의 일 예를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 게이트 구동 회로(100)는 서로 종속적으로 연결된 복수의 스테이지들을 포함할 수 있다.
제N(N은 자연수) 스테이지(SRCN)는 제1 내지 제6 클럭 단자들(CK1, CK2, CK3, CK4, CK1', CK2'), 제1 내지 제3 입력 단자들(IN1, IN2, IN3) 및 출력 단자(S[N])를 포함할 수 있다. 제N 스테이지(SRCN)는 제1 및 제2 동시 구동 신호 입력 단자들(GK1, GK2), 제1 및 제2 직류 전압 입력 단자들 및 초기화 신호 입력 단자들을 더 포함할 수 있다.
일 실시예에서, 제1 내지 제4 클럭 단자들(CK1, CK2, CK3, CK4)에는 서로 다른 타이밍을 갖는 제1 내지 제4 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 제공될 수 있다. 예를 들어, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)의 반전 신호이고, 제4 클럭 신호(CLK4)는 제2 클럭 신호(CLK2)의 반전 신호일 수 있다.
일 실시예에서, 제N-1 스테이지에서, 제1 내지 제4 클럭 단자들(CK1, CK2, CK3, CK4)에는 각각 제4, 제1, 제2 및 제3 클럭 신호들(CLK4, CLK1, CLK2, CLK3)이 제공될 수 있다. 또한, 제N+1 스테이지에서, 제1 내지 제4 클럭 단자들(CK1, CK2, CK3, CK4)에는 각각 제2, 제3, 제4 및 제1 클럭 신호들(CLK4, CLK1, CLK2, CLK3)이 제공될 수 있다.
제1 및 제3 입력 단자들(IN1, IN3)에는 수직 개시 신호 또는 이전 스테이지의 게이트 신호(S[N-1])가 제공될 수 있다. 즉, 첫 번째 스테이지인 제1 스테이지)의 제1 및 제3 입력 단자들(IN1, IN3)에는 수직개시신호가 제공되고, 제2 내지 제N 스테이지의 제1 및 제3 입력 단자들(IN1, IN3)에는 이전 스테이지의 게이트 신호가 각각 제공될 수 있다.
제2 입력 단자(IN2)에는 3스테이지 후의 게이트 신호 또는 이에 상응하는 타이밍을 갖는 입력 신호가 제공될 수 있다. 예를 들면, 제N 스테이지의 제2 입력 단자(IN2)에는 게이트 출력 신호(S[N])보다 3수평주기만큼 지연된 입력 신호(S[N+3])가 제공될 수 있다.
출력 단자(S[N])는 전기적으로 연결된 게이트 라인에 게이트 신호를 출력할 수 있다. 예를 들어, 제1 스테이지에서 출력되는 게이트 신호(예를 들어 S[1])는 제3 클럭 신호(CLK3)의 하이(high) 전압 레벨 구간에서 출력되고, 제2 스테이지에서 출력되는 게이트 신호(예를 들어 S[2])는 제4 클럭 신호(CLK4)의 하이 전압 레벨 구간에서 출력되며, 제3 스테이지에서 출력되는 게이트 신호(예를 들어 S[3])는 제1 클럭 신호(CLK1)의 하이 전압 레벨 구간에서 출력되고, 제4 스테이지에서 출력되는 게이트 신호(예를 들어 S[4])는 제2 클럭 신호(CLK2)의 하이 전압 레벨 구간에서 출력될 수 있다.
도 3에 도시된 바와 같이, 제N 스테이지에서의 게이트 출력 신호(S[N]), 제1 입력 신호(S[N-1]) 및 제2 입력 신호(S[n+3])는 하이 직류 전압 레벨(VGH)와 로우(low) 직류 전압 레벨(VGL)을 가질 수 있다. 일 실시예예서, 제1 직류 전압(VGL1)은 로우 직류 전압 레벨(VGL) (즉, 게이트 출력 신호(S[N])의 로우 전압 레벨)보다 작고, 제2 직류 전압 레벨(VGL2)은 제1 직류 전압 레벨(VGL1)보다 작게 설정될 수 있다. 초기화 신호(SET)의 로우 전압 레벨은 제2 직류 전압(VGL2)과 실질적으로 동일하게 설정될 수 있다. 즉, 상기 로우 전압 레벨들이 각각 다르므로, NMOS 스위칭 소자들을 턴-오프하는 경우, NMOS 스위칭 소자들의 게이트 전극에는 충분히 작은 크기의 전압이 제공될 수 있다. 예를 들면, 로우 직류 전압 레벨(VGL)은 약 0V, 제1 직류 전압(VGL1)은 약 -2V 및 제2 직류 전압(VGL2)은 약 -4V로 설정될 수 있다.
일 실시예에서, 제1 내지 제4 클럭 신호들(CK1, CK2, CK3, CK4)의 로우 전압 레벨들은 제2 직류 전압(VGL2)과 실질적으로 동일할 수 있다. 또한, 제5 클럭 단자(CK1')에 인가되는 제5 클럭 신호(CLK1')는 제1 클럭 신호(CLK1)와 서로 동일한 타이밍을 가지고, 제5 클럭 신호(CLK1')의 로우 전압 레벨은 게이트 출력 신호(S[N])의 로우 전압 레벨(VGL)과 실질적으로 동일할 수 있다. 마찬가지로, 제6 클럭 단자(CK2')에 인가되는 제6 클럭 신호(CLK2')는 제3 클럭 신호(CLK3)와 서로 동일한 타이밍을 가지고, 제6 클럭 신호(CLK2')의 로우 전압 레벨은 게이트 출력 신호(S[N])의 로우 전압 레벨(VGL)과 실질적으로 동일할 수 있다.
제1 동시 구동 신호(GCK1) 및 제2 동시 구동 신호(GCK2)는 각각 모든 스테이지들의 1 동시 구동 신호 입력 단자(GK1) 및 제2 동시 구동 신호 입력 단자(GK2)에 공통으로 제공될 수 있다. 제1 동시 구동 신호(GCK1)와 제2 동시 구동 신호(GCK2)는 서로 동일한 타이밍을 가질 수 있다. 제2 동시 구동 신호(GCK2)의 로우 전압 레벨은 제1 동시 구동 신호(GCK1)의 로우 전압 레벨보다 작게 설정될 수 있다. 예를 들면, 제2 동시 구동 신호(GCK2)의 로우 전압 레벨은 제2 직류 전압(VGL2)과 실질적으로 동일하고, 제1 동시 구동 신호(GCK1)의 로우 전압 레벨은 게이트 출력 신호(S[N])의 로우 전압 레벨(VGL)과 실질적으로 동일할 수 있다.
상술한 바와 같이, 스테이지에 제공되는 복수의 클럭 신호들 및 직류 전압들의 전압 레벨들이 서로 다르게 설정됨으로써 음의 문턱 전압을 가지는 스위칭 소자들의 온-오프 오동작 문제가 개선될 수 있다. 이와 관련하여서는 도 4 내지 도 6을 참조하여 자세하게 설명한다.
도 4는 도 2의 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 블록도이다. 도 5는 도 2의 게이트 구동 회로의 제N 스테이지의 일 예를 나타내는 회로도이다. 도 6는 도 2의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 6을 참조하면, 제N 스테이지(SRCN)는 제1 입력부(120), 제2 입력부(120), 안정화부(140) 초기화부(150) 및 버퍼부(160)를 포함할 수 있다. 제N 스테이지(SRCN)는 동시 구동 제어부(170)를 더 포함할 수 있다. 안정화부(140)는 제1 안정화부(140A) 및 제2 안정화부(140B)를 포함할 수 있다. 초기화부(150)는 제1 초기화부(150A) 및 제2 초기화부(150B)를 포함할 수 있다. 전술한 바와 같이, 게이트 구동 회로(100)에 포함되는 스위칭 소자들은 NMOS 트랜지스터들이다.
제1 입력부(110)는 제1 입력 신호(S[N-1])가 부스트된 제1 신호에 응답하여 제1 입력 신호(S[N-1])를 제1 노드(Q)에 전달할 수 있다. 제1 입력부(110)는 제2 클럭 신호(CLK2)가 인가되는 게이트 전극, 제1 입력 신호(S[N-1])가 인가되는 제3 입력 단자(IN3)에 연결되는 드레인 전극 및 제2 입력 스위칭 소자(T2)의 드레인 전극에 연결되는 소스 전극을 포함하는 제1 입력 스위칭 소자(T1), 상기 제1 신호가 인가되는 게이트 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 제2 입력 스위칭 소자(T2) 및 제1 입력 신호(S[N-1])가 인가되는 제1 입력 단자(IN1)와 제2 입력 스위칭 소자(T2)의 상기 게이트 전극 사이에 연결되고, 제1 입력 신호(S[N-1])를 상기 제1 신호로 부스트하는 제1 커패시터(C1)를 포함할 수 있다. 제1 커패시터(C1)는 부트스트랩 커패시터로서 제1 입력 신호(S[N-1])의 전압 레벨과 초기화부(150)의 동작에 의해 제공받는 제2 직류 전압(VGL2)의 전압 차(예를 들어, 도 3에 ?V1으로 표시)를 저장할 수 있다. 제1 입력 신호(S[N-1])가 상기 저장된 전압량(?V1)만큼 음의 방향으로 부스트된 상기 제1 신호가 제2 스위칭 소자(T2)의 상기 게이트 전극으로 전달될 수 있다. 따라서, 제2 입력 스위칭 소자(T2)가 음의 문턱 전압을 가진 경우에도, 제1 커패시터(C1)에 저장된 전압에 의해 충분히 낮은 전압(즉, 상기 제1 신호)이 제2 스위칭 소자(T2)의 상기 게이트 전극으로 전달되므로, 제2 스위칭 소자(T2)를 통해 전류가 흐르지 않는다. 그러므로, 제2 스위칭 소자(T2)는 정상적으로 온-오프될 수 있다.
제2 스위칭 소자(T2)는 상기 제1 신호에 기초하여 제1 입력 스위칭 소자(T1)로부터 수신한 제1 입력 신호(S[N-1])가 제1 노드(Q)에 전달되는 것을 차단할 수 있다. 즉, 버퍼부(160)의 정확한 스위칭 동작을 위해 제2 스위칭 소자(T2)는 제1 노드(Q)에 제1 직류 전압(VGL1)보다 큰 제1 입력 신호(S[N-1])의 로우 레벨 전압이 전달되는 것을 차단한다.
제2 입력부(120)는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제4 클럭 신호(CLK4) 및 제1 입력 신호(S[N-1])가 부스트된 제2 신호에 응답하여 제5 클럭 신호(CLK1') 및 제1 직류 전압(VGL1)을 제2 노드(QB)에 전달할 수 있다. 제2 입력부(120)는 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 제5 클럭 신호(CLK1')가 인가되는 드레인 전극 및 제4 입력 스위칭 소자(T4)의 드레인 전극에 연결되는 소스 전극을 포함하는 제3 입력 스위칭 소자(T3), 제4 클럭 신호(CLK4)가 인가되는 게이트 전극, 제2 노드(QB)에 연결되는 소스 전극을 포함하고, 제3 입력 스위칭 소자(T3)에 직렬로 연결되는 제4 입력 스위칭 소자(T4), 상기 제2 신호가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제6 입력 스위칭 소자(T6)의 드레인 전극에 연결되는 소스 전극을 포함하는 제5 입력 스위칭 소자(T5), 제2 클럭 신호(CLK2)가 인가되는 게이트 전극, 제2 노드(QB)에 연결되는 소스 전극을 포함하고, 제5 입력 스위칭 소자(T5)에 직렬로 연결되는 제6 입력 스위칭 소자(T6) 및 제1 입력 신호(S[N-1])가 인가되는 제3 입력 단자(IN3)와 제5 입력 스위칭 소자(T5)의 상기 게이트 전극 사이에 연결되고, 제1 입력 신호(S[N-1])를 상기 제2 신호로 부스트하는 제2 커패시터(C2)를 포함할 수 있다. 게이트 출력 신호(S[N])가 출력되는 구간에서 제2 노드(QB)는 로우 전압 레벨을 갖는다. 제2 커패시터(C2)는 부트스트랩 커패시터로서 제3 입력 단자(IN3)의 전압과 초기화부(150)의 동작에 의해 제공받는 제2 직류 전압(VGL2)의 전압차(예를 들어, 도 3에 ?V1으로 표시)를 저장할 수 있다. 제1 입력 신호(S[N-1])가 상기 저장된 전압량(?V1)만큼 음의 방향으로 부스트된 상기 제2 신호가 제5 입력 스위칭 소자(T5)의 상기 게이트 전극으로 전달될 수 있다. 그러므로, 제5 입력 스위칭 소자(T5)가 음의 문턱 전압을 가지더도, 제5 입력 스위칭 소자(T5)는 정상적으로 온-오프될 수 있다.
안정화부(140)는 제2 입력 신호(S[N+3])가 부스트된 제3 신호, 제2 노드(QB)에 인가되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호(CLK3)에 응답하여 제1 노드 신호를 안정화할 수 있다. 안정화부(140)는 상기 제3 신호에 응답하여 상기 제1 노드 신호를 제1 직류 전압(VGL1)으로 안정화하는 제1 안정화부(140A) 및 상기 제4 신호 및 제3 클럭 신호(CLK3)에 응답하여 상기 제1 노드 신호를 제1 직류 전압(VGL1)으로 안정화하는 제2 안정화부(140B)를 포함할 수 있다.
제1 안정화부(140A)는 제2 입력 신호(S[N+3])가 부스트된 제3 신호에 응답하여 제1 노드(Q)에 전달되는 제1 노드 신호를 안정화할 수 있다. 제1 안정화부(140A)는 상기 제3 신호가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 제1 스위칭 소자(T7) 및 제2 입력 신호(S[N+3])가 인가되는 제2 입력 단자(IN2)와 제1 스위칭 소자(T7)의 상기 게이트 전극 사이에 연결되고, 제2 입력 신호(S[N+3])를 상기 제3 신호로 부스트하는 제3 커패시터(C3)를 포함할 수 있다. 제3 커패시터(C3)는 부트스트랩 커패시터로서 상기 제2 노드 신호와 초기화부(150)의 동작에 의해 제공받는 제2 직류 전압(VGL2)의 전압차(예를 들어, 도 3에 △V1으로 표시)를 저장할 수 있다. 제2 입력 신호(S[N+3])가 상기 저장된 전압량(△V1)만큼 부스트된 상기 제3 신호가 제1 스위칭 소자(T7)의 상기 게이트 전극으로 전달될 수 있다.
제1 안정화부(130)는 제2 입력 신호(S[N+3])가 출력되는 구간(도 6에서 P5 구간으로 표시) 동안 제1 노드(Q)에 제1 직류 전압(VGL1)을 전달할 수 있다. 다시 말하면, 제1 안정화부(140A)는 제1 노드(Q)에 제1 직류 전압(VGL1)을 전달함으로써, 제1 노드(Q)에 인가되는 제1 노드 신호를 안정적으로 유지할 수 있다.
제2 안정화부(140B)는 제2 노드(QB)에 인가되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호(CLK3)에 응답하여 제1 노드 신호를 안정화할 수 있다. 제2 안정화부(140B)는 상기 제4 신호가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제3 스위칭 소자(T9)의 드레인 전극에 연결되는 소스 전극을 포함하는 제2 스위칭 소자(T8), 제3 클럭 신호(CLK3)가 인가되는 게이트 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 제3 스위칭 소자(T9) 및 제2 노드(QB)와 제2 스위칭 소자(T8)의 상기 게이트 전극 사이에 연결되고, 상기 제2 노드 신호를 상기 제4 신호로 부스트하는 제4 커패시터(C4)를 포함할 수 있다. 제2 안정화부(140B)는 제3 클럭 신호(CLK3)에 동기하여 상기 제1 노드 신호를 제1 직류 전압(VGL1)으로 안정화할 수 있다.
즉, 제1 및 제2 안정화부들(140A, 140B)은 각각 서로 다른 구간에서 상기 제1 노드 신호를 제1 직류 전압(VGL1)으로 안정화할 수 있다.
초기화부(150)는 초기화 신호(SET)에 응답하여 상기 제1 및 제2 노드들(Q, QB)의 전압들 및 상기 제1 내지 제4 신호들을 초기화할 수 있다. 다시 말하면, 초기화 구간(도 6의 P0 구간)에서 제1 내지 제4 커패시터들(C1, C2, C3, C4)에 저장되는 전압들이 초기화될 수 있다. 일 실시예에서, 초기화부(150)는 제2 직류 전압(VGL2)에 기초하여 상기 제1, 제2 및 제4 신호들을 초기화하는 제1 초기화부(150A) 및 제1 및 제2 직류 전압들(VGL1, VGL2)에 기초하여 상기 제1 및 제2 노드 신호들 및 상기 제3 신호를 초기화하는 제2 초기화부(150B)를 포함할 수 있다.
제1 초기화부(150A)는 초기화 신호(SET)에 응답하여 제1 직류 전압(VGL1)보다 낮은 제2 직류 전압(VGL2)을 제1 커패시터(C1)의 일 단자로 인가함으로써 상기 제1 커패시터(C1)에 저장되는 전압을 초기화하는 제1 초기화 스위칭 소자(TI1), 초기화 신호(SET)에 응답하여 제2 직류 전압(VGL2)을 제4 커패시터(C4)의 일 단자로 인가함으로써 상기 제4 커패시터(C4)에 저장되는 전압을 초기화하는 제2 초기화 스위칭 소자(TI2) 및 초기화 신호(SET)에 응답하여 제2 직류 전압(VGL2)을 제2 커패시터(C2)의 일 단자로 인가함으로써 상기 제2 커패시터(C2)에 저장되는 전압을 초기화하는 제3 초기화 스위칭 소자(TI3)를 포함할 수 있다. 따라서, 제1 및 제2 커패시터들(C1, C2)에 의해 제1 입력 신호(S[N-1])가 부스트되는 크기는 제1 입력 신호(S[N-1])의 로우 전압 레벨(VGL)과 제2 직류 전압(VGL2)의 차이(즉, 도 3에 △V1으로 표시)에 상응할 수 있다. 또한, 제4 커패시터(C4)에 의해 상기 제2 노드 신호가 부스트되는 크기는 제2 노드(QB)의 전압과 제2 직류 전압(VGL2)의 차이(예를 들면, 도 3에 △V2로 표시)에 상응할 수 있다.
제2 초기화부(150B)는 초기화 신호(SET)에 응답하여 제3 입력 단자(IN3)에 제1 동시 구동 신호(GCK1)의 로우 전압 레벨을 인가하는 제4 초기화 스위칭 소자(TI4), 초기화 신호(SET)에 응답하여 제2 직류 전압(VGL2)을 제2 커패시터(C2)의 일 단자로 인가함으로써 상기 제2 커패시터(C2)에 저장되는 전압을 초기화하는 제5 초기화 스위칭 소자(TI5), 초기화 신호(SET)에 응답하여 제1 노드(Q)에 제1 직류 전압(VGL1)을 인가하는 제6 초기화 스위칭 소자(TI6) 및 초기화 신호(SET)에 응답하여 제2 노드(QB)에 제1 직류 전압(VGL1)을 인가하는 제7 초기화 스위칭 소자(TI7)를 포함할 수 있다.
초기화부(150)는 초기화 구간(P0)에서 제1 및 제2 노드들(Q, QB)의 전압을 제1 직류 전압(VGL1)으로 초기화하고, 제1 내지 제4 커패시터들(C1, C2, C3, C4)에 저장되는 전압들을 초기화할 수 있다. 제1 내지 제4 커패시터들(C1, C2, C3, C4)은 상기 저장된 전압들에 기초하여 각각의 스위칭 소자들의 게이트 전극에 인가되는 전압을 부스트할 수 있다.
버퍼부(160)는 상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호(S[N])를 출력할 수 있다. 버퍼부(160)는 상기 제1 노드 신호에 응답하여 게이트 출력 신호(S[N])를 풀업하는 풀업부(160A) 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호(S[N])를 풀다운하는 풀다운부(160B)를 포함할 수 있다.
풀업부(160A)는 제1 노드(Q)에 연결되는 게이트 전극, 제6 클럭 신호(CLK3')가 인가되는 드레인 전극 및 게이트 출력 신호(S[N])를 출력하는 출력 단자에 연결되는 소스 전극을 포함하는 풀업 스위칭 소자(TU)를 포함할 수 있다. 풀업부(160A)는 풀업 스위칭 소자(TU)의 상기 게이트 전극과 풀업 스위칭 소자(TU)의 상기 소스 전극 사이에 연결되는 커패시터(C5)를 더 포함할 수 있다. 일 실시예에서, 제6 클럭 신호(CLK3')는 제3 클럭 신호(CLK3)와 서로 동일한 타이밍을 가지고, 제6 클럭 신호(CLK3')의 로우 전압 레벨은 게이트 출력 신호(S[N])의 로우 전압 레벨과 실질적으로 동일할 수 있다. 따라서, 풀업 스위칭 소자(TU)가 턴-오프 상태인 경우, 풀업 스위칭 소자(TU)의 게이트 전압은 풀업 스위칭 소자(TU)의 소스/드레인 전압보다 항상 작다.
풀다운부(160B)는 제2 노드(QB)에 연결되는 게이트 전극, 게이트 출력 신호(S[N])를 출력하는 출력 단자에 연결되는 소스 전극 및 제1 동시 구동 신호(GCK1)가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자(TD)를 포함할 수 있다.
일 실시예에서, 풀다운 전압은 제1 동시 구동 신호(GCK1)일 수 있다. 제1 동시 구동 신호(GCK1)는 게이트 구동 회로(100)의 모든 스테이지를 동시 구동시키는 경우에는 하이 전압 레벨을 갖는다. 반면, 게이트 구동 회로(100)를 순차 구동하는 경우에는 제1 동시 구동 신호(GCK1)는 항상 로우 레벨을 갖는다.
일 실시예예서, 제N 스테이지(SRCN)는 제2 동시 구동 신호(GCK2)에 응답하여 풀업부(160A)를 비활성화시키는 동시 구동 제어부(170)를 더 포함할 수 있다. 동시 구동 제어부(170)는 제2 동시 구동 신호(GCK2)가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 동시 구동 스위칭 소자(TSD)를 포함할 수 있다.
게이트 구동 회로(100)는 순차 구동 모드와 동시 구동 모드에서 동작할 수 있다. 상기 순차 구동 모드에서는 제1 및 제2 동시 구동 신호들(GCK1, GCK2)가 로우 전압 레벨을 갖는다. 제1 동시 구동 신호(GCK1)가 로우 전압 레벨인 경우, 풀업부(160A)는 제1 노드(Q)의 신호에 응답하여 게이트 출력 신호(S[N])를 풀업시킨다.
반면, 상기 동시 구동 모드에서는 상기 제1 동시 구동 신호(GCK1)가 하이 전압 레벨을 갖는다. 제1 동시 구동 신호(GCK1)가 하이 전압 레벨인 경우, 풀업부(160A)는 제1 직류 전압(VGL1)에 의해 제1 노드(Q)의 신호가 로우 전압 레벨을 갖고, 따라서, 상기 풀업부(160A)는 비활성화된다. 상기 동시 구동 모드에서는 풀다운부(160B)를 이용해 게이트 출력 신호(S[N])를 풀업 및 풀다운시킬 수 있다.
도 6을 참조하여 게이트 구동 회로(100)의 동작을 후술한다.
제1 초기화 구간(P0)에서는 초기화 신호(SET)가 하이 전압 레벨을 갖고, 제1 및 제2 노드들(Q, QB)은 제1 전압 레벨(VGL1)을 갖도록 초기화된다. 즉, 제1 및 제2 노드들(Q, QB)의 로우 전압 레벨(L)은 제1 전압 레벨(VGL1)과 실질적으로 동일할 수 있다. 일 실시예에서, 초기화 신호(SET)이 로우 전압 레벨은 제1 전압 레벨(VGL1)보다 작은 2 직류 전압(VGL2)에 상응할 수 있다. 초기화 구간(PO)에서, 제1 내지 제4 커패시터들(C1, C2, C3, C4)은 상기 초기화부(150)의 동작에 의해 초기 전압(즉, 부스트된 신호들)을 저장할 수 있다. 예를 들어, 제1 내지 제3 커패시터들(C1, C2, C3)에는 입력 신호의 로우 전압 레벨(VGL)과 제2 직류 전압(VGL2)의 차이가 저장되고, 제4 커패시터(C4)에는 제1 직류 전압(VGL1)과 제2 직류 전압(VGL2)의 차이가 저장될 수 있다. 제1 내지 제4 커패시터들(C1, C2, C3, C4)은 부트스트랩 소자로서 상기 저장된 전압들에 기초하여 각각의 스위칭 소자들의 게이트 전극에 인가되는 전압을 상기 전압 차만큼 감압(또는 승압)할 수 있다.
제2 초기화 구간(P0')에서 제1 내지 제6 클럭 신호들(CLK1, CLK2, CLK3, CLK4, CLK1', CLK3')은 동시에 하이 전압 레벨을 갖고, 이에 따라 제2 노드(QB)는 제2 입력부(120)에 의해 하이 전압 레벨(H)을 가질 수 있다.
상기 동시 구동 모드에서는 상기 게이트 구동 회로(100)의 모든 스테이지들이 동시에 게이트 출력 신호를 출력한다.
동시 구동 구간(PS)에서는 제1 및 제2 동시 구동 신호들(GCK1, GCK2)이 하이 전압 레벨을 갖고, 상기 제1 노드 신호(Q)는 로우 전압 레벨(L)을 갖는 반면, 제2 노드 신호(QB)는 제2 하이 전압 레벨(2H)을 가질 수 있다. 제1 노드 신호(Q)에 의해 풀업부(160A)가 비활성화될 수 있다. 제2 노드 신호(QB)에 응답하여 풀다운부(160B)는 제1 동시 구동 신호(GCK1)를 이용하여 하이 전압 레벨(H)의 상기 게이트 출력 신호(S[N])를 생성할 수 있다. 이후, 제1 동시 구동 신호(GCK1)가 로우 전압 레벨로 바뀌면, 제2 노드 신호(QB)는 제1 하이 전압 레벨(H)을 가지며, 게이트 출력 신호(S[N])도 하이 레벨로 변화한다.
상기 순차 구동 모드에서는 게이트 구동 회로(100)의 스테이지들이 순차적으로 게이트 출력 신호를 출력한다. 상기 순차 구동 모드에서는 제1 및 제2 동시 구동 신호들(GCK1, GCK2)이 하이 전압 레벨을 갖는다.
제1 구간(P1)에서 제1 입력 신호(S[N-1]), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 동시에 하이 전압 레벨을 갖고, 이 때, 제2 노드 신호(QB)는 하이 레벨(H)이 유지된다. 이 때, 제1 노드 신호(Q)는 제1 입력부(110)에 의해 제1 하이 전압 레벨(H)을 갖는다.
제2 구간(P2)에서 제1 클럭 신호(CLK1)가 로우 레벨이 되고, 제3 클럭 신호(CLK3)가 하이 레벨이 되면, 제1 노드 신호(Q)는 풀업부(160A)의 커패시터(C5)에 의해 부트스트랩되어 제2 하이 전압 레벨(2H)로 올라가고, 하이 전압 레벨의 게이트 출력 신호(S[N])가 출력될 수 있다.
제3 구간(P3)에서 제2 클럭 신호(CLK2)가 다시 로우 전압 레벨이 되고, 제4 클럭 신호(CLK4)가 하이 전압 레벨이 될 때, 제1 입력 신호(S[N-1])는 로우 전압 레벨을 갖는다. 이 때, 제2 노드 신호(QB)는 로우 전압 레벨(L)로 유지되고, 제1 노드 신호(Q)는 제2 하이 전압 레벨(2H)로 유지될 수 있다. 따라서, 게이트 출력 신호(S[N])은 하이 전압 레벨을 유지할 수 있다.
제4 구간(P4)에서 제3 클럭 신호(CLK3)가 다시 로우 전압 레벨이 되고, 제1 클럭 신호(CLK1)가 다시 하이 전압 레벨이 된다. 제2 노드 신호(QB)는 제2 입력부(120)에 의해 제1 하이 전압 레벨(H)이 되고, 제1 노드 신호(Q)는 제1 하이 전압 레벨(H)로 변화된다. 따라서, 제2 노드 신호(QB)에 응답하여 풀다운부(160B)가 턴 온되며, 게이트 출력 신호(S[N])는 로우 레벨을 갖는다.
제5 구간(P5)에서, 제2 클럭 신호(CLK2)가 다시 하이 전압 레벨이 되고, 제4 클럭 신호(CLK4)가 다시 로우 전압 레벨이 되며, 제2 입력 신호(S[N+3])가 하이 전압 레벨을 갖는다. 제1 노드 신호(Q)는 제1 안정화부(140A)에 의해 로우 전압 레벨(L)을 가질 수 있다.
이후에는 상기 제1 노드 신호(Q)는 로우 전압 레벨(L)을 유지하고, 제2 노드 신호(QB)는 제1 하이 전압 레벨(H)을 유지하므로, 게이트 출력 신호(S[N])가 하이 전압 레벨로 변하지 않는다.
상기 입력 신호들(S[N-1], S[N+3]) 및 게이트 출력 신호(S[N])의 로우 전압 레벨은 로우 직류 전압(VGL)에 상응하고, 제1 및 제2 노드 신호들(Q, QB)의 로우 전압 레벨(L)은 로우 직류 전압(VGL)보다 작은 제1 직류 전압(VGL1)에 상응할 수 있다.
상술한 바와 같이, 상기 게이트 구동 회로(100)는 음의 문턱 전압을 갖는 스위칭 트랜지스터들의 게이트 전극에 제공되는 전압(신호)을 상기 문턱 전압(또는 상기 스위칭 트랜지스터의 소스 전압)보다 낮은 값으로 부스트할 수 있다. 또한, 게이트 구동 회로(100)는 제1 입력 신호(S[N-1])의 로우 전압 레벨(VGL)이 제1 노드(Q)로 전달되는 것을 차단하는 제1 입력부(110)를 포함하고, 풀업부(160A)가 턴-오프 상태를 안정적으로 유지하도록 제1 노드에 제1 직류 전압(VGL1)을 제공하는 제1 및 제2 안정화부들(140A, 140B)을 포함한다. 따라서, 스위칭 소자들이 정상적으로 온-오프될 수 있다. 결과적으로, 상기 스위칭 소자들의 문턱 전압 편차에 의해 게이트 구동 회로(100)가 비정상적으로 게이트 신호를 출력하는 오작동이 개선되고, 표시 장치(1000)의 화질 및 신뢰성이 향상될 수 있다.
도 7은 본 발명의 실시예들에 따른 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다. 도 8은 도 7의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 1, 3, 4, 7 및 8을 참조하면, 게이트 구동 회로(200)는 서로 종속적으로 연결된 복수의 스테이지들을 포함할 수 있다.
제N 스테이지는 제1 입력부(210), 제2 입력부(220), 안정화부(240), 초기화부(250A, 250B), 버퍼부(260) 및 동시 구동 제어부(270)를 포함할 수 있다. 초기화부는 제1 초기화부(150A) 및 제2 초기화부(150B)를 포함할 수 있다. 전술한 바와 같이, 게이트 구동 회로(100)에 포함되는 스위칭 소자들은 NMOS 트랜지스터들이다. 상기 제N 스테이지는 홀수 번째 스테이지 또는 짝수 번째 스테이지에 상응할 수 있다.
제1 입력부(210)는 제1 클럭 신호(CLK1)에 응답하여 입력 신호(S[N-1])를 제1 노드(Q)에 전달하는 제1 입력 스위칭 소자(T1)를 포함할 수 있다.
제2 입력부(220)는 제1 클럭 신호(CLK1) 및 입력 신호(S[N-1])가 부스트된 제1 신호에 응답하여 제1 변형 클럭 신호(CLK1')를 제2 노드(QB)에 전달할 수 있다. 제2 입력부(220)는 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 제1 변형 클럭 신호(CLK1')가 인가되는 드레인 전극 및 제2 노드(OB)에 연결되는 소스 전극을 포함하는 제2 입력 스위칭 소자, 상기 제1 신호가 인가되는 게이트 전극, 제1 변형 클럭 신호(CLK1')가 인가되는 드레인 전극 및 제2 노드(QB)에 연결되는 소스 전극을 포함하는 제3 입력 스위칭 소자(T3) 및 제1 스위칭 소자(T1)의 상기 소스 전극과 제3 입력 스위칭 소자(T3)의 상기 게이트 전극 사이에 연결되는 제1 커패시터(C1)를 포함할 수 있다. 일 실시예에서, 제1 변형 클럭 신호(CLK1')는 1 클럭 신호(CLK1)와 서로 동일한 타이밍을 가지며, 제1 변형 클럭 신호(CLK1')의 로우 전압 레벨이 상기 제1 클럭 신호(CLK1)의 로우 전압 레벨보다 크다.
안정화부(240)는 제2 노드(QB)에 인가되는 제2 노드 신호가 부스트된 제2 신호 및 제2 클럭 신호(CLK2)에 응답하여 제1 노드(Q)에 인가되는 제1 노드 신호가 제1 직류 전압(VGL1)을 갖도록 상기 제1 노드 신호를 안정화할 수 있다. 제1 직류 전압(VGL1)은 입력 신호(S[N-1])의 로우 전압 레벨보다 작게 설정된다. 일 실시예에서, 안정화부(240)는 상기 제2 신호가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제2 스위칭 소자(T5)의 드레인 전극에 연결되는 소스 전극을 포함하는 제1 스위칭 소자(T4), 제2 클럭 신호(CLK2)가 인가되는 게이트 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 제3 스위칭 소자(T9) 및 제2 노드(QB)와 제2 스위칭 소자(T4)의 상기 게이트 전극 사이에 연결되고, 상기 제2 노드 신호를 상기 제2 신호로 부스트하는 제2 커패시터(C2)를 포함할 수 있다.
초기화부(250A, 250B)는 초기화 신호(SET), 제1 및 제2 직류 전압들(VGL1, VGL2) 및 제1 동시 구동 신호(GCK1)에 기초하여 제2 노드(QB)의 전압, 상기 제1 신호 및 상기 제2 신호를 초기화할 수 있다.
제1 초기화부(250A)는 초기화 신호(SET)에 응답하여 제1 직류 전압(VGL1)보다 낮은 제2 직류 전압(VGL2)을 제2 커패시터(C2)의 일 단자로 인가함으로써 상기 제2 신호를 초기화하는 제1 초기화 스위칭 소자(TI1), 초기화 신호(SET)에 응답하여 제2 직류 전압(VGL2)을 제1 커패시터(C1)의 일 단자로 인가함으로써 상기 제1 신호를 초기화하는 제2 초기화 스위칭 소자(TI2)를 포함할 수 있다. 제2 초기화부(250B)는 초기화 신호(SET)에 응답하여 제1 입력 스위칭 소자(T1)의 상기 드레인 전극에 제1 동시 구동 신호(GCK1)의 로우 전압 레벨을 인가하는 제3 초기화 스위칭 소자(TI3), 초기화 신호(SET)에 응답하여 제1 노드(Q)에 제1 직류 전압(VGL1)을 인가하는 제4 초기화 스위칭 소자(TI4) 및 초기화 신호(SET)에 응답하여 제2 노드(QB)에 제1 직류 전압(VGL1)을 인가하는 제5 초기화 스위칭 소자(TI5)를 포함할 수 있다. 초기화부(150)는 초기화 구간에서 제1 및 제2 노드들(Q, QB)의 전압을 제1 직류 전압(VGL1)으로 초기화하고, 제1 및 제2 커패시터들(C1, C2)에 저장되는 전압들을 초기화할 수 있다. 제1 및 제2 커패시터들(C1, C2)은 상기 저장된 전압들에 기초하여 각각의 스위칭 소자들의 게이트 전극에 인가되는 전압을 부스트할 수 있다. 다만, 초기화부의 동작에 대해서는 도 4 내지 도 6을 참조하여 전술하였는 바 자세한 설명은 생략하기로 한다.
버퍼부(260)는 상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호(S[N])를 출력하는 풀업부(260A) 및 풀다운부(260B)를 포함할 수 있다. 풀업부(260A)는 상기 제1 노드 신호에 응답하여 제2 변형 클럭 신호(CLK2)를 출력 단자에 출력하는 풀업 스위칭 소자(TU)를 포함할 수 있다. 풀다운부(260B)는 상기 제2 노드 신호에 응답하여 제1 동시 구동 신호(GCK1)를 출력 단자에 출력하는 풀다운 스위칭 소자(TD)를 포함할 수 있다. 일 실시예에서, 제2 변형 클럭 신호(CLK2)는 제2 클럭 신호(CLK2)와 서로 동일한 타이밍을 가지며, 제2 변형 클럭 신호(CLK2)의 로우 전압 레벨이 제2 클럭 신호(CLK2)의 로우 전압 레벨보다 크다. 다만, 버퍼부(260)의 구성 및 동작에 대해서는 도 4 내지 도 6을 참조하여 전술하였는 바 자세한 설명은 생략하기로 한다.
동시 구동 제어부(270)는 제2 동시 구동 신호(GCK2)에 응답하여 풀업부(260A)를 비활성화시킬 수 있다. 동시 구동 제어부(270)는 제2 동시 구동 신호(GCK2)가 인가되는 게이트 전극, 제1 직류 전압(VGL1)이 인가되는 드레인 전극 및 제1 노드(Q)에 연결되는 소스 전극을 포함하는 동시 구동 스위칭 소자(TSD)를 포함할 수 있다.
일 실시예에서, 게이트 구동 회로의 홀수 스테이지들은 제1 및 제2 클럭 신호들(CLK1, CLK2) 및 이의 변형 클럭 신호들(CLK1', CLK2)을 제공받고, 짝수 스테이지들은 제3 및 제4 클럭 신호들(CLK3, CLK4) 및 이의 변형 클럭 신호들(CLK3', CLK4)을 제공받을 수 있다. 변형 클럭 신호들(CLK1', CLK2, CLK3' CLK4)의 로우 전압 레벨들은 제1 내지 제4 클럭 신호들(CLK1, CLK2, CLK3, CLK4)의 로우 전압 레벨들보다 크게 설정될 수 있다.
일 실시예에서, 제1 직류 전압(VGL1)은 입력 신호(S[N-1])의 로우 전압 레벨보다 작고, 제2 직류 전압(VGL2)은 제1 직류 전압(VGL1)보다 작다. 초기화 신호(SET)의 로우 전압 레벨은 제2 직류 전압(VGL2)과 실질적으로 동일하게 설정될 수 있다.
초기화 신호(SET)가 하이 전압 레벨이 되면, 제1 및 제2 노드들(Q, QB)은 제1 전압 레벨(VGL1)을 갖도록 초기화된다. 제1 및 제2 커패시터들(C1, C2)은 초기 전압(즉, 부스트된 신호들)을 저장할 수 있다.
홀수 스테이지에 있어서, 제1 내지 제4 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 동시에 하이 전압 레벨을 가지면, 제2 노드(QB)는 제2 입력부(120)에 의해 하이 전압 레벨(H)을 가질 수 있다.
이후 제1 클럭 신호(CLK1) 및 입력 신호(S[N-1])가 하이 전압 레벨이 되면, 제1 노드(Q)가 제1 하이 전압 레벨(H)을 갖는다.
이후 제1 클럭 신호(CLK1)가 로우 전압 레벨이 되면, 제2 노드(QB)는 로우 전압 레벨을 갖는다.
이후 제2 클럭 신호(CLK2)가 하이 전압 레벨이 되면, 제1 노드(Q)는 제2 하이 전압 레벨(2H)을 갖고, 하이 전압 레벨의 게이트 출력 신호(S[N])가 출력될 수 있다.
이후 제2 클럭 신호(CLK2)가 다시 로우 전압 레벨이 되면, 제1 노드(Q)는 제1 하이 전압 레벨(2H)을 갖고, 로우 전압 레벨의 게이트 출력 신호(S[N])가 출력될 수 있다.
이후 제1 클럭 신호(CLK1)가 다시 하이 전압 레벨이 되면, 제1 노드(Q)는 로우 전압 레벨(L)을 갖고, 제2 노드(QB)는 하이 전압 레벨을 가지며, 게이트 출력 신호(S[N])는 상기 하이 레벨을 계속 유지한다.
상술한 바와 같이, 상기 게이트 구동 회로는 음의 문턱 전압을 갖는 스위칭 소자들의 게이트 전극에 제공되는 전압(신호)을 상기 문턱 전압(또는 상기 스위칭 소자의 소스 전압)보다 낮은 값으로 부스트할 수 있다. 또한, 게이트 구동 회로는 풀업부(260A)가 턴-오프 상태를 안정적으로 유지하도록 제1 노드에 제1 직류 전압(VGL1)을 제공하는 안정화부(240)을 포함함으로써 스위칭 소자들이 정상적으로 온-오프될 수 있다. 따라서, 상기 스위칭 소자들의 문턱 전압 편차에 의한 게이트 구동 회로의 오작동이 개선될 수 있다. 나아가, 표시 장치(1000)의 화질 및 신뢰성이 향상될 수 있다.
본 발명은 복수의 게이트 라인들을 포함하는 표시 장치를 구동하는 게이트 구동 회로를 포함하는 표시 장치 및 이를 포함하는 시스템에 적용될 수 있다. 특히, 본 발명은 예를 들어, 유기 발광 표시 장치, 액정 표시 장치 등에 적용될 수 있으며, 휴대폰, 스마트폰, PDA(personal digital assistant), 컴퓨터, 노트북, PMP(personal media player), 텔레비전, 디지털 카메라, MP3 플레이어, 차량용 네비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 장치 100: 게이트 구동 회로
110, 210: 제1 입력부 120, 220: 제2 입력부
140, 240: 안정화부 150, 250: 초기화부
160, 260: 버퍼부 170, 270: 동시 구동 제어부
200: 표시 패널 300: 타이밍 컨트롤러
400: 데이터 구동 회로

Claims (20)

  1. 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 제N(N은 자연수) 스테이지는
    제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부;
    제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 상기 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부;
    제2 입력 신호가 부스트된 제3 신호, 상기 제2 노드에 전달되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 상기 제1 노드에 전달되는 제1 노드 신호를 안정화하는 안정화부;
    초기화 신호에 응답하여 상기 제1 및 제2 노드들의 전압들 및 상기 제1 내지 제4 신호들을 초기화하는 초기화부; 및
    상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함하고,
    상기 제1 입력부는
    상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제1 입력 신호가 인가되는 제3 입력 단자에 연결되는 드레인 전극 및 제2 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제1 입력 스위칭 소자;
    상기 제1 신호가 인가되는 게이트 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하고, 상기 제1 신호에 기초하여 상기 제1 입력 스위칭 소자로부터 수신한 상기 제1 입력 신호가 상기 제1 노드에 전달되는 것을 차단하는 상기 제2 입력 스위칭 소자; 및
    상기 제1 입력 신호가 인가되는 제1 입력 단자와 상기 제2 입력 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제1 입력 신호를 상기 제1 신호로 부스트하는 제1 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제2 입력부는
    상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 제5 클럭 신호가 인가되는 드레인 전극 및 제4 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제3 입력 스위칭 소자;
    상기 제4 클럭 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결되는 소스 전극을 포함하고, 상기 제3 입력 스위칭 소자에 직렬로 연결되는 상기 제4 입력 스위칭 소자;
    상기 제2 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 제6 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제5 입력 스위칭 소자;
    상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 노드에 연결되는 소스 전극을 포함하고, 상기 제5 입력 스위칭 소자에 직렬로 연결되는 상기 제6 입력 스위칭 소자; 및
    상기 제1 입력 신호가 인가되는 제3 입력 단자와 상기 제5 입력 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제1 입력 신호를 상기 제2 신호로 부스트하는 제2 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 3 항에 있어서, 상기 안정화부는
    상기 제3 신호에 응답하여 상기 제1 노드 신호를 상기 제1 직류 전압으로 안정화하는 제1 안정화부를 포함하고, 상기 제1 안정화부는
    상기 제3 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 제1 스위칭 소자; 및
    상기 제2 입력 신호가 인가되는 제2 입력 단자와 상기 제1 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제2 입력 신호를 상기 제3 신호로 부스트하는 제3 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4 항에 있어서, 상기 안정화부는
    상기 제4 신호 및 상기 제3 클럭 신호에 응답하여 상기 제1 노드 신호를 상기 제1 직류 전압으로 안정화하는 제2 안정화부를 더 포함하고, 상기 제2 안정화부는
    상기 제4 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 제3 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제2 스위칭 소자;
    상기 제3 클럭 신호가 인가되는 게이트 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 상기 제3 스위칭 소자; 및
    상기 제2 노드와 상기 제2 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제2 노드 신호를 상기 제4 신호로 부스트하는 제4 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 5 항에 있어서, 상기 초기화부는
    제2 직류 전압에 기초하여 상기 제1, 제2 및 제4 신호들을 초기화하는 제1 초기화부; 및
    상기 제1 및 제2 직류 전압들에 기초하여 상기 제1 및 제2 노드 신호들 및 상기 제3 신호를 초기화하는 제2 초기화부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 6 항에 있어서, 상기 제1 초기화부는
    상기 초기화 신호에 응답하여 상기 제1 직류 전압보다 낮은 제2 직류 전압을 상기 제1 커패시터의 일 단자로 인가함으로써 상기 제1 커패시터에 저장되는 전압을 초기화하는 제1 초기화 스위칭 소자;
    상기 초기화 신호에 응답하여 상기 제2 직류 전압을 상기 제4 커패시터의 일 단자로 인가함으로써 상기 제4 커패시터에 저장되는 전압을 초기화하는 제2 초기화 스위칭 소자; 및
    상기 초기화 신호에 응답하여 상기 제2 직류 전압을 상기 제2 커패시터의 일 단자로 인가함으로써 상기 제2 커패시터에 저장되는 전압을 초기화하는 제3 초기화 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 6 항에 있어서, 상기 제2 초기화부는
    상기 초기화 신호에 응답하여 상기 제3 입력 단자에 제1 동시 구동 신호의 로우 전압 레벨을 인가하는 제4 초기화 스위칭 소자;
    상기 초기화 신호에 응답하여 상기 제1 직류 전압보다 낮은 제2 직류 전압을 상기 제2 커패시터의 일 단자로 인가함으로써 상기 제2 커패시터에 저장되는 전압을 초기화하는 제5 초기화 스위칭 소자;
    상기 초기화 신호에 응답하여 상기 제1 노드에 상기 제1 직류 전압을 인가하는 제6 초기화 스위칭 소자; 및
    상기 초기화 신호에 응답하여 상기 제2 노드에 상기 제1 직류 전압을 인가하는 제7 초기화 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 1 항에 있어서, 상기 버퍼부는
    상기 제1 노드 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부; 및
    상기 제2 노드 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제 9 항에 있어서, 상기 풀업부는 상기 제1 노드에 연결되는 게이트 전극, 제6 클럭 신호가 인가되는 드레인 전극 및 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극을 포함하는 풀업 스위칭 소자를 포함하고,
    상기 풀다운부는 상기 제2 노드에 연결되는 게이트 전극, 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극 및 제1 동시 구동 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제 10 항에 있어서, 상기 제6 클럭 신호는 상기 제3 클럭 신호와 서로 동일한 타이밍을 가지고, 상기 제6 클럭 신호의 로우 전압 레벨은 상기 게이트 출력 신호의 로우 전압 레벨과 동일한 것을 특징으로 하는 게이트 구동 회로.
  12. 제 9 항에 있어서, 상기 제N 스테이지는
    제2 동시 구동 신호에 응답하여 상기 풀업부를 비활성화시키는 동시 구동 제어부를 더 포함하고,
    상기 구동 제어부는 상기 제2 동시 구동 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 드레인 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 동시 구동 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제 1 항에 있어서, 상기 제1 및 제2 입력 신호들이 상기 제1 내지 제3 신호들로 부스트되는 크기는 상기 제1 입력 신호의 로우 전압 레벨과 제2 직류 전압의 차이에 상응하는 것을 특징으로 하는 게이트 구동 회로.
  14. 제 1 항에 있어서, 상기 제2 노드 신호가 상기 제4 신호로 부스트되는 크기는 상기 제2 노드의 전압과 제2 직류 전압의 차이에 상응하는 것을 특징으로 하는 게이트 구동 회로.
  15. 제 1 항에 있어서, 상기 제1 직류 전압은 상기 게이트 출력 신호의 로우 전압 레벨보다 작고, 제2 직류 전압은 상기 제1 직류 전압보다 작으며, 상기 초기화 신호의 로우 전압 레벨은 상기 제2 직류 전압과 동일한 것을 특징으로 하는 게이트 구동 회로.
  16. 제 15 항에 있어서, 상기 제1 내지 제4 클럭 신호들은 서로 다른 타이밍을 가지고, 상기 제1 내지 제4 클럭 신호들의 로우 전압 레벨들은 상기 제2 직류 전압과 동일한 것을 특징으로 하는 게이트 구동 회로.
  17. 제 16 항에 있어서, 상기 제5 클럭 신호는 상기 제1 클럭 신호와 서로 동일한 타이밍을 가지고, 상기 제5 클럭 신호의 로우 전압 레벨은 상기 게이트 출력 신호의 상기 로우 전압 레벨과 동일한 것을 특징으로 하는 게이트 구동 회로.
  18. 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 제N(N은 자연수) 스테이지는
    제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 제1 입력부;
    상기 제1 클럭 신호 및 상기 입력 신호가 부스트된 제1 신호에 응답하여 변형 클럭 신호를 제2 노드에 전달하는 제2 입력부;
    상기 제2 노드에 인가되는 제2 노드 신호가 부스트된 제2 신호 및 제2 클럭 신호에 응답하여 상기 제1 노드에 인가되는 제1 노드 신호가 제1 직류 전압을 갖도록 상기 제1 노드 신호를 안정화하는 안정화부;
    초기화 신호, 상기 제1 직류 전압, 제2 직류 전압 및 동시 구동 신호에 기초하여 상기 제2 노드의 전압, 상기 제1 신호 및 상기 제2 신호를 초기화하는 초기화부;
    상기 제1 노드 신호 및 상기 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 풀업부 및 풀다운부를 포함하는 버퍼부; 및
    동시 구동 신호에 응답하여 상기 풀업부를 비활성화시키는 동시 구동 제어부를 포함하고,
    상기 제1 직류 전압은 상기 입력 신호의 로우 전압 레벨보다 작고, 상기 제2 직류 전압은 상기 제1 직류 전압보다 작으며, 상기 초기화 신호의 로우 전압 레벨은 상기 제2 직류 전압과 동일하고,
    상기 변형 클럭 신호는 상기 제1 클럭 신호와 서로 동일한 타이밍을 가지며, 상기 변형 클럭 신호의 로우 전압 레벨이 상기 제1 클럭 신호의 로우 전압 레벨보다 큰 것을 특징으로 하는 게이트 구동 회로.
  19. 삭제
  20. 복수의 화소들을 포함하는 표시 패널;
    복수의 데이터 신호들을 데이터 라인들을 통해 상기 표시 패널로 각각 출력하는 데이터 구동 회로; 및
    복수의 게이트 신호들을 게이트 라인들을 통해 상기 표시 패널로 각각 출력하는 게이트 스테이지들을 포함하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 제N(N은 자연수) 스테이지는
    제1 입력 신호가 부스트(boost)된 제1 신호에 응답하여 제1 입력 신호를 제1 노드에 전달하는 제1 입력부;
    제1 클럭 신호, 제2 클럭 신호, 제4 클럭 신호 및 상기 제1 입력 신호가 부스트된 제2 신호에 응답하여 제5 클럭 신호 및 제1 직류 전압을 제2 노드에 전달하는 제2 입력부;
    제2 입력 신호가 부스트된 제3 신호에 응답하여 상기 제1 노드에 전달되는 제1 노드 신호를 안정화하는 제1 안정화부;
    상기 제2 노드에 인가되는 제2 노드 신호가 부스트된 제4 신호 및 제3 클럭 신호에 응답하여 상기 제1 노드 신호를 안정화하는 제2 안정화부;
    초기화 신호에 응답하여 상기 제1 및 제2 노드들의 전압들 및 상기 제1 내지 제4 신호들을 초기화하는 초기화부; 및
    상기 제1 노드 신호 및 상기 제2 노드에 전달되는 제2 노드 신호에 응답하여 게이트 출력 신호를 출력하는 버퍼부를 포함하고,
    상기 제1 입력부는
    상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제1 입력 신호가 인가되는 제3 입력 단자에 연결되는 드레인 전극 및 제2 입력 스위칭 소자의 드레인 전극에 연결되는 소스 전극을 포함하는 제1 입력 스위칭 소자;
    상기 제1 신호가 인가되는 게이트 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하고, 상기 제1 신호에 기초하여 상기 제1 입력 스위칭 소자로부터 수신한 상기 제1 입력 신호가 상기 제1 노드에 전달되는 것을 차단하는 상기 제2 입력 스위칭 소자; 및
    상기 제1 입력 신호가 인가되는 제1 입력 단자와 상기 제2 입력 스위칭 소자의 상기 게이트 전극 사이에 연결되고, 상기 제1 입력 신호를 상기 제1 신호로 부스트하는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
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