CN107533866B - 移位寄存器 - Google Patents

Abstract

移位寄存器的单位电路(11)为了稳定化节点N2的电位设有晶体管Tr8，所述晶体管Tr8具有与节点N2连接的漏极端子、被施加截止电位的源极端子、与输出端子OUT连接的栅极端子。进一步，设有晶体管Tr9，所述晶体管Tr9具有与输出端子OUT连接的漏极端子、被施加截止电位的源极端子、被提供的初始化信号INIT的栅极端子。因此，不管初始化前的晶体管Tr8的状态，在初始化时将节点N2的电位控制为期望的电平，可靠地初始化移位寄存器。

Description

移位寄存器

技术领域

本发明是关于移位寄存器，尤其是，优选适用于显示装置的驱动电路等的移位寄存器。

背景技术

有源矩阵型的显示装置以行单位选择呈二维状配置的像素电路，将与图像数据相应的电压写入到所选择的像素电路中，由此显示图像。为了以行为单位选择像素电路，作为扫描线驱动电路，使用基于时钟信号依次将输出信号移位的移位寄存器。另外，在进行点顺序驱动的显示装置中，在数据线驱动电路的内部设置有同样的移位寄存器。

在液晶显示装置等中，使用用于形成像素电路内的TFT(ThinFilm Transistor：薄膜晶体管)的制造工艺，将像素电路的驱动电路与像素电路形成为一体。在这种情况下，为了削减制造成本，优选用与TFT相同的导电型的晶体管形成包含移位寄存器的驱动电路。

关于移位寄存器，以往已知有各种电路。例如，在专利文献1中，记载有将图27所示的移位寄存器900。移位寄存器900具有多级连接图28所示的单位电路901的构成。移位寄存器900在初始化信号INIT和全导通控制信号AON为低电平而全导通控制信号的否定信号AONB为高电平时进行通常动作。此时，截止晶体管Q7、Q9、Q11，导通晶体管Q8、Q10。

以下，说明单位电路901的通常动作。首先，输入信号IN变为高电平时，导通晶体管Q3，节点N1的电位成为高电平，节点N1处于浮置状态，导通晶体管Q1。此时，时钟信号CKA为低电平，由此输出信号OUT为低电平。另外，输入信号IN变为高电平时，导通晶体管Q5，节点N2、N3的电位成为低电平。接着，输入信号IN成为低电平时，截止晶体管Q3、Q5。

接着，时钟信号CKA变为高电平时，输出信号OUT成为高电平。此时，经由电容器Cv或晶体管Q1的寄生电容，节点N1的电位被上升，节点N1的电位高于(VDD+Vth)(Vth为TFT的阈值电压)。因此，输出信号OUT的电位成为VDD。其次，时钟信号CKA变为低电平时，节点N1的电位回到原来的高电平，输出信号OUT成为低电平。

其次，时钟信号CKB变为高电平时，导通晶体管Q6，节点N2、N3的电位成为高电平，节点N2、N3处于浮置状态。因此，导通晶体管Q2、Q4，节点N1的电位成为低电平。其次，时钟信号CKB变为低电平时，截止晶体管Q6。

之后，时钟信号CKB在规定的周期中成为高电平和低电平。在时钟信号CKB的高电平期间中，导通晶体管Q6，节点N2、N3被施加高电平电位。在时钟信号CKB的低电平期间中，截止晶体管Q6，节点N2、N3在浮置状态下保持高电平电位。

若输出信号OUT为高电平时节点N2为浮置状态，则通过附在输出信号OUT的噪声变动节点N2的电位，导通晶体管Q2，有可能误动作移位寄存器900。晶体管Q12具有在输出信号OUT为高电平的时将节点N2的电位固定为低电平的功能。晶体管Q14、Q15具有在输入信号IN、BIN一起成为高电平时将节点N2的电位设为高电平的功能。通过设置晶体管Q12、Q14、Q15，可以提高移位寄存器900的可靠性。

移位寄存器900在导通电源时，按照图29所示的时序图动作。在初始化信号INIT和全导通控制信号AON变为高电平，而全导通控制信号的否定信号AONB变为低电平时，导通晶体管Q7、Q9、Q11，截止晶体管Q8、Q10。因此，节点N2的电位成为低电平，节点N3的电位成为高电平。与此相伴，截止晶体管Q2，导通晶体管Q4，节点N1的电位成为低电平，截止晶体管Q1。如上所述，截止晶体管Q1、Q2，导通晶体管Q7，因此，输出信号OUT成为高电平，导通晶体管Q12。以下，如上所述，将所有的单位电路的输出信号设为导通电平(此处为高电平)的情况称为全导通输出。

其次，在全导通控制信号AON变为低电平，而全导通控制信号的否定信号AONB变为高电平时，截止晶体管Q7、Q11，导通晶体管Q8、Q10。此时，节点N2的电位成为高电平，导通晶体管Q2，输出信号OUT成为低电平，截止晶体管Q12。以下，如上所述，将所有的单位电路的输出信号设为截止电平(此处为低电平)的情况称为初始化。

移位寄存器900通过在电源导通时进行全导通输出和初始化，可以在对初级的单位电路901的输入端子IN提供的起始信号ST变为高电平之前，将所有单位电路901内的节点N1的电位和输出信号OUT设为低电平，节点N2、N3的电位设为高电平。

现有技术文献

专利文献

专利文献1：国际公开第2012/29876号

发明内容

本发明所要解决的技术问题

但是，在初始化前晶体管Q12的状态不定，在初始化前晶体管Q12有可能为导通状态。若晶体管Q10、Q12在导通状态时初始化信号INIT成为高电平，则节点N2、N3经由晶体管Q9被施加高电平电位，经由晶体管Q12被施加低电平电位。因此，节点N2、N3的电位在初始化时难以成为高电平。因此，移位寄存器900根据情况不进行初始化，可能进行误动作。

因此，本发明目的在于，提供基于输出信号可以稳定化单位电路内的节点的电位，可靠性地进行初始化的移位寄存器。

用于解决技术问题的技术方案

本发明的第一方面，具有多级连接多个单位电路而构成的移位寄存器，其特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、被施加截止电位的第二导通端子、与第二节点连接的控制端子；

节点控制部，其控制所述第一以及第二节点的电位，

所述节点控制部包含节点稳定化晶体管，所述节点稳定化晶体管具有与所述第二节点连接的第一导通端子、被施加截止电位的第二导通端子、与所述输出端子连接的控制端子，

所述单位电路包括输出初始化晶体管，所述输出初始化晶体管具有与所述输出端子连接的第一导通端子、被施加截止电位的第二导通端子、被提供在初始化时成为导通电平的初始化信号的控制端子。

本发明的第二方面，本发明的第一方面中，

所述节点控制部包含：

第一晶体管，其根据所述单位电路的输入信号将所述第一节点的电位控制为导通电平；

第二晶体管，其根据所述第二节点的电位将所述第一节点的电位控制为截止电平；

第三晶体管，其根据所述输入信号将所述第二节点的电位控制为截止电平；

第四晶体管，其根据所述单位电路的第二时钟信号将所述第二节点的电位控制为导通电平。

本发明的第三方面，本发明的第二方面中，

所述节点控制部还包含第五晶体管，所述第五晶体管根据所述初始化信号将所述第二节点的电位控制为导通电平。

本发明的第四方面，本发明的第三方面中，

所述输出复位晶体管、所述节点稳定化晶体管以及所述输出初始化晶体管的第二导通端子固定施加截止电位。

本发明的第五方面，本发明的第四方面中，

所述单位电路还包括晶体管，所述晶体管根据全导通输出时成为导通电平的全导通控制信号将所述输出端子的电位控制为导通电平。

本发明的第六方面，本发明的第五方面中，

所述节点控制部还包含：

根据所述全导通控制信号的否定信号对所述第一晶体管供给导通电位的晶体管；

具有与所述第二节点连接的导通端子、与第三节点连接的导通端子、被提供所述全导通控制信号的否定信号的控制端子的晶体管；

根据所述全导通控制信号将所述第二节点的电位控制为截止电平的晶体管，

所述第二晶体管的控制端子、所述第四晶体管的第二导通端子以及所述第五晶体管的第二导通端子连接于所述第三节点。

本发明的第七方面，本发明的第五方面中，

所述节点控制部还包含：

根据所述全导通控制信号将所述第一节点的电位控制为截止电平的晶体管；

根据所述全导通控制信号将所述第二节点的电位控制为截止电平的晶体管，

所述第一晶体管根据所述输入信号对所述第一节点提供所述全导通控制信号的否定信号。

本发明的第八方面，本发明的第三方面中，

所述输出复位晶体管、所述节点稳定化晶体管以及所述输出初始化晶体管的第二导通端子被提供在全导通输出时成为导通电平的全导通控制信号。

本发明的第九方面，本发明的第二方面中，

所述节点控制部还包含：

具有与所述第一节点连接的导通端子、与所述第一以及第二晶体管的一侧的导通端子连接的导通端子、固定施加导通电位的控制端子的晶体管。

本发明的第十方面，本发明的第二方面中，

所述第一以及第二晶体管的一个的导通端子连接于所述第一节点。

本发明的第十一方面，本发明的第一方面中，

所述移位寄存器还包括多个选择电路，所述多个选择电路作为所述单位电路的输入信号选择前级的单位电路的输出信号以及次级的单位电路的输出信号的任一个。

本发明的第十二方面，本发明的第一方面中，

所述单位电路包括多个所述输出晶体管、多个所述输出复位晶体管、多个所述节点稳定化晶体管以及多个所述输出初始化晶体管。

本发明的第十三方面，一种显示装置，其特征在于，其包括：

相互平行配置的多个扫描线；

相互平行配置，使其正交于所述扫描线的多个数据线；

对应所述扫描线以及所述数据线的交点而配置的多个像素电路；

作为驱动所述扫描线的扫描线驱动电路的第一至第十二中任一个的方面所涉及的移位寄存器。

有益效果

根据本发明的第一方面，在初始化时导通输出初始化晶体管，由此输出端子被施加截止电位，截止节点稳定化晶体管。因此，不管初始化前的节点稳定化晶体管的状态，在初始化时将第二节点的电位控制为期望的电平，可以将移位寄存器可靠地进行初始化。

根据本发明的第二方面，基于输入信号和第二时钟信号，将单位电路的状态可以切换为，第一节点的电位为导通电平而第二节点的电位为截止电平的状态、和与其相反的状态。

根据本发明的第三方面，可以在初始化时将第二节点的电位控制为导通电平。

根据本发明的第四方面，利用对三个的晶体管的第二导通端子固定施加的截止电位，可以将输出信号和第二节点的电位控制为截止电平。

根据本发明的第五方面，在全导通输出时，可以将移位寄存器的输出信号全部控制为导通电平。

根据本发明的第六方面，在通常动作时，第二节点和第三节点电性连接，第一晶体管根据输入信号将第一节点的电位控制为导通电平。在全导通输出时，第三节点的电位成为导通电平，第一以及第二节点的电位成为截止电平，由此截止输出晶体管，输出端子的电位成为导通电平。如上所述，移位寄存器可以选择性地进行通常动作和全导通输出。

根据本发明的第七方面，在通常动作时，第一晶体管根据输入信号将第一节点的电位控制为导通电平。在全导通输出时，第一以及第二节点的电位成为截止电平，截止输出晶体管，输出端子的电位成为导通电平。如上所述，移位寄存器可以选择性地进行通常动作和全导通输出。

根据本发明的第八方面，在通常动作时，可以利用向三个晶体管的第二导通端子提供的截止电平的全导通控制信号，将输出信号和第二节点的电位控制为截止电平。

根据本发明的第九方面，可以利用第一以及第二晶体管控制第一节点的电位，并且防止与第一节点连接的晶体管的端子之间施加高电压。

根据本发明的第十方面，可以利用第一以及第二晶体管直接控制第一节点的电位。

根据本发明的第十一方面，可以利用选择电路切换移位寄存器的扫描方向。

根据本发明的第十二方面，从一个单位电路输出多个信号，因此可以削减移位寄存器的电路量。

根据本发明的第十三方面，利用可靠地进行初始化的移位寄存器，可以构成可靠性高的显示装置。

附图的简单说明

图1是，示出本发明的第一实施方式所涉及的移位寄存器的构成的框图。

图2是，图1所示的移位寄存器的单位电路的电路图。

图3是，图1所示的移位寄存器的时序图。

图4是，示出本发明的第二实施方式所涉及的移位寄存器的构成框图。

图5是，图4所示的移位寄存器的选择电路的电路图。

图6是，示出本发明的第三实施方式所涉及的移位寄存器的构成的框图。

图7是，图6所示的移位寄存器的单位电路的电路图。

图8是，图6所示的移位寄存器的全导通输出以及初始化时的时序图。

图9是，本发明的第四实施方式所涉及的移位寄存器的单位电路的电路图。

图10是，示出本发明的第五实施方式所涉及的移位寄存器的构成的框图。

图11是，图10所示的移位寄存器的单位电路的电路图。

图12是，示出本发明的第六实施方式的第一例所涉及的移位寄存器的构成的框图。

图13是，图12所示的移位寄存器的单位电路的电路图。

图14是，图12所示的移位寄存器的时序图。

图15是，示出第六实施方式的第二例所涉及的移位寄存器的构成的框图。

图16是，图15所示的移位寄存器的单位电路的电路图。

图17是，图15所示的移位寄存器的时序图。

图18是，示出第六实施方式的第三例所涉及的移位寄存器的构成的框图。

图19是，图18所示的移位寄存器的时序图。

图20是，示出第六实施方式的第四例所涉及的移位寄存器的构成的框图。

图21是，图20所示的移位寄存器的时序图。

图22是，本发明的第七实施方式所涉及的移位寄存器的单位电路的电路图。

图23是，第七实施方式所涉及的移位寄存器的时序图。

图24是，示出本发明的第八实施方式所涉及的液晶显示装置的构成的框图。

图25是，示出第八实施方式所涉及的液晶显示装置的其他的构成的框图。

图26是，图25所示的液晶显示装置进行两倍脉冲驱动时的时序图。

图27是，示出现有的移位寄存器的构成的框图。

图28是，示出现有的移位寄存器的单位电路的电路图。

图29是，现有的移位寄存器的全导通输出以及初始化时的时序图。

具体实施方式

(第一实施方式)

以下，参照附图对本发明的实施方式的移位寄存器进行说明。在以下的说明中，在晶体管的导通端子可以为源极端子也可以为漏极端子的情况下，将一个的导通端子固定称为源极端子，将另一个的导通端子固定称为漏极端子。另外，将经由某个端子输入或输出的信号用与该端子相同的名称进行称呼(例如将经由时钟端子CKA输入的信号称为时钟信号CKA)。另外，将在施加到栅极端子时导通晶体管的电位称为导通电位，将截止晶体管的电位称为截止电位。例如，对于N沟道型晶体管，高电平电位为导通电位，低电平电位为截止电位。另外，晶体管的阈值电压设为Vth，高电平电位设为VDD，低电平电位设为VSS。

(第一实施方式)

图1是表示本发明的第一实施方式所涉及的移位寄存器的结构的框图。图1所示的移位寄存器10采用多级连接n个(n为2以上的整数)单位电路11的结构。单位电路11具有时钟端子CKA、CKB、初始化端子INIT及输出端子OUT。移位寄存器10从外部被供给起始信号ST、两相的时钟信号CK1、CK2以及初始化信号INIT。以下，第i级(i为1以上n以下的整数)的单位电路也可称为SRi。

起始信号ST被提供到初级的单位电路11的输入端子IN。时钟信号CK1被提供到第奇数级的单位电路11的时钟信号CKA、和第偶数级的单位电路11的时钟信号CKB。时钟信号CK2被提供到第奇数级的单位电路11的时钟信号CKB、和第偶数级的单位电路11的时钟信号CKA。初始化信号INIT被提供到n个单位电路11的初始化端子INIT。单位电路11的输出信号OUT作为输出信号O1～On输出外部，并且被提供到次级的单位电路11的输入端子IN。n个单位电路11从电源电路(未图示)被提供高电平电位VDD和低电平电位VSS。

图2是单位电路11的电路图。图2所示的单位电路11包含十个N沟道型晶体管Tr1～Tr9、Trt、电容器C1以及电阻R1。晶体管Tr1的漏极端子连接于时钟信号CKA。晶体管Tr1的源极端子连接于晶体管Tr2、Tr9的漏极端子、晶体管Tr8的栅极端子以及输出端子OUT。晶体管Tr1的栅极端子连接于晶体管Trt的一个的导通端子(图2中的右侧的端子)。晶体管Trt的另一个的导通端子连接于晶体管Tr3的源极端子以及晶体管Tr4的漏极端子。晶体管Tr2的栅极端子连接于晶体管Tr4的栅极端子、晶体管Tr5、Tr8的漏极端子、晶体管Tr7的源极端子以及电阻R1的一端(图2中的下端)。晶体管Tr3、Tr5的栅极端子连接于输入端子IN。晶体管Tr6的栅极端子连接于时钟信号CKB，晶体管Tr6的源极端子连接于电阻R1的另一端。晶体管Tr7的漏极端子和栅极端子连接于初始化端子INIT。晶体管Tr3、Tr6的漏极端子以及晶体管Trt的栅极端子固定地被施加高电平电位VDD。晶体管Tr2、Tr4、Tr5、Tr8、Tr9的源极端子固定地被施加低电平电位VSS。电容器C1设于晶体管Tr1的栅极端子和源极端子之间，作为自举电容起作用。以下，连接有晶体管Tr1的栅极端子的节点称为n1，连接有晶体Tr2的栅极端子的节点称为n2，连接有晶体管Tr3的源极端子的节点称为n3。

在单位电路11中，晶体管Tr3～Tr8、Trt以及电阻R1作为控制节点n1、n2的电位的节点控制部起作用。晶体管Tr1具有连接于时钟信号CKA的漏极端子、连接于输出端子OUT的源极端子、连接于节点n1的栅极端子，作为输出晶体管起作用。晶体管Tr2具有连接于输出端子OUT的漏极端子、被施加截止电位(低电平电位VSS)的源极端子、连接于节点n2的栅极端子，作为输出复位晶体管起作用。晶体管Tr8具有连接于节点n2的漏极端子、被施加截止电位的源极端子、连接于输出端子OUT的栅极端子，作为节点稳定化晶体管起作用。晶体管Tr9具有连接于输出端子OUT的漏极端子、被施加截止电位的源极端子、被提供初始化信号INIT的栅极端子，作为输出初始化晶体管起作用。

晶体管Tr3根据输入信号IN向节点n3施加导通电位(高电平电位VDD)，由此作为将节点n1的电位控制为导通电平的第一晶体管起作用。晶体管Tr4作为根据节点n2的电位将节点n1的电位控制为截止电平的第二晶体管起作用。晶体管Tr5作为根据输入信号IN将节点n2的电位控制为截止电平的第三晶体管起作用。晶体管Tr6作为根据时钟信号CKB将节点n2的电位控制为导通电平的第四晶体管起作用。晶体管Tr7作为根据初始化信号INIT将节点n2的电位控制为导通电平的第五晶体管起作用。晶体管Trt具有连接于节点n1的导通端子、连接于晶体管Tr3的源极端子以及晶体管Tr4的漏极端子的导通端子、固定地被施加导通电位的栅极端子。

移位寄存器10在初始化信号INIT成为高电平时进行初始化，在初始化信号INIT成为低电平时进行通常动作。图3是移位寄存器10的通常动作时的时序图。通常动作时，由于初始化信号INIT为低电平，因此截止晶体管Tr7、Tr9。因此，这些晶体管不会影响移位寄存器10的通常动作。

通常动作时，时钟信号CK1在规定的周期中成为高电平和低电平。时钟信号CK1的高电平期间短于1/2周期。时钟信号CK2为将时钟信号CK1延迟1/2周期的信号。起始信号ST在期间t0内的时钟信号CK2的高电平期间成为高电平。

以下，说明初级的单位电路SR1的通常动作。在单位电路SR1中，起始信号ST为输入信号IN，时钟信号CK1为时钟信号CKA，时钟信号CK2为时钟信号CKB。

在期间t0中，输入信号IN变为高电平。因此，导通晶体管Tr3，节点n3的电位上升到(VDD-Vth)。晶体管Trt的栅极端子被施加高电平电位VDD，由此节点n1和节点n3电性连接。因此，节点n1的电位也上升到(VDD-Vth)。节点n1的电位成为(VDD-Vth)时，截止晶体管Trt，节点n1、n3成为浮置状态。在中途，节点n1的电位超过晶体管的导通电平时，导通晶体管Tr1。此时，时钟信号CKA为低电平，由此输出信号OUT维持低电平。

另外，输入信号IN变为高电平时，导通晶体管Tr5。此时，时钟信号CKB为高电平，由此，也导通晶体管Tr6。由于晶体管Tr6的源极端子和节点n2之间设有电阻R1，若一起导通晶体管Tr5、Tr6，则节点n2的电位成为与低电平电位VSS接近的电位(晶体管的截止电位)。因此，截止晶体管Tr2、Tr4。在期间t0的后半部，输入信号IN变为低电平。因此，截止晶体管Tr3、Tr5。此后，节点n1、n3在浮置状态下保持高电平电位。

在期间t1中，时钟信号CKA变为高电平。此时，由于晶体管Tr1处于导通状态，输出端子OUT的电位上升，输出信号OUT成为高电平。与此相伴，经由电容器C1或者晶体管Tr1的寄生电容而处于浮置状态的节点n1的电位被上升，节点n1的电位上升到(VDD-Vth+α)(α为上升电压)(自举动作)。由于节点n1的电位与(VDD+Vth)相比更高，输出端子OUT的电位相等于时钟信号CKA的高电平电位VDD(没有阈值下降的高电平电位)。此时，导通晶体管Tr8，节点n2的电位固定为低电平电位VSS。在期间t1的后半部，时钟信号CKA变为低电平。因此，输出信号OUT成为低电平，节点n1的电位与期间t0相同回到电位(VDD-Vth)，截止晶体管Tr8。

在期间t2，时钟信号CKB变为高电平。因此，导通晶体管Tr6，节点n2被施加高电平电位。此时，由于晶体管Tr5处于截止状态，节点n2的电位成为(VDD-Vth)。因此，导通晶体管Tr4，节点n1、n3的电位成为低电平，截止晶体管Tr1。在中途节点n2的电位超过晶体管的导通电平时，导通晶体管Tr2，输出信号OUT再次固定为低电平。

在期间t2的后半部，时钟信号CKB变为低电平。因此，截止晶体管Tr6。此后，在时钟信号CKB的高电平期间，导通晶体管Tr6，节点n2被施加高电平电位。在时钟信号CKB的低电平期间，节点n2在浮置状态下保持高电平电位。如上所述，单位电路SR1的输出信号OUT在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。

单位电路SR1的输出信号OUT被提供到第二级的单位电路SR2的输入端子IN。单位电路SR2在期间t1～t3与单位电路SR1的期间t0～t2相同动作。单位电路SR2的输出信号OUT被提供到第三级的单位电路SR3的输入端子IN。单位电路SR3在期间t2～t4与单位电路SR1的期间t0～t2相同动作。n个单位电路11各延迟时钟信号CK1的1/2周期，并且依次进行相同的动作。因此，移位寄存器10的输出信号O1～On各延迟时钟信号CK1的1/2周期，并且以与时钟信号CK1的高电平期间按顺序设为高电平相同长度的时间按顺序成为高电平。

接着，说明移位寄存器10的初始化。例如在移位寄存器10的状态为不定时，或者在将移位寄存器10的输出信号O1～On全部暂时设为截止电平(在这里是低电平)时，进行移位寄存器10的初始化。初始化时，初始化信号INIT成为高电平。

在单位电路11中，初始化信号INIT变为高电平时，导通晶体管Tr7，节点n2的电位成为(VDD-Vth)。因此，导通晶体管Tr4，节点n1、n3的电位成为低电平，截止晶体管Tr1。另外，导通晶体管Tr2，输出信号OUT成为低电平。

单位电路11的输入信号IN为前级的单位电路11的输出信号OUT。因此，前级的单位电路11的输出信号OUT成为低电平时，截止晶体管Tr3、Tr5。另外，输出信号OUT成为低电平时，截止晶体管Tr8。进一步，初始化信号INIT变为高电平时，导通晶体管Tr9，输出端子OUT被施加低电平电位VSS。如上所述，初始化信号INIT变为高电平时，节点n1的电位和输出信号OUT成为低电平，节点n2的电位成为高电平。

输出信号OUT在初始化前为不定，有可能成为高电平。输出信号OUT为高电平时，导通晶体管Tr8。因此，在不包含晶体管Tr9的单位电路中，会有初始化信号INIT成为高电平，即便导通晶体管Tr7，节点n2的电位不会成为高电平。

对此，在单位电路11中，即便输出信号OUT初始化前成为高电平，初始化信号INIT变为高电平时，导通晶体管Tr9，输出信号OUT成为低电平，截止晶体管Tr8。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，根据移位寄存器10，可以可靠地进行初始化。

如上所述，本实施方式所涉及的移位寄存器10的单位电路11包括：第一导通端子，其连接于用于输入时钟信号的时钟端子；第二导通端子，其连接于用于输出时钟信号的输出端子；输出晶体管(晶体管Tr1)，其具有与第一节点(节点n1)连接的控制端子；输出复位晶体管(晶体管Tr2)，其具有与连接的第一导通端子、被施加截止电位的第二导通端子、与第二节点(节点n2)连接的控制端子；节点控制部(晶体管Tr3～Tr8以及电阻R1)，其控制第一以及第二节点的电位；输出初始化晶体管(晶体管Tr9)，其具有与输出端子连接的第一导通端子、被施加截止电位的第二导通端子、被提供在初始化时成为导通电平的初始化信号的控制端子。节点控制部包含节点稳定化晶体管(晶体管Tr8)，所述节点稳定化晶体管具有与第二节点连接的第一导通端子、被施加截止电位的第二导通端子、与输出端子连接的控制端子。在单位电路11中，由于初始化时导通输出初始化晶体管，输出端子被施加截止电位，截止节点稳定化晶体管。因此，不管初始化前的节点稳定化晶体管的状态，可以在初始化时将第二节点的电位控制为期望的电平，可靠地初始化移位寄存器。

另外，节点控制部包括：第一晶体管(晶体管Tr3)，其根据单位电路的输入信号将第一节点的电位控制为导通电平；第二晶体管(晶体管Tr4)，其根据第二节点的电位将第一节点的电位控制为截止电平；第三晶体管(晶体管Tr5)，其根据输入信号将第二节点的电位控制为截止电平；第四晶体管(晶体管Tr6)，其根据单位电路的第二时钟信号将第二节点的电位控制为导通电平。因此，基于输入信号和第二时钟信号，将单位电路的状态可以切换为，第一节点的电位为导通电平而第二节点的电位为截止电平的状态、和与其相反的状态。另外，节点控制部包含第五晶体管(晶体管Tr7)，所述第五晶体管根据初始化信号将第二节点的电位控制为导通电平。因此，可以在初始化时将第二节点的电位控制为导通电平。

另外，输出复位晶体管、节点稳定化晶体管以及输出初始化晶体管的第二导通端子固定地被施加截止电位。因此，可以利用这些晶体管的第二导通端子固定地被施加的截止电位，将输出信号和第二节点的电位控制为截止电平。另外，节点控制部包含晶体管Trt，所述晶体管Trt具有：与第一节点连接的导通端子；与第一以及第二晶体管的一个导通端子连接的导通端子；具有固定地被施加导通电位的控制端子。因此，可以利用第一以及第二晶体管控制第一节点的电位，并且防止与第一节点连接的晶体管的端子之间被施加高电压。

此外，关于本实施方式所涉及的移位寄存器10，可以构成为以下的变形例。变形例所涉及的移位寄存器为替代单位电路11而具有以下所示的多级连接单位电路的构成。在第一变形例中，使用从单位电路11去除电容器C1的单位电路。此时，代替电容器C1，可以使用晶体管Tr1的寄生电容。在第二变形例中，使用从单位电路11去除晶体管Trt的单位电路。此时，晶体管Tr3的源极端子和晶体管Tr4的漏极端子连接于节点n1。因此，可以利用晶体管Tr3、Tr4直接控制节点n1的电位。在第三变形例中，单位电路11使用将晶体管Tr6和电阻R1以相反的顺序连接的单位电路。在第四变形例中，单位电路11使用将电阻R1置换为一个或者多个二极管的单位电路。在第五变形例中，作为初级的单位电路，单位电路11使用将晶体管Tr5的源极端子连接于初始化端子INIT的单位电路。根据第五变形例所涉及的移位寄存器，可以防止因噪声的误动作。在第六变形例中，单位电路11使用对晶体管Tr7的漏极端子施加高电平电位VDD的单位电路。即便这些变形例所涉及的移位寄存器，可以获得与移位寄存器10相同的效果。

(第二实施方式)

图4是示出本发明的第二实施方式所涉及的移位寄存器的构成的框图。图4所示的移位寄存器20是，对第一实施方式所涉及的移位寄存器10上追加切换扫描方向(移位方向)的功能的构成。移位寄存器20包括n个单位电路11以及n个选择电路22。n个单位电路11和n个选择电路22一一对应设置。以下，与第i级的单位电路Sri对应的选择电路称为第i级的选择电路SELi。选择电路22具有输入端子IN1、IN2、控制端子UD、UDB以及输出端子Z。移位寄存器20从外部被供给起始信号ST、两相的时钟信号CK1、CK2、初始化信号INIT以及控制信号UD、UDB。控制信号UDB为控制信号UD的否定(Negative)信号。

初始化信号INIT和时钟信号CK1、CK2在与第一实施方式所涉及的移位寄存器10相同的方式下被提供到n个单位电路11。起始信号ST被提供到初级的选择电路SEL1的输入端子IN1、和最终级的选择电路SELn的输入端子IN2。控制信号UD、UDB分别提供到n个选择电路22的控制端子UD、UDB。第i级的选择电路SELi的输出端子Z连接于第i级的单位电路SRi的输入端子IN。单位电路11的输出信号OUT作为输出信号O1～On输出至外部。第i级的单位电路SRi的输出信号OUT被提供到次级的选择电路SELi+1的输入端子IN1、和前级的选择电路SELi-1的输入端子IN2。

图5是选择电路22的电路图。图5所示的选择电路22包含两个晶体管Tr21、Tr22。晶体管Tr21、Tr22的一个的导通端子(图5中的左侧的端子)分别连接于输入端子IN1、IN2。晶体管Tr21、Tr22的另一个的导通端子连接于输出端子Z。晶体管Tr21、Tr22的栅极端子分别连接于控制端子UD、UDB。

控制信号UD为高电平而控制信号UDB为低电平时，导通晶体管Tr21，截止晶体管Tr22。此时，输出端子Z电性连接于输入端子IN1，前级的单位电路SRi-1的输出信号OUT成为单位电路SRi的输入信号IN。因此，移位寄存器20以与第一实施方式所涉及的移位寄存器10相同动作(顺序方向扫描)。

控制信号UD为低电平而控制信号UDB为高电平时，截止晶体管Tr21，导通晶体管Tr22。此时，输出端子Z电性连接于输入端子IN2，次级的单位电路SRi+1的输出信号OUT成为单位电路SRi的输入信号IN。因此，移位寄存器20以与第一实施方式所涉及的移位寄存器10相反的方向进行移位动作(相反的方向扫描)。

如上所述，本实施方式所涉及的移位寄存器20为，作为单位电路SRi的输入信号IN包括前级的单位电路SRi-1的输出信号OUT以及次级的单位电路SRi+1的输出信号OUT中选择任一的多个选择电路22。因此，可以利用选择电路22切换移位寄存器20的扫描方向。

(第三实施方式)

图6是示出本发明的第三实施方式所涉及的移位寄存器的构成的框图。图6所示的移位寄存器30具有多级连接n个单位电路31的构成。单位电路31具有输入端子IN、时钟信号CKA、CKB、初始化端子INIT、全导通控制端子AON、AONB以及输出端子OUT。移位寄存器30从外部被供给起始信号ST、两相的时钟信号CK1、CK2、初始化信号INIT、全导通控制信号AON以及全导通控制信号的否定信号AONB(以下，简称为否定信号AONB)。

起始信号ST被提供到初级的单位电路31的输入端子IN。时钟信号CK1、CK2和初始化信号INIT以与第一实施方式所涉及的移位寄存器10相同的方式被提供到n个单位电路31。全导通控制信号AON和否定信号AONB分别被提供到n个单位电路31的全导通控制端子AON、AONB。单位电路31的输出信号OUT作为输出信号O1～On输出至外部，并且被提供到次级的单位电路31的输入端子IN。

图7是单位电路31的电路图。图7所示的单位电路31包含14个N沟道型晶体管Tr1～Tr9、Tr11、Tr12、Tr14、Tr15、Trt、电容器C1以及电阻R1。单位电路31在以下的方面与单位电路11不同。在单位电路31中，晶体管Tr2的栅极端子连接于晶体管Tr5、Tr8、Tr11的漏极端子以及晶体管Tr14的一个的导通端子(图7中的右侧的端子)。晶体管Tr14的另一个的导通端子连接于晶体管Tr4的栅极端子、晶体管Tr7的源极端子以及电阻R1的一端(图7中的下端)。晶体管Tr3的漏极端子连接于晶体管Tr15的源极端子。晶体管Tr15的漏极端子被施加高电平电位VDD，晶体管Tr14、Tr15的栅极端子连接于全导通控制端子AONB(否定信号AONB的输入端子)。晶体管Tr12的漏极端子以及晶体管Tr11、Tr12的栅极端子连接于全导通控制端子AON。晶体管Tr12的源极端子连接于输出端子OUT等。晶体管Tr11的源极端子被施加低电平电位VSS。以下，与晶体管Tr4的栅极端子连接的节点称为n4。

在单位电路31中，晶体管Tr3～Tr8、Tr11、Tr14、Tr15、Trt以及电阻R1作为控制节点n1、n2的电位的节点控制部起作用。晶体管Tr1～Tr9、Trt的功能相同于单位电路11的情况。但是，晶体管Tr7通过根据初始化信号INIT将节点n4的电位控制为导通电平(高电平)，由此将节点n2的电位控制为导通电平。晶体管Tr12根据全导通控制信号AON将输出端子OUT的电位控制为导通电平。晶体管Tr15根据否定信号AONB对第一晶体管(晶体管Tr3)供给导通电位。晶体管Tr14具有与节点n2连接的导通端子、与节点n4(相当于第三节点)连接的导通端子、被提供否定信号AONB的栅极端子。晶体管Tr11根据全导通控制信号AON将节点n2的电位控制为截止电平(低电平)。

移位寄存器30在初始化信号INIT为高电平而全导通控制信号AON为低电平的时进行初始化，初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，全导通控制信号AON为高电平是进行全导通输出。此外，不会出现初始化信号INIT为低电平而全导通控制信号AON成为高电平。

通常动作时，初始化信号INIT和全导通控制信号AON成为低电平，否定信号AONB成为高电平。因此，截止晶体管Tr7、Tr9、Tr11、Tr12，导通晶体管Tr14、Tr15。因此，晶体管Tr3的漏极端子被施加高电平电位VDD，节点n2和节点n4电性连接。单位电路31在通常动作时成为与单位电路11相同的电路，以与单位电路11相同动作。

图8是移位寄存器30的全导通输出以及初始化时的时序图。在进行全导通输出以及初始化之前，初始化信号INIT和全导通控制信号AON为低电平，否定信号AONB为高电平。

首先，在期间ta，初始化信号INIT和全导通控制信号AON变为高电平，否定信号AONB变为低电平。因此，导通晶体管Tr7、Tr9、Tr11、Tr12，截止晶体管Tr14、Tr15，节点n2和节点n4电分离。节点n4的电位通过晶体管Tr7的作用成为高电平。节点n2的电位通过晶体管Tr11的作用成为低电平，截止晶体管Tr2。节点n4的电位成为高电平时，导通晶体管Tr4，节点n1、n3的电位成为低电平，截止晶体管Tr1。如上所述，截止晶体管Tr1、Tr2，导通晶体管Tr9、Tr12。

单位电路31设计成晶体管Tr12的驱动能力高于晶体管Tr9的驱动能力。例如，晶体管Tr12的沟道宽度设计成大于晶体管Tr9的沟道宽度。因此，晶体管Tr9、Tr12一起导通时，输出信号OUT成为高电平，导通晶体管Tr8。如上所述，移位寄存器30将所有输出信号OUT成为高电平(全导通输出)。

接着，在期间tb中，在初始化信号INIT为高电平的期间，全导通控制信号AON变为低电平，否定信号AONB变为高电平。因此，截止晶体管Tr11、Tr12，导通晶体管Tr14、Tr15。此时，由于晶体管Tr7为导通状态，节点n2、n4的电位成为高电平。与此相伴，导通晶体管Tr2，输出信号OUT成为低电平，截止晶体管Tr8。如上所述，移位寄存器30将所有输出信号OUT成为低电平(初始化)。

接着，在期间tb的终止时，初始化信号INIT变为低电平。此后，移位寄存器30供给起始信号ST、时钟信号CK1、CK2，移位寄存器30进行通常动作。

单位电路31也与单位电路11相同，即便输出信号OUT在初始化前成为高电平，初始化信号INIT变为高电平时，导通晶体管Tr9，输出信号OUT成为低电平，截止晶体管Tr8。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，可以根据移位寄存器30，可靠地进行初始化。

如上所述，本实施方式所涉及的移位寄存器30的单位电路31包括晶体管Tr12，所述晶体管Tr12根据在全导通输出时成为导通电平的全导通控制信号，将输出端子的电位控制为导通电平。因此，可以在全导通输出时将移位寄存器30的输出信号全部控制为导通电平。

另外，节点控制部包含：根据全导通控制信号的否定信号AONB，对第一晶体管(晶体管Tr3)供给导通电位的晶体管Tr15；具有与第二节点连接的导通端子、与第三节点(节点n4)连接的导通端子、被提供全导通控制信号的否定信号AONB的控制端子的晶体管Tr14；根据全导通控制信号AON，将第二节点的电位控制为截止电平的晶体管Tr11。第二晶体管的控制端子(晶体管Tr4的栅极端子)、第四晶体管的第二导通端子(晶体管Tr6的源极端子)以及第五晶体管的第二导通端子(晶体管Tr7的源极端子)连接于第三节点。因此，通常动作时，第二节点和第三节点电性连接，第一晶体管根据输入信号将第一节点的电位控制为导通电平。全导通输出时，第三节点的电位成为导通电平，第一以及第二节点的电位成为截止电平，由此截止输出晶体管，输出端子的电位成为导通电平。如上所述，移位寄存器可以选择性地进行通常动作和全导通输出。

即便本实施方式所涉及的移位寄存器30，可以构成所述第一至第六变形例。在第六变形例中，单位电路31使用向晶体管Tr7、Tr12的漏极端子施加高电平电位VDD的单位电路。

(第四实施方式)

本发明的第四实施方式所涉及的移位寄存器具有图6所示的构成。但是，本实施方式所涉及的移位寄存器为，代替单位电路31包括图9所示的单位电路41。图9所示的单位电路41是，对单位电路11追加晶体管Tr10～Tr12，晶体管Tr3的漏极端子的连接处变更为全导通控制端子AONB的构成。

单位电路41在以下的方面与单位电路11不同。在单位电路41中，晶体管Tr12的漏极端子和栅极端子连接于全导通控制端子AON。晶体管Tr12的源极端子连接于输出端子OUT等。晶体管Tr10的漏极端子连接于晶体管Tr3的源极端子等。晶体管Tr11的漏极端子连接于晶体管Tr2的栅极端子等。晶体管Tr10、Tr11的栅极端子连接于全导通控制端子AON，晶体管Tr10、Tr11的源极端子被施加低电平电位VSS。

关于单位电路41，晶体管Tr3～Tr8、Tr10、Tr11、Trt以及电阻R1作为控制节点n1、n2的电位的节点控制部起作用。晶体管Tr1～Tr9、Trt的功能相同于单位电路11的情况。但是，晶体管Tr3根据输入信号IN相对节点n1提供全导通控制信号的否定信号AONB。晶体管Tr12根据全导通控制信号AON将输出端子OUT的电位控制为导通电平。晶体管Tr10根据全导通控制信号AON将节点n1的电位控制为截止电平。晶体管Tr11根据全导通控制信号AON将节点n2的电位控制为截止电平。

本实施方式所涉及的移位寄存器在初始化信号INIT为高电平时进行初始化，初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，全导通控制信号AON为高电平时进行全导通输出。此外，初始化信号INIT和全导通控制信号AON不会在相同的时间带成为高电平。

在通常动作时，初始化信号INIT和全导通控制信号AON成为低电平，否定信号AONB成为高电平。因此，截止晶体管Tr7、Tr9～Tr12，晶体管Tr3的漏极端子被提供高电平的否定信号AONB。单位电路41在通常动作时成为与单位电路11相同的电路，进行与单位电路11相同的动作。

在初始化时，初始化信号INIT成为高电平。因此，导通晶体管Tr7，节点n2的电位成为(VDD-Vth)。与此相伴，导通晶体管Tr4，节点n1、n3的电位成为低电平，截止晶体管Tr1。另外，导通晶体管Tr2，输出信号OUT成为低电平。移位寄存器10的输出信号O1～On在初始化时都成为低电平。

在全导通输出时，全导通控制信号AON成为高电平，否定信号AONB成为低电平。因此，导通晶体管Tr10～Tr12，节点n1～n3的电位成为低电平，截止晶体管Tr1、Tr2、Tr4，输出信号OUT成为高电平。因此，导通晶体管Tr8，节点n2的电位固定为低电平。

初级的单位电路SR1的输入信号IN为起始信号ST，第二级以后的单位电路SR2～SRn的输入信号IN为前级的单位电路的输出信号OUT。因此，在全导通输出时，第二级以后的单位电路SR2～SRn中，输入信号IN成为高电平，导通晶体管Tr3。在初级的单位电路SR1中，晶体管Tr3的状态根据起始信号ST的电平而定。全导通输出时，在晶体管Tr3与晶体管Tr10一起导通的情况下，全导通控制端子AONB与晶体管Tr10的源极端子电性连接。即使在这种情况下，由于否定信号AONB为低电平，节点n1、n3的电位稳定地成为低电平。

单位电路41也与单位电路11相同，即便输出信号OUT在初始化前为高电平的情况下，初始化信号INIT变为高电平时，导通晶体管Tr9，输出信号OUT成为低电平，截止晶体管Tr8。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，根据本实施方式所涉及的移位寄存器，可以可靠地进行初始化。

如上所述，本实施方式所涉及的移位寄存器的单位电路41中，节点控制部包括根据全导通控制信号将第一节点(节点n1)的电位控制为截止电平的晶体管Tr10、和根据全导通控制信号将第二节点(节点n2)的电位控制为截止电平的晶体管Tr11。第一晶体管(晶体管Tr3)根据输入信号对第一节点提供全导通控制信号的否定信号AONB。因此，在通常动作时，第一晶体管根据输入信号将第一节点的电位控制为导通电平。在全导通输出时，第一以及第二节点的电位成为截止电平，截止输出晶体管，输出端子的电位成为导通电平。如上所述，移位寄存器可以进行通常动作和全导通输出。

关于本实施方式所涉及的移位寄存器，也可以构成所述第一至第六变形例。第六变形例中，单位电路41使用对晶体管Tr7、Tr12的漏极端子施加高电平电位VDD的单位电路。另外，作为第七变形例，单位电路41也可以将晶体管Tr10、Tr11的源极端子连接于初始化端子INIT的单位电路。根据第七变形例所涉及的移位寄存器，可以防止因噪声的误动作。

(第五实施方式)

图10是，示出本发明的第五实施方式所涉及的移位寄存器的构成的框图。图10所示的移位寄存器50具有多级连接n个单位电路51构成。单位电路51具有输入端子IN、时钟信号CKA、CKB、初始化端子INIT、全导通控制端子AON以及输出端子OUT。移位寄存器50从外部供给起始信号ST、两相的时钟信号CK1、CK2、初始化信号INIT以及全导通控制信号AON。

起始信号ST被提供到初级的单位电路51的输入端子IN。时钟信号CK1、CK2、初始化信号INIT以及全导通控制信号AON以与第三实施方式所涉及的移位寄存器30相同的方式被提供到n个单位电路51。单位电路51的输出信号OUT作为输出信号O1～On输出至外部，并且被提供到次级的单位电路51的输入端子IN。

图11是，单位电路51的电路图。单位电路51是，在单位电路11中晶体管Tr2、Tr4、Tr5、Tr8、Tr9的源极端子的连接处变更为全导通控制端子AON的构成。

移位寄存器50在初始化信号INIT为高电平而全导通控制信号AON为低电平时进行初始化，在初始化信号INIT和全导通控制信号AON为低电平时进行通常动作，在初始化信号INIT和全导通控制信号AON为高电平时进行全导通输出。

在初始化时以及通常动作时，全导通控制信号AON成为低电平。因此，晶体管Tr2、Tr4、Tr5、Tr8、Tr9的源极端子被施加低电平电位VSS。单位电路51在初始化时以及通常动作时成为与单位电路11相同的电路，进行与单位电路11相同的动作。

在全导通输出时，初始化信号INIT和全导通控制信号AON成为高电平。此时，导通晶体管Tr7、Tr9，节点n2的电位成为高电平，导通晶体管Tr2。如上所述，由于导通晶体管Tr2、Tr9，晶体管Tr2、Tr9的源极端子被施加高电平的全导通控制信号AON，输出信号OUT成为高电平。

此外，即便在初始化信号INIT为低电平而全导通控制端子AON为高电平时，如下所述，移位寄存器50可以进行全导通输出。初始化信号INIT为低电平时，节点n2为浮置状态。全导通控制端子AON从低电平变为高电平(电位从VSS变为VDD时)时，节点n2的电位经由晶体管Tr2、Tr4、Tr5、Tr8的寄生电容而上升。移位寄存器50动作前，节点n2的电位的初始值为(VDD-Vth)时，节点n2的电位通过上升变为(VDD-Vth+α)(α为上升电压)。晶体管Tr2为输出复位晶体管，与其他的晶体管相比尺寸大。由此，节点n2的电容的大部分为晶体管Tr2的寄生电容。因此，上升电压α大致相等于(VDD-VSS)。因此，通过上升导通晶体管Tr2，输出信号OUT成为高电平。但是，晶体管Tr2的尺寸不太大时、或者节点n2的电位的初始值为VSS时，会有移位寄存器50无法正确地进行全导通输出的情况。因此，为了移位寄存器50可靠地进行全导通输出，需要将初始化信号INIT和全导通控制端子一起控制为高电平。

单位电路51也与单位电路11相同，即便输出信号OUT在初始化前是高电平，若初始化信号INIT变为高电平，则导通晶体管Tr9，输出信号OUT成为低电平，截止晶体管Tr8。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，根据移位寄存器50，可以可靠地进行初始化。即便本实施方式所涉及的移位寄存器50，也可以构成所述第一至第六变形例。

如上所述，本实施方式所涉及的移位寄存器50中，输出复位晶体管、节点稳定化晶体管、以及输出初始化晶体管的第二导通端子(晶体管Tr2、Tr8、Tr9的源极端子)被提供全导通控制端子AON。因此，通常动作时，可以利用对三个晶体管的第二导通端子提供截止电平的全导通控制端子，将输出信号和第二节点的电位控制为截止电平。

(第六实施方式)

在第六实施方式中，说明从一个单位电路输出多个输出信号的移位寄存器。与第三实施方式所涉及的移位寄存器30相同，本实施方式所涉及的移位寄存器在初始化信号INIT为高电平时进行初始化，在初始化信号INIT和全导通控制端子AON为低电平时进行通常动作，在全导通控制端子AON为高电平时进行全导通输出。

图12是，示出本实施方式的第一例所涉及的移位寄存器的构成的框图。图12所示的移位寄存器60具有多级连接(n/2)个单位电路61的构成。单位电路61具有输入端子IN、时钟端子CKA、CKB、CKC、初始化端子INIT、全导通控制端子AON、AONB、以及输出端子OUT1、OUT2。移位寄存器60从外部供给起始信号ST、三相的时钟信号CK1～CK3、初始化信号INIT、全导通控制端子AON、以及否定信号AONB。移位寄存器60基于三相的时钟信号而动作，从一个单位电路输出两个输出信号。

起始信号ST被提供到初级的单位电路61的输入端子IN。初始化信号INIT、全导通控制端子AON、以及否定信号AONB以与第三实施方式所涉及的移位寄存器30相同方式被提供到(n/2)个单位电路61。将1以上n/3以下的整数设为k时，时钟信号CK1被提供到第(3k-2)级的单位电路61的时钟端子CKA、第(3k-1)级的单位电路61的时钟端子CKB、以及第3k级的单位电路61的时钟端子CKC。时钟信号CK2被提供到第(3k-2)级的单位电路61的时钟端子CKB、第(3k-1)级的单位电路61的时钟端子CKC、以及第3k级的单位电路61的时钟端子CKA。时钟信号CK3被提供到第(3k-2)级的单位电路61的时钟端子CKC、第(3k-1)级的单位电路61的时钟端子CKA、以及第3k级的单位电路61的时钟端子CKB。单位电路61的输出信号OUT1、OUT2作为输出信号O1～On输出至外部。输出信号OUT2被提供到次级的单位电路61的输入端子IN。

图13是，单位电路61的电路图。图13所示的单位电路61为，在单位电路41(图9)中将输出端子OUT名称变更为输出端子OUT1，追加晶体管Tr1b、Tr2b、Tr8b、Tr9b、Tr12b、Trtb和电容器C1b，晶体管Tr6的栅极端子的连接先变更为时钟信号CKC的构成。晶体管Tr1b、Tr2b、Tr8b、Tr9b、Tr12b、Trtb和电容器C1b以与晶体管Tr1、Tr2、Tr8、Tr9、Tr12、Trt和电容器C1相同的方式连接。但是，晶体管Tr1b的漏极端子连接于时钟信号CKB。

图14是，移位寄存器60的通常动作时的时序图。如图14所示，在通常动作时，时钟信号CK1在规定的周期中成为高电平和低电平。时钟信号CK1的高电平期间短于1/3周期。时钟信号CK2为将时钟信号CK1延迟了1/3周期的信号，时钟信号CK3为将时钟信号CK1延迟了2/3周期的信号。起始信号ST在期间t0内的时钟信号CK3的高电平期间成为高电平。

通常动作时，由于初始化信号INIT和全导通控制信号AON为低电平，截止晶体管Tr7、Tr9～Tr12、Tr9b、Tr12b。因此，这些晶体管不会影响移位寄存器60的通常动作。晶体管Tr3的漏极端子被提供高电平的否定信号AONB。

以下，说明初级的单位电路SR1的通常动作。在期间t0、t1中，单位电路SR1以与第一实施方式所涉及的移位寄存器10的初级的单位电路11相同动作。在期间t0中，单位电路SR1的输入信号IN(起始信号ST)变为高电平。因此，节点n1、n1b、n3的电位成为(VDD-Vth)，节点n2的电位成为接近低电平电位VSS的电位，导通晶体管Tr1、Tr1b。在期间t0中，由于单位电路SR1的时钟信号CKA、CKB(时钟信号CK1、CK2)为低电平，输出信号OUT1、OUT2维持低电平。在期间t0的后半部，输入信号IN变为低电平。此后，节点n1、n1b、n3在浮置状态下保持高电平电位。

在期间t1中，单位电路SR1的时钟信号CKA变为高电平。此时，节点n1的电位通过自举动作高于(VDD-Vth)，输出端子OUT1的电位相等于时钟信号CKA的高电平电位VDD。在期间t1的后半部，时钟信号CKA变为低电平。因此，输出信号OUT1成为低电平，节点n1的电位回到(VDD-Vth)。

在期间t2中，单位电路SR1的时钟信号CKB变为高电平。此时，节点n1b的电位通过自举动作高于(VDD-Vth)，输出端子OUT2的电位相等于时钟信号CKB的高电平电位VDD。在期间t2的后半部，时钟信号CKB变为低电平。因此，输出信号OUT2成为低电平，节点n1b的电位获得(VDD-Vth)。

在期间t3中，单位电路SR1的时钟信号CKC(时钟信号CK3)变为高电平。此时，节点n2的电位成为高电平，节点n1、n1b、n3的电位成为低电平，截止晶体管Tr1、Tr1b，导通晶体管Tr2、Tr2b。输出信号OUT1、OUT2固定为低电平。在期间t3的后半部，时钟信号CKC变为低电平。此后，节点n2在浮置状态下保持高电平电位。

单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间成为高电平(电位为VDD)。如上所述，单位电路SR1仅延迟时钟信号CK1的1/3周期，将两个输出信号OUT1、OUT2按顺序设为高电平。第二级以后的单位电路SR2～SRn/2从前级的单位电路61仅延迟时钟信号CK1的2/3周期进行相同动作。因此，移位寄存器60的输出信号O1～On各延迟时钟信号CK1的1/3周期，并且以与时钟信号CK1的高电平期间按顺序设为高电平相同长度的时间按顺序成为高电平。

移位寄存器60在初始化时以及全导通输出时，与第四实施方式所涉及的移位寄存器相同动作。单位电路61也与单位电路41相同，即便输出信号OUT在初始化前成为高电平，初始化信号INIT变为高电平时，导通晶体管Tr9、Tr9b，输出信号OUT1、OUT2成为低电平，截止晶体管Tr8、Tr8b。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，根据移位寄存器60，可以可靠地进行初始化。

图15是，示出本实施方式的第二例所涉及的移位寄存器的构成的框图。如图15所示的移位寄存器62具有多级连接(n/3)个单位电路63的构成。单位电路63具有输入端子IN、时钟信号CKA、CKB、CKC、CKD、初始化端子INIT、全导通控制端子AON、AONB以及输出端子OUT1～OUT3。移位寄存器62从外部供给起始信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON以及否定信号AONB。移位寄存器62基于四相的时钟信号动作，从一个单位电路输出三个输出信号。

起始信号ST被提供到初级的单位电路63的输入端子IN。初始化信号INIT、全导通控制信号AON以及否定信号AONB以与第三实施方式所涉及的移位寄存器30相同的方式，被提供到(n/3)个单位电路63。将1以上n/4以下的整数设为k时，时钟信号CK1被提供到第(4k-3)级的单位电路63的时钟信号CKA、第(4k-2)级的单位电路63的时钟信号CKB、第(4k-1)级的单位电路63的时钟信号CKC以及第4k级的单位电路63的时钟信号CKD。时钟信号CK2被提供到第(4k-3)级的单位电路63的时钟信号CKB、第(4k-2)级的单位电路63的时钟信号CKC、第(4k-1)级的单位电路63的时钟信号CKD以及第4k级的单位电路63的时钟信号CKA。时钟信号CK3被提供到第(4k-3)级的单位电路63的时钟信号CKC、第(4k-2)级的单位电路63的时钟信号CKD、第(4k-1)级的单位电路63的时钟信号CKA以及第4k级的单位电路63的时钟信号CKB。时钟信号CK4被提供到第(4k-3)级的单位电路63的时钟信号CKD、第(4k-2)级的单位电路63的时钟信号CKA、第(4k-1)级的单位电路63的时钟信号CKB以及第4k级的单位电路63的时钟信号CKC。单位电路63的输出信号OUT1～OUT3作为输出信号O1～On输出至外部。输出信号OUT3被提供到次级的单位电路63的输入端子IN。

图16是，单位电路63的电路图。图16所示的单位电路63相对单位电路61追加晶体管Tr1c、Tr2c、Tr8c、Tr9c、Tr12c、Trtc和电容器C1c，晶体管Tr6的栅极端子的连接处变更为时钟信号CKD的结构。晶体管Tr1c、Tr2c、Tr8c、Tr9c、Tr12c、Trtc和电容器C1c以与晶体管Tr1、Tr2、Tr8、Tr9、Tr12、Trt和电容器C1相同的连接。但是，晶体管Tr1c的漏极端子连接于时钟信号CKC。

图17是，移位寄存器62的通常动作时的时序图。如图17所示，通常动作时，时钟信号CK1在规定的周期中成为高电平和低电平。时钟信号CK1的高电平期间短于1/4周期。时钟信号CK2将时钟信号CK1延迟1/4周期的信号，时钟信号CK3为将时钟信号CK1延迟1/2周期的信号，时钟信号CK4为将时钟信号CK1延迟3/4周期的信号。起始信号ST在期间t0内的时钟信号CK4的高电平期间中成为高电平。

通常动作时，由于初始化信号INIT和全导通控制信号AON为低电平，截止晶体管Tr7、Tr9～Tr12、Tr9b、Tr12b、Tr9c、Tr12c。因此，这些晶体管不会影响移位寄存器62的通常动作。晶体管Tr3的漏极端子被提供高电平的否定信号AONB。

移位寄存器62在通常动作时以与移位寄存器60相同动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间中成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间中成为高电平(电位为VDD)。单位电路SR1的输出信号OUT3在期间t3内的时钟信号CK3的高电平期间中成为高电平(电位为VDD)。如上所述，初级的单位电路SR1仅延迟时钟信号CK1的1/4周期，将三个输出信号OUT1～OUT3按顺序设为高电平。第二级以后的单位电路SR2～SRn/3从前级的单位电路63仅延迟时钟信号CK1的3/4周期进行以相同动作。因此，移位寄存器62的输出信号O1～On各延迟时钟信号CK1的1/4周期，并且时钟信号CK1的高电平期间按顺序设为高电平相同长度的时间按顺序成为高电平。

移位寄存器62在初始化时以及全导通输出时进行以与第四实施方式所涉及的移位寄存器相同动作。单位电路63也与单位电路41相同，即便输出信号OUT在初始化前成为高电平，初始化信号INIT变为高电平时，导通晶体管Tr9、Tr9b、Tr9c，输出信号OUT1～OUT3成为低电平，截止晶体管Tr8、Tr8b、Tr8c。此时，由于导通晶体管Tr7，节点n2的电位成为高电平。因此，根据移位寄存器62，可以可靠地进行初始化。

图18是，示出本实施方式的第三例所涉及的移位寄存器的构成的框图。图18所示的移位寄存器64具有多级连接(n/2)个单位电路61的构成。移位寄存器64从外部被供给起始信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON以及否定信号AONB。移位寄存器64基于四相的时钟信号而动作，从一个单位电路输出两个输出信号。

起始信号ST被提供到初级的单位电路61的输入端子IN。初始化信号INIT、全导通控制信号AON以及否定信号AONB以与第三实施方式所涉及的移位寄存器30相同的方式被提供到(n/2)个单位电路61。时钟信号CK1被提供到第奇数级的单位电路61的时钟信号CKA、和第偶数级的单位电路61的时钟信号CKC。时钟信号CK2被提供到第奇数级的单位电路61的时钟信号CKB。时钟信号CK3被提供到第奇数级的单位电路61的时钟信号CKC、和第偶数级的单位电路61的时钟信号CKA。时钟信号CK4被提供到第偶数级的单位电路61的时钟信号CKB。单位电路61的输出信号OUT1、OUT2作为输出信号O1～On输出至外部。输出信号OUT2被提供到次级的单位电路61的输入端子IN。

图19是，移位寄存器64的通常动作时的时序图。如图19所示，起始信号ST和时钟信号CK1～CK4以与移位寄存器62的情况相同变化。移位寄存器64在通常动作时以与移位寄存器60、62相同动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间中成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间中成为高电平(电位为VDD)。如上所述，初级的单位电路SR1仅延迟时钟信号CK1的1/4周期，两个输出信号OUT1、OUT2按顺序设为高电平。第二级以后的单位电路SR2～SRn/2从前级的单位电路61仅延迟时钟信号CK1的1/2周期进行相同动作。因此，移位寄存器64的输出信号O1～On仅延迟时钟信号CK1的1/4周期，并且以与时钟信号CK1的高电平期间相同长的时间内以顺序成为高电平。

移位寄存器64在初始化时以及全导通输出时以与第四实施方式所涉及的移位寄存器相同动作。通过与移位寄存器60、62相同的理由，根据移位寄存器64可以可靠地进行初始化。

图20是，示出本实施方式的第四例所涉及的移位寄存器的构成的框图。图20所示的移位寄存器66具有多级连接(n/2)个单位电路61的构成。移位寄存器66从外部供给起始信号ST、四相的时钟信号CK1～CK4、初始化信号INIT、全导通控制信号AON以及否定信号AONB。移位寄存器66基于四相的时钟信号而动作，从一个单位电路输出两个输出信号。

起始信号ST被提供到初级的单位电路61的输入端子IN。初始化信号INIT、全导通控制信号AON以及否定信号AONB以与第三实施方式所涉及的移位寄存器30相同的方式被提供到(n/2)个单位电路61。时钟信号CK1被提供到第奇数级的单位电路61的时钟信号CKA。时钟信号CK2被提供到第奇数级的单位电路61的时钟信号CKB、和第偶数级的单位电路61的时钟信号CKC。时钟信号CK3被提供到第偶数级的单位电路61的时钟信号CKA。时钟信号CK4被提供到第奇数级的单位电路61的时钟信号CKC、和第偶数级的单位电路61的时钟信号CKB。单位电路61的输出信号OUT1、OUT2作为输出信号O1～On输出至外部。输出信号OUT2被提供到次级的单位电路61的输入端子IN。

图21是，移位寄存器66的通常动作时的时序图。如图21所示，起始信号ST和时钟信号CK1～CK4以与移位寄存器62、64的情况相同变化。移位寄存器66在通常动作时与移位寄存器60、62、64相同动作。单位电路SR1的输出信号OUT1在期间t1内的时钟信号CK1的高电平期间中成为高电平(电位为VDD)。单位电路SR1的输出信号OUT2在期间t2内的时钟信号CK2的高电平期间中成为高电平(电位为VDD)。如上所述，初级的单位电路SR1仅延迟时钟信号CK1的1/4周期，两个输出信号OUT1、OUT2按顺序设为高电平。第二级以后的单位电路SR2～SRn/2从前级的单位电路61仅延迟时钟信号CK1的1/2周期进行相同动作。因此，移位寄存器66的输出信号O1～On各延迟时钟信号CK1的1/4周期，并且以与时钟信号CK1的高电平期间按顺序设为高电平相同长度的时间按顺序成为高电平。此外，在移位寄存器66中，与移位寄存器64相比，节点n1、n1b的电位为高电平而节点n2的电位为低电平的期间仅长于时钟信号CK1的1/4周期。

移位寄存器66在初始化时以及全导通输出时以与第四实施方式所涉及的移位寄存器相同动作。通过与移位寄存器60、62、64相同的理由，根据移位寄存器66可以可靠地进行初始化。

如上所述，本实施方式所涉及的移位寄存器60、62、64、66的单位电路61、63包括多个输出晶体管、多个输出复位晶体管、多个节点稳定化晶体管以及多个输出初始化晶体管(晶体管Tr1、Tr2、Tr8、Tr9)。因此，由于从一个单位电路输出多个信号，可以削减移位寄存器的电路量。

即便本实施方式所涉及的移位寄存器60、62、64、66，可以构成所述第一至第七变形例。在第一变形例中，使用从单位电路61去除电容器C1、C1b的单位电路、或者从单位电路63去除电容器C1、C1b、C1c的单位电路。在第二变形例中，使用从单位电路61去除晶体管Trt、Trtb的任意一个或者除去两个的单位电路、或者从单位电路63去除晶体管Trt、Trtb、Trtc中的一个以上的单位电路。在第六变形例中，单位电路61使用对晶体管Tr7、Tr12、Tr12b的漏极端子施加高电平电位VDD的单位电路、或者单位电路63中对晶体管Tr7、Tr12、Tr12b、Tr12c的漏极端子施加高电平电位VDD的单位电路。

另外，作为第八变形例，利用单位电路41以外的单位电路，也可以构成为从一个单位电路输出多个输出信号的移位寄存器。另外，作为第九变形例，利用与上述相同方法，也可以构成为基于五相以上的时钟信号而动作，从一个单位电路输出多个输出信号的移位寄存器。就如移位寄存器60、66的单位电路61或移位寄存器62的单位电路63，晶体管Tr5、Tr6一起导通的单位电路需要在晶体管Tr6和节点n2之间设置电阻R1。对此，就如移位寄存器64的单位电路61，在晶体管Tr5、Tr6不会一起导通的单位电路，无需设置电阻R1。

(第七实施方式)

本发明的第七实施方式所涉及的移位寄存器具有图1所示的构成。但是，本实施方式所涉及的移位寄存器是，替代单位电路11包括图22所示的单位电路71。单位电路71是将单位电路11以利用P沟道型晶体管而构成的结构。单位电路71包含十个P沟道型晶体管Trp1～Trp9、Trpt、电容器C1以及电阻R1。

一般而言，为了将利用N沟道型晶体管而构成的电路，以利用P沟道型晶体管而构成，将N沟道型晶体管置换成P沟道型晶体管，替换电源的极性(将高电平电位VDD和低电平电位VSS相反设置)，反转输入信号的极性即可(将高电平和低电平相反设置)。图23是，本实施方式所涉及的移位寄存器的时序图。图23所示的时序图是，在图3所示的时序图中，反转信号和节点的电位的极性的时序图。

根据本实施方式所涉及的移位寄存器，利用P沟道型晶体管而构成的移位寄存器中，可以可靠地进行初始化。此外，在此，作为例子，说明了将第一实施方式所涉及的单位电路11以利用P沟道型晶体管而构成的情况，但是，即便第二至第六实施方式所涉及的单位电路，也可以适用相同的方法。

(第八实施方式)

在第八实施方式中，说明包括移位寄存器的显示装置的例子。图24是，示出本实施方式所涉及的液晶显示装置的构成的框图。图24所示的液晶显示装置100包括n条扫描线GL1～GLn、m条(m为2以上的整数)的数据线SL1～SLm、(m×n)个像素电路101、显示控制电路102、移位寄存器103以及数据线驱动电路104。移位寄存器103作为扫描线驱动电路起作用。移位寄存器103使用上述移位寄存器的任意一个。图24中，使用第一实施方式所涉及的移位寄存器10。

扫描线GL1～GLn相互平行配置，数据线SL1～SLm相互平行配置，使其正交于扫描线GL1～GLn。(m×n)个像素电路101与扫描线GL1～GLn和数据线SL1～SLm的交点对应而配置。像素电路101包含N沟道型晶体管Tw(写入控制晶体管)、液晶电容Clc以及辅助电容Ccs。晶体管Tw的栅极端子连接于一条的扫描线，晶体管Tw的源极端子连接于一条的数据线。晶体管Tw的漏极端子连接于液晶电容Clc和辅助电容Ccs的一端。辅助电容Ccs的另一端连接于辅助电容线CS。

以下，将像素电路101的配置区域称为显示区域。移位寄存器103沿着显示区域的一边(图24中左边)配置。数据线驱动电路104沿着显示区域的其他的一边(图24中上边)配置。显示控制电路102对移位寄存器103供给起始信号ST、两相的时钟信号CK1、CK2以及初始化信号INIT，对数据线驱动电路104供给控制信号SC和数据信号DT。

移位寄存器103的输出端子O1～On分别连接扫描线GL1～GLn的一端(图24中左端)。移位寄存器103根据初始化信号INIT，选择性地进行初始化以及通常动作。移位寄存器103在通常动作时基于起始信号ST和两相的时钟信号CK1、CK2，驱动扫描线GL1～GLn。数据线驱动电路104基于控制信号SC和数据信号DT，驱动数据线SL1～SLm。

图25是，示出本实施方式所涉及的液晶显示装置的其他的构成的框图。图25所示的液晶显示装置110包括2n条扫描线GL1～GL2n、m条数据线SL1～SLm、(m×2n)个像素电路101、显示控制电路(未图示)、移位寄存器111、112以及数据线驱动电路104。扫描线GL1～GL2n、数据线SL1～SLm、(m×2n)个像素电路101以及数据线驱动电路104以与液晶显示装置100相同方式配置。移位寄存器111、112作为扫描线驱动电路起作用。移位寄存器111、112使用第六实施方式的第三例所涉及的移位寄存器64。

移位寄存器111沿着显示区域的一边(图25中左边)配置，移位寄存器112沿着与显示区域的相对的一边(图25中右边)配置。移位寄存器111、112分别具有n个输出端子O1～On。移位寄存器111的第i级(i为1以上n以下的整数)的输出端子Oi连接于第奇数级的扫描线GL2i-1的一端(图25中左端)。移位寄存器111将第奇数级的扫描线GL2i-1从一端侧驱动。移位寄存器112的第i级的输出端子Oi连接于第偶数级的扫描线GL2i的另一端(图25中右端)。移位寄存器112将第偶数级的扫描线GL2i从另一端侧驱动。如上所述，液晶显示装置110中，第奇数级的扫描线GL2i-1利用移位寄存器111从一端侧被驱动，第偶数级的扫描线GL2i利用移位寄存器112从另一端侧被驱动。这样的扫描线的驱动方法成为梳齿驱动。另一方面，与显示区域相对的两边分别设有扫描线驱动电路，将扫描线的两端分别连接于两个扫描线驱动电路，将扫描线从两侧驱动的法称为两侧驱动。

移位寄存器111供给起始信号STL和四相的时钟信号CK1L～CK4L，移位寄存器112供给起始信号STR和四相的时钟信号CK1R～CK4R。液晶显示装置110中，也可以供给至移位寄存器111的五个信号的相位、和供给至移位寄存器112的五个信号的相位一致，也可以仅使其相差时钟信号的1/8周期。后者的驱动方法称为两倍脉冲驱动。液晶显示装置110进行两倍脉冲驱动时的时序图是，如图26所示的时序图。

进行梳齿驱动的显示装置中，只有扫描线的一端连接于移位寄存器(扫描线驱动电路)。因此，与进行两侧驱动的显示装置相比，扫描线的负荷变大，很难将扫描线的电位控制为低电平。本发明实施方式以及变形例所涉及的移位寄存器的单位电路包括初始化时将输出信号成为截止电平的输出初始化晶体管。因此，即便进行梳齿驱动或者两倍脉冲驱动的显示装置，可以再初始化时利用输出初始化晶体管将输出信号在短时间中控制为截止电平。

如上所述，本实施方式所涉及的显示装置包括相互平行配置的多个扫描线、相互平行设置使其正交于扫描线的多个数据线、与扫描线以及数据线的交点对应配置的多个像素电路、作为驱动扫描线的扫描线驱动电路的上述任一一个的移位寄存器。因此，利用可靠地进行初始化的移位寄存器，可以构成可靠性高的显示装置。

此外，针对上述的移位寄存器，多个单位电路的特征在不违背其性质的情况下任意地组合，而可以构成各种变形例所涉及的移位寄存器。

工业上的可利用性

本发明的移位寄存器基于输出信号可以稳定化单位电路内的节点的电位，具有可以可靠地进行初始化的特征，因此例如可以利用显示装置的驱动电路等。

符号说明

10、20、30、50、60、62、64、66、103、111、112 移位寄存器

11、31、41、51、61、63、71 单位电路

22 选择电路

100、110 液晶显示装置

101 像素电路

102 显示控制电路

104 数据线驱动电路

Tr1、Tr1b、Tr1c 晶体管(输出晶体管)

Tr2、Tr2b、Tr2c 晶体管(输出复位晶体管)

Tr3 晶体管(第一晶体管)

Tr4 晶体管(第二晶体管)

Tr5 晶体管(第三晶体管)

Tr6 晶体管(第四晶体管)

Tr7 晶体管(第五晶体管)

Tr8、Tr8b、Tr8c 晶体管(节点稳定化晶体管)

Tr9、Tr9b、Tr9c 晶体管(输出初始化晶体管)

Tr10～Tr12、Tr14、Tr15、Trt、Tr12b、Trtb、Tr12c、Trtc、Tr21、Tr22 晶体管

Claims (13)

1.一种具有多级连接多个单位电路而构成的移位寄存器，其特征在于，

所述单位电路包括：

输出晶体管，其具有与用于输入时钟信号的时钟端子连接的第一导通端子、与用于输出所述时钟信号的输出端子连接的第二导通端子、与第一节点连接的控制端子；

输出复位晶体管，其具有与所述输出端子连接的第一导通端子、被施加截止电位的第二导通端子、与第二节点连接的控制端子；

节点控制部，其控制所述第一以及第二节点的电位，

所述节点控制部包含节点稳定化晶体管，所述节点稳定化晶体管具有与所述第二节点连接的第一导通端子、被施加截止电位的第二导通端子、与所述输出端子连接的控制端子，

所述单位电路包括输出初始化晶体管，所述输出初始化晶体管具有与所述输出端子连接的第一导通端子、被施加截止电位的第二导通端子、被提供在初始化时成为导通电平的初始化信号的控制端子。

2.如权利要求1所述的移位寄存器，其特征在于，

所述节点控制部包含：

第一晶体管，其根据所述单位电路的输入信号将所述第一节点的电位控制为导通电平；

第二晶体管，其根据所述第二节点的电位将所述第一节点的电位控制为截止电平；

第三晶体管，其根据所述输入信号将所述第二节点的电位控制为截止电平；

第四晶体管，其根据所述单位电路的第二时钟信号将所述第二节点的电位控制为导通电平。

3.如权利要求2所述的移位寄存器，其特征在于，

所述节点控制部还包含第五晶体管，所述第五晶体管根据所述初始化信号将所述第二节点的电位控制为导通电平。

4.如权利要求3所述的移位寄存器，其特征在于，

所述输出复位晶体管、所述节点稳定化晶体管以及所述输出初始化晶体管的第二导通端子固定施加截止电位。

5.如权利要求4所述的移位寄存器，其特征在于，

所述单位电路还包括晶体管，所述晶体管根据全导通输出时成为导通电平的全导通控制信号将所述输出端子的电位控制为导通电平。

6.如权利要求5所述的移位寄存器，其特征在于，

所述节点控制部还包含：

根据所述全导通控制信号的否定信号对所述第一晶体管供给导通电位的晶体管；

具有与所述第二节点连接的导通端子、与第三节点连接的导通端子、被提供所述全导通控制信号的否定信号的控制端子的晶体管；

根据所述全导通控制信号将所述第二节点的电位控制为截止电平的晶体管，

所述第二晶体管的控制端子、所述第四晶体管的第二导通端子以及所述第五晶体管的第二导通端子连接于所述第三节点。

7.如权利要求5所述的移位寄存器，其特征在于，

所述节点控制部还包含：

根据所述全导通控制信号将所述第一节点的电位控制为截止电平的晶体管；

根据所述全导通控制信号将所述第二节点的电位控制为截止电平的晶体管，

所述第一晶体管根据所述输入信号对所述第一节点提供所述全导通控制信号的否定信号。

8.如权利要求3所述的移位寄存器，其特征在于，

所述输出复位晶体管、所述节点稳定化晶体管以及所述输出初始化晶体管的第二导通端子被提供在全导通输出时成为导通电平的全导通控制信号。

9.如权利要求2所述的移位寄存器，其特征在于，

所述节点控制部还包含：

具有与所述第一节点连接的导通端子、与所述第一以及第二晶体管的一个的导通端子连接的导通端子、固定施加导通电位的控制端子的晶体管。

10.如权利要求2所述的移位寄存器，其特征在于，

所述第一以及第二晶体管的一个的导通端子连接于所述第一节点。

11.如权利要求1所述的移位寄存器，其特征在于，

所述移位寄存器还包括多个选择电路，所述多个选择电路作为所述单位电路的输入信号选择前级的单位电路的输出信号以及次级的单位电路的输出信号的任一个。

12.如权利要求1所述的移位寄存器，其特征在于，

所述单位电路包括多个所述输出晶体管、多个所述输出复位晶体管、多个所述节点稳定化晶体管以及多个所述输出初始化晶体管。

13.一种显示装置，其特征在于，其包括：

相互平行配置的多个扫描线；

相互平行配置，使其正交于所述扫描线的多个数据线；

对应所述扫描线以及所述数据线的交点而配置的多个像素电路；

作为驱动所述扫描线的扫描线驱动电路的权利要求1至12中任一项所述的移位寄存器。

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