TWI552137B - 閘極驅動電路及其移位暫存器 - Google Patents

Description

閘極驅動電路及其移位暫存器

本發明係關於一種閘極驅動電路及其移位暫存器，特別有關於一種佈局面積精簡的閘極驅動電路及其移位暫存器。

一般而言，顯示面板包含有複數個畫素、閘極驅動電路以及源極驅動電路。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極驅動訊號，以控制畫素之開啟與關閉。源極驅動電路則用以寫入資料訊號至被開啟的畫素。請參考第1圖，第1圖為先前技術之閘極驅動電路100的示意圖。閘極驅動電路100主要包括M個移位暫存器A₁、A₂、…A_N-1、A_N、…A_M，其中，N、M均為自然數。閘極驅動電路100操作於閘極高電位VGH、閘極低電位VGL之間，並接收第一時脈訊號CLK1、第二時脈訊號CLK2以及第三時脈訊號CLK3。由於閘極驅動電路100受三個時脈訊號的控制，故閘極驅動電路100為一種三相(three phase)閘極驅動電路。此外，閘極驅動電路100的第一個移位暫存器A₁接收起始觸發信號ST，而閘極驅動電路100的其他移位暫存器A₂至A_M則接收其前一級移位暫存器所輸出的閘極驅動訊號。例如，移位暫存器A₂接收其前一級移位暫存器A₁所輸出的閘極驅動訊號G₁，移位暫存器A_N接收其前一級移位暫存器A_N-1所輸出的閘極驅動訊號G_N-1。在每一個畫框週期(frame period)內，閘極驅動電路100會依序地將閘極驅動訊號G₁至G_M傳送至顯示面板的閘極線(或稱「掃描線」)，以控制畫素之開啟與關閉。

閘極驅動電路100的每個移位暫存器A₁至A_M分別接收第一時脈訊號CLK1、第二時脈訊號CLK2以及第三時脈訊號CLK3當中的兩個時脈訊號。以移位暫存器A_N為例，移位暫存器A_N接收了第一時脈訊號CLK1及第二時脈訊號CLK2。請參考第2圖及第3圖，第2圖為第1圖閘極驅動電路100之移位暫存器A_N的電路圖，而第3圖為第2圖移位暫存器A_N的時序圖。移位暫存器A_N包含六個開關T1至T6、第一電容Ca及第二電容Cb。其中，每個開關T1至T6皆為P型金屬氧化半導體電晶體(PMOS)，而開關T1及T2的控制端接收前一級移位暫存器A_N-1所輸出的閘極驅動訊號G_N-1，開關T3的一端接收第一時脈訊號CLK1，且開關T6的控制端接收第二時脈訊號CLK2。此外，開關T1的一端接收電壓準位為閘極高電位VGH的直流偏壓，而開關T6的一端接收電壓準位為閘極低電位VGL的直流偏壓。基於上述移位暫存器A_N的電路架構，當移位暫存器A_N接收到如第3圖所示閘極驅動訊號G_N-1、第一時脈訊號CLK1及第二時脈訊號CLK2時，其節點Q之電壓準位、BT之電壓準位以及所輸出的閘極驅動訊號G_N之波形即會如第3圖所示。

然而，因閘極驅動電路100需要由三個時脈訊號(即CLK1、CLK2、CLK3)及兩個系統電壓(即VGH和VGL)來驅動，故閘極驅動電路100至少需要五條的匯流排線(bus line)來傳遞上述的時脈訊號及系統電壓。此外，每個移位暫存器A₁至A_M具有六個開關及兩個電容，這亦使閘極驅動電路100的佈線面積不易縮小。

本發明一實施例提供一種移位暫存器。上述移位暫存器包含第一輸入端、第二輸入端、第三輸入端、第一開關、第二開關、第三開關、第四開關以及第五開關。第一輸入端用以接收輸入訊號，第二輸入端用以接收時 脈訊號，而第三輸入端用以接收另一時脈訊號。第一開關具有第一端、第二端及控制端。第一開關的第一端耦接於第一輸入端，而第一開關的控制端耦接於第二輸入端。第二開關具有第一端、第二端及控制端。第二開關的第一端耦接於移位暫存器的輸出端，第二開關的第二端耦接於第三輸入端，而第二開關的控制端耦接於第一開關的第二端。第三開關具有第一端、第二端及控制端，而第三開關的第一端及控制端耦接於第二輸入端。第四開關具有第一端、第二端及控制端。第四開關的第一端耦接於系統電壓端，第四開關的第二端耦接於移位暫存器的輸出端，而第四開關的控制端耦接於第三開關的第二端。第五開關具有第一端、第二端及控制端。第五開關的第一端耦接於系統電壓端，第五開關的第二端耦接於第三開關的第二端及第四開關的控制端，而第五開關的控制端耦接於移位暫存器的輸出端。

本發明一實施例提供一種移位暫存器。此移位暫存器包含第一輸入端、第二輸入端、第三輸入端、第一開關、第二開關、第三開關、第四開關以及第五開關。第一輸入端用以接收輸入訊號。第二輸入端用以接收時脈訊號。第三輸入端用以接收另一時脈訊號。第一開關具有第一端、第二端及控制端，第一開關的第一端耦接於第一輸入端，而第一開關的控制端耦接於第二輸入端。第二開關具有第一端、第二端及控制端，第二開關的第一端耦接於移位暫存器的輸出端，第二開關的第二端耦接於第三輸入端，而第二開關的控制端耦接於第一開關的第二端。第三開關具有第一端、第二端及控制端，第三開關的第一端及控制端耦接於第二輸入端。第四開關具有第一端、第二端及控制端，第四開關的第一端耦接於系統電壓端，第四開關的第二端耦接於移位暫存器的輸出端，而第四開關的控制端耦接於第三開關的第二端。第五開關具有第一端、第二端及控制端，第五開關的第一端耦接於第三開關的第二端及第四開關的控制端，第五開關的第二端耦接於第二輸入端，而第五開關的控制端耦接於第一開關的第二端。

本發明一實施例提供一種閘極驅動電路。閘極驅動電路包含上述多個移位暫存器。其中上述多個移位暫存器中的奇數級的移位暫存器的第二輸入端及上述多個移位暫存器中的偶數級的移位暫存器的第三輸入端接收一第一時脈訊號，而上述多個移位暫存器中的奇數級的移位暫存器的第三輸入端及上述多個移位暫存器中的偶數級的移位暫存器的第二輸入端接收一第二時脈訊號。

因本發明實施例之閘極驅動電路的每個移位暫存器僅需五個開關即可正常地運作，故可減少閘極驅動電路所需的總開關量。再者，閘極驅動電路所需的時脈訊號數為二，且每個移位暫存器只需耦接至單一個系統電壓端，故可簡化移位暫存器的驅動方式，並有利於提升在對閘極驅動電路之線路進行佈線時的便利性。

100、400、700‧‧‧閘極驅動電路

A₁、A₂、A₃、A_N-1、A_N、A_N+1、A_M‧‧‧移位暫存器

BT‧‧‧節點

C1、Ca‧‧‧第一電容

C2、Cb‧‧‧第二電容

CK、CLK1、CLK2、CLK3、XCK‧‧‧時脈訊號

G₁、G₂、G₃、G_N-1、G_N、G_N+1、G_M‧‧‧閘極驅動訊號

IN0‧‧‧系統電壓端

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

IN3‧‧‧第三輸入端

Q‧‧‧節點

Q1‧‧‧第一開關

Q2‧‧‧第二開關

Q3‧‧‧第三開關

Q4‧‧‧第四開關

Q5‧‧‧第五開關

SR₁、SR₂、SR_N-1、SR_N、SR_M‧‧‧移位暫存器

ST‧‧‧起始觸發訊號

T1至T6‧‧‧開關

T₁至T₁₀‧‧‧時間點

Out‧‧‧輸出端

VGH‧‧‧閘極高電位

VGL‧‧‧閘極低電位

第1圖為先前技術之閘極驅動電路的示意圖。

第2圖為第1圖閘極驅動電路之移位暫存器的電路圖。

第3圖為第2圖移位暫存器的時序圖。

第4圖為本發明一實施例之閘極驅動電路的示意圖。

第5圖為第4圖閘極驅動電路之移位暫存器的電路圖。

第6圖為第5圖移位暫存器的時序圖。

第7圖為本發明另一實施例之閘極驅動電路的示意圖。

第8圖為第7圖閘極驅動電路之移位暫存器的電路圖。

第9圖為第8圖移位暫存器的時序圖。

第10圖為第4圖閘極驅動電路之移位暫存器的另一電路圖。

第11圖為第10圖移位暫存器的時序圖。

第12圖為第7圖閘極驅動電路之移位暫存器的另一電路圖。

第13圖為第12圖移位暫存器的時序圖。

請參考第4圖，第4圖為本發明一實施例之閘極驅動電路400的示意圖。閘極驅動電路400包含M個移位暫存器SR₁、SR₂、…SR_N-1、SR_N、…SR_M，其中，N、M均為自然數。當閘極驅動電路400啟動時，閘極驅動電路400會接收時脈訊號CK以及時脈訊號XCK，並受到電壓準位為閘極高電位VGH之直流偏壓。由於閘極驅動電路400的操作受兩個時脈訊號CK及XCK的控制，故閘極驅動電路400為二相(two phase)閘極驅動電路。移位暫存器SR₁至SR_M的每一個移位暫存器各包含系統電壓端IN0、第一輸入端IN1、第二輸入端IN2、第三輸入端IN3以及輸出端Out，而在每一個畫框週期(frame period)內，閘極驅動電路400會經由各移位暫存器SR₁至SR_M的輸出端Out依序地將閘極驅動訊號G₁至G_M輸出至顯示面板的閘極線，以控制顯示面板之畫素的開啟與關閉。

各移位暫存器SR₁至SR_M的系統電壓端IN0用以分別接收電壓準位為閘極高電位VGH之直流偏壓。此外，閘極驅動電路400的第一個移位暫存器SR₁的第一輸入端IN1接收起始觸發信號ST，而其他移位暫存器SR₂至SR_M的第一輸入端IN1則接收其前一級移位暫存器所輸出的閘極驅動訊號。例如，移位暫存器SR₂的第一輸入端IN1接收其前一級移位暫存器SR₁所輸出的閘極驅動訊號G₁；而移位暫存器SR_N的第一輸入端IN1接收其前一級移位暫存器SR_N-1所輸出的閘極驅動訊號G_N-1。再者，上述的起始觸發信號ST每隔一個畫框週期具有一個脈波，而控制閘極驅動電路400可依據觸發信號ST的脈波，在每個畫框週期內依序地輸出閘極驅動訊號G₁至G_M。

第二輸入端IN2與第三輸入端IN3則分別用以接收時脈訊號CK 及時脈訊號XCK。其中，移位暫存器SR₁至SR_M中的奇數級的移位暫存器(如SR₁)的第二輸入端IN2及移位暫存器SR₁至SR_M中的偶數級的移位暫存器(如SR₂)的第三輸入端IN3接收時脈訊號XCK，而移位暫存器SR₁至SR_M中的奇數級的移位暫存器(如SR₁)的第三輸入端IN3及移位暫存器SR₁至SR_M中的偶數級的移位暫存器(如SR₂)的第二輸入端IN2接收時脈訊號CK。而需瞭解的，第4圖係繪示當N為奇數時的情況，故移位暫存器SR_N為一個奇數級的移位暫存器，而移位暫存器SR_N-1則為一個偶數級的移位暫存器。如第4圖所示，第N個移位暫存器SR_N的第二輸入端IN2及第三輸入端IN3分別接收時脈訊號XCK及CK，而第N-1個移位暫存器SR_N-1的第二輸入端IN2及第三輸入端IN3分別接收時脈訊號CK及XCK。然而，倘若N為偶數，則移位暫存器SR_N為一個偶數級的移位暫存器，而移位暫存器SR_N-1則為一個奇數級的移位暫存器。在此情況下，第N個移位暫存器SR_N的第二輸入端IN2及第三輸入端IN3則會分別接收時脈訊號CK及XCK，而第N-1個移位暫存器SR_N-1的第二輸入端IN2及第三輸入端IN3則分別接收時脈訊號XCK及CK。

請參考第5圖，第5圖為第4圖閘極驅動電路400之移位暫存器SR_N的電路圖。在此假設N為奇數，而移位暫存器SR_N為移位暫存器SR₁至SR_M中的一個奇數級的移位暫存器。因此，第N個移位暫存器SR_N的第二輸入端IN2及第三輸入端IN3分別接收時脈訊號XCK及CK。移位暫存器SR_N另包含第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5。在本實施例中，這五個開關皆為P型的電晶體(如P型薄膜電晶體或P型金屬氧化半導體電晶體)。每個開關皆具有第一端、第二端及控制端。其中，第一開關Q1的第一端耦接於第一輸入端IN1，第一開關Q1的第二端耦接於第二開關Q2的控制端，而第一開關Q1的控制端耦接於第二輸入端IN2。第二開關Q2的第一端耦接於移位暫存器SR_N的輸出端Out，而第二開關Q2的第二端耦接於第三輸入端IN3。第三開關Q3的第一端及控制端皆耦接於第二 輸入端IN2，而第三開關Q3的第二端耦接於第四開關Q4的控制端。第四開關Q4的第一端耦接於系統電壓端IN0，而第四開關Q2的第二端耦接於移位暫存器SR_N的輸出端Out。第五開關Q5的第一端耦接於系統電壓端IN0，第五開關Q5的第二端耦接於節點Q、第三開關Q3的第二端及第四開關Q4的控制端，而第五開關Q5的控制端耦接於移位暫存器SR_N的輸出端Out。

為說明移位暫存器SR_N的操作方式，請同時參考第5圖及第6圖。第6圖為第5圖移位暫存器SR_N的時序圖。時脈訊號CK及XCK的電壓準位會週期性地在閘極高電位VGH及閘極低電位VGL之間切換，而時脈訊號CK及XCK的電壓準位不同時為閘極低電位VGL。其中，閘極高電位VGH高於閘極低電位VGL，而由於時脈訊號CK及XCK在波形上具有互補的特性，並因時脈訊號CK及XCK會如上述方式被輸入至各移位暫存器SR₁至SR_M的第二輸入端IN2及第三輸入端IN3，故奇數級移位暫存器的操作方式與偶數級移位暫存器的操作方式將會是一致的。

在時間點T₁至T₂的時段內，閘極驅動訊號G_N-1及時脈訊號XCK的電壓準位都為閘極低電位VGL，而時脈訊號CK處於閘極高電位VGH。此時，第一開關Q1及第三開關Q3因時脈訊號XCK的電壓準位為閘極低電位VGL而被開啟。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位為閘極低電位VGL，並使第四開關Q4被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極低電位VGL，故節點BT的電壓準位會被下拉至閘極低電位VGL，並使第二開關Q2被開啟。此時，因第二開關Q2被開啟，且因時脈訊號CK處於閘極高電位VGH，故移位暫存器SR_N的輸出端Out所輸出的閘極驅動訊號G_N會處於閘極高電位VGH，並使得第五開關Q5因閘極驅動訊號G_N處於閘極高電位VGH而被關閉。

在時間點T₂至T₃的時段內，因閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH，且因節點BT及Q的電壓準位維持在閘極低電位VGL，故第二開關Q2及第四開關Q4被開啟，而第一開關Q1及第三開關Q3被關閉。此時，移位暫存器SR_N的輸出端Out所輸出的閘極驅動訊號G_N則維持在閘極高電位VGH，而使得第五開關Q5被關閉。

在時間點T₃至T₄的時段內，閘極驅動訊號G_N-1及時脈訊號XCK處於閘極高電位VGH，而時脈訊號CK處於閘極低電位VGL。此時，第一開關Q1及第三開關Q3會因時脈訊號XCK處於閘極高電位VGH而被關閉。此外，第二開關Q2因節點BT的電壓準位低於閘極低電位VGL而被開啟。再者，由於第二開關Q2之寄生電容(parasitic capacitor)的耦合效應，故當時脈訊號CK的電壓準位由閘極高電位VGH切換至閘極低電位VGL時，節點BT的電壓準位會由閘極低電位VGL再往下拉。此外，因第二開關Q2被開啟且時脈訊號CK處於閘極低電位VGL，故閘極驅動訊號G_N會被下拉至閘極低電位VGL，並使得第五開關Q5因閘極驅動訊號G_N處於閘極低電位VGL而被開啟。節點Q的電壓準位則因第五開關Q5的開啟而由閘極低電位VGL被上拉至閘極高電位VGH，並使第四開關Q4被關閉。

在時間點T₄至T₅的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK處於閘極高電位VGH，故第一開關Q1及第三開關Q3會被關閉。此外，因時脈訊號CK的電壓準位由閘極低電位VGL切換至閘極高電位VGH，且因第二開關Q2之寄生電容的耦合效應，故節點BT的電壓準位被上拉至閘極低電位VGL，而這期間第二開關Q2仍維持在被開啟的狀態。此外，因第二開關Q2被開啟，且因時脈訊號CK的電壓準位由閘極低電位VGL切換至閘極高電位VGH， 故閘極驅動訊號G_N的電壓準位會被上拉至閘極高電位VGH。再者，因閘極驅動訊號G_N的電壓準位被上拉至閘極高電位VGH，故第五開關Q5會被關閉。第四開關Q4則因節點Q的電壓準位維持在閘極高電位VGH而被關閉。

在時間點T₅至T₆的時段內，閘極驅動訊號G_N-1及時脈訊號CK處於閘極高電位VGH，而時脈訊號XCK處於閘極低電位VGL。此時，第一開關Q1及第三開關Q3因時脈訊號XCK的電壓準位為閘極低電位VGL而被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極高電位VGH，故節點BT的電壓準位會被提升至閘極高電位VGH，且第二開關Q2會被關閉。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位會被下拉至閘極低電位VGL，並使第四開關Q4被開啟，而閘極驅動訊號G_N的電壓準位則維持在閘極高電位VGH。此時，第五開關Q5則因閘極驅動訊號G_N處於閘極高電位VGH而維持在被關閉的狀態。

在時間點T₆至T₇的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK及閘極驅動訊號G_N皆處於閘極高電位VGH，故第一開關Q1、第三開關Q3及第五開關Q5會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₇至T₈的時段內，閘極驅動訊號G_N-1及時脈訊號XCK處於閘極高電位VGH，而時脈訊號CK處於閘極低電位VGL。此時，因時脈訊號XCK及閘極驅動訊號G_N皆處於閘極高電位VGH，故第一開關Q1、第 三開關Q3及第五開關Q5會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₈至T₉的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK及閘極驅動訊號G_N皆處於閘極高電位VGH，故第一開關Q1、第三開關Q3及第五開關Q5會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₉至T₁₀的時段內，閘極驅動訊號G_N-1及時脈訊號CK處於閘極高電位VGH，而時脈訊號XCK處於閘極低電位VGL。此時，因時脈訊號XCK處於閘極低電位VGL，故第一開關Q1及第三開關Q3會被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極高電位VGH，故節點BT的電壓準位會維持在閘極高電位VGH，且第二開關Q2會繼續地被關閉。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位會維持在閘極低電位VGL，並使第四開關Q4繼續地被開啟，而閘極驅動訊號G_N的電壓準位則維持在閘極高電位VGH。此時，第五開關Q5則因閘極驅動訊號G_N而維持在被關閉的狀態。

在本發明另一實施例中，各移位暫存器SR₁至SR_M可另包含第一電容C1，如第5圖所示。第一電容C1耦接於系統電壓端IN0及第四開關Q4的控制端之間，用於穩定節點Q的電壓準位，以避免第四開關Q4因節點Q 上的雜訊而不正常地開啟及/或關閉。

雖然在上述實施例中係以第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5皆為P型的電晶體作說明，但本發明並不以此為限。舉例來說，在本發明另一實施例中，第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5可皆為N型的電晶體(如N型薄膜電晶體或N型金屬氧化半導體電晶體)。請參考第7圖至第9圖。第7圖為本發明另一實施例之閘極驅動電路700的示意圖，第8圖為第7圖閘極驅動電路700之移位暫存器SR_N的電路圖，而第9圖為第8圖移位暫存器SR_N的時序圖。閘極驅動電路700亦包含有M個移位暫存器SR₁至SR_M，且移位暫存器SR₁至SR_M的每一個移位暫存器亦包含有系統電壓端IN0、第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、輸出端Out、第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5。其中，閘極驅動電路700與第4圖中的閘極驅動電路400之間的差異在於閘極驅動電路700係受到電壓準位為閘極低電位VGL之直流偏壓，而閘極驅動電路700各訊號(如時脈訊號CK及XCK與各閘極驅動訊號G₁至G_M)的波形相較於閘極驅動電路400之訊號的波形則是上下相反，且閘極驅動電路700的第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5皆為N型的電晶體，而閘極驅動電路700之各移位暫存器SR₁至SR_M的系統電壓端IN0則用以接收電壓準位為閘極低電位VGL之直流偏壓。此外，由於驅動電路700的移位暫存器SR₁至SR_M具有與驅動電路400的移位暫存器SR₁至SR_M對稱的電路架構，故驅動電路700之各移位暫存器SR₁至SR_M的操作方式會與驅動電路400之各移位暫存器SR₁至SR_M的操作方式相仿，而不再贅述。

此外，第5圖的移位暫存器SR_N可由第10圖的移位暫存器SR_N取代。請參考第10圖及第11圖，第10圖為第4圖閘極驅動電路400之移位 暫存器SR_N的另一電路圖，而第11圖為第10圖移位暫存器SR_N的時序圖。在此實施例中，移位暫存器SR_N的第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5皆為P型的電晶體(如P型薄膜電晶體或P型金屬氧化半導體電晶體)。其中，第一開關Q1的第一端耦接於第一輸入端IN1，第一開關Q1的第二端耦接於節點BT，而第一開關Q1的控制端耦接於第二輸入端IN2。第二開關Q2的第一端耦接於移位暫存器SR_N的輸出端Out，第二開關Q2的第二端耦接於第三輸入端IN3，而第二開關Q2的控制端耦接於節點BT及第一開關Q1的第二端。第三開關Q3的第一端及控制端耦接於第二輸入端IN2，而第三開關Q3的第二端耦接於節點Q。第四開關Q4的第一端耦接於系統電壓端IN0，第四開關Q4的第二端耦接於移位暫存器SR_N的輸出端Out，而第四開關Q4的控制端耦接於節點Q及第三開關Q3的第二端。第五開關Q5的第一端耦接於節點Q、第三開關Q3的第二端及第四開關Q4的控制端，第五開關Q5的第二端耦接於第三開關Q3的控制端及第二輸入端IN2，而第五開關Q5的控制端耦接於節點BT、第一開關Q1的第二端及第二開關Q2的控制端。

以下則就第10圖中的移位暫存器SR_N的操作方式予以說明。在時間點T₁至T₂的時段內，閘極驅動訊號G_N-1及時脈訊號XCK的電壓準位都為閘極低電位VGL，而時脈訊號CK處於閘極高電位VGH。此時，第一開關Q1及第三開關Q3因時脈訊號XCK的電壓準位為閘極低電位VGL而被開啟。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位為閘極低電位VGL，並使第四開關Q4被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極低電位VGL，故節點BT的電壓準位會被下拉至閘極低電位VGL，並使第二開關Q2及第五開關Q5被開啟。此時，因第二開關Q2被開啟，且因時脈訊號CK處於閘極高電位VGH，故移位暫存器SR_N的輸出端Out所輸出的閘極驅動訊號G_N會處 於閘極高電位VGH。

在時間點T₂至T₃的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，第一開關Q1及第三開關Q3因時脈訊號XCK的電壓準位為閘極高電位VGH而被關閉，而節點BT因浮接(floating)而處於大約為閘極低電位VGL的電壓準位，第二開關Q2及第五開關Q5則因而被開啟。此時，因第二開關Q2被開啟且時脈訊號CK處於閘極高電位VGH，故移位暫存器SR_N的輸出端Out所輸出的閘極驅動訊號G_N維持在閘極高電位VGH。此外，因第五開關Q5被開啟，且因時脈訊號XCK處於閘極高電位VGH，故Q的電壓準位會被上拉至閘極高電位VGH，而第四開關Q4則因而被關閉。

在時間點T₃至T₄的時段內，閘極驅動訊號G_N-1及時脈訊號XCK處於閘極高電位VGH，而時脈訊號CK處於閘極低電位VGL。此時，第一開關Q1及第三開關Q3會因時脈訊號XCK處於閘極高電位VGH而被關閉。此外，因節點BT的電壓準位低於閘極低電位VGL，故第二開關Q2及第五開關Q5會被開啟。再者，由於第二開關Q2之寄生電容(parasitic capacitor)的耦合效應，故當時脈訊號CK的電壓準位由閘極高電位VGH切換至閘極低電位VGL時，節點BT的電壓準位會由閘極低電位VGL再往下拉。此外，因第二開關Q2被開啟且時脈訊號CK處於閘極低電位VGL，故閘極驅動訊號G_N會被下拉至閘極低電位VGL。又因第五開關Q5被開啟，且因時脈訊號XCK處於閘極高電位VGH，故節點Q的電壓準位會維持在閘極高電位VGH，而第四開關Q4則因此被關閉。

在時間點T₄至T₅的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK處於閘極高 電位VGH，故第一開關Q1及第三開關Q3會被關閉。此外，因時脈訊號CK的電壓準位由閘極低電位VGL切換至閘極高電位VGH，且因第二開關Q2之寄生電容的耦合效應，故節點BT的電壓準位被上拉至閘極低電位VGL，而這期間第二開關Q2及第五開關Q5仍維持在被開啟的狀態。此外，因第二開關Q2被開啟，且因時脈訊號CK的電壓準位由閘極低電位VGL切換至閘極高電位VGH，故閘極驅動訊號G_N的電壓準位會被上拉至閘極高電位VGH。又因第五開關Q5被開啟，且因時脈訊號XCK處於閘極高電位VGH，故節點Q的電壓準位會維持在閘極高電位VGH，而第四開關Q4則維持在被關閉的狀態。

在時間點T₅至T₆的時段內，閘極驅動訊號G_N-1及時脈訊號CK處於閘極高電位VGH，而時脈訊號XCK處於閘極低電位VGL。此時，第一開關Q1及第三開關Q3因時脈訊號XCK的電壓準位為閘極低電位VGL而被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極高電位VGH，故節點BT的電壓準位會被提升至閘極高電位VGH，而第二開關Q2及第五開關Q5因此而被關閉。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位會被下拉至閘極低電位VGL，並使第四開關Q4被開啟，而閘極驅動訊號G_N的電壓準位則維持在閘極高電位VGH。

在時間點T₆至T₇的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK處於閘極高電位VGH，故第一開關Q1及第三開關Q3會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2及第五開關Q5繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₇至T₈的時段內，閘極驅動訊號G_N-1及時脈訊號XCK處於閘極高電位VGH，而時脈訊號CK處於閘極低電位VGL。此時，因時脈訊號XCK處於閘極高電位VGH，故第一開關Q1及第三開關Q3會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2及第五開關Q5繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₈至T₉的時段內，閘極驅動訊號G_N-1、時脈訊號CK及時脈訊號XCK都處於閘極高電位VGH。此時，因時脈訊號XCK處於閘極高電位VGH，故第一開關Q1及第三開關Q3會被關閉，並使得節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL。此外，因節點BT及Q的電壓準位分別維持在閘極高電位VGH及閘極低電位VGL，故第二開關Q2及第五開關Q5繼續地被關閉，而第四開關Q4繼續地被開啟。

在時間點T₉至T₁₀的時段內，閘極驅動訊號G_N-1及時脈訊號CK處於閘極高電位VGH，而時脈訊號XCK處於閘極低電位VGL。此時，因時脈訊號XCK處於閘極低電位VGL，故第一開關Q1及第三開關Q3會被開啟。此外，因第一開關Q1被開啟，且因閘極驅動訊號G_N-1處於閘極高電位VGH，故節點BT的電壓準位會維持在閘極高電位VGH，且第二開關Q2及第五開關Q5會繼續地被關閉。再者，因第三開關Q3被開啟，且因時脈訊號XCK處於閘極低電位VGL，故節點Q的電壓準位會維持在閘極低電位VGL，並使第四開關Q4繼續地被開啟，而閘極驅動訊號G_N的電壓準位則維持在閘極高電位VGH。

在本發明另一實施例中，第10圖的移位暫存器SR_N可另包含第一電容C1。第一電容C1耦接於系統電壓端IN0及第四開關Q4的控制端之間，用於穩定節點Q的電壓準位，以避免第四開關Q4因節點Q上的雜訊而不正常地開啟及/或關閉。此外，在本發明的另一實施例中，第10圖的移位暫存器SR_N可另包含第二電容C2。第二電容C2耦接於第五開關Q5的控制端及移位暫存器SR_N的輸出端Out之間，用以穩定節點BT及輸出端Out的電壓準位，以避免第二開關Q2及第五開關Q5因節點BT上的雜訊而不正常地開啟及/或關閉，並避免閘極驅動訊號G_N之雜訊的產生。

相似地，第10圖中的移位暫存器SR_N之第一開關Q1、第二開關Q2、第三開關Q3、第四開關Q4及第五開關Q5亦可改以N型的電晶體的方式實施。請參考第12圖及第13圖。第12圖為第7圖閘極驅動電路700之移位暫存器SR_N的另一電路圖，而第13圖為第12圖移位暫存器SR_N的時序圖。在此實施例中，移位暫存器SR_N的系統電壓端IN0係用以接收電壓準位為閘極低電位VGL之直流偏壓，且第13圖中各訊號(如時脈訊號CK及XCK與各閘極驅動訊號G₁至G_M)的波形相較於第11圖中的波形位準是上下相反的。由於第12圖的移位暫存器SR_N具有與第10圖的移位暫存器SR_N對稱的電路架構，故第12圖的移位暫存器SR_N的操作方式會與第10圖的移位暫存器SR_N的操作方式相仿，而不再贅述。

綜上所述，相較於先前技術的閘極驅動電路之移位暫存器，因本發明實施例之閘極驅動電路的每個移位暫存器僅需五個開關即可正常地運作，故可減少閘極驅動電路所需的總開關量。再者，閘極驅動電路所需的時脈訊號數為二，且每個移位暫存器只需耦接至單一個系統電壓端，故可簡化移位暫存器的驅動方式，並因此可減少用以傳遞時脈訊號及系統電壓時所需的匯流排線(bus line)之數目，而有利於提升在對閘極驅動電路之線路進行佈 線時的便利性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

BT、Q‧‧‧節點

C1‧‧‧電容

CK、XCK‧‧‧時脈訊號

G_N-1、G_N‧‧‧閘極驅動訊號

IN0‧‧‧系統電壓端

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

IN3‧‧‧第三輸入端

Q1‧‧‧第一開關

Q2‧‧‧第二開關

Q3‧‧‧第三開關

Q4‧‧‧第四開關

Q5‧‧‧第五開關

SR_N‧‧‧移位暫存器

Out‧‧‧輸出端

VGH‧‧‧閘極高電位

Claims (9)

1. 一種移位暫存器，包含：一第一輸入端，用以接收一輸入訊號；一第二輸入端，用以接收一時脈訊號；一第三輸入端，用以接收另一時脈訊號；一第一開關，具有一第一端、一第二端及一控制端，該第一端耦接於該第一輸入端，而該控制端耦接於該第二輸入端；一第二開關，具有一第一端、一第二端及一控制端，該第二開關的該第一端耦接於該移位暫存器的輸出端，該第二開關的該第二端耦接於該第三輸入端，而該第二開關的該控制端耦接於該第一開關的該第二端；一第三開關，具有一第一端、一第二端及一控制端，該第三開關的該第一端及該控制端耦接於該第二輸入端；一第四開關，具有一第一端、一第二端及一控制端，該第四開關的該第一端耦接於一系統電壓端，該第四開關的該第二端耦接於該移位暫存器的該輸出端，而該第四開關的該控制端耦接於該第三開關的該第二端；以及一第五開關，具有一第一端、一第二端及一控制端，該第五開關的該第一端耦接於該系統電壓端，該第五開關的該第二端耦接於該第三開關的該第二端及該第四開關的該控制端，而該第五開關的該控制端耦接於該移位暫存器的該輸出端；其中該移位暫存器的開關之總數為五。
2. 一種移位暫存器，包含：一第一輸入端，用以接收一輸入訊號； 一第二輸入端，用以接收一時脈訊號；一第三輸入端，用以接收另一時脈訊號；一第一開關，具有一第一端、一第二端及一控制端，該第一端耦接於該第一輸入端，而該控制端耦接於該第二輸入端；一第二開關，具有一第一端、一第二端及一控制端，該第二開關的該第一端耦接於該移位暫存器的輸出端，該第二開關的該第二端耦接於該第三輸入端，而該第二開關的該控制端耦接於該第一開關的該第二端；一第三開關，具有一第一端、一第二端及一控制端，該第三開關的該第一端及該控制端耦接於該第二輸入端；一第四開關，具有一第一端、一第二端及一控制端，該第四開關的該第一端耦接於一系統電壓端，該第四開關的該第二端耦接於該移位暫存器的該輸出端，而該第四開關的該控制端耦接於該第三開關的該第二端；以及一第五開關，具有一第一端、一第二端及一控制端，該第五開關的該第一端耦接於該第三開關的該第二端及該第四開關的該控制端，該第五開關的該第二端耦接於該第二輸入端，而該第五開關的該控制端耦接於該第一開關的該第二端。
3. 如請求項1或2所述之移位暫存器，另包含一第一電容，耦接於該系統電壓端及該第四開關的該控制端之間。
4. 如請求項2所述之移位暫存器，另包含一第二電容，耦接於該第五開關的該控制端及該移位暫存器的該輸出端之間。
5. 如請求項1或2所述之移位暫存器，其中該系統電壓端的電壓準位為一第 一電壓準位，而該第二輸入端及該第三輸入端所接收的兩時脈訊號的電壓準位在該第一電壓準位及一第二電壓準位切換且不同時為該第二電壓準位。
6. 如請求項1或2所述之移位暫存器，其中該第一開關、該第二開關、該第三開關、該第四開關及該第五開關皆為薄膜電晶體和金屬氧化半導體電晶體其中之一。
7. 一種閘極驅動電路，包含複數個如請求項1或2所述之移位暫存器，其中該些移位暫存器中的奇數級的移位暫存器的該第二輸入端及該些移位暫存器中的偶數級的移位暫存器的該第三輸入端接收一第一時脈訊號，而該些移位暫存器中的奇數級的移位暫存器的該第三輸入端及該些移位暫存器中的偶數級的移位暫存器的該第二輸入端接收一第二時脈訊號。
8. 如請求項7所述之閘極驅動電路，其中該系統電壓端的電壓準位為一第一電壓準位，而該第一時脈訊號及該第二時脈訊號在該第一電壓準位及一第二電壓準位切換且不同時為該第二電壓準位。
9. 如請求項7所述之閘極驅動電路，其中該些移位暫存器中的第一個移位暫存器的該第一輸入端接收一起始觸發訊號，而該些移位暫存器中的第N個移位暫存器的該第一輸入端耦接於第N-1個移位暫存器的該輸出端，N為大於1的整數。