JP5127986B2 - シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、更に詳しくは、入力信号を双方向にシフトさせることのできるシフトレジスタに関する。

近年、表示装置の小型化，低コスト化などを図るために、画素回路を含む表示部とゲートバスライン（走査信号線）を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図２３は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図２４は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。

図２３に示すように、ゲートドライバには複数段（ゲートバスラインの本数に等しい段）のシフトレジスタ９０が含まれている。シフトレジスタ９０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ９０は複数個の双安定回路ＳＲで構成されている。各双安定回路ＳＲには、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。各段（双安定回路）から出力される走査信号ＧＯＵＴは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。

双安定回路は、図２４に示すように、４個の薄膜トランジスタＴ９１，Ｔ９２，Ｔ９３，およびＴ９４と、キャパシタＣ９とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９５とを有している。薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９２のドレイン端子，および薄膜トランジスタＴ９３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。

薄膜トランジスタＴ９１については、ゲート端子およびドレイン端子は入力端子９１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子９３に接続され、ソース端子は出力端子９５に接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は出力端子９５に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ９については、一端はｎｅｔＡに接続され、他端は出力端子９５に接続されている。

以上のような構成において、シフトレジスタ９０の各段（双安定回路）は次のように動作する。なお、図２５は、このシフトレジスタ９０の各段の動作を説明するためのタイミングチャートである。入力端子９３には、１水平走査期間おきにハイレベルとなる第１クロックＣＫＡが与えられる。入力端子９４には、第１クロックＣＫＡとは位相が１８０度ずれた第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子９５の電位）はローレベルとなっている。

時点ｔ０になると、入力端子９１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ９１は図２４に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ９１はオン状態となり、キャパシタＣ９が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ９３はオン状態となる。ここで、時点ｔ０〜時点ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ９２はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９３はオン状態となっているので、入力端子９３の電位の上昇とともに出力端子９５の電位は上昇する。ここで、図２４に示すようにｎｅｔＡ−出力端子９５間にはキャパシタＣ９が設けられているので、出力端子９５の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ９３には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子９５に接続されているゲートバスラインが選択状態となる。なお、時点ｔ１〜時点ｔ２の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ９４はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。

時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子９３の電位の低下とともに出力端子９５の電位は低下し、キャパシタＣ９を介してｎｅｔＡの電位も低下する。また、時点ｔ２には、入力端子９２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ９２はオン状態となる。その結果、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４はオン状態となる。その結果、出力端子９５の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。

以上のようにして各段（双安定回路）から出力された走査信号ＧＯＵＴは、図２３に示すように、セット信号ＳＥＴとして次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが１水平走査期間ずつ順次に選択状態となり、１行ずつ画素回路内の画素容量への書き込みが行われる。

上述のような表示装置に関し、ゲートバスラインの走査順序（走査方向）の切り替えを可能にした構成が提案されている。図２６は、米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段毎に、走査順序を切り替えるための回路（走査順序に応じた信号であるセレクト信号ＳＷを入力するための回路）３１０，３１２，および３１４が設けられている。そして、それらの回路３１０，３１２，および３１４に与えられるセレクト信号ＳＷによって走査順序の切り替えが行われる。

図２７は、日本の特表２００１−５０６０４４号公報に開示されたシフトレジスタの構成を示すブロック図である。このシフトレジスタでは、各段は、前段または次段からセット信号が与えられ、前々段または次々段からリセット信号が与えられる。このような構成にすることにより、走査順序切り替え用のセレクト信号を用いることなく、ゲートバスラインの走査順序の切り替えが可能となっている。

なお、ゲートバスラインの走査順序の切り替えを可能にする目的としては、次のようなものが挙げられる。例えば、液晶表示モジュールが出荷先でユーザによってテレビに組み込まれる場合に、出荷先によって組み込み方向が異なる（例えば、上下が逆になる）ことがある。このようなときに出荷先で走査順序の切り替えが可能であれば、ユーザの所望する画像表示が可能となる。また、鏡に映した画像が見られるようにしたテレビが提案されており、走査順序の切り替えが可能であれば、利用者は鏡に映った画面でも通常状態の画像を見ることができるようになる。

米国特許第６７７８６２６号明細書 日本の特表２００１−５０６０４４号公報

ところが、米国特許第６７７８６２６号明細書に記載された構成によると、上述したように、走査順序を切り替えるための回路３１０，３１２，および３１４がシフトレジスタの各段毎に必要となる。このため、回路面積や消費電流が増大するとともにコスト上昇をも招くことになる。また、走査順序を切り替えるための回路３１０，３１２，および３１４についてはセレクト信号ＳＷでスイッチの切り替えが行われる構成になるところ、そのような構成によれば、表示装置の動作中、スイッチを構成するトランジスタはオン状態で維持されることになる。このため、スイッチとしてアモルファスシリコンを用いた薄膜トランジスタなどが採用されている場合、高温エージング時にトランジスタの閾値電圧のシフトが起こり、異常動作が生じることがある。従って、高い信頼性が確保されない。

また、近年、パネルの大型化や高解像度化が進んでおり、画素容量への充電不足を防止することが課題となっている。これに関し、日本の特表２００１−５０６０４４号公報に開示されたシフトレジスタによると、複数のゲートバスラインが同時に選択されている期間はない（図２８参照）。従って、例えば順方向走査の際に、ｋ行目についての充電が行われる期間中に（ｋ＋１）行目に予備的な充電（プリチャージ）を施すことができない。このシフトレジスタでプリチャージを可能にするためには、６個以上のクロック信号を用いる構成にしなければならない。

そこで本発明は、走査信号線の走査順序の切り替えが可能なシフトレジスタを、回路面積の増大，消費電流の増大，および画素容量への充電不足を抑制しつつ実現することを目的とする。

本発明の第１の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第１のクロック信号および第２のクロック信号として与えられる２相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第１のクロック信号および前記第２のクロック信号として与えられる２相のクロック信号とを含む少なくとも４相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
当該各双安定回路の３段後の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
当該各双安定回路の３段前の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
を有することを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１のクロック信号と前記第２のクロック信号とは互いに位相が１８０度ずらされていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記奇数段目の双安定回路に与えられる２相のクロック信号と前記偶数段目の双安定回路に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記第１のクロック信号がハイレベルからローレベルに変化するタイミングと前記第２のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第１のクロック信号がローレベルからハイレベルに変化するタイミングと前記第２のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記４相のクロック信号のオンデューティはそれぞれ５０％とされていることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
各双安定回路において、
前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
前記第１の第１ノード放電部は、第１電極に当該各双安定回路の３段後の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
前記第２の第１ノード放電部は、第１電極に当該各双安定回路の３段前の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる２相のクロック信号をそれぞれ第３のクロック信号および第４のクロック信号として受け取り、
前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる２相のクロック信号をそれぞれ前記第３のクロック信号および前記第４のクロック信号として受け取り、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第８のスイッチング素子と、
前記第８のスイッチング素子の第１電極に接続された第３ノードの電位を前記第３のクロック信号と前記第１ノードの電位とに基づいて制御する第３ノード制御部と、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
前記第１１のスイッチング素子の第１電極に接続された第４ノードの電位を前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第４ノード制御部と
を更に有することを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記第３ノード制御部は、
第１電極および第２電極に前記第３のクロック信号が与えられ、前記第３ノードに第３電極が接続された第９のスイッチング素子と、
前記第１ノードに第１電極が接続され、前記第３ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子とからなり、
前記第４ノード制御部は、
第１電極および第２電極に前記第４のクロック信号が与えられ、前記第４ノードに第３電極が接続された第１２のスイッチング素子と、
前記第１ノードに第１電極が接続され、前記第４ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１３のスイッチング素子とからなることを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路に含まれる前記第１ノードをそれぞれ前記第２の第１ノード放電部によって放電させるための３つの初段側制御信号が外部から与えられ、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路に含まれる前記第１ノードをそれぞれ前記第１の第１ノード放電部によって放電させるための３つの最終段側制御信号が外部から与えられることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
前記３つの初段側制御信号のうち２つの初段側制御信号が１つの信号によって実現され、
前記３つの最終段側制御信号のうち２つの最終段側制御信号が１つの信号によって実現されていることを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路のそれぞれにおいて、前記第２の第１ノード充電部によって前記第１ノードが充電された後、前記第２の第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止され、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のそれぞれにおいて、前記第１の第１ノード充電部によって前記第１ノードが充電された後、前記第１の第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする。

本発明の第１４の局面は、本発明の第１の局面において、
前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路のいずれかは、第１電極に前記初段側制御信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１５のスイッチング素子を含み、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のいずれかは、第１電極に前記最終段側制御信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１６のスイッチング素子を含むことを特徴とする。

本発明の第１５の局面は、本発明の第１の局面において、
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１４のスイッチング素子を更に有することを特徴とする。

本発明の第１６の局面は、本発明の第１の局面において、
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。

本発明の第１７の局面は、本発明の第１の局面において、
各双安定回路は、当該各双安定回路の２段後または３段後の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１７のスイッチング素子と、当該各双安定回路の２段前または３段前の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１８のスイッチング素子とを更に有することを特徴とする。

本発明の第１８の局面は、本発明の第１の局面において、
アモルファスシリコンを用いて形成されていることを特徴とする。

本発明の第１９の局面は、本発明の第１の局面において、
微結晶シリコンを用いて形成されていることを特徴とする。

本発明の第２０の局面は、本発明の第１の局面において、
多結晶シリコンを用いて形成されていることを特徴とする。

本発明の第２１の局面は、本発明の第１の局面において、
酸化物半導体を用いて形成されていることを特徴とする。
本発明の第２２の局面は、本発明の第２１の局面において、
前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする。

本発明の第２３の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
本発明の第１の局面に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。

本発明の第２４の局面は、表示装置であって、
前記表示部を含み、本発明の第２３の局面に係る走査信号線駆動回路を備えたことを特徴とする。

本発明の第２５の局面は、本発明の第２４の局面において、
前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする。

本発明の第２６の局面は、本発明の第２４の局面において、
前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする。

本発明の第１の局面によれば、シフトレジスタの各段（双安定回路）には、出力ノードの電位（当該各段から出力される状態信号の電位）を制御する出力制御用スイッチング素子の第１電極（典型的にはゲート電極）に接続された第１ノードを充電するための信号として、前段から出力される状態信号と次段から出力される状態信号とが与えられ、第１ノードを放電するための信号として、３段前の段から出力される状態信号と３段後の段から出力される状態信号とが与えられる。すなわち、シフトレジスタの各段から出力される状態信号は、前段および次段の第１ノードを充電するために機能するとともに、３段前の段および３段後の段の第１ノードを放電するために機能する。また、出力制御用スイッチング素子の第２電極（典型的にはドレイン電極）には、ハイレベルの電位とローレベルの電位とを周期的に繰り返す第１のクロック信号が与えられる。このため、最初にシフトレジスタの初段において第１ノードの充電が行われたときには、順方向の順序（「初段から最終段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。一方、最初にシフトレジスタの最終段において第１ノードの充電が行われたときには、逆方向の順序（「最終段から初段」の順序）で、シフトレジスタの各段から出力される状態信号が第１の状態となる。このように、シフト方向を切り替えるために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）を備えることなく、シフト方向の切り替えが可能なシフトレジスタが実現される。このため、例えば表示装置において走査信号線の走査順序が切り替え可能な構成とする場合に、回路面積の増大・消費電流の増大・コストの上昇などが抑制される。また、走査順序（シフト方向）を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。

本発明の第２の局面によれば、本発明の第１の局面と同様の効果が得られる。

本発明の第３の局面によれば、奇数段目に与えられる２相のクロック信号と偶数段目に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされている。このため、画素容量への充電時間が均一化され、充電差に起因する表示不良の発生が抑制される。

本発明の第４の局面によれば、第１のクロック信号の変化タイミングと第２のクロック信号の変化タイミングとが同じになるので、双安定回路から出力される状態信号のノイズが低減される。また、画素容量への充電時間が長くなるので、充電不足に起因する表示不良の発生が効果的に抑制される。

本発明の第５の局面によれば、各クロック信号のオンデューティは５０％とされている。このため、複数の走査信号線が同時に選択されている期間を設けることができる。このとき、各走査信号線が選択されている期間のうち前半の期間には画素容量への予備的な充電（プリチャージ）が行われ、後半の期間には画素容量への本充電が行われる。これにより、充分な充電時間が確保され、画素容量への充電不足に起因する表示品位の低下が抑制される。

本発明の第６の局面によれば、第１の第１ノード充電部，第２の第１ノード充電部，第１の第１ノード放電部，および第２の第１ノード放電部にスイッチング素子を含めた構成において、本発明の第１の局面と同様の効果が得られる。

本発明の第７の局面によれば、第１ノードの電位がローレベルとなっている期間に、第１ノードの電位を制御するための第２ノードの電位を所定期間毎にハイレベルにすることができる。これにより、第１ノードの電位がローレベルとなっている期間中、所定期間毎に第５のスイッチング素子がオン状態となって第１ノードの電位はより低い電位へと引き込まれる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第１ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第８の局面によれば、第２ノード制御部にスイッチング素子を含めた構成において、本発明の第７の局面と同様の効果が得られる。

本発明の第９の局面によれば、第１ノードの電位がローレベルとなっている期間に、第１ノードの電位を制御するための第３ノードおよび第４ノードの電位を所定期間毎にハイレベルにすることができる。ここで、第３ノードの電位と第４ノードの電位とは、異なるクロック信号に基づいて制御される。これにより、第１ノードの電位がローレベルとなっている期間のうちの例えば大半の期間において第１ノードの電位がより低い電位へと引き込まれるようにすることが可能となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、第１ノードの電位がローレベルに固定され、出力ノードからの異常パルスの出力が効果的に抑制される。

本発明の第１０の局面によれば、第３ノード制御部および第４ノード制御部にスイッチング素子を含めた構成において、本発明の第９の局面と同様の効果が得られる。

本発明の第１１の局面によれば、初段，２段目，３段目，最終段の前々段，最終段の前段，および最終段の第１ノードは外部から与えられる制御信号によって放電される。

本発明の第１２の局面によれば、順方向の順序でシフト動作が行われる際には、最終段，最終段の前段，および最終段の前々段のうちの２つの段の第１ノードは同一の信号に基づいて放電される。また、逆方向の順序でシフト動作が行われる際には、初段，２段目，および３段目のうちの２つの段の第１ノードは同一の信号に基づいて放電される。このため、第１ノードを放電させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。

本発明の第１３の局面によれば、初段，２段目，３段目，最終段の前々段，最終段の前段，および最終段において、第１ノードの電位の不必要な上昇が抑止され、表示品位の低下が抑制される。

本発明の第１４の局面によれば、初段，２段目，３段目，最終段の前々段，最終段の前段，および最終段において、外部から与えられる制御信号に基づき状態信号の電位をローレベルにすることが可能となる

本発明の第１５の局面によれば、出力制御用スイッチング素子でオフリークが生じても、第２のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。

本発明の第１６の局面によれば、出力ノードの電位が上昇する際に、キャパシタを介して第１ノードの電位が上昇する（第１ノードがブートストラップされる）。このため、双安定回路が第１の状態で維持されるべき期間中に、第１ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第１電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。

本発明の第１７の局面によれば、順方向の順序でシフト動作が行われる際には、各段の２段後の段または各段の３段後の段から出力される状態信号に基づいて出力ノードの電位がローレベルにされ、逆方向の順序でシフト動作が行われる際には、各段の２段前の段または各段の３段前の段から出力される状態信号に基づいて出力ノードの電位がローレベルにされる。これにより、状態信号の電位をより確実にローレベルにまで低下させることが可能となる。

本発明の第１８の局面によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第１９の局面によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２０の局面によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２１の局面によれば、酸化物半導体を用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。
本発明の第２２の局面によれば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２３の局面によれば、本発明の第１の局面と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。

本発明の第２４の局面によれば、本発明の第２３の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第２５の局面によれば、１本の走査信号線に対して表示部の両側から充電が施される。このため、充電不足に起因する表示品位の低下が抑制される。

本発明の第２６の局面によれば、シフトレジスタを構成する双安定回路が表示部の片側のみに設けられた構成と比較して、シフトレジスタ１段あたりのサイズをほぼ２分の１にすることができる。これにより、パネルの額縁として必要となる面積を小さくすることが可能となり、各種製品の小型化が実現される。

本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。 上記第１の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第１の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。 上記第１の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。 本発明の第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 Ａ−Ｃは、上記第２の実施形態における効果について説明するための図である。 本発明の第３の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 本発明の第４の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第４の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第４の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第５の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第５の実施形態において、順方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第５の実施形態において、逆方向走査が行われる際のシフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第６の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態において、順方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。 上記第６の実施形態において、逆方向走査が行われる際のシフトレジスタの全体の動作を説明するためのタイミングチャートである。 従来の表示装置のゲートドライバの一構成例を示すブロック図である。 従来例において、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。 従来例において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 米国特許第６７７８６２６号明細書に開示されたシフトレジスタの構成を示すブロック図である。 日本の特表２００１−５０６０４４号公報に開示されたシフトレジスタの構成を示すブロック図である。 日本の特表２００１−５０６０４４号公報に開示されたシフトレジスタの動作を説明するためのタイミングチャートである。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示制御回路２０とソースドライバ（映像信号線駆動回路）３０とゲートドライバ（走査信号線駆動回路）４０とを備えている。表示制御回路２０は、コントロール基板２上に形成されている。ソースドライバ３０は、フレキシブル基板３上に形成されている。ゲートドライバ４０は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部１０を含む表示パネル４上に形成されている。すなわち、本実施形態においては、ゲートドライバ４０がモノリシック化された構成となっている。

表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｎと、それらのソースバスラインＳＬ１〜ＳＬｍとゲートバスラインＧＬ１〜ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。

上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

表示制御回路２０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，第１〜第６の走査制御信号ＣＮＴ１〜ＣＮＴ６，および第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４を出力する。

ソースドライバ３０は、表示制御回路２０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）を印加する。

ゲートドライバ４０は、表示制御回路２０から出力される第１〜第６の走査制御信号ＣＮＴ１〜ＣＮＴ６と第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４とに基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。本実施形態においては、第１〜第６の走査制御信号ＣＮＴ１〜ＣＮＴ６のそれぞれのパルスの発生タイミングに応じて、順方向走査（「ＧＬ１，ＧＬ２，・・・，ＧＬｎ−１，ＧＬｎ」の順序での走査）と逆方向走査（「ＧＬｎ，ＧＬｎ−１，・・・，ＧＬ２，ＧＬ１」の順序での走査）との切り替えが行われる。なお、このゲートドライバ４０についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｎに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０に表示される。

＜１．２ ゲートドライバの構成＞
次に、図１，図３，および図４を参照しつつ、本実施形態におけるゲートドライバ４０の構成について説明する。図３に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４１０によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）で構成されているものと仮定して説明する。

図１は、ゲートドライバ４０内のシフトレジスタ４１０の構成を示すブロック図である。また、図４は、シフトレジスタ４１０のｋ段目の双安定回路ＳＲ（ｋ）の入出力信号について説明するための図である。図１に示すように、このシフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、順方向走査の際の走査開始用の信号である第１のセット信号ＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査開始用の信号である第２のセット信号ＳＥＴ２を受け取るための入力端子と、順方向走査の際の走査終了用の信号である第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、逆方向走査の際の走査終了用の信号である第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。

以下、各段（各双安定回路）の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧ＶＳＳについては、図１に示すように、全ての段ＳＲ（１）〜ＳＲ（８）に共通的に与えられる。

第１クロックＣＫＡおよび第２クロックＣＫＢについては、次のようになっている（図１参照）。１段目ＳＲ（１）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第３のゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられる。２段目ＳＲ（２）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第４のゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられる。３段目ＳＲ（３）については、第３のゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。４段目ＳＲ（４）については、第４のゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。５段目ＳＲ（５）から８段目ＳＲ（８）については、上述した１段目ＳＲ（１）から４段目ＳＲ（４）までの構成と同様の構成となっている。

第１のセット信号ＳＥＴ１および第２のセット信号ＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、前段の走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段の走査信号ＧＯＵＴ（ｋ＋１）が第２のセット信号ＳＥＴ２として与えられる（図４参照）。但し、１段目ＳＲ（１）については、第３の走査制御信号ＣＮＴ３が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）については、第４の走査制御信号ＣＮＴ４が第２のセット信号ＳＥＴ２として与えられる（図１参照）。

第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２については、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、（ｋ＋３）段目の走査信号ＧＯＵＴ（ｋ＋３）が第１のリセット信号ＲＥＳＥＴ１として与えられ、（ｋ−３）段目の走査信号ＧＯＵＴ（ｋ−３）が第２のリセット信号ＲＥＳＥＴ２として与えられる（図４参照）。但し、１段目ＳＲ（１）については第１の走査制御信号ＣＮＴ１が第２のリセット信号ＲＥＳＥＴ２として与えられ、２段目ＳＲ（２）については第２の走査制御信号ＣＮＴ２が第２のリセット信号ＲＥＳＥＴ２として与えられ、３段目ＳＲ（３）については第３の走査制御信号ＣＮＴ３が第２のリセット信号ＲＥＳＥＴ２として与えられる。また、６段目ＳＲ（６）については第４の走査制御信号ＣＮＴ４が第１のリセット信号ＲＥＳＥＴ１として与えられ、７段目ＳＲ（７）については第５の走査制御信号ＣＮＴ５が第１のリセット信号ＲＥＳＥＴ１として与えられ、８段目ＳＲ（８）については第６の走査制御信号ＣＮＴ６が第１のリセット信号ＲＥＳＥＴ１として与えられる（図１参照）。

次に、各段（各双安定回路）の出力端子から出力される信号について説明する。ｋ段目ＳＲ（ｋ）の出力端子からは、ｋ行目のゲートバスラインＧＬｋを選択状態にするための走査信号ＧＯＵＴ（ｋ）が出力される。当該走査信号ＧＯＵＴ（ｋ）は、第１のリセット信号ＲＥＳＥＴ１として（ｋ−３）段目に与えられ、第２のセット信号ＳＥＴ２として（ｋ−１）段目に与えられ、第１のセット信号ＳＥＴ１として（ｋ＋１）段目に与えられ、第２のリセット信号ＲＥＳＥＴ２として（ｋ＋３）段目に与えられる（図４参照）。

なお、第１の走査制御信号ＣＮＴ１，第２の走査制御信号ＣＮＴ２，および第３の走査制御信号ＣＮＴ３によって初段側制御信号が実現され、第４の走査制御信号ＣＮＴ４，第５の走査制御信号ＣＮＴ５，および第６の走査制御信号ＣＮＴ６によって最終段側制御信号が実現されている。

＜１．３ 双安定回路の構成＞
図５は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。図５に示すように、この双安定回路は、６個の薄膜トランジスタＴＳ（出力制御用スイッチング素子），Ｔ１（第１のスイッチング素子），Ｔ２（第２のスイッチング素子），Ｔ３（第３のスイッチング素子），Ｔ４（第４のスイッチング素子），およびＴ１４（第１４のスイッチング素子）と、キャパシタＣ１とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、６個の入力端子４１〜４６と１個の出力端子（出力ノード）５１とを有している。なお、第１のセット信号ＳＥＴ１を受け取る入力端子には符号４１を付し、第２のセット信号ＳＥＴ２を受け取る入力端子には符号４２を付し、第１のリセット信号ＲＥＳＥＴ１を受け取る入力端子には符号４３を付し、第２のリセット信号ＲＥＳＥＴ２を受け取る入力端子には符号４４を付し、第１クロックＣＫＡを受け取る入力端子には符号４５を付し、第２クロックＣＫＢを受け取る入力端子には符号４６を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。

薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，および薄膜トランジスタＴＳのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。

薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４２に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４３に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴＳについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４５に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ１４については、ゲート端子は入力端子４６に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ１については、一端はｎｅｔＡに接続され、他端は出力端子５１に接続されている。

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、第１のセット信号ＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ２は、第２のセット信号ＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ３は、第１のリセット信号ＲＥＳＥＴ１がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２のリセット信号ＲＥＳＥＴ２がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴＳは、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５１に与える。薄膜トランジスタＴ１４は、第２クロックＣＫＢがハイレベルになっているときに、走査信号ＧＯＵＴの電位（出力端子５１の電位）をローレベルにする。キャパシタＣ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。

なお、本実施形態においては、薄膜トランジスタＴ１によって第１の第１ノード充電部が実現され、薄膜トランジスタＴ２によって第２の第１ノード充電部が実現されている。また、薄膜トランジスタＴ３によって第１の第１ノード放電部が実現され、薄膜トランジスタＴ４によって第２の第２ノード放電部が実現されている。

＜１．４ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１０の動作について説明する。なお、表示制御回路２０から与えられる第１〜第６の走査制御信号ＣＮＴ１〜ＣＮＴ６のそれぞれのパルスの発生タイミングに応じて、順方向走査の際と逆方向走査の際とで異なる動作が行われる。

＜１．４．１ 各段（双安定回路）の動作＞
まず、図５〜図７を参照しつつ、シフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、図６は順方向走査が行われる際のタイミングチャートであり、図７は逆方向走査が行われる際のタイミングチャートである。また、以下の説明では、図６および図７の時点ｔ２から時点ｔ４までの期間が、双安定回路の出力端子５１に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。但し、時点ｔ２から時点ｔ３までの期間は画素容量への予備的な充電（プリチャージ）のための期間であり、時点ｔ３から時点ｔ４までの期間が画素容量への本来的な充電（本充電）のための期間である。

＜１．４．１．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。図６に示すように、液晶表示装置の動作中、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６には第２クロックＣＫＢが与えられる。このように、本実施形態においては、互いに位相が１８０度ずれた２相のクロック信号が双安定回路に与えられている。

時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子５１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図５に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ１が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、時点ｔ１〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子５１の電位は上昇する。ここで、図５に示すようにｎｅｔＡ−出力端子５１間にはキャパシタＣ１が設けられているので、出力端子５１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。

時点ｔ３になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図５に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって薄膜トランジスタＴ２はオン状態となる。しかしながら、ｎｅｔＡの電位は既にブートストラップによって高くなっているので、薄膜トランジスタＴ２がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子５１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。また、時点ｔ４には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１４はオン状態となり、出力端子５１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。

時点ｔ５になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。

なお、時点ｔ１〜時点ｔ５の期間中、第１のリセット信号ＲＥＳＥＴ１および第２のリセット信号ＲＥＳＥＴ２はローレベルとなっているので、薄膜トランジスタＴ３およびＴ４はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位がローレベルにまで低下することはない。また、時点ｔ２〜時点ｔ４の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ１４はオフ状態で維持される。このため、この期間中に走査信号ＧＯＵＴの電位がローレベルにまで低下することはない。

以上のように、順方向走査の際には、第１のセット信号ＳＥＴ１が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第１のリセット信号ＲＥＳＥＴ１が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。

＜１．４．１．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際の双安定回路の動作について説明する。図７に示すように、液晶表示装置の動作中、順方向走査の際と同様、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６には第２クロックＣＫＢが与えられる。

時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子５１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４３に第１のリセット信号ＲＥＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位はローレベルで維持される。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。薄膜トランジスタＴ２は図５に示すようにダイオード接続となっているので、この第２のセット信号ＳＥＴ２のパルスによって薄膜トランジスタＴ２はオン状態となり、キャパシタＣ１が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、時点ｔ１〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４５の電位の上昇とともに出力端子５１の電位は上昇する。ここで、図５に示すようにｎｅｔＡ−出力端子５１間にはキャパシタＣ１が設けられているので、出力端子５１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。

時点ｔ３になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。薄膜トランジスタＴ１は図５に示すようにダイオード接続となっているので、この第１のセット信号ＳＥＴ１のパルスによって薄膜トランジスタＴ１はオン状態となる。しかしながら、ｎｅｔＡの電位は既にブートストラップによって高くなっているので、薄膜トランジスタＴ１がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４５の電位の低下とともに出力端子５１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。また、時点ｔ４には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１４はオン状態となり、出力端子５１の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。

時点ｔ５になると、入力端子４４に第２のリセット信号ＲＥＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。

なお、順方向走査の際と同様、時点ｔ１〜時点ｔ５の期間中にｎｅｔＡの電位がローレベルにまで低下することはなく、時点ｔ２〜時点ｔ４の期間中に走査信号ＧＯＵＴの電位がローレベルにまで低下することはない。

以上のように、逆方向走査の際には、第２のセット信号ＳＥＴ２が、アクティブな走査信号ＧＯＵＴを生成すべくｎｅｔＡの電位をローレベルからハイレベルに上昇させるための信号として機能し、第２のリセット信号ＲＥＳＥＴ２が、ハイレベルとなっているｎｅｔＡの電位をローレベルに低下させるための信号として機能している。そして、ｎｅｔＡの電位がハイレベルになっている期間中に第１クロックＣＫＡがハイレベルになることによって、双安定回路からアクティブな走査信号ＧＯＵＴが出力される。

＜１．４．２ シフトレジスタ全体の動作＞
次に、図１，図５，図８，および図９を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１０全体の動作について説明する。なお、図８は順方向走査が行われる際のタイミングチャートであり、図９は逆方向走査が行われる際のタイミングチャートである。

＜１．４．２．１ 順方向走査の際の動作＞
順方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、図８に示すように、第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４がシフトレジスタ４１０に与えられる。第１のゲートクロック信号ＧＣＫ１を基準にすると、第２のゲートクロック信号ＧＣＫ２については位相が９０度遅れており、第３のゲートクロック信号ＧＣＫ３については位相が１８０度遅れており、第４のゲートクロック信号ＧＣＫ４については位相が２７０度遅れている。

時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第３の走査制御信号ＣＮＴ３のパルスがこのシフトレジスタ４１０に与えられる。その第３の走査制御信号ＣＮＴ３は、図１に示すように、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられ、第２のリセット信号ＲＥＳＥＴ２として３段目ＳＲ（３）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。３段目ＳＲ（３）のｎｅｔＡの電位は、ローレベルで維持される。

時点ｔｂになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４５（図５参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）のｎｅｔＡの電位は更に上昇する。その結果、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はハイレベルとなる。１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）は、図１に示すように、第１のセット信号ＳＥＴ１として２段目ＳＲ（２）に与えられ、第２のリセット信号ＲＥＳＥＴ２として４段目ＳＲ（４）に与えられる。これにより、時点ｔｂには、２段目ＳＲ（２）についてはｎｅｔＡの電位はハイレベルとされ、４段目ＳＲ（４）についてはｎｅｔＡの電位はローレベルで維持される。

時点ｔｃになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、２段目ＳＲ（２）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、２段目ＳＲ（２）のｎｅｔＡの電位は更に上昇する。その結果、２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）はハイレベルとなる。２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）は、第２のセット信号ＳＥＴ２として１段目ＳＲ（１）に与えられる。１段目ＳＲ（１）においては、ｎｅｔＡの電位は既にブートストラップによって高くなっているので、走査信号ＧＯＵＴ（２）に基づいてｎｅｔＡの電位が変動することはない。また、時点ｔｃには、１段目ＳＲ（１）に与えられる第１のゲートクロック信号ＧＣＫ１および第３のゲートクロック信号ＧＣＫ３の電位は変化しない。このため、１段目ＳＲ（１）については、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｂ〜時点ｔｃにおける電位が維持される。２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）は、また、第１のセット信号ＳＥＴ１として３段目ＳＲ（３）に与えられ、第２のリセット信号ＲＥＳＥＴ２として５段目ＳＲ（５）に与えられる。これにより、時点ｔｃには、３段目ＳＲ（３）についてはｎｅｔＡの電位はハイレベルとされ、５段目ＳＲ（５）についてはｎｅｔＡの電位はローレベルで維持される。

時点ｔｄになると、第１のゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は低下する。また、時点ｔｄには、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４６（図５参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はローレベルとなる。また、第３のゲートクロック信号ＧＣＫ３は第１クロックＣＫＡとして３段目ＳＲ（３）に与えられる。従って、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化することによって、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇し、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）は、第２のセット信号ＳＥＴ２として２段目ＳＲ（２）に与えられ、第１のセット信号ＳＥＴ１として４段目ＳＲ（４）に与えられ、第２のリセット信号ＲＥＳＥＴ２として６段目ＳＲ（６）に与えられる。２段目ＳＲ（２）については、時点ｔｃにおける１段目ＳＲ（１）と同様、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｃ〜時点ｔｄにおける電位が維持される。また、４段目ＳＲ（４）についてはｎｅｔＡの電位はハイレベルとされ、６段目ＳＲ（６）についてはｎｅｔＡの電位はローレベルで維持される。

時点ｔｅになると、第２のゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。これにより、２段目ＳＲ（２）のｎｅｔＡの電位は低下する。また、時点ｔｅには、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、２段目ＳＲ（２）においては入力端子４６の電位がローレベルからハイレベルに変化することになるので、２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）はローレベルとなる。また、第４のゲートクロック信号ＧＣＫ４は第１クロックＣＫＡとして４段目ＳＲ（４）に与えられる。従って、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化することによって、４段目ＳＲ（４）のｎｅｔＡの電位は更に上昇し、４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）はハイレベルとなる。４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）は、第１のリセット信号ＲＥＳＥＴ１として１段目ＳＲ（１）に与えられ、第２のセット信号ＳＥＴ２として３段目ＳＲ（３）に与えられ、第１のセット信号ＳＥＴ１として５段目ＳＲ（５）に与えられ、第２のリセット信号ＲＥＳＥＴ２として７段目に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、３段目ＳＲ（３）のｎｅｔＡの電位はハイレベルで維持され、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化し、７段目ＳＲ（７）のｎｅｔＡの電位はローレベルで維持される。

以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が所定期間ずつ順次にハイレベルとなる。そして、時点ｔｆになると、第４の走査制御信号ＣＮＴ４のパルスがこのシフトレジスタ４１０に与えられる。第４の走査制御信号ＣＮＴ４は、図１に示すように、第１のリセット信号ＲＥＳＥＴ１として６段目ＳＲ（６）に与えられ、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられる。これにより、６段目ＳＲ（６）のｎｅｔＡの電位はハイレベルからローレベルに変化し、８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルで維持される。

時点ｔｇになると、第５の走査制御信号ＣＮＴ５のパルスがこのシフトレジスタ４１０に与えられる。第５の走査制御信号ＣＮＴ５は、図１に示すように、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）に与えられる。これにより、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

時点ｔｈになると、第６の走査制御信号ＣＮＴ６のパルスがこのシフトレジスタ４１０に与えられる。第６の走査制御信号ＣＮＴ６は、図１に示すように、第１のリセット信号ＲＥＳＥＴ１として８段目ＳＲ（８）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬ８の走査を開始する信号として第３の走査制御信号ＣＮＴ３が用いられ、当該走査を終了する信号として第４〜第６の走査制御信号ＣＮＴ４〜ＣＮＴ６が用いられることにより、ゲートバスラインＧＬ１〜ＧＬ８の順方向走査が行われる。

＜１．４．２．２ 逆方向走査の際の動作＞
次に、逆方向走査が行われる際のシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、図９に示すように、第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４がシフトレジスタ４１０に与えられる。第１のゲートクロック信号ＧＣＫ１を基準にすると、第２のゲートクロック信号ＧＣＫ２については位相が９０度進んでおり、第３のゲートクロック信号ＧＣＫ３については位相が１８０度進んでおり、第４のゲートクロック信号ＧＣＫ４については位相が２７０度進んでいる。ところで、順方向走査の際には、「第１のゲートクロック信号ＧＣＫ１，第２のゲートクロック信号ＧＣＫ２，第３のゲートクロック信号ＧＣＫ３，第４のゲートクロック信号ＧＣＫ４」の順にこれら４相のクロック信号のクロックパルスがこのシフトレジスタ４１０に与えられるが、逆方向走査の際には、「第４のゲートクロック信号ＧＣＫ４，第３のゲートクロック信号ＧＣＫ３，第２のゲートクロック信号ＧＣＫ２，第１のゲートクロック信号ＧＣＫ１」の順にこれら４相のクロック信号のクロックパルスがこの双安定回路に与えられる。このようなクロックパルスの発生順序については、表示制御回路２０にて切り替えが行われる。

時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、第４の走査制御信号ＣＮＴ４のパルスがこのシフトレジスタ４１０に与えられる。その第４の走査制御信号ＣＮＴ４は、図１に示すように、第２のセット信号ＳＥＴ２として８段目ＳＲ（８）に与えられ、第１のリセット信号ＲＥＳＥＴ１として６段目ＳＲ（６）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。６段目ＳＲ（６）のｎｅｔＡの電位は、ローレベルで維持される。

時点ｔｂになると、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）のｎｅｔＡの電位は更に上昇する。その結果、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はハイレベルとなる。８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）は、図１に示すように、第２のセット信号ＳＥＴ２として７段目ＳＲ（７）に与えられ、第１のリセット信号ＲＥＳＥＴ１として５段目ＳＲ（５）に与えられる。これにより、時点ｔｂには、７段目ＳＲ（７）についてはｎｅｔＡの電位はハイレベルとされ、５段目ＳＲ（５）についてはｎｅｔＡの電位はローレベルで維持される。

時点ｔｃになると、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。この時、７段目ＳＲ（７）においては入力端子４５の電位がローレベルからハイレベルに変化することになるので、７段目ＳＲ（７）のｎｅｔＡの電位は更に上昇する。その結果、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はハイレベルとなる。７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）は、第１のセット信号ＳＥＴ１として８段目ＳＲ（８）に与えられる。８段目ＳＲ（８）においては、ｎｅｔＡの電位は既にブートストラップによって高くなっているので、走査信号ＧＯＵＴ（７）に基づいてｎｅｔＡの電位が変動することはない。また、時点ｔｃには、８段目ＳＲ（８）に与えられる第２のゲートクロック信号ＧＣＫ２および第４のゲートクロック信号ＧＣＫ４の電位は変化しない。このため、８段目ＳＲ（８）については、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｂ〜時点ｔｃにおける電位が維持される。７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）は、また、第２のセット信号ＳＥＴ２として６段目ＳＲ（６）に与えられ、第１のリセット信号ＲＥＳＥＴ１として４段目ＳＲ（４）に与えられる。これにより、時点ｔｃには、６段目ＳＲ（６）についてはｎｅｔＡの電位はハイレベルとされ、４段目ＳＲ（４）についてはｎｅｔＡの電位はローレベルで維持される。

時点ｔｄになると、第４のゲートクロック信号ＧＣＫ４がハイレベルからローレベルに変化する。これにより、８段目ＳＲ（８）のｎｅｔＡの電位は低下する。また、時点ｔｄには、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、８段目ＳＲ（８）においては入力端子４６の電位がローレベルからハイレベルに変化することになるので、８段目ＳＲ（８）から出力される走査信号ＧＯＵＴ（８）はローレベルとなる。また、第２のゲートクロック信号ＧＣＫ２は第１クロックＣＫＡとして６段目ＳＲ（６）に与えられる。従って、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、６段目ＳＲ（６）のｎｅｔＡの電位は更に上昇し、６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）はハイレベルとなる。６段目ＳＲ（６）から出力される走査信号ＧＯＵＴ（６）は、第１のセット信号ＳＥＴ１として７段目ＳＲ（７）に与えられ、第２のセット信号ＳＥＴ２として５段目ＳＲ（５）に与えられ、第１のリセット信号ＲＥＳＥＴ１として３段目ＳＲ（３）に与えられる。７段目ＳＲ（７）については、時点ｔｃにおける８段目ＳＲ（８）と同様、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｃ〜時点ｔｄにおける電位が維持される。また、５段目ＳＲ（５）についてはｎｅｔＡの電位はハイレベルとされ、３段目ＳＲ（３）のｎｅｔＡの電位はローレベルで維持される。

時点ｔｅになると、第３のゲートクロック信号ＧＣＫ３がハイレベルからローレベルに変化する。これにより、７段目ＳＲ（７）のｎｅｔＡの電位は低下する。また、時点ｔｅには、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、７段目ＳＲ（７）においては入力端子４６の電位がローレベルからハイレベルに変化することになるので、７段目ＳＲ（７）から出力される走査信号ＧＯＵＴ（７）はローレベルとなる。また、第１のゲートクロック信号ＧＣＫ１は第１クロックＣＫＡとして５段目ＳＲ（５）に与えられる。従って、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化することによって、５段目ＳＲ（５）のｎｅｔＡの電位は更に上昇し、５段目ＳＲ（５）から出力される走査信号ＧＯＵＴ（５）はハイレベルとなる。５段目ＳＲ（５）から出力される走査信号ＧＯＵＴ（５）は、第２のリセット信号ＲＥＳＥＴ２として８段目ＳＲ（８）に与えられ、第１のセット信号ＳＥＴ１として６段目ＳＲ（６）に与えられ、第２のセット信号ＳＥＴ２として４段目ＳＲ（４）に与えられ、第１のリセット信号ＲＥＳＥＴ１として２段目に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルからローレベルに変化し、６段目ＳＲ（６）のｎｅｔＡの電位はハイレベルで維持され、４段目ＳＲ（４）のｎｅｔＡの電位はローレベルからハイレベルに変化し、２段目ＳＲ（２）のｎｅｔＡの電位はローレベルで維持される。

以上のようにして、８段目ＳＲ（８）から１段目ＳＲ（１）へと走査信号ＧＯＵＴ（８）〜ＧＯＵＴ（１）が所定期間ずつ順次にハイレベルとなる。そして、時点ｔｆになると、第３の走査制御信号ＣＮＴ３のパルスがこのシフトレジスタ４１０に与えられる。第３の走査制御信号ＣＮＴ３は、図１に示すように、第２のリセット信号ＲＥＳＥＴ２として３段目ＳＲ（３）に与えられ、第１のセット信号ＳＥＴ１として１段目ＳＲ（１）に与えられる。これにより、３段目ＳＲ（３）のｎｅｔＡの電位はハイレベルからローレベルに変化し、１段目ＳＲ（１）のｎｅｔＡの電位はハイレベルで維持される。

時点ｔｇになると、第２の走査制御信号ＣＮＴ２のパルスがこのシフトレジスタ４１０に与えられる。第２の走査制御信号ＣＮＴ２は、図１に示すように、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）に与えられる。これにより、２段目ＳＲ（２）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

時点ｔｈになると、第１の走査制御信号ＣＮＴ１のパルスがこのシフトレジスタ４１０に与えられる。第１の走査制御信号ＣＮＴ１は、図１に示すように、第２のリセット信号ＲＥＳＥＴ２として１段目ＳＲ（１）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

以上のように、この液晶表示装置に含まれるゲートバスラインＧＬ１〜ＧＬ８の走査を開始する信号として第４の走査制御信号ＣＮＴ４が用いられ、当該走査を終了する信号として第１〜第３の走査制御信号ＣＮＴ１〜ＣＮＴ３が用いられることにより、ゲートバスラインＧＬ１〜ＧＬ８の逆方向走査が行われる。

＜１．５ 効果＞
本実施形態によれば、シフトレジスタ４１０の各段ＳＲ（ｋ）には、３段前の段ＳＲ（ｋ−３）から出力される走査信号ＧＯＵＴ（ｋ−３）が第２のリセット信号ＲＥＳＥＴ２として与えられ、前段ＳＲ（ｋ−１）から出力される走査信号ＧＯＵＴ（ｋ−１）が第１のセット信号ＳＥＴ１として与えられ、次段ＳＲ（ｋ＋１）から出力される走査信号ＧＯＵＴ（ｋ＋１）が第２のセット信号ＳＥＴ２として与えられ、３段後の段ＳＲ（ｋ＋３）から出力される走査信号ＧＯＵＴ（ｋ＋３）が第１のリセット信号ＲＥＳＥＴ１として与えられる。また、１段目ＳＲ（１）には第３の走査制御信号ＣＮＴ３が第１のセット信号ＳＥＴ１として与えられ、８段目（最終段目）ＳＲ（８）には第４の走査制御信号ＣＮＴ４が第２のセット信号ＳＥＴ２として与えられる。このため、ゲートバスラインＧＬ１〜ＧＬ８の走査を開始するために第３の走査制御信号ＣＮＴ３のパルスがこのシフトレジスタ４１０に与えられたときには、「１段目，２段目，・・・，７段目，８段目」の順で各段に第１のセット信号ＳＥＴ１のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬ８の順方向走査が行われる。一方、ゲートバスラインＧＬ１〜ＧＬ８の走査を開始するために第４の走査制御信号ＣＮＴ４のパルスがこのシフトレジスタ４１０に与えられたときには、「８段目，７段目，・・・，２段目，１段目」の順で各段に第２のセット信号ＳＥＴ２のパルスが与えられ、ゲートバスラインＧＬ１〜ＧＬ８の逆方向走査が行われる。ここで、本実施形態においては、シフトレジスタ４１０の各段が２つのセット信号ＳＥＴ１，ＳＥＴ２と２つのリセット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２とを受け取る構成とすることにより、ゲートバスラインＧＬ１〜ＧＬ８の走査順序の切り替えが可能となっている。このように、本実施形態によれば、ゲートバスラインの走査順序の切り替えのために従来必要とされていた構成（「セレクト信号でスイッチの切り替えを行う構成」、「セレクト信号のための駆動回路や信号配線」など）が不要となる。このため、ゲートバスラインの走査順序の切り替えが可能なシフトレジスタを実現する際に、回路面積増大の抑制，消費電流増大の抑制，コスト上昇の抑制を図ることができる。また、走査順序を切り替えるためのスイッチが不要となるので、高温エージング時のスイッチ（トランジスタ）の閾値電圧のシフトに起因する誤動作の発生が抑制される。

さらに、本実施形態においては、シフトレジスタ４１０の奇数段目と偶数段目とは、異なるクロック信号に基づいて動作する。このため、図８や図９に示したように、複数のゲートバスラインが同時に選択されている期間を設けることができる。ここで、シフトレジスタ４１０の奇数段目を動作させるためのクロック信号とシフトレジスタ４１０の偶数段目を動作させるためのクロック信号とは互いに位相が９０度ずれているので、各ゲートバスラインが選択されている期間のうち前半の期間には画素容量へのプリチャージが行われ、後半の期間には画素容量への本充電が行われる。これにより、充分な充電時間が確保され、画素容量への充電不足に起因する表示品位の低下が抑制される。また、ゲート電圧（画素形成部内の薄膜トランジスタ１１をオン状態にさせるための電圧）の低減や薄膜トランジスタ１１のサイズの縮小が可能となり、消費電流も低減される。

＜１．６ 変形例＞
上記第１の実施形態においては、ｎｅｔＡと出力端子５１との間にキャパシタＣ１が設けられているが、本発明はこれに限定されない。このキャパシタＣ１は走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、このキャパシタＣ１を有さない構成であっても良い。また、上記第１の実施形態においては、第２クロックＣＫＢによってオン／オフが制御される薄膜トランジスタＴ１４が設けられているが、本発明はこれに限定されない。この薄膜トランジスタＴ１４についても走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、この薄膜トランジスタＴ１４を有さない構成であっても良い。

さらに、第２のリセット信号ＲＥＳＥＴ２として入力される制御信号がゲート端子に与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第１５のスイッチング素子）を１段目ＳＲ（１）〜３段目ＳＲ（３）のいずれかが備え、第１のリセット信号ＲＥＳＥＴ１として入力される制御信号がゲート端子に与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第１６のスイッチング素子）を６段目ＳＲ（６）〜８段目ＳＲ（８）のいずれかが備える構成にしても良い。

さらにまた、ｋ段目ＳＲ（ｋ）に着目したときに、２段後の段ＳＲ（ｋ＋２）または３段後の段ＳＲ（ｋ＋３）から出力される走査信号ＧＯＵＴ（ｋ＋２）またはＧＯＵＴ（ｋ＋３）がゲート端子に与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第１７のスイッチング素子）と、２段前の段ＳＲ（ｋ−２）または３段前の段ＳＲ（ｋ−３）から出力される走査信号ＧＯＵＴ（ｋ−２）またはＧＯＵＴ（ｋ−３）がゲート端子に与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第１８のスイッチング素子）とを更に備えた構成にしても良い。これにより、走査信号ＧＯＵＴ（ｋ）の電位をより確実にローレベルにまで低下させることが可能となる。

＜２．第２の実施形態＞
＜２．１ シフトレジスタの構成＞
図１０は、本発明の第２の実施形態におけるゲートドライバ４０内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図１０に示すように、表示部１０の一側に設けられたゲートドライバ内の第１シフトレジスタ４１１ａと表示部１０の他側に設けられたゲートドライバ内の第２シフトレジスタ４１１ｂとによって構成される。第１シフトレジスタ４１１ａについても第２シフトレジスタ４１１ｂについても、上記第１の実施形態におけるシフトレジスタ４１０（図１参照）と同様の構成となっている。また、第１シフトレジスタ４１１ａおよび第２シフトレジスタ４１１ｂ内の各双安定回路の構成についても、上記第１の実施形態における構成（図５参照）と同様となっている。さらに、シフトレジスタの各段（双安定回路）の動作およびシフトレジスタ全体の動作についても、上記第１の実施形態と同様であるので、説明を省略する。

＜２．２ 効果＞
一般に、シフトレジスタから出力される走査信号については、ゲートバスラインの配線容量（負荷）の存在に起因して遅延が生じる。特に大型のパネルを採用する表示装置においてゲートドライバがパネルの片側のみに設けられている場合、シフトレジスタに近い位置とシフトレジスタから遠い位置とで走査信号の波形が大きく異なることがある。例えば、図１１（Ａ）で符号Ｐ１の矢印で示す位置における走査信号の波形が図１１（Ｂ）に示すようなものとなり、図１１（Ａ）で符号Ｐ２の矢印で示す位置における走査信号の波形が図１１（Ｃ）に示すようなものとなることがある。このような場合、シフトレジスタから遠い位置において画素容量への充電不足が生じ、表示品位が低下する。この点、本実施形態によると、１本のゲートバスラインに対して表示部１０の両側から充電が施されることになり、大型パネルにおける充電不足に起因する表示品位の低下が抑制される。

＜３．第３の実施形態＞
＜３．１ シフトレジスタの構成＞
図１２は、本発明の第３の実施形態におけるゲートドライバ４０内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図１２に示すように、表示部１０の一側に設けられたゲートドライバ内の第１シフトレジスタ４１２ａと表示部１０の他側に設けられたゲートドライバ内の第２シフトレジスタ４１２ｂとによって構成される。詳しくは、上記第１の実施形態におけるシフトレジスタ４１０（図１参照）内の双安定回路のうち奇数段目ＳＲ（１），ＳＲ（３），ＳＲ（５），およびＳＲ（７）については表示部１０の一側（図１２では表示部１０の左側）に設けられ、偶数段目ＳＲ（２），ＳＲ（４），ＳＲ（６），およびＳＲ（８）については表示部１０の他側（図１２では表示部１０の右側）に設けられている。なお、各双安定回路の構成や動作、シフトレジスタ全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。

＜３．２ 効果＞
本実施形態によれば、シフトレジスタ１段あたりのサイズ（ソースバスラインの延びる方向についてのサイズ）を上記第１の実施形態におけるサイズのほぼ２分の１にすることができる。このため、パネルの額縁として必要となる面積を小さくすることが可能となる。これにより、液晶パネルを用いた各種製品の小型化が実現される。

＜４．第４の実施形態＞
＜４．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの構成については、図１〜図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

＜４．２ 双安定回路の構成＞
図１３は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図５に示した上記第１の実施形態における構成要素に加えて、３個の薄膜トランジスタＴ５（第５のスイッチング素子），Ｔ６（第６のスイッチング素子），およびＴ７（第７のスイッチング素子）と、第２クロックＣＫＢを受け取る入力端子４７とが設けられている。なお、入力端子４６と入力端子４７とは同じ端子（１つの端子）であっても良い。

薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ５のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。

薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４７に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ７については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。これにより、図１３で符号６０で示す部分の回路は、ｎｅｔＡの電位を示す信号の論理反転信号の論理値と第２クロックＣＫＢの論理値との論理積を出力するＡＮＤ回路となっている。本実施形態においては、このＡＮＤ回路によって第２ノード制御部が実現されている。

薄膜トランジスタＴ５は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ６は、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ７は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。以上のことから、ｎｅｔＡの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、薄膜トランジスタＴ５はオン状態となり、ｎｅｔＡの電位が電源電圧ＶＳＳの電位へと引き込まれる。

＜４．３ シフトレジスタの動作＞
次に、図１３〜図１５を参照しつつ、本実施形態におけるシフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、図１４は順方向走査が行われる際のタイミングチャートであり、図１５は逆方向走査が行われる際のタイミングチャートである。シフトレジスタ４１０の全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。

＜４．３．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。図１４に示すように、液晶表示装置の動作中、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６および入力端子４７には第２クロックＣＫＢが与えられる。

時点ｔ１以前の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。詳しくは、時点ｔ１以前の期間には、ｎｅｔＡの電位はローレベルで維持されているのに対し、第２クロックＣＫＢの電位は所定期間毎にハイレベルとローレベルとが繰り返されている。上述したように、ｎｅｔＡの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、薄膜トランジスタＴ５はオン状態となる。従って、時点ｔ１以前の期間には、第２クロックＣＫＢがハイレベルになっている期間に薄膜トランジスタＴ５がオン状態となる。

時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、時点ｔ１〜時点ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタＴ７のゲート端子がｎｅｔＡに接続されている。このため、ｎｅｔＡの電位がハイレベルになることによって、薄膜トランジスタＴ７がオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、時点ｔ１〜時点ｔ２の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。ところで、ｎｅｔＡの電位は時点ｔ１からハイレベルとなっているので薄膜トランジスタＴ７はオン状態で維持されている。また、時点ｔ２〜時点ｔ３の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ６はオフ状態となっている。このため、時点ｔ２〜時点ｔ３の期間中、ｎｅｔＢの電位はローレベルとなり、薄膜トランジスタＴ５はオフ状態となる。従って、時点ｔ２〜時点ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ３になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ２はオン状態となるが、上記第１の実施形態と同様、薄膜トランジスタＴ２がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、時点ｔ２〜時点ｔ４の期間よりは低下するものの、ハイレベルの状態で維持される。このため、時点ｔ４以降の期間においても、薄膜トランジスタＴ７はオン状態で維持される。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ５はオフ状態となる。従って、時点ｔ４〜時点ｔ５の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ５以降の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。

＜４．３．２ 逆方向走査の際の動作＞
逆方向走査が行われる際の双安定回路の動作について説明する。図１５に示すように、液晶表示装置の動作中、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６および入力端子４７には第２クロックＣＫＢが与えられる。

時点ｔ１以前の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、時点ｔ１〜時点ｔ２の期間中、走査信号ＧＯＵＴはローレベルで維持される。また、順方向走査の際と同様、時点ｔ１〜時点ｔ２の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。また、ｎｅｔＡの電位は時点ｔ１からハイレベルになっているところ、順方向走査の際と同様、時点ｔ２〜時点ｔ３の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ３になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ１はオン状態となるが、上記第１の実施形態と同様、薄膜トランジスタＴ１がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、時点ｔ２〜時点ｔ４の期間よりは低下するものの、ハイレベルの状態で維持される。このため、順方向走査の際と同様、時点ｔ４〜時点ｔ５の期間中に、「薄膜トランジスタＴ５がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ５以降の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。

＜４．４ 効果＞
本実施形態によれば、順方向走査の際においても逆方向走査の際においても、時点ｔ１以前の期間および時点ｔ５以降の期間には、ｎｅｔＢの電位が第２クロックＣＫＢの電位の変化に応じて所定期間毎にハイレベルとなる（図１４および図１５参照）。このため、時点ｔ１以前の期間および時点ｔ５以降の期間には、所定期間毎に薄膜トランジスタＴ５がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、所定期間毎にｎｅｔＡの電位が確実にローレベルにされ、出力端子５１からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。

＜４．５ 変形例＞
図１３に示した構成に加えて、第１クロックＣＫＡがハイレベルになっているときにｎｅｔＢの電位をローレベルにする薄膜トランジスタを備える構成にしても良い。これにより、第１クロックＣＫＡがハイレベルになっている期間にはｎｅｔＢの電位は確実にローレベルにされるので、薄膜トランジスタＴ５の閾値電圧のシフトが抑制される。

＜５．第５の実施形態＞
＜５．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

＜５．２ シフトレジスタの構成＞
図１６は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１３の構成を示すブロック図である。図１６に示すように、このシフトレジスタ４１３は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。

以下、各段（各双安定回路）に入力される４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，およびＣＫＤについて説明する。なお、第１のセット信号ＳＥＴ１，第２のセット信号ＳＥＴ２，第１のリセット信号ＲＥＳＥＴ１，第２のリセット信号ＲＥＳＥＴ２，および電源電圧ＶＳＳについては、上記第１の実施形態と同様であるので、説明を省略する。

１段目ＳＲ（１）および５段目ＳＲ（５）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第３のゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられ、第２のゲートクロック信号ＧＣＫ２が第３クロックＣＫＣとして与えられ、第４のゲートクロック信号ＧＣＫ４が第４クロックＣＫＤとして与えられる。

２段目ＳＲ（２）および６段目ＳＲ（６）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第４のゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第１のゲートクロック信号ＧＣＫ１が第３クロックＣＫＣとして与えられ、第３のゲートクロック信号ＧＣＫ３が第４クロックＣＫＤとして与えられる。

３段目ＳＲ（３）および７段目ＳＲ（７）については、第３のゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられ、第４のゲートクロック信号ＧＣＫ４が第３クロックＣＫＣとして与えられ、第２のゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。

４段目ＳＲ（４）および８段目ＳＲ（８）については、第４のゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられ、第３のゲートクロック信号ＧＣＫ３が第３クロックＣＫＣとして与えられ、第１のゲートクロック信号ＧＣＫ１が第４クロックＣＫＤとして与えられる。

＜５．３ 双安定回路の構成＞
図１７は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図５に示した上記第１の実施形態における構成要素に加えて、６個の薄膜トランジスタＴ８〜Ｔ１３（第８〜第１３のスイッチング素子）と、第３クロックＣＫＣを受け取る入力端子４８と、第４クロックＣＫＤを受け取る入力端子４９とが設けられている。

薄膜トランジスタＴ８のゲート端子，薄膜トランジスタＴ９のソース端子，および薄膜トランジスタＴ１０のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ１」（第３ノード）という。薄膜トランジスタＴ１１のゲート端子，薄膜トランジスタＴ１２のソース端子，および薄膜トランジスタＴ１３のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ２」（第４ノード）という。

薄膜トランジスタＴ８については、ゲート端子はｎｅｔＢ１に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９については、ゲート端子およびドレイン端子は入力端子４８に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢ１に接続されている。薄膜トランジスタＴ１０については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢ１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ８は、ｎｅｔＢ１の電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ９は、第３クロックＣＫＣがハイレベルになっているときに、ｎｅｔＢ１の電位をハイレベルにする。薄膜トランジスタＴ１０は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢ１の電位をローレベルにする。

薄膜トランジスタＴ１１については、ゲート端子はｎｅｔＢ２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１２については、ゲート端子およびドレイン端子は入力端子４９に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢ２に接続されている。薄膜トランジスタＴ１３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢ２に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１１は、ｎｅｔＢ２の電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ１２は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢ２の電位をハイレベルにする。薄膜トランジスタＴ１３は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢ２の電位をローレベルにする。

＜５．４ シフトレジスタの動作＞
次に、図１７〜図１９を参照しつつ、本実施形態におけるシフトレジスタ４１３の各段（双安定回路）の動作について説明する。なお、図１８は順方向走査が行われる際のタイミングチャートであり、図１９は逆方向走査が行われる際のタイミングチャートである。シフトレジスタ４１３の全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。

＜５．４．１ 順方向走査の際の動作＞
順方向走査が行われる際の双安定回路の動作について説明する。図１８に示すように、液晶表示装置の動作中、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６には第２クロックＣＫＢが与えられ、入力端子４８には第３クロックＣＫＣが与えられ、入力端子４９には第４クロックＣＫＤが与えられる。このように、本実施形態においては、９０度ずつ位相がずれた４相のクロック信号が双安定回路に与えられる。

時点ｔ１以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子５１の電位）はローレベルとなっている。また、時点ｔ１以前の期間には、第３クロックＣＫＣに基づきｎｅｔＢ１の電位がハイレベルとローレベルとを交互に繰り返し、第４クロックＣＫＤに基づきｎｅｔＢ２の電位がローレベルとハイレベルとを交互に繰り返している。これにより、時点ｔ１以前の期間には、薄膜トランジスタＴ８および薄膜トランジスタＴ１１が所定期間毎にオン状態となる。

時点ｔ１になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、時点ｔ１〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタＴ１０，Ｔ１３のゲート端子がｎｅｔＡに接続されている。このため、ｎｅｔＡの電位がハイレベルになることによって、薄膜トランジスタＴ１０，Ｔ１３がオン状態となる。これにより、ｎｅｔＢ１およびｎｅｔＢ２の電位はローレベルとなるので、薄膜トランジスタＴ８，Ｔ１１はオフ状態となる。従って、時点ｔ１〜時点ｔ２の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。ところで、ｎｅｔＡの電位は時点ｔ１からハイレベルとなっているので薄膜トランジスタＴ１０，Ｔ１３はオン状態で維持されている。このため、時点ｔ２〜時点ｔ３の期間中、ｎｅｔＢ１の電位およびｎｅｔＢ２の電位はローレベルとなり、薄膜トランジスタＴ８，Ｔ１１はオフ状態となる。従って、時点ｔ２〜時点ｔ３の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ３になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、薄膜トランジスタＴ２はオン状態となるが、上記第１の実施形態と同様、薄膜トランジスタＴ２がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、時点ｔ２〜時点ｔ４の期間よりは低下するものの、ハイレベルの状態で維持される。このため、時点ｔ４以降の期間においても、薄膜トランジスタＴ１０，Ｔ１３はオン状態で維持される。これにより、ｎｅｔＢ１の電位およびｎｅｔＢ２の電位はローレベルとなるので、薄膜トランジスタＴ８，Ｔ１１はオフ状態となる。従って、時点ｔ４〜時点ｔ５の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ５以降の期間には、時点ｔ０以前の期間と同様にして、薄膜トランジスタＴ８および薄膜トランジスタＴ１１が所定期間毎にオン状態となる。

＜５．４．２ 逆方向走査の際の動作＞
逆方向走査が行われる際の双安定回路の動作について説明する。図１９に示すように、液晶表示装置の動作中、入力端子４５には第１クロックＣＫＡが与えられ、入力端子４６には第２クロックＣＫＢが与えられ、入力端子４８には第３クロックＣＫＣが与えられ、入力端子４９には第４クロックＣＫＤが与えられる。

時点ｔ１以前の期間には、順方向走査の際と同様、薄膜トランジスタＴ８および薄膜トランジスタＴ１１が所定期間毎にオン状態となる。時点ｔ１になると、入力端子４２に第２のセット信号ＳＥＴ２のパルスが与えられる。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、時点ｔ１〜時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、走査信号ＧＯＵＴはローレベルで維持される。なお、順方向走査の際と同様、時点ｔ１〜時点ｔ２の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。なお、順方向走査の際と同様、時点ｔ２〜時点ｔ３の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ３になると、入力端子４１に第１のセット信号ＳＥＴ１のパルスが与えられる。これにより、薄膜トランジスタＴ１はオン状態となるが、上記第１の実施形態と同様、薄膜トランジスタＴ１がオン状態となったことに起因してｎｅｔＡの電位が変動することはない。また、時点ｔ３には第１クロックＣＫＡの電位および第２クロックＣＫＢの電位は変化しないので、ｎｅｔＡおよび走査信号ＧＯＵＴについては、時点ｔ２〜時点ｔ３における電位が維持される。

時点ｔ４になると、第１クロックＣＫＡがハイレベルからローレベルに変化し、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位はローレベルとなる。ｎｅｔＡの電位については、時点ｔ２〜時点ｔ４の期間よりは低下するものの、ハイレベルの状態で維持される。このため、時点ｔ４以降の期間においても、薄膜トランジスタＴ１０，Ｔ１３はオン状態で維持される。これにより、ｎｅｔＢ１の電位およびｎｅｔＢ２の電位はローレベルとなるので、薄膜トランジスタＴ８，Ｔ１１はオフ状態となる。従って、時点ｔ４〜時点ｔ５の期間中に、「薄膜トランジスタＴ８または薄膜トランジスタＴ１１がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ５以降の期間には、順方向走査の際と同様、薄膜トランジスタＴ８および薄膜トランジスタＴ１１が所定期間毎にオン状態となる。

＜５．５ 効果＞
本実施形態によれば、順方向走査の際においても逆方向走査の際においても、時点ｔ１以前の期間および時点ｔ５以降の期間には、ｎｅｔＢ１の電位が第３クロックＣＫＣの電位の変化に応じて所定期間毎にハイレベルとなり、ｎｅｔＢ２の電位が第４クロックＣＫＤの電位の変化に応じて所定期間毎にハイレベルとなる（図１９および図２０参照）。ここで、第３クロックＣＫＣと第４クロックＣＫＤとは位相が１８０度ずれている。このため、時点ｔ１以前の期間および時点ｔ５以降の期間には、薄膜トランジスタＴ８または薄膜トランジスタＴ１１のいずれかがオン状態となっている。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、ｎｅｔＡの電位がローレベルに固定され、出力端子５１からの異常パルスの出力およびそのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が、上記第４の実施形態と比べてより効果的に抑制される。

＜５．６ 変形例＞
図１７に示した構成に加えて、第４クロックＣＫＤがハイレベルになっているときにｎｅｔＢ１の電位をローレベルにする薄膜トランジスタおよび第３クロックＣＫＣがハイレベルになっているときにｎｅｔＢ２の電位をローレベルにする薄膜トランジスタを備える構成にしても良い。これにより、第４クロックＣＫＤがハイレベルになっている期間にはｎｅｔＢ１の電位は確実にローレベルにされ、第３クロックＣＫＣがハイレベルになっている期間にはｎｅｔＢ２の電位は確実にローレベルにされる。その結果、薄膜トランジスタＴ８，Ｔ１１の閾値電圧のシフトが抑制される。

＜６．第６の実施形態＞
＜６．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、ゲートバスラインＧＬ１〜ＧＬ８の走査順序（走査方向）を制御するための信号として、上記第１の実施形態においては、第１〜第６の走査制御信号ＣＮＴ１〜ＣＮＴ６が表示制御回路２０からゲートドライバ４０に送られていたのに対し、本実施形態においては、第１〜第４の走査制御信号ＣＮＴ１〜ＣＮＴ４が表示制御回路２０からゲートドライバ４０に送られる。

＜６．２ シフトレジスタの構成＞
図２０は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１４の構成を示すブロック図である。図２０に示すように、このシフトレジスタ４１４は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ，ＣＫＢをそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、第１のセット信号ＳＥＴ１を受け取るための入力端子と、第２のセット信号ＳＥＴ２を受け取るための入力端子と、第１のリセット信号ＲＥＳＥＴ１を受け取るための入力端子と、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。なお、シフトレジスタ４１４の各段（双安定回路）の構成については、図５に示した上記第１の実施形態における構成と同様であるので、説明を省略する。

上記第１の実施形態においては、図１に示したように、１段目ＳＲ（１）に第２のリセット信号ＲＥＳＥＴ２として与えられる信号と２段目ＳＲ（２）に第２のリセット信号ＲＥＳＥＴ２として与えられる信号とは異なっていた。具体的には、第２のリセット信号ＲＥＳＥＴ２として、１段目ＳＲ（１）には第１の走査制御信号ＣＮＴ１が与えられ、２段目ＳＲ（２）には第２の走査制御信号ＣＮＴ２が与えられていた。これに対し、本実施形態においては、図２０に示すように、１段目ＳＲ（１）についても２段目ＳＲ（２）についても、第１の走査制御信号ＣＮＴ１が第２のリセット信号ＲＥＳＥＴ２として与えられる。

また、上記第１の実施形態においては、図１に示したように、７段目ＳＲ（７）に第１のリセット信号ＲＥＳＥＴ１として与えられる信号と８段目ＳＲ（８）に第１のリセット信号ＲＥＳＥＴ１として与えられる信号とは異なっていた。具体的には、第１のリセット信号ＲＥＳＥＴ１として、７段目ＳＲ（７）には第５の走査制御信号ＣＮＴ５が与えられ、８段目ＳＲ（８）には第６の走査制御信号ＣＮＴ６が与えられていた。これに対し、本実施形態においては、図２０に示すように、７段目ＳＲ（７）についても８段目ＳＲ（８）についても、第４の走査制御信号ＣＮＴ４が第１のリセット信号ＲＥＳＥＴ１として与えられる。

＜６．２ シフトレジスタの動作＞
次に、本実施形態におけるシフトレジスタ４１４全体の動作について説明する。なお、図２１は順方向走査が行われる際のタイミングチャートであり、図２２は逆方向走査が行われる際のタイミングチャートである。シフトレジスタの各段（双安定回路）の動作については、上記第１の実施形態と同様であるので、説明を省略する。

順方向走査が行われる際のシフトレジスタ４１４全体の動作について説明する。本実施形態では、時点ｔｆ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｆになると、図２１に示すように、第３の走査制御信号ＣＮＴ３のパルスが発生する。この第３の走査制御信号ＣＮＴ３は、第１のリセット信号ＲＥＳＥＴ１として６段目ＳＲ（６）に与えられる。これにより、６段目ＳＲ（６）のｎｅｔＡの電位はハイレベルからローレベルに変化する。時点ｔｇには、いずれの段に与えられる第１のリセット信号ＲＥＳＥＴ１についてもパルスは生じない。このため、いずれの段についても、時点ｔｇのタイミングでｎｅｔＡの電位がハイレベルからローレベルに変化することはない。時点ｔｈになると、図２１に示すように、第４の走査制御信号ＣＮＴ４のパルスが発生する。この第４の走査制御信号ＣＮＴ４は、第１のリセット信号ＲＥＳＥＴ１として７段目ＳＲ（７）および８段目ＳＲ（８）に与えられる。これにより、７段目ＳＲ（７）および８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

逆方向走査が行われる際のシフトレジスタ４１４全体の動作について説明する。本実施形態では、時点ｔｆ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｆになると、図２２に示すように、第２の走査制御信号ＣＮＴ２のパルスが発生する。この第２の走査制御信号ＣＮＴ２は、第２のリセット信号ＲＥＳＥＴ２として３段目ＳＲ（３）に与えられる。これにより、３段目ＳＲ（３）のｎｅｔＡの電位はハイレベルからローレベルに変化する。時点ｔｇには、いずれの段に与えられる第２のリセット信号ＲＥＳＥＴ２についてもパルスは生じない。このため、いずれの段についても、時点ｔｇのタイミングでｎｅｔＡの電位がハイレベルからローレベルに変化することはない。時点ｔｈになると、図２２に示すように、第１の走査制御信号ＣＮＴ１のパルスが発生する。この第１の走査制御信号ＣＮＴ１は、第２のリセット信号ＲＥＳＥＴ２として２段目ＳＲ（２）および１段目ＳＲ（１）に与えられる。これにより、２段目ＳＲ（２）および１段目ＳＲ（１）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

ところで、順方向走査の際、時点ｔｈのタイミングで第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化すると、７段目ＳＲ（７）のｎｅｔＡの電位が上述したブートストラップによって上昇することが懸念される。そこで、時点ｔｈ〜時点ｔｉの期間には、第３のゲートクロック信号ＧＣＫ３がハイレベルとならないようにすることが好ましい（図２１で符号８１の矢印で示す部分を参照）。同様に、逆方向走査の際には、時点ｔｈ〜時点ｔｉの期間に第２のゲートクロック信号ＧＣＫ２がハイレベルとならないようにすることが好ましい（図２２で符号８２の矢印で示す部分を参照）。

＜６．３ 効果＞
本実施形態によれば、上記第１の実施形態と比較して少ない数の制御信号によってゲートバスラインＧＬ１〜ＧＬ８の走査順序が制御される。このため、上記第１の実施形態と比較して、信号配線が削減され、また、表示制御回路２０で生成されるべき信号が削減される。これにより、回路面積の低減，消費電流の低減，コストの低減などの効果がより高められる。

＜７．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。ゲートバスラインの走査順序の切り替え可能なシフトレジスタを備えた構成であれば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

１０…表示部
２０…表示制御回路
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
４１〜４９…（双安定回路の）入力端子
５１…（双安定回路の）出力端子
４１０〜４１４…シフトレジスタ
ＳＲ（１）〜ＳＲ（ｎ）…双安定回路
ＴＳ，Ｔ１〜Ｔ１４…薄膜トランジスタ
Ｃ１…キャパシタ
ＧＬ１〜ＧＬｎ…ゲートバスライン
ＳＬ１〜ＳＬｍ…ソースバスライン
ＣＮＴ１〜ＣＮＴ６…第１〜第６の走査制御信号
ＧＣＫ１〜ＧＣＫ４…第１〜第４のゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＳＥＴ１…第１のセット信号
ＳＥＴ２…第２のセット信号
ＲＥＳＥＴ１…第１のリセット信号
ＲＥＳＥＴ２…第２のリセット信号

Claims (26)

1. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第１のクロック信号および第２のクロック信号として与えられる２相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第１のクロック信号および前記第２のクロック信号として与えられる２相のクロック信号とを含む少なくとも４相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
   各双安定回路は、
   前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
   第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
   当該各双安定回路の前段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１の第１ノード充電部と、
   当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部と、
   当該各双安定回路の３段後の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１の第１ノード放電部と、
   当該各双安定回路の３段前の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第２の第１ノード放電部と
   を有することを特徴とする、シフトレジスタ。
2. 前記第１のクロック信号と前記第２のクロック信号とは互いに位相が１８０度ずらされていることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記奇数段目の双安定回路に与えられる２相のクロック信号と前記偶数段目の双安定回路に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされていることを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記第１のクロック信号がハイレベルからローレベルに変化するタイミングと前記第２のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第１のクロック信号がローレベルからハイレベルに変化するタイミングと前記第２のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする、請求項１に記載のシフトレジスタ。
5. 前記４相のクロック信号のオンデューティはそれぞれ５０％とされていることを特徴とする、請求項１に記載のシフトレジスタ。
6. 各双安定回路において、
   前記第１の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
   前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第２のスイッチング素子を含み、
   前記第１の第１ノード放電部は、第１電極に当該各双安定回路の３段後の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子を含み、
   前記第２の第１ノード放電部は、第１電極に当該各双安定回路の３段前の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第４のスイッチング素子を含むことを特徴とする、請求項１に記載のシフトレジスタ。
7. 各双安定回路は、
   前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子と、
   前記第５のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
   を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
8. 前記第２ノード制御部は、
   第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第６のスイッチング素子と、
   前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第７のスイッチング素子とからなることを特徴とする、請求項７に記載のシフトレジスタ。
9. 前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる２相のクロック信号をそれぞれ第３のクロック信号および第４のクロック信号として受け取り、
   前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる２相のクロック信号をそれぞれ前記第３のクロック信号および前記第４のクロック信号として受け取り、
   各双安定回路は、
   前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第８のスイッチング素子と、
   前記第８のスイッチング素子の第１電極に接続された第３ノードの電位を前記第３のクロック信号と前記第１ノードの電位とに基づいて制御する第３ノード制御部と、
   前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１１のスイッチング素子と、
   前記第１１のスイッチング素子の第１電極に接続された第４ノードの電位を前記第４のクロック信号と前記第１ノードの電位とに基づいて制御する第４ノード制御部と
   を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
10. 前記第３ノード制御部は、
    第１電極および第２電極に前記第３のクロック信号が与えられ、前記第３ノードに第３電極が接続された第９のスイッチング素子と、
    前記第１ノードに第１電極が接続され、前記第３ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子とからなり、
    前記第４ノード制御部は、
    第１電極および第２電極に前記第４のクロック信号が与えられ、前記第４ノードに第３電極が接続された第１２のスイッチング素子と、
    前記第１ノードに第１電極が接続され、前記第４ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１３のスイッチング素子とからなることを特徴とする、請求項９に記載のシフトレジスタ。
11. 前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路に含まれる前記第１ノードをそれぞれ前記第２の第１ノード放電部によって放電させるための３つの初段側制御信号が外部から与えられ、
    前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路に含まれる前記第１ノードをそれぞれ前記第１の第１ノード放電部によって放電させるための３つの最終段側制御信号が外部から与えられることを特徴とする、請求項１に記載のシフトレジスタ。
12. 前記３つの初段側制御信号のうち２つの初段側制御信号が１つの信号によって実現され、
    前記３つの最終段側制御信号のうち２つの最終段側制御信号が１つの信号によって実現されていることを特徴とする、請求項１１に記載のシフトレジスタ。
13. 前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路のそれぞれにおいて、前記第２の第１ノード充電部によって前記第１ノードが充電された後、前記第２の第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止され、
    前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のそれぞれにおいて、前記第１の第１ノード充電部によって前記第１ノードが充電された後、前記第１の第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする、請求項１２に記載のシフトレジスタ。
14. 前記複数の双安定回路のうちの初段，２段目，および３段目の双安定回路のいずれかは、第１電極に前記初段側制御信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１５のスイッチング素子を含み、
    前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のいずれかは、第１電極に前記最終段側制御信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１６のスイッチング素子を含むことを特徴とする、請求項１１に記載のシフトレジスタ。
15. 各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１４のスイッチング素子を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
16. 各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項１に記載のシフトレジスタ。
17. 各双安定回路は、当該各双安定回路の２段後または３段後の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１７のスイッチング素子と、当該各双安定回路の２段前または３段前の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１８のスイッチング素子とを更に有することを特徴とする、請求項１に記載のシフトレジスタ。
18. アモルファスシリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
19. 微結晶シリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
20. 多結晶シリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
21. 酸化物半導体を用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
22. 前記酸化物半導体は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする、請求項２１に記載のシフトレジスタ。
23. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    請求項１に記載のシフトレジスタを備え、
    前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
    各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
24. 前記表示部を含み、請求項２３に記載の走査信号線駆動回路を備えたことを特徴とする、表示装置。
25. 前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする、請求項２４に記載の表示装置。
26. 前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする、請求項２４に記載の表示装置。

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