CN105469763B - 栅极驱动单元、栅极驱动电路及显示装置 - Google Patents

栅极驱动单元、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种栅极驱动单元、栅极驱动电路及显示装置，所述栅极驱动单元中，通过设置控制模块，用于在输出模块输出栅极选通信号之前以及输出栅极选通信号期间将第二控制节点的电位下拉至低电平，由此可将低电平维持模块的第二下拉控制端在输出模块输出栅极选通信号之前以及输出栅极选通信号期间下拉至低电平，使得低电平维持模块处于截止状态。通过上述方式，本发明能够减小低电平维持模块的漏电，从而有利于减小栅极信号输出的延迟，提高工作频率。

Description

栅极驱动单元、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种栅极驱动单元、栅极驱动电路及显示装置。
背景技术
平板显示器(FPD，Flat-Panel-Display)具有图像清晰度高、画面无闪烁、节能环保、轻薄等优点，为目前主流的显示器。近年来，平板显示器正向高帧频、高分辨率、更窄边框的方向发展。
在平板显示器的驱动方式中，例如对于平板液晶显示器，传统的驱动方式是采用集成电路(IC)的方式，将外围驱动电路通过COG(Chip On Glass，芯片绑定在玻璃基板上)等封装工艺连接到液晶面板上，这种方式不仅不利于显示器的轻薄化，且成本较高，外围驱动电路的引脚数量较多时还会影响显示器的机械和电学可靠性，尤其是对于高分辨率显示器，这种缺陷更加明显。集成显示驱动电路的出现很好地解决了上述问题。集成显示驱动电路是指将显示器的栅极驱动电路和数据驱动电路等外围驱动电路以薄膜晶体管(TFT，ThinFilm Transistor)的形式和像素薄膜晶体管一起制作于液晶面板上。与传统的COG驱动方式相比，能够减少驱动芯片的数量及其压封程序，有利于降低成本，且能够使得显示器外围更加纤薄，模组更紧凑，有利于提高显示器的机械和电学的可靠性。
集成栅极驱动电路(Gate Driver on Array，GOA)得到了非常广泛的研究，但是随着显示器向着高帧频、高分辨率、更窄边框的方向发展，对集成栅极驱动电路的工作频率、电路占用面积也提出了更高的要求。在集成栅极驱动电路中，通常需要低电平维持晶体管来对栅极驱动电路的输出信号的低电平进行维持。然而在栅极驱动电路的驱动阶段，现有的电路设计中的低电平维持晶体管的控制极电位无法完全下拉至低电平，导致了漏电的存在。而低电平维持晶体管的漏电，增大了栅极驱动电路的输出脉冲的上升、下降延迟，从而限制了电路的工作频率的提高。
发明内容
本发明主要解决的技术问题是提供一种栅极驱动单元、栅极驱动电路及显示装置，能够在保证低电平维持晶体管的控制极电位完全下拉至低电平，提高工作频率的同时，又抑制低电平维持模块中晶体管的阈值电压漂移，增强电路的可靠性。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种用于驱动液晶面板的栅极驱动单元，包括输入模块、输出模块、控制模块、第一低电平维持模块以及第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第三晶体管的第二极连接至低电平节点，所述第一控制信号为第二脉冲信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十一晶体管和第十二晶体管，所述控制模块还包括第九晶体管和第十晶体管；
所述第九晶体管的栅极连接至所述第四晶体管的栅极，所述第九晶体管的第一极用于输入第三时钟信号，所述第九晶体管的第二极与所述第十晶体管的第一极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接，所述第十晶体管的栅极和所述第八晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第二极连接至所述低电平节点，所述第十一晶体管的第一极与所述第二晶体管的第二极连接，所述第十一晶体管的第二极和所述第十二晶体管的第二极连接至所述低电平节点，所述第十二晶体管的第一极连接至所述第一控制节点；
所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号，所述第三时钟信号和所述第四时钟信号为两相低频时钟信号。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种用于驱动液晶面板的栅极驱动单元，包括输入模块、输出模块、控制模块、第一低电平维持模块以及第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第一控制信号为第二时钟信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端，所述第一时钟信号的高电平和所述第二时钟信号的高电平重叠1/4个时钟周期；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十一晶体管和第十二晶体管，所述控制模块还包括第九晶体管和第十晶体管；
所述第九晶体管的栅极连接至所述第四晶体管的栅极，所述第九晶体管的第一极用于输入第三时钟信号，所述第九晶体管的第二极与所述第十晶体管的第一极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接，所述第十晶体管的栅极和所述第八晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第二极连接至所述低电平节点，所述第十一晶体管的第一极与所述第二晶体管的第二极连接，所述第十一晶体管的第二极和所述第十二晶体管的第二极连接至所述低电平节点，所述第十二晶体管的第一极连接至所述第一控制节点；
所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号，所述第三时钟信号和所述第四时钟信号为两相低频时钟信号。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种用于驱动液晶面板的栅极驱动单元，包括输入模块、输出模块、控制模块、第一低电平维持模块以及第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第三晶体管的第二极连接至低电平节点，所述第一控制信号为第二脉冲信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十八晶体管和第十九晶体管；
其中当前级栅极驱动单元的所述第十八晶体管的栅极和所述第十九晶体管的栅极连接至前一级栅极驱动单元的第二控制节点，当前级栅极驱动单元的所述第十八晶体管的第一极连接至当前级栅极驱动单元的第一控制节点，当前级栅极驱动单元的所述第十八晶体管的第二极连接至当前级栅极驱动单元的低电平节点，当前级栅极驱动单元的所述第十九晶体管的第一极连接至当前级栅极驱动单元的第二晶体管的第二极，当前级栅极驱动单元的所述第十九晶体管的第二极连接至当前级栅极驱动单元的低电平节点；
当前级栅极驱动单元的所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种用于驱动液晶面板的栅极驱动单元，包括输入模块、输出模块、控制模块、第一低电平维持模块以及第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第一控制信号为第二时钟信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端，所述第一时钟信号的高电平和所述第二时钟信号的高电平重叠1/4个时钟周期；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十八晶体管和第十九晶体管；
其中当前级栅极驱动单元的所述第十八晶体管的栅极和所述第十九晶体管的栅极连接至前一级栅极驱动单元的第二控制节点，当前级栅极驱动单元的所述第十八晶体管的第一极连接至当前级栅极驱动单元的第一控制节点，当前级栅极驱动单元的所述第十八晶体管的第二极连接至当前级栅极驱动单元的低电平节点，当前级栅极驱动单元的所述第十九晶体管的第一极连接至当前级栅极驱动单元的第二晶体管的第二极，当前级栅极驱动单元的所述第十九晶体管的第二极连接至当前级栅极驱动单元的低电平节点；
当前级栅极驱动单元的所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种用于驱动液晶面板的栅极驱动电路，包括M个级联的栅极驱动单元，其中M为大于1的整数，所述栅极驱动单元为上述任一项所述的栅极驱动单元，其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1<N≤M，或第N级栅极驱动单元的脉冲信号输入端连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2<N≤M。
为解决上述技术问题，本发明采用的又一个技术方案是：提供一种显示装置，包括多条扫描线和为所述扫描线提供栅极信号的栅极驱动电路，其中所述栅极驱动电路为上述任一项所述的栅极驱动电路。
本发明的有益效果是：区别于现有技术的情况，本发明在低电平维持模块提供两套维持单元，在低频时钟ECK/EXCK的控制下交替工作，不仅可以将低电平维持模块的第三下拉控制端在输出模块输出栅极选通信号之前以及输出栅极选通信号期间下拉至低电平，还可以抑制低电平维持模块中晶体管的阈值电压漂移，提高电路的工作寿命，还因公用一个维持控制单元，可以节省电路面积。
附图说明
图1是本发明栅极驱动单元一实施方式的结构示意图；
图2是本发明栅极驱动单元一实施方式的具体电路结构示意图；
图3是图2所示的栅极驱动单元一实施方式的工作时序图；
图4是图2所示的栅极驱动单元另一实施方式的工作时序图；
图5是本发明栅极驱动单元另一实施方式的具体电路结构示意图；
图6是本发明栅极驱动单元又一实施方式的具体电路结构示意图；
图7是图6所示的栅极驱动单元一实施方式的工作时序图；
图8是图6所示的栅极驱动单元另一实施方式的工作时序图；
图9是本发明栅极驱动单元又一实施方式的具体电路结构示意图；
图10是本发明栅极驱动单元又一实施方式的具体电路结构示意图；
图11是本发明栅极驱动单元又一实施方式的具体电路结构示意图；
图12是图11所示的栅极驱动单元一实施方式的工作时序图；
图13是图11所示的栅极驱动单元另一实施方式的工作时序图；
图14是本发明栅极驱动单元又一实施方式的具体电路结构示意图；
图15是图14所示的栅极驱动单元一实施方式的工作时序图；
图16是本发明栅极驱动电路一实施方式的结构示意图；
图17是本发明栅极驱动电路另一实施方式的结构示意图；
图18是本发明栅极驱动电路又一实施方式的结构示意图；
图19是本发明栅极驱动电路一实施方式的工作时序图；
图20是本发明显示装置一实施方式的结构示意图；
图21是本发明的低电平维持模块的第三下拉控制端的信号波形和传统的栅极驱动单元中的低电平维持模块的控制端的信号波形示意图。
具体实施方式
下面将结合附图和实施方式对本发明进行详细描述。
参阅图1，本发明用于驱动液晶面板的栅极驱动单元一实施方式中，一个栅极驱动单元用于对液晶面板的一条扫描线输出扫描驱动信号，包括输入模块11、输出模块12、控制模块13以及第一低电平维持模块14。
其中，输入模块11包括用于输入第一脉冲信号Vi的脉冲信号输入端、用于输入第一控制信号Vc的第一下拉控制端和耦合至第一控制节点Q1的控制信号输出端。输入模块用于根据第一脉冲信号Vi和第一控制信号Vc控制第一控制节点Q1的电位。
输出模块12包括耦合至第一控制节点Q1的驱动控制端、用于输入第一时钟信号CKA的时钟信号输入端以及栅极信号输出端。其中栅极信号输出端用于与液晶面板的扫描线连接。输出模块12在第一控制节点Q1的电位的控制下，通过栅极信号输出端输出栅极信号Vo，其中栅极信号Vo包括栅极选通信号和栅极截止信号。栅极选通信号是指使与扫描线连接的像素薄膜晶体管导通的高电平扫描信号，栅极截止信号是指使与扫描线连接的像素薄膜晶体管截止的低电平扫描信号。
控制模块13包括用于输入第一时钟信号CKA的时钟信号输入端、用于输入第一输入信号Vii的第一输入信号端、耦合至第二控制节点Q2的第二下拉控制端、耦合至第一控制节点Q1的第一控制端以及耦合至低电平节点Q3的第一下拉端。其中，控制模块13至少用于在输出模块12输出栅极选通信号之前以及输出栅极选通信号期间在第一控制节点Q1的高电平控制下，将第二控制节点Q2的电位下拉至低电平。
进一步地，控制模块13还用于在输出模块12输出栅极选通信号之后在第一控制节点Q1的低电平控制下将第二控制节点的电位上拉至高电平。
第一低电平维持模块14包括耦合至第二控制节点Q2的第三下拉控制端、耦合至第一控制节点Q1的第一端、耦合至输出模块12的栅极驱动信号输出端的第二端以及耦合至低电平节点Q3的第三端。第一低电平维持模块14在第二控制节点Q2的低电平控制下至少在输出模块12输出栅极选通信号之前以及栅极选通信号期间处于截止状态。
进一步地，第一低电平维持模块14还用于在输出模块12输出栅极选通信号之后在第二控制节点Q2的高电平控制下处于导通状态，以将输出模块12的栅极信号输出端的电位下拉至低电平。
本实施方式中，第一低电平维持模块14的导通和截止由第三下拉控制端的电位决定，第三下拉控制端的电位为高电平时第一低电平维持模块14导通，以使得输出模块12的栅极信号输出端耦合至低电平节点Q3，进而使得输出模块12的栅极信号输出端维持低电平状态；当第三下拉控制端的电位为低电平时第一低电平维持模块14截止。通过设置控制模块13控制第二控制节点Q2的电位以控制第一低电平维持模块14的第三下拉控制端的电位，在输出模块12输出栅极选通信号之前以及输出栅极选通信号期间将第二控制节点Q2的电位下拉至低电平，由此可将第一低电平维持模块14的第三下拉控制端在输出模块12输出栅极选通信号之前以及输出栅极选通信号期间下拉至低电平，使得第一低电平维持模块14处于截止状态，从而可减小第一低电平维持模块14的漏电，避免了第一低电平维持模块14因漏电导通而将输出模块12的栅极信号输出端的电位拉低，从而有利于减小输出模块12输出栅极选通信号的输出延迟，提高电路的工作效率。此外，通过使控制模块13在输出模块12输出栅极选通信号之后控制第二控制节点Q2的电位上拉至高电平，从而导通第一低电平维持模块14，从而将输出模块12的栅极信号输出端的电位下拉至低电平，由此维持输出模块12的输出端的电位为低电平，从而可避免与栅极信号输出端连接的像素薄膜晶体管导通，防止信号写入错误。
下面将结合具体的电路结构对本发明实施方式的栅极驱动单元进行说明。
实施例一：
参阅图2，在本发明栅极驱动单元的一具体实施方式中，输入模块11包括第一晶体管T1和第三晶体管T3。其中，第一晶体管T1的栅极和第一极短接作为输入模块11的脉冲信号输入端，用于输入第一脉冲信号Vi，第一晶体管T1的第二极和第三晶体管T3的第一极连接至第一控制节点Q1，第三晶体管T3的第二极连接至低电平节点Q3，第三晶体管T3的栅极作为输入模块11的第一下拉控制端，用于输入第一控制信号Vc。
输出模块12包括第二晶体管T2，进一步还包括第一电容C1。其中，第二晶体管T2的栅极作为输出模块12的驱动控制端，连接至第一控制节点Q1。第二晶体管T2的第一极作为输出模块12的时钟信号输入端，用于输入第一时钟信号CKA。第二晶体管T2的第二极为输出模块12的栅极信号输出端。第一电容C1的两端分别连接至第一控制节点Q1和第二晶体管T2的第二极。
控制模块13包括第四晶体管T4、第五晶体管T5、第八晶体管T8以及第二电容C2。其中，第四晶体管T4的栅极与第八晶体管T8的第一极以及第二电容C2的一端相连。第二电容C2的另一端作为控制模块13的时钟信号输入端，用于输入第一时钟信号CKA。第四晶体管T4的第一极作为控制模块13的第一输入信号端用于输入第一输入信号。第四晶体管T4的第二极和第五晶体管T5的第二极相连，并作为控制模块13的第二下拉控制端连接至第二控制节点Q2。第五晶体管T5的栅极和第八晶体管T8的栅极相连，并作为控制模块13的第一控制端连接至第一控制节点Q1。第五晶体管T5的第二极和第八晶体管T8的第二极相连，并作为控制模块13的第一下拉端连接至低电平节点Q3。
第一低电平维持模块14包括第六晶体管T6和第七晶体管T7。其中，第六晶体管T6的栅极和第七晶体管T7的栅极相连，并作为第一低电平维持模块14的第三下拉控制端连接至第二控制节点Q2。第六晶体管T6的第一极作为第一低电平维持模块14的第一端连接至第一控制节点Q1。第七晶体管T7的第一极作为第一低电平维持模块14的第二端连接至第二晶体管T2的第二极。第六晶体管T6的第二极和第七晶体管T7的第二极相连，并作为第一低电平维持模块14的第三端连接至低电平节点Q3。
本实施方式中，第一脉冲信号Vi为前二级栅极驱动单元所输出的栅极信号，例如当前级栅极驱动单元为第3级栅极驱动单元，则当前级的第一脉冲信号Vi为第1级栅极驱动单元所输出的的栅极信号。当然，在其他方式中，第一脉冲信号Vi也可以是前一级栅极驱动单元所输出的栅极信号，或者也可以使用单独的信号源输入所需的第一脉冲信号Vi。第一时钟信号CKA为高频时钟信号，其高电平电压大小为VH1，低电平电压大小为VL1。第一控制信号Vc为脉冲信号。高电压源VDD连接第四晶体管T4的第一极以提供第一输入信号，即第一输入信号为高电平信号，其电压大小为VH2。低电压源VSS连接低电平节点Q3以提供低电平信号，其电压大小为VL。其中，VH1≥VH2，VL≥VL1。
结合图3，图3是图2所示栅极驱动单元一实施方式的工作时序图。本实施方式中，栅极驱动单元的工作过程可以分为两个阶段：驱动阶段(t1～t4时刻)和低电平维持阶段(t5时刻以后)。液晶面板为逐行扫描方式，因此，在一个画面帧里，栅极驱动单元仅在扫描时刻对其连接的扫描线输出一个高电平扫描信号，在高电平扫描信号输出后其他时间内栅极驱动单元的输出端需要维持在低电平状态，以避免导通与其连接的扫描线所连接的像素薄膜晶体管，防止信号写入错误。
具体地，在t1时刻，第一控制信号Vc为低电平，使得第三晶体管T3关断。第一时钟信号CKA的电位为低电平VL1，第一脉冲信号Vi的电位为高电平VH1，此时第一晶体管T1导通，第一脉冲信号Vi通过第一晶体管T1对第一控制节点Q1充电，使得第一控制节点Q1的电位VQ1充电至VH1-VTH1，其中VTH1为第一晶体管T1的阈值电压，由此使得第二晶体管T2的栅极电位为高电平VH1-VTH1，从而第二晶体管T2导通。第二晶体管T2的导通，使得第二晶体管T2的第二极输出的栅极信号Vo被下拉至第一时钟信号CKA的低电平VL1。与此同时，由于第一控制节点Q1的电位VQ1为高电平VH1-VTH1，使得第五晶体管T5和第八晶体管T8导通，进而使得第四晶体管T4的栅极电位被下拉至低电平VL，因此第四晶体管T4被完全关断，由此通过导通的第五晶体管T5，可以将第二控制节点Q2的电位VQ2完全下拉至低电平VL，使得第六晶体管T6和第七晶体管T7被关断，由此使得第一低电平维持模块14处于截止状态。
在t2时刻，第一控制信号Vc仍为低电平。第一脉冲信号Vi的电位下降为低电平VL1，使得第一晶体管T1断开。此时，第一控制节点Q1的电位VQ1仍然保持高电平，使得第二晶体管T2保持导通状态，而第一时钟信号CKA的电位由低电平VL1上升为高电平VH1，通过导通的第二晶体管T2对栅极信号输出端进行充电，使得栅极信号输出端的电位快速上升。由于第一晶体管T1、第三晶体管T3以及第六晶体管T6处于关断状态，导致第一控制节点Q1(即第二晶体管T2的栅极)处于浮空状态。因此，在电容自举效应的作用下，随着栅极信号输出端电压的升高，第一控制节点Q1的电压被抬高至比VH1-VTH1更高的电压，从而栅极信号输出端可以快速充电到高电平VH1，以输出高电平的栅极信号Vo。
在t3时刻，第一时钟信号CKA由高电平VH1下降为低电平VL1，而由于第一控制节点Q1的电位VQ1仍然为高电平，使得第二晶体管T2保持导通状态，因此栅极信号输出端通过导通的第二晶体管T2进行放电，使得栅极信号输出端输出的栅极信号Vo的电位可以快速下降至低电平VL1。而由于电容自举效应，第一控制节点Q1的电位VQ1下降为VH1-VTH1。
在t4时刻，第一控制信号Vc从低电平上升为高电平，第三晶体管T3导通，从而将第一控制节点Q1的电位VQ1下拉至低电平VL，使得第五晶体管T5和第八晶体管T8关断。由于第一时钟信号CKA仍为低电平VL1，因此第四晶体管T4仍为关断状态，使得第二控制节点Q2的电位VQ2保持为低电平VL。
在t5时刻，第一时钟信号CKA由低电平VL1上升为高电平VH1，通过第二电容C2耦合高电压至第四晶体管T4的栅极，使得第四晶体管T4导通。高电压源VDD通过导通的第四晶体管T4对第二控制节点Q2充电，使得第二控制节点Q2的电位VQ2上升至VH2-VTH4，其中VTH4为第四晶体管T4的阈值电压，此时第六晶体管T6和第七晶体管T7导通。通过导通的第六晶体管T6，使得第一控制节点Q1的电位VQ1被下拉至低电平VL。通过导通的第七晶体管T7，使得第二晶体管T2的第二极的电位被下拉至低电平VL，即栅极信号输出端输出的栅极信号Vo被下拉至低电平VL。
在本实施方式中，在驱动阶段的t1～t3时刻期间，由于第四晶体管T4被完全关断，使得第二控制节点Q2的电位VQ2可以通过导通的第五晶体管T5被下拉至低电平VL，由此抑制了第六晶体管T6和第七晶体管T7的漏电，从而有利于减小栅极信号输出端输出的上升延迟时间，有利于提高电路的工作速度。
此外，在栅极信号输出端输出高电平扫描信号后，其所连接的扫描线处于非选通状态，栅极驱动单元的栅极信号输出端需要保持在低电平VL，以防止与对应扫描线连接的像素薄膜晶体管被导通而导致信号写入错误。理论上，第一控制节点Q1(即第二晶体管T2的栅极)的电位VQ1和栅极信号输出端(即第二晶体管T2的第二极)的电位Vo应当保持为低电平，但由于第二晶体管T2的源极和漏极之间存在寄生电容CGD2，当第一时钟信号CKA由低电平跳变为高电平时，会在第一控制节点Q1处产生耦合电压ΔVQ1。ΔVQ1可能导致第一时钟信号CKA对栅极信号输出端错误充电，使得栅极信号输出端输出的栅极信号Vo无法保持在低电平。通过本实施方式，在t5时刻之后，由于第五晶体管T5和第八晶体管T8处于关断状态，第四晶体管T4随着第一时钟信号CKA的高电平脉冲周期性导通，而第二控制节点Q2的电位VQ2始终保持为高电平，从而第六晶体管T6和第七晶体管T7保持导通状态，由此可维持栅极信号输出端输出的栅极信号Vo为低电平扫描信号。
参阅图4，图4是图2所示的栅极驱动单元另一实施方式的工作时序图。在图3所示的实施方式中，第一脉冲信号Vi的高电平和第一时钟信号CKA的低电平同时到来。与图3所示的实施方式主要不同的是，在图4所示的工作时序图中，第一脉冲信号Vi的高电平和第一时钟信号CKA的高电平重叠1/4个时钟周期。
如图4所示，在t2～t3时刻期间，虽然第一脉冲信号Vi仍然有部分时间为高电平VH1，但由于第一控制节点Q1的电位VQ1被快速抬升至比VH1-VTH1更高的电位，因此第一晶体管T1仍然保持在断开的状态，不会对第一控制节点Q1的自举过程。栅极驱动单元在其他时刻的工作过程与图3所示的对应时刻的过程相类似，在此不进行一一赘述。
实施例二：
参阅图5，图5是本发明栅极驱动单元另一实施方式的具体电路结构示意图。与图2所示的实施方式主要不同在于，本实施方式中，控制模块13还包括第十五晶体管T15。其中，第十五晶体管T15的栅极连接至第一晶体管T1的栅极，第十五晶体管T15的第一极连接至第二控制节点Q2，第十五晶体管T15的第二极连接至低电平节点Q3。
第十五晶体管T15的栅极由第一脉冲信号Vi控制。通过增加第十五晶体管T15，在t1时刻，在第一脉冲信号Vi的高电平控制信号第十五晶体管T15导通，由此可以将第二控制节点Q2的电位VQ2快速地下拉至低电平VL，进一步抑制在t1时刻第七晶体管T7可能存在的漏电，有利于进一步减小第二晶体管T2的输出信号的上升延迟时间，提高电路的工作速度。
其中，本实施方式的栅极驱动单元的工作时序图与图2所示的栅极驱动单元的工作时序图相同，具体的工作过程可参考图3或图4所示的工作方式进行，在此不进行一一赘述。
实施例三：
参阅图6，图6是本发明栅极驱动单元又一实施方式的具体电路结构示意图。本实施方式中，与图2所示实施方式的主要不同在于，控制模块13还包括第九晶体管T9和第十晶体管T10。栅极驱动单元还包括第二低电平维持模块15，其中第二低电平维持模块15包括第十一晶体管T11和第十二晶体管T12。
其中，第九晶体管T9的栅极连接至第四晶体管T4的栅极，第九晶体管T9的第一极用于输入第三时钟信号EXCK，第九晶体管T9的第二极与第十晶体管T10的第一极、第十一晶体管T11的栅极以及第十二晶体管T12的栅极均连接至第四控制节点Q4。第十晶体管T10的栅极和第八晶体管T8的栅极连接至第一控制节点Q1，第十晶体管T10的第二极连接至低电平节点Q3。第十一晶体管T11的第一极与第二晶体管T2的第二极连接，即连接至栅极信号输出端。第十一晶体管T11的第二极和第十二晶体管T12的第二极连接至低电平节点Q3。第十二晶体管T12的第一极连接至第一控制节点Q1。
此外，本实施方式中，第四晶体管T4输入的第一输入信号为第四时钟信号ECK。其中，第三时钟信号EXCK和第四时钟信号ECK为两相低频时钟信号。
在图2和图5所示的实施方式中，第一低电平维持模块14中的第六晶体管T6和第七晶体管T7处于近似的直流应力偏置之下，在长时间工作之后可能会发生严重的阈值电压漂移。当阈值电压漂移量超过一定程度时，将会导致电路失效。通过本实施方式的栅极驱动单元，可以减小晶体管的阈值电压漂移，增强电路的可靠性。
具体地，结合图6和图7，图7是图6所示的栅极驱动单元一实施方式的工作时序图。其中，第三时钟信号EXCK为低电平，电压大小为VL，第四时钟信号ECK为高电平，电压大小为VH2。第一脉冲信号Vi的高电平和第一时钟信号CKA的低电平同时到达。
本实施方式的栅极驱动单元根据图7所示的工作时序图进行工作的过程，与图2所示的栅极驱动单元根据图3所示的工作时序图进行工作的过程主要不同在于，在t5时刻，第一时钟信号CKA由低电平VL1上升为高电平VH1，通过第二电容C2耦合高电压至第四晶体管T4的栅极，使得第四晶体管T4导通。由于第四时钟信号ECK为高电平信号，因此第四时钟信号ECK通过导通的第四晶体管T4对第二控制节点Q2充电，使得第二控制节点Q2的电位VQ2上升至VH2-VTH4，此时第六晶体管T6和第七晶体管T7导通。通过导通的第六晶体管T6，使得第一控制节点Q1的电位VQ1被下拉至低电平VL。通过导通的第七晶体管T7，使得第二晶体管T2的第二极的电位被下拉至低电平VL，即栅极信号输出端输出的栅极信号Vo被下拉至低电平VL。
在t5时刻之后，由于第五晶体管T5和第八晶体管T8处于关断状态，第四晶体管T4在第一时钟信号CKA的高电平控制下周期性导通，而第二控制节点Q2的电位VQ2始终保持为高电平，从而第六晶体管T6和第七晶体管T7保持导通状态，由此可维持栅极信号输出端输出的栅极信号Vo为低电平扫描信号。控制模块13和第一低电平维持模块14在其他时刻的工作过程可参考上述实施方式进行，对此不做一一赘述。
其中，在t1～t3时刻，由于第二控制节点Q2的电位VQ2保持在低电平，因此第九晶体管T9处于断开状态。在t4时刻之后，即第二晶体管T2输出高电平的栅极信号Vo之后，第一控制节点Q1的电位VQ1被拉低至低电平，第五晶体管T5、第八晶体管T8和第十晶体管T10被关断，第四晶体管T4和第九晶体管T9在第一时钟信号CKA的高电平控制下周期性导通，使得第二控制节点Q2被充电至高电平，使得第一低电平维持模块14中的第六晶体管T6和第七晶体管T7处于导通状态，进而将栅极信号Vo维持在低电平状态。
由于第三时钟信号EXCK为低电平信号，且第十晶体管T10的第二极连接至低电平节点Q3，因此不论是第九晶体管T9导通或第十晶体管T10导通，都将拉低第四控制节点Q4的电位VQ4至低电平，因此第四控制节点Q4的电位VQ4始终保持为低电平，从而使得第十一晶体管T11和第十二晶体管T12处于断开状态。
因此，根据图7所示的工作时序图，栅极驱动单元通过第一低电平维持模块14对栅极信号输出端所输出的低电平扫描信号进行维持，而第二低电平维持模块15则处于关断状态。
参阅图8，并结合图6，图8是图6所示的栅极驱动单元另一实施方式的工作时序图。其中，与图7所示的工作时序图主要不同的是，图8所示的时序工作图中，第三时钟信号EXCK为高电平，电压大小为VH2，第四时钟信号ECK为低电平，电压大小为VL。根据图8所示的工作时序图，栅极驱动单元通过第二低电平维持模块15对栅极信号输出端所输出的低电平扫描信号进行维持，而第一低电平维持模块14则处于关断状态。
具体地，由于第四时钟信号ECK为低电平，而第五晶体管T5的第二极连接至低电平节点Q3，因此不论是第四晶体管T4导通或第五晶体管T5导通，都将拉低第二控制节点Q2的电位VQ2至低电平，因此第二控制节点Q2的电位VQ2始终保持为低电平，从而使得第六晶体管T6和第七晶体管T7处于断开状态，即在电路的驱动过程中，第一低电平维持模块14始终为断开状态。
在t1时刻，第一控制信号Vc为低电平，使得第三晶体管T3关断。第一时钟信号CKA的电位为低电平VL1，第一脉冲信号Vi的电位为高电平VH1，此时第一晶体管T1导通，第一脉冲信号Vi通过第一晶体管T1对第一控制节点Q1充电，使得第一控制节点Q1的电位VQ1充电至VH1-VTH1，其中VTH1为第一晶体管T1的阈值电压，由此使得第二晶体管T2的栅极电位为高电平VH1-VTH1，从而第二晶体管T2导通。第二晶体管T2的导通，使得第二晶体管T2的第二极输出的栅极信号Vo被下拉至第一时钟信号CKA的低电平VL1。与此同时，由于第一控制节点Q1的电位VQ1为高电平VH1-VTH1，使得第八晶体管T8和第十晶体管T10导通，进而使得第九晶体管T9的栅极电位被下拉至低电平VL，因此第九晶体管T9被完全关断，由此通过导通的第十晶体管T10，可以将第四控制节点Q4的电位VQ4完全下拉至低电平VL，使得第十一晶体管T11和第十二晶体管T12被关断，由此使得第二低电平维持模块15处于截止状态。
在t2时刻，第一控制信号Vc仍为低电平。第一脉冲信号Vi的电位下降为低电平VL1，使得第一晶体管T1断开。此时，第一控制节点Q1的电位VQ1仍然保持高电平，使得第二晶体管T2保持导通状态，而第一时钟信号CKA的电位由低电平VL1上升为高电平VH1，通过导通的第二晶体管T2对栅极信号输出端进行充电，使得栅极信号输出端的电位快速上升。由于第一晶体管T1、第三晶体管T3、第六晶体管T6以及第十二晶体管T12处于关断状态，导致第一控制节点Q1(即第二晶体管T2的栅极)处于浮空状态。因此，在电容自举效应的作用下，随着栅极信号输出端电压的升高，第一控制节点Q1的电压被抬高至比VH1-VTH1更高的电压，从而栅极信号输出端可以快速充电到高电平VH1，以输出高电平的栅极信号Vo。
在t3时刻，第一时钟信号CKA由高电平VH1下降为低电平VL1，而由于第一控制节点Q1的电位VQ1仍然为高电平，使得第二晶体管T2保持导通状态，因此栅极信号输出端通过导通的第二晶体管T2进行放电，使得栅极信号输出端输出的栅极信号Vo的电位可以快速下降至低电平VL1。而由于电容自举效应，第一控制节点Q1的电位VQ1下降为VH1-VTH1。
在t4时刻，第一控制信号Vc从低电平上升为高电平，第三晶体管T3导通，从而将第一控制节点Q1的电位VQ1下拉至低电平VL，使得第八晶体管T8和第十晶体管T10关断。由于第一时钟信号CKA仍为低电平VL1，因此第9晶体管T9仍为关断状态，使得第四控制节点Q4的电位VQ4保持为低电平VL。
在t5时刻，第一时钟信号CKA由低电平VL1上升为高电平VH1，通过第二电容C2耦合高电压至第九晶体管T9的栅极，使得第九晶体管T9导通。由于第三时钟信号EXCK为高电平信号，因此第三时钟信号EXCK通过导通的第9晶体管T9对第四控制节点Q4充电，使得第四控制节点Q4的电位VQ2上升至VH2-VTH9，其中VTH9为第九晶体管T9的阈值电压，此时第十一晶体管T11和第十二晶体管T12导通。通过导通的第十二晶体管T12，使得第一控制节点Q1的电位VQ1被下拉至低电平VL。通过导通的第十一晶体管T11，使得第二晶体管T2的第二极的电位被下拉至低电平VL，即栅极信号输出端输出的栅极信号Vo被下拉至低电平VL。
在t5时刻之后，由于第八晶体管T8和第10晶体管T10处于关断状态，第九晶体管T9在第一时钟信号CKA的高电平控制下周期性导通，而第四控制节点Q4的电位VQ4始终保持为高电平，从而第十一晶体管T11和第十二晶体管T12保持导通状态，由此可维持栅极信号输出端输出的栅极信号Vo为低电平扫描信号。
通过本实施方式，随着时钟信号EXCK和ECK的不断切换，第一低电平维持模块14和第二低电平维持模块15中的晶体管将处于交替工作的模式中。例如在当前时刻中时钟信号EXCK为低电平、时钟信号ECK为高电平，此时栅极驱动单元根据图7所示的工作时序图进行工作，第一低电平维持模块14中的晶体管处于工作状态用于维持栅极信号输出端的低电平，而第二低电平维持模块15中的晶体管则为关断状态；在下一时刻将时钟信号EXCK切换为高电平、时钟信号ECK切换为低电平，此时栅极驱动单元根据图8所示的工作时序图进行工作，第二低电平维持模块15中的晶体管处于工作状态用于维持栅极信号输出端的低电平，而第一低电平维持模块14中的晶体管则为关断状态。由此，通过两个低电平维持模块14、15的交替工作，可以避免其中一个低电平维持模块中的晶体管处于长时间的工作状态，有利于抑制晶体管的阈值电压漂移，提供电路的工作寿命。此外，两个低电平维持模块14、15共用一个控制模块13，能够节省电路面积。
实施例四：
参阅图9，图9是本发明栅极驱动单元另一实施方式的结构示意图，本实施方式的栅极驱动单元的工作时序图与图6所示的栅极驱动单元的工作时序图相同。如图9所示，本实施方式与图6所示的栅极驱动单元主要不同在于，在本实施方式中，控制模块13进一步还包括第十三晶体管T13和第十四晶体管T14。其中，第十三晶体管T13的栅极用于输入第三时钟信号EXCK，第十三晶体管T13的第一极连接至第四晶体管T4的第一极，输入的是第四时钟信号ECK，第十三晶体管T13的第二极连接至第二控制节点Q2。第十四晶体管T14的栅极用于输入第四时钟信号ECK，第十四晶体管T14的第一极连接至第九晶体管T9的第一极，用于输入第三时钟信号EXCK，第十四晶体管T14的第二极连接至第四控制节点Q4。
本实施方式，通过增加第十三晶体管T13和第十四晶体管T14，当栅极驱动单元根据图7所示的工作时序图进行工作时，即利用晶体管T6、T7对栅极信号输出端的低电平进行维持，此时第十四晶体管T14为导通状态。通过导通的第十四晶体管T14可以将第三时钟信号EXCK耦合至第四控制节点Q4，由此可以进一步度稳定第四控制节点Q4的低电平，避免由于第四控制节点Q4的低电平不稳定而导致晶体管T11、T12的漏电，从而有利于电路输出更加稳定。当栅极驱动单元根据图8所示的工作时序图进行工作时，即利用晶体管T11、T12对对栅极信号输出端的低电平进行维持，此时第十三晶体管T13为导通状态。通过导通的第十三晶体管T13可以将第四时钟信号ECK耦合至第二控制节点Q2，由此可以进一步度稳定第二控制节点Q2的低电平，避免由于第二控制节点Q2的低电平不稳定而导致晶体管T6、T7的漏电，从而有利于电路输出更加稳定。
实施例五：
参阅图10，图10是本发明栅极驱动单元另一实施方式的结构示意图。本实施方式的栅极驱动单元的工作时序图与图6所示的栅极驱动单元的工作时序图相同。如图10所示，本实施方式与图6所示的栅极驱动单元主要不同在于，在本实施方式中，控制模块13进一步还包括第十六晶体管T16和第十七晶体管T17。
第十六晶体管T16的栅极与第十七晶体管T17的栅极均连接至第一晶体管T1的栅极，用于输入第一脉冲信号Vi，第十六晶体管T16的第一极连接至第四控制节点Q4，第十六晶体管T16的第二极连接至低电平节点Q3。第十七晶体管T17的第一极连接至第二控制节点Q2，第十七晶体管T17的第二极连接至低电平节点Q3。
第十六晶体管T16和第十七晶体管T17由第一脉冲信号Vi驱动，通过增加晶体管T16、T17，当栅极驱动单元根据图7所示的工作时序图进行工作时，在t1时刻，通过导通的第十七晶体管T17可以将第六晶体管T6、第七晶体管T7的栅极快速下拉至低电平VL，由此抑制了在t1时刻晶体管T6、T7可能产生的漏电，进一步减小电路的输出上升延迟。当栅极驱动单元根据图8所示的工作时序图进行工作时，在t1时刻，通过导通的第十六晶体管T16可以将第十一晶体管T11和第十二晶体管T12的栅极快速下拉至低电平VL，由此抑制了在t1时刻晶体管T11、T12可能产生的漏电，进一步减小电路的输出上升延迟。
实施例六：
参阅图11，图11是本发明栅极驱动单元另一实施方式的结构示意图。每个栅极驱动单元用于驱动一条扫描线，因此液晶面板通常需要多个栅极驱动单元进行驱动，多个栅极驱动单元为级联的方式进行连接，每一级栅极驱动单元的栅极信号输出端连接一条扫描线。
本实施方式中，栅极驱动单元与图2所示实施方式的栅极驱动单元主要不同在于，本实施方式的栅极驱动单元还包括第二低电平维持模块16，第二低电平维持模块16包括第十八晶体管T18和第十九晶体管T19。假设当前级栅极驱动单元为N，前一级栅极驱动单元为N-1，如图11所示，当前级栅极驱动单元N的第十八晶体管T18的栅极和第十九晶体管T19的栅极均连接至前一级栅极驱动单元N-1的第二控制节点Q2，当前级栅极驱动单元N的第十八晶体管T18的第一极连接至当前级栅极驱动单元N的第一控制节点Q1，当前级栅极驱动单元N的第十八晶体管T18的第二极连接至当前级栅极驱动单元N的低电平节点Q3。当前级栅极驱动单元N的第十九晶体管T19的第一极连接至当前级栅极驱动单元N的第二晶体管T2的第二极，当前级栅极驱动单元N的第十九晶体管T19的第二极连接至当前级栅极驱动单元N的低电平节点Q3。
其中，当前级栅极驱动单元N的第四晶体管T4的第一极输入的第一输入信号为第四时钟信号ECK，前一级栅极驱动单元N-1的第四晶体管T4的第一极输入的第一输入信号为第三时钟信号EXCK。本实施方式的栅极驱动单元与图6所示实施方式的栅极驱动单元的工作过程相类似，主要不同在于本实施方式的栅极驱动单元的第二低电平维持模块16通过前一级栅极驱动单元的第二控制节点进行驱动。
具体地，结合图11和图12，图12是图11所示的栅极驱动单元一实施方式的工作时序图。第一脉冲信号Vi(N)的高电平和第一时钟信号CKA(N)的低电平同时到来。第三时钟信号ECXK为低电平，电压大小为VL，第四时钟信号ECK为高电平，电压大小为VH2，此种情况下，前一级栅极驱动单元N-1的工作过程与图6所示的栅极驱动单元根据图8所示的工作时序图进行工作的过程相类似，具体的工作过程在此不进行一一赘述。其中，前一级栅极驱动单元N-1的第二控制节点Q2(N-1)的电位VQ2(N-1)通过导通的第五晶体管T5或导通的第四晶体管T4被下拉至低电平VL，即前一级栅极驱动单元N-1的第二控制节点Q2(N-1)保持为低电平VL，前一级栅极驱动单元N-1为利用其第二低电平维持模块16对对应的栅极信号输出端的低电平进行维持，而其第一低电平维持模块14在第二控制节点Q2(N-1)的低电平控制下为关断状态。
对于当前级栅极驱动单元N，由于第四时钟信号ECK为高电平，其工作过程与图6所示的栅极驱动单元根据图7所示的工作时序图进行工作的过程相类似，具体的工作过程在此不进行一一赘述。其中，由于当前级栅极驱动单元N的第十八晶体管T18和第十九晶体管T19的栅极连接至前一级栅极驱动单元N-1的第二控制节点Q2(N-1)，在前一级栅极驱动单元N-1的第二控制节点Q2(N-1)的低电平控制下，当前级栅极驱动单元N的第十八晶体管T18和第十九晶体管T19处于断开状态，因此当前级栅极驱动单元N的第二低电平维持模块16为关断状态。而在t5时刻之后，当前级栅极驱动单元N的第二控制节点Q2(N)的电位VQ2(N)保持在高电平状态，使得第六晶体管T6和第七晶体管T7处于导通状态，进而维持对应栅极信号输出端的栅极信号Vo(N)为低电平，即当前级栅极驱动单元N利用第一低电平维持模块14维持栅极信号输出端的低电平，而其第二低电平维持模块16则为关断状态。
其中，在上述情况中，第三时钟信号ECXK为低电平、第四时钟信号ECK为高电平，前一级栅极驱动单元N-1为利用其第二低电平维持模块16对对应的栅极信号输出端的低电平进行维持，当前级栅极驱动单元N利用第一低电平维持模块14维持栅极信号输出端的低电平。在另一种情况中，第三时钟信号ECXK也可以是高电平，而第四时钟信号ECK也可以是低电平，此时前一级栅极驱动单元N-1为利用其第一低电平维持模块14对对应的栅极信号输出端的低电平进行维持，当前级栅极驱动单元N利用第二低电平维持模块16维持栅极信号输出端的低电平，具体的分析过程可参考上述描述，对此不做一一赘述。
结合图11和图13，图13是图11所示的栅极驱动单元另一实施方式的工作时序图。第一脉冲信号Vi(N)的高电平和第一时钟信号CKA(N)的高电平重叠1/4个时钟周期，第三时钟信号ECXK为高电平，电压大小为VH2，第四时钟信号ECK为低电平，电压大小为VL，此种情况下，前一级栅极驱动单元N-1的工作过程与图6所示的栅极驱动单元根据图7所示的工作时序图进行工作的过程相类似，具体的工作过程在此不进行一一赘述。其中，在t5时刻之后，前一级栅极驱动单元N-1的第五晶体管T5和第八晶体管T8关闭，第四晶体管T4在第一时钟信号CKA(N-1)的高电平控制下周期性导通，使得前一级栅极驱动单元N-1的第二控制节点Q2(N-1)的电位VQ2(N-1)保持为高电平VH2，即前一级栅极驱动单元N-1为利用其第一低电平维持模块14对对应的栅极信号输出端的低电平进行维持，而其第二低电平维持模块16为关断状态。
对于当前级栅极驱动单元N，由于第四时钟信号ECK为低电平，其工作过程与图6所示的栅极驱动单元根据图8所示的工作时序图进行工作的过程相类似，具体的工作过程在此不进行一一赘述。其中，当前级栅极驱动单元N的第二控制节点Q2(N)的电位VQ2(N)通过导通的第五晶体管T5或导通的第四晶体管T4被下拉至低电平VL，即当前级栅极驱动单元N的第二控制节点Q2(N)保持为低电平VL，其第六晶体管T6和第七晶体管T7处于断开状态，因此第一低电平维持模块14处于关断状态。而在t5时刻以后，当前级栅极驱动单元N的第十八晶体管T18和第十九晶体管T19在前一级栅极驱动单元的第二控制节点Q2(N-1)的高电平控制下处于导通状态，因此当前级栅极驱动单元N的第二低电平维持模块16处于导通状态，进而维持对应栅极信号输出端的栅极信号Vo(N)为低电平，即当前级栅极驱动单元N利用第二低电平维持模块16维持栅极信号输出端的低电平，而其第一低电平维持模块14则为关断状态。
其中，在上述情况中，第三时钟信号ECXK为高电平、第四时钟信号ECK为低电平，前一级栅极驱动单元N-1为利用其第一低电平维持模块14对对应的栅极信号输出端的低电平进行维持，当前级栅极驱动单元N利用第二低电平维持模块16维持栅极信号输出端的低电平。在另一种情况中，第三时钟信号ECXK也可以是低电平，而第四时钟信号ECK也可以是高电平，此时前一级栅极驱动单元N-1为利用其第二低电平维持模块16对对应的栅极信号输出端的低电平进行维持，当前级栅极驱动单元N利用第一低电平维持模块14维持栅极信号输出端的低电平，具体的分析过程可参考上述描述，对此不做一一赘述。
通过本实施方式，使相邻两级栅极驱动单元共用一个控制模块，具体而言，使当前级栅极驱动单元N和前一级栅极驱动单元N-1共用一个控制模块，有利于减小电路中的晶体管的数目，简化电路设计，有利于进一步减小电路的总面积。
当然，在其他实施方式中，可以在图11所示的栅极驱动单元的控制模块中进一步增加第十五晶体管T15，第十五晶体管T15的连接方式可参考图5所示的第十五晶体管T15的连接方式，在此不做赘述。
实施例七：
参阅图14，在本发明栅极驱动单元的又一实施方式中，与图2所示的栅极驱动单元的主要不同在于，第三晶体管T3的第二极连接至第一晶体管T1的栅极，用于输入第一脉冲信号Vi，且第三晶体管T3的栅极所输入的第一控制信号为第二时钟信号CKB，其中第一时钟信号CKA的高电平和第二时钟信号CKB的高电平重叠1/4个时钟周期，第二时钟信号CKB也为前一级栅极驱动单元的第一时钟信号。
结合图15，图15是图14所示的栅极驱动单元的工作时序图。
在t1时刻，第一脉冲信号Vi为高电平，第二时钟信号CKB为高电平，第一晶体管T1和第三晶体管T3均处于导通状态，第一脉冲信号Vi可以通过导通的第三晶体管T3对第一控制节点Q1充电，使得第一控制节点Q1的电位VQ1升高至高电平，进而使得第二晶体管T2导通。而第一时钟信号CKA为低电平，因此通过导通的第二晶体管T2将栅极信号输出端的栅极信号Vo拉低至低电平。与此同时，在第一控制节点Q1的高电平控制下第五晶体管T5和第八晶体管T8导通，进而将第二控制节点Q2的电位VQ2拉低至低电平，使得第六晶体管T6和第七晶体管T7断开。
在t2时刻，第一时钟信号CKA为高电平，第二时钟信号CKB和第一脉冲信号Vi在前半部分时间里为高电平，此时第一控制节点Q1的电位VQ1保持高电平，使得第二晶体管T2保持导通，栅极信号输出端的电位快速上升，而随着第一时钟信号CKA对栅极信号输出端的充电，在电容自举效应的影响下第一控制节点Q1的电位VQ1也被抬升，使得栅极信号输出端可以快速充电到高电平，从而输出高电平的栅极信号Vo。而在后半部分时间里第二时钟信号CKB和第一脉冲信号Vi为低电平，此时第一晶体管T1和第三晶体管T3关闭，但由于第一控制节点Q1的电位VQ1为高电平，因此第二晶体管T2保持导通，使得栅极信号输出端输出高电平的栅极信号Vo。
在t3时刻，第一时钟信号CKA由高电平VH1下降为低电平VL1，而由于第一控制节点Q1的电位VQ1仍然为高电平，使得第二晶体管T2保持导通状态，因此栅极信号输出端通过导通的第二晶体管T2进行放电，使得栅极信号输出端输出的栅极信号Vo的电位可以快速下降至低电平。而由于电容自举效应，第一控制节点Q1的电位VQ1下降为VH1-VTH1。
在t4时刻，第二时钟信号CKB从低电平上升为高电平，第三晶体管T3导通，从而将第一控制节点Q1的电位VQ1下拉至第一脉冲信号Vi的低电平，使得第五晶体管T5和第八晶体管T8关断。由于第一时钟信号CKA仍为低电平VL1，因此第四晶体管T4仍为关断状态，使得第二控制节点Q2的电位VQ2保持为低电平VL。
在t5时刻，第一时钟信号CKA由低电平VL1上升为高电平VH1，通过第二电容C2耦合高电压至第四晶体管T4的栅极，使得第四晶体管T4导通。高电压源VDD通过导通的第四晶体管T4对第二控制节点Q2充电，使得第二控制节点Q2的电位VQ2上升至VH2-VTH4，其中VTH4为第四晶体管T4的阈值电压，此时第六晶体管T6和第七晶体管T7导通。通过导通的第六晶体管T6，使得第一控制节点Q1的电位VQ1被下拉至低电平VL。通过导通的第七晶体管T7，使得第二晶体管T2的第二极的电位被下拉至低电平VL，即栅极信号输出端输出的栅极信号Vo被下拉至低电平VL。此外，第三晶体管T3由第二时钟信号CKB驱动，可以进一步维持第一控制节点Q1的电位VQ1为低电平。
通过本实施方式，栅极驱动单元不需要后级单元提供反馈信号。
本领域技术人员可以理解的是，在本发明栅极驱动单元的实施方式中，图14所示的栅极驱动单元中的控制模块13可以采用如图5、图6、图9、图10或图11所示的控制模块，并且也可以增加如图6、图9、图10或图11所示的第二低电平维持模块。
本发明还提供一种栅极驱动电路的实施方式，栅极驱动电路包括M个级联的栅极驱动单元，M为大于1的整数，其中栅极驱动单元可以是上述任一实施方式中所述的栅极驱动单元。其中，第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1<N≤M。或者在另一种实现方式中，第N级栅极驱动单元的脉冲信号输入端也可以连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2<N≤M。
其中，在M个级联的栅极驱动单元中，每一级栅极驱动单元的结构可以相同，例如可以均是图2所示的栅极驱动单元，或者均是图5所示的栅极驱动单元，或者均是图6所示的栅极驱动单元，或者均是图9所示的栅极驱动单元，或者均是图10所示的栅极驱动单元，或者均是图11所示的栅极驱动单元，或者均是图14所示的栅极驱动单元。
当然，在M个级联的栅极驱动单元中，各级栅极驱动单元的结构也可以不相同，或者部分相同。
实施例八：
参阅图16，并结合图19，图19是图16所示的栅极驱动电路一实施方式的工作时序图。其中，栅极驱动电路包括M个级联的栅极驱动单元，其中M为大于1的整数。每个栅极驱动单元的栅极信号输出端用于对一条扫描线提供扫描信号。其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，此时N为整数，取值范围为1<N≤M。或者第N级栅极驱动单元的脉冲信号输入端也可以连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2<N≤M。
具体地，本实施方式中，栅极驱动电路还包括多条时钟信号线，图中示出了四条时钟信号线CK1～CK4，还包括高电平信号线VDD、低电平信号线VSS以及启动信号线ST。启动信号线ST为脉冲信号。M个级联的栅极驱动单元分为两部分，第1至第M-4级栅极驱动单元为主驱动单元，第M-3至第M级栅极驱动单元为附加级栅极驱动单元。
其中，第1至第M-4级栅极驱动单元中的每一级栅极驱动单元可以是图2所示的栅极驱动单元，或者也可以是图5所示的栅极驱动单元。
在第1至第M-4级栅极驱动单元中，第J级栅极驱动单元的脉冲信号输入端(Vi)连接至第J-2级栅极驱动单元的栅极信号输出端，其中J为整数，取值范围为2<J≤M-4。而第1级栅极驱动单元和第2极栅极驱动单元的脉冲信号输入端连接至启动信号线ST，以通过启动信号线ST获得第一脉冲信号Vi。每个栅极驱动单元的时钟信号输入端(CKA)连接至一条时钟信号线，第一下拉控制端(Vc)连接至第K+3级栅极驱动单元的栅极信号输出端，即每个栅极驱动单元的第一控制信号Vc为第K+3级栅极驱动单元的栅极信号输出端所输出的栅极信号，其中K为整数，取值范围为1≤K≤M-4。每个栅极驱动单元的第一输入信号端连接至高电平信号线VDD，低电平节点Q3连接至低电平信号线VSS。
当然，在其他实施方式中，在第1至第M-4级栅极驱动单元中，第J级栅极驱动单元的脉冲信号输入端也可以连接至第J-1级栅极驱动单元的栅极信号输出端，其中J为整数，取值范围为1<J≤M-4。
其中，第M-3至第M级栅极驱动单元(即第1至第4附加级)中的每一级栅极驱动单元可以为图14所示的栅极驱动单元。在第M-3至第M级栅极驱动单元中，每一级栅极驱动单元的脉冲信号输入端连接至上一级栅极驱动单元的栅极信号输出端，同一栅极驱动单元的时钟信号输入端(CKA)和第一下拉控制端(CKB)连接至两条不同的时钟信号线。
实施例九：
参阅图17，并结合图19，图19是图17所示的栅极驱动电路一实施方式的工作时序图。其中，栅极驱动电路包括M个级联的栅极驱动单元，其中M为大于1的整数。每个栅极驱动单元的栅极信号输出端用于对一条扫描线提供扫描信号。其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，此时N为整数，取值范围为1<N≤M。或者第N级栅极驱动单元的脉冲信号输入端也可以连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2<N≤M。
具体地，本实施方式中，栅极驱动电路还包括多条时钟信号线，图中示出了四条时钟信号线CK1～CK4以及两条两相低频时钟信号线EXCK、ECK，还包括高电平信号线VDD、低电平信号线VSS以及启动信号线ST。启动信号线ST为脉冲信号。M个级联的栅极驱动单元分为两部分，第1至第M-4级栅极驱动单元为主驱动单元，第M-3至第M级栅极驱动单元为附加级栅极驱动单元。
其中，第1至第M-4级栅极驱动单元中的每一级栅极驱动单元可以是图6、图9或图10任一实施方式所示的栅极驱动单元，每一级栅极驱动单元的脉冲信号输入端(Vi)、时钟信号输入端(CKA)以及第一下拉控制端(Vc)的连接方式与图16所示的栅极驱动电路的连接方式相同，在此不进行一一赘述。此外，第1至第M-4级栅极驱动单元中的第四晶体管T4的第一极连接至时钟信号线ECK，第十三晶体管T13的栅极连接至时钟信号线EXCK，第九晶体管T9的第一极连接至时钟信号线EXCK，第十四晶体管T14的栅极连接至时钟信号线ECK。
其中，第M-3至第M级栅极驱动单元(即第1至第4附加级)中的每一级栅极驱动单元为在图14所示的栅极驱动单元的基础上，增加图6所示的栅极驱动单元中的晶体管T9、T10、T11和T12所得到的栅极驱动单元，增加的晶体管T9、T10、T11和T12的连接方式与图6所示的栅极驱动单元的连接方式相同，其中晶体管T4的第一极连接至时钟信号线ECK，晶体管T9的第一极连接至时钟信号线EXCK。
当然，第M-3至第M级栅极驱动单元中的每一级栅极驱动单元也可以是在图14所示的栅极驱动单元的基础上，增加图9所示的栅极驱动单元中的晶体管T9、T10、T11、T12、T13和T14，增加的晶体管T9、T10、T11、T12、T13和T14的连接方式与图9所示的栅极驱动单元的连接方式相同，其中晶体管T4的第一极连接至时钟信号线ECK，晶体管T13的栅极连接至时钟信号线EXCK，晶体管T9的第一极连接至时钟信号线EXCK，晶体管T14的栅极连接至时钟信号线ECK。第M-3至第M级栅极驱动单元中的每一级栅极驱动单元还可以是在图14所示的栅极驱动单元的基础上，增加图10所示的栅极驱动单元中的晶体管T9、T10、T11、T12、T16和T17，增加的晶体管T9、T10、T11、T12、T16和T17的连接方式与图10所示的栅极驱动单元的连接方式相同。
实施例十：
参阅图18，并结合图19，图19是图18所示的栅极驱动电路一实施方式的工作时序图。与图17所示的栅极驱动电路主要不同在于，本实施方式中的第2至M-4级栅极驱动单元采用图11所示的栅极驱动单元的结构，即在第2至M-4级栅极驱动单元中，第H级栅极驱动单元的第二低电平维持模块16的晶体管T18、T19的栅极连接至第H-1级栅极驱动单元的第二控制节点Q2，其中H为整数，取值范围为1<H≤M-4。本实施方式的第1级栅极驱动单元和第M-3至第M级栅极驱动单元的连接方式与图17所示实施方式的连接方式相类似，在此不进行一一赘述。
参阅图20，本发明还提供一种显示装置的实施方式，显示装置包括多条扫描线G1～GN，以及为多条扫描线G1～GN提供栅极信号的栅极驱动电路21。其中，栅极驱动电路21为前述任一实施方式所述的栅极驱动电路。通过对多条扫描线G1～GN提供扫描信号以驱动对应的像素薄膜晶体管，然后数据驱动电路22通过打开的像素薄膜晶体管对像素提供显示信号，由此实现显示装置的画面显示。
通过本发明实施方式的栅极驱动单元、栅极驱动电路以及显示装置，可以将低电平维持模块的控制端下拉至低电平，从而减小低电平维持模块的漏电，提高电路工作速度。如图21所示，图21示出了现有技术的栅极驱动单元的低电平维持模块的控制端的信号波形和本发明实施方式的栅极驱动单元的低电平维持模块的控制端(即第三下拉控制端，也即第二控制节点)的信号波形。其中，信号波形211为传统的低电平维持模块的控制端的信号波形，信号波形212为本发明实施方式的低电平维持模块的控制端的信号波形(也即第二控制节点的信号波形)。从图中可以看出，在驱动阶段(即t1～t4时刻，对应图21中的椭圆虚线部分)，与传统的低电平维持模块相比，本发明的低电平维持模块的控制端的电平可以完全下拉至VL，从而可以有效减小低电平维持模块的漏电。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (11)

1.一种用于驱动液晶面板的栅极驱动单元，其特征在于，包括输入模块、输出模块、控制模块、第一低电平维持模块和第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第三晶体管的第二极连接至低电平节点，所述第一控制信号为第二脉冲信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述控制模块还包括第九晶体管和第十晶体管，所述第二低电平维持单元包括第十一晶体管和第十二晶体管；
所述第九晶体管的栅极连接至所述第四晶体管的栅极，所述第九晶体管的第一极用于输入第三时钟信号，所述第九晶体管的第二极与所述第十晶体管的第一极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接，所述第十晶体管的栅极和所述第八晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第二极连接至所述低电平节点，所述第十一晶体管的第一极与所述第二晶体管的第二极连接，所述第十一晶体管的第二极和所述第十二晶体管的第二极连接至所述低电平节点，所述第十二晶体管的第一极连接至所述第一控制节点；
所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号，所述第三时钟信号和所述第四时钟信号为两相低频时钟信号。
2.一种用于驱动液晶面板的栅极驱动单元，其特征在于，包括输入模块、输出模块、控制模块、第一低电平维持模块和第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第一控制信号为第二时钟信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端，所述第一时钟信号的高电平和所述第二时钟信号的高电平重叠1/4个时钟周期；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述控制模块还包括第九晶体管和第十晶体管，所述第二低电平维持单元包括第十一晶体管和第十二晶体管；
所述第九晶体管的栅极连接至所述第四晶体管的栅极，所述第九晶体管的第一极用于输入第三时钟信号，所述第九晶体管的第二极与所述第十晶体管的第一极、所述第十一晶体管的栅极以及所述第十二晶体管的栅极连接，所述第十晶体管的栅极和所述第八晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第二极连接至所述低电平节点，所述第十一晶体管的第一极与所述第二晶体管的第二极连接，所述第十一晶体管的第二极和所述第十二晶体管的第二极连接至所述低电平节点，所述第十二晶体管的第一极连接至所述第一控制节点；
所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号，所述第三时钟信号和所述第四时钟信号为两相低频时钟信号。
3.根据权利要求1或2所述的栅极驱动单元，其特征在于，所述控制模块还包括第十三晶体管和第十四晶体管，所述第十三晶体管的栅极用于输入所述第三时钟信号，所述第十三晶体管的第一极连接至所述第四晶体管的第一极，所述第十三晶体管的第二极连接至所述第二控制节点，所述第十四晶体管的栅极用于输入所述第四时钟信号，所述第十四晶体管的第一极连接至所述第九晶体管的第一极，所述第十四晶体管的第二极连接至所述第九晶体管的第二极。
4.根据权利要求1或2所述的栅极驱动单元，其特征在于，所述控制模块还包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极与所述第十七晶体管的栅极以及所述第一晶体管的栅极连接，所述第十六晶体管的第一极与所述第九晶体管的第二极连接，所述第十六晶体管的第二极和所述第十七晶体管的第二极连接至所述低电平节点，所述第十七晶体管的第一极连接至所述第二控制节点。
5.一种用于驱动液晶面板的栅极驱动单元，其特征在于，包括输入模块、输出模块、控制模块、第一低电平维持模块和第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第三晶体管的第二极连接至低电平节点，所述第一控制信号为第二脉冲信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至所述低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十八晶体管和第十九晶体管；
其中当前级栅极驱动单元的所述第十八晶体管的栅极和所述第十九晶体管的栅极连接至前一级栅极驱动单元的第二控制节点，当前级栅极驱动单元的所述第十八晶体管的第一极连接至当前级栅极驱动单元的第一控制节点，当前级栅极驱动单元的所述第十八晶体管的第二极连接至当前级栅极驱动单元的低电平节点，当前级栅极驱动单元的所述第十九晶体管的第一极连接至当前级栅极驱动单元的第二晶体管的第二极，当前级栅极驱动单元的所述第十九晶体管的第二极连接至当前级栅极驱动单元的低电平节点；
当前级栅极驱动单元的所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号。
6.一种用于驱动液晶面板的栅极驱动单元，其特征在于，包括输入模块、输出模块、控制模块、第一低电平维持模块和第二低电平维持模块；
所述输入模块包括第一晶体管和第三晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极以及所述第三晶体管的第二极连接，用于输入第一脉冲信号，所述第一晶体管的第二极和所述第三晶体管的第一极连接至第一控制节点，所述第三晶体管的栅极用于输入第一控制信号，所述第一控制信号为第二时钟信号；
所述输出模块包括第二晶体管，所述第二晶体管的栅极连接至所述第一控制节点，所述第二晶体管的第一极用于输入第一时钟信号，所述第二晶体管的第二极为栅极信号输出端，所述第一时钟信号的高电平和所述第二时钟信号的高电平重叠1/4个时钟周期；
所述控制模块包括第四晶体管、第五晶体管、第八晶体管以及第二电容，所述第四晶体管的栅极与所述第八晶体管的第一极以及所述第二电容的一端相连，所述第二电容的另一端用于输入所述第一时钟信号，所述第八晶体管的栅极和所述第五晶体管的栅极连接至所述第一控制节点，所述第八晶体管的第二极和第五晶体管的第二极连接至低电平节点，所述第五晶体管的第一极和所述第四晶体管的第二极连接至第二控制节点，所述第四晶体管的第一极用于输入第一输入信号；
所述第一低电平维持模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和所述第七晶体管的栅极连接至所述第二控制节点，所述第六晶体管的第一极连接至所述第一控制节点，所述第六晶体管的第二极和所述第七晶体管的第二极连接至所述低电平节点，所述第七晶体管的第一极连接至所述第二晶体管的第二极；
所述第二低电平维持模块包括第十八晶体管和第十九晶体管；
其中当前级栅极驱动单元的所述第十八晶体管的栅极和所述第十九晶体管的栅极连接至前一级栅极驱动单元的第二控制节点，当前级栅极驱动单元的所述第十八晶体管的第一极连接至当前级栅极驱动单元的第一控制节点，当前级栅极驱动单元的所述第十八晶体管的第二极连接至当前级栅极驱动单元的低电平节点，当前级栅极驱动单元的所述第十九晶体管的第一极连接至当前级栅极驱动单元的第二晶体管的第二极，当前级栅极驱动单元的所述第十九晶体管的第二极连接至当前级栅极驱动单元的低电平节点；
当前级栅极驱动单元的所述第四晶体管的第一极输入的所述第一输入信号为第四时钟信号。
7.一种用于驱动液晶面板的栅极驱动电路，其特征在于，包括M个级联的栅极驱动单元，其中M为大于1的整数，所述栅极驱动单元为权利要求1-6任一项所述的栅极驱动单元；
其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1＜N≤M，或者第N级栅极驱动单元的脉冲信号输入端连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2＜N≤M。
8.一种用于驱动液晶面板的栅极驱动电路，其特征在于，包括M个级联的栅极驱动单元，其中M为大于1的整数；
第1至第M-4级栅极驱动单元为权利要求1所述的栅极驱动单元，第M-3至第M级栅极驱动单元为权利要求2所述的栅极驱动单元，
其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1＜N≤M，或第N级栅极驱动单元的脉冲信号输入端连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2＜N≤M。
9.一种用于驱动液晶面板的栅极驱动电路，其特征在于，包括M个级联的栅极驱动单元，其中M为大于1的整数；
所述栅极驱动单元为权利要求1-4任一项所述的栅极驱动单元，其中第1至第M-4级栅极驱动单元中每一级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号，第M-3至第M级栅极驱动单元中的每一级栅极驱动单元的第三晶体管的第二极连接至第一晶体管的第一极以输入第一脉冲信号且所述第三晶体管的栅极输入的所述第一控制信号为第二时钟信号；
其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1＜N≤M，或第N级栅极驱动单元的脉冲信号输入端连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2＜N≤M。
10.一种用于驱动液晶面板的栅极驱动电路，其特征在于，包括M个级联的栅极驱动单元，其中M为大于1的整数；
第1级栅极驱动单元为权利要求1、3、4任一项所述的栅极驱动单元，其中所述第1级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号；第2至第M-4级栅极驱动单元为权利要求5所述的栅极驱动单元，其中所述第2至第M-4级栅极驱动单元中每一级栅极驱动单元的第三晶体管的第二极连接至低电平节点且所述第三晶体管的栅极输入的所述第一控制信号为第二脉冲信号；第M-3至第M级栅极驱动单元为权利要求2-4任一项所述的栅极驱动单元，其中所述第M-3至第M级栅极驱动单元中的每一级栅极驱动单元的第三晶体管的第二极连接至第一晶体管的第一极以输入第一脉冲信号且所述第三晶体管的栅极输入的所述第一控制信号为第二时钟信号；
其中第N级栅极驱动单元的脉冲信号输入端连接至第N-1级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为1＜N≤M，或第N级栅极驱动单元的脉冲信号输入端连接至第N-2级栅极驱动单元的栅极信号输出端，其中N为整数，取值范围为2＜N≤M。
11.一种显示装置，其特征在于，包括多条扫描线和为所述扫描线提供栅极信号的栅极驱动电路，其中所述栅极驱动电路为权利要求7-10任一项所述的栅极驱动电路。
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