JP5669453B2 - 双方向シフトレジスタ、及びこれを用いた画像表示装置 - Google Patents

Description

本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。

液晶表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現され、それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路も縮小することが求められる。

通常は、垂直走査方向における画像データの入力順序に対応させて、ゲート線への電圧印加は画像の上から下へ向けた順番で行われるが、シフトレジスタを双方向に駆動可能とすれば、入力画像データを下から上へ向けた走査線の順番で画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。

ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを１回出力する動作を垂直走査等に連動して行う。

図１４は、単位レジスタ回路の基本構成を示す回路図である（特許文献１参照）。第ｎ段である単位レジスタ回路の出力端子（ＧＯＵＴ[ｎ]）とクロック信号源ＣＫとの間には、出力トランジスタＭ１が、また端子（ＧＯＵＴ[ｎ]）と電源ＶＯＦＦとの間にはトランジスタＭ２が接続される。図１５は、単位レジスタ回路の動作を説明する信号波形図である（特許文献１参照）。単位レジスタ回路に前段の出力パルスＧＯＵＴ[ｎ−１]が入力されると、Ｍ１のゲートにつながるノードＮ３（キャパシタＣの一方端）の電位は電源ＶＯＮに接続され、トランジスタをオンする電位であるＨｉｇｈ（Ｈ）レベルに引き上げられる。また、Ｎ３がＨレベルのとき、ノードＮ４は電源ＶＯＦＦに接続されてトランジスタをオフする電位であるＬｏｗ（Ｌ）レベルに設定され、Ｍ２はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態で、クロック信号ＣＫＶ（ＣＫ）がＬレベルからＨレベルに遷移すると、Ｍ１のソース−ゲート間に接続されたキャパシタＣを介してＮ３の電位がさらに上昇し、クロック信号ＣＫＶのＨレベルが出力ＧＯＵＴ[ｎ]に現れる。

一方、クロック信号ＣＫＶのＨレベルからＬレベルへの遷移では、Ｎ３の電位は低下し、また出力ＧＯＵＴ[ｎ]の電圧も低下する。このとき、第（ｎ＋１）段へのクロック信号ＣＫＢの立ち上がりに連動して、後段の出力信号ＧＯＵＴ[ｎ＋１]にパルスが生成され第ｎ段の単位レジスタ回路に入力される。ＧＯＵＴ[ｎ＋１]のパルスはＮ３の電位を引き下げると共に、Ｎ４の電位を引き上げてＭ２をオン状態とし、出力端子をＶＯＦＦに接続する。これらの動作により、出力信号ＧＯＵＴ[ｎ]のパルスの出力が終了する。

特開２００４−１５７５０８号公報 特開２００９−２７２０３７号公報

双方向の駆動を実現するために、順方向時に用いる構成と逆方向時に用いる構成との両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。そのような単位レジスタ回路を採用する双方向シフトレジスタは小型化が難しく、また、画像表示装置の高解像度化に適さないという問題があった。

また、各段の出力パルスの終了タイミングでは、ノードＮ３の電位は、Ｈレベルより高い電位からＬレベルへ一気に引き下げられると共に、トランジスタＭ２がオンする。このような動作は、当該動作を引き起こす各信号のタイミングや波形を精度よく制御しなければ、当該タイミングでの動作不安定を生じやすい。例えば、出力トランジスタＭ１が完全にオフする前に、トランジスタＭ２がオンし始めて、電源ＶＯＮからＶＯＦＦへの貫通電流が生じる可能性があるという問題がある。

本発明は上記問題点を解決するためになされたものであり、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置を提供することを目的とする。

本発明に係る双方向シフトレジスタは、ｍ段（ｍは３以上の整数である。）に従属接続される単位レジスタ回路を含み、各段が前記従属接続の順序に従って印加されるｎ相（ｎは３以上の整数である。）のクロックパルスに同期して順番に駆動されるシフトレジスタ部を有し、第ｋ段（ここでのｋは１≦ｋ≦ｍなる整数である。）の前記単位レジスタ回路は、当該回路の基準点が第１電位である状態で、入力される前記クロックパルスに同期して出力パルスＰ_ｋを出力する出力回路と、セット信号を入力されると前記基準点の電位を前記第１電位に設定するセット回路と、リセット信号を入力されると前記基準点の電位を前記第２電位に設定するリセット回路と、を有し、αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜ｎかつαｂ＜βｆ＜ｎなる自然数として、第ｋ段（ここでｋは１≦ｋ≦ｍなる整数である。）の前記単位レジスタ回路はさらに、前記セット信号の入力端子として前記出力パルスＰ_ｋ−αｆ（但しｋ＞αｆ）を入力される順方向セット端子及び前記出力パルスＰ_ｋ＋αｂ（但しｋ≦ｍ−αｂ）を入力される逆方向セット端子と、前記リセット信号の入力端子として前記出力パルスＰ_ｋ＋βｆ（但しｋ≦ｍ−βｆ）を入力される順方向リセット端子及び前記出力パルスＰ_ｋ−βｂ（但しｋ＞βｂ）を入力される逆方向リセット端子と、を備える。

他の本発明に係る双方向シフトレジスタは、ｍ段（ｍは３以上の整数である。）に従属接続された単位レジスタ回路を含み、第ｋ段（ｋは１≦ｋ≦ｍなる整数である。）の出力パルスＰ_ｋを順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、ｎ相（ｎは３以上の整数である。）のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、前記第ｋ段の単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、いずれかの前記セット端子にセット信号を入力されると基準点の電位を前記第１電位に設定するセット回路と、いずれかの前記リセット端子にリセット信号を入力されると前記基準点の電位を前記第２電位に設定するリセット回路と、前記基準点が第１電位である状態では、入力される前記クロックパルスに同期して前記出力パルスＰ_ｋを出力する出力回路とを備え、αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜ｎかつαｂ＜βｆ＜ｎなる自然数として、前記第ｋ段の前記セット回路は、前記順方向セット端子に出力パルスＰ_ｋ−αｆ（但しｋ＞αｆ）及び前記順方向トリガ信号（但しｋ≦αｆ）を、一方、前記逆方向セット端子に出力パルスＰ_ｋ＋αｂ（但しｋ≦ｍ−αｂ）及び前記逆方向トリガ信号（但しｋ＞ｍ−αｂ）をそれぞれ前記セット信号として入力され、前記第ｋ段の前記リセット回路は、前記順方向リセット端子に出力パルスＰ_ｋ＋βｆ（但しｋ≦ｍ−βｆ）を、一方、前記逆方向リセット端子に出力パルスＰ_ｋ−βｂ（但しｋ＞βｂ）をそれぞれ前記リセット信号として入力される。

さらに他の本発明に係る双方向シフトレジスタは、前記αｆ及びαｂが１であるものである。

別の本発明に係る双方向シフトレジスタにおいては、第（αｆ＋１）段乃至第ｍ段の前記単位レジスタ回路が、前記順方向トリガ信号を入力されると前記基準点を前記第２電位に設定する回路を備え、第１段乃至第（ｍ−αｂ）段の前記単位レジスタ回路が、前記逆方向トリガ信号を入力されると前記基準点を前記第２電位に設定する回路を備える。

さらに別の本発明に係る双方向シフトレジスタにおいては、第（ｍ−βｆ＋１）段乃至第ｍ段の前記順方向リセット端子が、前記順方向トリガ信号を前記リセット信号として入力され、第１段乃至第βｂ段の前記逆方向リセット端子が、前記逆方向トリガ信号を前記リセット信号として入力される。

この双方向シフトレジスタにおいて、前記単位レジスタ回路が、それぞれ前記基準点と前記第２電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に前記ゲート端子を接続された第１のトランジスタ及び前記逆方向リセット端子に前記ゲート端子を接続された第２のトランジスタを有し、前記トリガ信号生成部が、前記順シフトの反復動作の合間にて、前記第２のトランジスタをオンする信号を前記第１段乃至第βｂ段の前記逆方向リセット端子に印加し、前記逆シフトの反復動作の合間にて、前記第１のトランジスタをオンする信号を前記第（ｍ−βｆ＋１）段乃至第ｍ段の前記順方向リセット端子に印加する構成とすることができる。

本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、上記本発明に係る双方向シフトレジスタを用い、前記各ゲート信号線への前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、を有する。

本発明によれば、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置が得られる。

第１の実施形態に係る画像表示装置の構成を示す模式図である。 第１の実施形態に係る双方向シフトレジスタの構成を示す模式図である。 第１の実施形態に係る双方向シフトレジスタの第１段の単位レジスタ回路の概略の回路図である。 第１の実施形態に係る双方向シフトレジスタの第２段の単位レジスタ回路の概略の回路図である。 第１の実施形態に係る双方向シフトレジスタの第λ段の単位レジスタ回路の概略の回路図である。 第１の実施形態に係る双方向シフトレジスタの第（Ｎ−１）段の単位レジスタ回路の概略の回路図である。 第１の実施形態に係る双方向シフトレジスタの第Ｎ段の単位レジスタ回路の概略の回路図である。 第１の実施形態に係る双方向シフトレジスタの順シフト動作での各種信号の波形を示すタイミング図である。 第１の実施形態に係る双方向シフトレジスタの逆シフト動作での各種信号の波形を示すタイミング図である。 第２の実施形態に係る画像表示装置の構成を示す模式図である。 第２の実施形態に係る双方向シフトレジスタの構成を示す模式図である。 第３の実施形態に係る双方向シフトレジスタの構成を示す模式図である。 第３の実施形態に係る双方向シフトレジスタの単位レジスタ回路の概略の回路図である。 従来の単位レジスタ回路の構成を示す回路図である。 従来の単位レジスタ回路の動作を説明する信号波形図である。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

［第１の実施形態］
図１は、第１の実施形態に係る画像表示装置１０の構成を示す模式図である。画像表示装置１０は例えば、液晶ディスプレイなどである。画像表示装置１０は、複数の画素回路１２、ゲート線駆動回路１４、データ線駆動回路１６及び制御回路１８を有する。

画素回路１２は、画素に対応して表示部にマトリクス状に配列される。

ゲート線駆動回路１４には複数のゲート信号線２０が接続される。各ゲート信号線２０には、水平方向（行方向）に並ぶ複数の画素回路１２が接続される。ゲート線駆動回路１４はゲート信号線２０に順番にゲート信号を出力し、当該ゲート信号線２０に接続される画素回路１２をデータ書き込み可能にする。

データ線駆動回路１６には複数のデータ線２２が接続される。各データ線２２には、垂直方向（列方向）に並ぶ複数の画素回路１２が接続される。データ線駆動回路１６は１走査線分の画像データをデータ線２２に出力する。各データ線２２に出力されたデータは、ゲート信号により書き込み可能とされている画素回路１２に書き込まれ、各画素回路１２は書き込まれたデータに応じて画素から出射される光量を制御する。

制御回路１８は、ゲート線駆動回路１４及びデータ線駆動回路１６の動作を制御する。

画像表示装置１０はゲート線駆動回路１４として表示部の左側部に配置されるゲート線駆動回路１４Ｌと、右側部に配置されるゲート線駆動回路１４Ｒとを備え、ゲート線駆動回路１４Ｒは奇数行のゲート信号線２０に、またゲート線駆動回路１４Ｌは偶数行のゲート信号線２０にゲート信号を供給する。ゲート線駆動回路１４及び制御回路１８は双方向シフトレジスタを構成し、ゲート信号をゲート信号線２０に供給する順序を、表示部の上側から下側へ向かう順方向と、下側から上側へ向かう逆方向とに切り替えることができる。

図２は、画像表示装置１０のゲート信号線２０の走査に用いる双方向シフトレジスタ３０の構成を示す模式図である。双方向シフトレジスタ３０は、シフトレジスタ部３２、クロック信号生成部３４及びトリガ信号生成部３６を含んで構成され、シフトレジスタ部３２はゲート線駆動回路１４に設けられ、クロック信号生成部３４及びトリガ信号生成部３６は例えば制御回路１８に設けられる。シフトレジスタ部３２は従属接続された複数段の単位レジスタ回路３８からなる。

図２は、例として右側のゲート線駆動回路１４Ｒに設けられるシフトレジスタ部３２に関係する部分を示している。ゲート線駆動回路１４Ｒは奇数行、つまり２行ごとのゲート信号線２０を２Ｈ（Ｈは１行の水平走査期間である。）ずれたタイミングで順次駆動する。一方、ゲート線駆動回路１４Ｌは偶数行のゲート信号線２０を奇数行とは１Ｈずれたタイミングで順次駆動する。片側のゲート線駆動回路１４のシフトレジスタ部３２は４相のクロックで駆動する構成とするが、上述のように両側で互いに１Ｈ位相がずれた駆動とするため、クロック信号生成部３４は８相のクロック信号Ｖ１〜Ｖ８を生成する。各クロック信号には８Ｈ周期で２Ｈ幅のパルスが発生され、位相が隣接するクロック信号同士、つまりＶｊとＶ（ｊ＋１）とは１Ｈ期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Ｈレベルに維持される２Ｈ期間のうち１Ｈ期間が互いにオーバーラップする。クロック信号生成部３４は、それぞれ２Ｈずつ位相がずれた信号の組であるＶ１，Ｖ３，Ｖ５，Ｖ７からなる第１のセットとＶ２，Ｖ４，Ｖ６，Ｖ８からなる第２のセットとに分け、第１のセットをゲート線駆動回路１４Ｒへ供給し、第２のセットをゲート線駆動回路１４Ｌへ供給する。各段の単位レジスタ回路３８は複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号（出力制御クロック信号）を１つ対応付けられる。

クロック信号生成部３４はクロックパルスを、シフトレジスタ部３２の順シフト動作時には順方向で順番に、つまりＶ１，Ｖ２，・・・，Ｖ８，Ｖ１，・・・の順序で生成する。一方、逆シフト動作時には逆方向で順番に、つまりＶ８，Ｖ７，・・・，Ｖ１，Ｖ８，・・・の順序で生成する。それぞれシフトレジスタ部３２の各段に供給する。このクロック信号生成部３４に対して、ゲート線駆動回路１４Ｒでは先頭段（上側）から後尾段（下側）へ向けてＶ１，Ｖ３，Ｖ５，Ｖ７，Ｖ１，・・・の順序で１段ずつ位相を変えたクロック信号が出力制御クロック信号として供給される。またゲート線駆動回路１４Ｌでは当該順序はＶ２，Ｖ４，Ｖ６，Ｖ８，Ｖ２，・・・とする。

トリガ信号生成部３６は、順シフトの開始時に順方向トリガ信号ＶＳＴＦを生成し、逆シフトの開始時に逆方向トリガ信号ＶＳＴＢを生成する。具体的には、順シフトの開始時に、信号ＶＳＴＦにＨレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号ＶＳＴＢにＨレベルに立ち上がるパルスを発生させる。

シフトレジスタ部３２は、既に述べたように複数の単位レジスタ回路３８を従属接続した構成を有する。各単位レジスタ回路３８はその出力端子からパルスを出力する。シフトレジスタ部３２は単位レジスタ回路３８の各段から、順シフト動作では先頭段から順番にパルスを出力し、逆シフト動作では後尾段から順番にパルスを出力する。

シフトレジスタ部３２の総段数をＮで表す。複数段の単位レジスタ回路３８には、出力端子にゲート信号線２０を接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線２０を接続されないダミー段とが含まれる。総段数Ｎの値は、画像表示装置１０の走査線数、つまりゲート信号線２０の本数と、先頭ダミー段及び後尾ダミー段の段数とに応じて定まる。本実施形態ではダミー段を先頭及び後尾にそれぞれ２段設ける。ゲート線駆動回路１４Ｒ側の第ｋ段の単位レジスタ回路３８の出力をＧ（２ｋ−１）（ｋは１≦ｋ≦Ｎなる自然数である。）と表すと、ダミー段の出力であるＧ１，Ｇ３，Ｇ（２Ｎ−３），Ｇ（２Ｎ−３）はゲート信号線２０へ出力されず、主要段である第λ段（λは３≦λ≦Ｎ−２なる自然数である。）の出力Ｇ（２λ−１）がゲート信号線２０へ出力される。

なお、ゲート線駆動回路１４Ｌ側の第ｋ段の単位レジスタ回路３８の出力をＧ（２ｋ）と表すと、ダミー段の出力であるＧ２，Ｇ４，Ｇ（２Ｎ−２），Ｇ（２Ｎ）はゲート信号線２０へ出力されず、主要段である第λ段の出力Ｇ（２λ）がゲート信号線２０へ出力される。

図２には各単位レジスタ回路３８の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばＶ（２λ−１）といった記号を用いる。この表記において、８を超える数ζで相が表されるクロック信号Ｖζは、ζを８で除したときの剰余ξで表されるクロック信号Ｖξを意味するものとする。

図３〜図７は単位レジスタ回路３８の概略の回路図であり、図３は第１段、図４は第２段、図５は第λ段、図６は第（Ｎ−１）段、図７は第Ｎ段の単位レジスタ回路３８を表している。

まず、図５に示す主要段（第λ段）の単位レジスタ回路３８を参照しつつ、第ｋ段（１≦ｋ≦Ｎ）の単位レジスタ回路３８の基本構成を説明し、その後、ダミー段（ｋ＝１，２，Ｎ−１，Ｎ）の単位レジスタ回路３８の構成について、基本構成との相違点を中心に説明する。

第ｋ段の単位レジスタ回路３８は、ｎチャネルのトランジスタＴ１Ｆ，Ｔ１Ｂ，Ｔ２〜Ｔ６，Ｔ７Ｆ，Ｔ７Ｂ，Ｔ９Ｆ，Ｔ９Ｂ，Ｔ１０Ｆ，Ｔ１０Ｂ及びキャパシタＣ１，Ｃ３を含んで構成される。

第ｋ段の単位レジスタ回路３８は、自段のパルスＧ（２ｋ−１）を出力する出力端子ＮＯＵＴ（ｋ）を有し、また、他の段のパルス又はトリガ信号を入力される端子として順方向セット端子ＮＳＦ（ｋ）、逆方向セット端子ＮＳＢ（ｋ）、順方向リセット端子ＮＲＦ（ｋ）及び逆方向リセット端子ＮＲＢ（ｋ）を有する。主要段の端子ＮＳＦ（λ）は第（λ−１）段から出力信号Ｇ（２λ−３）を入力され、端子ＮＳＢ（λ）は第（λ＋１）段から出力信号Ｇ（２λ＋１）を入力され、端子ＮＲＦ（λ）は第（λ＋２）段から出力信号Ｇ（２λ＋３）を入力され、端子ＮＲＢ（λ）は第（λ−２）段から出力信号Ｇ（２λ−５）を入力される。ダミー段に関しては、対応する他の段の出力信号が存在しない場合があり、その場合にはトリガ信号が入力される。ダミー段についてはさらに具体的に後述する。

また、第ｋ段の単位レジスタ回路３８は、クロック信号生成部３４からはＶ（２ｋ−１），Ｖ（２ｋ＋３）を入力される。

さらに各単位レジスタ回路３８は、トリガ信号生成部３６から順方向トリガ信号ＶＳＴＦ及び逆方向トリガ信号ＶＳＴＢを入力され、電源ＶＧＨからＨレベル、電源ＶＧＬからＬレベルの電圧を供給される。

出力トランジスタＴ５は、ドレインを出力制御クロック信号Ｖ（２ｋ−１）の信号線に、またソースを出力端子ＮＯＵＴ（ｋ）に接続され、ゲートに接続される基準点Ｎ１の電位に応じてチャネルの導通を制御される。Ｔ５のゲートとソースとの間にはキャパシタＣ１が接続される。トランジスタＴ５及びキャパシタＣ１は、基準点であるノードＮ１がＨレベルである状態で、入力されるクロックパルスＶ（２ｋ−１）に同期して自段の出力パルスＧ（２ｋ−１）を出力する出力回路として機能する。

また、出力端子ＮＯＵＴ（ｋ）にドレインを接続されるトランジスタＴ６はソースを電源ＶＧＬに接続され、ゲートに接続されるノードＮ２の電位に応じてオン／オフを制御される。ノードＮ２とＶＧＬとの間にはキャパシタＣ３が接続される。

基準点Ｎ１は、それぞれダイオード接続されたトランジスタＴ１Ｆ，Ｔ１Ｂを介して端子ＮＳＦ（ｋ）及びＮＳＢ（ｋ）に接続される。トランジスタＴ１Ｆ，Ｔ１Ｂは、端子ＮＳＦ（ｋ）又はＮＳＢ（ｋ）に他の段の出力パルスが入力されると基準点Ｎ１をＨレベルに設定するセット回路として機能する。

互いに並列に基準点Ｎ１と電源ＶＧＬとの間に接続されたトランジスタＴ２，Ｔ９Ｆ，Ｔ９Ｂは、Ｎ１とＶＧＬとの間を断続するスイッチ素子として機能する。Ｔ２はゲートをノードＮ２に接続され、Ｔ９Ｆはゲートを端子ＮＲＦ（ｋ）に接続され、Ｔ９Ｂはゲートを端子ＮＲＢ（ｋ）に接続され、Ｎ２，端子ＮＲＦ（ｋ），ＮＲＢ（ｋ）のいずれかの電位がＨレベルとなると基準点Ｎ１の電位をＬレベルに設定する。特に、トランジスタＴ９Ｆ，Ｔ９Ｂは端子ＮＲＦ（ｋ）又はＮＲＢ（ｋ）に他の段の出力パルスが入力されると基準点Ｎ１をＬレベルに設定するリセット回路として機能する。

ここで、基準点Ｎ１がＨレベルにセットされる期間以外はノードＮ２がＨレベルに設定される。トランジスタＴ２はノードＮ２がＨレベルの期間、オンするので、比較的長時間通電状態となる。その結果、トランジスタＴ２のしきい値電圧Ｖｔｈ（Ｔ２）は正方向にシフトし、Ｔ２が基準点Ｎ１をＬレベルに固定する能力は低下する。一方、基準点Ｎ１のセット期間（第ｋ段の出力期間）以外でもＴ５のドレインにはクロック信号Ｖ（２ｋ−１）のパルスが印加され、当該パルスはＴ５のゲート−ドレイン間容量Ｃｇｄを介してＮ１の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタＴ５のサイズは大きくする必要があり、それと共にＣｇｄも大きくなり、基準点Ｎ１の電位浮き上がりも大きくなる。そこで、Ｔ９Ｆ，Ｔ９Ｂを設けてＮ１を好適にＬレベルにリセットするようにしている。

互いに並列にノードＮ２と電源ＶＧＨとの間に接続されたトランジスタＴ３，Ｔ１０Ｆ，Ｔ１０Ｂは、Ｎ２とＶＧＨとの間を断続するスイッチ素子として機能する。Ｔ３はゲートをクロック信号（２ｋ＋３）の信号線に接続され、Ｔ１０Ｆはゲートを順方向トリガ信号ＶＳＴＦの信号線に接続され、Ｔ１０Ｂはゲートを逆方向トリガ信号ＶＳＴＢの信号線に接続され、クロック信号（２ｋ＋３），ＶＳＴＦ，ＶＳＴＢのいずれかの電位がＨレベルとなるとノードＮ２の電位をＨレベルに設定する。

互いに並列にノードＮ２と電源ＶＧＬとの間に接続されたトランジスタＴ４，Ｔ７Ｆ，Ｔ７Ｂは、Ｎ２とＶＧＬとの間を断続するスイッチ素子として機能する。Ｔ４はゲートをＮ１に接続され、Ｔ７Ｆはゲートを端子ＮＳＦ（ｋ）に接続され、Ｔ７Ｂはゲートを端子ＮＳＢ（ｋ）に接続され、Ｎ１，端子ＮＳＦ（ｋ），ＮＳＢ（ｋ）のいずれかの電位がＨレベルとなるとノードＮ２の電位をＬレベルに設定する。

次にダミー段の単位レジスタ回路３８について説明する。図３に示す第１段の単位レジスタ回路３８は、トランジスタＴ１０Ｆを有さない点が図５の単位レジスタ回路３８と相違する。図７に示す第Ｎ段の単位レジスタ回路３８は、トランジスタＴ１０Ｂを有さない点が図５の単位レジスタ回路３８と相違する。図４に示す第２段の単位レジスタ回路３８、及び図６に示す第（Ｎ−１）段の単位レジスタ回路３８は、回路の基本的な構成は図５の単位レジスタ回路３８と共通である。

上述したようにダミー段に関しては、端子ＮＳＦ，ＮＳＢ，ＮＲＦ，ＮＲＢへ出力パルスを供給する他の段の出力信号が存在しない場合がある。他の段からの出力信号が存在しない端子は具体的には、第１段のＮＳＦ、第１，２段のＮＲＢ、第Ｎ段のＮＳＢ、第（Ｎ−１），Ｎ段のＮＲＦである。

これらのうちセット端子ＮＳＦ，ＮＳＢは出力パルスの生成準備として基準点Ｎ１をＨレベルにセットする信号を入力するために用いられる。そこで、第１段のＮＳＦには、順シフトの開始時にトリガ信号生成部３６から順方向トリガ信号ＶＳＴＦのパルスを入力する。また、第Ｎ段のＮＳＢには、逆シフトの開始時に逆方向トリガ信号ＶＳＴＢのパルスを入力する。

一方、リセット端子ＮＲＦ，ＮＲＢは出力パルスの生成後、基準点Ｎ１をＬレベルにリセットする信号を入力するために用いられる。Ｎ１をＬレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段の出力はゲート信号線２０の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第（Ｎ−１），Ｎ段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第１，２段の出力は他の段の基準点Ｎ１をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。そこで、順シフトにおける第（Ｎ−１），Ｎ段の端子ＮＲＦ、逆シフトにおける第１，２段の端子ＮＲＢには、次のフレームに対するシフト動作の開始までにＨレベルの何らかの信号を入力して、当該段の基準点Ｎ１をリセット状態とすれば足りる。その一例として、本実施形態では、第（Ｎ−１），Ｎ段のＮＲＦには順方向トリガ信号ＶＳＴＦを入力し、第１，２段のＮＲＢには逆方向トリガ信号ＶＳＴＢを入力する構成としている。

主要段は駆動対象負荷として出力端子ＮＯＵＴにゲート信号線２０及び複数の画素回路１２を接続される。大画面化によるゲート信号線２０の長さの増加、及び高解像度化によるゲート信号線２０に接続される画素回路１２の数の増加に応じて当該駆動対象負荷は大きくなる。主要段の出力トランジスタＴ５は当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅（チャネル幅）を大きく設計される。例えば、主要段のＴ５は５０００μｍ程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線２０に接続されないので、その出力トランジスタＴ５の駆動能力は主要段より低く設定される。例えば、ダミー段のＴ５は、主要段のＴ５のチャネル幅の１／１０である５００μｍ程度に設定される。このように、ダミー段のトランジスタＴ５のサイズが小さくなり、ダミー段の単位レジスタ回路３８を縮小できる。また、ダミー段の消費電力が低減される。

以上、ゲート線駆動回路１４の構成を奇数行のゲート信号線２０を駆動する右側のゲート線駆動回路１４Ｒを例に説明した。偶数行のゲート信号線２０を駆動する左側のゲート線駆動回路１４Ｌの構成も右側と同様であるが、念のため簡単に説明する。例えば、シフトレジスタ部３２の第λ段は、右側のゲート線駆動回路１４Ｒでは第（２λ−１）行のゲート信号線２０に接続され、一方、左側のゲート線駆動回路１４Ｌでは第（２λ）行のゲート信号線２０に接続され、また順シフトでは第（２λ−１）行のゲート信号線２０の駆動に１Ｈ遅れて第（２λ）行のゲート信号線２０が駆動される。この対応関係から容易に推察されるように、ゲート線駆動回路１４Ｌの第ｋ段の単位レジスタ回路３８の出力端子ＮＯＵＴ（ｋ）は信号Ｇ（２ｋ）を出力し、また主要段の端子ＮＳＦ（λ），ＮＳＢ（λ），ＮＲＦ（λ），ＮＲＢ（λ）はそれぞれＧ（２λ−２），Ｇ（２λ＋２），Ｇ（２λ＋４），Ｇ（２λ−４）を入力される。また、Ｔ５には出力制御クロック信号としてＶ（２ｋ）が入力され、Ｔ３のゲートにはクロック信号Ｖ（２ｋ＋４）が印加される。

次に双方向シフトレジスタ３０の動作について説明する。図８は順シフト動作での各種信号の波形を示すタイミング図である。

順シフトは１フレームの画像信号の先頭にて、トリガ信号生成部３６が順方向トリガ信号のパルスを生成することにより開始される（時刻ｔ０，ｔ１）。トリガ信号生成部３６は時刻ｔ０にて奇数行駆動用の順方向トリガ信号ＶＳＴＦのパルスを生成した後、１Ｈ期間遅れた時刻ｔ１にて偶数行駆動用の順方向トリガ信号ＶＳＴＦ２のパルスを生成する（時刻ｔ１）。一方、奇数行駆動用の逆方向トリガ信号ＶＳＴＢ及び偶数行駆動用の逆方向トリガ信号ＶＳＴＢ２はＬレベルに固定される。

第２〜Ｎ段の単位レジスタ回路３８は、信号ＶＳＴＦのパルスを入力されると、Ｔ１０ＦがオンしてノードＮ２をＨレベルに引き上げ、その結果、Ｔ２がオンして基準点Ｎ１をＬレベルに初期設定する。一方、第１〜（Ｎ−αｂ）段の単位レジスタ回路３８は、信号ＶＳＴＢのパルスを入力されるとＴ１０Ｂがオンすることにより、基準点Ｎ１をＬレベルに初期設定する。

クロック信号生成部３４は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号Ｖｊ（ｊは１≦ｊ≦７なる自然数）のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ（ｊ＋１）のパルスを立ち上げ、また、クロック信号Ｖ８のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ１のパルスを立ち上げる。

ここではまず、ゲート線駆動回路１４Ｒの主要段（第λ段）の単位レジスタ回路３８の順シフト動作を説明する。

第λ段の動作の前には第１〜（λ−１）段が順番に動作して２Ｈ幅のパルスを２Ｈの位相差で順次出力している。端子ＮＳＦ（λ）に第（λ−１）段の出力信号Ｇ（２λ−３）のパルスが入力されると（時刻ｔ２）、基準点Ｎ１がＨレベルに応じた電位（ＶＧＨ−Ｖｔｈ（Ｔ１Ｆ））にセットされてＴ５がオンし、またキャパシタＣ１の端子間電圧が当該電位にセットされる。このとき、Ｔ４がオンしてノードＮ２をＬレベルに設定する。また、このときＴ７Ｆもオンすることにより、Ｔ４だけの場合より速やかにノードＮ２がＬレベルに設定される。当該ノードＮ２の電位はキャパシタＣ３に保持される。ノードＮ２がＬレベルであることにより、Ｔ２及びＴ６はオフ状態である。

第（λ−１）段の出力パルスはクロックＶ（２λ−３）のパルス（図８ではクロックＶ７のパルス）に同期して発生するので、時刻ｔ２から２Ｈ経った時刻ｔ３では第λ段へクロック信号Ｖ（２λ−１）のパルス（図８ではクロック信号Ｖ１のパルス）が入力される。クロック信号Ｖ（２λ−１）のパルスは、Ｔ５のソース電位を上昇させる。すると、ブートストラップ効果によりＮ１の電位がさらに上昇し、クロック信号Ｖ（２λ−１）のパルスは電位低下することなく信号Ｇ（２λ−１）のパルスとなって端子ＮＯＵＴ（λ）から出力される。この信号Ｇ（２λ−１）のパルスは第（λ＋１）段の端子ＮＳＦに入力され、当該段のＮ１をＨレベルにセットする。

時刻ｔ４にてクロック信号Ｖ（２λ−１）のパルスが立ち下がると、信号Ｇ（２λ−１）のパルスも立ち下がる。一方、基準点Ｎ１の電位はＨレベルに維持される。

時刻ｔ４では、第（λ＋１）段がクロック信号Ｖ（２λ＋１）のパルスに同期して信号Ｇ（２λ＋１）のパルスを出力する。このように、各段は先行する段のパルス出力から２Ｈ遅れて当該段のパルスを出力する。第（λ＋１）段のパルス出力を受けた第（λ＋２）段は、時刻ｔ４から２Ｈ経った時刻ｔ５にて信号Ｇ（２λ＋３）のパルスを出力する。

時刻ｔ５にて第λ段は端子ＮＲＦに信号Ｇ（２λ＋３）のパルスを入力されると、Ｔ９Ｆがオンして基準点Ｎ１をＬレベルにリセットする。それと同時にクロック信号Ｖ（２λ＋３）によりＴ３もオンしてノードＮ２をＨレベルに引き上げる。その結果、Ｔ６がオンして出力端子ＮＯＵＴ（λ）を電源ＶＧＬに接続する。

なお、Ｔ３はクロック信号Ｖ（２λ＋３）により時刻ｔ５以外のタイミングでも周期的にオンし、基準点Ｎ１がセット状態とされる期間を除き、ノードＮ２をＨレベルに良好に維持する。これにより、基準点Ｎ１がＨレベルにセット状態とされる期間を除き、ＮＯＵＴ（λ）はＬレベルに維持される。

以上の動作にて時刻ｔ２に先行する２Ｈ期間には第（λ−２）段から端子ＮＲＢ（λ）にパルスが入力されＴ９Ｂがオンするが、当該期間は第（λ−１）段から端子ＮＳＦ（λ）へのパルス入力で基準点Ｎ１がＨレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻ｔ４〜ｔ５の２Ｈ期間には第（λ＋１）段から端子ＮＳＢ（λ）にパルスが入力され、Ｔ１Ｂを介して端子ＮＳＢ（λ）から基準点Ｎ１にＨレベルの電位が印加されるが、当該期間は第（λ＋２）段から端子ＮＲＦ（λ）へのパルス入力で基準点Ｎ１がＬレベルにリセットされる前であるので、上述の動作に影響を与えない。

また、基準点Ｎ１をＨレベルにセットするタイミングは、クロック信号Ｖ（２λ−１）の複数のパルスのうち時刻ｔ３のパルスに１周期先行するパルスよりも後であり、基準点Ｎ１をＬレベルにリセットするタイミングは、１周期後に生成されるパルスよりも前であるので、端子ＮＯＵＴ（λ）からのパルス出力は時刻ｔ３のクロックパルスに同期した１回だけである。

上述したように主要段は自段の１つ前の段の出力パルスを受けて基準点Ｎ１をセット状態とし、自段の２つ後の段の出力パルスを受けて基準点Ｎ１をリセット状態とする。この点、第１段のダミー段には１つ前の段が存在しない。そこで、既に述べたように第１段は端子ＮＳＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第１段は時刻ｔ０に生成される信号ＶＳＴＦのパルスを受けて基準点Ｎ１をＨレベルにセットされる。これ以降の第１段の動作は上述した第λ段と同様である。また、第（Ｎ−１），Ｎ段のダミー段には２つ後の段が存在しない。そこで、既に述べたように第（Ｎ−１），Ｎ段は端子ＮＲＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第（Ｎ−１），Ｎ段の基準点Ｎ１は１フレームの順シフト動作の終わりにてＨレベルにセットされた後、次のフレームの開始時に生成される信号ＶＳＴＦのパルスを受けてＬレベルにリセットされる。

以上、ゲート線駆動回路１４Ｒの各段の順シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の順シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ遅れて各動作を行う。

図９は逆シフト動作での各種信号の波形を示すタイミング図である。

逆シフトは１フレームの画像信号の先頭にて、トリガ信号生成部３６が逆方向トリガ信号のパルスを生成することにより開始される（時刻ｔ０，ｔ１）。トリガ信号生成部３６は時刻ｔ０にて偶数行駆動用の逆方向トリガ信号ＶＳＴＢ２のパルスを生成した後、１Ｈ期間遅れた時刻ｔ１にて奇数行駆動用の逆方向トリガ信号ＶＳＴＢのパルスを生成する（時刻ｔ１）。一方、奇数行駆動用の順方向トリガ信号ＶＳＴＦ及び偶数行駆動用の順方向トリガ信号ＶＳＴＦ２はＬレベルに固定される。

クロック信号生成部３４は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号Ｖ（ｊ＋１）のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖｊのパルスを立ち上げ、また、クロック信号Ｖ１のパルス立ち上がりから１Ｈ遅れてクロック信号Ｖ８のパルスを立ち上げる。

シフトレジスタ部３２の各段の単位レジスタ回路３８は、端子ＮＳＦに関する部分と端子ＮＳＢに関する部分とが対称な回路構成とされ、端子ＮＲＦに関する部分と端子ＮＲＢに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路１４を駆動に用いる４相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路３８は端子ＮＳＢに自段よりクロック１相分先行して、つまり２Ｈ期間先行して生成された出力パルスを受けて基準点Ｎ１をセット状態とし、端子ＮＲＢに自段よりクロック２相分後、つまり４Ｈ遅れて生成された出力パルスを受けて基準点Ｎ１をリセット状態とするように構成されている。また、シフトレジスタ部３２の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路１８がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部３２は順シフトと同様の動作で逆シフト動作を行う。

例えば、ゲート線駆動回路１４Ｒの第Ｎ段は時刻ｔ１に端子ＮＳＢに逆方向トリガ信号ＶＳＴＢのパルスを入力されて、基準点Ｎ１をＨレベルにセットされ、その後最初に生成されるクロック信号Ｖ（２Ｎ−１）のパルスに同期して、出力信号Ｇ（２Ｎ−１）にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。

以上、ゲート線駆動回路１４Ｒを例に逆シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の逆シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ進んで各動作を行う。

ここで、自段を基点として、リセット端子ＮＲＦにパルスを入力する他の段を、セット端子ＮＳＢにパルスを入力する他の段より遠い段に設定し、かつリセット端子ＮＲＢにパルスを入力する他の段を、セット端子ＮＳＦにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子ＮＳＢ，ＮＲＢに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子ＮＳＦ，ＮＲＦに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子ＮＳＦ，ＮＲＦの入力のみを選択的に受け付け、一方、逆シフト動作時には端子ＮＳＢ，ＮＲＢの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部３２及びそれを構成する単位レジスタ回路３８はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路３８の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部３２に沿って配する必要がないので、ゲート線駆動回路１４の水平方向のサイズ増加を抑制できる。

なお、順シフト動作にて説明したように、基準点Ｎ１をリセットする動作に同期して、クロック信号を用いてＴ３をオンしてノードＮ２をＨレベルに引き上げる。本実施形態では、片側のゲート線駆動回路１４を駆動するクロックを４相とし、例えば、ゲート線駆動回路１４Ｒでは自段の出力トランジスタＴ５への出力制御クロック信号Ｖ（２ｋ−１）にクロック２相分遅れたタイミングで基準点Ｎ１をリセットする。この基準点Ｎ１のリセットのタイミングでＴ３をオンするクロック信号は順シフトではＶ（２ｋ＋３）であり、逆シフトではＶ（２ｋ−５）となり、これらは同相である。すなわち本実施形態ではＴ３を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。

さて、上記実施形態では、片側のゲート線駆動回路１４を４相駆動とし、基本的に第ｋ段の単位レジスタ回路３８に第（ｋ−２）段，第（ｋ−１）段，第（ｋ＋１）段，第（ｋ＋２）段の出力を入力し、第（ｋ−１）段，第（ｋ＋１）段の出力パルスで基準点Ｎ１がＨレベルにセットされ、第（ｋ−２）段，第（ｋ＋２）段の出力パルスで基準点Ｎ１がＬレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点Ｎ１のＨレベルをＬレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点Ｎ１がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点Ｎ１の電位がＨレベルより高い電位からＬレベルへ一気に引き下げられると共にトランジスタＭ６がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。

ここで本発明は上記実施形態の構成に限られない。一般的には、シフトレジスタ部３２を駆動するクロック信号をｎ相（ｎは３以上の整数である。）とし、αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜ｎかつαｂ＜βｆ＜ｎなる自然数として、第ｋ段の単位レジスタ回路３８に第（ｋ−βｂ）段，第（ｋ−αｆ）段，第（ｋ＋αｂ）段，第（ｋ＋βｆ）段の出力を入力し、第（ｋ−αｆ）段，第（ｋ＋αｂ）段の出力パルスで基準点Ｎ１がＨレベルにセットされ、第（ｋ−βｂ）段，第（ｋ＋βｆ）段の出力パルスで基準点Ｎ１がＬレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。

ちなみに、αｆ＜βｂ及びαｂ＜βｆという条件からβｆ，βｂは２以上であり、この条件からはＮは３以上であればよい。しかし、上記実施形態のように先頭にβｂ段、後尾にβｆ段のダミー段を設ける双方向シフトレジスタでは、順シフト及び逆シフトを行うために主要段を最低２段必要とすることからＮは６以上となる。

なお、この一般的な場合のシフトレジスタ部３２の両端部の単位レジスタ回路３８の端子ＮＳＦ，ＮＳＢ，ＮＲＦ，ＮＲＢへも、上述のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数Ｎ段の双方向シフトレジスタにおいて、第１〜αｆ段の端子ＮＳＦには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点Ｎ１をＨレベルにセットする。また第（Ｎ−αｆ＋１）〜Ｎ段の端子ＮＳＢには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点Ｎ１をセット状態とする。また、第（Ｎ−βｆ＋１）〜Ｎ段の端子ＮＲＦに入力するリセット信号として、順方向トリガ信号を用いることができる。第１〜βｂ段の端子ＮＲＢに入力するリセット信号として、逆方向トリガ信号を用いることができる。

単位レジスタ回路３８には、順方向トリガ信号ＶＳＴＦのパルスにより基準点Ｎ１を初期状態としてＬレベルに設定する回路としてＴ１０Ｆ及びＴ２を含む構成を基本的には設けることができる。但し、第１〜αｆ段は信号ＶＳＴＦのパルスにより基準点Ｎ１をＨレベルにセットするので、例えば、上記実施形態の第１段（図３参照）と同じくＴ１０Ｆを有さない回路構成として、基準点Ｎ１がＬレベルに初期リセットされないようにする。同様に、単位レジスタ回路３８には、逆方向トリガ信号ＶＳＴＢのパルスにより基準点Ｎ１を初期状態としてＬレベルに設定する回路としてＴ１０Ｂ及びＴ２を含む構成を基本的には設けることができる。但し、第（Ｎ−αｂ＋１）〜Ｎ段は信号ＶＳＴＢのパルスによりＮ１をＨレベルにセットするので、例えば、上記実施形態の第Ｎ段（図７参照）と同じくＴ１０Ｂを有さない回路構成として、基準点Ｎ１がＬレベルに初期リセットされないようにする。

αｆは順シフト動作にて基準点Ｎ１がセットされてから出力パルスが立ち上がるまでの期間（先行セット期間）に相当し、αｂは逆シフト動作における先行セット期間に相当する。この先行セット期間が長くなると、キャパシタＣ１によって保持されたＮ１の電位がＴ９ＦやＴ９Ｂのリーク電流等により低下して、Ｔ５のドレインへのクロックパルス入力時にＴ５のゲートが端子ＮＯＵＴからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタＣ１の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαｆ及びαｂを１に設定して先行セット期間を短くする構成が好適である。

また、順シフト動作と逆シフト動作とにおける画像表示装置１０の動作を対称にする観点からαｆ＝αｂ、βｆ＝βｂとすることが好適である。

ｎ＝４、βｆ＝βｂ＝２とする上記実施形態では、上述したようにＴ３の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにＴ３の制御を双方向で共通のクロック信号で行う構成は、βｆ＋βｂ＝ｎのときに実現される。

上記実施形態では、順シフト動作では逆方向トリガ信号ＶＳＴＢはＬレベルに固定し、逆シフト動作では順方向トリガ信号ＶＳＴＦはＬレベルに固定した。この駆動方法においては、順シフト動作では、第１〜βｂ段の逆方向リセット端子ＮＲＢにゲートを接続されるＴ９Ｂはオフ状態に維持され、逆シフト動作では、第（Ｎ−βｆ＋１）〜Ｎ段の順方向リセット端子ＮＲＦにゲートを接続されるＴ９Ｆはオフ状態に維持される。このようにドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Ｖｔｈシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはｎチャネルのトランジスタではしきい値電圧Ｖｔｈが低下し、リーク電流を生じやすくなる。Ｖｔｈシフトは特にａ−Ｓｉ薄膜トランジスタ（ＴＦＴ）トランジスタにて問題となる。例えば、Ｖｔｈシフトを起こしたトランジスタは、一旦、オンして電流を流すことによりＶｔｈシフトを解消できることが知られている。

そこで、上記実施形態におけるシフトレジスタ部３２の駆動方法において、トリガ信号生成部３６は、順シフトが複数フレームに亘り反復される場合には、信号ＶＳＴＢを当該反復動作の合間の期間にてＨレベルに切り替えてＴ９Ｂをオンし、一方、逆シフトが反復される場合には、信号ＶＳＴＦを当該反復動作の合間の期間にてＨレベルに切り替えてＴ９Ｆをオンする構成とすることができる。これによりＶｔｈシフトによるＴ９Ｆ又はＴ９Ｂのリーク電流によって、Ｈレベルにセットされる期間における基準点Ｎ１の電位低下を防止することができる。なお、反復動作の合間の期間は、順シフト動作では第Ｎ段が出力パルスを生じた後、次のフレームの順方向トリガ信号ＶＳＴＦのパルスが生成される前まで、また逆シフト動作では第１段が出力パルスを生じた後、次のフレームの逆方向トリガ信号ＶＳＴＢのパルスが生成される前までの範囲で設定でき、例えば、画素回路１２に書き込まれる画像信号の垂直帰線期間に設定することができる。

さらに単位レジスタ回路は、図３〜図７に示すものに限られず、順方向セット端子ＮＳＦ及び逆方向セット端子ＮＳＢと、順方向リセット端子ＮＲＦ及び逆方向リセット端子ＮＲＢと、端子ＮＳＦ，ＮＳＢのいずれかにセット信号を入力されると基準点の電位を第１の電位に設定するセット回路と、端子ＮＲＦ，ＮＲＢのいずれかにリセット信号を入力されると基準点の電位を第２の電位に設定するリセット回路と、基準点が第１の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。例えば、後述する第３の実施形態の単位レジスタ回路６０はそのような回路構成の他の例である。また、上述したＴ３を順シフトと逆シフトとで共通のクロック信号で制御できる条件（βｆ＋βｂ＝ｎ）を満たさない場合には、Ｔ３のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の１つの変形例となる。

なお、上述の実施形態では、片側のゲート線駆動回路１４を駆動するクロック信号のパルスは隣接する相同士でオーバーラップしない場合を説明した。しかし、本発明は、クロック信号のパルスが隣接する相同士でオーバーラップする場合にも適用できる。例えば、クロック信号Ｖｊ，Ｖ（ｊ＋１）の位相差の時間を１としたときのクロックパルスの幅をκ（κはκ≧１である。）とすると、端子ＮＳＦ，ＮＳＢへのセット信号と端子ＮＲＦ，ＮＲＢへのリセット信号とがオーバーラップして入力されないことが必要である。具体的には、第（ｋ−βｂ）段の出力パルスと第（ｋ−αｆ）段の出力パルスとが重ならず、かつ、第（ｋ＋αｂ）段の出力パルスと第（ｋ＋βｆ）段の出力パルスとが重ならないことが求められる。これより、αｆ，αｂ，βｆ及びβｂの条件として、αｆ＋κ≦βｂ＜ｎかつαｂ＋κ≦βｆ＜ｎが得られる。

本発明に係る双方向シフトレジスタ３０を構成するトランジスタとしてｎチャネルのトランジスタを用いる例を説明したが、トランジスタはｐチャネルであってもよい。また、トランジスタは、ＴＦＴであってもＭＯＳＦＥＴであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）のいずれでもよく、またＩＧＺＯ（インジウムガリウム亜鉛オキサイド）等の酸化物半導体であってもよい。

［第２の実施形態］
以下、上記第１の実施形態と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。

図１０は、第２の実施形態に係る画像表示装置５０の構成を示す模式図である。画像表示装置５０は画像表示装置１０と同様、例えば、液晶ディスプレイなどである。画像表示装置５０は、複数の画素回路１２、ゲート線駆動回路１４、データ線駆動回路１６及び制御回路１８を有する。

左右のゲート線駆動回路１４は同一の回路構成であり、制御回路１８の制御の下、互いに同期して同時に動作し、それぞれ奇数行、偶数行の別なく全てのゲート信号線２０にゲート信号を供給する。つまり、左右のゲート線駆動回路１４はゲート信号線２０の両側から同一の駆動信号を印加する。このように両側からパルスを印加することにより、ゲート信号線２０のＣＲによる駆動信号の波形の劣化の影響を少なくすることができる。ゲート線駆動回路１４は各ゲート信号線２０を１Ｈずれたタイミングで順次駆動する。

図１１は、画像表示装置５０のゲート信号線２０の走査に用いる双方向シフトレジスタ３０の構成を示す模式図である。シフトレジスタ部３２には第１の実施形態と同じ構成の単位レジスタ回路３８がＮ個従属接続され、主要段が（Ｎ−４）段であり、主要段の先頭、後尾に各２段のダミー段が設けられる。双方向シフトレジスタ３０の回路構成は第１の実施形態にて図２を用いて説明したものと基本的に同じである。相違点は、シフトレジスタ部３２の各段の出力端子が２行ごとのゲート信号線２０ではなく１行ごとに接続される点である。これに対応して、第１の実施形態ではゲート線駆動回路１４Ｒの第ｋ段（ｋは１≦ｋ≦Ｎなる自然数である。）の出力信号をＧ（２ｋ−１）、またゲート線駆動回路１４Ｌの第ｋ段の出力信号をＧ（２ｋ）と表したのに対し、画像表示装置５０のゲート線駆動回路１４の第ｋ段の出力信号はＧｋと表される。ダミー段の出力であるＧ１，Ｇ２，Ｇ（Ｎ−１），ＧＮはゲート信号線２０へ出力されず、主要段である第λ段（λは３≦λ≦Ｎ−２なる自然数である。）の出力Ｇλがゲート信号線２０へ出力される。

本実施形態の双方向シフトレジスタ３０の動作は、基本的に図８、図９を用いて説明した第１の実施形態のゲート線駆動回路１４Ｒの動作と同様である。但し、クロックパルスの幅が第１の実施形態では２Ｈであったのに対し、本実施形態では１Ｈとしている。これにより、ゲート線駆動回路１４は１Ｈごとにパルスを出力する端子を順方向又は逆方向で順番に切り替え、ゲート信号線２０を順次駆動する。

なお、第１の実施形態で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。

［第３の実施形態］
以下、上記第１の実施形態と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。

第３の実施形態に係る画像表示装置１０の概略の構成は図１を用いて説明した第１の実施形態と同様であり、ゲート線駆動回路１４Ｒが奇数行を駆動し、ゲート線駆動回路１４Ｌが偶数行を駆動する。

図１２は、例として右側のゲート線駆動回路１４Ｒに設けられるシフトレジスタ部３２に関係する部分の構成を示している。シフトレジスタ部３２には単位レジスタ回路６０がＮ個従属接続され、主要段が（Ｎ−４）段であり、主要段の先頭、後尾に各２段のダミー段が設けられる。本実施形態の単位レジスタ回路６０は後述するように第１の実施形態の単位レジスタ回路３８とは異なる回路構成であり、各段に入力されるクロック信号や制御信号には図２に示す第１の実施形態の構成と相違が存在するが、各段の出力及び段相互の従属接続の仕方は基本的に第１の実施形態と同様である。

クロック信号生成部３４は第１の実施形態と同様であり、８相のクロック信号Ｖ１〜Ｖ８を２セットの４相クロック信号に分け、そのうちＶ１，Ｖ３，Ｖ５，Ｖ７からなる組をゲート線駆動回路１４Ｒへ供給する。いずれの単位レジスタ回路６０もＶ１，Ｖ３，Ｖ５，Ｖ７を全て入力されるが、それらのうち出力制御クロック信号として利用される１つのクロック信号はシフトレジスタ部３２内における当該単位レジスタ回路６０の位置に応じて定まる。

図１３は単位レジスタ回路６０の概略の回路図であり、図１３は第λ段（主要段）を表している。この主要段（第λ段）の単位レジスタ回路６０を参照しつつ、第ｋ段（１≦ｋ≦Ｎ）の単位レジスタ回路６０の基本構成を説明し、その後、ダミー段（ｋ＝１，２，Ｎ−１，Ｎ）の単位レジスタ回路６０について、基本構成との相違点を中心に説明する。

第ｋ段の単位レジスタ回路６０は、ＮＭＯＳトランジスタＴ１Ｆ，Ｔ１Ｂ，Ｔ２，Ｔ４〜Ｔ６，Ｔ６Ａ，Ｔ６Ｂ，Ｔ６Ｃ，Ｔ９Ｆ，Ｔ９Ｂ及びキャパシタＣ１，Ｃ３を含んで構成される。

第ｋ段の単位レジスタ回路６０は、自段のパルスＧ（２ｋ−１）を出力する出力端子ＮＯＵＴ（ｋ）を有し、また、他の段のパルス又はトリガ信号を入力される端子として順方向セット端子ＮＳＦ（ｋ）、逆方向セット端子ＮＳＢ（ｋ）、順方向リセット端子ＮＲＦ（ｋ）及び逆方向リセット端子ＮＲＢ（ｋ）を有する。主要段の端子ＮＳＦ（λ）は第（λ−１）段から出力信号Ｇ（２λ−３）を入力され、端子ＮＳＢ（λ）は第（λ＋１）段から出力信号Ｇ（２λ＋１）を入力され、端子ＮＲＦ（λ）は第（λ＋２）段から出力信号Ｇ（２λ＋３）を入力され、端子ＮＲＢ（λ）は第（λ−２）段から出力信号Ｇ（２λ−５）を入力される。ダミー段に関しては、対応する他の段の出力信号が存在しない場合があり、その場合にはトリガ信号が入力される。ダミー段についてはさらに具体的に後述する。

また、第ｋ段の単位レジスタ回路６０は、クロック信号生成部３４からはＶ（２ｋ−１），Ｖ（２ｋ＋１），Ｖ（２ｋ＋３），Ｖ（２ｋ＋５）を入力される。さらに各単位レジスタ回路６０は、電源ＶＧＨからＨレベル、電源ＶＧＬからＬレベルの電圧を供給される。

出力トランジスタＴ５は、ドレインをクロック信号Ｖ（２ｋ−１）の信号線に、またソースを出力端子ＮＯＵＴ（ｋ）に接続され、ゲートに接続される基準点Ｎ１の電位に応じてチャネルの導通を制御される。Ｔ５のゲートとソースとの間にはキャパシタＣ１が接続される。トランジスタＴ５及びキャパシタＣ１は、基準点Ｎ１がＨレベルである状態で、入力されるクロックパルスＶ（２ｋ−１）に同期して自段の出力パルスＧ（２ｋ−１）を出力する出力回路として機能する。

トランジスタＴ６，Ｔ６Ａ，Ｔ６Ｂ，Ｔ６Ｃはドレインを出力端子ＮＯＵＴ（ｋ）に、またソースをＶＧＬに接続される。Ｔ６はゲートをノードＮ２に接続され、Ｔ６Ａはゲートにクロック信号Ｖ（２ｋ＋１）を印加され、Ｔ６Ｂはゲートにクロック信号Ｖ（２ｋ＋３）を印加され、Ｔ６Ｃはゲートにクロック信号Ｖ（２ｋ＋５）を印加され、Ｎ２，クロック信号Ｖ（２ｋ＋１），Ｖ（２ｋ＋３），Ｖ（２ｋ＋５）のいずれかの電位がＨレベルとなると出力端子ＮＯＵＴ（ｋ）を電源ＶＧＬに接続する。

Ｎ１は、それぞれダイオード接続されたトランジスタＴ１Ｆ，Ｔ１Ｂを介して端子ＮＳＦ（ｋ）及びＮＳＢ（ｋ）に接続される。トランジスタＴ１Ｆ，Ｔ１Ｂは、端子ＮＳＦ（ｋ）又はＮＳＢ（ｋ）に他の段の出力パルスが入力されると基準点Ｎ１をＨレベルに設定するセット回路として機能する。

互いに並列に基準点Ｎ１と電源ＶＧＬとの間に接続されたトランジスタＴ２，Ｔ９Ｆ，Ｔ９Ｂは、Ｎ１とＶＧＬとの間を断続するスイッチ素子として機能する。Ｔ２はゲートをノードＮ２に接続され、Ｔ９Ｆはゲートを端子ＮＲＦ（ｋ）に接続され、Ｔ９Ｂはゲートを端子ＮＲＢ（ｋ）に接続され、Ｎ２，端子ＮＲＦ（ｋ），ＮＲＢ（ｋ）のいずれかの電位がＨレベルとなると基準点Ｎ１の電位をＬレベルに設定する。特に、トランジスタＴ９Ｆ，Ｔ９Ｂは端子ＮＲＦ（ｋ）又はＮＲＢ（ｋ）に他の段の出力パルスが入力されると基準点Ｎ１をＬレベルに設定するリセット回路として機能する。

ノードＮ２と電源ＶＧＬとの間にはトランジスタＴ４が接続される。Ｔ４はゲートを基準点Ｎ１に接続される。また、ノードＮ２とクロック信号Ｖ（２ｋ−１）の入力端子との間にはキャパシタＣ３が接続される。トランジスタＴ４は、Ｎ２とＶＧＬとの間を断続するスイッチ素子として機能する。Ｎ１の電位がＨレベルの期間にてＴ４はオン状態となり、Ｎ２の電位をＬレベルに設定する。一方、Ｎ１の電位がＬレベルの期間はＴ４はオフ状態である。この状態ではクロック信号Ｖ（２ｋ−１）がＨレベルとなると、キャパシタＣ３を介してＮ２の電位がＨレベルに引き上げられる。

次にダミー段の単位レジスタ回路６０について説明する。ダミー段の単位レジスタ回路６０の回路構成は図１３に示す主要段と共通である。ダミー段は端子ＮＳＦ，ＮＳＢ，ＮＲＦ，ＮＲＢのうちにトリガ信号生成部３６からの信号を入力されるものがある点で主要段と相違する。この相違点については第１の実施形態と同様である。具体的には、第１段の端子ＮＳＦは順方向トリガ信号ＶＳＴＦを入力され、第Ｎ段の端子ＮＳＢは逆方向トリガ信号ＶＳＴＢを入力される。また、第（Ｎ−１）、Ｎ段の端子ＮＲＦには例えば、順方向トリガ信号ＶＳＴＦを入力し、第１，２段の端子ＮＲＢには例えば、逆方向トリガ信号ＶＳＴＢを入力する構成としている。

また、第１の実施形態で述べたように、ダミー段の出力トランジスタＴ５のサイズを主要段より小さくすることが好適である。

以上、ゲート線駆動回路１４の構成を奇数行のゲート信号線２０を駆動するゲート線駆動回路１４Ｒを例に説明した。本実施形態の偶数行のゲート信号線２０を駆動するゲート線駆動回路１４Ｌの構成も右側と同様である。この点については第１の実施形態と同様であるので説明を省略する。

次に双方向シフトレジスタ３０の動作について説明する。本実施形態についての順シフト動作及び逆シフト動作での各種信号の波形を示すタイミング図は第１の実施形態にて示した図８，図９と同じである。

順シフトは、１フレームの画像信号の先頭にて、トリガ信号生成部３６が順方向トリガ信号のパルスを生成することにより開始される（図８の時刻ｔ０，ｔ１）。クロック信号生成部３４は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。

ここではまず、ゲート線駆動回路１４Ｒの主要段（第λ段）の単位レジスタ回路６０の順シフト動作を説明する。

第λ段の動作の前には第１〜（λ−１）段が順番に動作して２Ｈ幅のパルスを２Ｈの位相差で順次出力している。ＮＳＦ（λ）に第（λ−１）段の出力信号Ｇ（２λ−３）のパルスが入力されると（図８の時刻ｔ２）、基準点Ｎ１がＨレベルに応じた電位（ＶＧＨ−Ｖｔｈ（Ｔ１Ｆ））にセットされてＴ５がオンし、またキャパシタＣ１の端子間電圧が当該電位にセットされる。このとき、Ｔ４がオンしてノードＮ２をＬレベルに設定する。よって、Ｔ２及びＴ６はオフ状態である。

時刻ｔ２から２Ｈ経った時刻ｔ３にて、出力制御クロック信号Ｖ（２λ−１）のパルスがＴ５のドレインに入力される。クロック信号Ｖ（２λ−１）のパルスは、Ｔ５のソース電位を上昇させる。すると、ブートストラップ効果により基準点Ｎ１の電位がさらに上昇し、クロックＶ（２λ−１）のパルスは電位低下することなく信号Ｇ（２λ−１）のパルスとして端子ＮＯＵＴ（λ）から出力される。この信号Ｇ（２λ−１）のパルスは第（λ＋１）段の端子ＮＳＦに入力され、当該段の基準点Ｎ１をＨレベルにセットする。

時刻ｔ４にて出力制御クロック信号Ｖ（２λ−１）のパルスが立ち下がると、信号Ｇ（２λ−１）のパルスも立ち下がる。また、このタイミングでクロック信号Ｖ（２λ＋１）のパルスがＴ６Ａをオンするので、出力端子ＮＯＵＴ（λ）はＶＧＬに接続され、出力信号Ｇ（２λ−１）はＬレベルとなる。一方、Ｎ１の電位はＨレベルに維持される（後続セット期間）。

時刻ｔ４では、第（λ＋１）段がクロックＶ（２λ＋１）のパルスに同期して信号Ｇ（２λ＋１）のパルスを出力する。このように、各段は先行する段のパルス出力から２Ｈ遅れて当該段のパルスを出力する。第（λ＋１）段のパルス出力を受けた第（λ＋２）段は、時刻ｔ４から２Ｈ経った時刻ｔ５にて信号Ｇ（２λ＋３）のパルスを出力する。

時刻ｔ５にて第λ段は端子ＮＲＦに信号Ｇ（２λ＋３）のパルスを入力されると、Ｔ９ＦがオンしてＮ１をＬレベルにリセットする。それと同時に、Ｔ６Ｂがクロック信号Ｖ（２λ＋３）のパルスによりオンして、出力信号Ｇ（２λ−１）をＬレベルに維持する。なお、次の２Ｈ期間では、Ｔ６Ｃがクロック信号Ｖ（２λ＋５）のパルスによりオンして、出力信号Ｇ（２λ−１）をＬレベルに維持する。

さて、基準点Ｎ１のセット期間（第ｋ段の出力期間）以外でもＴ５のドレインには出力制御クロック信号Ｖ（２ｋ−１）のパルスが印加され、当該パルスはＴ５のゲート−ドレイン間容量Ｃｇｄを介してＮ１の電位を浮き上がらせる働きをする。この基準点Ｎ１の電位変動は、Ｔ２がオンすることにより抑えられる。基準点Ｎ１のリセット期間では、Ｎ１は基本的にはＬレベルであり、Ｔ４がオフ状態である。この状態では、上述したように出力制御クロック信号Ｖ（２ｋ−１）のパルスに応じてノードＮ２の電位がＨレベルに引き上げられ、Ｔ２，Ｔ６がオンする。これにより、基準点Ｎ１はリセット期間にてＬレベルに固定され、また、出力信号Ｇ（２λ−１）はＬレベルに維持される。

上述したように主要段は自段の１つ前の段の出力パルスを受けて基準点Ｎ１をセット状態とし、自段の２つ後の段の出力パルスを受けて基準点Ｎ１をリセット状態とする。この点、第１段のダミー段には１つ前の段が存在しない。そこで、既に述べたように第１段は端子ＮＳＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第１段は時刻ｔ０に生成される信号ＶＳＴＦのパルスを受けて基準点Ｎ１をＨレベルにセットされる。これ以降の第１段の動作は上述した第λ段と同様である。また、第（Ｎ−１）、Ｎ段のダミー段には２つ後の段が存在しない。そこで、既に述べたように第（Ｎ−１）、Ｎ段は端子ＮＲＦに順方向トリガ信号ＶＳＴＦのパルスを入力する構成としている。第（Ｎ−１）、Ｎ段の基準点Ｎ１は１フレームの順シフト動作の終わりにてＨレベルにセットされた後、次のフレームの開始時に生成される信号ＶＳＴＦのパルスを受けてＬレベルにリセットされる。

以上、ゲート線駆動回路１４Ｒの各段の順シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の順シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ遅れて各動作を行う。

逆シフトは、１フレームの画像信号の先頭にて、トリガ信号生成部３６が逆方向トリガ信号のパルスを生成することにより開始される（図９の時刻ｔ０，ｔ１）。クロック信号生成部３４は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。

シフトレジスタ部３２の各段の単位レジスタ回路６０は第１の実施形態の単位レジスタ回路３８と同じく、セット端子及びリセット端子が順シフトと逆シフトとに対して対称に構成されている。また、第１の実施形態と同様、先頭ダミー段と後尾ダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。よって、制御回路１８がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部３２は順シフトと同様の動作で逆シフト動作を行う。

例えば、ゲート線駆動回路１４Ｒの第Ｎ段は時刻ｔ１に端子ＮＳＢに逆方向トリガ信号ＶＳＴＢのパルスを入力されて、基準点Ｎ１をＨレベルにセットされ、その後最初に生成されるクロック信号Ｖ（２Ｎ−１）のパルスに同期して、出力信号Ｇ（２Ｎ−１）にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。

以上、ゲート線駆動回路１４Ｒを例に逆シフト動作を説明した。ゲート線駆動回路１４Ｌの各段の逆シフト動作も、ゲート線駆動回路１４Ｒの対応する段と同様である。但し、ゲート線駆動回路１４Ｌの各段はゲート線駆動回路１４Ｒの対応する段より１Ｈ進んで各動作を行う。

なお、第１の実施形態で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。

１０，５０ 画像表示装置、１２ 画素回路、１４，１４Ｌ，１４Ｒ ゲート線駆動回路、１６ データ線駆動回路、１８ 制御回路、２０ ゲート信号線、２２ データ線、３０ 双方向シフトレジスタ、３２ シフトレジスタ部、３４ クロック信号生成部、３６ トリガ信号生成部、３８，６０ 単位レジスタ回路。

Claims (6)

1. ｍ段（ｍは３以上の整数である。）に従属接続される単位レジスタ回路を含み、各段が前記従属接続の順序に従って印加されるｎ相（ｎは３以上の整数である。）のクロックパルスに同期して順方向及び逆方向のいずれかのシフト順序で順番に駆動されるシフトレジスタ部を有し、
   第ｋ段（ここでのｋは１≦ｋ≦ｍなる整数である。）の前記単位レジスタ回路は、当該回路の基準点が第１電位である状態で、入力される前記クロックパルスに同期して出力パルスＰ_ｋを出力端子に出力する第１出力回路と、セット信号を入力されると前記基準点の電位を前記第１電位に設定するセット回路と、リセット信号を入力されると前記基準点の電位を第２電位に設定するリセット回路と、前記基準点が前記第１電位である状態ではオフ状態となり、一方、前記第２電位である状態ではオン状態となって前記出力端子に前記第２電位の電圧を出力する第２出力回路と、を有し、
   αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜ｎかつαｂ＜βｆ＜ｎなる自然数として、
   第ｋ段（ここでｋは１≦ｋ≦ｍなる整数である。）の前記単位レジスタ回路はさらに、前記セット信号の入力端子として、前記出力パルスＰ_ｋ−αｆ（但しｋ＞αｆ）及び順方向シフト動作のトリガ信号（但しｋ≦αｆ）を入力される順方向セット端子及び前記出力パルスＰ_ｋ＋αｂ（但しｋ≦ｍ−αｂ）及び逆方向シフト動作のトリガ信号（但しｋ＞ｍ−αｂ）を入力される逆方向セット端子と、前記リセット信号の入力端子として、前記出力パルスＰ_ｋ＋βｆ（但しｋ≦ｍ−βｆ）及び順方向シフト動作のトリガ信号（但しｋ＞ｍ−βｆ）を入力される順方向リセット端子及び前記出力パルスＰ_ｋ−βｂ（但しｋ＞βｂ）及び逆方向シフト動作のトリガ信号（但しｋ≦βｂ）を入力される逆方向リセット端子と、を備えること、
   を特徴とする双方向シフトレジスタ。
2. ｍ段（ｍは３以上の整数である。）に従属接続された単位レジスタ回路を含み、第ｋ段（ｋは１≦ｋ≦ｍなる整数である。）の出力パルスＰ_ｋを順方向及び逆方向のいずれかのシフト順序で出力するシフトレジスタ部と、
   ｎ相（ｎは３以上の整数である。）のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
   前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、
   前記第ｋ段の単位レジスタ回路は、順方向セット端子及び逆方向セット端子と、順方向リセット端子及び逆方向リセット端子と、いずれかの前記セット端子にセット信号を入力されると基準点の電位を前記第１電位に設定するセット回路と、いずれかの前記リセット端子にリセット信号を入力されると前記基準点の電位を前記第２電位に設定するリセット回路と、前記基準点が第１電位である状態では、入力される前記クロックパルスに同期して前記出力パルスＰ_ｋを出力端子に出力する第１出力回路と、前記基準点が前記第１電位である状態ではオフ状態となり、一方、前記第２電位である状態ではオン状態となって前記出力端子に前記第２電位の電圧を出力する第２出力回路とを備え、
   αｆ，αｂ，βｆ及びβｂをαｆ＜βｂ＜ｎかつαｂ＜βｆ＜ｎなる自然数として、
   前記第ｋ段の前記セット回路は、前記順方向セット端子に出力パルスＰ_ｋ−αｆ（但しｋ＞αｆ）及び前記順方向トリガ信号（但しｋ≦αｆ）を、一方、前記逆方向セット端子に出力パルスＰ_ｋ＋αｂ（但しｋ≦ｍ−αｂ）及び前記逆方向トリガ信号（但しｋ＞ｍ−αｂ）をそれぞれ前記セット信号として入力され、
   前記第ｋ段の前記リセット回路は、前記順方向リセット端子に出力パルスＰ_ｋ＋βｆ（但しｋ≦ｍ−βｆ）及び前記順方向トリガ信号（但しｋ＞ｍ−βｆ）を、一方、前記逆方向リセット端子に出力パルスＰ_ｋ−βｂ（但しｋ＞βｂ）及び逆方向トリガ信号（但しｋ≦βｂ）をそれぞれ前記リセット信号として入力されること、
   を特徴とする双方向シフトレジスタ。
3. 請求項２に記載の双方向シフトレジスタにおいて、
   前記αｆ及びαｂは１であること、を特徴とする双方向シフトレジスタ。
4. 請求項２に記載の双方向シフトレジスタにおいて、
   第（αｆ＋１）段乃至第ｍ段の前記単位レジスタ回路は、前記順方向トリガ信号を入力されると前記基準点を前記第２電位に設定する回路を備え、
   第１段乃至第（ｍ−αｂ）段の前記単位レジスタ回路は、前記逆方向トリガ信号を入力されると前記基準点を前記第２電位に設定する回路を備えること、
   を特徴とする双方向シフトレジスタ。
5. 請求項２に記載の双方向シフトレジスタにおいて、
   前記単位レジスタ回路は、それぞれ前記基準点と前記第２電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に前記ゲート端子を接続された第１のトランジスタ及び前記逆方向リセット端子に前記ゲート端子を接続された第２のトランジスタを有し、
   前記トリガ信号生成部は、前記順シフトの反復動作の合間にて、前記第２のトランジスタをオンする信号を前記第１段乃至第βｂ段の前記逆方向リセット端子に印加し、前記逆シフトの反復動作の合間にて、前記第１のトランジスタをオンする信号を前記第（ｍ−βｆ＋１）段乃至第ｍ段の前記順方向リセット端子に印加すること、
   を特徴とする双方向シフトレジスタ。
6. 複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
   前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
   請求項１から請求項５のいずれか１つに記載の双方向シフトレジスタを用い、前記各ゲート信号線への前記ゲート信号を、前記シフトレジスタ部の複数段のうち当該ゲート信号線に対応付けられた段から出力される前記出力パルスに基づいて生成するゲート信号線駆動回路と、
   を有することを特徴とする画像表示装置。

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