KR102102902B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 누설 전류를 방지하여 구동능력을 향상시킬 수 있으며, 스캔펄스의 하강천이시간을 줄여 베젤 사이즈를 줄일 수 있는 쉬프트 레지스터에 관한 것으로, 캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 다수의 스테이지들 중 홀수 번째 스테이지들은 홀수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하고, 짝수 번째 스테이지들은 짝수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하며; 각 스테이지는, 제 1 방전용전압과, 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부; 및, 상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과, 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 해당 게이트 라인으로 공급하는 스캔출력부를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 누설 전류를 방지하여 구동능력을 향상시킬 수 있으며, 스캔펄스의 하강천이시간을 줄여 베젤 사이즈를 줄일 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.

화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 컨트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.

게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.

종래의 쉬프트 레지스터는, 차례로 스캔신호를 출력하는 다수의 스테이지들을 포함한다.

각 스테이지는 스캔펄스를 출력하기 위한 풀업 스위칭소자를 포함한다. 즉, 풀업 스위칭소자는 턴-온되어 외부로부터 입력되는 클럭펄스를 스캔펄스(Vout1 내지 Vout3)로서 출력한다. 종래와 같은 경우 방전용전압을 한 종류를 사용하기 때문에, 스테이지의 세트 노드가 방전된 상태(디스에이블 상태)에서 풀업 스위칭소자의 누설 전류가 클 수밖에 없다. 이러한 누설 전류는 스테이지가 인에이블 상태일 때 이로부터 출력되는 스캔펄스의 하이상태에서의 전압값을 떨어뜨리게 되어 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지에 서로 다른 크기를 갖는 두 종류의 방전용전압을 공급하고, 또한 출력부를 캐리출력부와 스캔출력부로 나누어 상대적으로 작은 부하에 접속된 캐리출력부에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용전압을 제공하고, 상대적으로 큰 부하에 접속된 스캔출력부에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용전압을 제공하고, 또한 각 스테이지의 제 1 스위칭소자의 게이트전극으로 전술된 캐리출력부로부터 발생된 상대적으로 낮은 방전용전압을 공급함으로써 디스에이블 기간에서의 누설전류를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 다수의 스테이지들 중 홀수 번째 스테이지들은 홀수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하고, 짝수 번째 스테이지들은 짝수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하며; 각 스테이지는, 제 1 방전용전압과, 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부; 및, 상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과, 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 해당 게이트 라인으로 공급하는 스캔출력부를 포함함을 특징으로 한다.

스테이지들로부터의 캐리펄스들에 따라 제어되어 상기 제 1 방전용전압을 임의의 게이트 라인들로 공급하는 보상 스위칭소자들을 더 포함함을 특징으로 한다.

상기 보상 스위칭소자들 중 홀수 번째 보상 스위칭소자는, 짝수 번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 홀수 번째 게이트 라인 사이에 접속되며; 그리고, 상기 보상 스위칭소자들 중 짝수 번째 보상 스위칭소자는, 홀수 번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 방전용전원라인과 짝수 번째 게이트 라인 사이에 접속됨을 특징으로 한다.

상기 스테이지들 중 하나인 n번째 스테이지(n은 5이상의 자연수)는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고, 상기 n번째 스테이지의 노드 제어부는, n-x번째 스테이지(x는 n보다 작은 자연수)로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 한다.

4k+1번째(k는 자연수) 스테이지의 제 1 리세트 노드와 4k+3번째 스테이지의 제 1 리세트 노드가 서로 연결되며; 상기 4k+1번째 스테이지의 제 2 리세트 노드와 상기 4k+3번째 스테이지의 제 2 리세트 노드가 서로 연결되며; 4k+2번째 스테이지의 제 1 리세트 노드와 4k+4번째 스테이지의 제 1 리세트 노드가 서로 연결되며; 상기 4k+2번째 스테이지의 제 2 리세트 노드와 상기 4k+4번째 스테이지의 제 2 리세트 노드가 서로 연결되며; 상기 4k+1번째 스테이지로 인가되는 클럭펄스와 상기 4k+3번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다르며; 그리고, 상기 4k+2번째 스테이지로 인가되는 클럭펄스와 상기 4k+4번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다른 것을 특징으로 한다.

상기 n번째 스테이지가 4k+1번째 스테이지 및 4k+2번째 스테이지 중 어느 하나에 해당할 때, 그 n번째 스테이지의 노드 제어부는, n+y번째 스테이지(y는 자연수)로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및, 상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지가 4k+3번째 스테이지 및 4k+4번째 스테이지 중 어느 하나에 해당할 때, 그 n번째 스테이지의 노드 제어부는, n+y번째 스테이지(y는 자연수)로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 2 교류전압을 전송하는 제 2 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및, 상기 제 2 교류전원에 따라 제어되며, 상기 제 2 교류전원라인과 상기 제 2 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지의 캐리출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 캐리출력단자 사이에 접속된 캐리풀업 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 캐리풀다운 스위칭소자; 및, 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전원라인 사이에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며; 상기 n번째 스테이지의 캐리출력단자가 n+x번째 스테이지, n-y번째 스테이지 및 n-z번째 보상 스위칭소자에도 접속된 것을 특징으로 한다.

상기 x는 2이고, 상기 y는 4이며, 그리고 상기 z는 2인 것을 특징으로 한다.

상기 n번째 스테이지의 스캔출력부는, 상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 k번째 스테이지의 스캔출력단자 사이에 접속된 스캔풀업 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 k번째 스테이지의 스캔출력단자와 상기 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자를 포함하며; 상기 n번째 스테이지의 스캔출력단자가 n번째 게이트 라인에도 접속된 것을 특징으로 한다.

상기 x는 2이고, 그리고 상기 y는 4인 것을 특징으로 한다.

외부로부터의 스타트 펄스를 공급받아 제 1 더미펄스를 생성하고, 이 제 1 더미펄스를 한 프레임 기간 중 첫 번째로 출력펄스를 발생하는 첫 번째 스테이지로 공급하는 제 1 더미 스테이지; 및, 상기 스타트 펄스를 공급받아 제 2 더미펄스를 생성하고, 이 제 2 더미펄스를 한 프레임 기간 중 두 번째로 출력펄스를 발생하는 두 번째 스테이지로 공급하는 제 2 더미 스테이지를 더 포함하며; 상기 제 1 더미펄스가 제 2 더미펄스보다 더 빨리 출력됨을 특징으로 한다.

상기 첫 번째 스테이지는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고, 상기 첫 번째 스테이지의 노드 제어부는, 상기 제 1 더미 스테이지로부터의 제 1 더미펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 한다.

상기 첫 번째 스테이지의 노드 제어부는, 그 첫 번째 스테이지보다 더 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및, 상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 한다.

상기 후단 스테이지는 다섯 번째 스테이지인 것을 특징으로 한다.

상기 두 번째 스테이지는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고, 상기 두 번째 스테이지의 노드 제어부는, 상기 제 2 더미 스테이지로부터의 제 2 더미펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 한다.

상기 두 번째 스테이지의 노드 제어부는, 그 두 번째 스테이지보다 더 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및, 상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 한다.

상기 후단 스테이지는 여섯 번째 스테이지인 것을 특징으로 한다.

상기 첫 번째 스테이지의 제 1 리세트 노드와 세 번째 스테이지의 제 1 리세트 노드가 서로 연결되며; 상기 두 번째 스테이지의 제 1 리세트 노드와 네 번째 스테이지의 제 1 리세트 노드가 서로 연결되며; 상기 첫 번째 스테이지로 인가되는 클럭펄스와 상기 세 번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다르며; 그리고, 상기 두 번째 스테이지로 인가되는 클럭펄스와 상기 네 번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다른 것을 특징으로 한다.

한 프레임 기간 중 가장 늦게 출력펄스를 발생하는 마지막 번째 스테이지를 m번째 스테이지라고 할 때, m-3번째 스테이지로 제 3 더미펄스를 공급하는 제 3 더미 스테이지; m-2번째 스테이지로 제 4 더미펄스를 공급하는 제 4 더미 스테이지; m-1번째 스테이지로 제 5 더미펄스를 공급하는 제 5 더미 스테이지; 및, m번째 스테이지로 제 6 더미펄스를 공급하는 제 6 더미 스테이지를 더 포함함을 특징으로 한다.

상기 제 3 더미 스테이지로부터의 제 3 더미펄스는 m-2번째 보상 스위칭소자로 더 공급되며; 그리고, 상기 m-2번째 보상 스위칭소자는, 상기 제 3 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m-2번째 게이트 라인 사이에 접속된 것을 특징으로 한다.

상기 제 4 더미 스테이지로부터의 제 4 더미펄스는 m-1번째 보상 스위칭소자로 더 공급되며; 그리고, 상기 m-1번째 보상 스위칭소자는, 상기 제 4 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m-1번째 게이트 라인 사이에 접속된 것을 특징으로 한다.

상기 제 5 더미 스테이지로부터의 제 5 더미펄스는 m번째 보상 스위칭소자로 더 공급되며; 그리고, 상기 m번째 보상 스위칭소자는, 상기 제 5 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m번째 게이트 라인 사이에 접속된 것을 특징으로 한다.

상기 홀수 번째 스테이지들은 상기 게이트 라인들의 일측에 위치하고, 그리고 상기 짝수 번째 스테이지들은 상기 게이트 라인들의 타측에 위치함을 특징으로 한다.

상기 홀수 번째 보상 스위칭소자들은 상기 게이트 라인들의 타측에 위치하고, 그리고 상기 짝수 번째 보상 스위칭소자들은 상기 게이트 라인들의 일측에 위치함을 특징으로 한다.

상기 제 1 내지 제 4 더미펄스들 각각은, 제 1 방전용전압과, 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 생성됨을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

첫째, 서로 다른 크기를 갖는 2개의 방전용전압들을 사용하여 스캔풀업 스위칭소자의 누설전류를 방지할 수 있다.

둘째, 각 스테이지의 제 1 스위칭소자의 게이트전극으로 캐리출력부로부터 발생된 상대적으로 낮은 방전용전압을 공급함으로써 디스에이블 기간에서의 누설전류를 방지할 수 있다.

셋째, 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있어 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다. 따라서, 본 발명에서는, 종래와 같이 스캔펄스의 하강천이시간을 줄이기 위해 풀업 스위칭소자 및 풀다운 스위칭소자의 사이즈를 크게 설정하지 않아도 되므로, 결과적으로 쉬프트 레지스터의 사이즈를 상당히 줄일 수 있는 바, 또한 그로 인해 표시장치의 베젤(bezel) 사이즈도 줄일 수 있다.

넷째, 각 스테이지는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지의 스위칭소자들의 수를 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터에 구비된 스테이지들로 6상의 클럭펄스들이 공급되는 하나의 예를 나타낸 도면
도 3은 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 4는 도 1에 구비된 임의의 스테이지의 구성을 나타낸 도면
도 5는 제 1 내지 제 6 클럭펄스, 제 1 내지 제 9 스캔펄스, 그리고 제 1 내지 제 9 캐리펄스의 타이밍도를 나타낸 도면
도 6은 디스에이블 기간 중 제 1 스위칭소자로 인가되는 전압 상태를 나타낸 도면
도 7은 디스에이블 기간 중 제 1 스위칭소자로 인가되는 또 다른 전압 상태를 나타낸 도면

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터에 구비된 스테이지들로 6상의 클럭펄스들이 공급되는 하나의 예를 나타낸 도면이고, 그리고 도 3은 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, m개의 스테이지들(ST1 내지 STm), m개의 보상 스위칭소자들(co1 내지 com) 및 6개의 더미 스테이지들(DM1 내지 DM6)을 포함한다.

이들 전체 스테이지들(ST1 내지 STm, DM1 내지 DM6) 중 홀수 번째 스테이지들(ST1, ST3, ..., STm-1), 제 1 더미 스테이지(DM1), 제 3 더미 스테이지(DM3) 및 제 5 더미 스테이지(DM5)는 게이트 라인들(GL1 내지 GLm)의 좌측에 위치하고 있으며, 그리고 짝수 번째 스테이지들(ST2, ST4, ..., STm), 제 2 더미 스테이지(DM2), 제 4 더미 스테이지(DM4) 및 제 6 더미 스테이지(DM6)은 그 게이트 라인들(GL1 내지 GLm)의 우측에 위치하고 있다.

또한, 홀수 번째 스테이지들(ST1, ST3, ..., STm-1)은 각각 홀수 번째 게이트 라인들(GL1, GL3, ..., GLm-1)의 좌측 끝단에 연결되며, 그리고 짝수 번째 스테이지들(ST2, ST4, ..., STm)은 각각 짝수 번째 게이트 라인들(GL2, GL4, ..., GLm)의 우측 끝단에 연결된다.

또한, 홀수 번째 스테이지들(ST1, ST3, ..., STm-1)은 각각 홀수 번째 클럭펄스들(CLK1, CLK3, CLK5)을 전송하는 클럭전송라인(CL_L)에 접속되며, 그리고 짝수 번째 스테이지들(ST2, ST4, ..., STm)은 각각 짝수 번째 클럭펄스들(CLK2, CLK4, CLK6)을 전송하는 클럭전송라인(CL_R)에 접속되며,

m개의 보상 스위칭소자들 중 홀수 번째 보상 스위칭소자들(co1, co3, ..., com-1)은 각각 홀수 번째 게이트 라인들(GL1, GL3, ..., GLm-1)의 우측 끝단과 제 1 방전용전원라인(VSL1) 사이에 접속된다. 또한, 짝수 번째 보상 스위칭소자들(co2, co4, ..., com)은 각각 짝수 번째 게이트 라인들(GL2, GL4, ..., GLm)의 좌측 끝단과 제 1 방전용전원라인(VSL1) 사이에 접속된다.

각 스테이지들(ST1 내지 STm)은 순차적으로 출력펄스들을 출력한다. 즉, 1번째 스테이지부터 m번째 스테이지까지 순차적으로 출력펄스들을 출력한다. 구체적으로, 각 스테이지(ST1 내지 STm)는 스캔출력단자(SOT)와 캐리출력단자(COT)를 포함하는 바, 각 스테이지들(ST1 내지 STm)은 각각의 스캔출력단자(SOT)를 통해 한 프레임 기간 동안 한 번의 스캔펄스(SP1 내지 SPm)를 순차적으로 출력함과 아울러, 각각의 캐리출력단자(COT)를 통해 그 한 프레임 기간 동안 한 번의 캐리펄스(CP1 내지 CPn)를 순차적으로 출력한다.

한 프레임 기간을 기준으로, 첫 번째 내지 m번째 스테이지들 중 첫 번째 스테이지가 가장 먼저 스캔펄스 및 캐리펄스를 출력하며, m번째 스테이지가 가장 늦게 스캔펄스 및 캐리펄스를 출력한다. 여기서, 앞으로 설명될 용어 “i번째 스테이지”에서 i는 그 스테이지가 놓여진 위치적인 순서를 의미하는 것이 아니라, 그 스테이지로부터 출력되는 스캔펄스(또는 캐리펄스)의 출력 순서가 i번째임을 의미한다. 예를 들어, 2번째(두 번째) 스테이지는, 한 프레임 기간에서 전체 스테이지들 중 2번째로 스캔펄스(또는 캐리펄스)를 출력하는 스테이지로서, 이 2번째 스테이지로부터의 스캔펄스의 출력 타이밍은 1번째(첫 번째) 스테이지의 그것보다 더 늦고 3번째 스테이지의 그것보다 더 빠르다.

한편, 제 1 및 제 2 더미 스테이지들(DM1, DM2)은, 게이트 라인들(GL1 내지 GLm)에 접속된 스테이지들(ST1 내지 STm)보다 더 빠른 출력 순서를 갖는 바, 이때 제 1 더미펄스(DP1)의 출력 순서가 제 2 더미펄스(DP2)의 그것보다 더 빠르다. 또한, 제 3 내지 제 6 더미 스테이지들(DM3 내지 DM6)은, 게이트 라인들(GL1 내지 GLm)에 접속된 스테이지들(ST1 내지 STm)보다 더 빠른 출력 순서를 갖는 바, 이때 이들 중 제 4 더미펄스의 출력 순서가 가장 빠르고, 제 6 더미펄스(DP6)의 출력 순서가 가장 늦다.

하나의 스테이지로부터 출력되는 스캔펄스와 캐리펄스는 동일한 클럭펄스를 근거로 생성된 것으로, 따라서 하나의 스테이지로부터 출력된 스캔펄스와 캐리펄스는 동일 위상을 갖는다. 즉, 하나의 스테이지로부터 생성된 스캔펄스와 캐리펄스는 동시에 출력된다.

각 스테이지(ST1 내지 STm)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다.

한편, 각 스테이지(ST1 내지 STm)는 캐리펄스를 이용하여 자신보다 출력 순서가 늦은 후단 스테이지 및 자신보다 출력 순서가 빠른 전단 스테이지 중 적어도 하나의 동작을 제어하며, 또 몇몇 스테이지들은 보상 스위칭소자들(co1 내지 com)의 동작도 함께 제어한다.

예를 들어, 1번째 및 2번째 스테이지들(ST2 내지 ST2)은 자신보다 출력 순서가 늦은 3번째 내지 4번째 스테이지들(ST3 내지 ST4)의 각 세트단자(S)로 캐리펄스들(CP1, CP2)을 공급한다. 또한, 3번째 스테이지(ST3)는 자신보다 출력 순서가 늦은 5번째 스테이지(ST5)의 세트단자(S)와, 그리고 자신보다 출력 순서가 빠른 제 1 더미 스테이지(DM1)의 리세트단자(R)로 캐리펄스(CP3)를 공급한다. 또한, 4번째 스테이지(ST4)는 자신보다 출력 순서가 늦은 6번째 스테이지(ST6)의 세트단자(S)와, 자신보다 출력 순서가 빠른 제 2 더미 스테이지(DM2)의 리세트단자(R)와, 그리고 1번째 보상 스위칭소자(co1)의 게이트전극으로 캐리펄스(CP4)를 공급한다. 또한, 5번째 내지 m-2번째 스테이지들(ST5 내지 STm-2)은 각각 자신보다 출력 순서가 늦은 7번째 내지 m번째 스테이지들(ST7 내지 STm)의 각 세트단자(S)와, 자신보다 출력 순서가 빠른 1번째 내지 m-6번째 스테이지들(ST1 내지 STm-6)의 각 리세트단자(R)와, 그리고 2번째 내지 m-5번째 보상 스위칭소자들(co2 내지 com-5)의 각 게이트전극으로 캐리펄스들(CP5 내지 CPm-2)을 공급한다. 또한, m-1번째 및 m번째 스테이지들(STm-1 내지 STm)은 각각 자신보다 출력 순서가 늦은 제 3 및 제 4 더미 스테이지들(DM3, DM4)의 각 세트단자(S)와, 자신보다 출력 순서가 빠른 m-5번째 및 m-4번째 스테이지들(STm-5, STm-4)의 각 리세트단자(R)와, 그리고 m-4번째 및 m-3번째 보상 스위칭소자들(com-4, com-3)의 각 게이트전극으로 캐리펄스들(CPm-1, CPm)을 공급한다.

한편, 1번째 스테이지(ST1)에 대한 2번째 전단 스테이지는 존재하지 않으므로, 이 1번째 스테이지(ST1)의 세트단자(S)에는 제 1 더미 스테이지(DM1)로부터 출력된 제 1 더미펄스(DP1)가 공급된다. 마찬가지로 2번째 스테이지(ST2)에 대한 2번째 전단 스테이지는 존재하지 않으므로, 이 2번째 스테이지(ST2)의 세트단자(S)에는 제 2 더미 스테이지(DM2)로부터 출력된 제 2 더미펄스(DP2)가 공급된다.

제 1 더미 스테이지(DM1) 및 제 2 더미 스테이지(DM2)의 각 세트단자(S)에는 타이밍 컨트롤러(도시되지 않음)로부터의 스타트 펄스(Vst)가 공급되는 바, 제 1 더미 스테이지(DM1)는 그 스타트 펄스(Vst)에 따라 세트된 후 클럭펄스를 이용하여 제 1 더미펄스(DP1)를 생성하고, 그리고 제 2 더미 스테이지(DM2)는 그 스타트 펄스(Vst)에 따라 세트된 후 또 다른 클럭펄스를 이용하여 제 2 더미펄스(DP2)를 생성한다.

한편, m-3번째 스테이지(STm-3)에 대한 4번째 후단 스테이지는 존재하지 않으므로, 이 m-3번째 스테이지(STm-3)의 리세트단자(R)에는 제 3 더미 스테이지(DM3)로부터 출력된 제 3 더미펄스(DP3)가 공급된다. 마찬가지로, m-2번째 스테이지(STm-2)에 대한 4번째 후단 스테이지는 존재하지 않으므로, 이 m-2번째 스테이지(STm-2)의 리세트단자(R)에는 제 4 더미 스테이지(DM4)로부터 출력된 제 4 더미펄스(DP4)가 공급된다. 마찬가지로, m-1번째 스테이지(STm-1)에 대한 4번째 후단 스테이지는 존재하지 않으므로, 이 m-1번째 스테이지(STm-1)의 리세트단자(R)에는 제 5 더미 스테이지(DM5)로부터 출력된 제 5 더미펄스(DP5)가 공급된다. 마찬가지로, m번째 스테이지(STm)에 대한 4번째 후단 스테이지는 존재하지 않으므로, 이 m번째 스테이지(STm)의 리세트단자(R)에는 제 6 더미 스테이지(DM6)로부터 출력된 제 6 더미펄스(DP6)가 공급된다.

각 스테이지(ST1 내지 STm) 및 더미 스테이지들(DM1 내지 DM6)은 자신의 세트단자(S)로 입력된 캐리펄스에 따라 세트 동작을 수행하며, 자신의 리세트단자(R)로 입력된 캐리펄스에 따라 리세트 동작을 수행한다.

제 1 더미 스테이지(DM1) 및 제 2 더미 스테이지(DM2)의 각 세트단자(S)에는 타이밍 컨트롤러(도시되지 않음)로부터의 스타트 펄스(Vst)가 공급되는 바, 제 1 더미 스테이지(DM1)는 그 스타트 펄스(Vst)에 따라 세트된 후 클럭펄스를 이용하여 제 1 더미펄스(DP1)를 생성하고, 그리고 제 2 더미 스테이지(DM2)는 그 스타트 펄스(Vst)에 따라 세트된 후 또 다른 클럭펄스를 이용하여 제 2 더미펄스(DP2)를 생성한다.

한편, 도시되지 않았지만, 제 3 내지 제 6 더미 스테이지들(DM1 내지 DM6)은 전술된 스타트 펄스(Vst)에 의해 리세트 동작을 수행할 수 있다. 즉, 스타트 펄스(Vst)가 제 3 내지 제 6 더미 스테이지들(DM1 내지 DM6)의 각 리세트단자(R)로 공급될 수 있다.

전술된 제 1 내지 제 6 더미 스테이지들(DM1 내지 DM6)은 캐리펄스에 해당하는 더미펄스만을 생성하며, 스캔펄스는 생성하지 않으므로, 실질적으로 이들 더미 스테이지들(DM1 내지 DM6)의 스캔출력단자(SOT)는 제거될 수 있다.

또한, 본 발명의 쉬프트 레지스터에 따르면, 도 2에 도시된 바와 같이, 인접한 2개의 스테이지들의 리세트 노드들이 동일한 것들끼리 서로 연결되어 있다. 예를 들어, 4d+1번째(d는 0을 포함한 자연수) 스테이지(예를 들어, 5번째 스테이지)의 제 1 리세트 노드(QB1)와 4d+3번째 스테이지(예를 들어, 7번째 스테이지)의 제 1 리세트 노드(QB1)가 서로 연결되며, 4d+1번째 스테이지의 제 2 리세트 노드(QB2)와 4k+3번째 스테이지의 제 2 리세트 노드(QB2)가 서로 연결된다. 또한, 4d+2번째 스테이지(예를 들어, 6번째 스테이지)의 제 1 리세트 노드(QB1)와 4d+4번째 스테이지(8번째 스테이지)의 제 1 리세트 노드(QB1)가 서로 연결되며, 그리고 4d+2번째 스테이지의 제 2 리세트 노드(QB2)와 4d+4번째 스테이지의 제 2 리세트 노드(QB2)가 서로 연결된다.

또한, 제 3 더미 스테이지(DM3)의 제 1 리세트 노드(QB1)와 제 5 더미 스테이지(DM5)의 제 1 리세트 노드(QB1)가 서로 연결되며, 그리고 제 3 더미 스테이지(DM3)의 제 2 리세트 노드(QB2)와 제 5 더미 스테이지(DM5)의 제 2 리세트 노드(QB2)가 서로 연결된다.

또한, 제 4 더미 스테이지(DM4)의 제 1 리세트 노드(QB1)와 제 6 더미 스테이지(DM6)의 제 1 리세트 노드(QB1)가 서로 연결되며, 그리고 제 4 더미 스테이지(DM4)의 제 2 리세트 노드(QB2)와 제 6 더미 스테이지(DM6)의 제 2 리세트 노드(QB2)가 서로 연결된다.

이러한 쉬프트 레지스터는 액정패널을 포함한 각종 표시장치에 내장될 수 있다. 예를 들어, 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 이 쉬프트 레지스터는 비표시부에 형성될 수 있다.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지들(ST1 내지 STm, DM1 내지 DM6)은 충전용전압(VDD), 방전용전압(VSS), 제 1 및 제 2 교류전압(Vac1, Vac2)들 중 어느 하나, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 인가받는다. 한편, 제 1 내지 제 6 더미 스테이지들(DM1 내지 DM6)은 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 더 공급받는다.

충전용전압(VDD)은 주로 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 노드들을 충전시키는데 사용되며, 제 1 방전용전압(VSS1)은 주로 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 노드들 및 캐리출력단자(COT)를 방전시키는데 사용된다. 그리고, 제 2 방전용전압(VSS2)은 주로 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 스캔출력단자(SOT)를 방전시키는데 사용된다.

충전용전압(VDD) 및 제 2 방전용전압(VSS2)은 모두 직류 전압으로서, 충전용전압(VDD)은 정극성을 나타내는 반면 제 2 방전용 전압(VSS2)은 부극성을 나타낸다. 한편, 제 2 방전용전압(VSS2)은 접지전압이 될 수 있다. 제 1 방전용전압(VSS1)도 직류 전압으로서, 이 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 더 낮은 값을 갖는다. 각 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압값은 제 1 방전용전압(VSS1)의 전압값과 동일하다. 예를 들어, 충전용전압(VDD)은 28[V], 제 1 방전용전압(VSS1)은 -10[V], 그리고 제 2 방전용전압(VSS2)은 -5[V]로 설정될 수 있다.

제 1 및 제 2 교류전압(Vac1, Vac2)은 주로 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 노드들 중 리세트 노드들(QB1, QB2)의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STm, DM1 내지 DM6)는 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 하나만을 공급받는다. 예를 들어, 도 2에 도시된 바와 같이, 4k+1번째 및 4k+2번째 스테이지들(예를 들어, 5번째 및 6번째 스테이지들)은 각각 제 1 교류전압(Vac1)을 공급받으며, 그리고 4k+3번째 및 4k+4번째 스테이지들(예를 들어, 7번째 및 8번째 스테이지들)은 제 2 교류전압(Vac2)를 공급받는다.

제 1 교류전압(Vac1) 및 제 2 교류전압(Vac2)은 모두 교류전압으로서, 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 전술된 충전용전압(VDD)의 전압값과 동일 할 수도 있으며, 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우상태에서의 전압값은 전술된 제 1 또는 제 2 방전용 전압(VSS1, VSS2)의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.

제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 스캔펄스(SP1 내지 SPm), 캐리펄스(CP1 내지 CPm) 및 더미펄스들(DP1 내지 DP6)을 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STm, DM1 내지 DM6)는 이들 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 공급받아 스캔펄스(SP1 내지 SPm), 캐리펄스(CP1 내지 CPm) 및 더미펄스들(DP1 내지 DP6)을 생성하여 출력한다. 예를 들어, 도 2에 도시된 바와 같이, 6d+1번째 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스 및 캐리펄스를 출력하고, 6d+2번째 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+3번째 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+4번째 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 6d+5번째 스테이지는 제 5 클럭펄스(CLK5)를 사용하여 스캔펄스 및 캐리펄스를 출력하며, 그리고 6d+6번째 스테이지는 제 6 클럭펄스(CLK6)를 사용하여 스캔펄스 및 캐리펄스를 출력한다.

본 발명에서는 서로 다른 위상차를 갖는 6종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

도 3에 도시된 바와 같이, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 서로 위상차를 갖고 순차적으로 출력된다. 이때, 각 클럭펄스는 3수평기간에 해당하는 펄스폭을 가지며, 서로 인접한 시간에 출력되는 클럭펄스의 펄스폭들은 2수평기간에 해당하는 기간만큼 중첩된다. 예를 들어, 도 3에 도시된 바와 같이, 서로 인접한 기간에 출력되는 제 1 클럭펄스(CLK1)의 펄스폭과 제 2 클럭펄스(CLK2)의 펄스폭이 중첩되어 있다. 즉, 제 1 클럭펄스(CLK1)의 하위 2수평기간에 해당하는 펄스폭이 제 2 클럭펄스(CLK2)의 상위 2수평기간에 해당하는 펄스폭과 중첩된다.

또한, 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들은 순차적으로 출력됨과 아울러 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 6 클럭펄스(CLK6)까지 순차적으로 반복하여 출력된다. 따라서, 현재 순환 주기에서의 제 1 클럭펄스(CLK1)는 그 이전 순환 주기의 제 6 클럭펄스(CLK6)와 현재 순환 주기에서의 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.

스타트 펄스(Vst)는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)간의 중첩폭에 해당하는 길이만큼의 펄스폭을 갖는다. 예를 들어, 이 중첩폭이 2수평기간에 해당하는 길이를 갖는다면, 도 3에 도시된 바와 같이, 그 스타트 펄스(Vst)의 펄스폭은 2수평주기의 길이를 가질 수 있다.

제 1 내지 제 6 클럭펄스(CLK1 내지CLK6)는 한 프레임 기간 동안 여러 번 출력되지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한번 출력된다. 다시말하면, 각 클럭펄스(CLK1 내지 CLK6)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.

한편, 본 발명에서는 하나의 스타트 펄스가 아닌, 위상차를 갖는 다수의 스타트 펄스들을 사용할 수도 있다. 이때, 각 스타트 펄스는 제 1 더미 스테이지(DM1)와 제 2 더미 스테이지(DM2)에 개별적으로 공급될 수 있다.

각 스테이지(ST1 내지 STm, DM1 내지 DM6)가 스캔펄스(SP1 내지 SPm), 캐리펄스(CP1 내지 CPn+1) 또는 더미펄스(DP1 내지 DP6)를 출력하기 위해서는 각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 그 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STm, DM1 내지 DM6)는 자신보다 먼저 출력(스캔펄스 또는 캐리펄스)을 발생하는 전단 스테이지로부터 캐리펄스를 공급받아 인에이블된다.

예를 들어, k번째 스테이지는 k-2 스테이지로부터의 캐리펄스에 응답하여 인에이블된다. 단, 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 가장 상측에 위치한 제 1 스테이지(ST1)에 대한 2번째 전단 스테이지가 존재하지 않으므로, 이 1번째 스테이지(ST1)는 제 1 더미 스테이지(DM1)로부터의 제 1 더미펄스(DP1)에 응답하여 인에이블된다. 이와 비슷한 방식으로, 2번째 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 이 2번째 스테이지(ST2)는 제 2 더미 스테이지(DM2)로부터의 제 2 더미펄스(DP1)에 응답하여 인에이블된다.

한편, 제 1 및 제 2 더미 스테이지(DM1, DM2)는 모두 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 의하여 인에이블된다.

또한, 각 스테이지(ST1 내지 STm, DM1 내지 DM6)는, 자신보다 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 스테이지가 디스에이블된다는 것은, 그 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스 및 캐리펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.

예를 들어, k번째 스테이지는 k+4번째 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다.

여기서, m-3번째 스테이지(STm-3)에 대한 2번째 후단 스테이지는 존재하지 않으므로, 이 m-3번째 스테이지(STm-3)는 제 3 더미 스테이지(DM3)로부터의 제 3 더미펄스(DP3)에 의해 디스에이블된다. 마찬가지로, m-2번째 스테이지(STm-2)에 대한 2번째 후단 스테이지는 존재하지 않으므로, 이 m-2번째 스테이지(STm-2)는 제 4 더미 스테이지(DM4)로부터의 제 4 더미펄스(DP4)에 의해 디스에이블된다. 마찬가지로, m-1번째 스테이지(STm-1)에 대한 2번째 후단 스테이지는 존재하지 않으므로, 이 m-1번째 스테이지(STm-1)는 제 5 더미 스테이지(DM5)로부터의 제 5 더미펄스(DP5)에 의해 디스에이블된다. 마찬가지로, m번째 스테이지(STm)에 대한 2번째 후단 스테이지는 존재하지 않으므로, 이 m번째 스테이지(STm)는 제 6 더미 스테이지(DM6)로부터의 제 6 더미펄스(DP6)에 의해 디스에이블된다.

한편, 제 3 내지 제 6 더미 스테이지들(DM3 내지 DM6)들은 모두 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 의하여 디스인에이블된다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 4는 도 1에 구비된 임의의 스테이지의 구성을 나타낸 도면이다.

각 스테이지(ST1 내지 STm, DM1 내지 DM6)는, 도 4에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 노드 제어부(NC), 캐리출력부(CO), 및 스캔출력부(SO)를 포함한다.

노드 제어부(NC)는 세트 노드(Q), 제 1 리세트 노드(QB1) 및 제 2 리세트 노드(QB2)의 신호상태를 제어한다.

구체적으로, 4k+1번째 스테이지(예를 들어, 도 4의 ST5)에 구비된 노드 제어부(NC)는 4k+1번째 스테이지의 세트 노드(Q), 4k+1번째 스테이지의 제 1 리세트 노드(QB1), 및 4k+3번째 스테이지(예를 들어, 도 4의 ST7)의 제 1 리세트 노드(QB1)를 제어한다.

그리고, 4k+3번째 스테이지에 구비된 노드 제어부(NC)는, 4k+3번째 스테이지의 세트 노드(Q), 4k+3번째 스테이지의 제 2 리세트 노드(QB2), 및 4k+1번째 스테이지의 제 2 리세트 노드(QB2)를 제어한다. 이를 위해, 전술된 바와 같이 4k+1번째 스테이지와 4k+3번째 스테이지의 제 1 리세트 노드(QB1)들이 서로 전기적으로 연결되어 있으며, 그리고 4k+1번째 스테이지와 4k+3번째 스테이지의 제 2 리세트 노드(QB2)들이 서로 전기적으로 연결되어 있다.

이와 같이 두 개로 이루어진 한 쌍의 스테이지들이 서로의 리세트 노드(QB1, QB2)를 공유함으로써, 각 스테이지는 한 종류의 교류전압만을 공급받을 수 있다. 즉, 종래에는 각 스테이지(ST1 내지 STn+1)가 두 개의 교류 전압을 제어하기 위해 많은 수의 스위칭소자들을 포함하고 있어야 했지만, 본 발명에서의 각 스테이지(ST1 내지 STn+1)는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지(ST1 내지 STn+1)의 스위칭소자들의 수를 줄일 수 있다.

4k+1번째 스테이지(서로 연결된 스테이지들 중 상측 스테이지)의 노드 제어부는, 예를 들어 도 4에 도시된 제 5 스테이지(ST5)의 노드 제어부(NC)에 나타난 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)들을 포함한다. 이들 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.

4k+1번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 4k-1번째 스테이지로부터의 캐리펄스(예를 들어, CP3)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 상기 4k+1번째 스테이지의 세트 노드(Q) 사이에 접속된다. 이 제 1 스위칭소자(Tr1)는 4k-1번째 스테이지로부터의 캐리펄스(CP3)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세로 노드(Q)로 공급한다.

단, 1번째 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, 제 1 더미펄스(DP1)를 출력하는 제 1 더미 스테이지(DM1)의 캐리출력단자(COT)에 접속된다.

또한, 2번째 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, 제 2 더미펄스(DP2)를 출력하는 제 2 더미 스테이지(DM2)의 캐리출력단자(COT)에 접속된다.

또한, 제 1 및 제 2 더미 스테이지들(DM1, DM2)에 구비된 각 제 1 스위칭소자(Tr1)의 게이트전극은, 스타트 펄스(Vst)가 인가되는 스타트전송라인(도시되지 않음)에 접속된다.

또한, 제 3 더미 스테이지(DM3)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, m-1번째 캐리펄스(CPm-1)를 출력하는 m-1번째 스테이지(STm-1)의 캐리출력단자(COT)에 접속된다.

또한, 제 4 더미 스테이지(DM4)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, m번째 캐리펄스(CPm)를 출력하는 m번째 스테이지(STm)의 캐리출력단자(COT)에 접속된다.

또한, 제 5 더미 스테이지(DM5)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, 제 3 더미펄스(CP3)를 출력하는 제 3 더미 스테이지(DM3)의 캐리출력단자(COT)에 접속된다.

또한, 제 6 더미 스테이지(DM6)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극은, 제 4 더미펄스(CP4)를 출력하는 제 4 더미 스테이지(DM4)의 캐리출력단자(COT)에 접속된다.

4k+1번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 4k+5번째 스테이지로부터의 캐리펄스(예를 들어, CP9)에 따라 제어되며, 4k+1번째 스테이지의 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 4k+5번째 스테이지로부터의 캐리펄스(CP9)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.

단, m-3번째 스테이지(STm-3)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 제 3 더미펄스(DP3)를 출력하는 제 3 더미 스테이지(DM3)의 캐리출력단자(COT)에 접속된다.

또한, m-2번째 스테이지(STm-2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 제 4 더미펄스(DP4)를 출력하는 제 4 더미 스테이지(DM4)의 캐리출력단자(COT)에 접속된다.

또한, m-1번째 스테이지(STm-1)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 제 5 더미펄스(DP5)를 출력하는 제 5 더미 스테이지(DM5)의 캐리출력단자(COT)에 접속된다.

또한, m번째 스테이지(STm)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 제 6 더미펄스(DP6)를 출력하는 제 6 더미 스테이지(DM6)의 캐리출력단자(COT)에 접속된다.

또한, 제 1 더미 스테이지(DM1)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 3번째 캐리펄스(DP3)를 출력하는 3번째 스테이지(ST3)의 캐리출력단자(COT)에 접속된다.

또한, 제 2 더미 스테이지(DM2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극은, 4번째 캐리펄스(DP4)를 출력하는 4번째 스테이지(ST4)의 캐리출력단자(COT)에 접속된다.

또한, 제 3 내지 제 6 더미 스테이지들(DM3 내지 DM6)에 구비된 각 제 2 스위칭소자(Tr2)의 게이트전극은, 스타트 펄스(Vst)가 인가되는 스타트전송라인(도시되지 않음)에 접속된다.

4k+1번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 4k+1번째 및 4k+3번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 제어되며, 4k+1번째 스테이지의 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 제 1 리세트 노드(QB1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 제 1 리세트 노드(QB1)로 공급한다.

4k+1번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 4k+1번째 및 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 제어되며, 4k+1번째 스테이지의 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 4 스위칭소자(Tr4)는 제 2 리세트 노드(QB2)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.

4k+1번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는 4k+1번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 4k+1번째 및 4k+3번째 스테이지의 제 1 리세트 노드(QB1)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 제 1 리세트 노드(QB1)로 공급한다.

4k+1번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는 4k+1번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 제 1 교류전압(Vac1)을 전송하는 제 1 교류전원라인(ACL1)과 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 6 스위칭소자(Tr6)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 교류전원라인(ACL1)으로 제 1 방전용전압(VSS1)을 공급한다.

4k+1번째 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 1 교류전원라인(ACL1)으로부터의 제 1 교류전압(Vac1)에 따라 제어되며, 4k+1번째 및 4k+3번째 스테이지의 제 1 리세트 노드(QB1)와 제 1 교류전원라인(ACL1) 사이에 접속된다. 이 제 7 스위칭소자(Tr7)는 제 1 교류전압(Vac1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)로 제 1 교류전압(Vac1)을 공급한다.

각 스테이지(ST1 내지 STm, DM1 내지 DM6)의 캐리출력부(CO) 및 스캔출력부(SO)는 세트 노드(Q), 제 1 리세트 노드(QB1), 및 제 2 리세트 노드(QB2)에 전기적으로 접속된다. 이에 따라, 캐리출력부(CO) 및 스캔출력부(SO)는 노드 제어부(NC)로부터의 제어를 받아 동작한다.

캐리출력부(CO)는 캐리출력단자(COT), 캐리풀업 스위칭소자(Uc), 제 1 캐리풀다운 스위칭소자(Dc1), 및 제 2 캐리풀다운 스위칭소자(Dc2)를 포함한다.

캐리출력부(CO)는 캐리출력단자(COT)를 통해 캐리펄스 또는 제 1 방전용전압(VSS1)을 출력한다. k번째 스테이지의 캐리출력단자(COT)는 k+2번째 스테이지, k-4번째 스테이지, 및 k-3번째 보상 스위칭소자에 접속된다. 구체적으로, k번째 스테이지의 캐리출력단자(COT)는 k+2번째 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 접속되며, k-4번째 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 접속되며, 그리고 k-3번째 보상 스위칭소자의 게이트전극에 접속된다.

단, 1번째 스테이지(ST1)의 캐리출력단자(COT)는 3번째 스테이지(ST3)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 접속된다.

또한, 2번째 스테이지(ST2)의 캐리출력단자(COT)는 4번째 스테이지(ST4)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 접속된다.

또한, 3번째 스테이지(ST3)의 캐리출력단자(COT)는 5번째 스테이지(ST5)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극과, 그리고 제 1 더미 스테이지(DM1)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에 접속된다.

또한, 4번째 스테이지(ST4)의 캐리출력단자(COT)는 6번째 스테이지(ST6)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극과, 제 2 더미 스테이지(DM2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극과, 그리고 1번째 보상 스위칭소자(co1)의 게이트전극에 접속된다.

또한, 제 1 더미 스테이지(ST1)의 캐리출력단자(COT)는 1번째 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 접속된다.

또한, 제 2 더미 스테이지(ST2)의 캐리출력단자(COT)는 2번째 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 접속된다.

또한, 제 3 더미 스테이지(ST3)의 캐리출력단자(COT)는 제 5 더미 스테이지(DM5)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극과, m-3번째 스테이지(STm-3)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극과, 그리고 m-2번째 보상 스위칭소자(com-2)의 게이트전극에 접속된다.

또한, 제 4 더미 스테이지(ST4)의 캐리출력단자(COT)는 제 6 더미 스테이지(DM6)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극과, m-2번째 스테이지(STm-2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극과, 그리고 m-1번째 보상 스위칭소자(com-1)의 게이트전극에 접속된다.

또한, 제 5 더미 스테이지(ST5)의 캐리출력단자(COT)는 m-1번째 스테이지(STm-2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극과, 그리고 m번째 보상 스위칭소자(com)의 게이트전극에 접속된다.

또한, 제 6 더미 스테이지(ST6)의 캐리출력단자(COT)는 m번째 스테이지(STm)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에 접속된다.

k번째 스테이지(예를 들어, 도 4의 ST5)의 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)는 k번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나(예를 들어, 도 4의 CLK5)를 전송하는 클럭전송라인(예를 들어, 도 4의 CL5)과 캐리출력단자(COT) 사이에 접속된다. 이 캐리풀업 스위칭소자(Uc)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭펄스(CLK5)를 캐리출력단자(COT)로 공급한다.

k번째 스테이지의 캐리출력부(CO)에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 k번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 제어되며, 캐리출력단자(COT)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 리세트 노드(QB1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 리세트 노드(QB1)로 제 1 방전용전압(VSS1)을 공급한다.

한편, 4k+3번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 4k+1번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 4k+3번째 스테이지에 구비된 제 1 캐리풀다운 스위칭소자(Dc1)는 4k+1번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.

k번째 스테이지의 캐리출력부(CO)에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 서로 연결된 4k+1번째 및 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 제어되며, 캐리출력단자(COT)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 2 캐리풀다운 스위칭소자(Dc2)는 제 2 리세트 노드(QB2)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)로 제 1 방전용전압(VSS1)을 공급한다.

한편, 4k+1번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 4k+1번째 스테이지에 구비된 제 2 캐리풀다운 스위칭소자(Dc2)는 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.

스캔출력부(SO)는 스캔출력단자(SOT), 스캔풀업 스위칭소자(Us), 제 1 스캔풀다운 스위칭소자(Ds1), 및 제 2 스캔풀다운 스위칭소자(Ds2)를 포함한다.

스캔출력부(SO)는 스캔출력단자(SOT)를 통해 스캔펄스 또는 제 2 방전용전압(VSS2)을 출력한다. 스캔출력단자(SOT)는 게이트 라인과 전기적으로 접속된다. 이에 따라 k번째 스테이지에 구비된 스캔출력부(SO)로부터의 스캔펄스 또는 제 2 방전용전압(VSS2)은 k번째 게이트 라인에 공급된다.

k번째 스테이지의 스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 k번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 어느 하나의 클럭전송라인(예를 들어, 도 4의 CL5)과 k번째 스테이지의 스캔출력단자(SOT) 사이에 접속된다. 이 스캔풀업 스위칭소자(Us)는 세트 노드(Q)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭펄스(예를 들어, 도 4의 CLK5)를 스캔출력단자(SOT)로 공급한다.

k번째 스테이지의 스캔출력부(SO)에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는, k번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 제어되며, k번째 스테이지의 스캔출력단자(SOT)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 1 스캔풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(QB1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 스캔출력단자(SOT)로 공급한다.

여기서, 4k+3번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태는 4k+1번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 좌우되므로, 실제 4k+3번째 스테이지에 구비된 제 1 스캔풀다운 스위칭소자(Ds1)는 4k+1번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 의해 제어된다고 할 수 있다.

k번째 스테이지의 스캔출력부(SO)에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는, k번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 제어되며, k번째 스테이지의 스캔출력단자(SOT)와 제 2 방전용전원라인(VSL2)간에 접속된다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)의 게이트단자는 상기 제 k 및 제 k+1 스테이지의 제 2 리세트 노드(QB2)에 접속되며, 드레인단자는 상기 제 k 스테이지의 스캔출력단자(SOT)에 접속되며, 그리고 소스단자는 상기 제 2 방전용전원라인에 접속된다.

4k+1번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태는 상기 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 좌우되므로, 실제 상기 4k+1번째 스테이지에 구비된 제 2 스캔풀다운 스위칭소자(Ds2)는 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 의해 제어된다고 할 수 있다.

4k+3번째 스테이지(서로 연결된 스테이지들 중 하측 스테이지)의 노드 제어부는, 예를 들어 도 4에 도시된 제 7 스테이지(ST7)의 노드 제어부(NC)에 나타난 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)들을 포함한다. 이들 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.

4k+3번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 4k+1번째 스테이지로부터의 캐리펄스(예를 들어, CP5)에 따라 제어되며, 충전용전원라인(VDL)과 4k+3번째 스테이지의 세트 노드(Q) 사이에 접속된다. 이 제 1 스위칭소자(Tr1)는 4k+1번째 스테이지로부터의 캐리펄스(CP5)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세로 노드(Q)로 공급한다.

4k+3번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 4k+7번째 스테이지로부터의 캐리펄스(예를 들어, CP11)에 따라 제어되며, 4k+3번째 스테이지의 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 4k+7번째 스테이지로부터의 캐리펄스(CP11)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.

4k+3번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 4k+1번째 및 4k+3번째 스테이지의 제 1 리세트 노드(QB1)의 신호상태에 따라 제어되며, 4k+3번째 스테이지의 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 제 1 리세트 노드(QB1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 제 1 리세트 노드(QB1)로 공급한다.

4k+3번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 4k+1번째 및 4k+3번째 스테이지의 제 2 리세트 노드(QB2)의 신호상태에 따라 제어되며, 4k+3번째 스테이지의 세트 노드(Q)와 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 4 스위칭소자(Tr4)는 제 2 리세트 노드(QB2)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다.

4k+3번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는 4k+3번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 4k+1번째 및 4k+3번째 스테이지의 제 2 리세트 노드(QB2)와 제 2 방전용전원라인(VSL2) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 제 2 리세트 노드(QB2)로 공급한다.

4k+3번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는 4k+3번째 스테이지의 세트 노드(Q)의 신호상태에 따라 제어되며, 제 2 교류전압(Vac2)을 전송하는 제 2 교류전원라인(ACL2)과 제 1 방전용전원라인(VSL1) 사이에 접속된다. 이 제 6 스위칭소자(Tr6)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 교류전원라인(ACL2)으로 제 1 방전용전압(VSS1)을 공급한다.

4k+3번째 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류전원라인(ACL2)으로부터의 제 2 교류전압(Vac2)에 따라 제어되며, 4k+1번째 및 4k+3번째 스테이지의 제 2 리세트 노드(QB2)와 제 2 교류전원라인(ACL2) 사이에 접속된다. 이 제 7 스위칭소자(Tr7)는 제 2 교류전압(Vac2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 리세트 노드(QB2)로 제 2 교류전압(Vac2)을 공급한다.

4k+3번째 스테이지의 캐리출력부 및 스캔출력부의 구성은, 전술된 n번째 스테이지의 그것들에 구비된 구성과 동일하다.

이와 같이, 각 스테이지(ST1 내지 STm, DM1 내지 DM6)에 구비된 캐리출력부(CO)는 한 프레임 기간 중 자신의 출력기간에 캐리펄스를 출력하여 후단 스테이지, 전단 스테이지 및 보상 스위칭소자의 동작을 제어한다. 또한, 한 프레임의 기간 중 자신의 비출력기간에 외부로부터의 제 1 방전용전압(VSS1)을 후단 스테이지, 전단 스테이지 및 보상 스위칭소자에 공급한다.

각 스테이지(ST1 내지 STm)에 구비된 스캔출력부(SO)는 출력기간에 스캔펄스를 출력하여 게이트 라인을 구동하고, 비출력기간에 제 2 방전용전압(VSS2)을 게이트 라인에 공급한다.

이와 같이 구성된 쉬프트 레지스터의 동작을, 도 4 및 도 5를 참조하여 설명하면 다음과 같다.

도 5는 제 1 내지 제 6 클럭펄스, 제 1 내지 제 9 스캔펄스, 그리고 제 1 내지 제 9 캐리펄스의 타이밍도를 나타낸 도면이다.

먼저, 제 1 프레임 기간에 포함된 초기 기간(T0)에서의 5번째 스테이지(ST5)의 동작을 설명하면 다음과 같다.

제 1 프레임 기간 동안에는 제 1 교류전압(Vac1)이 정극성을 나타내며, 제 2 교류전압(Vac2)이 부극성을 나타낸다.

제 1 초기 기간(T0A) 동안에는, 도 4에 도시된 바와 같이, 3번째 스테이지(ST3)로부터 하이상태의 3번째 캐리펄스(CP3)가 5번째 스테이지(ST5)로 입력된다.

즉, 캐리펄스(CP3)는 5번째 스테이지(ST5)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에 공급된다. 그러면, 제 1 스위칭소자(Tr1)는 턴-온되며, 이때 이 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용전압(VDD)이 세트 노드(Q)에 인가된다. 이에 따라, 이 세트 노드(Q)가 충전되며, 이 충전된 세트 노드(Q)에 게이트전극이 접속된 5번째 스테이지(ST5)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5), 및 제 6 스위칭소자(Tr6)가 턴-온된다.

여기서, 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 방전용전압(VSS1)이 5번째 스테이지(ST5)의 제 1 리세트 노드(QB1)에 공급되어 이 제 1 리세트 노드(QB1)가 방전된다. 이에 따라 이 방전된 제 1 리세트 노드(QB1)에 게이트전극이 접속된 5번째 스테이지(ST5)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 5번째 1 스테이지(ST)의 제 1 리세트 노드(QB1)는 7번째 스테이지(ST7)의 제 1 리세트 노드(QB1)와 전기적으로 연결되어 있으므로 7번째 스테이지(ST7)의 제 1 리세트 노드(QB1)도 방전상태로 된다. 따라서, 7번째 스테이지(ST7)의 제 1 리세트 노드(QB1)에 접속된 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)도 턴-오프된다.

한편, 제 1 프레임 기간 동안 제 1 교류전압(Vac1)이 정극성으로 유지되는 바, 이 정극성의 제 1 교류전압(Vac1)은 5번째 스테이지(ST5)에 구비된 제 7 스위칭소자(Tr7)의 게이트전극으로 인가된다. 이때, 이 제 7 스위칭소자(Tr7)의 게이트전극으로는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력된 제 1 방전용전압(VSS1)도 공급된다. 즉, 제 7 스위칭소자(Tr7)의 게이트전극에는 정극성의 제 1 교류전압(Vac1)과 부극성의 제 1 방전용전압(VSS1)이 함께 공급된다.

그런데, 제 1 방전용전압(VSS1)을 공급하는 제 6 스위칭소자(Tr6)의 사이즈가 제 1 교류전압(Vac1) 크게 설정되므로, 제 7 스위칭소자(Tr7)의 게이트전극은 제 1 방전용전압(VSS1)으로 유지된다. 따라서, 제 7 스위칭소자(Tr7)는 턴-오프된다.

초기 기간(T0A) 동안 7번째 스테이지(ST7)의 제 2 리세트 노드(QB2)가 모두 방전상태이다. 이에 따라, 이 7번째 스테이지(ST7)의 제 2 리세트 노드(QB2)에 게이트단자가 접속된 7번째 스테이지(ST7)의 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2) 및 제 4 스위칭소자(Tr4)가 턴-오프된다. 또한, 7번째 스테이지(ST7)의 제 2 리세트 노드(QB2)는 5번째 스테이지(ST5)의 제 2 리세트 노드(QB2)와 전기적으로 연결되어 있으므로 5번째 스테이지(ST5)의 제 2 리세트 노드(QB2)도 방전상태이다. 따라서, 5번째 스테이지(ST5)의 제 2 리세트 노드(QB2)에 접속된 제 2 캐리풀다운 스위칭소자(Dc2), 제 2 스캔풀다운 스위칭소자(Ds2), 및 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지한다.

초기 기간(T0)에 9번째 스테이지(ST9)로부터의 캐리펄스(CP9)는 로우상태이므로 없으므로, 5번째 스테이지(ST5)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.

결국, 초기 기간(T0)에 제 1 스테이지(ST1)는 자신의 세트 노드(Q)를 충전시키고, 자신의 제 1 리세트 노드(QB1) 및 7번째 스테이지(ST7)의 제 1 리세트 노드(QB1)를 방전시킨다. 그리고, 초기 기간(T0A)에 7번째 스테이지(ST7)는 자신의 세트 노드(Q) 및 제 2 리세트 노드(QB2), 그리고 5번째 스테이지(ST5)의 제 2 리세트 노드(QB2)를 방전시킨다.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.

제 1 기간(T1)은 5번째 스테이지(ST5)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 하이상태의 제 5 클럭펄스(CLK5)가 5번째 스테이지(ST5)로 입력된다.

여기서, 5번째 스테이지(ST5)의 세트 노드(Q)가 초기 기간(T0) 동안 인가되었던 충전용전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 5번째 스테이지(ST5)의 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 턴-온 상태를 유지한다. 이때, 이 턴-온된 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)의 각 드레인전극에 제 5 클럭펄스(CLK5)가 인가됨에 따라, 이 캐리풀업 스위칭소자(Uc) 및 스캔풀업 스위칭소자(Us)는 각각 캐리펄스와 스캔펄스를 출력한다.

여기서, 캐리풀업 스위칭소자(Uc)를 통해 출력된 제 5 클럭펄스(CLK5)가 5번째 캐리펄스(CP5)이고, 그리고 스캔풀업 스위칭소자(Us)를 통해 출력된 제 5 클럭펄스(CLK5)가 5번째 스캔펄스(SP5)이다. 5번째 캐리펄스(CP5)는 7번째 스테이지(ST7)에 공급되어, 이 7번째 스테이지(ST3)를 인에이블시키는 역할을 한다. 그리고, 5번째 스캔펄스(SP5)는 제 5 게이트 라인(GL5)에 공급되어 제 5 게이트 라인(GL5)을 구동시킨다.

5번째 스테이지(ST5)로부터 출력된 5번째 캐리펄스(CP5)는 7번째 스테이지(ST7)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로 공급된다. 이에 따라, 제 1 기간(T1)에 7번째 스테이지(ST7)가 인에이블된다. 이 제 1 기간(T1)에서의 7번째 스테이지(ST7)의 인에이블 동작은 전술된 초기 기간(T0)에서의 5번째 스테이지(ST5)의 인에이블 동작과 동일하다.

한편, 전술된 5번째 캐리펄스(CP5)는 2번째 보상 스위칭소자(co2)의 게이트전극으로도 인가된다.

5번째 캐리펄스(CP5)에 의해 2번째 보상 스위칭소자(co2)가 턴-온되면, 이 턴-온된 보상 스위칭소자(co2)를 통해 제 1 방전용전압(VSS1)이 제 2 게이트 라인(GL2)의 좌측으로 인가된다. 그때, 제 2 게이트 라인(GL2)의 우측으로는 2번째 스테이지로(ST2)로부터 발생된 제 1 방전용전압(VSS1)이 인가되기 시작하는 바, 이와 같이 게이트 라인의 양측으로 제 1 방전용전압(VSS1)이 함께 인가됨에 따라 게이트 라인의 방전속도를 높일 수 있다. 즉, 게이트 라인에 인가된 스캔펄스의 폴링 타임(falling time)을 줄일 수 있다.

이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.

제 2 기간(T2) 동안에는 8번째 스테이지(ST8)로부터 8번째 캐리펄스(CP8)가 발생되어 5번째 보상 스위칭소자(co5)의 게이트전극으로 인가된다. 이에 따라, 5번째 보상 스위칭소자(co5)가 턴-온되며, 그 턴-온된 보상 스위칭소자(co5)를 통해 제 1 방전용전압(VSS1)이 제 5 게이트 라인(GL5)의 우측으로 인가되기 시작한다. 그 순간, 제 5 게이트 라인(GL5)의 좌측으로는 전술된 5번째 스테이지(ST5)로부터발생된 로우상태의 스캔펄스(SP5)가 인가되기 시작한다. 이 로우상태의 스캔펄스(SP5)는 제 5 클럭펄스에 근거한 것이므로, 이 로우상태의 스캔펄스(SP5)는 제 1 방전용전압(VSS1)의 레벨을 갖는다. 결국, 제 2 기간(T2)에 제 5 게이트 라인(GL5)의 양측으로 제 1 방전용전압(VSS1)이 인가된다.

다음으로, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.

제 3 기간(T3)에는, 9번째 스테이지(ST9)로부터 발생된 하이상태의 9번째 스캔펄스(SP9)가 5번째 스테이지(ST5)로 입력되어, 이 5번째 스테이지(ST5)를 디스에이블시킨다.이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.

즉, 9번째 캐리펄스(CP9)는 5번째 스테이지(ST5)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 공급된다. 그러면, 5번째 스테이지(ST5)의 제 2 스위칭소자(Tr2)는 턴-온되고, 이 턴-온된 각 제 2 스위칭소자(Tr2)를 통해 제 1 방전용전압(VSS1)이 5번째 스테이지(ST5)의 세트 노드(Q)에 공급된다. 따라서, 그 세트 노드(Q)는 방전되고, 이 방전된 세트 노드(Q)에 게이트전극이 접속된 5번째 스테이지(ST5)의 캐리풀업 스위칭소자(Uc), 스캔풀업 스위칭소자(Us), 제 5 스위칭소자(Tr5) 및 제 6 스위칭소자(Tr6)가 턴-오프된다.

5번째 스테이지(ST5)의 제 5 및 제 6 스위칭소자들(Tr5, Tr6)이 턴-오프됨에 따라, 5번째 스테이지(ST1)에 구비된 제 7 스위칭소자(Tr7)가 턴-온되고 그 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 1 교류전압(Vac1)이 제 1 리세트 노드(QB1)로 인가된다. 그러면, 5번째 스테이지(ST5)의 제 1 리세트 노드(QB1) 및 이에 접속된 7번째 스테이지(ST7)의 제 1 리세트 노드(QB1)가 충전되고, 이 충전된 각 제 1 리세트 노드(QB1)에 게이트전극이 접속된 5번째 스테이지(ST5)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)와, 그리고 7번째 스테이지(ST7)의 제 1 캐리풀다운 스위칭소자(Dc1), 제 1 스캔풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)가 모두 턴-온된다.

턴-온된 5번째 스테이지(ST5)의 제 3 스위칭소자(Tr3)를 통해 제 1 방전용전압(VSS1)이 5번째 스테이지(ST5)의 세트 노드(Q)에 공급됨으로써, 그 세트 노드(Q)의 방전상태가 더욱 안정적으로 유지된다. 또한, 턴-온된 7번째 스테이지(ST7)의 제 3 스위칭소자(Tr3)를 통해 제 1 방전용전압(VSS1)이 7번째 스테이지(ST7)의 세트 노드(Q)에 공급됨으로써, 그 세트 노드(Q)의 방전상태가 안정적으로 더욱 유지된다.

이와 같이 상기 제 3 기간(T3) 동안 5번째 스테이지(ST5)의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고, 또한 7번째 스테이지(ST7)의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온됨에 따라, 5번째 및 7번째 스테이지(ST5, ST7)는 함께 제 1 방전용전압(VSS1)을 출력한다.

즉, 5번째 스테이지(ST5)의 제 1 캐리풀다운 스위칭소자(Dc1)는 제 1 방전용전압(VSS1)을 출력하여 1번째 스테이지(ST1)에 공급하며, 제 1 스캔풀다운 스위칭소자(Ds1)는 제 2 방전용전압(VSS2)을 출력하여 제 5 게이트 라인(GL5)에 공급한다. 이에 따라, 제 3 기간(T3)에, 제 5 게이트 라인(GL5)의 전압이 제 1 방전용전압(VSS1)의 레벨에서 제 2 방전용전압(VSS2)의 레벨로 상승하기 시작한다. 그런데, 이 제 3 기간(T3)에는 턴-온 상태인 5번째 보상 스위칭소자(com5)를 통해 그 제 5 게이트 라인(GL5)로 제 1 방전용전압(VSS1)이 함께 공급되고 있기 때문에, 제 3 기간(T3) 중 8번째 캐리펄스(CP8)와 9번째 캐리펄스(CP9)가 모두 하이 상태인 중첩 기간(Tv)에는, 그 제 5 게이트 라인의 전압이 제 2 방전용전압(VSS2) 까지 상승하지 못하고 중간 정도의 값으로 상승된다. 이후, 8번째 캐리펄스(CP8)가 로우상태로 천이하는 시점에 그 제 5 게이트 라인(GL5)의 전압이 제 2 방전용전압(VSS2)의 레벨로 상승한다. 한편, 보상 스위칭소자의 사이즈를 스캔풀다운 스위칭소자(Ds1 또는 Ds2)의 사이즈보다 더 작게 설정함으로써 전술된 중첩 기간(Tv) 중에도 게이트 라인의 전압이 제 2 방전용전압(VSS2)의 레벨로 유지되도록 할 수도 있다.

한편, 7번째 스테이지(ST7)의 제 1 캐리풀다운 스위칭소자(Dc2)는 제 1 방전용전압(VSS1)을 출력하여 제 3 스테이지(ST3)에 공급하며, 제 2 스캔풀다운 스위칭소자(Ds2)는 제 2 방전용전압(VSS2)을 출력하여 제 7 게이트 라인(GL7)에 공급한다.

이와 같은 방식으로 나머지 스테이지들이 동작한다.

이후, 제 2 프레임 기간에는 제 1 교류전압(Vac1)이 부극성으로 유지되고 제 2 교류전압(Vac2)이 정극성으로 유지되므로, 디스에이블 기간에 5번째 스테이지(ST5)의 제 1 리세트 노드(QB1)가 방전되고, 제 2 리세트 노드(QB2)가 충전된다.

즉, 제 2 프레임 기간에는 5번째 스테이지(ST5)의 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-온되고, 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-오프된다.

반대로, 제 2 프레임 기간에는 7번째 스테이지의 제 1 캐리풀다운 스위칭소자(Dc1) 및 제 1 스캔풀다운 스위칭소자(Ds1)가 턴-온되고, 제 2 캐리풀다운 스위칭소자(Dc2) 및 제 2 스캔풀다운 스위칭소자(Ds2)가 턴-오프된다.

다른 스테이지들 역시 이와 같이 동작한다.

한편, 본 발명에 따르면, 제 1 스위칭소자(Tr1)의 게이트전극이 캐리출력단자(SOT)에 접속되기 때문에, 디스에이블 기간 중 이 제 1 스위칭소자(Tr1)로부터의 누설 전류를 방지할 수 있다. 이를 도 6을 참조하여 구체적으로 설명한다.

도 6은 디스에이블 기간 중 제 1 스위칭소자로 인가되는 전압 상태를 나타낸 도면이다.

예를 들어, 도 6에 도시된 바와 같이, 5번째 스테이지(ST5)가 디스에이블될 때, 그 스테이지의 세트 노드(Q)의 전압은 제 1 방전용전압(VSS1)의 레벨로 하강한다. 그때 3번째 스테이지(ST3)로부터는 로우상태의 캐리펄스(CP3)가 발생되며, 그 캐리펄스(CP3)는 제 1 스위칭소자(Tr1)의 게이트전극으로 인가된다. 여기서, 이 로우상태의 캐리펄스(CP3)는 제 1 방전용전압(VSS1)의 레벨을 갖기 때문에, 결국 제 1 스위칭소자(Tr1)의 게이트-소스전극간 전압(Vgs)은 0이 된다. 그러므로, 그 디스에이블 기간 중 제 1 스위칭소자(Tr1)가 안정적으로 턴-오프 상태를 유지할 수 있으며, 그로 인해 그 디스에이블 기간 중 세트 노드(Q)가 충전용전압(VDD)에 의해 충전되는 것을 방지할 수 있다.

도 7은 디스에이블 기간 중 제 1 스위칭소자로 인가되는 또 다른 전압 상태를 나타낸 도면이다.

도 7에 도시된 제 1 스위칭소자(Tr1)의 드레인전극에는 전술된 충전용전압(VDD) 대신 스캔펄스(SP2)가 인가될 수 있다. 즉, k번째 스테이지에 구비된 제 1 스위칭소자의 드레인전극은 k-3번째 스테이지로부터의 스캔펄스가 인가될 수 있다. 도 7에서의 효과는 전술된 도 6에서의 효과와 동일하다.

한편, 도 7과 같이 제 1 스위칭소자(Tr1)를 구성할 경우 충전용전원라인(VDL)을 제거할 수 있으므로, 쉬프트 레지스터의 사이즈를 줄일 수 있다.

또한, 본 발명에서는 누설 전류를 줄임과 동시에 쉬프트 레지스터의 구동능력을 향상시키기 위해, 각 스테이지에 두 종류의 방전용전압들(VSS1, VSS2)을 공급하고, 또한 출력부를 캐리출력부(CO)와 스캔출력부(SO)로 나누어 상대적으로 작은 부하에 접속된 캐리출력부(CO)에는 작은 사이즈의 풀업 스위칭소자 및 제 1 방전용 전압(VSS1)을 제공하고, 상대적으로 큰 부하에 접속된 스캔출력부(SO)에는 큰 사이즈의 풀업 스위칭소자 및 제 2 방전용 전압(VSS2)을 제공함으로써 상기 누설 전류를 방지할 수 있다.

이러한 본 발명의 효과 및 원리를 좀 더 구체적으로 설명하면 다음과 같다.

각 스테이지의 출력에 가장 크게 관여하는 스위칭소자는 스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)와, 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)이다.

스캔출력부(SO)에 구비된 스캔풀업 스위칭소자(Us)는 캐리출력부(CO)에 구비된 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 부하에 접속된다. 이는 상기 캐리풀업 스위칭소자(Uc)는 전단 및 후단 스테이지에 접속되는 반면, 상기 스캔펄스 스위칭소자는 게이트 라인과 이 게이트 라인에 연결된 수많은 스위칭소자들에 접속되기 때문이다.

이들 두 풀업 스위칭소자들(Uc, Us) 중 스캔풀업 스위칭소자(Us)는 게이트 라인을 구동하는 소자이므로, 전단 및 후단 스테이지를 제어하기 위한 캐리풀업 스위칭소자(Uc)에 비하여 더 큰 출력이 요구된다. 따라서, 한정된 면적에 최대한의 집적도로 풀업 스위칭소자들을 효과적으로 형성하기 위해서는, 상대적으로 더 큰 부하에 접속되며 또한 큰 출력이 요구되는 스캔풀업 스위칭소자(Us)를 캐리풀업 스위칭소자(Uc)에 비하여 더 크게 만드는 것이 좋다.

한편, 캐리풀업 스위칭소자(Uc)는 스캔풀업 스위칭소자(Us)에 비하여 작은 부하에 접속되며, 그 출력이 상대적으로 약해도 전단 및 후단 스테이지의 동작을 제어하는데 있어서 그리 큰 문제가 되지 않는다.

이와 같은 구조에 따라, 캐리풀업 스위칭소자(Uc)는 스캔풀업 스위칭소자(Us)에 비하여 더 큰 내부저항을 가지므로, 캐리풀업 스위칭소자(Uc)의 턴-오프시 이 캐리풀업 스위칭소자(Uc)의 누설 전류를 감소시킬 수 있다.

한편, 스캔풀업 스위칭소자(Us)는 큰 사이즈를 갖기 때문에 턴-오프시 오히려 누설 전류에 취약한 구조를 가질 수 있다. 그러나, 이 스캔풀업 스위칭소자(Us)는 턴-오프시, 이의 게이트단자와 소스단자에는 서로 다른 종류의 방전용전압이 공급되므로 이러한 누설 전류가 방지된다. 즉, 스캔풀업 스위칭소자(Us)의 턴-오프시, 이 스캔풀업 스위칭소자(Us)의 게이트단자에는 제 1 방전용전압(VSS1)이 공급되고, 소스단자에는 이 제 1 방전용전압(VSS1)보다 더 큰 제 2 방전용전압(VSS2)이 공급되기 때문에 스캔풀업 스위칭소자(Us)의 게이트-소스전극간 전압이 0보다 더 작은 부극성으로 유지된다. 이 스캔풀업 스위칭소자(Us)가 NNOS 트랜지스터라고 가정하면, 스캔풀업 스위칭소자(Us)는 완전히 턴-오프상태로 유지될 수 있다.

한편, 스캔풀업 스위칭소자(Us)를 PMOS 트랜지스터로 사용하는 경우에는, 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)에 비하여 더 큰 값을 갖도록 설정하면 된다. 따라서, 스캔풀업 스위칭소자(Us)는 큰 출력을 위해 큰 사이즈로 제작됨에도 불구하고, 이의 누설 전류가 방지되는 효과를 갖는다.

또한, 상기 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 낮기 때문에, 각 풀다운 스위칭소자(Dc1, Dc2, Ds1, Ds2)에 가해지는 스트레스를 줄일 수 있다.

한편, 스캔풀업 스위칭소자(Us)의 드레인단자에 공급되는 클럭펄스의 로우상태에서의 전압값을 제 2 방전용전압(VSS2)보다 더 작은 값으로 설정하거나 또는 상기 클럭펄스의 로우상태에서의 전압값을 상기 제 1 방전용전압(VSS1)과 동일한 값으로 설정하게 되면 스캔펄스의 하이상태의 전압이 로우상태의 전압으로 빠르게 떨어지므로, 전술된 바와 같이 게이트 라인에 공급되는 스캔펄스의 하강천이시간(falling edge time)을 단축시킬 수 있다. 그러면, 각 스캔펄스간의 여유거리(margin)를 더 많이 확보할 수 있다. 따라서, 본 발명에서는, 종래와 같이 스캔펄스의 하강천이시간을 줄이기 위해 풀업 스위칭소자 및 풀다운 스위칭소자의 사이즈를 크게 설정하지 않아도 되므로, 결과적으로 쉬프트 레지스터의 사이즈를 상당히 줄일 수 있는 바, 또한 그로 인해 표시장치의 베젤(bezel) 사이즈도 줄일 수 있다.

또한, 본 발명에 따르면, 게이트 라인들의 좌측에 위치한 스테이지들과 그 게이트 라인들의 우측에 위치한 스테이지들간의 직접적인 연결이 없으므로, 사용되는 더미 스테이지들의 수를 크게 줄일 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Tr#: 제 # 스위칭소자 NC: 노드 제어부
Q: 세트 노드 QB#: 제 # 리세트 노드
Uc: 캐리풀업 스위칭소자 Us: 스캔풀업 스위칭소자
Dc#: 제 # 캐리풀다운 스위칭소자 Ds#: 제 # 스캔풀다운 스위칭소자
VDD: 충전용전압 VSS#: 제 # 방전용전압
VSL#: 제 # 방전용전원라인 VDL: 충전용전원라인
COT: 캐리출력단자 SOT: 스캔출력단자
ST#: #번째 스테이지 co#: #번째 보상 스위칭소자
SP#: #번째 스캔펄스 CP#: #번째 캐리펄스
CO: 캐리출력부 SO: 스캔출력부
Vac#: 제 # 교류전압 ACL#: 제 # 교류전원라인

Claims (26)

1. 캐리펄스와 스캔펄스로 구성된 출력펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며;
   상기 다수의 스테이지들 중 홀수 번째 스테이지들은 홀수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하고, 짝수 번째 스테이지들은 짝수 번째 게이트 라인들로 스캔펄스들을 순차적으로 공급하며;
   스테이지들로부터의 캐리펄스들에 따라 제어되어 제 1 방전용전압을 임의의 게이트 라인들로 공급하는 보상 스위칭소자들을 포함하며;
   각 스테이지는,
   상기 제 1 방전용전압과, 그리고 상기 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 캐리펄스를 생성하고, 이를 전단 스테이지 및 후단 스테이지 중 적어도 하나로 공급하는 캐리출력부; 및,
   상기 제 1 방전용전압보다 더 큰 값을 갖는 제 2 방전용전압과, 그리고 상기 클럭펄스를 근거로 스캔펄스를 생성하고, 이를 해당 게이트 라인으로 공급하는 스캔출력부를 포함함을 특징으로 하는 쉬프트 레지스터.
2. 삭제
3. 제 1 항에 있어서,
   상기 보상 스위칭소자들 중 홀수 번째 보상 스위칭소자는, 짝수 번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 홀수 번째 게이트 라인 사이에 접속되며; 그리고,
   상기 보상 스위칭소자들 중 짝수 번째 보상 스위칭소자는, 홀수 번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 제 1 방전용전원라인과 짝수 번째 게이트 라인 사이에 접속됨을 특징으로 하는 쉬프트 레지스터.
4. 제 3 항에 있어서,
   상기 스테이지들 중 하나인 n번째 스테이지(n은 5이상의 자연수)는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고,
   상기 n번째 스테이지의 노드 제어부는, n-x번째 스테이지(x는 n보다 작은 자연수)로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
5. 제 4 항에 있어서,
   4k+1번째(k는 자연수) 스테이지의 제 1 리세트 노드와 4k+3번째 스테이지의 제 1 리세트 노드가 서로 연결되며;
   상기 4k+1번째 스테이지의 제 2 리세트 노드와 상기 4k+3번째 스테이지의 제 2 리세트 노드가 서로 연결되며;
   4k+2번째 스테이지의 제 1 리세트 노드와 4k+4번째 스테이지의 제 1 리세트 노드가 서로 연결되며;
   상기 4k+2번째 스테이지의 제 2 세트 노드와 상기 4k+4번째 스테이지의 제 2 리세트 노드가 서로 연결되며;
   상기 4k+1번째 스테이지로 인가되는 클럭펄스와 상기 4k+3번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다르며; 그리고,
   상기 4k+2번째 스테이지로 인가되는 클럭펄스와 상기 4k+4번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
6. 제 5 항에 있어서,
   상기 n번째 스테이지가 4k+1번째 스테이지 및 4k+2번째 스테이지 중 어느 하나에 해당할 때, 그 n번째 스테이지의 노드 제어부는,
   n+y번째 스테이지(y는 자연수)로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자;
   상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자;
   상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및,
   상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
7. 제 5 항에 있어서,
   상기 n번째 스테이지가 4k+3번째 스테이지 및 4k+4번째 스테이지 중 어느 하나에 해당할 때, 그 n번째 스테이지의 노드 제어부는,
   n+y번째 스테이지(y는 자연수)로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자;
   상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자;
   상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 제 2 교류전압을 전송하는 제 2 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및,
   상기 제 2 교류전원에 따라 제어되며, 상기 제 2 교류전원라인과 상기 제 2 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
8. 제 5 항에 있어서,
   상기 n번째 스테이지의 캐리출력부는,
   상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 캐리출력단자 사이에 접속된 캐리풀업 스위칭소자;
   상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 캐리풀다운 스위칭소자; 및,
   상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 제 1 방전용전원라인 사이에 접속된 제 2 캐리풀다운 스위칭소자를 포함하며;
   상기 n번째 스테이지의 캐리출력단자가 n+x번째 스테이지, n-y번째 스테이지 및 n-z번째 보상 스위칭소자에도 접속된 것을 특징으로 하는 쉬프트 레지스터.
9. 제 8 항에 있어서,
   상기 x는 2이고, 상기 y는 4이며, 그리고 상기 z는 2인 것을 특징으로 하는 쉬프트 레지스터.
10. 제 5 항에 있어서,
    상기 n번째 스테이지의 스캔출력부는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 클럭펄스를 전송하는 클럭전송라인과 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 스캔풀업 스위칭소자;
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자;
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 2 방전용전원라인 사이에 접속된 제 2 스캔풀다운 스위칭소자를 포함하며;
    상기 n번째 스테이지의 스캔출력단자가 n번째 게이트 라인에도 접속된 것을 특징으로 하는 쉬프트 레지스터.
11. 제 6 항 및 제 7 항 중 한 항에 있어서,
    상기 x는 2이고, 그리고 상기 y는 4인 것을 특징으로 하는 쉬프트 레지스터.
12. 제 1 항에 있어서,
    외부로부터의 스타트 펄스를 공급받아 제 1 더미펄스를 생성하고, 이 제 1 더미펄스를 한 프레임 기간 중 첫 번째로 출력펄스를 발생하는 첫 번째 스테이지로 공급하는 제 1 더미 스테이지; 및,
    상기 스타트 펄스를 공급받아 제 2 더미펄스를 생성하고, 이 제 2 더미펄스를 한 프레임 기간 중 두 번째로 출력펄스를 발생하는 두 번째 스테이지로 공급하는 제 2 더미 스테이지를 더 포함하며;
    상기 제 1 더미펄스가 제 2 더미펄스보다 더 빨리 출력됨을 특징으로 하는 쉬프트 레지스터.
13. 제 12 항에 있어서,
    상기 첫 번째 스테이지는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고,
    상기 첫 번째 스테이지의 노드 제어부는, 상기 제 1 더미 스테이지로부터의 제 1 더미펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
14. 제 13 항에 있어서,
    상기 첫 번째 스테이지의 노드 제어부는,
    그 첫 번째 스테이지보다 더 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자;
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자;
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및,
    상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
15. 제 14 항에 있어서,
    상기 후단 스테이지는 다섯 번째 스테이지인 것을 특징으로 하는 쉬프트 레지스터.
16. 제 12 항에 있어서,
    상기 두 번째 스테이지는, 세트 노드, 제 1 리세트 노드 및 제 2 리세트 노드의 신호 상태를 제어하는 노드 제어부를 포함하며; 그리고,
    상기 두 번째 스테이지의 노드 제어부는, 상기 제 2 더미 스테이지로부터의 제 2 더미펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
17. 제 16 항에 있어서,
    상기 두 번째 스테이지의 노드 제어부는,
    그 두 번째 스테이지보다 더 늦게 출력을 발생하는 후단 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 2 스위칭소자;
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 3 스위칭소자;
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 4 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 제 1 방전용전원라인 사이에 접속된 제 5 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 제 1 교류전압을 전송하는 제 1 교류전원라인과 상기 제 1 방전용전원라인 사이에 접속된 제 6 스위칭소자; 및,
    상기 제 1 교류전원에 따라 제어되며, 상기 제 1 교류전원라인과 상기 제 1 리세트 노드 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
18. 제 17 항에 있어서,
    상기 후단 스테이지는 여섯 번째 스테이지인 것을 특징으로 하는 쉬프트 레지스터.
19. 제 12 항에 있어서,
    상기 첫 번째 스테이지의 제 1 리세트 노드와 세 번째 스테이지의 제 1 리세트 노드가 서로 연결되며;
    상기 두 번째 스테이지의 제 1 리세트 노드와 네 번째 스테이지의 제 1 리세트 노드가 서로 연결되며;
    상기 첫 번째 스테이지로 인가되는 클럭펄스와 상기 세 번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다르며; 그리고,
    상기 두 번째 스테이지로 인가되는 클럭펄스와 상기 네 번째 스테이지로 인가되는 클럭펄스의 위상이 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
20. 제 1 항에 있어서,
    한 프레임 기간 중 가장 늦게 출력펄스를 발생하는 마지막 번째 스테이지를 m번째 스테이지라고 할 때,
    m-3번째 스테이지로 제 3 더미펄스를 공급하는 제 3 더미 스테이지;
    m-2번째 스테이지로 제 4 더미펄스를 공급하는 제 4 더미 스테이지;
    m-1번째 스테이지로 제 5 더미펄스를 공급하는 제 5 더미 스테이지; 및,
    m번째 스테이지로 제 6 더미펄스를 공급하는 제 6 더미 스테이지를 더 포함함을 특징으로 하는 쉬프트 레지스터.
21. 제 20 항에 있어서,
    상기 제 3 더미 스테이지로부터의 제 3 더미펄스는 m-2번째 보상 스위칭소자로 더 공급되며; 그리고,
    상기 m-2번째 보상 스위칭소자는, 상기 제 3 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m-2번째 게이트 라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
22. 제 20 항에 있어서,
    상기 제 4 더미 스테이지로부터의 제 4 더미펄스는 m-1번째 보상 스위칭소자로 더 공급되며; 그리고,
    상기 m-1번째 보상 스위칭소자는, 상기 제 4 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m-1번째 게이트 라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
23. 제 20 항에 있어서,
    상기 제 5 더미 스테이지로부터의 제 5 더미펄스는 m번째 보상 스위칭소자로 더 공급되며; 그리고,
    상기 m번째 보상 스위칭소자는, 상기 제 5 더미펄스에 따라 제어되며, 상기 제 1 방전용전압을 전송하는 제 1 방전용전원라인과 m번째 게이트 라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
24. 제 1 항에 있어서,
    상기 홀수 번째 스테이지들은 상기 게이트 라인들의 일측에 위치하고, 그리고 상기 짝수 번째 스테이지들은 상기 게이트 라인들의 타측에 위치함을 특징으로 하는 쉬프트 레지스터.
25. 제 3 항에 있어서,
    상기 홀수 번째 보상 스위칭소자들은 상기 게이트 라인들의 타측에 위치하고, 그리고 상기 짝수 번째 보상 스위칭소자들은 상기 게이트 라인들의 일측에 위치함을 특징으로 하는 쉬프트 레지스터.
26. 제 12 항에 있어서,
    상기 제 1 내지 제 4 더미펄스들 각각은, 제 1 방전용전압과, 그리고 이 제 1 방전용전압과 동일한 레벨의 로우 전압을 갖는 클럭펄스를 근거로 생성됨을 특징으로 하는 쉬프트 레지스터.

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