KR20140014746A - 쉬프트 레지스터 - Google Patents

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KR20140014746A
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Abstract

본 발명은 스테이지들의 출력 순서를 변경할 수 있는 쉬프트 레지스터에 관한 것으로, 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; n번째(n은 자연수) 스테이지가, 제 1 스타트 펄스 또는 n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 순방향전압을 전송하는 순방향전원라인과 세트 노드 사이에 접속된 순방향제어 스위칭소자; 제 2 스타트 펄스 또는 n+q번째(q는 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 역방향전압을 전송하는 역방향전원라인 사이에 접속된 역방향제어 스위칭소자를 포함함을 그 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스테이지들의 출력 순서를 변경할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함한다. 상기 스테이지들은 한 방향, 즉 가장 상측에 위치한 스테이지부터 가장 하측에 위치한 스테이지 순서로 스캔펄스를 출력한다. 즉, 종래의 쉬프트 레지스터는 단 한 방향으로만 스캔펄스를 출력한다. 이에 따라 종래의 쉬프트 레지스터는 다양한 모델의 액정표시장치에 사용되기에는 많은 문제점을 나타낸다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 스캔펄스의 출력순서를 제어할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; n번째(n은 자연수) 스테이지가, 제 1 스타트 펄스 또는 n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 순방향전압을 전송하는 순방향전원라인과 세트 노드 사이에 접속된 순방향제어 스위칭소자; 제 2 스타트 펄스 또는 n+q번째(q는 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 역방향전압을 전송하는 역방향전원라인 사이에 접속된 역방향제어 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 n번째 스테이지의 출력단자 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 하나의 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자; 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 풀다운 스위칭소자; 상기 하나의 클럭전송라인과 상기 리세트 노드 사이에 접속된 제 1 커패시터를 포함하며; 상기 순방향전압 및 역방향전압은 서로 반대의 위상을 가지며; 상기 클럭펄스들은 순방향 클럭펄스들 및 역방향 클럭펄스들을 포함하며; 상기 순방향전압이 액티브 상태일 때 상기 n번째 스테이지를 포함한 모든 스테이지로 상기 순방향 클럭펄스들이 공급되며; 상기 역방향전압이 액티브 상태일 때 상기 n번째 스테이지를 포함한 모든 스테이지로 상기 역방향 클럭펄스들이 공급됨을 특징으로 한다.
상기 제 1 스타트 펄스와 제 2 스타트 펄스는 동일한 것을 특징으로 한다.
제 1 방전용전압이 제 2 방전용전압보다 더 작거나 동일한 것을 특징으로 한다.
상기 제 1 방전용전압이 제 2 방전용전압보다 더 크거나 동일한 것을 특징으로 한다.
상기 n번째 스테이지는, 상기 세트 노드와 상기 출력단자 사이에 접속된 제 2 커패시터를 더 포함함을 특징으로 한다.
상기 n번째 스테이지는, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 3 스위칭소자를 더 포함하며; 그리고, 상기 제 3 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 다른 것을 특징으로 한다.
상기 n번째 스테이지는, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭전송라인간에 접속된 제 4 스위칭소자를 더 포함하며; 상기 제 4 스위칭소자의 게이트전극으로 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 다르며; 그리고, 상기 제 4 스위칭소자의 소스전극 또는 드레인전극으로 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 한다.
상기 n번째 스테이지는, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭전송라인 사이에 접속되는 제 5 스위칭소자를 더 포함하며; 그리고, 상기 제 5 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 한다.
상기 n번째 스테이지는, n+r번째(r은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 6 스위칭소자를 더 포함함을 특징으로 한다.
상기 n번째 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 한다.
상기 n번째 스테이지는, 외부로부터의 제어신호에 따라 제어되며, 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 8 스위칭소자를 더 포함함을 특징으로 한다.
상기 n번째 스테이지는, 외부로부터의 제어신호에 따라 제어되며, 상기 세트 노드와 어느 하나의 클럭전송라인 사이에 접속된 제 9 스위칭소자를 더 포함하며; 그리고, 상기 제 9 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 한다.
상기 제어신호는, 제 1 스타트 펄스 및 제 2 스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 제 9 스위칭소자는, 제 1 스타트 펄스 또는 제 2 스타트 펄스를 공급받는 스테이지를 제외한 나머지 스테이지들 각각에 구비된 것을 특징으로 한다.
상기 다수의 스테이지들 중 홀수 번째 스테이지들은 표시부의 일측에 위치하며; 그리고, 상기 다수의 스테이지들 중 짝수 번째 스테이지들은 상기 표시부의 타측에 위치한 것을 특징으로 한다.
상기 p와 q가 동일한 것을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서의 쉬프트 레지스터는, 순방향제어 스위칭소자 및 역방향제어 스위칭소자를 통해 스테이지들의 출력순서를 변경할 수 있다. 이에 따라, 본 발명에 따른 쉬프트 레지스터는 다양한 모델의 표시장치에 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2a는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 2b는 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도
도 3은 도 1의 n번째 스테이지에 대한 제 1 실시예의 구성을 나타낸 도면
도 4는 도 1의 n번째 스테이지에 대한 제 2 실시예의 구성을 나타낸 도면
도 5는 도 1의 n번째 스테이지에 대한 제 3 실시예의 구성을 나타낸 도면
도 6은 도 1의 n번째 스테이지에 대한 제 4 실시예의 구성을 나타낸 도면
도 7은 도 1의 n번째 스테이지에 대한 제 5 실시예의 구성을 나타낸 도면
도 8은 도 1의 n번째 스테이지에 대한 제 6 실시예의 구성을 나타낸 도면
도 9는 도 1의 n번째 스테이지에 대한 제 7 실시예의 구성을 나타낸 도면
도 10은 도 1의 n번째 스테이지에 대한 제 8 실시예의 구성을 나타낸 도면
도 11은 도 1의 n번째 스테이지에 대한 제 9 실시예의 구성을 나타낸 도면
도 12a는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 또 다른 출력 타이밍도
도 12b는 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 또 다른 출력 타이밍도
도 13은 본 발명에 따른 쉬프트 레지스터가 적용된 표시패널을 나타낸 도면
도 14는 도 13의 제 1 쉬프트 레지스터 및 제 2 쉬프트 레지스터에 구비된 스테이지들의 구성을 나타낸 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2a는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이며, 그리고 도 2b는 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 출력 타이밍도이다.
본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(ST_1 내지 ST_k)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자(OT)를 통해 한 프레임 기간 동안 한 번의 스캔펄스(Vg_1 내지 Vg_k)를 출력한다.
각 스테이지(ST_1 내지 ST_k)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 각 스테이지로부터 출력된 스캔펄스는 후단에 위치한 스테이지에도 공급된다. 다시 말하여, 각 스테이지는 전단에 위치한 스테이지들로부터의 스캔펄스들에 의해 제어된다. 예를 들어, 2번째 스테이지(ST_2)는 1번째 스테이지(ST_1)로부터의 스캔펄스(Vg_1)에 의해 제어된다. 단, 1번째 스테이지(도시되지 않음)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지(ST_1)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 의해 제어된다.
스테이지들(ST_1 내지 ST_k)은 1번째 스테이지(ST_1)부터 차례로 스캔펄스를 출력하거나, 또는 k번째 스테이지(ST_k)부터 차례로 스캔펄스를 출력한다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지는 순방향전압(V_F), 역방향전압(V_R), 방전용전압(제 1 내지 제 3 방전용전압들 중 적어도 어느 하나)을 공급받음과 아울러, 또한 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스들(CLK_1 내지 CLK_4) 중 어느 하나를 공급받는다. 한편, 스테이지들 중 1번째 스테이지(ST_1) 및 마지막 번째(k번째) 스테이지(ST_k)는 스타트 펄스(Vst)를 더 공급받는다.
순방향전압(V_F) 및 역방향전압(V_R)은, 쉬프트 레지스터의 구동방향을 결정하는 전압으로서, 도 2a 및 도 2b에 도시된 바와 같이, 어느 하나의 전압이 액티브 상태(예를 들어, 하이 상태)를 가질 때 나머지 하나의 전압은 비액티브 상태(예를 들어, 로우 상태)를 갖는다. 예를 들어, 도 2a에 도시된 바와 같이, 순방향 구동시 순방향전압(V_F)은 하이 상태를 나타내는 반면, 역방향전압(V_R)은 로우 상태를 나타낸다. 또한, 도 2b에 도시된 바와 같이, 순방향 구동시 순방향전압(V_F)은 로우 상태를 나타내는 반면, 역방향전압(V_R)은 하이 상태를 나타낸다.
액티브 상태(예를 들어, 하이 상태)의 순방향전압(V_F) 및 역방향전압(V_R)은 각 스테이지의 노드들을 충전시키는데 사용된다. 반면, 비액티브 상태(예를 들어, 로우 상태)의 순방향전압(V_F) 및 역방향전압(V_R), 그리고 방전용전압은 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
액티브 상태의 순방향전압(V_F) 및 역방향전압(V_R)은 정극성의 전압으로 설정될 수 있다. 반면, 비액티브 상태의 순방향전압(V_F), 비액티브 상태의 역방향전압(V_R) 및 방전용전압은 부극성의 전압으로 설정될 수 있다. 여기서, 방전용전압은 정전압이다.
제 1 내지 제 4 클럭펄스(CLK_1 내지 CLK_4)는 각 스테이지의 출력 동작에 사용된다. 예를 들어 도 1에 도시된 바와 같이 4상의 클럭펄스들이 사용될 때, 4x+1번째(x는 0을 포함한 자연수) 스테이지는 제 1 클럭펄스(CLK_1)를 공급받아 4x+1번째 스캔펄스를 출력하고, 4x+2번째 스테이지는 제 2 클럭펄스(CLK_2)를 공급받아 4x+2번째 스캔펄스를 출력하고, 4x+3번째 스테이지는 제 3 클럭펄스(CLK_3)를 공급받아 4x+3번째 스캔펄스를 출력하고, 그리고 4x+4번째 스테이지는 제 4 클럭펄스(CLK_4)를 공급받아 4x+4번째 스캔펄스를 출력한다.
각 클럭펄스(CLK_1 내지 CLK_4)는 한 프레임 기간 동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK_1 내지 CLK_4)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브 상태를 나타낸다. 이 스타트 펄스(Vst)는 한 프레임 기간 중 어떠한 클럭펄스들(CLK_1 내지 CLK_4)보다도 가장 먼저 출력된다.
순방향 구동시, 도 2a에 도시된 바와 같이, 상기 클럭펄스들(CLK_1 내지 CLK_4)은 제 1 클럭펄스(CLK_1)부터 제 4 클럭펄스(CLK_4) 순서로 출력된다. 반면, 역방향 구동시, 도 2b에 도시된 바와 같이, 상기 클럭펄스들(CLK_1 내지 CLK_4)은 제 4 클럭펄스(CLK_4)부터 제 1 클럭펄스(CLK_1) 순서로 출력된다.
따라서, 순방향 구동시 도 2a에도 도시된 바와 같은 순서로 제 1 내지 제 4 클럭펄스들(CLK_1 내지 CLK_4)이 출력됨에 따라, 이러한 클럭펄스들을 공급받는 쉬트트 레지스터는, 도 2a에 도시된 바와 같은 순서(순방향 순서)로 스캔펄스들을 출력한다. 즉, 이 쉬프트 레지스터에 구비된 k개의 스테이지들은 1번째 스테이지(ST_1)부터 시작하여 k번째 스테이지(ST_k)까지 순차적으로 스캔펄스들(Vg_1 내지 Vg_k)을 출력한다.
반면, 역방향 구동시 도 2b에도 도시된 바와 같은 순서로 제 1 내지 제 4 클럭펄스들(CLK_1 내지 CLK_4)이 출력됨에 따라, 이러한 클럭펄스들을 공급받는 쉬트트 레지스터는, 도 2b에 도시된 바와 같은 순서(역방향 순서)로 스캔펄스들을 출력한다. 즉, 이 쉬프트 레지스터에 구비된 k개의 스테이지들은 k번째 스테이지(ST_k)부터 시작하여 1번째 스테이지(ST_1)까지 순차적으로 스캔펄스들(Vg_k 내지 Vg_1)을 출력한다.
한편, 항상 제 1 스타트 펄스가 1번째 스테이지(ST_1)에 공급되고, 제 2 스타트 펄스가 k번째 스테이지(ST_k)에 공급될 수도 있다. 이때, 순방향 구동시에, 제 1 스타트 펄스는 매 프레임 기간의 시작 시점마다 발생되며, 제 2 스타트 펄스는 모든 스캔펄스들이 한 차례 출력된 후마다 발생될 수 있다. 반면, 역방향 구동시에, 제 1 스타트 펄스는 모든 스캔펄스들이 한 차례 출력된 후마다 발생되며, 제 2 스타트 펄스는 매 프레임 기간의 시작 시점마다 발생될 수 있다.
그리고, n-p에서의 p에 따라, 제 1 및 제 2 스타트 펄스는 1번째 스테이지 및 k번째 스테이지 뿐만 아니라, 그 전단 및 그 후단에 위치한 더 많은 수의 스테이지들에도 공급될 수 있다.
상술된 본 발명의 쉬프트 레지스터에 구비된 스테이지는 다음과 같은 구성을 가질 수 있다.
도 3은 도 1의 n번째 스테이지에 대한 제 1 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 3에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
n번째 스테이지(n은 자연수)에 구비된 순방향제어 스위칭소자(Tr_F)는, n-1번째 스테이지로부터의 스캔펄스에 따라 제어되며, 순방향전원라인과 세트 노드(Q) 사이에 접속된다. 즉, 이 순방향제어 스위칭소자(Tr_F)는 n-1번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 순방향전원라인과 세트 노드(Q)를 서로 연결시킨다. 여기서, 순방향전원라인으로는 순방향전압(V_F)이 공급된다.
한편, 가장 상측에 위치한 1번째 스테이지(ST_1)에 구비된 순방향제어 스위칭소자(Tr_F)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 순방향전원라인과 세트 노드(Q)를 연결시킨다. 한편, 1번째 스테이지(ST_1)에 구비된 순방향제어 스위칭소자(Tr_F)로 공급되는 스타트 펄스는 상술된 제 1 스타트 펄스가 될 수 있다.
n번째 스테이지에 구비된 역방향제어 스위칭소자(Tr_R)는, n+1번째 스테이지로부터의 스캔펄스에 따라 제어되며, 세트 노드(Q)와 역방향전압(V_R)을 전송하는 역방향전원라인 사이에 접속된다. 즉, 이 역방향제어 스위칭소자(Tr_R)는 n+1번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 역방향전원라인을 서로 연결시킨다. 여기서, 역방향전원라인으로는 역방향전압(V_R)이 공급된다.
한편, 가장 하측에 위치한 k번째 스테이지(ST_k)에 구비된 역방향제어 스위칭소자(Tr_R)는 타이밍 컨트롤러로부터의 스타트 펄스(Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 역방향전원라인과 세트 노드(Q)를 연결시킨다. 여기서, 역방향제어 스위칭소자(Tr_R)로 공급되는 스타트 펄스(Vst)와 순방향제어 스위치소자(Tr_F)로 공급되는 스타트 펄스(Vst)는 서로 다를 수도 있다. 예를 들어, 1번째 스테이지(ST_1)의 순방향제어 스위칭소자(Tr_F)로는 상술된 제 1 스타트 펄스가, 그리고 k번째 스테이지(ST_k)의 역방향제어 스위칭소자(Tr_R)로는 상술된 제 2 스타트 펄스가 공급될 수 있다. 그 반대의 경우도 가능하다.
n번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제 1 스위칭소자(Tr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)와 제 1 방전용전원라인을 서로 연결시킨다. 여기서, 제 1 방전용전원라인으로는 제 1 방전용전압(VSS1)이 공급된다.
n번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는, 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 n번째 스테이지의 출력단자(OT) 사이에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 n번째 스테이지의 출력단자(OT)를 서로 연결시킨다.
n번째 스테이지에 구비된 풀업 스위칭소자(Pu)는, 세트 노드(Q)의 전압에 따라 제어되며, 어느 하나의 클럭전송라인과 n번째 스테이지의 출력단자(OT) 사이에 접속된다. 즉, 이 풀업 스위칭소자(Pu)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 클럭전송라인과 n번째 스테이지의 출력단자(OT)를 서로 연결시킨다. 여기서, 상기 어느 하나의 클럭전송라인으로는, 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나가 공급된다. 예를 들어, n번째 스테이지에는 제 A 클럭펄스가 공급될 수 있다.
여기서, A의 값은 사실상 n의 값과 동일하나, 이 A의 값은 클럭펄스의 상(phase)에 영향을 받는다. 즉, 이 A의 값이 클럭펄스의 상보다 작거나 같을 때, 이때 A의 값과 n의 값은 동일하다. 그러나, 이 A의 값이 클럭펄스의 상보다 클 경우, 이 A의 값은 이 A를 클럭펄스의 상으로 나누었을 때 발생되는 나머지 값이 된다. 예를 들어, 도 2a에 도시된 바와 같이 4상 클럭펄스가 사용될 때, A가 4라면, 이 A는 4의 값으로 그대로 유지된다. 반면, 이 A가 5라면, 이 A는 최종적으로 1의 값을 갖는다. 또 하나의 예로서, 이 A가 6이라면, 이 A는 최종적으로 2의 값을 갖는다.
n번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는, 리세트 노드(QB)의 전압에 따라 제어되며, n번째 스테이지의 출력단자(OT)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 풀다운 스위칭소자(Pd)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인으로는 제 2 방전용전압(VSS2)이 공급된다. 제 2 방전용전압(VSS2)은, 상술된 바와 같이 직류전압으로서, 부극성의 정전압으로 설정될 수 있다. 이때, 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 작거나 같은 값을 가질 수 있다. 다른 한편, 이 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)보다 크거나 같은 값을 가질 수도 있다.
n번째 스테이지에 구비된 제 1 커패시터(C1)는, 풀업 스위칭소자(Pu)로 인가되는 클럭펄스를 전송하는 클럭전송라인과 리세트 노드(QB)간에 접속된다.
도 2a 및 도 3을 참조하여, 순방향 구동시 1번째 스테이지의 동작을 상세히 설명하면 다음과 같다.
1) 세트 시점( TS )
1번째 스테이지의 세트 시점(TS)에, 타이밍 컨트롤러로부터의 스타트 펄스(Vst)가 1번째 스테이지(ST_1)의 순방향제어 스위칭소자(Tr_F)로 공급된다. 이에 따라, 이 순방향제어 스위칭소자(Tr_F)가 턴-온되고, 이 턴-온된 순방향제어 스위칭소자(Tr_F)를 통해 하이 상태의 순방향전압(V_F)이 1번째 스테이지(ST_1)의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V1-Q)이 상승하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
턴-온된 제 1 스위칭소자(Tr1)를 통해, 제 1 방전용전압(VSS1)이 1번째 스테이지(ST_1)의 리세트 노드(QB)로 공급된다. 이에 따라 이 1번째 스테이지의 리세트 노드(QB)의 전압(V1_QB)은 로우 상태로 유지된다. 따라서, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
2) 출력 시점( TO )
1번째 스테이지(ST_1)의 출력 시점(TO)에, 클럭펄스(CLK_A; 즉, 제 1 클럭펄스(CLK_1))가 하이 상태로 천이하기 시작하며, 이때 부트스트랩핑 현상에 의해 세트 노드(Q)의 전압이 상승한다. 이 클럭펄스(CLK_1)는 턴-온 상태인 풀업 스위칭소자(Pu)를 통해 출력단자(OT)로 인가된다. 이 출력단자(OT)로 인가된 클럭펄스(제 1 클럭펄스(CLK_1))는, 1번째 스테이지(ST_1)의 스캔펄스(Vg_1)로서 사용된다.
3) 리세트 시점( TR )
1번째 스테이지(ST_1)의 리세트 시점(TR)에, 2번째 스테이지(ST_2)로부터의 스캔펄스(Vg_2)가 하이 상태가 된다. 이에 따라 이 스캔펄스(Vg_2)를 공급받는 1번째 스테이지(ST_1)의 역방향제어 스위칭소자(Tr_R)가 턴-온된다. 이에 따라, 이 역방향제어 스위칭소자(Tr_R)가 턴-온되고, 이 턴-온된 역방향제어 스위칭소자(Tr_R)를 통해 로우 상태의 역방향전압(V_R)이 1번째 스테이지(ST_1)의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(V1_Q)이 하강하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
한편, 이 리세트 시점(TR) 이후에, 제 1 클럭펄스(CLK_1)가 다시 주기적으로 하이 상태를 나타냄에 따라, 그 때마다 1번째 스테이지(ST_1)의 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 그 때마다 1번째 스테이지(ST_1)의 세트 노드(Q)가 주기적으로 방전됨으로써 커플링 현상에 따른 세트 노드(Q)로의 전압 누적을 방지할 수 있다. 즉, 멀티 출력이 방지될 수 있다.
나머지 스테이지들 역시 상술된 1번째 스테이지(ST_1)와 동일한 방식으로 순차적으로 동작한다. 단, 이들 스테이지들은 타이밍 컨트롤러가 아닌 전단 스테이지로부터의 스캔펄스를 스타트 펄스로서 제공받는다.
도 2b 및 도 3을 참조하여, 역방향 구동시 k번째 스테이지의 동작을 상세히 설명하면 다음과 같다.
1) 세트 시점( TS )
k번째 스테이지(ST_k)의 세트 시점(TS)에, 타이밍 컨트롤러로부터의 스타트 펄스가 k번째 스테이지(ST_k)의 역방향제어 스위칭소자(Tr_R)로 공급된다. 이에 따라, 이 역방향제어 스위칭소자(Tr_R)가 턴-온되고, 이 턴-온된 역방향제어 스위칭소자(Tr_R)를 통해 하이 상태의 역방향전압(V_R)이 k번째 스테이지(ST_k)의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(Vk-Q)이 상승하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-온된다.
턴-온된 제 1 스위칭소자(Tr1)를 통해, 제 1 방전용전압(VSS1)이 k번째 스테이지(ST_k)의 리세트 노드(QB)로 공급된다. 이에 따라 이 k번째 스테이지(ST_k)의 리세트 노드(QB)의 전압(Vk_QB)은 로우 상태로 유지된다. 따라서, 이 리세트 노드(QB)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Pd) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.
2) 출력 시점( TO )
k번째 스테이지(ST_k)의 출력 시점(TO)에, 클럭펄스(CLK_A; 즉, 제 4 클럭펄스(CLK_4))가 하이상태로 천이하기 시작하며, 이때 부트스트랩핑 현상에 의해 세트 노드(Q)의 전압이 상승한다. 이 클럭펄스(CLK_4)는 턴-온 상태인 풀업 스위칭소자(Pu)를 통해 출력단자(OT)로 인가된다. 이 출력단자(OT)로 인가된 클럭펄스(제 4 클럭펄스(CLK_4))는, k번째 스테이지(ST_k)의 스캔펄스(Vg_k)로서 사용된다.
3) 리세트 시점( TR )
k번째 스테이지(ST_k)의 리세트 시점(TR)에, k-1번째 스테이지(ST_k-1)로부터의 스캔펄스(Vg_k-1)가 하이 상태가 된다. 이에 따라 이 스캔펄스(Vg_k-1)를 공급받는 k번째 스테이지(ST_k)의 순방향제어 스위칭소자(Tr_F)가 턴-온된다. 이에 따라, 이 순방향제어 스위칭소자(Tr_F)가 턴-온되고, 이 턴-온된 순방향제어 스위칭소자(Tr_F)를 통해 로우 상태의 순방향전압(V_F)이 k번째 스테이지(ST_k)의 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)의 전압(Vk-Q)이 하강하고, 이 세트 노드(Q)에 게이트전극을 통해 접속된 풀업 스위칭소자(Pu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
한편, 이 리세트 시점(TR) 이후에, 제 4 클럭펄스(CLK_4)가 다시 주기적으로 하이 상태를 나타냄에 따라, 그 때마다 k번째 스테이지(ST_k)의 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 그 때마다 k번째 스테이지(ST_k)의 세트 노드(Q)가 주기적으로 방전됨으로써 커플링 현상에 따른 세트 노드(Q)로의 전압 누적을 방지할 수 있다. 즉, 멀티 출력이 방지될 수 있다.
나머지 스테이지들 역시 상술된 k번째 스테이지(ST_k)와 동일한 방식으로 순차적으로 동작한다. 단, 이들 스테이지들은 타이밍 컨트롤러가 아닌 전단 스테이지로부터의 스캔펄스를 스타트 펄스로서 제공받는다.
도 4는 도 1의 n번째 스테이지에 대한 제 2 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 4에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함한다.
여기서, 제 2 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 2 커패시터(C2)는, 세트 노드(Q)와 n번째 스테이지의 출력단자(OT)간에 접속된다.
도 5는 도 1의 n번째 스테이지에 대한 제 3 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 5에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 3 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는, 클럭펄스들 중 어느 하나(CLK_B)에 따라 제어되며, n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인 사이에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 어느 하나의 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인을 서로 연결시킨다. 여기서, 제 3 방전용전원라인로는 제 3 방전용전압(VSS3)이 인가된다.
제 3 방전용전압(VSS3)은 상술된 제 1 방전용전압(VSS1) 또는 제 2 방전용전압(VSS2)과 동일할 수 있다. 또는, 제 3 방전용전압(VSS3)은 제 1 방전용전압(VSS1)보다 더 크거나 작을 수 있다. 또한, 이 제 3 방전용전압(VSS3)은 제 2 방전용전압(VSS2)보다 더 크거나 작을 수도 있다.
또한, 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)이 모두 동일할 수도 있다.
한편, 제 3 스위칭소자(Tr3)에 공급되는 클럭펄스와 풀업 스위칭소자(Pu)에 공급되는 클럭펄스가 서로 다를 수 있다. 예를 들어, 1번째 스테이지의 풀업 스위칭소자(Pu)에 제 1 클럭펄스(CLK_1)가 공급된다면, 이 1번째 스테이지(ST_1)의 제 3 스위칭소자(Tr3)로 이와는 다른 위상을 갖는 제 2 내지 제 4 클럭펄스들(CLK_2 내지 CLK_4) 중 어느 하나가 공급될 수 있다.
도 6은 도 1의 n번째 스테이지에 대한 제 4 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 6에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 4 스위칭소자(Tr4), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 4 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는, 클럭펄스들 중 어느 하나(CLK_B)에 따라 제어되며, n번째 스테이지의 출력단자(OT)와 어느 하나의 클럭전송라인 사이에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 어느 하나의 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결시킨다.
여기서, 제 4 스위칭소자(Tr4)의 게이트전극으로 공급되는 클럭펄스와 풀업 스위칭소자(Pu)에 공급되는 클럭펄스가 서로 다르다. 그리고, 제 4 스위칭소자(Tr4)의 소스전극(또는 드레인전극)으로 공급되는 클럭펄스와 풀업 스위칭소자(Pu)에 공급되는 클럭펄스가 서로 동일하다. 예를 들어, 1번째 스테이지의 풀업 스위칭소자(Pu)에 제 1 클럭펄스가 공급된다면, 이 1번째 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트전극으로는 이와는 다른 위상을 갖는 제 2 내지 제 4 클럭펄스들(CLK_2 내지 CLK_4) 중 어느 하나가 공급될 수 있다. 그리고, 이 1번째 스테이지(ST_1)에 구비된 제 4 스위칭소자(Tr4)의 소스전극으로는 제 1 클럭펄스(CLK_1)가 공급될 수 있다.
도 7은 도 1의 n번째 스테이지에 대한 제 5 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 7에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 5 스위칭소자(Tr5), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 5 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는, n번째 스테이지의 출력단자(OT)에 인가된 전압에 따라 제어되며, 이 n번째 스테이지의 출력단자(OT)와 어느 하나의 클럭전송라인 사이에 접속된다. 즉, 이 제 5 스위칭소자(Tr5)는 n번째 스테이지의 출력단자(OT)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 어느 하나의 클럭전송라인을 서로 연결시킨다. 여기서, 제 5 스위칭소자(Tr5)에 공급되는 클럭펄스와 풀업 스위칭소자(Pu)에 공급되는 클럭펄스가 동일할 수 있다.
도 8은 도 1의 n번째 스테이지에 대한 제 6 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 8에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 6 스위칭소자(Tr6), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 6 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는, n+1번째 스테이지로부터의 스캔펄스에 따라 제어되며, n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인 사이에 접속된다. 즉, 이 제 6 스위칭소자(Tr6)는 n+1번째 스테이지로부터의 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인을 서로 연결시킨다. 여기서, 제 6 스위칭소자(Tr6)는 n+r번째 스테이지로부터의 스캔펄스를 공급받을 수 있는 바, r은 자연수이다.
도 9는 도 1의 n번째 스테이지에 대한 제 7 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 9에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 7 스위칭소자(Tr7), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 7 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 7 스위칭소자(Tr7)는, 리세트 노드(QB)의 전압에 따라 제어되며, n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인 사이에 접속된다. 즉, 이 제 7 스위칭소자(Tr7)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 제 3 방전용전원라인을 서로 연결시킨다.
도 10은 도 1의 n번째 스테이지에 대한 제 8 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 10에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 8 스위칭소자(Tr8), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 8 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 8 스위칭소자(Tr8)는, 외부로부터의 제어신호(CS)에 따라 제어되며, 세트 노드(Q)와 제 3 방전용전원라인 사이에 접속된다. 즉, 이 제 8 스위칭소자(Tr8)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 제 3 방전용전원라인을 서로 연결시킨다.
도 10에서의 제 8 스위칭소자(Tr8)는 스타트 펄스(Vst; 또는 제 1 스타트 펄스, 또는 제 2 스타트 펄스)를 공급받는 스테이지를 제외한 스테이지들에 공급된다. 예를 들어, 도 1과 같은 구조에서 스타트 펄스(Vst)는 1번째 스테이지(ST_1) 및 k번째 스테이지(ST_k)에 공급되는 바, 상술된 제 8 스위칭소자(Tr8)는 1번째 스테이지(ST_1) 및 k번째 스테이지(ST_k)를 제외한 나머지 스테이지들(2번째 스테이지(ST_2) 내지 k-1번째 스테이지(ST_k-1))에 각각 설치될 수 있다.
도 11은 도 1의 n번째 스테이지에 대한 제 9 실시예의 구성을 나타낸 도면이다.
n번째 스테이지는, 도 11에 도시된 바와 같이, 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 9 스위칭소자(Tr9), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)를 포함한다.
여기서, 제 9 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 제 1 커패시터(C1)는 상술된 제 1 실시예에서의 순방향제어 스위칭소자(Tr_F), 역방향제어 스위칭소자(Tr_R), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd), 제 1 커패시터(C1)와 동일하므로, 이들에 대한 설명은 도 3을 참조한다.
n번째 스테이지에 구비된 제 9 스위칭소자(Tr9)는, 외부로부터의 제어신호에 따라 제어되며, 세트 노드(Q)와 어느 하나의 클럭전송라인 사이에 접속된다. 즉, 이 제 9 스위칭소자(Tr9)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 어느 하나의 클럭전송라인을 서로 연결시킨다. 여기서, 제 9 스위칭소자(Tr9)에 공급되는 클럭펄스와 상기 풀업 스위칭소자(Pu)에 공급되는 클럭펄스가 서로 동일하다.
도 11에서의 제 9 스위칭소자(Tr9)는 스타트 펄스(Vst; 또는 제 1 스타트 펄스, 또는 제 2 스타트 펄스)를 공급받는 스테이지를 제외한 스테이지들에 공급된다. 예를 들어, 도 1과 같은 구조에서 스타트 펄스는 1번째 스테이지(ST_1) 및 k번째 스테이지(ST_k)에 공급되는 바, 상술된 제 9 스위칭소자(Tr9)는 1번째 스테이지(ST_1) 및 k번째 스테이지(ST_k)를 제외한 나머지 스테이지들(2번째 스테이지 내지 k-1번째 스테이지)에 각각 설치될 수 있다.
한편, 도 10 및 도 11에서의 제어신호(CS)는 상술된 스타트 펄스(Vst; 또는 제 1 스타트 펄스, 또는 제 2 스타트 펄스)로 대체될 수 있다.
도 12a는 순방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 또 다른 출력 타이밍도이며, 그리고 도 12b는 역방향 구동시 도 1의 쉬프트 레지스터에 공급되는 각종 신호 및 이로부터 출력되는 각종 신호의 또 다른 출력 타이밍도이다.
도 12a 및 도 12b에 도시된 바와 같이, 펄스폭이 일정 기간 동안 중첩된 8상(phase)의 클럭펄스들이 사용될 수 있다. 예를 들어, 제 1 내지 제 8 클럭펄스들(CLK_1 내지 CLK_8) 각각은 3.5 크기의 펄스폭을 가지며, 서로 인접한 클럭펄스들(CLK_1 내지 CLK_8)의 중첩 펄스폭 기간은 2.5의 크기를 가질 수 있다.
이와 같은 클럭펄스들(CLK_1 내지 CLK_8)을 공급받는 쉬프트 레지스터로부터 출력되는 스캔펄스들(Vg_1 내지 Vg_8) 역시 일정 펄스폭만큼 중첩된 상태로 출력된다.
도 13은 본 발명에 따른 쉬프트 레지스터가 적용된 표시패널을 나타낸 도면이다.
도 13에 도시된 바와 같이, 본 발명에 따른 쉬프트 레지스터는 2개로 분리될 수 있다. 즉, 본 발명의 쉬프트 레지스터는, 표시부의 일측에 위치하도록 표시패널에 형성된 제 1 쉬프트 레지스터(SR1)와, 그리고 이 표시부의 타측에 위치하도록 표시패널에 형성된 제 2 쉬프트 레지스터(SR2)로 구분된다.
제 1 쉬프트 레지스터(SR1)는 홀수 번째 게이트 라인들을 구동하는 반면, 제 2 쉬프트 레지스터(SR2)는 짝수 번째 게이트 라인들을 구동한다.
한편, 데이터 드라이버는, 도시되지 않은 데이터 라인들을 구동한다.
도 14는 도 13의 제 1 쉬프트 레지스터(SR1) 및 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들의 구성을 나타낸 도면이다.
도 14에 도시된 바와 같이, 제 1 쉬프트 레지스터(SR1)는 홀수 번째 스테이지들을 포함하며, 제 2 쉬프트 레지스터(SR2)는 짝수 번째 스테이지들을 포함한다.
상술된 4상의 클럭펄스들(CLK_1 내지 CLK_4)이 사용될 때, 홀수 번째 클럭펄스들(CLK_1, CLK_3)은 홀수 번째 스테이지들(ST_1, ST_3, ..., ST_k-1)로 공급되며, 그리고 짝수 번째 클럭펄스들(CLK_2, CLK_4)은 짝수 번째 스테이지들(ST_2, ST_4, ..., ST_k)로 공급된다.
이와 같이 4상의 클럭펄스가 사용될 때, n번째 스테이지로부터의 스캔펄스는 n-2번째 및 n+2번째 스테이지로 공급될 수 있다. 예를 들어, 3번째 스테이지(ST_3)로부터의 스캔펄스(Vg_3)는 1번째 스테이지(ST_1) 및 5번째 스테이지(ST_5)로 공급되며, 그리고 4번째 스테이지(ST_4)로부터의 스캔펄스(Vg_4)는 2번째 스테이지(ST_2) 및 6번째 스테이지(ST_6)로 공급된다. 한편, 제 1 쉬프트 레지스터(SR1)의 가장 상측에 구비된 1번째 스테이지(ST_1)로부터의 스캔펄스(Vg_1)는 3번째 스테이지(ST_3)에만 공급되며, 그리고 제 2 쉬프트 레지스터(SR2)의 가장 상측에 구비된 2번째 스테이지(ST_2)로부터의 스캔펄스(Vg_2)는 4번째 스테이지(ST_4)에만 공급된다.
한편 상술된 바와 같은 8상의 클럭펄스들(CLK_1 내지 CLK_8)이 사용될 때, n번째 스테이지로부터의 스캔펄스는 n-4번째 및 n+4번째 스테이지로 공급될 수 있다. 예를 들어, 5번째 스테이지(ST_5)로부의 스캔펄스(Vg_5)는 1번째 스테이지(ST_1) 및 9번째 스테이지(ST_9)로 공급되며, 그리고 6번째 스테이지(ST_6)로부터의 스캔펄스(Vg_6)는 2번째 스테이지(ST_2) 및 10번째 스테이지로 공급된다. 한편, 제 1 쉬프트 레지스터(SR1)의 가장 상측에 구비된 1번째 스테이지(ST_1)로부터의 스캔펄스(Vg_1)는 5번째 스테이지(ST_5)에만 공급되며, 그리고 제 2 쉬프트 레지스터(SR2)의 가장 상측에 구비된 2번째 스테이지(ST_2)로부터의 스캔펄스(Vg_2)는 6번째 스테이지(ST_6)에만 공급된다.
스타트 펄스(Vst)는, 제 1 쉬프트 레지스터(SR1)에 위치한 1번째 스테이지(ST_1) 및 k-1번째 스테이지(ST_k-1), 그리고 제 2 쉬프트 레지스터(SR2)에 위치한 2번째 스테이지(ST_2) 및 k번째 스테이지(ST_k)로 공급될 수 있다.
또 다른 실시예로서, 1번째 스테이지(ST_1) 및 2번째 스테이지(ST_2)로 상술된 제 1 스타트 펄스가 공급되고, k-1번째 스테이지(ST_k-1) 및 k번째 스테이지(ST_k)로 상술된 제 2 스타트 펄스가 공급될 수도 있다. 또한, 1번째 스테이지(ST_1)로 상술된 제 1 스타트 펄스가 공급되고, k-1번째 스테이지(ST_k-1)로 상술된 제 2 스타트 펄스가 공급되고, 2번째 스테이지(ST_2)로 제 3 스타트 펄스가 공급되고, 그리고 k번째 스테이지(ST_k)로 제 4 스타트 펄스가 공급될 수도 있다. 여기서, 제 3 스타트 펄스는 제 1 스타트 펄스보다 더 늦게 출력되며, 제 4 스타트 펄스는 제 2 스타트 펄스보다 더 늦게 출력된다. 이때 제 3 스타트 펄스와 제 1 스타트 펄스가 일정 기간 중첩할 수도 있으며, 제 4 스타트 펄스와 제 2 스타트 펄스가 일정 기간 중첩할 수도 있다.
도 14에서의 각 스테이지(ST_1 내지 ST_k)는 전술된 도 3 내지 도 11에 나타난 구성들 중 어느 하나의 구성을 가질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Vg_#: 제 # 스캔펄스 V_F: 순방향전압
V_R: 역방향전압 C1: 제 1 커패시터
CLK_#: 제 # 클럭펄스 Tr#: 제 # 스위칭소자
Pu: 풀업 스위칭소자 Pd: 풀다운 스위칭소자
VSS#: 제 # 방전용전압 Tr_F: 순방향제어 스위칭소자
Tr_R: 역방향제어 스위칭소자 OT: 출력단자
Q: 세트 노드 QB: 리세트 노드

Claims (16)

  1. 차례로 스캔펄스를 출력하여 다수의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며;
    n번째(n은 자연수) 스테이지가,
    제 1 스타트 펄스 또는 n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 순방향전압을 전송하는 순방향전원라인과 세트 노드 사이에 접속된 순방향제어 스위칭소자;
    제 2 스타트 펄스 또는 n+q번째(q는 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 역방향전압을 전송하는 역방향전원라인 사이에 접속된 역방향제어 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 리세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 제 1 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 n번째 스테이지의 출력단자 사이에 접속된 제 2 스위칭소자;
    상기 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 하나의 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 풀다운 스위칭소자;
    상기 하나의 클럭전송라인과 상기 리세트 노드 사이에 접속된 제 1 커패시터를 포함하며;
    상기 순방향전압 및 역방향전압은 서로 반대의 위상을 가지며;
    상기 클럭펄스들은 순방향 클럭펄스들 및 역방향 클럭펄스들을 포함하며;
    상기 순방향전압이 액티브 상태일 때 상기 n번째 스테이지를 포함한 모든 스테이지로 상기 순방향 클럭펄스들이 공급되며;
    상기 역방향전압이 액티브 상태일 때 상기 n번째 스테이지를 포함한 모든 스테이지로 상기 역방향 클럭펄스들이 공급됨을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 스타트 펄스와 제 2 스타트 펄스는 동일한 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    제 1 방전용전압이 제 2 방전용전압보다 더 작거나 동일한 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 제 1 방전용전압이 제 2 방전용전압보다 더 크거나 동일한 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 세트 노드와 상기 출력단자 사이에 접속된 제 2 커패시터를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 n번째 스테이지는, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 3 스위칭소자를 더 포함하며; 그리고,
    상기 제 3 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 n번째 스테이지는, 상기 클럭펄스들 중 어느 하나에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭전송라인간에 접속된 제 4 스위칭소자를 더 포함하며;
    상기 제 4 스위칭소자의 게이트전극으로 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 다르며; 그리고,
    상기 제 4 스위칭소자의 소스전극 또는 드레인전극으로 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 n번째 스테이지는, 상기 출력단자의 전압에 따라 제어되며, 상기 출력단자와 어느 하나의 클럭전송라인 사이에 접속되는 제 5 스위칭소자를 더 포함하며; 그리고,
    상기 제 5 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n+r번째(r은 자연수) 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 6 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 7 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    외부로부터의 제어신호에 따라 제어되며, 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 8 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 n번째 스테이지는, 외부로부터의 제어신호에 따라 제어되며, 상기 세트 노드와 어느 하나의 클럭전송라인 사이에 접속된 제 9 스위칭소자를 더 포함하며; 그리고,
    상기 제 9 스위칭소자에 공급되는 클럭펄스와 상기 풀업 스위칭소자에 공급되는 클럭펄스가 서로 동일한 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 제어신호는, 제 1 스타트 펄스 및 제 2 스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 제 9 스위칭소자는, 제 1 스타트 펄스 또는 제 2 스타트 펄스를 공급받는 스테이지를 제외한 나머지 스테이지들 각각에 구비된 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 1 항에 있어서,
    상기 다수의 스테이지들 중 홀수 번째 스테이지들은 표시부의 일측에 위치하며; 그리고,
    상기 다수의 스테이지들 중 짝수 번째 스테이지들은 상기 표시부의 타측에 위치한 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 1 항에 있어서,
    상기 p와 q가 동일한 것을 특징으로 하는 쉬프트 레지스터.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104575430A (zh) * 2015-02-02 2015-04-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN105355179A (zh) * 2015-12-03 2016-02-24 武汉华星光电技术有限公司 一种扫描驱动电路及其显示装置
KR20160036736A (ko) * 2014-09-25 2016-04-05 엘지디스플레이 주식회사 구동회로 및 이를 포함하는 표시장치
KR20160083352A (ko) * 2014-12-30 2016-07-12 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
CN106531048A (zh) * 2016-11-29 2017-03-22 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板和驱动方法
WO2017101200A1 (zh) * 2015-12-17 2017-06-22 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
KR20170114621A (ko) * 2016-04-05 2017-10-16 엘지디스플레이 주식회사 게이트구동부 및 이를 포함하는 표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070105242A (ko) * 2006-04-25 2007-10-30 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
JP2008276849A (ja) * 2007-04-27 2008-11-13 Mitsubishi Electric Corp 画像表示装置および半導体装置
KR20090073966A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 쉬프트 레지스터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070105242A (ko) * 2006-04-25 2007-10-30 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
JP2008276849A (ja) * 2007-04-27 2008-11-13 Mitsubishi Electric Corp 画像表示装置および半導体装置
KR20090073966A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 쉬프트 레지스터

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160036736A (ko) * 2014-09-25 2016-04-05 엘지디스플레이 주식회사 구동회로 및 이를 포함하는 표시장치
KR20160083352A (ko) * 2014-12-30 2016-07-12 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
CN104575430A (zh) * 2015-02-02 2015-04-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US10127875B2 (en) 2015-02-02 2018-11-13 Boe Technology Co., Ltd. Shift register unit, related gate driver and display apparatus, and method for driving the same
CN105355179A (zh) * 2015-12-03 2016-02-24 武汉华星光电技术有限公司 一种扫描驱动电路及其显示装置
CN105355179B (zh) * 2015-12-03 2018-03-02 武汉华星光电技术有限公司 一种扫描驱动电路及其显示装置
WO2017101200A1 (zh) * 2015-12-17 2017-06-22 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
KR20170114621A (ko) * 2016-04-05 2017-10-16 엘지디스플레이 주식회사 게이트구동부 및 이를 포함하는 표시장치
CN106531048A (zh) * 2016-11-29 2017-03-22 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板和驱动方法
US10593286B2 (en) 2016-11-29 2020-03-17 Boe Technology Group Co., Ltd. Shift register, gate driving circuit, display panel and driving method

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