KR20070105242A - 시프트 레지스터 회로 및 그것을 구비한 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비한 화상표시장치 Download PDF

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KR20070105242A
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Abstract

신호를 양방향으로 시프트가능한 시프트 레지스터에 있어서, 트랜지스터의 리크 전류에 기인하는 오동작을 방지한다. 양방향 단위 시프트 레지스터는, 클록 단자 CK과 출력 단자 OUT의 사이의 트랜지스터 Q1과, 출력 단자 OUT를 방전하는 트랜지스터 Q2과, 트랜지스터 Q1의 게이트 노드인 제1노드에 대하여 서로 상보적인 제1 및 제2전압 신호 Vn, Vr를 각각 공급하는 트랜지스터 Q3, Q4를 구비한다. 더구나, 트랜지스터 Q2의 게이트 노드인 제2노드에 접속된 게이트를 가지고, 제1노드를 방전하는 트랜지스터 Q5을 구비하고 있다.
시프트 레지스터, 화상표시장치, 리크 전류, 방전, 상보적 전압 신호

Description

시프트 레지스터 회로 및 그것을 구비한 화상표시장치{SHIFT REGISTER CIRCUIT AND IMAGE DISPLAY APPARATUS EQUIPPED WITH THE SAME}
도1은 본 발명의 실시예에 관한 표시장치의 구성을 나타낸 개략 블록도이다.
도2는 양방향 단위 시프트 레지스터를 사용한 게이트선 구동회로의 구성예를 나타낸 블록도이다.
도3은 종래의 양방향 단위 시프트 레지스터의 회로도이다.
도4는 게이트선 구동회로의 동작을 나타낸 타이밍도이다.
도5는 양방향 단위 시프트 레지스터를 사용한 게이트선 구동회로의 구성예를 나타낸 블록도이다.
도6은 게이트선 구동회로의 동작을 나타낸 타이밍도이다.
도7은 실시예1에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도8은 실시예1에 관련되는 양방향 단위 시프트 레지스터의 동작을 나타낸 타이밍도이다.
도9는 실시예2에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도10은 실시예3에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도11은 실시예4에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도12는 실시예4에 관련되는 양방향 단위 시프트 레지스터의 동작을 나타낸 타이밍도이다.
도13은 실시예5에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도14는 실시예5에 관련되는 양방향 단위 시프트 레지스터의 동작을 나타낸 타이밍도이다.
도15는 실시예6에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도16은 실시예7에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도17은 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도18은 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도19는 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도20은 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도21은 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도22는 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도23은 실시예8에 관련되는 양방향 단위 시프트 레지스터의 회로도이다.
도24는 실시예9에 관련되는 양방향 단위 시프트 레지스터를 사용한 게이트선 구동회로의 구성예를 나타낸 블록도이다.
도25는 실시예9에 관련되는 게이트선 구동회로의 구성예를 나타낸 회로도이다.
도 26은 실시예9에 관련되는 게이트선 구동회로의 구성예를 나타낸 회로도이다.
도27은 실시예9에 관련되는 게이트선 구동회로의 동작을 나타낸 타이밍도이다.
도28은 실시예9에 관련되는 게이트선 구동회로의 동작을 나타낸 타이밍도이다.
도29는 실시예9에 관련되는 게이트선 구동회로의 구성예를 나타낸 회로도이다.
도30은 실시예9에 관련되는 게이트선 구동회로의 구성예를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
30: 게이트선 구동회로 SR: 단위 시프트 레지스터
SRD1: 제1더미 시프트 레지스터 SRD2 : 제2더미 시프트 레지스터
Q1∼Q13, Q3A, Q4A, Q3D, Q4D, Q3AD, Q4AD: 트랜지스터
CK: 클록 단자 IN1: 제1입력 단자
IN2: 제2입력 단자 OUT: 출력 단자
s1∼s3: 전원단자 T1: 제1전압 신호 단자
T2: 제2전압 신호 단자
본 발명은, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는 동일 도전형의 전계효과 트랜지스터만에 의해 구성되는 시프트 레지스터 회로에 관한 것으로서, 특히, 신호를 시프트시키는 방향을 반전가능한 양방향 시프트 레지스터에 관한 것이다.
액정표시장치 등의 화상표시장치(이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인)마다 게이트선(주사선)이 설치되고, 표시 신호의 1 수평기간의 주기로 그 게이트선을 순차 선택해서 구동함에 의해 표시 화상의 갱신이 행하여진다. 그렇게 화소 라인 즉 게이트선을 순차 선택해서 구동하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1 프레임 기간에서 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.
게이트선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되어 있다. 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor) 트랜지스터나 박막트 랜지스터(TFT: Thin Film Transistor) 등을 사용할 수 있다.
또한, 게이트선 구동회로는 복수단으로 이루어지는 시프트 레지스터에 의해 구성된다. 다시 말해, 게이트선 구동회로는, 1개의 화소 라인 즉 1개의 게이트선마다 설치된 복수의 시프트 레지스터 회로가 종속접속(캐스케이드 접속)해서 구성된다. 본 명세서에서는 설명의 편의상, 게이트선 구동회로를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터」라고 칭한다.
예를 들면, 액정화소가 행렬 모양으로 설치된 매트릭스형의 액정표시장치에 있어서, 그것의 표시 화상을 상하 및 좌우로 반전시키거나, 표시시의 표시 순서를 변경하는 것 등의, 표시 패턴 변경의 요구는 종종 생긴다.
예를 들면, 표시 반전은, 액정표시장치를 OHP(0verhead Projector)용의 투영 장치에 적용하고, 투과식 스크린을 사용할 경우에 요구된다. 투과식 스크린을 사용할 경우에는, 시청자에서 볼 때 스크린의 이면측에서 영상을 투사하기 때문에, 스크린의 표면측에서 투사할 경우에 대하여 스크린 상의 영상이 반전되기 때문이다. 또한, 표시 순서의 변경은, 표시 화상이 그것의 위에서 아래로 서서히 표시되도록 하거나, 거꾸로 아래에서 위로 서서리 표시되도록 하는 것 등으로 하여, 막대 그래프나 히스토그램 등의 표시에 연출적 효과를 얻고 싶을 경우에 요구된다.
이러한 표시장치의 표시 패턴 변경을 행하는 수법의 하나로서, 게이트선 구동회로에 있어서의 신호의 시프트 방향을 전환하는 것을 들 수 있다. 그 때문에, 신호의 시프트 방향을 전환가능한 시프트 레지스터(이하 「양방향 시프트 레지스터」라고 칭한다)가 제안되어 있다.
예를 들면, 하기의 특허문헌 1의 도13에, 양방향 시프트 레지스터에 사용되는 단위 시프트 레지스터 (이하, 「양방향 단위 시프트 레지스터」라고 칭하는 일도 있다)로서, N채널형의 전계효과 트랜지스터만에 의해 구성된 것이 개시되어 있다(본 명세서의 도3에 그것과 동일한 회로가 도시되어 있고, 이하의 괄호 내의 참조 부호는 해당 도3의 것에 대응하고 있다).
해당 단위 시프트 레지스터의 출력단은, 클록 단자(CK)에 입력되는 클록 신호(CLK)를 출력 단자(OUT)에 공급하는 제1트랜지스터(Q1) 및, 기준전압(VSS)을 출력 단자에 공급하는 제2트랜지스터(Q2)에 의해 구성되어 있다. 여기에서, 제1트랜지스터의 게이트 노드(Nl)을 제1노드, 제2트랜지스터의 게이트 노드(N2)을 제2노드로 정의한다.
해당 단위 시프트 레지스터는, 소정의 제1입력 단자(IN1)에 입력되는 신호에 의거하여 제1노드에 제1전압 신호(Vn)을 공급하는 제3트랜지스터(Q3) 및, 소정의 제2입력 단자(IN2)에 입력되는 신호에 의거하여 제1노드에 제2전압 신호(Vr)을 공급하는 제4트랜지스터(Q4)을 가지고 있다. 이 제1, 제2전압 신호는, 그 한쪽의 전압 레벨(이하, 간단히 「레벨」)이 H(Higb) 레벨일 때, 다른 쪽이 L(Low) 레벨이 되는 서로 상보적인 신호이다.
제1트랜지스터는, 그들 제3, 제4트랜지스터에 의해 구동된다. 또한, 제2트랜지스터는, 제1노드를 입력단으로 하고 제2노드를 출력단으로 하는 인버터(Q6, Q7)에 의해 구동된다. 즉, 해당 단위 시프트 레지스터가 출력 신호를 출력할 때에는, 제2, 제3트랜지스터의 동작에 의해 제1노드가 H레벨로 되고, 이에 따라 인버터가 제2노드를 L레벨로 한다. 그것에 의해 제1트랜지스터가 온, 제2트랜지스터가 오프가 되고, 그 상태에서 클록 신호가 출력 단자에 전달됨으로써 출력 신호가 출력된다. 한편, 출력 신호를 출력하지 않을 때에는, 제2, 제3트랜지스터의 동작에 의해 제1노드가 L레벨로 되어, 이에 따라 인버터가 제2노드를 H레벨로 한다. 그것에 의해 제1트랜지스터가 오프, 제2트랜지스터가 온이 되어, 출력 단자의 전압 레벨은 L레벨로 유지된다.
예를 들면, 제1전압 신호가 H레벨, 제2전압 신호가 L레벨일 경우에는, 제1입력 단자에 신호가 입력되었을 때에, 제1노드가 H레벨이 되어, 이에 따라 제2노드가 L레벨이 되고, 제1트랜지스터가 온, 제2트랜지스터가 오프의 상태가 된다. 따라서, 그 후에 클록 신호가 입력되는 타이밍에서 해당 단위 시프트 레지스터로부터 출력 신호가 출력된다. 즉, 제1전압 신호가 H레벨, 제2전압 신호가 L 레벨일 경우에는, 해당 단위 시프트 레지스터는, 제1입력단자에 입력된 신호를 시간적으로 시프트하여 출력하도록 동작한다.
역으로, 제 1전압 신호가 L레벨, 제2전압 신호가 H레벨의 경우에는, 제2입력 단자에 신호가 입력되었을 때에, 제1노드가 H레벨이 되어, 이에 따라 제2노드가 L레벨이 되고, 제1트랜지스터가 온, 제2트랜지스터가 오프의 상태가 된다. 따라서, 그 후에 클록 신호가 입력되는 타이밍에서 해당 단위 시프트 레지스터로부터 출력 신호가 출력된다. 즉 제1전압 신호가 L레벨, 제2전압 신호가 H레벨인 경우에는, 해당 단위 시프트 레지스터는, 제2단자에 입력된 신호를 시간적으로 시프트해서 출력하도록 동작한다.
이와 같이 특허문헌1의 도13의 양방향 단위 시프트 레지스터(본 명세서의 도3)은, 제1트랜지스터를 구동하기 위한 제1전압 신호 및 제2전압 신호의 레벨을 전환함으로써, 신호의 시프트 방향을 전환하도록 되어 있다.
[특허문헌1] 일본국 특개 2001-350438호(제13-19쪽, 도13-도25)
우선, 종래의 양방향 시프트 레지스터가 가지는 제1의 문제점에 관하여 설명한다. 상기한 종래의 양방향 단위 시프트 레지스터를 종속접속해서 게이트선 구동회로를 구성할 경우, 그 각단의 단위 시프트 레지스터의 제1입력 단자(IN1)에는 자기의 전단의 출력 신호가 입력되고, 제2입력 단자(IN2)에는 자기의 다음 단의 출력 신호가 입력된다(본 명세서의 도2 참조). 또한, 게이트선 구동회로는 1 프레임 기간의 주기로 각 게이트선을 순서대로 선택하도록 동작하므로, 각각의 단위 시프트 레지스터에서는, 1 프레임 기간 내의 특정한 1수평기간에만 출력 신호(게이트선 구동신호)가 출력되고, 그 이외의 기간에서는 출력되지 않는다. 따라서, 각 단위 시프트 레지스터에 있어서, 제1트랜지스터(Q1)을 구동하는 제3 및 제4트랜지스터(Q3, Q4)는, 1 프레임 기간 중의 대부분은 오프되어 있게 된다.
종래의 단위 시프트 레지스터에서는, 제3 및 제4트랜지스터가 오프가 되면, 제1트랜지스터의 게이트, 즉 제1노드(N1)은 플로팅 상태가 된다. 특히, 출력 신호를 출력하지 않는 기간(비선택 기간)은 약 1 프레임 기간의 길이 계속하고, 그 기간내는 제1노드는 플로팅 상태의 L레벨로 유지됨으로써 제1트랜지스터가 오프로 유지된다. 이때, 제3트랜지스터(제1전압 신호가 H레벨인 경우) 혹은 제4트랜지스터(제2전압 신호가 H레벨인 경우)에 리크 전류가 생기고 있으면, 거기에 따르는 전하가 플로팅 상태의 제1노드에 축적되어, 해당 제1노드의 전위가 서서히 상승한다.
또한, 클록 단자(CK)(제1트랜지스터의 드레인)에는, 비선택 기간에도 클록 신호가 계속 입력되어 있고, 제1트랜지스터의 드레인·게이트 사이의 오버랩 용량을 개재하는 결합에 의해, 클록 신호가 H레벨이 되는 사이, 제1노드의 전위도 상승한다.
상기의 리크 전류와 클록 신호에 기인해서 제1노드의 전위가 상승한 결과, 제1트랜지스터의 게이트·소스간 전압이 그것의 임계전압을 초과해 버리면, 오프이어야 할 제1트랜지스터가 온되어, 게이트선이 불필요하게 활성화된다고 하는 오동 작의 문제가 생긴다. 그것에 의해 각 화소에 설치된 화소 스위치 소자(액티브 트랜지스터)가 온이 되면, 화소 내의 데이터가 고쳐쓰여져, 표시 불량이 발생해 버린다.
이어서, 제2의 문제점에 관하여 설명한다. 양방향 단위 시프트 레지스터가 출력 신호를 출력하는 기간(선택 기간)에 있어서는, 제1노드(N1)은 플로팅 상태의 H레벨이 됨으로써, 제1트랜지스터(Q1)가 온으로 유지된다. 그리고 클록 단자(CK)(제1트랜지스터의 드레인)의 클록 신호가 H레벨이 되면, 그에 따라 출력 단자(OUT)가 H레벨이 되어, 게이트선이 활성화된다. 이때 제1트랜지스터의 드레인·게이트 사이의 오버랩 용량, 게이트·채널간 용량 및 게이트·소스간의 오버랩 용량을 거치는 결합에 의해, 클록 신호가 H레벨이 되는 사이에 제1노드가 승압된다. 이 제1노드의 승압은, 제1트랜지스터의 구동능력(전류를 흘려보내는 능력)이 증대된다고 하는 이점을 초래하고, 그것에 의해 해당 단위 시프트 레지스터가 게이트선을 고속으로 충전할 수 있다.
그러나, 제1노드가 승압되었을 때에는, 제3트랜지스터(Q3)(제1전압 신호가 L레벨인 경우) 혹은 제4트랜지스터(Q4)(제2전압 신호가 L레벨의 경우)의 드레인·소스간에 높은 전압이 가해지기 때문에, 그것의 드레인·소스간의 내전압 특성에 으,해서는 리크 전류가 생기기 쉽다. 그 리크 전류에 의해 제1노드의 레벨이 내려가면, 제1트랜지스터의 구동능력의 저하를 초래하여, 클록 신호가 H레벨로부터 L레벨로 되돌아올 때의 출력 신호의 하강 속도가 늦어진다. 그것에 의해, 화소 트랜지스터가 오프가 되는 것이 늦으면, 화소내의 데이터가 다음 라인의 데이터으로 바꿔쓰 쓰여져 버리는, 표시 불량이 발생한다고 하는 문제가 생긴다.
또한, 제3의 문제점에 관하여 설명한다. 종래의 양방향 시프트 레지스터로 구성된 게이트선 구동회로에 있어서, 예를 들면, 전단으로부터 후단으로의 방향으로 신호를 시프트하는 순방향 시프트일 때에는, 최전단의 단위 시프트 레지스터의 제1입력 단자(IN1)에, 화상신호의 각 프레임 기간의 선두에 대응하는 「스타트 펄스」라고 불리는 제어 펄스가 입력 신호로서 입력된다. 그 입력 신호는, 종속접속된 각 단위 시프트 레지스터에 순차 전달되어, 최후단의 단위 시프트 레지스터까지 도달한다. 종래의 양방향 시프트 레지스터에 있어서는, 최후단의 단위 시프트 레지스터가 출력 신호를 출력한 직후에, 해당 최후단의 제2입력 단자(IN2)에, 화상신호의 각 프레임 기간의 말미에 대응하는 「엔드 펄스」라고 불리는 제어 펄스를 입력할 필요가 있었다. 그렇게 하지 않으면, 최후단의 제1트랜지스터를 오프로 할 수 없어, 해당 최후단으로부터 출력 신호가 계속 출력되기 때문이다.
단방향으로만 신호를 시프트시키는 일반적인 시프트 레지스터이면, 최후단의 더 다음단에 더미단을 설치해서 그 출력 신호를 엔드 펄스의 역할에 사용하거나, 최후단에 입력되는 클록 신호와는 위상이 다른 클록 신호를 엔드 펄스의 역할에 사용하거나 할 수 있었기 때문에, 엔드 펄스가 필요하게 되는 일은 적어, 스타트 펄스만으로 충분한 일이 많았다. 따라서, 단방향으로만 신호(게이트선 구동신호)를 시프트시키는 일반적인 게이트선 구동회로의 동작을 제어하는 구동제어장치의 대부분은, 스타트 펄스만을 출력하는 일이 많다.
그러나 양방향 시프트 레지스터의 경우에 있어서는, 최후단의 제2입력 단자 에는 엔드 펄스만이 입력되는 것이 아니고, 후단으로부터 전단으로의 방향으로 신호를 시프트시키는 역방향 시프트일 때에 스타트 펄스를 입력할 필요가 있다. 또한, 단순하게 더미 단계를 설치하는 것만으로는 시프트 방향을 반전시켰을 때에 더미 단계의 출력 신호가 잘못된 스타트 펄스로 될 수 밖에 없기 때문에, 단방향으로만의 시프트의 경우와 같이 간단하지는 않다. 그 때문에 양방향으로 신호를 시프트시키는 게이트선 구동회로의 구동제어장치에는, 상기한 바와 같이 스타트 펄스 뿐만 아니라 엔드 펄스의 출력 회로를 탑재한 것이 채용되어, 구동제어장치의 비용 상승, 즉 표시장치의 비용 상승의 문제를 초래하고 있었다.
더구나, 제4의 문제점을 설명한다. 앞서 말한 것과 같이 양방향 단위 시프트 레지스터가 선택 기간에 있을 때에는, 제1노드(N1)는 H레벨, 제2노드(N2)는 L레벨로서, 제1트랜지스터(Q1)은 온, 제2트랜지스터(Q2)은 오프이다. 예를 들면, 순방향 시프트의 경우, 그 상태로부터 비선택 기간으로 이행할 때에는, 다음 단의 출력 신호가 제2입력 단자(IN2)에 입력됨으로써, 제1노드가 L레벨이 되어 제1트랜지스터가 오프가 된다. 따라서, 단위 시프트 레지스터 내의 인버터(Q6, Q7)가 제2노드를 H레벨로 하기 때문에, 제2트랜지스터가 온이 된다.
표시 패널의 게이트선과 데이터선 사이에는 기생 용량이 존재하여, 그것을 거치는 결합 때문에, 데이터선의 전압변화가 게이트선 즉 단위 시프트 레지스터의 출력 단자(OUT)에 노이즈로서 가해질 가능성이 있다. 이 때 제2트랜지스터가 충분히 온으로 되어 있지 않으면, 그것의 노이즈에 따르는 전하를 출력 단자로부터 방출할 수 없어, 그것에 의해 화소 트랜지스터가 온되어, 화소에 잘못한 데이터가 기 록되어 버리는 문제가 생긴다. 따라서, 비선택 기간으로 이행할 때에는, 제2노드(제2트랜지스터의 게이트)의 전위를 고속으로 상승하는 것이 바람직하다. 그것을 위하여는, 상기 인버터를 구성하는 트랜지스터(Q6, Q7)의 온 저항을 하강시키면 된다. 그러나 해당 인버터는, 동일 도전형의 전계 효과형 트랜지스터로 구성되는 레티오(ratio)형 인버터이기 때문에, 트랜지스터의 온 저항을 하강시키면, 인버터의 출력이 L레벨일 때에 해당 인버터를 흐르는 관통 전류가 증대하여, 소비 전력의 증가가 문제가 된다.
본 발명은 이상의 문제를 해결하기 위한 것으로서, 양방향 단위 시프트 레지스터에 있어서, 그것을 구성하는 트랜지스터의 리크 전류에 기인하는 오동작을 억제하는 것을 제1의 목적으로 한다. 또한, 엔드 펄스의 입력이 불필요한 양방향 시프트 레지스터를 제공하는 것을 제2의 목적으로 한다. 더구나, 양방향 단위 시프트 레지스터에 있어서, 출력 단자에 가해지는 노이즈의 영향을 저감하는 것을 제3의 목적으로 한다.
본 발명의 제1의 국면에 관련되는 시프트 레지스터 회로는, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 상기 출력 단자를 방전하는 제2트랜지스터와, 서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와, 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와, 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와, 상기 제2트랜지스터의 제어 전극이 접속하는 제2노드에 접속된 제어 전극을 가지고, 상기 제1노드를 방전하는 제5트랜지스터를 구비하는 것이다.
본 발명의 제2의 국면에 관련되는 시프트 레지스터 회로는, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 상기 출력 단자를 방전하는 제2트랜지스터와, 서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와, 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와, 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와, 상기 제1입력 신호에 의거하여 상기 제2전압 신호를 상기 제2트랜지스터의 제어 전극이 접속하는 제2노드에 공급하는 제5트랜지스터와, 상기 제2입력 신호에 의거하여 상기 제1전압 신호를 상기 제2노드에 공급하는 제6트랜지스터를 구비하는 것이다.
본 발명의 제3의 국면에 관련되는 시프트 레지스터 회로는, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 상기 출력 단자를 방전하는 제2트랜지스터와, 서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와, 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와, 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비라는 시프트 레지스터 회로로서, 상기 제3트랜지스터는, 해당 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제5트랜지스터를 거쳐서 상기 제1전압 신호 단자에 접속하고, 상기 제4트랜지스터는, 해당 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제6트랜지스터를 거쳐서 상기 제2전압 신호 단자에 접속하고, 해당 시프트 레지스터 회로는, 상기 출력 단자가 활성화될 때에, 상기 제3트랜지스터와 상기 제5트랜지스터의 접속 노드인 제3노드와 상기 제4트랜지스터와 상기 제6트랜지스터의 접속 노드인 제4노드를 충전하는 충전 회로를 더 구비하는 것이다.
본 발명의 제4의 국면에 관련되는 시프트 레지스터 회로는, 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서, 그 각 단은, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 상기 출력 단자를 방전하는 제2트랜지스터와, 서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와, 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와, 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비하고, 상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되고, 상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에 는 자기의 다음 단의 출력 신호가 입력되고, 상기 최전단은, 상기 제1더미단의 출력 신호에 의거하여 해당 최전단의 상기 제1노드를 방전하는 제5트랜지스터를 더 구비하고, 상기 최후단은, 상기 제2더미단의 출력 신호에 의거하여 해당 최후단의 상기 제1노드를 방전하는 제6트랜지스터를 더 구비하는 것이다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 이때, 설명이 중복해서 장황해지는 것을 피하기 위해서, 각 도면에 있어서 동일 또는 해당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
<실시예 1>
도1은, 본 발명의 실시예1에 관련되는 표시장치의 구성을 나타낸 개략 블록도로서, 표시장치의 대표예로서 액정표시장치(10)의 전체 구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)과, 게이트선 구동회로(주사선 구동회로)(30)과, 소스 드라이버(40)를 구비한다. 나중의 설명에 의해 밝혀지지만, 본 발명의 실시예에 관한 양방향 시프트 레지스터는 게이트선 구동회로(30)에 탑재되어, 액정 어레이부(20)와 일체로 형성된다.
액정 어레이부(20)는, 행렬 모양으로 설치된 복수의 화소(25)을 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트선 GL1, GL2…(총칭 「게이트선 GL」)이 설치되고, 또한, 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터선 DL1, DL2…(총칭 「데이터선 DL」)이 각각 설치된다. 도1에는, 제1행의 제1열 및 제2열의 화소(25), 및 이것에 대응하는 게이트선 GL1 및 데이터선 DL1, DL2이 대표적으로 표시되어 있다.
각 화소(25)는, 대응하는 데이터선 DL과 화소 노드 Np의 사이에 설치되는 화소 스위치 소자(26)과, 화소 노드 Np 및 공통 전극 노드 NC의 문에 병렬로 접속되는 커패시터(27) 및 액정 표시소자(28)를 가지고 있다. 화소 노드 Np과 공통 전극 노드 NC의 사이의 전압차에 따라, 액정 표시소자(28) 내부의 액정의 배향성이 변화되고, 이것에 응답해서 액정 표시소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터선 DL 및 화소 스위치 소자(26)를 거쳐서 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 콘트롤하는 것이 가능해 진다. 다시 말해, 최대 휘도에 대응하는 전압차와 최소희도에 대응하는 전압차의 사이의 중간적인 전압차를, 화소 노드 Np과 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함에 의해, 계조적인 휘도를 얻는 것이 가능해 진다.
게이트선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트선 GL을 순차적으로 선택해서 구동한다. 본 실시예에서는, 게이트선 구동회로(30)은 양방향 시프트 레지스터에 의해 구성되고 있어, 게이트선 GL을 활성화시키는 순서의 방향을 바꿀 수 있다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트선 GL과 접속된다. 특정한 게이트선 GL이 선택되어 있는 사이는, 거기에 접속하는 각 화소에 있어서, 화소 스위치 소자(26)가 도통상태가 되어 화소 노드 Np이 대응하는 데이터선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시 터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)은, 액정 표시소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등) 위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지탈 신호인 표시 신호 SIG에 의해 단계적으로 설정되는 표시 전압을, 데이터선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG은 6비트의 신호이며, 표시 신호 비트 DB0∼DB5로 구성되는 것으로 한다. 6 비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조표시가 가능해 진다. 더구나, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 1개의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능해 진다.
또한, 도1에 도시된 것과 같이, 소스 드라이버(40)은, 시프트 레지스터(50)와, 데이터 래치회로(52, 54)과, 계조전압 생성회로(60)과, 디코드 회로(70)과, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DB0∼DB5가 직렬로 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DB0∼DB5은, 액정 어레이부(20) 중의 어느 1개의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍으로, 데이터 래치회로 52에 대하여, 표시 신호 비트 DB0∼DB5의 받아들임을 지시한다. 데이터 래치회로 52는, 직렬로 생성되는 표시 신호 SIG을 순차적으로 벋아들어, 1개의 화소 라인분의 표시 신호 SIG을 유지한다.
데이터 래치회로 54에 입력되는 래치 신호 LT는, 데이터 래치회로 52에 1개의 화소 라인분의 표시 신호 SIG가 받아들여지는 타이밍으로 활성화한다. 데이터 래치회로 54은 거기에 응답하여, 그때 데이터 래치회로 52에 유지되어 있는 1개의 화소 라인분의 표시 신호 SIG를 받아들인다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL의 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64 단계의 계조전압 V1∼V64을 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로 54에 유지되어 있는 표시 신호 SIG을 디코드하고, 해당 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2…(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64 중에서 선택해서 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로 54에 유지된 1개의 화소 라인 분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64 중 1개)이 동시에(병렬로) 출력된다. 또한, 도1에 있어서는, 제1열째 및 제2열째일의 데이터선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 표시되어 있다.
아날로그 앰프(80)는, 디코드 회로(70)에서 디코드 출력 노드 Nd1, Nd2…에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터선 DL1, DL2…에 출력한다.
소스 드라이버(40)가, 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인분씩 데이터선 DL에 반복 출력하고, 게이트선 구동회로(30)가 그 주사 주기에 동기해서 게이트선 GL1, GL2…을 이 순서 또는 그것 의 역순으로 구동함에 의해, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상 혹은 그것의 반전 화상의 표시가 이루어진다.
도2는, 게이트선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트선 구동회로(30)는 복수단으로 이루어지는 양방향 시프트 레지스터에 의해 구성되어 있다. 다시 말해, 해당 게이트선 구동회로(30)는, 종속접속(캐스케이드 접속)된 n개의 양방향 단위 시프트 레지스터 SR1, SR2, SR3, …SRn으로 이루어져 있 (이하, 단위 시프트 레지스터 SR1, SR2, …,SRn을 「단위 시프트 레지스터 SR」라고 총칭한다). 단위 시프트 레지스터 SR는, 1개의 화소 라인 즉 1개의 게이트선 GL마다 1개씩 설치된다.
도2에 나타낸 클록 발생기(31)은, 서로 위상이 다른 2상의 클록 신호 CLK, /CLK을 게이트선 구동회로(30)의 단위 시프트 레지스터 SR에 입력하는 것이다. 이들 클록 신호 CLK, /CLK은, 표시장치의 주사 주기에 동기한 타이밍으로 교대로 활성화하도록 제어되고 있다.
또한, 도2에 나타낸 전압 신호 발생기(32)는, 해당 양방향 시프트 레지스터에 있어서의 신호의 시프트 방향을 결정하는 제1전압 신호 Vn 및 제2전압 신호 Vr를 생성하는 것이다. 전압 신호 발생기(32)는, 전단으로부터 후단으로의 방향(단위 시프트 레지스터 SR1, SR2, SR3, …의 순서)으로 신호를 시프트시킬 경우(이 방향을 「순방향」이라고 정의한다)에는, 제1전압 신호 Vn을 H레벨로 하고, 제2전압 신호 Vr를 L레벨로 한다. 반대로, 후단으로부터 전단으로의 방향(단위 시프트 레지스터 SRn, SRn-1, SR-2, …의 순서)으로 신호를 시프트시킬 경우(이 방향을 「역방향 」이라고 정의한다)에는, 제2전압 신호 Vr를 H레벨로 하고, 제1전압 신호 Vn을 L레벨로 한다.
각각의 단위 시프트 레지스터 SR는, 제1입력 단자 IN1, 제2입력 단자 IN2, 출력 단자 OUT, 클록 단자 CK, 제1전압 신호 단자 T1 및 제2전압 신호 단자 T2를 가지고 있다. 도2와 같이, 각 단위 시프트 레지스터 SR의 클록 단자 CK에는, 그 전후에 인접하는 단위 시프트 레지스터 SR와 다른 클록 신호가 입력되도록, 클록 신호 CLK, /CLK의 한쪽이 입력된다.
클록 발생기(31)가 생성하는 클록 신호 CLK, /CLK는 프로그램 혹은 배선의 접속 변경에 의해, 신호의 시프트 방향에 따라 위상을 서로 교환 할 수 있게 되어 있다. 배선의 접속 변경에 의한 교환은, 표시장치의 제조전에 시프트의 방향을 일방향으로 고정하도록 하는 경우에 유효하다. 또한 프로그램에 의한 교환은, 표시장치의 제조후에 시프트 방향을 일방향으로 고정하거나, 혹은 표시장치의 사용중에 시프트 방향을 변경할 수 있게 하는 것과 같은 경우에 유효하다.
단위 시프트 레지스터 SR의 출력 단자 OUT에는 각각 게이트선 GL이 접속된다. 즉, 출력 단자 OUT에 출력되는 신호(출력 신호)는, 게이트선 GL을 활성화하기 위한 수평(또는 수직) 주사 펄스가 된다.
최전단인 제1단째(제1스테이지)의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에는, 제 1제어 펄스 STn이 입력된다. 이 제1제어 펄스 STn은, 순방향 시프트의 경우에는 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 되고, 역방향 시프트의 경우에는 화상신호의 각 프레임 기간의 말미에 대응하는 엔드 펄스가 된다. 제2단째 이후의 단위 시프트 레지스터 SR의 제1입력 단자 IN1은, 자신의 전단의 단위 시프트 레지스터 SR의 출력 단자 OUT에 접속되어 있다. 다시 말해, 제2단째 이후의 단위 시프트 레지스터 SR의 제1입력 단자 IN1에는 그 전단의 출력 신호가 입력된다.
또한, 최후단인 제n단째(제n스테이지)의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에는, 제2제어 펄스 STr가 입력된다. 이 제2제어 펄스 STr는, 역방향의 경우에는 스타트 펄스가 되고, 순방향 시프트의 경우에는 엔드 펄스가 된다. 제 k-1단째 이전의 제2입력 단자 IN2은, 자신의 후단의 출력 단자 OUT에 접속되어 있다. 다시 말해, 제2단째 이후의 제2입력 단자 IN2에는 그 후단의 출력 신호가 입력된다.
각 단위 시프트 레지스터 SR는 클록 신호 CLK, /CLK에 동기하여, 순방향 시프트의 경우에는, 전단으로부터 입력되는 입력 신호(전단의 출력 신호)을 시프트시키면서, 대응하는 게이트선 GL와 자신의 다음 단의 단위 시프트 레지스터 SR에 전달한다. 또한 역방향 시프트의 경우에는, 후단으로부터 입력되는 입력 신호(후단의 출력 신호)을 시프트시키면서, 대응하는 게이트선 GL과 자신의 전단의 단위 시프트 레지스터 SR에 전달한다(단위 시프트 레지스터 SR의 동작의 상세한 것은 후술한다). 그 결과, 일련의 단위 시프트 레지스터 SR는, 소정의 주사 주기에 근거한 타이밍으로 게이트선 GL을 순차적으로 활성화시키는, 소위 게이트선 구동 유니트로서 기능한다.
여기에서, 본 발명의 설명을 쉽게 하기 위해서, 종래의 양방향 단위 시프트 레지스터에 관하여 설명한다. 도3은, 상기한 특허문헌 1에 개시된 것과 같은, 종래의 양방향 단위 시프트 레지스터 SR의 구성을 나타낸 회로도이다. 또한, 게이트선 구동회로(30)에 있어서는, 종속접속된 각 단위 시프트 레지스터 SR의 구성은 실질적으로 어느 것도 동일하므로, 이하에서는 1개의 단위 시프트 레지스터 SR의 구성에 대해서만 대표적으로 설명한다. 또한, 이 단위 시프트 레지스터 SR를 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 본 실시예에 있어서는 모두 N형 TFT인 것으로 한다.
도3과 같이, 종래의 양방향 단위 시프트 레지스터 SR는, 이미 도2에서 나타낸 제1, 제2입력 단자 IN1, IN2, 출력 단자 OUT, 클록 단자 CK 및 제1, 제2전압 신호 단자 T1, T2 이외에, 저전위측 전원 전위 VSS가 공급되는 제1전원단자 S1 및, 고전위측 전원 전위 VDD가 공급되는 제2전원단자 S2을 가지고 있다. 이하의 설명에서는, 저전위측 전원 전위 VSS가 회로의 기준전위(=0V)로 하지만, 실사용에서는 화소에 기록되는 데이터의 전압을 기준으로 해서 기준전위가 설정되어, 예를 들면, 고전위측 전원 전위 VDD는 17V, 저전위측 전원 전위 VSS는 -12V 등으로 설정된다.
단위 시프트 레지스터 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 S1의 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 다시 말해, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 출력 풀업 트랜지스터이며, 트랜지스터 Q2는, 제1전원단자 S1의 전위를 출력 단자 OUT에 공급하는 출력 풀 다운 트랜지스터이다. 이하, 단위 시프트 레지스터 SR의 출력단을 구성하는 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1, 트랜지스터 Q2의 게이트 노드를 노드 N2로 정의한다.
노드 N1과 제1전압 신호 단자 T1 사이에는 트랜지스터 Q3가 접속하고 있고, 그것의 게이트는 제1입력 단자 IN1에 접속하고 있다. 노드 N1과 제2전압 신호 단자 T2의 사이에는, 트랜지스터 Q4가 접속하고, 그것의 게이트는 제2입력 단자 IN2에 접속하고 있다.
노드 N2과 제2전원단자 S2의 사이에는 트랜지스터 Q6이 접속하고, 노드 N2과 제1전원단자 S1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q6은, 게이트가 드레인과 같이 제2전원단자 S2에 접속하고 있어, 소위 다이오드 접속되어 있다. 트랜지스터 Q7의 게이트는 노드 N1에 접속된다. 트랜지스터 Q7은, 트랜지스터 Q6보다도 구동능력(전류를 흘려보내는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 작다. 따라서 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 반대로 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 노드 N1을 입력단으로 하고 노드 N2을 출력단으로 하는 인버터를 구성하고 있다. 해당 인버터는, 트랜지스터 Q6 및 트랜지스터 Q7의 온 저항치의 비에 의해 그것의 동작이 규정되는, 소위 「레티오형 인버터」이다. 또한, 해당 인버터는, 출력 단자 OUT를 풀 다운시키기 위해서 트랜지스터 Q2을 구동하는 「풀 다운 구동회로 」로 기능하고 있다.
도3의 단위 시프트 레지스터 SR의 동작을 설명한다. 게이트선 구동회로(30) 를 구성하는 각 단위 시프트 레지스터 SR의 동작은 실질적으로 어느 것도 동일하므로, 여기에서는 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다.
간단화를 위해, 해당 단위 시프트 레지스터 SRk의 클록 단자 CK에는 클록 신호 CLK이 입력되는 것으로 하여 설명을 행한다(예를 들면, 도2에 있어서의, 단위 시프트 레지스터 SR1, SR3 등이 이것에 해당한다). 또한, 해당 단위 시프트 레지스터 SRk의 출력 신호를 Gk, 그것의 전단(제k-1단)의 단위 시프트 레지스터 SRk-1의 출력 신호를 Gk-1, 다음 단(제k+1단)의 단위 시프트 레지스터 SRk+1의 출력 신호를 Gk+1로 정의한다. 또한 클록 신호 CLK, /CLK, 제1전압 신호 Vn, 제2전압 신호 Vr의 H레벨의 전위는 고전위측 전원 전위 VDD와 같은 것으로 한다. 더구나, 단위 시프트 레지스터 SR를 구성하는 각 트랜지스터의 임계전압은 모두 동일한 것으로 가정하고, 그 값을 Vth로 한다.
우선 게이트선 구동회로(30)가 순방향 시프트의 동작을 행할 경우를 설명한다. 이때 전압 신호 발생기(32)는, 제1전압 신호 Vn을 H레벨(VDD)로 하고, 제2전압 신호 Vr를 L레벨(VSS)로 한다. 즉 순방향 시프트의 경우에는, 트랜지스터 Q3은 노드 N1을 충전(풀업)하는 트랜지스터로서 기능하고, 트랜지스터 Q4은 노드 N1을 방전(풀 다운) 하는 트랜지스터로서 기능한다.
우선, 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2이 H레벨(VDD-Vth)이라고 한다(이하, 이 상태를 「리셋트 상태」라고 칭한다). 또한, 클록 단자 CK(클록 신호 CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음 단의 출력 신호 Gk+1)은 어느쪽 L레벨이라고 한다. 이 리셋트 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2이 온(도통상태)이므로, 출력 단자 OUT(출력 신호 Gk)는, 클록 단자 CK(클록 신호 CLK)의 레벨에 관계없이 L레벨로 유지된다. 다시 말해, 이 단위 시프트 레지스터 SRk가 접속되는 게이트선 GLk은 비선택 상태에 있다.
그 상태에서, 전단의 단위 시프트 레지스터 SRk-1의 출력 신호 Gk-1(제1단째의 경우에는 스타트 펄스로서의 제1제어 펄스 STn)이 H레벨이 되면, 그것이 해당 단위 시프트 레지스터 SRk의 제1입력 단자 IN1에 입력되어 트랜지스터 Q3이 온이 되고, 노드 N1이 H레벨(VDD)이 된다. 따라서 트랜지스터 Q7이 온이 되므로, 노드 N2은 L레벨(VSS)이 된다. 이렇게 노드 N1이 H레벨, 노드 N2이 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2이 오프가 된다. 그 후에 전단의 출력 신호 Gk-1이 L레벨로 되돌아오면 트랜지스터 Q3은 오프하지만, 노드 N1은 플로팅 상태의 H레벨이 되므로, 이 세트 상태는 유지된다.
계속해서, 클록 단자 CK에 입력되는 클록 신호 CLK이 H레벨이 되지만, 이때 트랜지스터 Q1이 온, 트랜지스터 Q2이 오프이기 때문에, 거기에 따른 출력 단자 OUT의 레벨이 상승한다. 또한, 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합에 의해, 플로팅 상태의 노드 N1의 레벨은 특정한 전압만큼 승압된다. 따라서, 출력 단자 OUT의 레벨이 상승해도 트랜지스터 Q1의 구동능력은 크게 유지되므로, 출력 신호 Gk의 레벨은 클록 단자 CK의 레벨에 따라 변화된다. 특히, 트랜지스터 Q1 의 게이트·소스간 전압이 충분히 클 경우에는 트랜지스터 Q1은 비포화 영역에서의 동작(비포화 동작)을 행하므로, 임계전압분의 손실은 없고 출력 단자 OUT는 클록 신호 CLX와 같은 레벨까지 상승한다. 따라서, 클록 신호 CLK이 H레벨의 기간만, 출력 신호 Gk이 H레벨이 되고, 게이트선 GLk을 활성화되어 선택 상태로 한다.
그후에 클록 신호 CLK이 L레벨로 되돌아오면, 그에 따라 출력 신호 Gk도 L레벨이 되어, 게이트선 GLk은 방전되어 비선택 상태로 되돌아간다.
출력 신호 Gk은 다음 단의 제1입력 단자 IN1에 입력되기 때문에, 다음에 클록 신호/CLK이 H레벨이 되는 타이밍으로, 다음 단의 출력 신호 Gk+1이 H레벨이 된다. 그렇게 되면, 해당 단위 시프트 레지스터 SRk의 트랜지스터 Q4이 온을 되기 때문에 노드 N1이 L레벨이 된다. 따라서 트랜지스터 Q7이 오프가 되어서 노드 N2은 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2이 온의 리셋트 상태로 되돌아간다.
그후에 다음 단의 출력 신호 Gk+1이 L레벨로 되돌아오면 트랜지스터 Q4은 오프가 되지만, 이때 트랜지스터 Q3도 오프이므로 노드 N1은 플로팅 상태가 되고, 그 L레벨은 유지된다. 그 상태는 다음에 제1입력 단자 IN1에 신호가 입력될 때까지 계속되어, 해당 단위 시프트 레지스터 SRk은 리셋트 상태로 유지된다.
이상의 순방향 시프트의 동작을 정리하면, 단위 시프트 레지스터 SR는, 제1입력 단자 IN1에 신호(스타트 펄스 또는 전단의 출력 신호 Gk-1)가 입력되지 않는 사이는 리셋트 상태를 유지한다. 리셋트 상태에서는 트랜지스터 Q1이 오프, 트랜지스터 Q2이 온이므로, 출력 단자 OUT(게이트선 GLk)은 저임피던스의 L레벨(VSS)로 유지된다. 그리고, 제1입력 단자 IN1에 신호가 입력되면, 단위 시프트 레지스터 SR는 세트 상태로 바뀐다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 클록 단자 CK의 신호(클록 신호 CLK)가 H레벨이 되는 기간, 출력 단자 OUT가 H레벨이 되어서 출력 신호 Gk이 출력된다. 그리고 그 후에 제2입력 단자 IN2에 신호(다음 단의 출력 신호 Gk+1 혹은 엔드 펄스)가 입력되면, 원래의 리셋트 상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR를 도2와 같이 종속접속하여, 게이트선 구동회로(30)를 구성하면, 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된 스타트 펄스로서의 제1제어 펄스 STn은, 도4에 나타낸 타이밍도와 같이, 클록 신호 CLK, /CLK에 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 SR2, SR3 …로 순서대로 전달된다. 그것에 의해, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3…을 이 순서로 구동할 수 있다.
또한, 순방향 시프트의 경우에는, 도4와 같이 최후단의 단위 시프트 레지스터 SRn이 출력 신호 Gn을 출력한 직후에, 엔드 펄스로서의 제2제어 펄스 STr를 해당 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력할 필요가 있다. 그것에 의해, 해당 단위 시프트 레지스터 SRn이 세트 상태로 되돌아간다.
한편, 게이트선 구동회로(30)가 역방향 시프트의 동작을 행할 경우에는, 전압 신호 발생기(32)는, 제1전압 신호 Vn을 L레벨(VSS)로 하고, 제2전압 신호 Vr를 H레벨(VDD)로 한다. 즉 역방향 시프트의 경우에는, 순방향 시프트일 때와는 반대 로, 트랜지스터 Q3가 노드 N1을 방전(풀 다운)하는 트랜지스터로서 기능하고, 트랜지스터 Q4가 노드 N1을 충전(풀업)하는 트랜지스터로서 기능한다. 또한, 제2제어 펄스 STr는 스타트 펄스로서 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력되고, 제1제어 펄스 STn은 엔드 펄스로서 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 이상에 의해, 각 단의 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q3 및 트랜지스터 Q4의 동작이, 순방향 시프트의 경우와 서로 바뀌게 된다.
따라서 역방향 시프트의 경우에는, 단위 시프트 레지스터 SR는, 제2입력 단자 IN2에 신호(스타트 펄스 혹은 다음 단의 출력 신호 Gk+1)가 입력되지 않는 사이는 리셋트 상태를 유지한다. 리셋트 상태에서는 트랜지스터 Q1이 오프, 트랜지스터 Q2이기 때문에, 출력 단자 OUT(게이트선 GLk)은 저임피던스의 L레벨(VSS)로 유지된다. 그리고 제2입력 단자 IN2에 신호가 입력되면, 단위 시프트 레지스터 SR는 세트 상태로 바뀐다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2이 오프이기 때문에, 클록 단자 CK의 신호(클록 신호 CLK)가 H레벨이 되는 기간, 출력 단자 OUT가 H레벨이 되어서 출력 신호 Gk가 출력된다. 그리고 그 후에 제1입력 단자 IN1에 신호(전단의 출력 신호 Gk-1 혹은 엔드 펄스)가 입력되면, 원래의 리셋트 상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 SR를 도2와 같이 종속접속하여, 게이트선 구동회로(30)를 구성하면, 최후단(제n단째)의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력된 스타트 펄스로서의 제2제어 펄스 STr는, 도5 에 나타낸 타이밍도와 같이, 클록 신호 CLK, /CLK에게 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 SRn-1, SRn-2 ,…로 순서대로 전달된다. 그것에 의해, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL, GLn-1, GLn-2,…을 이 순서대로, 즉 순방향 시프트와는 반대의 순서로 구동할 수 있다.
또한, 역방향 시프트의 경우에는, 도5와 같이, 제1단째의 단위 시프트 레지스터 SR1이 출력 신호 G1을 출력한 직후에, 엔드 펄스로서의 제1제어 펄스 STn을 해당 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력할 필요가 있다. 그것에 의해, 해당 단위 시프트 레지스터 SR1이 세트 상태로 되돌아간다.
또한, 상기한 예에서는 복수의 단위 시프트 레지스터 SR가 2상 클록에 의거하여 동작하는 예를 나타내었지만, 3상 클록 신호를 사용해서 동작시키는 것도 가능하다. 그 경우에는, 게이트선 구동회로(30)을 도6에 도시된 것과 같이 구성하면 된다.
이 경우에 있어서의 클록 발생기(31)은, 각각 위상이 다른 3상 클록인 클록 신호 CLKl, CLK2, CLK3을 출력하는 것이다. 각각의 단위 시프트 레지스터 S2R의 클록 단자 CK에는, 전후에 인접하는 단위 시프트 레지스터 SR에 서로 다른 클록 신호가 입력되도록, 그 클록 신호 CLK1, CLK2, CLK3 중 어느 하나가 입력된다. 이들 클록 신호 CLK1, CLK2, CLK3은 프로그램 혹은 배선의 접속 변경에 의해, H레벨이 되는 순서를 신호를 시프트시키는 방향에 따라 변경할 수 있게 되어 있다. 예를 들면, 순방향 시프트의 경우에는 CLK1, CLK2, CLK3, CLK1, …의 순서로 H레벨이 되고, 역방향 시프트의 경우에는 CLK3, 1CLK2, CLK1, CLK3, …의 순서로 H레벨이 된 다.
게이트선 구동회로(30)가 도6과 같이 구성되어 있는 경우에도, 개개의 단위 시프트 레지스터 SR의 동작은, 위에서 설명한 도2의 경우와 같기 때문에 여기에서의 설명은 생략한다.
도2 및 도6과 같이 구성된 게이트선 구동회로(30)에 있어서, 예를 들면, 순방향 시프트의 경우, 각 단위 시프트 레지스터 SR는, 자기의 다음 단의 단위 시프트 레지스터 SR가 적어도 한번 동작한 후가 아니면 리셋트 상태(즉 상기한 초기 상태)가 안된다. 반대로, 역방향 시프트의 경우에는, 각 단위 시프트 레지스터 SR는, 자기의 전단의 단위 시프트 레지스터 SR이 적어도 한번 동작한 후가 아니면 리셋트 상태가 안된다. 각 단위 시프트 레지스터 SR는, 리셋트 상태를 경과하지 않으면 통상 동작을 행할 수 없다. 따라서, 통상 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 SR의 제1단째로부터 최후단까지(또는 최후단으로부터 제1단째까지) 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 SR의 노드 N2과 제2전원단자 S2(고전위측 전원) 사이에 리셋트용의 트랜지스터를 별도 설치하고, 통상 동작의 이전에 강제적으로 노드 N2을 충전하는 리셋트 동작을 행해도 된다. 단, 그 경우는 리셋트용의 신호 라인이 별도 필요하게 된다.
이하, 본 발명에 따른 양방향 시프트 레지스터에 관하여 설명한다. 도7은, 실시예1에 관련되는 양방향 단위 시프트 레지스터 SR의 구성을 나타낸 회로도이다. 동 도면과 같이, 해당 단위 시프트 레지스터 SR의 출력단도, 출력 단자 OUT와 클록 단자 CK의 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 S1의 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 다시 말해, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 제1트랜지스터이며, 트랜지스터 Q2는 출력 단자 OUT를 방전하는 제2트랜지스터이다. 여기에서도, 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드(제1노드)를 노드 N1, 트랜지스터 Q2의 게이트가 접속하는 노드(제2노드)를 노드 N2로 정의한다.
또한, 노드 N1과 제1전압 신호 단자 T1 사이에는, 게이트가 제1입력 단자 IN1에 접속된 트랜지스터 Q3가 접속하고, 노드 N1과 제2전압 신호 단자 T2 사이에는, 게이트가 제2입력 단자 IN2에 접속된 트랜지스터 Q4가 접속하고 있다. 다시 말해, 트랜지스터 Q3은, 제1입력 단자 IN1에 입력되는 신호(제1입력 신호)에 의거하여 제1전압 신호 Vn을 노드 N1에 공급하는 제3트랜지스터이다. 또한 트랜지스터 Q4는, 제2입력 단자 IN2에 입력되는 신호(제2입력 신호)에 의거하여 제2전압 신호 Vr를 노드 N1에 공급하는 제4트랜지스터이다.
노드 N2와 제2전원단자 S2의 사이에는 다이오드 접속된 트랜지스터 Q6가 접속되고, 노드 N2와 제1전원단자 S1의 사이에는, 게이트가 노드 N1에 접속된 트랜지스터 Q7이 접속하고 있다. 트랜지스터 Q7은, 트랜지스터 Q6보다도 구동능력(전류를 흘려보내는 능력)이 충분히 크기 설정되어 있고, 이들 트랜지스터 Q6, Q7은, 노드 N1을 입력단으로 하고 노드 N2을 출력단으로 하는 레티오형 인버터를 구성하고 있다.
이상의 구성은, 도3의 회로와 같지만, 본 실시예에 관한 양방향 단위 시프트 레지스터 SR은, 노드 N1과 제2전압 신호 단자 T2의 사이에 접속되어, 노드 N1에 접 속된 게이트를 더 가지는 트랜지스터 Q5을 구비하고 있다.
도7의 양방향 단위 시프트 레지스터 SR의 동작을 설명한다. 그것의 동작은 도3의 것과 거의 동일하지만, 본 발명의 효과를 구체적으로 나타내기 위해, 도8의 타이밍도를 사용하여 설명한다.
여기에서도, 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 또한, 간단화를 위해, 해당 단위 시프트 레지스터 SRk의 클록 단자 CK에는 클록 신호 CLK가 입력되는 것으로 한다. 또한, 해당 단위 시프트 레지스터 SRk의 출력 신호를 Gk, 그 전단(제k-1단)의 단위 시프트 레지스터 SRk-1의 출력 신호를 Gk-1, 다음 단(제k+1단)의 단위 시프트 레지스터 SRk+1의 출력 신호를 Gk+1로 정의한다. 더구나, 클록 신호 CLK, /CLK, 제1전압 신호 Vn, 제2전압 신호 Vr의 H레벨의 전위는 고전위측 전원 전위 VDD와 동일한 것으로 하고, 각 트랜지스터의 임계전압은 모두 동일한 것으로 가정하여, 그 값을 Vth로 한다.
게이트선 구동회로(30)가 순방향 시프트의 동작을 행할 경우를 설명한다. 다시 말해, 전압 신호 발생기(32)가 생성하는 제1전압 신호 Vn은 H레벨(VDD)이며, 제2전압 신호 Vr는 L레벨(VSS)이다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2이 H레벨(VDD-Vth)의 리셋트 상태를 상정하여, 클록 단자 CK(클록 신호 CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음 단의 출력 신호 Gk+1)는 모두 L레벨로 한다. 리셋트 상태에서는, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온이므로, 출력 단자 OUT(출력 신호 Gk)는, 클록 단자 CK(클록 신호 CLK)의 레벨에 관계없이 L레벨 로 유지된다.
그 상태에서, 시간 to에서 클록 신호 CLK가 L레벨이 되고, 그 후에 시간 t1에서 클록 신호 /CLK이 H레벨이 되는 동시에 전단의 단위 시프트 레지스터 SRk-1의 출력 신호 Gk-1(제1단째의 경우에는 스타트 펄스로서의 제1제어 펄스 STn)이 H레벨이 되면, 그것이 해당 단위 시프트 레지스터 회로 SRk의 제1입력 단자 IN1에 입력되어, 트랜지스터 Q3가 온이 된다. 시간 t1의 직전에서는 노드 N2은 H레벨이므로 트랜지스터 Q5도 온되고 있지만, 트랜지스터 Q3은 트랜지스터 Q5보다도 구동능력이 충분히 크게 설정되어 있어, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5의 온 저항에 비해 충분히 낮기 때문에, 노드 N1의 레벨은 상승한다.
그것에 의해 트랜지스터 Q7가 도통하기 시작하여 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q5의 저항이 높아져, 노드 N1의 레벨이 급속하게 상승해서 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2은 L레벨(VSS)이 되어, 트랜지스터 Q5가 오프가 되어서 노드 N1이 H레벨(VDD-Vth)이 된다. 다시 말해, 해당 단위 시프트 레지스터 SRk은 세트 상태가 된다.
그 후에 시간 t2에서 클록 신호 /CLK이 L레벨이 되고, 이때 전단의 출력 신호 Gk-1은 L레벨로 되돌아온다. 그러면 트랜지스터 Q3은 오프하지만, 노드 N1은 플로팅 상태의 H레벨이 되므로 이 세트 상태는 유지된다.
세트 상태에서는 트랜지스터 Q1가 온, 트랜지스터 Q2가 오프이기 때문에, 이어지는 시간 t3에서 클록 신호 CLK가 H레벨이 되면, 그에 따라 출력 단자 OUT의 레벨이 상승한다. 이때 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합에 의해, 플로팅 상태의 노드 N1의 레벨은 특정한 전압만큼 승압된다. 그것에 의해 트랜지스터 Q1의 구동능력이 증대되기 때문에, 출력 신호 Gk의 레벨은 클록 단자 CK의 레벨에 따라 변화된다. 따라서, 클록 신호 CLK이 H레벨의 기간만, 출력 신호 Gk가 H레벨(VDD)이 되어, 게이트선 GLk을 활성화해서 선택 상태로 한다. 그리고 시간 t4에서 클록 신호 CLK이 L레벨로 되돌아오면, 그에 따라 출력 신호 Gk도 L레벨이 되고, 게이트선 GLk은 방전되어 비선택 상태로 되돌아간다.
출력 신호 Gk은 다음 단의 제1입력 단자 IN1에 입력되기 때문에, 이어서 클록 신호 /CLK이 H레벨이 되는 시간 t5에서, 다음 단의 출력 신호 Gk+1이 H레벨이 된다. 그렇게 되면, 해당 단위 시프트 레지스터 SRk의 트랜지스터 Q4가 온이 되어서 노드 N1이 L레벨로 되고, 이에 따라 트랜지스터 Q7이 오프가 되기 때문에 노드 N2는 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2이 온의 리셋트 상태로 되돌아간다. 이때, 본 실시예에 관한 단위 시프트 레지스터 SRk에 있어서는, 트랜지스터 Q5가 온이 된다.
그리고, 시간 t6에서 다음 단의 출력 신호 Gk+1이 L레벨로 되돌아오면 트랜지스터 Q4는 오프가 되지만, 노드 N2는 계속해서 H레벨이기 때문에 트랜지스터 Q5는 온으로 유지되고, 노드 N1은 저임피던스에서 L레벨로 유지된다. 그 상태는 다음에 제1입력 단자 IN1에 신호가 입력될 때까지 이어져, 해당 단위 시프트 레지스터 SRk은 리셋트 상태로 유지된다.
앞서 말한 것과 같이, 도3에 나타낸 종래 회로에서는, 트랜지스터 Q4가 오프한 후에는 노드 N1이 플로팅 상태의 L레벨이 되기 때문에, 트랜지스터 Q3에 리크 전류가 생기면, 거기에 따르는 전하가 노드 N1에 축적되어, 해당 노드 N1의 전위가 서서히 상승한다. 또한 트랜지스터 Q1의 드레인·게이트간의 오버랩 용량을 통한 결합에 의해, 클록 신호 CLK이 H레벨이 되는 사이는 노드 N1의 전위가 상승한다. 그 때문에, 종래 회로에서는, 이 리크 전류에 따르는 노드 N1의 전위상승 및 클록 신호 CLK이 H레벨이 될 때의 노드 N1에서 전위상승에 의해, 트랜지스터 Q1의 게이트·소스간 전압이 그것의 임계전압을 넘는 것이 염려된다. 그렇게 되면, 오프이어야 할 트랜지스터 Q1이 온되어 게이트선이 불필요하게 활성화된다고 하는 오동작의 문제(상기한 제1의 문제점)가 생긴다.
그것에 대해 도7의 단위 시프트 레지스터 SR에서는, 노드 N1이 L레벨이 되는 리셋트 상태의 사이 트랜지스터 Q5이 온이 되고, 노드 N1은 저임피던스에서 VDD의 레벨로 유지되기 때문에, 상기한 문제는 생기지 않는다. 따라서, 각 화소에 설치된 화소 스위치 소자(액티브 트랜지스터)가 불필요하게 온이 되는 것이 방지되어, 표시장치에 있어서의 표시 불량의 발생이 억제된다.
한편, 게이트선 구동회로(30)가 역방향 시프트의 동작을 행할 경우에는, 전압 신호 발생기(32)는, 제1전압 신호 Vn을 L레벨(VSS)로 하고, 제2전압 신호 Vr을 H레벨(VDD)로 한다. 또한, 제2제어 펄스 STr는 스타트 펄스로서 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력되고, 제1제어 펄스 STn은 엔드 펄스로서 제1단째의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 그것 에 의하여, 각 단위 시프트 레지스터 SR에 있어서, 트랜지스터 Q3 및 트랜지스터 Q4의 동작이, 순방향 시프트의 경우와는 서로 바뀌어, 역방향 시프트의 동작이 가 능하게 된다.
트랜지스터 Q3 및 트랜지스터 Q4의 동작이 서로 바뀌어도, 단위 시프트 레지스터 SR의 기본적인 동작은 순방향 시프트의 경우와 같아, 트랜지스터 Q5도 순방향 시프트의 경우와 마찬가지로 기능한다. 따라서, 도7의 단위 시프트 레지스터 SR이 역방향 시프트의 동작을 하는 경우라도, 상기한 순방향 시프트의 경우와 동일한 효과가 얻어진다.
이때, 이상의 설명에 있어서는, 양방향 단위 시프트 레지스터 SR에 의해 게이트선 구동회로(30)가 도2와 같이 구성되고, 그것이 2상의 클록 신호에 의해 구동되는 예를 설명했지만, 본 발명의 적용은 거기에 한정되는 것이 아니다. 예를 들면, 게이트선 구동회로(30)를 도6과 같이 구성하고, 3상의 클록 신호에 의해 구동하는 경우에도 적용가능하다.
<실시예 2>
도9는 실시예2에 관련되는 양방향 단위 시프트 레지스터 SR의 회로도이다. 동 도면에 도시된 것과 같이, 본 실시예에 관한 단위 시프트 레지스터 SR은, 도3의 종래 회로에 대하여, 비교적 구동능력이 큰 트랜지스터 Q12 및 트랜지스터 Q13를 더 설치한 구성으로 되어 있다.
트랜지스터 Q12는, 노드 N2와 제1전압 신호 단자 T1 사이에 접속되고, 그것의 게이트는 제2입력 단자 IN2에 접속하고 있다. 다시 말해, 트랜지스터 Q12는, 제2입력 단자 IN2에 입력되는 신호(제2입력 신호)에 의거하여 제1전압 신호 Vn을 노 드 N2(제2노드)에 공급하도록 기능한다. 또한, 트랜지스터 Q13은 노드 N2과 제2전압 신호 단자 T2 사이에 접속하고, 그 게이트는 제1입력 단자 IN1에 접속하고 있다. 다시 말해, 트랜지스터 Q13은, 제1입력 단자 IN1에 입력되는 신호(제1입력 신호)에 의거하여 제2전압 신호 Vr를 노드 N2에 공급하도록 기능한다.
도9의 단위 시프트 레지스터 SR의 동작은, 기본적으로 도3의 종래 회로의 것과 동일하지만 다음과 같은 차이가 있다. 여기에서도 대표적으로, 제k단째의 단위 시프트 레지스터 SRk에 관하여 설명한다.
우선, 순방향 시프트의 동작을 상정한다. 이때 제1전압 신호 Vn은 H레벨, 제2전압 신호 Vr는 L레벨이다. 도3의 종래 회로에 있어서는, 제1입력 단자 IN1에 전단의 출력 신호 Gk-1(제1단째의 경우에는 스타트 펄스로서의 제1제어 펄스 STn)이 입력되면, 트랜지스터 Q3이 온되어 노드 N1이 H레벨이 되고, 이에 따라 트랜지스터 Q7이 온됨으로써, 노드 N2가 L레벨이 된다. 도9의 단위 시프트 레지스터 SRk에서는, 그것의 동작과 함께, 구동능력이 큰 트랜지스터 Q13이 온되므로 노드 N2는 고속으로 L레벨(VSS)이 된다.
또한 도3의 종래 회로에 있어서는, 제2입력 단자 IN2에 다음 단의 출력 신호 Gk+1(최후단의 경우에는 엔드 펄스로서의 제2제어 펄스 STr)이 입력되면, 트랜지스터 Q4이 온되어 노드 N1이 L레벨이 되고, 이에 따라 트랜지스터 Q7이 오프됨으로써, 노드 N2이 H레벨이 된다. 그것에 대하고, 도9의 단위 시프트 레지스터 SRk에서는, 그것의 동작과 함께, 구동능력이 큰 트랜지스터 Q12가 온되므로 노드 N2는 고속으로 H레벨(VDD-Vth)이 된다.
다음에, 역방향 시프트의 동작을 상정한다. 이때, 제1전압 신호 Vn은 L레벨, 제2전압 신호 Vr는 H레벨이다. 따라서, 도9의 단위 시프트 레지스터 SRk에서는, 제2입력 단자 IN2에 다음 단의 출력 신호 Gk+1이 입력되면, 트랜지스터 Q12이 온되어 노드 N2가 고속으로 L레벨(VSS)이 된다. 또한 제1입력 단자 IN1에 전단의 출력 신호 Gk-1이 입력되면, 트랜지스터 Q13이 온되므로 노드 N2은 고속으로 H레벨(VDD-Vth)이 된다.
이상과 같이 본 실시예에 의하면, 트랜지스터 Q12, Q13의 작용에 의해, 노드 N2의 레벨의 상승 및 하강이 고속화된다. 특히, 단위 시프트 레지스터 SR가 선택 기간에서 비선택 기간으로 이행할 때에는, 노드 N2의 레벨이 신속하게 H레벨이 도미으로써, 트랜지스터 Q2는 고속이고, 충분히 온이 되므로, 게이트선을 거쳐서 출력 단자 OUT에 가해지는 노이즈의 영향을 억제할 수 있고, 해당 노이즈에 의한 오동작의 문제(상기한 제4의 문제점)를 해결할 수 있다.
도3의 종래 회로에 있어서도, 트랜지스터 Q6의 사이즈를 크게 해서 그것의 구동능력을 크게 하면, 노드 N2을 재빠르게 H레벨로 할 수 있고, 노이즈에 의한 오동작의 문제는 억제할 수 있다. 그러나, 트랜지스터 Q6, Q7은 레티오형 인버터를 구성하고 있기 때문에, 트랜지스터 Q6의 사이즈가 클 경우에는, 트랜지스터 Q7이 온되어 노드 N2을 L레벨로 될 때(도8에 있어서의 시간 t1∼t5에 상당)에 해당 인버터를 흐르는 관통 전류가 켜져, 소비 전력이 증대해 버린다.
그것에 대하여, 도9의 단위 시프트 레지스터 SR에 있어서는, 트랜지스터 Q6의 사이즈를 크게 하지 않고 노드 N2을 재빠르게 H레벨로 할 수 있어, 소비 전력의 증대는 수반하지 않는다. 또한 노드 N2을 고속으로 H레벨로 할 수 있다고 하는 효과는, 트랜지스터 Q12, Q13의 구동능력이 클수록 높아지지만, 트랜지스터 Q12, Q13는 동시에 온되는 일은 없어 관통전류의 경로를 형성하지 않기 때문에, 그렇게 해도 소비 전력의 증가는 거의 생기지 않는다.
이때, 본 실시예에 있어서의 트랜지스터 Q6의 구동능력은, 노드 N2가 H레벨이 된 후에 노드 N2를 H레벨로 유지할 수 있는 정도, 다시 말해 적어도 노드 N2에 생기는 리크 전류를 보상하는 정도의 구동능력을 가지고 있으면 된다. 즉, 트랜지스터 Q6의 구동능력을 종래보다도 작게 해서, 트랜지스터 Q6, Q7로 이루어지는 인버터에 생기는 관통 전류를 작게 할 수 있다고 하는 이점도 있다.
<실시예 3>
도10은 실시예3에 관련되는 1양방향 단위 시프트 레지스터의 구성을 나타낸 회로도이다. 동 도면과 같이 실시예3에 관련되는 단위 시프트 레지스터 SR는, 실시예1의 단위 시프트 레지스터 SR(도7)에 대하여, 실시예2에 나타낸 비교적 구동능력이 큰 트랜지스터 Q12 및 트랜지스터 Q13을 더 설치한 구성으로 되어 있다.
실시예1에서 설명한 바와 같이 도7의 회로는, 예를 들면, 순방향 시프트의 동작의 경우, 전단의 출력 신호 Gk-1이 제1입력 단자 IN1에 입력되었을 때에(도8에 있어서의 시간 t1), 노드 N1을 L레벨로부터 H레벨로 천이시키도록 동작한다. 그러나, 이 동작은 트랜지스터 Q5가 온되어 있는 상태에서 행해지기 때문에, 이때 노드 N1의 레벨은 상승하기 어렵다. 따라서, 노드 N1의 레벨의 상승 속도가 늦어지는 것 이 염려되고, 그것은 동작의 고속화의 방해가 되어 문제가 된다.
이에 대하여 본 실시예에 관한 단위 시프트 레지스터 SR에서는, 전단의 출력 신호 Gk-1이 제1입력 단자 IN1에 입력되면, 구동능력이 큰 트랜지스터 Q13이 온되므로, 노드 N2가 바로 L레벨이 되어 트랜지스터 Q5이 오프가 된다. 그것에 의해, 노드 N1의 레벨은 재빠르게 상승되게 되므로, 상기한 문제는 생기지 않는다. 즉 본 실시예에 의하면, 단위 시프트 레지스터 SR가 트랜지스터 Q5을 구비함으로써, 실시예1과 동일한 효과를 얻을 수 있는 동시에, 그 경우에서도 노드 N1의 레벨의 상승 속도가 늦어지는 것을 억제할 수 있다.
이때, 역방향 시프트의 경우에는, 다음 단의 출력 신호 Gk+1이 제2입력 단자 IN2에 입력될 때에 트랜지스터 Q12이 온되어 노드 N2을 바로 L레벨로 하여, 트랜지스터 Q5을 오프한다. 따라서, 순방향 시프트의 경우와 동일한 효과가 얻어진다.
<실시예 4>
도11은 실시예4에 관련되는 양방향 단위 시프트 레지스터 SR의 회로도이다. 동 도면에 도시된 것과 같이, 해당 단위 시프트 레지스터 SR는, 도3의 종래 회로에 대하여, 트랜지스터 Q3A, Q4A, Q8, Q9을 더 설치한 구성으로 되어 있다.
도11과 같이, 트랜지스터 Q3은 트랜지스터 Q3A을 거쳐서 제1전압 신호 단자 T1에 접속하고 있어, 트랜지스터 Q4는 트랜지스터 Q4A를 거쳐 제 2 전압신호 단자 T2에 접속하고 있다. 트랜지스터 Q3A의 게이트는 트랜지스터 Q3의 게이트와 동일하게 제 1 입력 단자 IN1에 접속하고, 트랜지스터 Q4A의 게이트는 트랜지스터 Q4의 게이트에 접속된 게이트를 가지고 있다. 여기에서, 트랜지스터 Q3과 트랜지스터 Q3A 사이의 접속 노드(제3노드)를 노드 N3로 정의하고, 트랜지스터 Q4와 트랜지스터 Q4A 사이의 접속 노드(제4노드)를 노드 N4로 정의한다.
출력 단자 OUT와 노드 N3 사이에는, 출력 단자 OUT로부터 노드 N3로의 방향이 순방향(전류를 흘려보내는 방향)이 되도록 다이오드 접속된 트랜지스터 Q8(일 방향성의 제1스위칭소자)이 접속되어 있다. 출력 단자 OUT와 노드 N4 사이에는, 출력 단자 OUT에서 노드 N4에의 방향이 순방향이 되도록 다이오드 접속된 트랜지스터 Q9(일 방향성의 제1스위칭소자)이 접속되어 있다. 트랜지스터 Q8은, 출력 단자 OUT가 H레벨이 되었을 때(활성화되었을 때)에, 출력 단자 OUT에서 노드 N3에 전류를 흘려보내, 해당 노드 N3를 충전한다. 마찬가지로, 트랜지스터 Q9은, 출력 단자 OUT가 H레벨이 되었을 때에, 출력 단자 OUT로부터 노드 N4에 전류를 흘려보내, 해당 노드 N4을 충전한다. 다시 말해, 이들 트랜지스터 Q8, Q9은, 노드 N3, N4을 충전하는 충전 회로로서 기능하는 것이다.
이하, 도11의 양방향 단위 시프트 레지스터 SR의 동작을 설명한다. 도12는, 도11의 단위 시프트 레지스터 SR의 순방향 시프트시의 동작을 나타낸 타이밍도이다.
여기에서도, 게이트선 구동회로(30)가 순방향 시프트의 동작을 행할 경우에 있어서의, 제k단째의 단위 시프트 레지스터 SRk의 동작을 대표적으로 설명한다. 다시 말해, 전압 신호 발생기(32)가 생성하는, 제1전압 신호 Vn은 H레벨(VDD)이며, 제2전압 신호 Vr는 L레벨(VSS)이다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD-Vth)인 리셋트 상태를 상정하여, 클록 단자 CK(클록 신호 CLK), 제1입력 단자 IN1(전단의 출력 신호 Gk-1) 및 제2입력 단자 IN2(다음 단의 출력 신호 Gk+1)는 모두 L레벨이라고 한다. 리셋트 상태에서는, 트랜지스터 Q1이 오프, 트랜지스터 Q2이 온이므로, 출력 단자 OUT(출력 신호 Gk)은 L레벨이다.
그 상태로부터, 시간 to에서 클록 신호 CLK이 L레벨이 되고, 그 후에 시간 t1에서 클록 신호 /CLK이 H레벨이 되는 동시에 전단의 단위 시프트 레지스터 SRk-1의 출력 신호 Gk-1(제1단째의 경우에는 스타트 펄스로서의 제1제어 펄스 STn)이 H레벨이 되면, 트랜지스터 Q3, Q3A는 모두 온이 된다. 따라서 노드 N1은 H레벨(VDD-Vtb)이 되고, 이에 따라, 트랜지스터 Q7이 온이 되어서 노드 N2은 L레벨(VSS)이 된다. 다시 말해, 해당 단위 시프트 레지스터 SRk은 세트 상태가 된다. 또한, 이때, 노드 N3은 H레벨(VDD-Vth)로 되어 있지만, 트랜지스터 Q8는 출력 단자 0UT로부터 노드 N3로의 방향을 순방향으로 하는 다이오드로서 기능하고 있기 때문에, 노드 N3로부터 출력 단자 OUT로의 전류는 흐르지 않는다.
그 후에 시간 t2에서 클록 신호 /CLK이 L레벨이 되고, 이때 전단의 출력 신호 Gk-1은 L레벨로 되돌아온다. 그러면 트랜지스터 Q3, Q3A가 오프되지만, 노드 N1은 플로팅 상태의 H레벨이 되므로 이 세트 상태는 유지된다. 또한, 노드 N3도 플로팅 상태의 H레벨이 된다.
세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2이 오프이기 때문, 계속되는 시간 t3에서 클록 신호 CLK이 H레벨이 되면, 그에 따라 출력 단자 OUT의 레벨 이 상승한다. 이때 노드 N1의 레벨은 특정한 전압만큼 승압된다. 그것에 의해 트랜지스터 Q1의 구동능력이 증대되기 때문에, 출력 신호 Gk의 레벨은 클록 단자 CK의 레벨에 따라 변화된다. 따라서, 클록 신호 CLK이 H레벨의 기간은, 출력신호 Gk가 H레벨(VDD)이 된다.
앞서 설명한 것과 같이, 도3의 종래 회로에 있어서는, 노드 N1이 승압되었을 때, 트랜지스터 Q4의 드레인·소스 사이에 높은 전압이 가해지기 때문에, 해당 트랜지스터 Q4에 리크 전류가 생겨서 노드 N1의 레벨이 떨어지는 것이 염려된다. 그렇게 되면, 제1트랜지스터의 구동능력을 충분히 확보할 수 없어, 출력 신호 Gk의 하강 속도가 늦어진다고 하는 문제(상기한 제2의 문제점)가 생긴다.
그것에 대해 도11의 단위 시프트 레지스터 SR에 있어서는, 노드 N1이 승압될 때, 즉 출력 단자 OUT가 H레벨(VDD)이 될 때, 다이오드 접속된 트랜지스터 Q9이 온되어 노드 N4의 레벨은 VDD-Vth가 된다. 이때 트랜지스터 Q4은, 게이트 전위가 VSS, 소스 전위가 VDD-Vth가 되어, 게이트가 소스에 대하여 음으로 바이어스된 상태가 된다. 따라서, 해당 트랜지스터 Q4의 드레인·소스간의 리크전류는 충분히 억제되어, 노드 N1의 레벨 저하는 억제된다.
따라서, 계속되는 시간 t4에서 클록 신호 CLK이 L레벨이 될 때에는, 그에 따라 출력 신호 Gk는 재빠르게 L레벨로 천이하여, 게이트선 GLk은 고속으로 방전되어서 L레벨이 된다. 따라서, 각 화소 트랜지스터도 재빠르게 오프가 되어, 화소내의 데이터가 다음 라인의 데이터로 바꿔 쓰여지는 것에 의한 표시 불량의 발생은 억제된다.
이어서 클록 신호 /CLK이 H레벨이 되는 시간 t5에서, 다음 단의 출력 신호 Gk+1이 H레벨이 된다. 그렇게 되면, 해당 단위 시프트 레지스터 SRk의 트랜지스터 Q4, Q4A가 온이 되어서 노드 N1이 L레벨이 되고, 이에 따라 트랜지스터 Q7이 오프가 되기 때문에 노드 N2은 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2이 온의 리셋트 상태로 되돌아간다. 이때 노드 N4도 L레벨이 된다.
그리고 시간 t6에서 다음 단의 출력 신호 Gk+1이 L레벨로 되돌아오면 트랜지스터 Q4, Q4A가 오프가 되므로, 노드 N1 및 노드 N4은 플로팅 상태의 L레벨이 된다. 그 상태는 다음에 제1입력 단자 IN1에 신호가 입력될 때까지 계속되어, 해당 단위 시프트 레지스터 SRk은 리셋트 상태로 유지된다.
다음에, 역방향 시프트의 동작을 상정한다. 이 경우, 제1전압 신호 Vn은 L레벨, 제2전압 신호 Vr는 H레벨이기 때문, 도3의 종래 회로에 있어서는, 노드 N1이 승압되었을 때, 트랜지스터 Q3의 드레인·소스 사이에 높은 전압이 가해지기 때문에, 그것의 리크 전류가 염려된다.
그것에 대하여, 도11의 단위 시프트 레지스터 SRk이 역방향 시프트의 동작을 행할 경우에는, 노드 N1이 승압될 때에 트랜지스터 Q8을 거쳐서 노드 N3에 전류가 흘러, 노드 N3의 레벨이 VDD-Vth가 된다. 이때 트랜지스터 Q3은, 게이트 전위가 VSS, 소스 전위가 VDD-Vth가 되어, 게이트가 소스에 대하여 음으로 바이어스된 상태가 된다. 따라서, 트랜지스터 Q3의 드레인·소스 사이의 리크 전류는 충분히 억제되어, 노드 N1의 레벨 저하는 억제된다. 다시 말해, 순방향 시프트의 경우와 동일한 효과가 얻어진다.
이때 도11에 있어서는, 본 실시예에 관한 트랜지스터 Q3A, Q4A, Q8, Q9을 도3의 종래 회로에 설치한 구성을 나타냈지만, 본 실시예는, 상기한 실시예1∼3(도7, 도9, 도10) 등의 양방향 단위 시프트 레지스터 SR에 대하여도 적용가능하다.
<실시예 5>
게이트선 구동회로의 시프트 레지스터를 비정질 실리콘 TFT(a-SiTFT)로 구성한 표시장치는, 대면적화가 용이하고 또한 생산성이 높아, 예를 들면, 노트북형 PC의 화면이나, 대화면 디스플레이장치 등에 널리 채용되고 있다. 그 반면에 a-Si TFT는, 게이트 전극이 계속적으로 바이어스되면, 임계전압이 시프트하여, 그것의 구동능력에 영향을 주는 것을 알고 있다.
실시예4의 양방향 단위 시프트 레지스터 SR(도11)이 순방향 시프트의 동작을 행하고 있는 사이는, 도12에 도시되어 있는 것과 같이, 노드 N3는 계속적으로 d야의 전위(VDD-Vth)가 된다. 이것은, 트랜지스터 Q3A의 게이트·소스 사이 및 게이트·드레인 사이의 양쪽이 음으로 바이어스되고 있는 것을 의미하고, 트랜지스터 Q3A의 임계전압의 음 방향으로의 큰 시프트를 초래한다. 임계전압의 음 방향으로의 시프트가 진행되면, 트랜지스터는 실질적으로 노멀리·온형이 되어, 게이트·소스 사이의 전압이 0V라도 드레인·소스 사이에 전류가 흐르는 상태가 된다. 그렇게 해서 트랜지스터 Q3가 노멀리·온이 되어 버리면, 그 후에 해당 단위 시프트 레지스터 SR가 역방향 시프트의 동작을 행할 경우에 있어서, 다음과 같은 문제가 생긴다.
즉, 실시예4의 단위 시프트 레지스터 SR에 있어서, 제1전압 신호 Vn이 L레 벨(VSS)인 역방향 시프트일 때에는, 출력 단자 OUT가 H레벨이 될 때(노드 N1이 승압될 때)에 트랜지스터 Q8를 거쳐서 노드 N3을 충전하기 위한 전류가 흐른다. 그러나, 트랜지스터 Q3A가 노멀리·온으로 되어 있으므로, 그 전류에 의한 전하는 트랜지스터 Q3A를 통해서 제1입력 단자 IN1에 유출되어 버려, 소비 전력이 증대해 버린다. 또한, 노드 N3을 충분히 충전할 수 없기 때문에, 트랜지스터 Q3의 리크 전류를 억제한다고 하는 실시예4의 효과를 얻을 수 없게 된다. 따라서, 실시예5에서는, 이 문제를 해결할 수 있는 양방향 단위 시프트 레지스터 SR를 제안한다.
도13은, 실시예5에 관련되는 양방향 단위 시프트 레지스터의 구성을 나타낸 회로도이다. 동 도면과 같이, 실시예4의 단위 시프트 레지스터 SR(도11)에 대하여, 노드 N3과 제1전원단자 S1(VSS)의 사이에, 게이트가 제2입력 단자 IN2에 접속된 트랜지스터 Q1O를 설치하고, 또한, 노드 N4과 제1전원단자 S1의 사이에, 게이트가 제1입력 단자 IN1에 접속된 트랜지스터 Q1l을 설치한다. 다시 말해, 트랜지스터 Q1l은, 제1입력 단자 IN1에 입력되는 신호(제1입력 신호)에 의거하여 노드 N4(제4노드)을 방전하는 트랜지스터이며, 트랜지스터 Q1O는, 제2입력 단자 IN2에 입력되는 신호(제2입력 신호)에 의거하여 노드 N3(제3노드)을 방전하는 트랜지스터이다.
도14는, 실시예5에 관련되는 양방향 단위 시프트 레지스터의 순방향 시프트시의 동작을 나타낸 타이밍도이다. 해당 동작은, 도12에 나타낸 것과 거의 같으므로 상세한 설명은 생략하고, 본 실시예의 특징 부분만 설명한다.
본 실시예에서는, 시간 t5에서 다음 단의 출력 신호 Gk+1이 H레벨이 될 때 트랜지스터 Q10가 온이 되기 때문에, 그 타이밍에서 노드 N3가 L레벨(VSS)로 방전 된다. 계속되는 시간 t6에서 다음 단의 출력 신호 Gk+1이 L레벨로 되돌아오면, 트랜지스터 Q1O는 오프가 되지만, 노드 N3은 플로팅 상태가 되고, 다음에 전단의 출력 신호 Gk-1이 H레벨이 될 때까지 노드 N3은 L레벨인 채로 유지된다. 즉, 도14에 도시된 것과 같이, 노드 N3은 시간 t3∼t5의 약 1수평기간만 충전되게 되고, 트랜지스터 Q3A는 그 기간만 게이트·소스 사이 및 게이트·드레인간 사이가 음으로 바이어스 되게 된다. 따라서, 트랜지스터 Q3A의 임계전압의 시프트는 거의 발생하지 않아, 상기한 문제는 방지된다.
또한, 역방향 시프트의 동작일 때에는, 전단의 출력 신호 Gk-1이 H레벨이 될 때, 트랜지스터 Q1l이 온이 되어 노드 N4가 L레벨(VSS)로 방전된다. 그 결과, 트랜지스터 Q4A의 게이트·소스 사이 및 게이트·드레인 사이가 계속적으로 음으로 바이어스되는 것이 방지되어, 트랜지스터 Q4의 임계전압의 시프트는 거의 발생하지 않는다. 다시 말해, 순방향 시프트의 경우와 동일한 효과가 얻어진다.
<실시예 6>
도15는, 실시예6에 관련되는 양방향 단위 시프트 레지스터 SR의 회로도이다. 실시예5에 있어서는, 노드 N3, N4을 충전하는 충전 회로를 구성하는 트랜지스터 Q8, Q9의 드레인을 출력 단자 OUT에 접속시켜, 해당 트랜지스터 Q8, Q9가 다이오드로서 기능시키고 있었다. 그것에 대하여, 본 실시예에서는, 그것들 트랜지스터 Q8, Q9의 드레인을 소정의 고전위측 전원 전위 VDD1이 공급되는 제3전원단자 S3에 접속시킨다.
도15의 단위 시프트 레지스터 SR의 동작은, 기본적으로는 실시예5과 같으며, 그것과 동일한 효과가 얻어진다. 단, 노드 N3 및 노드 N4을 충전하는 전하의 공급원이, 출력 단자 OUT에 나타나는 출력 신호가 아니고, 고전위측 전원 전위 VDD1을 공급하는 전원인 점에서 실시예5와는 다르다.
본 실시예에 의하면, 실시예5의 단위 시프트 레지스터 SR보다도 출력 단자 OUT의 부하용량이 경감되므로, 게이트선의 충전 속도가 상승한다. 따라서, 동작의 고속화를 꾀할 수 있다.
또한, 제3전원단자 S3에 공급되는 고전위측 전원 전위 VDD1은, 제2전원단자 S2에 공급되는 고전위측 전원 전위 VDD와 같은 전위라도 된다. 그 경우에는, 제2전원단자 S2과 제3전원단자 S3를 서로 접속시켜, 1개의 전원단자로서 구성해도 된다. 또한, 여기에서는 실시예5의 변형예로서 설명했지만, 본 실시예는 실시예4의 단위 시프트 레지스터 SR(도11)에 대하여도 적용가능하다.
<실시예 7>
도16은 실시예7에 관련되는 양방향 단위 시프트 레지스터 SR의 구성을 나타낸 회로도이다. 실시예5에 있어서는, 트랜지스터 Q1O, Q1l의 소스를 저전위측 전원 전위 VSS가 공급되는 제1전원단자 S1에 접속시키고 있었지만, 도16과 같이 트랜지스터 Q1O의 소스를 제2전압 신호 Vr가 공급되는 제2전압 신호 단자 T2에 접속시키고, 트랜지스터 Q1l의 소스를 제1전압 신호 Vn이 공급되는 제1전압 신호 단자 T1에 접속시켜도 된다.
도16의 단위 시프트 레지스터 SR의 동작은, 기본적으로는 실시예5와 같다. 다시 말해, 예를 들면, 순방향 시프트의 동작일 때에는, 제2전압 신호 Vr가 L 레벨이므로, 트랜지스터 Q10은 실시예5의 케이스와 같이 노드 N3을 방전할 수 있다. 또한 역방향 시프트의 동작일 때에는, 제1전압 신호 Vn이 L레벨이므로, 트랜지스터 Q1l은 실시예5의 케이스와 같이 노드 N4을 방전할 수 있다.
따라서, 본 실시예에 있어서도 실시예5과 동일한 효과가 얻어진다. 바꿔 말하면, 도13과 같이 구성해도 도16과 같이 구성해도, 실시예5의 효과를 얻을 수 있기 때문에, 회로의 배치의 자유도가 늘어나고, 회로 점유 면적의 축소화에 기여할 수 있다.
이때, 본 실시예는, 실시예6의 단위 시프트 레지스터 SR(도15)에 대하여도 적용가능하다.
<실시예 8>
상기한 실시예 1∼7의 기술은, 각각 서로 조합 가능해서, 그것의 조합에 따른 효과를 얻을 수 있다. 본 실시예에서는, 그것의 조합의 예를 나타낸다.
예를 들면, 도17은 실시예2(도9)와 실시예4(도11)를 조합한 회로이다. 또한, 도18은 실시예1(도7)과 실시예4(도11)를 조합한 회로이다. 상기한 바와 같이 실시예4은 리크 전류에 의한 노드 N1의 레벨 저하를 방지하는 것이므로, 실시예4과 실시예1를 조합할 경우에는, 트랜지스터 Q5의 리크 전류도 억제하는 것이 효과적이다. 따라서, 도18에 도시된 것과 같이, 트랜지스터 Q5의 소스를, 트랜지스터 Q5A를 거쳐서 제1전원단자 S1(VSS)에 접속시켜, 트랜지스터 Q5과 트랜지스터 Q5A 사이의 접속 노드(노드 N5)가 출력 신호 Gk에서 바이어스되도록 하면 된다. 그것에 의해, 노드 N1의 승압시에 트랜지스터 Q5의 게이트가 소스에 대하여 음으로 바이어스되게 되므로, 트랜지스터 Q5의 리크 전류가 저감된다.
이때, 도18에 있어서는 노드 N5에 출력 단자 OUT를 접속시킨 구성을 나타냈지만, 노드 N5의 바이어스 방법은 이것에 한정되는 것이 아니다. 예를 들면, 실시예6의 기술을 응용하여, 도19와 같이, 노드 N5과 소정의 고전위측 전원 전위 VDD1이 공급되는 제3전원단자 S3 사이에 접속하는 트랜지스터 Q5B을 설치하고, 그 게이트를 출력 단자 OUT에 접속시켜도 된다. 이 구성에 의하면, 노드 N1의 승압시에 있어서 노드 N5이 전위 VDD1으로 바이어스되어, 도18과 동일한 효과가 얻어진다. 더구나, 도18의 경우보다도 출력 단자 OUT의 부하용량이 경감되므로, 게이트선의 충전 속도가 향상된다고 하는 이점도 얻어진다.
또한, 도20은, 실시예1(도7)과 실시예5(도13)를 조합한 회로, 도21은, 실시예1(도7)과 실시예7(도16)를 조합한 회로이다.
더구나, 조합하는 실시예의 수는 2개에 한정되지 않고, 3개 이상의 실시예를 조합해도 된다. 예를 들면, 도22은, 실시예1(도7), 실시예2(도9) 및 실시예4(도11)의 조합한 회로, 도23은, 실시예1(도7), 실시예2(도9), 실시예7(도16)을 조합한 회로이다.
이때, 여기에서는 대표적인 조합만을 도시했지만, 상기 이외의 조합도 가능하다.
<실시예 9>
이상에서 나타낸 본 발명에 따른 양방향 단위 시프트 레지스터 SR는, 도2나 도6과 같이 종속 접속함으로써 게이트선 구동회로(30)를 구성 할 수 있다. 그러나, 도2나 도6의 게이트선 구동회로(30)에 있어서는, 예를 들면 순방향 시프트를 행할 경우에는, 도4에 도시된 것과 같이, 최전단(단위 시프트 레지스터 SR1)의 제1입력 단자 IN1에 스타트 펄스로서의 제1제어 펄스 STn을 입력하고, 그 후에 최후단(단위 시프트 레지스터 SRn)의 제2입력 단자 IN2에 엔드 펄스로서의 제2제어 펄스 STr를 입력할 필요가 있다. 또한, 역방향 시프트를 행할 경우에는, 도5에 도시된 것과 같이, 최후단의 제2입력 단자 IN2에 스타트 펄스로서의 제2제어 펄스 STr를 입력하고, 그 후에 최전단의 제1입력 단자 IN1에 엔드 펄스로서의 제1제어 펄스 STn을 입력할 필요가 있다.
즉, 도2나 도6의 게이트선 구동회로(30)의 동작에 있어서는, 스타트 펄스와 엔드 펄스라고 하는 2종류의 제어 펄스가 필요했다. 그 때문에 그러한 게이트선 구동회로(30)의 동작을 제어하는 구동제어장치에는, 스타트 펄스의 출력 회로 뿐만 아니라, 엔드 펄스의 출력 회로를 탑재한 것이 채용되어 비용 상승의 문제(상기한 제3의 문제점)를 초래하고 있었다. 따라서, 실시예 9에서는, 스타트 펄스만으로 동작가능한 양방향 시프트 레지스터를 제안한다.
도24∼도26은, 실시예9에 관련되는 게이트선 구동회로(30)의 구성을 도시한 도면이다. 도24의 블록도에 도시된 것과 같이, 본 실시예에 관한 게이트선 구동회 로(30)도 마찬가지로 복수단으로 이루어지는 양방향 시프트 레지스터에 의해 구성되어 있지만, 그 복수단에는, 게이트선 GL1을 구동하는 최전단의 단위 시프트 레지스터 SR1의 더 전단에, 제1더미단인 제1더미 시프트 레지스터 SRD1이 설치되고, 또한 게이트선 GLn을 구동하는 최후단의 단위 시프트 레지스터 SRn의 더 다음 단에 제2더미단로서의 제2더미 시프트 레지스터 SRD2가 설치된다. 다시 말해, 게이트선 구동회로(30)는, 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어져 있다. 또한, 해당 게이트선 구동회로(30)의 각 단은 상기한 각 실시예의 양방향 단위 시프트 레지스터 SR의 어느 것이라도 좋고, 또한, 도3에 나타낸 종래의 것을 적용할 수도 있다.
도24와 같이, (제1더미단인 제1더미 시프트 레지스터 SRD1을 제외하고) 최전단의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에는 제1제어 펄스 STn이 입력되고, 그것보다도 후단(단위 시프트 레지스터 SR2∼제2더미 시프트 레지스터 SRD2)의 제1입력 단자 IN1에는 자기의 전단의 출력 신호가 입력된다. 그리고, 제1더미 시프트 레지스터 SRD1의 제1입력 단자 IN1에는 상기한 제2제어 펄스 STr가 입력된다.
또한, (제2더미단인 제2더미 시프트 레지스터 SRD2을 제외하고) 최후단의 제2입력 단자 IN2에는 제2제어 펄스 STr가 입력되고, 그것보다도 전단(단위 시프트 레지스터 SRn-1∼제1더미 시프트 레지스터 SRD1)의 제2입력 단자 IN2에는 자기의 다음 단의 출력 신호가 입력된다. 그리고 제2더미 시프트 레지스터 SRD2의 제2입력 단자 IN2에는 상기한 제1제어 펄스 STn이 입력된다.
본 실시예에 있어서는, 최전단의 단위 시프트 레지스터 SR1, 최후단의 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2은, 소정의 리셋트 단자 RST1, RST2, RST3, SRT4을 각각 가지고 있다. 도24와 같이, 단위 시프트 레지스터 SR1의 리셋트 단자 RST1에는, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1이 입력되고, 단위 시프트 레지스터 SRn의 리셋트 단자 RST2에는, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2가 입력되고, 제1더미 시프트 레지스터 SRD1의 리셋트 단자 RST3에는 제1제어 펄스 STn이 입력되고, 제2더미 시프트 레지스터 SRD2의 리셋트 단자 RST4에는 제2제어 펄스 STr가 입력된다. 이들 단위 시프트 레지스터 SR1, 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2은, 각각의 리셋트 단자 RST1，RST2, RST3, SRT4에 신호가 입력되면, 리셋트 상태(노드 N1이 L레벨, 노드 N2가 H레벨인 상태)가 되도록 구성되어 있다(상세한 것은 후술한다).
이하의 설명에서는, 게이트선 구동회로(30)를 구성하는 각각의 양방향 시프트 레지스터의 각 단은, 실시예1의 양방향 단위 시프트 레지스터 SR(도7)의 구성을 갖고 있는 것으로 가정한다. 상기한 바와 같이 최전단의 단위 시프트 레지스터 SR1, 최후단의 단위 시프트 레지스터 SRn, 제1더미 시프트 레지스터 SRD1 및 제2더미 시프트 레지스터 SRD2은, 그 이외의 단과는 다른 구성을 가지고 있지만, 그것들도 각각 실시예1의 양방향 단위 시프트 레지스터 SR의 구성을 포함하고 있다.
도25는, 본 실시예의 게이트선 구동회로(30)에 있어서의 제1더미 시프트 레지스터 SRD1 및 단위 시프트 레지스터 SR1의 구체적인 회로도이며, 도26은, 단위 시프트 레지스터 SRn 및 제2더미 시프트 레지스터 SRD2의 구체적인 회로도이다.
우선, 도25의 단위 시프트 레지스터 SR1에 주목하면, 해당 단위 시프트 레지스터 SR1은, 트랜지스터 Q3에 병렬로 트랜지스터 Q3D가 접속되어 있는 것을 제외하고, 도7과 같은 구성을 가지고 있다. 해당 트랜지스터 Q3D의 게이트는, 상기한 리셋트 단자 RST1에 접속하고 있다.
마찬가지로, 제1더미 시프트 레지스터 SRD1은, 트랜지스터 Q4에 병렬로 트랜지스터 Q4D가 접속하고 있는 것을 제외하고, 도7과 같은 구성을 가지고 있다. 해당 트랜지스터 Q4D의 게이트는, 상기한 리셋트 단자 RST3에 접속하고 있다.
또한, 도26의 단위 시프트 레지스터 SRn에 주목하면, 해당 단위 시프트 레지스터 SRn은, 트랜지스터 Q4에 병렬로 트랜지스터 Q4D가 접속하고 있는 것을 제외하고, 도7과 같은 구성을 가지고 있다(즉, 제1더미 시프트 레지스터 SRD1과 같은 회로 구성이다). 해당 트랜지스터 Q4D의 게이트는, 상기한 리셋트 단자 RST2에 접속하고 있다.
마찬가지로, 제2더미 시프트 레지스터 SRD2은, 트랜지스터 Q3에 병렬로 트랜지스터 Q3D가 접속되어 있는 것을 제외하고, 도7과 같은 구성을 가지고 있다(즉, 단위 시프트 레지스터 SR1과 같은 회로 구성이다). 해당 트랜지스터 Q3dml 게이트는, 상기한 리셋트 단자 RST4에 접속하고 있다.
본 실시예에 관한 게이트선 구동회로(30)의 동작을 설명한다. 우선, 순방향 시프트를 행할 경우의 동작을 설명한다. 순방향 시프트의 경우, 전압 신호 발생기(32)가 공급하는 제1전압 신호 Vn은 H레벨, 제2전압 신호 Vr는 L레벨로 설정된 다. 즉 이 경우, 제1더미 시프트 레지스터 SRD1의 트랜지스터 Q4D 및 단위 시프트 레지스터 SRn의 트랜지스터 Q4D는, 각각의 노드 N1을 방전하도록 동작한다. 또한, 설명의 간단화를 위해, 단위 시프트 레지스터 SR1∼SRn은, 이미 리셋트 상태(노드 N1이 L레벨, 노드 N2가 H레벨의 상태)로 되어 있는 것으로 한다.
도27은 본 실시예에 관한 게이트선 구동회로(30)의 순방향 시프트시의 동작을 나타낸 타이밍도이다. 도27에 도시된 것과 같이, 순방향 시프트일 때에는, 소정의 타이밍으로 스타트 펄스로서의 제1제어 펄스 STn이, 최전단의 단위 시프트 레지스터 SR1의 제1입력 단자 IN1에 입력된다. 그것에 의해 단위 시프트 레지스터 SR1은, 세트 상태(노드 N1이 H레벨, 노드 N2가 L레벨인 상태)로 된다. 한편, 제2제어 펄스 STr는 활성화되지 않고 L레벨로 유지된다.
제1제어 펄스 STn(스타트 펄스)은, 제1더미 시프트 레지스터 SRD1의 리셋트 단자 RST3 및 제2더미 시프트 레지스터 SRD2의 제2입력 단자 IN2에도 입력된다. 그 때문에, 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q4D가 온되어 노드 N1이 L레벨이 되고, 해당 제1더미 시프트 레지스터 SRD1은 리셋트 상태가 된다. 따라서, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은 L레벨이 되고, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D는 오프가 된다.
또한, 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q4이 온되어 노드 N1이 L레벨이 되고, 해당 제2더미 시프트 레지스터 SRD2도 리셋트 상태가 된다. 따라서, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2은 L레벨이 되고, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D는 오프가 된다.
그 후에는, 실시예1과 같은 순방향 시프트의 동작에 의해, 클록 신호 CLK, /CLK에 동기하여, 도27에 도시된 것과 같이, 단위 시프트 레지스터 SR1∼SRn 및 제2더미 시프트 레지스터 SRD2에 순차 전달되어, 그들의 출력 신호 G1, G2, G3, …, Gn, D2이 순서대로 H레벨이 된다.
도27에서 알 수 있는 것과 같이, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2는, 최후단의 단위 시프트 레지스터 SRn이 출력 신호 Gn을 출력한 직후에 H레벨이 된다. 이 출력 신호 D2는, 단위 시프트 레지스터 SRn의 리셋트 단자 RST2에 입력되고, 그것의 트랜지스터 Q3D를 온으로 해서 해당 단위 시프트 레지스터 SRn을 리셋트 상태로 한다. 다시 말해, 출력 신호 D2는, 최후단의 단위 시프트 레지스터 SRn을 리셋트 상태로 하는 엔드 펄스로서 기능하고 있다. 또한, 제2더미 시프트 레지스터 SRD2는, 다음 프레임의 스타트 펄스로서의 제1제어 펄스 STn에 의해 리셋트 상태가 되기 때문에, 다음 프레임에 있어서도 동일하게 동작가능하다.
이와 같이, 본 실시예에 관한 게이트선 구동회로(30)의 순방향 시프트의 동작에는, 스타트 펄스(제1제어 펄스 STn)만이 필요하고, 엔드 펄스는 불필요하다.
다음에 역방향 시프트를 행할 경우의 동작을 설명한다. 역방향 시프트의 경우, 제1전압 신호 Vn은 L레벨, 제2전압 신호 Vr는 H레벨이다. 즉 이 경우에는, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D 및 제2더미 시프트 레지스터 SRD2의 트랜지스터 Q3D는, 각각의 노드 N1을 방전하도록 동작한다. 또한, 여기에서도, 단위 시프트 레지스터 SR1∼SRn은, 이미 리셋트 상태(노드 N1이 L레벨, 노드 N2이 H레벨의 상태)로 되어 있는 것으로 한다.
도28은, 본 실시예에 관한 게이트선 구동회로(30)의 역방향 시프트시의 동작을 나타낸 타이밍도이다. 도28에 도시된 것과 같이, 역방향 시프트일 때에는, 소정의 타이밍으로 스타트 펄스로서의 제2제어 펄스 STr가, 최후단의 단위 시프트 레지스터 SRn의 제2입력 단자 IN2에 입력된다. 그것에 의해 단위 시프트 레지스터 SRn은, 세트 상태(노드 N1이 H레벨, 노드 N2이 L레벨인 상태)가 된다. 한편, 제1제어 펄스 STn은 활성화되지 않고 L레벨로 유지된다.
제2제어 펄스 STr(스타트 펄스)은, 제1더미 시프트 레지스터 SRD1의 제1입력 단자 IN1 및 제2더미 시프트 레지스터 SRD2의 리셋트 단자 RST4에도 입력된다. 그 때문에 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q3이 온되어 노드 N1이 L레벨이 되고, 해당 제1더미 시프트 레지스터 SRD1은 리셋트 상태가 된다. 따라서, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은 L레벨이 되고, 단위 시프트 레지스터 SR1의 트랜지스터 Q3D는 오프가 된다.
또한, 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q3D가 온되어 노드 N1이 L레벨이 되고, 해당 제2더미 시프트 레지스터 SRD2도 리셋트 상태가 된다. 따라서, 제2더미 시프트 레지스터 SRD2의 출력 신호 D2은 L레벨이 되고, 단위 시프트 레지스터 SRn의 트랜지스터 Q4D는 오프가 된다.
그후에는, 실시예1과 같은 역방향 시프트의 동작에 의해, 클록 신호 CLK, /CLK에 동기하여, 도28에 도시된 것과 같이, 단위 시프트 레지스터 SRn∼SR1 및 제1더미 시프트 레지스터 SRD1에 순차 전달되어, 그들 출력 신호 Gn, Gn-1, G-2, …, Gl, D1이 순서대로 H레벨이 된다.
도28에서 알 수 있는 것과 같이, 제1더미 시프트 레지스터 SRD1의 출력 신호 D1은, 최전단의 단위 시프트 레지스터 SR1이 출력 신호 Gl을 출력한 직후에 H레벨이 된다. 이 출력 신호 D1은, 단위 시프트 레지스터 SR1의 리셋트 단자 RST1에 입력되고, 그 트랜지스터 Q3을 온으로 해서 해당 단위 시프트 레지스터 SR1을 리셋트 상태로 한다. 다시 말해, 출력 신호 D1은, 최전단의 단위 시프트 레지스터 SR1을 리셋트 상태로 하는 엔드 펄스로서 기능하고 있다. 또한, 제1더미 시프트 레지스터 SRD1은, 다음 프레임의 스타트 펄스로서의 제2제어 펄스 STr에 의해 리셋트 상태가 되기 때문에, 다음 프레임에 있어서도 동일하게 동작가능하다.
이와 같이, 본 실시예에 관한 게이트선 구동회로(30)의 역방향 시프트의 동작에도, 스타트 펄스(제2제어 펄스 STr)만이 필요하고, 엔드 펄스는 불필요하다.
이상과 같이 본 실시예에 의하면, 양방향 시프트 레지스터에 있어서, 엔드 펄스를 이용하는 일 없이, 스타트 펄스만으로 순방향 시프트 및 역방향 시프트의 동작을 행할 수 있다. 즉, 게이트선 구동회로(30)의 동작을 제어하는 구동제어장치는, 스타트 펄스의 출력 회로만을 가지고 있으면 충분하기 때문에, 비용 상승의 문제(상기한 제3의 문제점)를 해결할 수 있다.
또한, 위에서 서술한 것 같이, 본 실시예의 양방향 시프트 레지스터의 단위 시프트 레지스터 SR1, SRn, 제1 및 제2더미 시프트 레지스터 SRD1, SRD2에 설치되는 트랜지스터 Q3D 혹은 트랜지스터 Q4D는, 각각의 노드 N1을 방전하는 동작을 하고 있다. 각 단위 시프트 레지스터 SR의 노드 N1을 방전하는 경우에는, 그것을 충전하는 경우와 비교하여, 구동능력(전류를 흘려보내는 능력)을 크게 확보할 수 있 으면서도, 고속성이 요구되지 않는다. 그 때문에, 트랜지스터 Q3D, Q4D의 사이즈는, 트랜지스터 Q3, Q4에 비교해서 작아도 되며, 예를 들면, 1/10 정도라도 된다. 또한 트랜지스터 Q3D, Q4D의 사이즈가 클 경우에는 노드 N1의 기생 용량이 커지므로, 클록 신호 CLK 혹은 /CLK에 의한 노드 N1을 승압작용이 작아져 버린다. 그 때문에, 트랜지스터 Q1의 구동능력의 저하를 초래하기 때문에, 어느 정도 작은 쪽이 바람직하다.
이상의 설명에 있어서는, 양방향 시프트 레지스터의 각 단이, 실시예1의 단위 시프트 레지스터 SR의 구성을 가지는 것으로 했지만, 상기한 바와 같이, 본 실시예에 적용되는 양방향 단위 시프트 레지스터 SR는, 상기한 각 실시예의 양방향 단위 시프트 레지스터 SR의 어느 것이라도 좋고, 또한, 도3에 나타낸 종래의 것을 적용하는 것도 가능하다.
그러한 경우에 있어서도, 최전단의 단위 시프트 레지스터 SR1에 있어서, 트랜지스터 Q3에 병렬 접속하는 트랜지스터 Q3D를 설치하고, 최후단의 단위 시프트 레지스터 SRn에 있어서, 트랜지스터 Q4에 병렬 접속하는 트랜지스터 Q4D를 설치하고, 제1더미 시프트 레지스터 SRD1에 있어서, 트랜지스터 Q4에 병렬접속하는 트랜지스터 Q4D를 설치하고, 제2더미 시프트 레지스터 SRD2에 있어서, 트랜지스터 Q3에 병렬접속하는 트랜지스터 Q3D를 설치하면 된다.
단, 예를 들면, 실시예4(도11)나 실시예5(도13)와 같이, 트랜지스터 Q3가 트랜지스터 Q3A를 거쳐서 제1전압 신호 단자 T1에 접속하고, 트랜지스터 Q4이 트랜지스터 Q4A를 거쳐서 제2전압 신호 단자 T2에 접속하는 것과 같은 경우에는, 트랜지 스터 Q3A, Q4A에 대하여도 병렬로 트랜지스터를 추가할 필요가 있다.
도29 및 도30은, 본 실시예의 게이트선 구동회로(30)의 각 단에, 실시예4(도11)의 단위 시프트 레지스터 SR를 적용한 예를 나타낸다. 도29과 같이, 최전단의 단위 시프트 레지스터 SR1에 있어서는, 트랜지스터 Q3, Q3A에 각각 병렬로 트랜지스터 Q3D, Q3AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST1에 접속시킨다. 제1더미 시프트 레지스터 SRD1에 있어서는, 트랜지스터 Q4, Q4A에 각각 병렬로 트랜지스터 Q4D, Q4AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST3에 접속시킨다.
또한, 도30과 같이, 최후단의 단위 시프트 레지스터 SRn에 있어서는, 트랜지스터 Q4, Q4D에 병렬로 트랜지스터 Q4D, Q4AD를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST2에 접속시킨다. 제2더미 시프트 레지스터 SRD2에 있어서는, 트랜지스터 Q3, Q3A에 각각 병렬로 트랜지스터 Q3D, Q3A를 설치하고, 그 양자의 게이트를 모두 리셋트 단자 RST4에 접속시킨다. 이렇게 구성하면, 상기와 마찬가지로 스타트 펄스만으로, 순방향 시프트 및 역방향 시프트의 동작이 가능하다.
또한 이 경우도, 트랜지스터 Q3D, Q3AD, Q4D, Q4AD는, 각각 노드 N1의 레벨을 방전하는 동작을 하기 때문에, 그것들의 사이즈는, 트랜지스터 Q3, Q3A, Q4, Q4A와 비교해서 작아도 되며, 예를 들면, 1/10 정도라도 된다. 또한, 트랜지스터 Q3D, Q3AD, Q4D, Q4AD의 사이즈가 클 경우에는 노드 N1의 기생 용량이 커지므로, 클록 신호 CLK 혹은 /CLK에 의한 노드 N1을 승압작용이 작아져, 트랜지스터 Q1의 구동능력의 저하를 초래하여 버린다. 그 때문에, 어느 정도 작은 쪽이 바람직하다.
본 발명의 제1의 국면에 의하면, 제1트랜지스터가 오프, 제2트랜지스터가 온이 되는 사이에, 트랜지스터 Q5가 온되어 제1노드를 방전하기 때문에, 제3 및 제4트랜지스터에 리크 전류가 생겨도 제1노드는 L레벨로 유지되어, 해당 리크 전류에 의한 오동작이 방지된다.
본 발명의 적2의 국면에 의하면, 제2노드의 충방전을 고속으로 행할 수 있다. 특히, 제2노드를 고속으로 충전할 수 있기 때문에, 표시장치의 게이트선 구동회로에 적용했을 경우에, 제2트랜지스터를 고속으로 또한, 충분히 온으로 할 수 있어, 게이트선을 거쳐서 출력 단자에 가해지는 노이즈의 영향을 억제할 수 있다.
본 발명의 제3의 국면에 의하면, 출력 단자가 활성화되었을 때에 제3, 제4노드가 충전된다. 출력 단자가 활성화될 때에는, 제1트랜지스터의 기생 용량을 거치는 결합에 의해 제1노드가 승압되지만, 제3, 제4노드가 충전되어 있기 때문에, 제3, 제4트랜지스터의 리크 전류의 발생은 억제된다. 따라서, 해당 리크 전류에 의해 제1노드의 전위가 저하하는 것이 방지되어, 그것에 의한 제1트랜지스터의 구동능력의 저하의 문제가 해결된다.
본 발명의 제 4 국면에 의하면, 전단으로부터 후단을 향해서 신호를 시프트하는 순방향 시프트일 때에는, 제2 더미단의 출력 신호에 의해 최후단이 비활성으로 되고, 후단으로부터 전단을 향해서 신호를 시프트하는 역방향 시프트일 때에는, 제1더미단의 출력 신호에 의해 최전단이 비활성으로 된다. 즉 제2더미단의 출력 신호는 순방향 시프트일 때의 엔드 펄스로서 기능하고, 제1더미단의 출력 단자는 역 방향 시프트일 때의 엔드 펄스로서 기능한다. 따라서, 해당 시프트 레지스터 회로의 구동에는, 외부에서 엔드 펄스를 입력할 필요가 없다. 즉 엔드 펄스의 생성 회로를 가지지 않는 구동제어장치를 사용하여, 양방향 시프트의 동작을 행할 수 있어, 비용의 삭감을 꾀할 수 있다.

Claims (27)

  1. 제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와,
    상기 제2트랜지스터의 제어 전극이 접속하는 제2노드에 접속된 제어 전극을 가지고, 상기 제1노드를 방전하는 제5트랜지스터를 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제2전압 신호를 상기 제2노드에 공급하는 제6트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제1전압 신호를 상기 제2노드에 공급하는 제7 트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  3. 제 1항에 있어서,
    상기 제3트랜지스터는,
    해당 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제8트랜지스터를 거쳐서 상기 제1전압 신호 단자에 접속되고,
    상기 제4트랜지스터는,
    해당 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제9트랜지스터를 거쳐서 상기 제2전압 신호 단자에 접속되며,
    해당 시프트 레지스터 회로는,
    상기 출력 단자가 활성화될 때에, 상기 제3트랜지스터와 상기 제8트랜지스터의 접속 노드인 제3노드와 상기 제4트랜지스터와 상기 제9트랜지스터의 접속 노드인 제4노드를 충전하는 충전 회로를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 3항에 있어서,
    상기 충전 회로는,
    상기 출력 단자와 상기 제3노드 사이에 접속되어, 상기 출력 단자로부터 상기 제3 노드에의 방향을 순방향으로 하는 일 방향성의 제1스위칭소자와,
    상기 출력 단자와 상기 제4노드 사이에 접속되어, 상기 출력 단자로부터 상기 제4노드에의 방향을 순방향으로 하는 일 방향성의 제2스위칭소자를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 3항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제4노드를 방전하는 제10트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제3노드를 방전하는 제11트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  6. 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그 각 단은, 제 1항 내지 제 5항 중 어느 한 항에 기재된 시프트 레지스터 회로이고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그 각 단은, 제 1항 내지 제 5항 중 어느 한 항에 기재된 시프트 레지스터 회로이며,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되며,
    상기 최전단은,
    상기 제1더미단의 출력 신호에 의거하여 해당 최전단의 상기 제1노드를 방전하는 제12트랜지스터를 더 구비하고,
    상기 최후단은,
    상기 제2더미단의 출력 신호에 의거하여 해당 최후단의 상기 제1노드를 방전하는 제13트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 7항에 있어서,
    상기 제1더미단은,
    상기 제1입력 단자에 상기 제2제어 펄스가 입력되고,
    상기 제1제어펄스에 의거하여 해당 제1더미단의 상기 제1노드를 방전하는 제14트랜지스터를 더 구비하고,
    상기 제2더미단은,
    상기 제2입력 단자에 상기 제1제어 펄스가 입력되고,
    상기 제2제어 펄스에 의거하여 해당 제2더미단의 상기 제1노드를 방전하는 제15트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  9. 복수단으로 이루어지는 시프트 레지스터 회로를 게이트선 구동회로로서 구비하는 화상표시장치로서,
    그것의 각 단은,
    제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와,
    상기 제2트랜지스터의 제어 전극이 접속하는 제2노드에 접속된 제어 전극을 가지고, 상기 제1노드를 방전하는 제5트랜지스터를 구비하고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 화상표시장치.
  10. 제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와,
    상기 제1입력 신호에 의거하여 상기 제2전압 신호를 상기 제2트랜지스터의 제어 전극이 접속하는 제2노드에 공급하는 제5트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제1전압 신호를 상기 제2노드에 공급하는 제6트랜지스터를 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 10항에 있어서,
    상기 제3트랜지스터는,
    해당 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제7트랜지스터를 거쳐서 상기 제1전압 신호 단자에 접속되고,
    상기 제4트랜지스터는,
    해당 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제8트랜지스터를 거쳐서 상기 제2전압 신호 단자에 접속되며,
    해당 시프트 레지스터 회로는,
    상기 출력 단자가 활성화될 때에, 상기 제3트랜지스터와 상기 제7트랜지스터의 접속 노드인 제3노드와 상기 제4트랜지스터와 상기 제8트랜지스터의 접속 노드인 제4노드를 충전하는 충전 회로를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 11항에 있어서,
    상기 충전 회로는,
    상기 출력 단자와 상기 제3노드와의 사이에 접속되어, 상기 출력 단자로부터 상기 제3노드에의 방향을 순방향으로 하는 일 방향성의 제1스위칭소자와,
    상기 출력 단자와 상기 제4노드와의 사이에 접속되어, 상기 출력 단자로부터 상기 제4노드로의 방향을 순방향으로 하는 일 방향성의 제2스위칭소자를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 11항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제4노드를 방전하는 제 9 트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제3노드를 방전하는 제1트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  14. 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그것의 각 단은, 제 10항 내지 제 13항 중 어느 한 항에 기재된 시프트 레지스터 회로이며,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그것의 각 단은, 제 10항 내지 제 13항 중 어느 한 항에 기재된 시프트 레지스터 회로이며,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되며,
    상기 최전단은,
    상기 제1더미단의 출력 신호에 의거하여 해당 최전단의 상기 제1노드를 방전하는 제11트랜지스터를 더 구비하고,
    상기 최후단은,
    상기 제2더미단의 출력 신호에 의거하여 해당 최후단의 상기 제1노드를 방전하는 제12트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  16. 제 15항에 있어서,
    상기 제1더미단은,
    상기 제1입력 단자에 상기 제2제어 펄스가 입력되고,
    상기 제1제어 펄스에 의거하여 해당 제1더미단의 상기 제1노드를 방전하는 제13트랜지스터를 더 구비하고,
    상기 제2더미단은,
    상기 제2입력 단자에 상기 제1제어 펄스가 입력되고,
    상기 제2제어 펄스에 의거하여 해당 제2더미단의 상기 제1노드를 방전하는 제14트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  17. 복수단으로 이루어지는 시프트 레지스터 회로를 게이트선 구동회로로서 구비하는 화상표시장치로서,
    그것의 각 단은,
    제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터와,
    상기 제1입력 신호에 의거하여 상기 제2전압 신호를 상기 제2트랜지스터의 제어전극이 접속하는 제2노드에 공급하는 제5트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제1전압 신호를 상기 제2노드에 공급하는 제6트랜지스터를 구비하고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 화상표시장치.
  18. 제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비한 시프트 레지스터 회로로서,
    상기 제3트랜지스터는,
    해당 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제5트랜지스터를 거쳐서 상기 제1전압 신호 단자에 접속되고,
    상기 제4트랜지스터는,
    해당 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제6트랜지스터를 거쳐서 상기 제2전압 신호 단자에 접속되고,
    해당 시프트 레지스터 회로는,
    상기 출력 단자가 활성화될 때에, 상기 제3트랜지스터와 상기 제5트랜지스터의 접속 노드인 제3노드와 상기 제4트랜지스터와 상기 제6트랜지스터의 접속 노드인 제4노드를 충전하는 충전 회로를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  19. 제 18항에 있어서,
    상기 충전 회로는,
    상기 출력 단자와 상기 제3노드와의 사이에 접속되어, 상기 출력 단자로부터 상기 제3노드에의 방향을 순방향으로 하는 일 방향성의 제1스위칭소자와,
    상기 출력 단자와 상기 제4노드와의 사이에 접속되어, 상기 출력 단자로부터 상기 제4노드에의 방향을 순방향으로 하는 일 방향성의 제2스위칭소자를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  20. 제 18항에 있어서,
    상기 제1입력 신호에 의거하여 상기 제4노드를 방전하는 제7트랜지스터와,
    상기 제2입력 신호에 의거하여 상기 제3노드를 방전하는 제8트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  21. 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그것의 각 단은, 제 18항 내지 제 20항 중 어느 한 항에 기재된 시프트 레지스터 회로에 의해 구성되고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전 단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 시프트 레지스터 회로.
  22. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그것의 각 단은, 제 18항 내지 제 20항 중 어느 한 항에 기재된 시프트 레지스터 회로에 의해 구성되고,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되며,
    상기 최전단은,
    상기 제1더미단의 출력 신호에 의거하여 해당 최전단의 상기 제1노드를 방전하는 제9트랜지스터를 더 구비하고,
    상기 최후단은,
    상기 제2더미단의 출력 신호에 의거하여 해당 최후단의 상기 제1노드를 방전하는 제10트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  23. 제 22항에 있어서,
    상기 제1더미단은,
    상기 제1입력 단자에 상기 제2제어 펄스가 입력되고,
    상기 제1제어 펄스에 의거하여 해당 제1더미단의 상기 제1노드를 방전하는 제11트랜지스터를 더 구비하고,
    상기 제2더미단은,
    상기 제2입력 단자에 상기 제1제어 펄스가 입력되어, 상기 제2제어 펄스에 의거하여 해당 제2더미단의 상기 제1노드를 방전하는 제12트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  24. 복수단으로 이루어지는 시프트 레지스터 회로를 게이트선 구동회로로서 구비하는 화상표시장치로서,
    그것의 각 단은, 제1 및 제2입력 단자, 출력 단자와 클록 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    상기 제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    상기 제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제3트랜지스터는,
    해당 제3트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제5트랜지스터를 거쳐서 상기 제1전압 신호 단자에 접속되고,
    상기 제4트랜지스터는,
    해당 제4트랜지스터의 제어 전극에 접속된 제어 전극을 가지는 제6트랜지스터를 거쳐서 상기 제2전압 신호 단자에 접속되고,
    해당 시프트 레지스터 회로는,
    상기 출력 단자가 활성화될 때에, 상기 제3트랜지스터와 상기 제5트랜지스터의 접속 노드인 제3노드와 상기 제4트랜지스터와 상기 제6트랜지스터의 접속 노드인 제4노드를 충전하는 충전 회로를 더 구비하고,
    최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되는 것을 특징으로 하는 화상표시장치.
  25. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로로서,
    그것의 각 단은,
    클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비하고,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되며,
    상기 최전단은,
    상기 제1더미단의 출력 신호에 의거하여 해당 최전단의 상기 제1노드를 방전하는 제5트랜지스터를 더 구비하고,
    상기 최후단은,
    상기 제2더미단의 출력 신호에 의거하여 해당 최후단의 상기 제1노드를 방전하는 제6트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  26. 제 25항에 있어서,
    상기 제1더미단은,
    상기 제1입력 단자에 상기 제2제어 펄스가 입력되고,
    상기 제1제어 펄스에 의거하여 해당 제1더미단의 상기 제1노드를 방전하는 제7트랜지스터를 더 구비하고,
    상기 제2더미단은,
    상기 제2입력 단자에 상기 제1제어 펄스가 입력되고,
    상기 제2제어 펄스에 의거하여 해당 제2더미단의 상기 제1노드를 방전하는 제8트랜지스터를 더 구비한 것을 특징으로 하는 시프트 레지스터 회로.
  27. 선두의 제1더미단 및 최후미의 제2더미단을 포함하는 복수단으로 이루어지는 시프트 레지스터 회로를 게이트선 구동회로로서 구비하는 화상표시장치로서,
    그것의 각 단은,
    클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    서로 상보적인 제1 및 제2전압 신호가 각각 입력되는 제1 및 제2전압 신호 단자와,
    제1입력 단자에 입력되는 제1입력 신호에 의거하여 상기 제1전압 신호를 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 공급하는 제3트랜지스터와,
    제2입력 단자에 입력되는 제2입력 신호에 의거하여 상기 제2전압 신호를 상기 제1노드에 공급하는 제4트랜지스터를 구비하고,
    상기 제1더미단을 제외하고 최전단의 상기 제1입력 단자에는 소정의 제1제어 펄스가 입력되고, 그것보다도 후단의 상기 제1입력 단자에는 자기의 전단의 출력 신호가 입력되며,
    상기 제2더미단을 제외하고 최후단의 상기 제2입력 단자에는 소정의 제2제어 펄스가 입력되고, 그것보다도 전단의 상기 제2입력 단자에는 자기의 다음 단의 출력 신호가 입력되며,
    상기 최전단은,
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