JP2008287753A

JP2008287753A - シフトレジスタ回路およびそれを備える画像表示装置

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Publication number: JP2008287753A
Application number: JP2007129052A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-05-15
Filing date: 2007-05-15
Publication date: 2008-11-27

Abstract

【課題】動作タイミングを規定するクロック信号が高周波数になった場合でも、その駆動能力の低下を抑制可能な双方向シフトレジスタを提供する。
【解決手段】単位シフトレジスタは、クロック信号ＣＬＫ１を出力端子ＯＵＴに供給するトランジスタＱ１と、そのゲートに第１及び第２電圧信号Ｖｎ，Ｖｒをそれぞれ供給するトランジスタＱ３，Ｑ４とを備える。トランジスタＱ８は第１入力端子ＩＮ１の信号に応じて第１電圧信号ＶｎをトランジスタＱ３のゲートに供給し、当該ゲートは容量素子Ｃ２を介して第２入力端子ＩＮ２と結合される。トランジスタＱ１０は第３入力端子ＩＮ３の信号に応じて第２電圧信号ＶｒをトランジスタＱ４のゲートに供給し、当該ゲートは容量素子Ｃ３を介して第４入力端子ＩＮ４と結合される。トランジスタＱ３，Ｑ４のゲートは出力端子ＯＵＴの信号に応じてトランジスタＱ９，Ｑ１１により放電される。
【選択図】図３

Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。

液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。

例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。

このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタ（以下「双方向シフトレジスタ」と称す）が提案されている。

例えば、下記の特許文献１の図１３に、双方向シフトレジスタに用いられる単位シフトレジスタ（以下、「単位シフトレジスタ」と称することもある）であって、Ｎチャネル型の電界効果トランジスタのみにより構成されたものが開示されている（以下の括弧内の参照符号は特許文献１の図１３のものに対応している）。

同図１３において、一つの単位シフトレジスタ（ＲＳ（ｋ））に着目する。当該単位シフトレジスタは、出力信号（ＯＵＴｋ）の出力端子にクロック信号（ＣＫ１又はＣＫ２）を供給する第１トランジスタ（２）と、当該出力端子に基準電圧（ＶＳＳ）を供給して当該出力端子を放電する第２トランジスタ（３）とを備えている。

第１トランジスタは、下記の第３および第４トランジスタ（１，６）により駆動される。第１トランジスタのゲートノード（Ａ２）を「第１ノード」と定義すると、第３トランジスタ（１）は、その前段（ＲＳ（ｋ−１））の出力信号（ＯＵＴｋ−１）に基づいて、所定の第１電圧信号（Ｖ１）を第１ノードへ供給するものである。第４トランジスタは、その後段（ＲＳ（ｋ＋１））の出力信号（ＯＵＴｋ＋１）に基づいて、所定の第２電圧信号（Ｖ２）を第１ノードへ供給するものである。この第１および第２電圧信号は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき、他方がＬ（Low）レベルになる、互いに相補な信号である。

一方、第２トランジスタは、第１ノードを入力端とするインバータ（４，５）により駆動される。即ち、第２トランジスタのゲートは当該インバータの出力端（「第２ノード」と定義する）に接続される。

当該単位シフトレジスタが出力信号を出力する期間（選択期間）には、第３および第４トランジスタが第１ノードをＨレベルにして、第１トランジスタをオンにする。第１ノードがＨレベルになるとインバータが第２ノードをＬレベルにするので、第２トランジスタはオフになる。そして、この状態で当該単位シフトレジスタにクロック信号が入力されることによって、当該クロック信号が第１トランジスタを通して出力端子へ伝達され、その結果、出力信号が出力される。

一方、出力信号を出力しない期間（非選択期間）は、第３および第４トランジスタが第１ノードをＬレベルにして、第１トランジスタをオフにする。その間、インバータは第２ノードをＨレベルにするので、第２トランジスタはオンにされ、出力端子（出力信号）はＬレベルにされる。

例えば第１電圧信号（Ｖ１）がＨレベル、第２電圧信号（Ｖ２）がＬレベルの場合、各単位シフトレジスタにおいては、自己の前段の出力信号が活性化したときに、第１ノードがＨレベル、第２ノードがＬレベルになって、第１トランジスタ（２）がオン、第２トランジスタ（３）がオフの状態になる。よって、その次にクロック信号が入力されるタイミングで当該シフトレジスタ回路から出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、各単位シフトレジスタは自己の前段の出力信号を時間的にシフトし、それを自己の出力信号として次段へと出力するように動作する（以下、この動作を「順方向シフト」と称す）。

逆に、第１電圧信号（Ｖ１）がＬレベル、第２電圧信号（Ｖ２）がＨレベルの場合、各単位シフトレジスタにおいては、自己の次段の出力信号が活性化したときに、第１ノードがＨレベル、第２ノードがＬレベルになって、第１トランジスタ（２）がオン、第２トランジスタ（３）がオフの状態になる。よってその次にクロック信号が入力されるタイミングで、当該単位シフトレジスタから出力信号が出力される。つまり、第１電圧信号がＬレベル、第２電圧信号がＨレベルである場合には、各単位シフトレジスタは自己の次段の出力信号を時間的にシフトし、それを自己の出力信号として前段へと出力するように動作する（以下、この動作を「逆方向シフト」と称す）。

このように、従来の双方向単位シフトレジスタ（特許文献１の図１３）は、第１トランジスタ（２）のゲートに供給する第１電圧信号（Ｖ１）および第２電圧信号（Ｖ２）のレベルを切り替えることによって、信号のシフト方向が切り替わるようになっている。

特開２００１−３５０４３８号公報

上記のよう従来の双方向単位シフトレジスタ（特許文献１の図１３）は、出力端子にクロック信号を供給する第１トランジスタと、出力端子を放電する第２トランジスタとを備えている。その出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック信号が第１トランジスタを通して出力端子に伝達されることによって生成される。

特に、ゲート線駆動回路は、その出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、それを構成する個々の単位シフトレジスタにおいて、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。そのため、第１トランジスタがオンになる間は、そのゲート・ソース間電圧が高い状態で維持されることが望ましい。

例えば順方向シフト時に第１トランジスタのゲート（第１ノード）を充電する第３トランジスタは、第１電圧信号（Ｖ１）が供給される端子と第１ノードとの間に接続し、そのゲートが前段の出力端子に接続される。つまり第３トランジスタは、前段の出力信号が活性化されたときにオンし、第１電圧信号を第１ノードに供給することで、当該第１ノードを充電（プリチャージ）する。

第１ノードがプリチャージされ、第１トランジスタにチャネルが形成されたとき、そのゲート・チャネル間に大きなチャネル容量（ＭＯＳ容量）が生まれる。よってその次のクロック信号に応じて出力端子がＨレベルになるときには、そのチャネル容量を介した結合によって第１ノードが昇圧され、第１トランジスタのゲート・ソース間電圧は高く維持される。その結果、第１トランジスタは高い駆動能力を有することになる。

ただし、第１トランジスタのゲート（第１ノード）が昇圧されている間は、そのソース（出力端子）の電位もほぼ同じだけ上昇しているので、第１ノードの昇圧の前後で第１トランジスタのゲート・ソース間の電圧がさらに増大するわけではなく、ほぼ同じに保たれるに過ぎない。つまり、単位シフトレジスタにおける第１トランジスタの駆動能力は、上記プリチャージの際に与えられるゲート・ソース間電圧により決定される。つまり、第１トランジスタの駆動能力を高くするためには、プリチャージの段階で第１ノードを十分高いレベルに充電することが必要である。

第１電圧信号（Ｖ１）のＨレベルをＶＤＤ、それを第１ノードを伝達する第３トランジスタのしきい値電圧をＶｔｈとすると、順方向シフト時のプリチャージによって、第１ノードの電位は理論的にはＶＤＤ−Ｖｔｈになるはずである。しかし、クロック信号の周波数が高く前段の出力信号のパルス幅が狭い場合には、プリチャージできる期間が短くなり、第１ノードを最大のプリチャージレベル（ＶＤＤ−Ｖｔｈ）にまで到達させることが困難になる。

その原因としては、第１ノードのプリチャージを行う第３トランジスタ（逆方向シフトの場合はトランジスタＱ４）が、ソースフォロワモードで動作することが挙げられる。つまり第３トランジスタは、第１ノードの充電が進むほど、そのゲート・ソース間電圧が小さくなりその駆動能力が小さくなる。そのため第１ノードのレベル上昇速度は、その充電が進むにつれて低下する。

このように従来の双方向単位シフトレジスタでは、ソースフォロワモードで動作する第３または第４トランジスタによって第１トランジスタのゲート（第１ノード）のプリチャージが実行されていたため、第１ノードを最大のプリチャージレベルまで充電するのに、比較的長い時間を要していた。そのためクロック信号の周波数が高くなると、第１ノードを充分にプリチャージすることができなくなり、第１トランジスタの駆動能力の低下を招いていた。

特にゲート線駆動回路では、単位シフトレジスタの出力信号でゲート線を高速に充電する必要があり、第１トランジスタに高い駆動能力が必要とされるため問題となる。つまり、クロック信号の周波数を上げてゲート線駆動回路の動作の高速化を図ることが困難であるために、表示装置の高解像度化の妨げになるという問題が生じる。

本発明は以上のような課題を解決するために成されたものであり、クロック信号の周波数が高くなった場合における駆動能力の低下を抑制可能な双方向シフトレジスタを提供することを目的としている。

本発明に係るシフトレジスタ回路は、第１乃至第４入力端子、出力端子およびクロック端子と、互いに相補な第１および第２電圧信号がそれぞれ入力される第１および第２電圧信号端子と、前記クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、前記第２電圧信号を前記第１ノードに供給する第３トランジスタと、前記第１入力端子に接続した制御電極を有し、前記第１電圧信号を前記第２トランジスタの制御電極が接続する第２ノードに供給する第４トランジスタと、前記第２入力端子と前記第２ノードとの間に接続する第１容量素子と、前記第３入力端子に接続した制御電極を有し、前記第２電圧信号を前記第３トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、前記第４入力端子と前記第３ノードとの間に接続する第２容量素子と、前記出力端子または前記第４入力端子に接続した制御電極を有し、前記第２ノードを放電する第６トランジスタと、前記出力端子または前記第２入力端子に接続した制御電極を有し、前記第３ノードを放電する第７トランジスタとを備えるものである。

本発明によれば、第１電圧信号が活性化されているときには、第１入力端子に信号を入力して第２ノードを充電し、その後第２入力端子に信号を入力して当該第２ノードを昇圧することができる。それにより第２トランジスタのゲート・ソース間電圧を大きくでき、第２トランジスタを非飽和状態で動作させての第１ノードの充電が可能になる。また第２電圧信号が活性化されているときには、第３入力端子に信号を入力して第３ノードを充電し、その後第４入力端子に信号を入力して当該第３ノードを昇圧することができる。それにより第３トランジスタのゲート・ソース間電圧を大きくでき、第３トランジスタを非飽和状態で動作させての第１ノードの充電が可能になる。

その結果、従来よりも第１トランジスタのゲート・ソース間電圧を高速に、且つより大きくすることができるようになる。従って、動作の高速化のために第１クロック信号の周波数を高くした場合でも、第１トランジスタの駆動能力すなわちシフトレジスタ回路の駆動能力を高く保つことができ、動作の高速化に寄与できる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ₁，ＤＬ₂・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄，・・・，ＳＲ_nから成っている（以下、縦続接続するシフトレジスタＳＲ₁，ＳＲ₂，・・・，ＳＲ_nを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ライン即ち１つのゲート線ＧＬ毎に１つずつ設けられる。

図２に示すクロック発生器３１は、互いに位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。本実施の形態では、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が活性化する順番（位相の関係）は、スイッチやプログラムあるいは配線の接続変更により、信号のシフト方向に応じて変更することができるようになっている。即ち、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，・・・の順にＨレベルになる。

クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が活性化する順番の、配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またスイッチやプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。

また、図２に示す電圧信号発生器３２は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。電圧信号発生器３２は、前段から後段への向き（単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃・・・の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲ_n，ＳＲ_n-1，ＳＲ_n-2・・・の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベル、第１電圧信号ＶｎをＬレベルにする。

それぞれの単位シフトレジスタＳＲは、第１〜第４入力端子ＩＮ１〜ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ１〜ＣＬＫ３うちの所定の一つが供給される。具体的には、クロック信号ＣＬＫ１は［３ｍ−２］（ｍは自然数、以下同じ）段目の単位シフトレジスタＳＲ₁，ＳＲ₄，ＳＲ₇・・・に供給され、クロック信号ＣＬＫ２は［３ｍ−１］段目の単位シフトレジスタＳＲ₂，ＳＲ₅，ＳＲ₈・・・に供給され、クロック信号ＣＬＫ３は［３ｍ］段目の単位シフトレジスタＳＲ₃，ＳＲ₆，ＳＲ₉・・・に供給される。

上記のようにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が活性化する順番は、信号のシフト方向に応じて変更されるので、シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃・・・のクロック端子ＣＫは、順方向シフト時にはその順番で活性化され、逆方向シフト時にはその逆の順番になる。

単位シフトレジスタＳＲの出力端子ＯＵＴは、それぞれ対応するゲート線ＧＬに接続される。つまり、出力端子ＯＵＴに出力される出力信号Ｇは、ゲート線ＧＬを活性化するための水平（垂直）走査パルスとなる。

最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２制御パルスＳＴｎ１，ＳＴｎ２が入力信号として入力される。

また第２段目のシフトレジスタＳＲ₂においては、第１入力端子ＩＮ１に上記第２制御パルスＳＴｎ２が入力され、第２入力端子ＩＮ２は第１段目の単位シフトレジスタＳＲ₁の出力端子ＯＵＴに接続される。第３段目以降においては、第１入力端子ＩＮ１はその前段の出力端子ＯＵＴに接続し、第２入力端子ＩＮ２はその２段前（前々段）の出力端子ＯＵＴに接続する。

また、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nの第３および第４入力端子ＩＮ３，１Ｎ４には、それぞれ第３および第４制御パルスＳＴｒ１、ＳＴｒ２が入力される。

また第ｎ−１段目のシフトレジスタＳＲ_n-1においては、第３入力端子ＩＮ３に上記第４制御パルスＳＴｒ２が入力され、第４入力端子ＩＮ４は第ｎ段目の単位シフトレジスタＳＲ_nの出力端子ＯＵＴに接続する。第ｎ−２段目以前の単位シフトレジスタＳＲにおいては、第４入力端子ＩＮ４はその後段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続し、第３入力端子ＩＮ３はその２段後（後々段）の単位シフトレジスタＳＲの出力端子ＯＵＴに接続する。

ここで、上記の第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２について説明する。第１および第２制御パルスＳＴｎ１，ＳＴｎ２は共に、双方向シフトレジスタが順方向シフトを行う場合にそのシフト動作を開始させるスタートパルスとなり、逆方向シフトの場合にはそのシフト動作を終了させるエンドパルスとなる信号である。

順方向シフトの場合は、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がスタートパルスとして機能し、第３および第４制御パルスＳＴｒ１，ＳＴｒ２がエンドパルスとして機能する。第１および第２制御パルスＳＴｎ１，ＳＴｎ２は、スタートパルスとして機能するとき、互いに位相（活性化するタイミング）がずらされる。即ち、第１制御パルスＳＴｎ１は第２制御パルスＳＴｎ２よりも先にＨレベルになり、第２制御パルスＳＴｎ２はその後第１制御パルスＳＴｎ１がＬレベルに戻った後にＨレベルになるよう制御される。また後の説明で明らかになるが、本実施の形態では、順方向シフトの動作においては、エンドパルスとしては第３制御パルスＳＴｒ１は活性化される必要はなく、少なくとも第４制御パルスＳＴｒ２が活性化されればよい。

一方、逆方向シフトの場合は、第３および第４制御パルスＳＴｒ１，ＳＴｒ２がスタートパルスとして機能し、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がエンドパルスとして機能する。第３および第４制御パルスＳＴｒ１，ＳＴｒ２もまた、スタートパルスとして機能するときには、互いに位相がずらされる。即ち、第３制御パルスＳＴｒ１は第４制御パルスＳＴｒ２よりも先にＨレベルになり、第４制御パルスＳＴｒ２はその後第３制御パルスＳＴｒ１がＬレベルに戻った後にＨレベルになるよう制御される。また後の説明で明らかになるが、逆方向シフトの動作においては、エンドパルスとしては第１制御パルスＳＴｎ１は活性化される必要はなく、少なくとも第２制御パルスＳＴｎ２が活性化されればよい。

本実施の形態のように双方向シフトレジスタが画像表示装置のゲート線駆動回路３０を構成している場合、スタートパルスは、画像信号の各フレーム期間の先頭に対応するタイミングで活性化される。そしてエンドパルスは、各フレーム期間の末尾に対応するタイミングで活性化される。

本実施の形態のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、順方向シフトの場合には前段から入力される入力信号（前段の出力信号Ｇ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、後段から入力される入力信号（後段の出力信号Ｇ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲのそれぞれは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図３は、本実施の形態に係る双方向単位シフトレジスタＳＲの回路図である。なお、ゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成ついてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、ここでは全てＮ型ＴＦＴであるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。ただし、単位シフトレジスタＳＲはＰ型トランジスタで構成することも可能であり、Ｐ型トランジスタの場合はゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。

本実施の形態の単位シフトレジスタＳＲは、図２に示した第１〜第４の入力端子ＩＮ１〜ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、および第１および第２電圧端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１および高電位側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２を有している。

以下の説明では、回路の基準電位となる低電位側電源電位ＶＳＳを０Ｖとして説明するが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定される。例えば、高電位側電源電位ＶＤＤ１は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ちトランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するトランジスタ（第１トランジスタ）であり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給することで、当該出力端子ＯＵＴを放電するトランジスタ（第８トランジスタ）である。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。またトランジスタＱ２のゲートは、後述する「ノードＮ２」に接続される。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。

ノードＮ１と第１電圧信号端子Ｔ１との間に接続したトランジスタＱ３は、第１電圧信号端子Ｔ１に入力される第１電圧信号ＶｎをノードＮ１に供給するためのトランジスタ（第２トランジスタ）である。このトランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。

第１電圧信号端子Ｔ１とノードＮ３との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ８が接続している。当該トランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、第１電圧信号ＶｎをノードＮ３に供給するトランジスタ（第４トランジスタ）である。ノードＮ３と第２入力端子ＩＮ２との間には、容量素子Ｃ２が接続する。この容量素子Ｃ２は、第２入力端子ＩＮ２とノードＮ３との間の結合容量として機能すると共に、当該ノードＮ３のレベルを安定化させるための安定化容量としても機能する。

ノードＮ３と第１電源端子Ｓ１との間に接続したトランジスタＱ９はノードＮ３を放電するトランジスタ（第６トランジスタ）である。当該トランジスタＱ９のゲートは、自己の出力端子ＯＵＴ、または第４入力端子ＩＮ４（次段の出力端子ＯＵＴ）に接続される。

上記のトランジスタＱ３，Ｑ８，Ｑ９および容量素子Ｃ２から成る回路は、当該単位シフトレジスタＳＲが順方向シフトの動作を行う際、選択期間に出力端子ＯＵＴをプルアップするトランジスタＱ１を駆動する「順方向プルアップ回路」として機能する。

一方、ノードＮ１と第２電圧信号端子Ｔ２との間に接続したトランジスタＱ４は、第２電圧信号端子Ｔ２に入力される第２電圧信号ＶｒをノードＮ１に供給するためのトランジスタ（第３トランジスタ）である。このトランジスタＱ４のゲートが接続するノードを「ノードＮ４」と定義する。

第２電圧信号端子Ｔ２とノードＮ４との間には、ゲートが第３入力端子ＩＮ３に接続したトランジスタＱ１０が接続している。当該トランジスタＱ１０は、第３入力端子ＩＮ３に入力される信号に基づいて、第２電圧信号ＶｒをノードＮ４に供給するトランジスタ（第５トランジスタ）である。ノードＮ４と第４入力端子ＩＮ４との間には、容量素子Ｃ３が接続する。この容量素子Ｃ３は、第４入力端子ＩＮ４とノードＮ４との間の結合容量として機能すると共に、当該ノードＮ４のレベルを安定化させるための安定化容量としても機能する。

ノードＮ４と第１電源端子Ｓ１との間に接続したトランジスタＱ１１はノードＮ４を放電するトランジスタ（第７トランジスタ）である。当該トランジスタＱ１１のゲートは、自己の出力端子ＯＵＴ、または第２入力端子ＩＮ２（前段の出力端子ＯＵＴ）に接続される。

上記のトランジスタＱ４，Ｑ１０，Ｑ１１および容量素子Ｃ３から成る回路は、当該単位シフトレジスタＳＲが逆方向シフトの動作を行う際、選択期間に出力端子ＯＵＴをプルアップするトランジスタＱ１を駆動する「逆方向プルアップ回路」として機能する。

第２電源端子Ｓ２と第１電源端子Ｓ１との間に直列に接続したトランジスタＱ６，Ｑ７は、ノードＮ１を入力端とするインバータを構成している。トランジスタＱ６，Ｑ７の間の接続ノードは当該インバータの出力端となり、ここではそれを「ノードＮ２」と定義する。

トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートはドレインと同じく第２電源端子Ｓ２に接続される（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続される。トランジスタＱ７のゲートはインバータの入力端となり、ノードＮ１に接続される。

トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ちトランジスタＱ７のオン抵抗は、トランジスタＱ６のオン抵抗よりも充分小さい。よってインバータの入力端であるノードＮ１（トランジスタＱ７のゲート）のレベルが上昇するとトランジスタＱ７がオンになり当該インバータの出力端であるノードＮ２のレベルは下降し、反対にノードＮ１のレベルが下降するとトランジスタＱ７がオフになりノードＮ２のレベルは上昇する。

つまりこのトランジスタＱ６，Ｑ７から成るインバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。当該インバータは、出力端子ＯＵＴをプルダウンするためのトランジスタＱ２を駆動する「プルダウン回路」として機能している。

また図３から分かるように、本実施の形態に係る単位シフトレジスタＳＲは、トランジスタＱ２の他にも、インバータの出力端（ノードＮ２）にゲートが接続したトランジスタとして、トランジスタＱ５，Ｑ１２，Ｑ１３を備えている。トランジスタＱ５はノードＮ１と第１電源端子Ｓ１との間に接続し、トランジスタＱ１２はノードＮ３と第１電源端子Ｓ１との間に接続し、トランジスタＱ１３はノードＮ４と第１電源端子Ｓ１との間に接続している。つまりトランジスタＱ２，Ｑ５，Ｑ１２，Ｑ１３は、ノードＮ２がＨレベルになる期間（即ち非選択期間）にオンし、その間、出力端子ＯＵＴおよびノードＮ１，Ｎ３，Ｎ４をそれぞれ低インピーダンスのＬレベルに維持するように動作する。

図４は実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。以下図４を参照し、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ここでも、ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲ_kの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタＳＲ_kのクロック端子ＣＫには、クロック信号ＣＬＫ１が入力されるものとして説明を行う（例えば、図２における単位シフトレジスタＳＲ₁，ＳＲ₄などがこれに該当する）。また、クロック信号ＣＬＫ１〜ＣＬＫ３、第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位は全て等しいものと仮定し、そのレベルをＶＤＤと表す。さらに、このＶＤＤは高電位側電源電位ＶＤＤ１のレベルと等しいものとする（即ちＶＤＤ１＝ＶＤＤ）。また単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

第ｉ段目の単位シフトレジスタＳＲ_iの出力信号Ｇを、符号Ｇ_iで表す。最前の２段および最後の２段には例外的に第１〜第４制御パルスＳＴｎ１，ＳＴｎ２，ＳＴｒ１，ＳＴｒ２が入力されるが（図２参照）、以下の説明においては、単位シフトレジスタＳＲ_kの第１入力端子ＩＮ１には２段前の出力信号Ｇ_k-2が、第２入力端子ＩＮ２には前段の出力信号Ｇ_k-1が、第３入力端子ＩＮ３には２段後の出力信号Ｇ_k+2が、第４入力端子ＩＮ４には次段の出力信号Ｇ_k+1が、それぞれ入力されるものとして説明を行う。

また先に述べたように、トランジスタＱ９のゲートは出力端子ＯＵＴおよび第４入力端子ＩＮ４のどちらに接続されていてもよく、同様にトランジスタＱ１１のゲートは出力端子ＯＵＴおよび第２入力端子ＩＮ２のどちらに接続されていてもよいが、ここではその両方とも出力端子ＯＵＴに接続しているものとして説明する。

まず、ゲート線駆動回路３０が順方向シフト動作を行う場合を説明する。このとき図２の電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。

ここで初期状態として、ノードＮ１，Ｎ３，Ｎ４がＬレベル（ＶＳＳ）の状態を仮定する（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称する）。このとき、トランジスタＱ６，Ｑ７から成るインバータ（プルダウン回路）の働きにより、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になっている。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、第１〜第４入力端子ＩＮ１〜ＩＮ４のレベルはいずれもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（非活性状態）、トランジスタＱ２がオン（活性状態）であるので、出力端子ＯＵＴ（出力信号Ｇ_k）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲ_kが接続するゲート線ＧＬ_kは非選択状態にある。

その状態から、時刻ｔ₁で、第１入力端子ＩＮ１に入力される２段前の出力信号Ｇ_k-2（第１段目の場合は第１制御パルスＳＴｎ１、第２段目の場合は第２制御パルスＳＴｎ２）がＨレベルになると、トランジスタＱ８がオンになる。順方向シフトの際には第１電圧信号ＶｎはＨレベルであるので、トランジスタＱ８がオンになるとノードＮ３のレベルが上昇し、応じてトランジスタＱ３がオンになる。

このときノードＮ２はＨレベルなので、トランジスタＱ５，Ｑ１２もオンしているが、トランジスタＱ８，Ｑ３の駆動能力はそれぞれトランジスタＱ５，Ｑ１２の駆動能力よりも充分大きく設定されており、トランジスタＱ８，Ｑ３のオン抵抗はそれぞれトランジスタＱ５，Ｑ１２のオン抵抗に比べ十分低いため、ノードＮ１，Ｎ３のレベルはそれぞれ上昇する。応じてインバータ（プルダウン回路）の出力が反転し、ノードＮ２がＬレベル（≒ＶＳＳ）になり、トランジスタＱ５，Ｑ１２がオフになるので、ノードＮ１，Ｎ３はそれぞれＨレベルになる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。なおこの時点では、ノードＮ３のレベルはＶＤＤ−Ｖｔｈとなり、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない。

時刻ｔ₂で、２段前の出力信号Ｇ_k-2がＬレベルになるとトランジスタＱ８はオフするが、トランジスタＱ５，Ｑ１２もオフしているため、ノードＮ１，Ｎ３はそれぞれフローティング状態でＨレベルに維持される。

時刻ｔ₃で、第２入力端子ＩＮ２に入力される前段の出力信号Ｇ_k-1（第１段目の場合は第２制御パルスＳＴｎ２）がＨレベルになると、容量素子Ｃ２を介した結合によりノードＮ３が昇圧される。容量素子Ｃ２の容量値はノードＮ３の寄生容量値よりも充分大きく設定されているので、ノードＮ３のレベルはそれまでの値（ＶＤＤ−Ｖｔｈ）から、ほぼ前段の出力信号Ｇ_k-1の振幅分（ＶＤＤ）だけ上昇し、およそ２×ＶＤＤ−Ｖｔｈになる。

この結果、トランジスタＱ３のゲート（ノードＮ３）とドレイン（ノードＮ１）間の電圧は、トランジスタＱ３が非飽和領城で動作する条件を満足するようになる。トランジスタＱ３が非飽和領域で動作すると、ノードＮ１は高速で充電（プリチャージ）され、且つトランジスタＱ３のしきい値電圧分の電圧損失を伴わないため、その充電後のノードＮ１のレベルはＶＤＤにまで上昇する。

時刻ｔ₄で、前段の出力信号Ｇ_k-1がＬレベルになると、ノードＮ３のレベルはＶＤＤ−Ｖｔｈに戻り、トランジスタＱ３はオフになるが、ノードＮ１のレベルはフローティング状態でＶＤＤに維持される。またノードＮ３のレベルもＶＤＤ−Ｖｔｈで維持される。

そして時刻ｔ₅で、クロック信号ＣＬＫ１がＨレベルになると、トランジスタＱ１を通して、そのレベルが出力端子ＯＵＴに伝達され、出力信号Ｇ_kのレベルが上昇する。出力端子ＯＵＴとノードＮ１との間は、容量素子Ｃ１およびトランジスタＱ１のチャネル容量を介して結合されるため、出力端子ＯＵＴのレベル上昇に伴ってノードＮ１は昇圧される。その結果、トランジスタＱ１は非飽和領域で動作し、出力信号Ｇ_kのレベルは、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤにまで上昇する。なお、このノードＮ１の昇圧動作により、ノードＮ１のレベルはそれまでの値（ＶＤＤ）からさらに出力端子ＯＵＴの上昇分だけ高められ、最終的に２×ＶＤＤになる。

また出力信号Ｇ_kはトランジスタＱ９のゲートに入力されるので、このときトランジスタＱ９がオンになり、ノードＮ３は放電（プルダウン）されてＬレベル（ＶＳＳ）になる。この時点でトランジスタＱ３のゲート電位をＶＳＳにしておくことによって、後の時刻ｔ₇にトランジスタＱ３，Ｑ４を通して流れる貫通電流が生じることを避けることができる。

なお、上記のようにトランジスタＱ９のゲートには第４入力端子ＩＮ４を接続させてもよい（即ち、トランジスタＱ９のゲートに次段の出力信号Ｇ_k+1を入力させてもよい）。この場合も上記の貫通電流はほぼ抑えられるが、トランジスタＱ３がオフするのとトランジスタＱ４がオンするのとが、時刻ｔ₇でほぼ同時に行われることになるので、そのとき瞬時的な貫通電流が流れる恐れがある。

時刻ｔ₆で、クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴはトランジスタＱ１を通して放電され、そのレベルはクロック信号ＣＬＫ１のレベル低下に追随してＬレベル（ＶＳＳ）になる。このときは時刻ｔ₅の場合と反対に、容量素子Ｃ１およびトランジスタＱ１のチャネル容量を介した結合によって、ノードＮ１のレベルは、出力端子ＯＵＴのレベル下降分だけ引き下げられ、昇圧される前の値（ＶＤＤ）に戻る。

時刻ｔ₇でクロック信号ＣＬＫ２がＨレベルになると、次段のシフトレジスタＳＲ_k+1の選択期間に入る。即ち当該単位シフトレジスタＳＲ_kの第４入力端子ＩＮ４に入力される次段の出力信号Ｇ_k+1（第ｎ段目の場合は第４制御パルスＳＴｒ２）がＨレベルになる。

容量素子Ｃ３の容量値は、容量素子Ｃ２とノードＮ３の寄生容量との関係と同様に、ノード４の寄生容量に対して充分大きく設定されている。よって容量素子Ｃ２を介する結合により、ノードＮ４のレベルはそれまでの値（ＶＳＳ）から、ほぼ次段の出力信号Ｇ_k+1の振幅分（ＶＤＤ）だけ上昇し、およそＶＤＤになる。するとトランジスタＱ４がオンし、ノードＮ１が放電されてＬレベル（ＶＳＳ）になり、トランジスタＱ１がオフになる（即ち当該単位シフトレジスタＳＲ_kはリセット状態になる）。

応じてインバータ（プルダウン回路）の出力が反転してノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ２，Ｑ５がオンになる。その結果、ノードＮ１および出力端子ＯＵＴが低インピーダンスのＬレベルになり、単位シフトレジスタＳＲ_kは非選択状態になる。またこのとき、トランジスタＱ１２，Ｑ１３もオンするため、ノードＮ３、Ｎ４も低インピーダンスのＬレベルになる。

そして時刻ｔ₈で次段の出力信号Ｇ_k+1がＬレベルになると、容量素子Ｃ３を介した第２入力端子ＩＮ２とノードＮ４との間の結合により、ノードＮ４はＬレベルにされる。応じてトランジスタＱ４がオフになるが、トランジスタＱ５がオンになっているのでノードＮ１のＬレベルは低インピーダンス状態で維持される。

時刻ｔ₉で、クロック信号ＣＬＫ３がＨレベルになると、今度は２段後の単位シフトレジスタＳＲ_k+2の選択期間になる。即ち当該単位シフトレジスタＳＲ_kの第３入力端子ＩＮ３に入力される２段後の出力信号Ｇ_k+2（第ｎ段目の場合は第３制御パルスＳＴｒ１、第ｎ−１段目の場合は第４制御パルスＳＴｒ２）がＨレベルになる。応じてトランジスタＱ１０がオンするが、ノードＮ４は既にトランジスタＱ１３によってＬレベルに固定されているため、このときのトランジスタＱ１０の動作は、単位シフトレジスタＳＲ_kにおける信号のシフト動作には影響しない。

以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲ_kは、第１および第２入力端子ＩＮ１，ＩＮ２に信号が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬ_k）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。

そして第１入力端子ＩＮ１に２段前の出力信号Ｇ_k-2が入力されると、トランジスタＱ８がオンになり、ノードＮ３が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ３がオンしてノードＮ１が充電（プリチャージ）される。但しこのときの充電では、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない。

そして次に、第２入力端子ＩＮ２へ前段の出力信号Ｇ_k-1が入力されると、ノードＮ３は、容量素子Ｃ２によって２×ＶＤＤ−Ｖｔｈのレベルへと昇圧される。応じてトランジスタＱ３が非飽和領域で動作してノードＮ１の充電（プリチャージ）を促進させ、当該ノードＮ１のレベルはＶＤＤにまで高められる。

その結果、単位シフトレジスタＳＲは、ノードＮ１が充分に高いレベルにプリチャージされてのセット状態になる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフになるので、クロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになる期間、出力信号Ｇ_kが出力される。そしてその後、第４入力端子ＩＮ４に次段の出力信号Ｇ_k+1が入力されると、元のリセット状態に戻る。

このように順方向シフトを行う複数の単位シフトレジスタＳＲが図２のように縦続接続して成るゲート線駆動回路３０を構成によれば、スタートパルスとしての第１および第２制御パルスＳＴｎ１，ＳＴｎ２を切っ掛けにして第１段目の単位シフトレジスタＳＲ₁が出力した信号（出力信号Ｇ₁）が、クロック信号ＣＬＫ１〜ＣＬＫ３に同期してシフトされながら、単位シフトレジスタＳＲ₂，ＳＲ₃・・・と順番に伝達される（図５のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

また順方向シフトの場合には、図５に示すように、最後段の単位シフトレジスタＳＲ_nが出力信号Ｇ_nを出力した直後に、エンドパルスとしての第４制御パルスＳＴｒ２が、当該最後段の単位シフトレジスタＳＲ_nの第４入力端子ＩＮ４に入力される。それによって、最後段の単位シフトレジスタＳＲ_nがリセット状態に戻され、誤信号としての出力信号Ｇ_nを出力することが防止される。なお、順方向シフト時には第３入力端子ＩＮ３に入力される信号は動作に影響しないため、第３制御パルスＳＴｒ１はエンドパルスとして活性化される必要ない。

一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。また、第３および第２制御パルスＳＴｒ１，ＳＴｒ２がスタート信号として機能し、第１および第２制御パルスＳＴｎ１，ＳＴｎ２がエンドパルスとして機能するようになる。

応じて、トランジスタＱ１０はトランジスタＱ４のゲート（ノードＮ４）を充電するように機能するようになり、容量素子Ｃ３はその充電後のノードＮ４を昇圧するように機能するようになる。以上により、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３，Ｑ８および容量素子Ｃ２（順方向プルアップ回路）の動作と、トランジスタＱ４，Ｑ１０および容量素子Ｃ３（逆方向プルアップ回路）の動作とが、順方向シフトの場合と入れ替わることになる。

即ち、逆方向シフトの動作を簡単に説明すると以下のとおりである。逆方向シフトの場合、単位シフトレジスタＳＲ_kは、第３および第４入力端子ＩＮ３，ＩＮ４に信号が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬ_k）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。

そして第３入力端子ＩＮ３に２段後の出力信号Ｇ_k+2が入力されると、トランジスタＱ１０がオンになり、ノードＮ４が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ４がオンしてノードＮ１が充電（プリチャージ）される。但しこのときの充電では、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない。

しかし次に、第４入力端子ＩＮ４に次段の出力信号Ｇ_k+1が入力されると、ノードＮ４は、容量素子Ｃ３によって２×ＶＤＤ−Ｖｔｈのレベルへと昇圧される。応じてトランジスタＱ４が非飽和領域で動作してノードＮ１の充電（プリチャージ）を促進させ、当該ノードＮ１のレベルはＶＤＤにまで高められる。

その結果、単位シフトレジスタＳＲは、ノードＮ１が充分に高いレベルにされてのセット状態になる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフになるので、クロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになる期間、出力信号Ｇ_kが出力される。そしてその後、第２入力端子ＩＮ２に前段の出力信号Ｇ_k-1が入力されると、元のリセット状態に戻る。

そのように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、スタートパルスとしての第３および第４制御パルスＳＴｒ１，ＳＴｒ２を切っ掛けにして最後段の単位シフトレジスタＳＲ_nが出力した信号（出力信号Ｇ_n）が、クロック信号ＣＬＫ１〜ＣＬＫ３に同期してシフトされながら、単位シフトレジスタＳＲ_n-1，ＳＲ_n-2・・・と順番に伝達される（図６のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ_n，ＧＬ_n-1，Ｇ_Ln-2・・・を順に駆動することができる。

また逆方向シフトの場合には、図６に示すように、第１段目の単位シフトレジスタＳＲ₁が出力信号Ｇ₁を出力した直後に、エンドパルスとしての第２制御パルスＳＴｎ２が、当該単位シフトレジスタＳＲ₁の第２入力端子ＩＮ２に入力される。それによって、単位シフトレジスタＳＲ₁がリセット状態に戻され、誤信号としての出力信号Ｇ₁が出力されることが防止される。

なお逆方向シフトの場合は、順方向シフトのときのトランジスタＱ１０と同様に、トランジスタＱ８は信号のシフト動作に影響しないため、エンドパルスとしては第３制御パルスＳＴｒ１は活性化される必要はなく、少なくとも第４制御パルスＳＴｒ２が活性化されればよい。

以上のように、本実施の形態に係る単位シフトレジスタＳＲによれば、順方向シフト時には、トランジスタＱ８がトランジスタＱ３のゲート（ノードＮ３）を充電し、次いで容量素子Ｃ２が充電後のノードＮ３を昇圧する。それにより、トランジスタＱ３のゲート・ソース間電圧を高くした状態でノードＮ１の充電（プリチャージ）が行われる。また逆方向シフト時には、トランジスタＱ１０がトランジスタＱ４のゲート（ノードＮ４）を充電し、次いで容量素子Ｃ３が充電後のノードＮ４を昇圧する。それにより、トランジスタＱ４のゲート・ソース間電圧を高くした状態でノードＮ１の充電が行われる。

つまり順方向シフト時にはトランジスタＱ３が、逆方向シフト時にはトランジスタＱ４が、それぞれソースフォロアモードではなく、非飽和動作してノードＮ１を充電するので、当該ノードＮ１は高速に充電（プリチャージ）される。よって、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数が高くなり第１〜第４入力端子ＩＮ１〜ＩＮ４に入力される信号のパルス幅が狭くなった場合であってもノードＮ１を充分にプリチャージすることができ、トランジスタＱ１の駆動能力の低下を防止することができる。

また、トランジスタＱ３，Ｑ４が非飽和動作するためそのしきい値電圧分の損失が生じず、従来よりもノードＮ１を高いレベルにプリチャージすることができるので、従来よりもトランジスタＱ１の駆動能力は高くなる。従って、単位シフトレジスタＳＲが縦続接続して成るシフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。

ここで、上記の説明からも分かるように、ゲートがノードＮ２に接続したトランジスタＱ２，Ｑ５，Ｑ１２，Ｑ１３は、ノードＮ２がＨレベルになるとオンし、その間、出力端子ＯＵＴおよびノードＮ１，Ｎ３，Ｎ４をそれぞれ低インピーダンスのＬレベルに維持するように動作する。それにより、ノイズの影響等によって非選択期間にトランジスタＱ１，Ｑ３，Ｑ４が不要にオンしてしまうことが防止され、誤信号としての出力信号Ｇが出力されることが抑制される。

但し、例えば順方向シフトの際のセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベル）になったときには、ノードＮ４はフローティング状態のＬレベルになる。よってそのときはノードＮ４がノイズの影響を受けやすくなるようにも思われる。セット状態のときにノイズの影響でノードＮ４がＨレベルになると、トランジスタＱ４が不要にオンし、充電後のノードＮ１のレベルを低下させてしまうため問題となる。しかし、上記のとおり容量素子Ｃ３はノードＮ４の寄生容量に対して充分大きく設定されており、それがノードＮ４の安定化容量として機能する。従ってノードＮ４がフローティング状態になったときにも、ノイズの影響によるそのレベル変動は抑えられており、上記の問題は生じない。

同様に逆方向シフト時のセット状態では、ノードＮ３がフローティング状態のＬレベルになるが、このときは容量素子Ｃ２が安定化容量として機能する。よって、ノイズの影響によるノードＮ３のレベル変動も抑えられるので、逆方向シフト時にも上記の問題が生ない。

＜実施の形態２＞
実施の形態１では、単位シフトレジスタＳＲのプルダウン回路としてインバータ回路（図３のトランジスタＱ６，Ｑ７）が用いられたが、本実施の形態ではそれに代えてＮＯＲ回路を用いる変形例を示す。

図７は、実施の形態２に係る単位シフトレジスタＳＲの一例を示す回路図である。図７に示すように、本実施の形態の単位シフトレジスタＳＲは、図３の回路に対してトランジスタＱ７をトランジスタＱ７Ａ，Ｑ７Ｂに置き換えたものである。トランジスタＱ７Ａは、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ３に接続される。トランジスタＱ７ＢもノードＮ２と第１電源端子Ｓ１との間に接続しているが、そのゲートはトランジスタＱ４に接続される。

但し、図７の構成を有する単位シフトレジスタＳＲ_kでは、トランジスタＱ９のゲートには次段の出力信号Ｇ_k+1が入力され、トランジスタＱ１１のゲートには前段の出力信号Ｇ_k-1が入力される（詳細は後述する）。

トランジスタＱ７Ａ，Ｑ７Ｂは、それぞれトランジスタＱ６よりもオン抵抗が充分小さく設定されている。従って、ノードＮ３，Ｎ４の両方がＬレベルでありトランジスタＱ７Ａ，Ｑ７Ｂの両方がオフであるときはノードＮ２はＨレベルであるが、ノードＮ３，Ｎ４の少なくとも片方でもＨレベルになるとノードＮ２のレベルはＬレベルになる。即ち、トランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂは、ノードＮ３およびノードＮ４を入力端とし、ノードＮ２を出力端とするＮＯＲ回路を構成している。

図４のタイミング図に示したように順方向シフトの場合には、ノードＮ３のレベルはノードＮ１と同じタイミング（２段前の出力信号Ｇ_k-2が入力されるタイミング（時刻ｔ₁））で立ち上がる。また逆方向シフトの場合には、ノードＮ４のレベルはノードＮ１と同じタイミング（２段後の出力信号Ｇ_k+2が入力されるタイミング）で立ち上がる。従って図７の単位シフトレジスタＳＲも、図３の回路とほぼ同様の動作が可能であり、同様の効果を得ることができる。

また順方向シフトでは、ノードＮ３のレベルが立ち上がったとき、その時点のレベルはノードＮ１よりも高くなる。逆方向シフト時のノードＮ４についても同様である。そのため、図３のノードＮ１を入力端とするインバータよりも、図４のノードＮ３，Ｎ４を入力端とするＮＯＲ回路の方が、ノードＮ１の充電開始時にノードＮ２をＬレベルに下げる動作を確実に行うことができ、単位シフトレジスタＳＲの動作の信頼性向上に寄与できる。ただし、ノードＮ２を放電させるトランジスタが２個（トランジスタＱ７Ａ，Ｑ７Ｂ）必要になるため、図３の単位シフトレジスタＳＲよりも回路の形成面積が大きくなる点に留意すべきである。

また上記のように図７の単位シフトレジスタＳＲ_kでは、トランジスタＱ９，Ｑ１１のゲートには、それぞれ次段の出力信号Ｇ_k+1および前段の出力信号Ｇ_k-1を入力する必要がある点にも留意しなければならない。図３の回路では自己の出力信号Ｇ_kを入力しても構わなかったが、図７の単位シフトレジスタＳＲ_kでそのようにすると次の問題が生じるためである。即ち、トランジスタＱ９，Ｑ１１のゲートに出力信号Ｇ_kが入力されるように構成すると、当該出力信号Ｇ_kがＨレベルになる期間（選択期間）にノードＮ３，Ｎ４がＬレベルになり、応じてトランジスタＱ７Ａ，Ｑ７ＢがオフになってノードＮ２をＨレベルにし、トランジスタＱ２がオンになり当該出力信号Ｇ_kのレベルを低下させてしまう問題が生じるからである。

また図３の回路では、トランジスタＱ６，Ｑ７から成るインバータの入力端がノードＮ１であったため、例えば順方向シフト時に次段の出力信号Ｇ_k+1応じてノードＮ１がＬレベルになると、応じて当該インバータがノードＮ２をＨレベルにしていた。それによってトランジスタＱ２，Ｑ５，Ｑ１３がオンになり、それぞれ非選択期間における出力端子ＯＵＴ，ノードＮ１，Ｎ４が低インピーダンスのＬレベルになって、誤動作が防止されていた。

一方、図７の単位シフトレジスタＳＲ_kでは、トランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂから成るＮＯＲ回路の入力端はノードＮ３，Ｎ４であるので、ノードＮ２をＨレベルにするためにはノードＮ３，Ｎ４の両方をＬレベルにする必要がある。例えば順方向シフト時であれば、ノードＮ３は次段の出力信号Ｇ_k+1の立ち上がり時にトランジスタＱ９によってＬレベルにされ、ノードＮ４は次段の出力信号Ｇ_k+1の立ち下がり時に容量素子Ｃ３を介した結合によりＬレベルにされる。つまりノードＮ４は２段後の出力信号Ｇ_k+2によってトランジスタＱ１０がオンするより前にＬレベルにされるので、実施の形態１と同様にトランジスタＱ１０は順方向シフト時の単位シフトレジスタＳＲ_kの動作には影響しないことになる。このことは逆方向シフト時のトランジスタＱ８についても同様である。

＜実施の形態３＞
図８は実施の形態３に係る単位シフトレジスタの構成を説明するための図であり、図２に示した電圧信号発生器３２を単位シフトレジスタＳＲの回路と共に示したものである。

上記の実施の形態１では、電圧信号発生器３２が出力する第１および第２電圧信号Ｖｎ，Ｖｒの振幅（低電位側電源電位ＶＳＳを基準としたときのＨレベルの電位）は、クロック信号ＣＬＫ１〜ＣＬＫ３のそれと同じと仮定して説明したが、本実施の形態における電圧信号発生器３２は、クロック信号ＣＬＫ１〜ＣＬＫ３よりも大きい振幅の第１および第２電圧信号Ｖｎ，Ｖｒを出力する。

図９は、本実施の形態の電圧信号発生器３２の構成図である。同図の如く、当該電圧信号発生器３２は、電圧生成回路３２１および切替回路ＣＨから構成されている。電圧生成回路３２１は、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルよりも高い電位ＶＨを第３電源端子Ｓ３に出力するものである。切替回路ＣＨは、その第３電源端子Ｓ３に供給される電位ＶＨを単位シフトレジスタＳＲの第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２のどちらに供給するかを、信号のシフト方向に応じて切り替え可能な回路である。

切替回路ＣＨは、互いに連動する２つの単極双投スイッチＳＷ１，ＳＷ２を有している。スイッチＳＷ１は単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に接続し、スイッチＳＷ２は第２電圧信号端子Ｔ２に接続している。スイッチＳＷ１は、順方向シフト時には第１電圧信号端子Ｔ１を電圧生成回路３２１の出力端（第３電源端子Ｓ３）に接続させ、逆方向シフト時にはそれを低電位側電源電位ＶＳＳ（基準電圧）の供給端子（第１電源端子Ｓ１）に接続させる。スイッチＳＷ２は、順方向シフト時には第２電圧信号端子Ｔ２を低電位側電源電位ＶＳＳの供給端子に接続させ、逆方向シフト時にはそれを電圧生成回路３２１の出力端に接続させる。

つまり電圧信号発生器３２は、順方向シフト時には、第１電圧信号Ｖｎとして電位ＶＨのＨレベルを出力すると共に、第２電圧信号ＶｒとしてＶＳＳのＬレベルを出力する。また逆方向シフト時には、第１電圧信号ＶｎとしてＶＳＳのＬレベルを出力すると共に、第２電圧信号Ｖｒとして電位ＶＨのＨレベルを出力する。その結果、単位シフトレジスタＳＲに、クロック信号ＣＬＫ１〜ＣＬＫ３よりも大きい振幅の第１，第２電圧信号Ｖｎ，Ｖｒが供給されることとなる。

図１０は、電圧生成回路３２１の具体的な回路構成の一例を示している。この電圧生成回路３２１は、高い出力電位ＶＨを得る手段としてチャージポンプ回路ＣＰを備えている。当該チャージポンプ回路ＣＰは、トランジスタＱ２０，Ｑ２１および容量素子Ｃ５により構成されている。また当該チャージポンプ回路ＣＰの出力端（第３電源端子Ｓ３（には容量素子Ｃ６が設けられている。

本実施の形態では、この電圧生成回路３２１（チャージポンプ回路ＣＰおよび容量素子Ｃ６）を、シフトレジスタ（ゲート線駆動回路３０）と同じ絶縁基板上に形成する。基本的にチャージポンプ回路は、少なくとも２つの整流素子（ダイオード素子）と少なくとも１つの容量素子とから構成される。本実施の形態では、ダイオード素子として、シフトレジスタ回路に使用されるものと同じ構造を有するトランジスタＱ２０，Ｑ２１がダイオード接続されたものを使用する。また容量素子としては、画素容量（図１に示したキャパシタ２７）と同じ構造の容量素子Ｃ５を使用する。また容量素子Ｃ６は、チャージポンプ回路ＣＰの出力を安定させるためのものであり、これも画素容量と同じ構造のものが使用される。そうすることにより、電圧生成回路３２１をシフトレジスタや画素回路の形成と並行して行うことができるようになるので、製造工程の増加を伴わず、また製造コストの増加も抑えられる。

図１０に示すように、ダイオード素子としてのトランジスタＱ２０，Ｑ２１（以下それぞれ「ダイオード素子Ｑ２０」、「ダイオード素子Ｑ２１」と称す）は、高電位側電源電位ＶＤＤ２が供給される第４電源端子Ｓ４と出力電位ＶＨを出力するための第３電源端子Ｓ３との間に直列に接続される。ダイオード素子Ｑ２０，Ｑ２１は共に第４電源端子Ｓ４側をアノード、第３電源端子Ｓ３がカソードとなる向きで接続される。

容量素子Ｃ５はダイオード素子Ｑ２０，Ｑ２１間の接続ノード（以下「ノードＮ６」）とクロック入力端子ＣＫ１との間に接続される。この容量素子Ｃ５は、ノードＮ６を繰り返し昇圧するチャージポンプ動作を行うためのものであるので、クロック入力端子ＣＫ１には任意のクロック信号が入力されればよい。そのクロック信号としては、各単位シフトレジスタＳＲを駆動するクロック信号ＣＬＫ１〜ＣＬＫ３の何れかを利用することができる。そうすれば、チャージポンプ回路ＣＰを駆動するためのクロック信号の発生回路を別途設ける必要がなく、回路規模の増大が抑えられる。本実施の形態では、図１０の回路のクロック入力端子ＣＫ１には、クロック信号ＣＬＫ１が入力されるものとする。以下、容量素子Ｃ５を「チャージポンプ容量」と称する。

一方、容量素子Ｃ６は、第３電源端子Ｓ３から負荷（単位シフトレジスタＳＲのノードＮ１）に向けて電流が流れたときに、出力電位ＶＨを安定化するためのものであり、第３電源端子Ｓ３と低電位側電源電位ＶＳＳの供給端子（第１電源端子Ｓ１）との間に接続されている。以下、容量素子Ｃ６を「安定化容量」と称する。なお、安定化容量Ｃ６の一端の接続先は第１電源端子Ｓ１に限定されず、一定電圧が供給される低インピーダンスのノードであればよく、その接続先は問わない。

以下、図１０の回路の動作を説明する。ここでも電圧生成回路３２１を構成する各トランジスタのしきい値電圧をそれぞれＶｔｈと仮定する。

第４電源端子Ｓ４に電位ＶＤＤ２が供給されるとダイオード素子Ｑ２０がオンするため、ノードＮ６の電位はＶＤＤ２−Ｖｔｈとなる。さらにこのノードＮ６の電位上昇により、ダイオード素子Ｑ２１がオンして第３電源端子Ｓ３の電位はＶＤＤ２−２×Ｖｔｈになる。

その後、クロック信号ＣＬＫ１（振幅ＶＤＤ）が立ち上がると、チャージポンプ容量Ｃ５を介する結合によってノードＮ６が昇圧される。ノードＮ６の寄生容量を無視すると、このときノードＮ６の電位はＶＤＤ２−Ｖｔｈ＋ＶＤＤにまで上昇する。このノードＮ６の電位上昇により、ダイオード素子Ｑ２１がオンしてノードＮ６から第３電源端子Ｓ３へ電流が流れる。それにより、第３電源端子Ｓ３のレベルは一定量上昇し、逆にノードＮ６は電荷が流出した分だけレベルが低下する。

その後、クロック信号ＣＬＫ１が立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ６の電位は引き下げられる。先ほどノードＮ６が昇圧されたとき、当該ノードＮ６からは第３電源端子Ｓ３へ電荷が流出しているので、電位が引き下げられた後のノードＮ６のレベルは、その昇圧前（クロック信号ＣＬＫ１が立ち上がる前）のＶＤＤ２−Ｖｔｈよりも低くなる。しかしノードＮ６の電位が低下するとダイオード素子Ｑ２０がオンするので、ノードＮ６はすぐに充電されてＶＤＤ２−Ｖｔｈに戻る。

なお、先ほどノードＮ６が昇圧されたときに第３電源端子Ｓ３の電位は上昇しているので、第３電源端子Ｓ３よりもノードＮ６の方が電位が低くなるが、ダイオード素子Ｑ２１は第３電源端子Ｓ３からノードＮ６への向きの電流を阻止するため、第３電源端子Ｓ３の電位は上昇されたまま維持される。

その後もクロック信号ＣＬＫ１が入力される度に以上の動作が繰り返され、最終的に第３電源端子Ｓ３の電位ＶＨは、ＶＤＤ２−２×Ｖｔｈ＋ＶＤＤとなる。

ここで、チャージポンプ回路ＣＰの第４電源端子Ｓ４に供給される電位ＶＤＤ２もクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧生成回路３２１の出力電位ＶＨは２×ＶＤＤ−２×Ｖｔｈとなり、それが第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位となる。

つまり本実施の形態の単位シフトレジスタＳＲによれば、供給される高電位側電源電位ＶＤＤ１，ＶＤＤ４がクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じ電位ＶＤＤである場合であっても、Ｈレベルの電位がそれよりも高い電位ＶＨとなる第１および第２電圧信号Ｖｎ，Ｖｒが得られる。

第１および第２電圧信号Ｖｎ，Ｖｒは、各単位シフトレジスタＳＲのトランジスタＱ１のゲート（ノードＮ１）を充電するための電源となるため、トランジスタＱ１のゲート（ノードＮ１）を実施の形態１の場合よりも高い電位に充電（プリチャージ）することができるようになる。その結果、各単位シフトレジスタＳＲが出力信号Ｇを出力するときのトランジスタＱ１のオン抵抗は小さくなり、出力信号Ｇの立ち上がり及び立ち下がりが高速化され、シフトレジスタ回路の動作の高速化が可能になるという効果が得られる。また逆に言えば、トランジスタＱ１のチャネル幅を小さくしても、出力信号Ｇの立ち上がり及び立ち下がりの速度の低下が抑制されるので、シフトレジスタ回路の占有面積を小さくすることができる。

図８を参照し、本実施の形態の効果を、第ｋ段目の単位シフトレジスタＳＲ_kの順方向シフト時の動作を代表的に説明する。ここでも高電位側電源電位ＶＤＤ１，ＶＤＤ２およびクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルの電位をＶＤＤと仮定する。

順方向シフト時では、トランジスタＱ３のゲート（ノードＮ３）が２段前の出力信号Ｇ_k-2に応じてトランジスタＱ８により充電されたときの当該ノードＮ３の電位は、当該出力信号Ｇ_k-2のＨレベルの電位により決まる。実施の形態１で説明したように、クロック信号ＣＬＫ１〜ＣＬＫ３の振幅がＶＤＤであれば、当該出力信号Ｇ_k-2のＨレベルもＶＤＤである。

ノードＮ３の充電は、トランジスタＱ８が飽和領域で動作して行われるので、充電後のノードＮ３の電位は、トランジスタＱ８のしきい値電圧（Ｖｔｈ）分の損失を伴い、ＶＤＤ−Ｖｔｈとなる。よってその後にノードＮ３が前段の出力信号Ｇ_k-1（振幅ＶＤＤ）に応じて容量素子Ｃ２により昇圧されたときの当該ノードＮ３の電位は、ノードＮ３の寄生容量を無視すると、２×ＶＤＤ−Ｖｔｈとなる。

従って、その時点でトランジスタＱ３のドレイン電位（即ち第１電圧信号Ｖｎ）が、２×ＶＤＤ−２×Ｖｔｈ以上の条件であれば、トランジスタＱ３はノードＮ１を２×ＶＤＤ−２×Ｖｔｈの電位にまで充電（プリチャージ）することができる。先に述べたように、電圧生成回路３２１の出力電位ＶＨは、ＶＤＤ２−２×Ｖｔｈ＋ＶＤＤと表され、電源電位ＶＤＤ２＝ＶＤＤであるので、その条件は満たされる。よってプリチャージ後のトランジスタＱ１のゲート・ソース間電圧は２×ＶＤＤ−２×Ｖｔｈになる。

このプリチャージ後のゲート・ソース間電圧によって、その後に出力信号Ｇ_kを出力するときのトランジスタＱ１のオン抵抗が決まる。例えば上記した特許文献１の図１３の回路であれば、第１電圧信号Ｖｎ（電圧信号Ｖ１に相当）がＶＤＤであれば、ノードＮ１（ノードＡ３に相当）のプリチャージ後の電位はＶＤＤ−Ｖｔｈとなる。トランジスタＱ１（ＴＦＴ２に相当）のオン抵抗はそのゲート・ソース間電圧に比例するので、本実施の形態ではこの従来例に対して、トランジスタＱ１のオン抵抗値を、（ＶＤＤ−Ｖｔｈ）／（２×ＶＤＤ−２×Ｖｔｈ）＝１／２倍、すなわち半分にできる。

また本実施の形態では、電圧生成回路３２１（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）をシフトレジスタ回路と同じ基板内に形成するものとして説明したが、その構成要素の全部、あるいは一部を基板の外部に形成して接続させてもよい。その場合、当該基板の面積の増大を抑制することができるが、基板内の回路と電圧生成回路３２１（あるいはその一部）とを接続するための外部接続端子を基板上に設ける必要が生じるので、その分端子数が増加する。

例えば、電圧生成回路３２１のチャージポンプ回路ＣＰのダイオード素子をシフトレジスタ回路と同じ基板内に形成し、容量素子（チャージポンプ容量および安定化容量）を外付けにすることが考えられる。その場合、ダイオード素子としてシフトレジスタ回路のものと同じ構造のトランジスタを用いることで製造工程を簡略化することができると共に、容量素子の大容量化が容易になる。また例えば、ダイオード素子および安定化容量を外付けにし、チャージポンプ容量を基板内に形成すれば、回路の寄生容量を小さくできるという利点が得られる。

＜実施の形態４＞
図１０に示した電圧生成回路３２１では、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ容量Ｃ５を通して第３電源端子Ｓ３に電荷が供給されるが、それが立ち下がると第３電源端子Ｓ３への電荷の供給は無くなる。よってクロック信号ＣＬＫ１がＬレベルの間は、電圧生成回路３２１は電圧安定化容量Ｃ６に蓄積されている電荷によって負荷（単位シフトレジスタＳＲのノードＮ１）へ電流を供給する。つまりクロック信号ＣＬＫ１がＬレベルの間は、安定化容量Ｃ６の電荷は放電されるのみであるので、第３電源端子Ｓ３の電位（電位ＶＨ）、即ち第１および第２電圧信号Ｖｎ，ＶｒのＨレベルが低下する。

図１１は実施の形態４に係る電圧生成回路３２１の構成を示す回路図である。当該電圧生成回路３２１は、互いに並列に接続された３つのチャージポンプ回路ＣＰ１〜ＣＰ３を有している。

チャージポンプ回路ＣＰ１は、ダイオード接続されたトランジスタ（ダイオード素子）Ｑ２０ａ，Ｑ２１ａおよび、その間のノードＮ６ａとクロック入力端子ＣＫ１ａとの間に接続したチャージポンプ容量Ｃ５ａから成っている。同様に、チャージポンプ回路ＣＰ１は、ダイオード素子Ｑ２０ｂ，Ｑ２１ｂおよび、その間のノードＮ６ｂとクロック入力端子ＣＫ１ｂとの間に接続したチャージポンプ容量Ｃ５ｂから成る。チャージポンプ回路ＣＰ３は、ダイオード素子Ｑ２０ｃ，Ｑ２１ｃおよび、その間のノードＮ６ｃとクロック入力端子ＣＫ１ｃとの間に接続したチャージポンプ容量Ｃ５ｃから成る。即ち、図１８のチャージポンプ回路ＣＰ１〜ＣＰ３のそれぞれは、図１０に示したチャージポンプ回路ＣＰと同じ構造のものである。

それらチャージポンプ回路ＣＰ１〜ＣＰ３それぞれのクロック入力端子ＣＫ１ａ〜ＣＫ１ｃには、各々位相の異なるクロック信号が入力される。本実施の形態においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３を用いる。即ち図１１のように、クロック入力端子ＣＫ１ａにはクロック信号ＣＬＫ１、クロック入力端子ＣＫ１ｂにはクロック信号ＣＬＫ２、クロック入力端子ＣＫ１ｃにはクロック信号ＣＬＫ３が、それぞれ入力される。

従って、図１１の電圧生成回路３２１では第３電源端子Ｓ３に、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり第３電源端子Ｓ３には、クロック信号ＣＬＫ１〜ＣＬＫ３よって順次、電荷が供給されることとなり、上記した第３電源端子Ｓ３の電位低下の問題は解決される。

本実施の形態では３つのチャージポンプ回路を用いて電圧生成回路３２１を構成したが、第３電源端子Ｓ３のレベル低下がある程度許容される場合には、電圧生成回路３２１が備えるチャージポンプ回路は１つ（即ち実施の形態３と同じ）あるいは２つであってもよい。例えばチャージポンプ回路は２つ用いた場合であっても、実施の形態３と比較すると第３電源端子Ｓ３に電荷が供給される頻度は倍になるので、第３電源端子Ｓ３の電位低下は抑制される。

＜実施の形態５＞
実施の形態５では、実施の形態３よりも出力電位ＶＨを高くできる電圧生成回路３２１を提案する。

図１２は実施の形態５に係る電圧生成回路３２１の構成を示す回路図である。本実施の形態においても、電圧信号発生器３２は図９の如く電圧生成回路３２１と切替回路ＣＨとから成り、その電圧生成回路３２１はチャージポンプ回路ＣＰおよび安定化容量Ｃ６から成るが、チャージポンプ回路ＣＰの構成が図１０とは異なっている。

図１２に示すように本実施の形態のチャージポンプ回路ＣＰは、図１０のトランジスタＱ２０を、トランジスタＱ２２，Ｑ２３および容量素子Ｃ７から成る回路に置き換えたものである。

トランジスタＱ２２は、ダイオード素子Ｑ２１のアノードであるノードＮ６と第４電源端子Ｓ４との間に接続される。トランジスタＱ２３は、第４電源端子Ｓ４とトランジスタＱ２２のゲートノード（以下「ノードＮ７」）との間に接続され、そのゲートはノードＮ６に接続される。容量素子Ｃ７は、ノードＮ７とクロック入力端子ＣＫ２との間に接続している。

クロック入力端子ＣＫ１，ＣＫ２のそれぞれには、互いに位相の異なる（Ｈレベルをとる活性期間が重複しない）クロック信号が入力される。それらのクロック信号としては、シフトレジスタ（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３のうちの２つを用いることができる。本実施の形態においては、図１２のように、クロック入力端子ＣＫ１にはクロック信号ＣＬＫ１が、クロック入力端子ＣＫ２にはクロック信号ＣＬＫ２がそれぞれ入力されるものとする。

次に本実施の形態に係る電圧生成回路３２１のチャージポンプ回路ＣＰの動作について説明する。ここでもクロック信号ＣＬＫ１〜ＣＬＫ３の振幅をＶＤＤとし、電圧生成回路３２１の各トランジスタのしきい値電圧はＶｔｈとする。

実施の形態３で説明したように、図１０の回路のノードＮ６はトランジスタＱ２０によりＶＤＤ２−Ｖｔｈのレベルに充電されるが、それに対し図１２のチャージポンプ回路ＣＰのノードＮ６は、トランジスタＱ２２，Ｑ２３および容量素子Ｃ７から成る回路によってＶＤＤ２のレベルに充電される。その理由は、クロック信号ＣＬＫ２の立ち上がり時にトランジスタＱ２２のゲートノード（ノードＮ７）が昇圧され、このときトランジスタＱ２２が非飽和動作してノードＮ６を充電するためである。

従って、本実施の形態のチャージポンプ回路ＣＰでは、クロック信号ＣＬＫ１が立ち上がってノードＮ６が昇圧されると、当該ノードＮ６の電位はＶＤＤ２＋ＶＤＤにまで上昇する。このノードＮ６の電位上昇により、ダイオード素子Ｑ２１がオンしてノードＮ６から第３電源端子Ｓ３へ電流が流れる。それにより、第３電源端子Ｓ３のレベルは一定量上昇し、逆にノードＮ６は電荷が流出した分だけレベルが低下する。

なおノードＮ６の昇圧時には、トランジスタＱ２３が非飽和動作するので、ノードＮ７は第４電源端子Ｓ４と同じＶＤＤ２に充電される。このときノードＮ６が昇圧されているため、電位関係からトランジスタＱ２２は、第４電源端子Ｓ４側がソース、ノードＮ６側がドレインとなるが、そのゲート（ノードＮ７）とソース（第４電源端子Ｓ４）の電位が等しいのでノードＮ６から第４電源端子Ｓ４への電流は流れない。つまり、トランジスタＱ２２は、第４電源端子Ｓ４からノードＮ４への充電を行うが、その逆方向の電流は阻止する整流素子として機能している。

また、先ほどノードＮ６が昇圧されたときに第３電源端子Ｓ３の電位は上昇しているので、第３電源端子Ｓ３よりもノードＮ６の方が電位が低くなるが、ダイオード素子Ｑ２１は第３電源端子Ｓ３からノードＮ６への向きの電流を阻止するため、第３電源端子Ｓ３の電位は上昇されたまま維持される。

その後、クロック信号ＣＬＫ１が立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ６の電位は引き下げられる。このときノードＮ６のレベルは、その昇圧前（クロック信号ＣＬＫ１が立ち上がる前）のＶＤＤ２よりも低くなる。しかし次にクロック信号ＣＬＫ２が立ち上がると、トランジスタＱ２２が再び非飽和動作してノードＮ６を充電するので、当該ノードＮ６のレベルはＶＤＤ２に戻る。

その後もクロック信号ＣＬＫ１，ＣＬＫ２が入力される度に以上の動作が繰り返され、最終的に第３電源端子Ｓ３の電位ＶＨは、ＶＤＤ２−Ｖｔｈ＋ＶＤＤとなる。ここで、上記の電位ＶＤＤ１〜ＶＤＤ２の値は全て等しく、その値をクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧生成回路３２１の出力電位ＶＨは２×ＶＤＤ−Ｖｔｈとなる。

このように本実施の形態のチャージポンプ回路ＣＰでは、トランジスタＱ２２が非飽和動作でノードＮ６を充電するので、ノードＮ６のノードが実施の形態３の場合よりもトランジスタのしきい値電圧Ｖｔｈ分だけ高く充電される。応じて、クロック信号ＣＬＫ１によるノードＮ６の昇圧時のレベルもＶｔｈだけ高くなり、その結果、最終的な第３電源端子Ｓ３の電位も実施の形態３の場合よりもＶｔｈ分だけ高くすることができる。

なお本実施の形態では、電圧生成回路３２１のクロック入力端子ＣＫ１，ＣＫ２にそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力される例を示したが、先に述べたようにクロック入力端子ＣＫ１，ＣＫ２に入力される信号は、互いに位相が異なる（活性期間が重ならない）クロック信号であればよい。よって、例えばクロック信号ＣＬＫ１，ＣＬＫ３の組み合わせ、あるいはクロック信号ＣＬＫ２，ＣＬＫ３の組み合わせであってもよい。

また図１２のチャージポンプ回路ＣＰでは、容量素子Ｃ７はトランジスタＱ２２のゲートのみを昇圧すればよいので、容量素子Ｃ７の容量値はチャージポンプ容量Ｃ５に比べ小さくてもよい。同様に、トランジスタＱ２３もトランジスタＱ２２のゲートを充電するのみであるので、そのオン抵抗はトランジスタＱ２２よりも高くてよい。

＜実施の形態６＞
図１３は実施の形態６に係る電圧生成回路３２１の構成を示す回路図である。当該電圧生成回路３２１は、実施の形態４と同様に、互いに並列に接続された３つのチャージポンプ回路ＣＰ１〜ＣＰ３を有している。但し本実施の形態では、チャージポンプ回路ＣＰ１〜ＣＰ３のそれぞれは、図１２に示したチャージポンプ回路ＣＰと同じ構造のものである。

チャージポンプ回路ＣＰ１〜ＣＰ３それぞれのクロック入力端子ＣＫ１ａ〜ＣＫ１ｃ（図１２のクロック入力端子ＣＫ１に対応）には、各々位相の異なるクロック信号が入力される。本実施の形態においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３を用いる。即ち図１３のように、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ１ａにはクロック信号ＣＬＫ１、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ１ｂにはクロック信号ＣＬＫ２、チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ１ｃにはクロック信号ＣＬＫ３が、それぞれ入力される。

そして、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ２ａには、クロック入力端子ＣＫ１ａのクロック信号ＣＬＫ１とは位相の異なるクロック信号ＣＬＫ２が入力される。同様に、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ２ｂには、クロック入力端子ＣＫ１ｂのクロック信号ＣＬＫ２とは位相の異なるクロック信号ＣＬＫ３が入力される。チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ２ｃには、クロック入力端子ＣＫ１ｃのクロック信号ＣＬＫ３とは位相の異なるクロック信号ＣＬＫ１が入力される。

従って、図１３の電圧生成回路３２１では第３電源端子Ｓ３に、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり第３電源端子Ｓ３には、クロック信号ＣＬＫ１〜ＣＬＫ３のいずれかによって殆どの期間、電荷が供給されることとなり、第３電源端子Ｓ３の電位低下の問題は解決される。

本実施の形態においても、第３電源端子Ｓ３のレベル低下がある程度許容される場合には、電圧生成回路３２１が備えるチャージポンプ回路は１つ（即ち実施の形態５と同じ）あるいは２つであってもよい。

＜実施の形態７＞
以上の実施の形態３〜６では、第１および第２電圧信号Ｖｎ，Ｖｒのレベルの切り替え（即ちシフトレジスタにおけるシフト方向に切り替え）を、切替回路ＣＨ（スイッチＳＷ１，ＳＷ２）により行う構成例を示したが、上記のようにその切り替えはプログラムによって行ってもよい。

図１４は、実施の形態７に係る電圧信号発生器３２の構成を示す図である。同図の如く、当該電圧信号発生器３２は、クロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルよりも高い電位ＶＨを生成する２つの電圧生成回路（第１および第２の電圧生成回路３２１ａ，３２１ｂ）を備えている。第１および第２の電圧生成回路３２１ａ，３２１ｂは、それぞれ制御信号を用いて活性状態／非活性状態を切り替えることが可能となっている。第１および第２の電圧生成回路３２１ａ，３２１ｂそれぞれの出力は、活性状態のときは電位ＶＨになり、非活性状態のときはＶＳＳになる。

図１４に示すように、第１の電圧生成回路３２１ａの出力は、第１電圧信号Ｖｎとして単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に入力され、第２の電圧生成回路３２１ｂの出力は、第２電圧信号Ｖｒとして単位シフトレジスタＳＲの第２電圧信号端子Ｔ２に入力される。つまり電圧信号発生器３２は、順方向シフト時には第１の電圧生成回路３２１ａを活性化させて第１電圧信号ＶｎをＨレベル（電位ＶＨ）にすると共に、第２の電圧生成回路３２１ｂを非活性にして第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。また逆方向シフト時には第２の電圧生成回路３２１ｂを活性化させて第２電圧信号ＶｒをＨレベル（電位ＶＨ）にすると共に、第１の電圧生成回路３２１ａを非活性にして第１電圧信号ＶｎをＬレベル（ＶＳＳ）にする。そのため第１および第２の電圧生成回路３２１ａ，３２１ｂは、単位シフトレジスタＳＲにおける信号のシフト方向に応じて、どちらか片方ずつ相補的に活性化されることとなる。

図１５は、実施の形態７に係る電圧信号発生器３２の具体例を示す回路図である。図１５の如く当該電圧信号発生器３２は、電位ＶＨを発生する電圧発生回路として、２つのチャージポンプ回路ＣＰａ，ＣＰｂを備えている。チャージポンプ回路ＣＰａ，ＣＰｂは共に電位ＶＨを生成することが可能であり、このうちチャージポンプ回路ＣＰａは単位シフトレジスタＳＲの第１電圧信号端子Ｔ１に接続され、チャージポンプ回路ＣＰｂは第２電圧信号端子Ｔ２に接続される。

本実施の形態においては、チャージポンプ回路ＣＰａ，ＣＰｂは、それぞれ図１０に示したチャージポンプ回路ＣＰと同じ構成のものである。但し、チャージポンプ回路ＣＰａの出力ノード（「ノードＮ８ａ」と定義）と第４電源端子Ｓ４ａとの間には、クロック信号ＣＬＫ１〜ＣＬＫ３のそれぞれに制御された３つのトランジスタＱ３１ａ，Ｑ３２ａ，Ｑ３３ａが、当該チャージポンプ回路ＣＰａに対して並列に接続される。同様にチャージポンプ回路ＣＰｂの出力ノード（「ノードＮ８ｂ」と定義）と第４電源端子Ｓ４ｂとの間には、クロック信号ＣＬＫ１〜ＣＬＫ３のそれぞれに制御された３つのトランジスタＱ３１ｂ，Ｑ３２ｂ，Ｑ３３ｂが、当該チャージポンプ回路ＣＰｂに対して並列に接続される。

上記のチャージポンプ回路ＣＰａおよびトランジスタＱ３１ａ，Ｑ３２ａ，Ｑ３３ａにより、図１４に示した第１の電圧生成回路３２１ａが構成され、チャージポンプ回路ＣＰｂおよびトランジスタＱ３１ｂ，Ｑ３２ｂ，Ｑ３３ｂにより、図１４に示した第１の電圧生成回路３２１ａが構成される。

チャージポンプ回路ＣＰａ，ＣＰｂは、電圧信号発生器３２の動作を規定するプログラムによって制御された制御信号によって、それぞれ活性状態／非活性状態を切り替え可能になっている。即ち、チャージポンプ回路ＣＰａのクロック入力端子ＣＫａおよび第４電源端子Ｓ４ａには、それぞれ制御信号としての制御クロック信号ＣＬＫａおよび制御電源信号Ｖａが入力される。チャージポンプ回路ＣＰｂのクロック入力端子ＣＫｂおよび第４電源端子Ｓ４ｂには、それぞれ制御信号としての制御クロック信号ＣＬＫｂおよび制御電源信号Ｖｂが入力される。

上記プログラムは、チャージポンプ回路ＣＰａを活性化させるときは、制御電源信号ＶａをＨレベル（ＶＤＤ）に固定すると共に、制御クロック信号ＣＬＫａを所定周期のクロック信号（ＣＬＫ）にする。またそれを非活性にするときは、制御電源信号Ｖａおよび制御クロック信号ＣＬＫａを共にＬレベル（ＶＳＳ）に固定する。一方、チャージポンプ回路ＣＰｂを活性化させるときは、制御電源信号ＶｂをＨレベル（ＶＤＤ）に固定すると共に、制御クロック信号ＣＬＫｂを所定周期のクロック信号ＣＬＫにする。またそれを非活性にするときは、制御電源信号Ｖｂおよび制御クロック信号ＣＬＫｂを共にＬレベル（ＶＳＳ）に固定する。

シフトレジスタが順方向シフトの動作を行う場合には、チャージポンプ回路ＣＰａが活性状態にされる共にチャージポンプ回路ＣＰｂが非活性状態にされ、逆方向シフトの動作を行う場合には、チャージポンプ回路ＣＰｂが活性状態にされると共にチャージポンプ回路ＣＰａが非活性状態にされる。

よって順方向シフトのときは、活性化されたチャージポンプ回路ＣＰａの出力ノード（ノードＮ８ａ）は、クロック信号ＣＬＫ１〜ＣＬＫ２のＨレベル（ＶＤＤ）よりも高い電位ＶＨにまで上昇し、それが第１電圧信号ＶｎのＨレベルとして出力される。なお活性化したチャージポンプ回路ＣＰａに並列接続するトランジスタＱ３１ａ〜Ｑ３３ｂは、チャージポンプ回路ＣＰａの出力ノード（第１電圧信号Ｖｎ）のレベルがＶＤＤ−Ｖｔｈ以下のときは、クロック信号ＣＬＫ１〜ＣＬＫ３に応じてオンして第１電圧信号Ｖｎのレベル上昇に寄与するが、それがＶＤＤ−Ｖｔｈ以上のレベルになるとオンせず、第１電圧信号Ｖｎのレベルには影響を与えなくなる。

一方、非活性状態にされたチャージポンプ回路ＣＰｂでは、第４電源端子Ｓ４ｂがＬレベル（ＶＳＳ）になっているので、その出力ノード（ノードＮ８ｂ）は、トランジスタＱ３１ｂ〜Ｑ３３ｂにより放電されてＬレベル（ＶＳＳ）になり、それが第２電圧信号ＶｒのＬレベルとして出力される。

逆方向シフトの動作を行う場合には、チャージポンプ回路ＣＰａ，ＣＰｂの動作が上記の順方向シフトの場合とは入れ替わる。つまりチャージポンプ回路ＣＰａから、Ｌレベル（ＶＳＳ）の第１電圧信号Ｖｎが出力され、チャージポンプ回路ＣＰｂから、Ｈレベル（ＶＨ）の第２電圧信号Ｖｒが出力される。

本実施の形態の電圧信号発生器３２によれば、第１および第２電圧信号Ｖｎ，Ｖｒのレベルの切り替えをプログラム制御された制御信号で行うことができるので、表示装置の使用中にシフト方向を変更をプログラムにより容易に行うことができる。また本実施の形態のように、トランジスタＱ３１ａ〜Ｑ３３ｂおよびＱ３１ｂ〜Ｑ３３ｂの制御に、シフトレジスタを駆動するクロック信号ＣＬＫ１〜ＣＬＫ３を利用することで、チャージポンプ回路ＣＰを駆動するためのクロック信号の発生回路を別途設ける必要がなく、回路規模の増大が抑えられる。

なお図１５においては、チャージポンプ回路ＣＰａ，ＣＰｂとして、それぞれ図１０に示した回路を用いた例を示したが、チャージポンプ回路ＣＰａ，ＣＰｂの構成はそれに限定されるものではなく、例えば上記の４〜図１３の回路を用いてもよい。その場合には、実施の形態４〜６それぞれの効果が得られる。

またチャージポンプ回路ＣＰａ，ＣＰｂの制御信号である制御電源信号Ｖａ，Ｖｂに注目すると、順方向シフト時には制御電源信号ＶａはＨレベル（ＶＤＤ）、制御電源信号ＶｂはＬレベル（ＶＳＳ）になり、逆方向シフト時にｈ制御電源信号ＶａはＬレベル（ＶＳＳ）、制御電源信号ＶｂがＨレベル（ＶＤＤ）になる。つまり、この制御電源信号Ｖａ，Ｖｂの振る舞いは実施の形態１における第１および第２電圧信号Ｖｎ，Ｖｒと同じであるので、それを本実施の形態の制御電源信号Ｖａ，Ｖｂとして用いてもよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。実施の形態１に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。実施の形態１に係る双方向単位シフトレジスタの回路図である。実施の形態１に係る双方向単位シフトレジスタの動作を示すタイミング図である。実施の形態１に係るゲート線駆動回路の順方向シフト時の動作を示すタイミング図である。実施の形態１に係るゲート線駆動回路の逆方向シフト時の動作を示すタイミング図である。実施の形態２に係る双方向単位シフトレジスタの回路図である。実施の形態３に係る双方向単位シフトレジスタおよび電圧信号発生器を説明するための図である。実施の形態３に係る電圧信号発生器の構成を示す図である。実施の形態３に係る電圧生成回路が有するチャージポンプ回路の回路図である。実施の形態４に係る電圧生成回路が有するチャージポンプ回路の回路図である。実施の形態５に係る電圧生成回路が有するチャージポンプ回路の回路図である。実施の形態６に係る電圧生成回路が有するチャージポンプ回路の回路図である。実施の形態７に係る電圧信号発生器の構成を示す図である。実施の形態７に係る電圧信号発生器の回路図である。

符号の説明

１０液晶表示装置、３０ゲート線駆動回路、３１クロック発生器、３２電圧信号発生器、３２１電圧生成回路、Ｃ１〜Ｃ７容量素子、ＣＨ切替回路、ＣＫクロック端子、ＣＫ１，ＣＫ２クロック入力端子、ＣＰチャージポンプ回路、ＧＬゲート線、Ｑ１〜Ｑ３３トランジスタ、Ｓ１〜Ｓ４第１〜第４電源端子、ＳＲ双方向単位シフトレジスタ、ＳＷ１，ＳＷ２スイッチ、ＩＮ１〜ＩＮ４第１〜第４入力端子、ＯＵＴ出力端子ＯＵＴ。

Claims

第１乃至第４入力端子、出力端子およびクロック端子と、
互いに相補な第１および第２電圧信号がそれぞれ入力される第１および第２電圧信号端子と、
前記クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、
前記第２電圧信号を前記第１ノードに供給する第３トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第１電圧信号を前記第２トランジスタの制御電極が接続する第２ノードに供給する第４トランジスタと、
前記第２入力端子と前記第２ノードとの間に接続する第１容量素子と、
前記第３入力端子に接続した制御電極を有し、前記第２電圧信号を前記第３トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、
前記第４入力端子と前記第３ノードとの間に接続する第２容量素子と、
前記出力端子または前記第４入力端子に接続した制御電極を有し、前記第２ノードを放電する第６トランジスタと、
前記出力端子または前記第２入力端子に接続した制御電極を有し、前記第３ノードを放電する第７トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記第１ノードを入力端とするインバータ回路と、
前記インバータ回路の出力端である第４ノードに接続した制御電極を有し、前記出力端子を放電する第８トランジスタと、
前記インバータ回路の出力端である第４ノードに接続した制御電極を有し、前記第１ノードを放電する第９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項２記載のシフトレジスタ回路であって、
前記第４ノードに接続した制御電極を有し、前記第２ノードを放電する第１０トランジスタと、
前記第４ノードに接続した制御電極を有し、前記第３ノードを放電する第１１トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記第２および第３ノードを入力端とするＮＯＲ回路と、
前記ＮＯＲ回路の出力端である第４ノードに接続した制御電極を有し、前記出力端子を放電する第８トランジスタと、
前記ＮＯＲ回路の出力端である第４ノードに接続した制御電極を有し、前記第１ノードを放電する第９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項４記載のシフトレジスタ回路であって、
前記第４ノードに接続した制御電極を有し、前記第２ノードを放電する第１０トランジスタと、
前記第４ノードに接続した制御電極を有し、前記第３ノードを放電する第１１トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
前記出力端子と前記第１ノードとの間に接続する第３容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
前記第１および第２電圧信号は、前記第１クロック信号よりも大きな振幅を有している
ことを特徴とするシフトレジスタ回路。
複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
前記多段の各段が、請求項１から請求項７のいずれか記載のシフトレジスタ回路であり、
前記各段において、
前記第１入力端子は自己の２段前の前記出力端子に接続され、
前記第２入力端子は自己の前段の前記出力端子に接続され、
前記第３入力端子は自己の次段の前記出力端子に接続され、
前記第４入力端子は自己の２段後の前記出力端子に接続されている
ことを特徴とするシフトレジスタ回路。
請求項８記載のシフトレジスタ回路であって、
前記各段の前記第１および第２電圧信号端子に、前記第１クロック信号よりも大きな振幅の前記第１および第２電圧信号をそれぞれ供給する電圧信号生成回路をさらに備える
ことを特徴とするシフトレジスタ回路。
請求項９記載のシフトレジスタ回路であって、
前記電圧信号生成回路は、
前記第１クロック信号よりも大きな振幅の電圧を発生する電圧発生回路と、
前記電圧発生回路が発生した電圧を、第１または第２電圧信号として、前記各段の前記第１および第２電圧信号端子のどちらに供給するかを切り替え可能な切替回路とを含む
ことを特徴とするシフトレジスタ回路。
前記電圧発生回路がチャージポンプ回路である
ことを特徴とする請求項１０記載のシフトレジスタ回路。
請求項１１記載のシフトレジスタ回路であって、
前記チャージポンプ回路は、
その出力ノードと所定の電源端子との間に直列接続した第１および第２の整流素子と、
前記第１および第２の整流素子の間の接続ノードと所定の第２クロック信号が入力される端子との間に接続した第４容量素子とを含む
ことを特徴とするシフトレジスタ回路。
請求項１２記載のシフトレジスタ回路であって、
前記第２クロック信号は、
前記各段の前記クロック端子に供給される多相クロック信号のうちの一相である
ことを特徴とするシフトレジスタ回路。
請求項１１から請求項１３のいずれか記載のシフトレジスタ回路であって、
前記チャージポンプ回路を複数個有し、
当該複数のチャージポンプ回路は、互いに並列に接続されている
ことを特徴とするシフトレジスタ回路。
請求項９記載のシフトレジスタ回路であって、
前記電圧信号生成回路は、
前記第１クロック信号よりも大きな振幅の電圧を発生する電圧発生回路を２つ有し、
前記２つの電圧発生回路を片方ずつ相補的に活性化させることにより、前記第１および第２電圧信号を生成する
ことを特徴とするシフトレジスタ回路。
請求項１５記載のシフトレジスタ回路であって、
前記２つの電圧発生回路の各々は、
活性状態／非活性状態を切り替え可能なチャージポンプ回路を含む
ことを特徴とするシフトレジスタ回路。
請求項１６記載のシフトレジスタ回路であって、
前記チャージポンプ回路は、
その出力ノードと所定の電源端子との間に直列接続した第１および第２の整流素子と、
前記第１および第２の整流素子の間の接続ノードと所定の第２クロック信号が入力される端子との間に接続した第４容量素子とを含み、
当該チャージポンプ回路において、前記電源端子に供給される電源並びに前記第２クロック信号は、当該チャージポンプ回路を活性状態にするときのみ供給され、
前記電圧発生回路は、
前記チャージポンプ回路の出力ノードと前記電源端子との間に接続し、所定の第３クロック信号により制御される第１２トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
請求項１７記載のシフトレジスタ回路であって、
前記第３クロック信号は、
前記各段のシフトレジスタ回路の前記クロック端子に供給される多相クロック信号のうちの一相である
ことを特徴とするシフトレジスタ回路。
請求項１６から請求項１８のいずれか記載のシフトレジスタ回路であって、
前記チャージポンプ回路を複数個有し、
当該複数のチャージポンプ回路は、互いに並列に接続されている
ことを特徴とするシフトレジスタ回路。
請求項８から請求項１９のいずれか記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。