以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはIGZO(In-Ga-Zn-O)等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極(狭義にはゲート(電極))と、一方の電流電極(狭義にはドレイン(電極)またはソース(電極))と、他方の電流電極(狭義にはソース(電極)またはドレイン(電極))とを含む少なくとも3つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、N型トランジスタであれば、相対的に電位(以下「レベル」とも称する)の高い電極をドレイン、低い電極をソースと呼称する(P型トランジスタの場合はその逆となる)。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ(TFT)であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはSOI、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のシフト方向制御信号生成回路は、単一導電型のトランジスタのみを用いて構成される。例えばN型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いH(ハイ)レベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも低いL(ロー)レベルで非活性状態(オフ状態、非導通状態)となる。そのためN型トランジスタを用いた回路においては信号のHレベルが「活性レベル」、Lレベルが「非活性レベル」となる。また、N型トランジスタを用いて構成した回路の各ノードは、充電されてHレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてLレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にP型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧(ソースを基準として負の値)よりも低いLレベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも高いHレベルで非活性状態(オフ状態、非導通状態)となる。そのためP型トランジスタを用いた回路においては信号のLレベルが「活性レベル」、Hレベルが「非活性レベル」となる。また、P型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がN型トランジスタの場合と逆になり、充電されてLレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてHレベルになることで、活性レベルから非活性レベルへの変化が生じる。
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、N型トランジスタを用いた回路では、LレベルからHレベルへの変化が「プルアップ」、HレベルからLレベルの変化が「プルダウン」と定義され、P型トランジスタを用いた回路では、HレベルからLレベルへの変化が「プルアップ」、LレベルからHレベルの変化が「プルダウン」と定義される。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素(素子やスイッチなど)を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号(多相クロック信号)が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている(図8の例えば時刻t3とt4の間隔)。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをHレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
<実施の形態1>
図1は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス(EL)、有機EL、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置(画像センサ)などの電気光学装置に広く適用可能である。
液晶表示装置100は、液晶アレイ部10と、ゲート線駆動回路30と、ソースドライバ40とを備える。液晶アレイ部10は、行列状に配設された複数の画素15を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2,…(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2,…(総称「データ線DL」)がそれぞれ設けられる。図1には、第1行の第1列および第2列の画素15、並びにこれに対応するゲート線GL1,GL2およびデータ線DL1,DL2が代表的に示されている。
各画素15は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スィッチ素子16と、画素ノードNpおよび共通電極ノードNcの間に並列に接続されるキャパシタ17および液晶表示素子18とを有している。画素ノードNpと共通電極ノードNcとの間の電圧差に応じて、液晶表示素子18中の液晶の配向性が変化し、これに応答して液晶表示素子18の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子16を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNcとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して活性化させる。画素スイッチ素子16のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子16が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ17によって保持される。一般的に、画素スイッチ素子16は、液晶表示素子18と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。
ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。
また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。
表示信号SIGにおいては、各々の画素15の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部10中のいずれか1つの画素15における表示輝度を示している。
シフトレジスタ50は、表示信号SIGの設定が切り換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取り込みを指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。
デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2,…(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。
その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。
アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2,…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線DL1,DL2,…に出力する。
ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰り返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2,…をこの順あるいはその逆順に駆動することにより、液晶アレイ部10に表示信号SIGに基づいた画像あるいはその反転画像の表示が成される。
なお、図1には、ゲート線駆動回路30およびソースドライバ40が液晶アレイ部10と一体的に形成された液晶表示装置100の構成を例示したが、ゲート線駆動回路30と液晶アレイ部10とを一体的に形成し、ソースドライバ40については液晶アレイ部10の外部回路として設ける、あるいはゲート線駆動回路30およびソースドライバ40の両方を液晶アレイ部10の外部回路として設けることも可能である。
ここで、本発明の説明を容易にするために、従来のゲート線駆動回路30およびそれを構成する双方向単位シフトレジスタについて説明する。図2は、従来のゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路30は、縦続接続(カスケード接続)したn個の双方向単位シフトレジスタSR1,SR2,SR3,…,SRnから成っている(以下、単位シフトレジスタSR1,SR2,…,SRnを「単位シフトレジスタSR」と総称する)。単位シフトレジスタSRは、1つの画素ラインすなわち1つのゲート線GLごとに1つずつ設けられる。
図2に示すクロック信号発生器31は、互いに位相が異なる2相のクロック信号CLK,/CLKをゲート線駆動回路30の単位シフトレジスタSRに入力するものである。これらクロック信号CLK,/CLKは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
また図2に示す電圧信号発生器32は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第1電圧信号Vnおよび第2電圧信号Vrを生成するものである(詳細は後述する)。第1電圧信号Vnおよび第2電圧信号Vrは互いに相補な信号であり、電圧信号発生器32は、前段から後段への向き(単位シフトレジスタSR1,SR2,SR3,…の順)に信号をシフトさせる場合(この向きを「順方向」と定義する)には、第1電圧信号VnをHレベルにし、第2電圧信号VrをLレベルにする。逆に、後段から前段への向き(単位シフトレジスタSRn,SRn-1,SRn-2,…の順)に信号をシフトさせる場合(この向きを「逆方向」と定義する)には、第2電圧信号VrをHレベルにし、第1電圧信号VnをLレベルにする。
それぞれの単位シフトレジスタSRは、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CK、第1電圧信号入力端子T1および第2電圧信号入力端子T2を有している。図2のように、各単位シフトレジスタSRのクロック端子CKには、その前後に隣接する単位シフトレジスタSRと異なるクロック信号が入力されるよう、クロック信号CLK,/CLKの片方が入力される。
クロック信号発生器31が生成するクロック信号CLK,/CLKはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。
単位シフトレジスタSRの出力端子OUTにはそれぞれゲート線GLが接続する。つまり、出力端子OUTに出力される信号G(出力信号)は、ゲート線GLを活性化するための垂直(又は水平)走査パルスとなる。
最前段である第1段目(第1ステージ)の単位シフトレジスタSR1の第1入力端子IN1には、第1制御パルスSTnが入力される。この第1制御パルスSTnは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第2段目以降の単位シフトレジスタSRの第1入力端子IN1は、自身の前段の単位シフトレジスタSRの出力端子OUTに接続されている。即ち、第2段目以降の単位シフトレジスタSRの第1入力端子IN1にはその前段の出力信号Gが入力される。
また、最後段である第n段目(第nステージ)の単位シフトレジスタSRnの第2入力端子IN2には、第2制御パルスSTrが入力される。この第2制御パルスSTrは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第n−1段目以前の第2入力端子IN2は、自身の次段の出力端子OUTに接続されている。即ち、最後から第2段目以前の第2入力端子IN2には、その次段の出力信号Gが入力される。
各単位シフトレジスタSRはクロック信号CLK,/CLKに同期して、順方向シフトの場合には、前段から入力される入力信号(前段の出力信号G)を時間的にシフトさせながら、対応するゲート線GL並びに次段の単位シフトレジスタSRへと伝達する。また逆方向シフトの場合には、次段から入力される入力信号(次段の出力信号G)をシフトさせながら、対応するゲート線GL並びに前段の単位シフトレジスタSRへと伝達する(単位シフトレジスタSRの動作の詳細は後述する)。その結果、一連の単位シフトレジスタSRは、所定の走査周期に基づいたタイミングでゲート線GLを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
図3は、上記した特許文献1に開示されたものと同様の、従来の双方向単位シフトレジスタSRの構成を示す回路図である。なおゲート線駆動回路30においては、縦続接続された各単位シフトレジスタSRの構成は実質的にどれも同じであるので、以下では1つの単位シフトレジスタSRの構成についてのみ代表的に説明する。また、この単位シフトレジスタSRを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てN型TFTであるものとする。
図3の如く、従来の双方向単位シフトレジスタSRは、既に図2で示した第1および第2入力端子IN1,IN2、出力端子OUT、クロック端子CK、並びに第1および第2電圧信号入力端子T1,T2の他に、低電位側電源電位VSS(以下「ロー側電源電位」)が供給される第1電源端子S1および、高電位側電源電位VDD(以下「ハイ側電源電位」)が供給される第2電源端子S2を有している。以下の説明では、ロー側電源電位VSSが回路の基準電位(=0V)とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位VDDは17V、ロー側電源電位VSSは−12Vなどと設定される。
単位シフトレジスタSRの出力段は、出力端子OUTとクロック端子CKとの間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。即ち、トランジスタQ1は、クロック端子CKに入力されるクロック信号を出力端子OUTに供給する出力プルアップトランジスタであり、トランジスタQ2は、第1電源端子S1の電位を出力端子OUTに供給する出力プルダウントランジスタである。単位シフトレジスタSRの出力段を構成するトランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」と定義する。
ノードN1と第1電圧信号入力端子T1との間には、トランジスタQ3が接続し、そのゲートは第1入力端子IN1に接続している。ノードN1と第2電圧信号入力端子T2との間には、トランジスタQ4が接続し、そのゲートは第2入力端子IN2に接続している。
ノードN2と第2電源端子S2との間にはトランジスタQ6が接続し、ノードN2と第1電源端子S1との間にはトランジスタQ7が接続する。トランジスタQ6は、ゲートがドレインと同じく第2電源端子S2に接続しており、いわゆるダイオード接続されている。トランジスタQ7のゲートはノードN1に接続する。
トランジスタQ7は、トランジスタQ6よりも駆動能力(電流を流す能力)が十分大きく設定されている。よってトランジスタQ7のオン抵抗はトランジスタQ6のオン抵抗よりも小さい。従って、トランジスタQ7のゲート電位が上昇するとノードN2の電位は下降し、反対にトランジスタQ7のゲート電位が下降するとノードN2の電位は上昇する。即ちトランジスタQ6およびトランジスタQ7は、ノードN1を入力端としノードN2を出力端とするインバータを構成している。当該インバータは、トランジスタQ6およびトランジスタQ7のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、非選択期間に出力端子OUTをプルダウンさせるためにトランジスタQ2を駆動する「プルダウン駆動回路」として機能している。
図3の単位シフトレジスタSRの動作を説明する。ゲート線駆動回路30を構成する各単位シフトレジスタSRの動作は実質的にどれも同じであるので、ここでは第k段目の単位シフトレジスタSRkの動作を代表的に説明する。
簡単のため、当該単位シフトレジスタSRkのクロック端子CKにはクロック信号CLKが入力されるものとして説明を行う(例えば図2における、単位シフトレジスタSR1,SR3などがこれに該当する)。またクロック信号CLK,/CLK、第1および第2電圧信号Vn,Vr、並びに第1および第2制御パルスSTn,STrにおいては、Hレベル(活性レベル)の電位はハイ側電源電位VDDと等しく、Lレベル(非活性レベル)の電位はロー側電源電位VSS(=0)に等しいものとする。さらに、単位シフトレジスタSRを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をVthとする。
ゲート線駆動回路30が順方向シフトの動作を行う場合(以下、単に「順方向シフト時」と称することもある)を説明する。このとき電圧信号発生器32は、第1電圧信号VnをHレベル(VDD)にし、第2電圧信号VrをLレベル(VSS)にする。つまり順方向シフトの場合には、トランジスタQ3はノードN1を充電(プルアップ)するトランジスタとして機能し、トランジスタQ4はノードN1を放電(プルダウン)するトランジスタとして機能する。
まず単位シフトレジスタSRkの初期状態として、ノードN1がLレベル(VSS)であるとする(以下、この状態を「リセット状態」と称す)。このときノードN2はHレベル(VDD−Vth)である。また、クロック端子CKに供給されるクロック信号CLK、第1入力端子IN1に供給される前段(単位シフトレジスタSRk-1)の出力信号Gk-1、並びに第2入力端子IN2に供給される次段(単位シフトレジスタSRk+1)の出力信号Gk+1は、全てLレベルであるとする。リセット状態では、トランジスタQ1がオフ(遮断状態)、トランジスタQ2がオン(導通状態)であるので、単位シフトレジスタSRkの出力端子OUTから出力される出力信号Gkは、クロック信号CLKのレベルに関係なくLレベルに保たれる。即ち、この単位シフトレジスタSRkが接続するゲート線GLkは非選択状態にある。
その状態から、前段の出力信号Gk-1(第1段目の場合はスタートパルスとしての第1制御パルスSTn)がHレベルになると、当該単位シフトレジスタSRkでは、トランジスタQ3がオンになり、ノードN1がHレベル(VDD−Vth)になる。応じてトランジスタQ7がオンになるので、ノードN2はLレベル(≒VSS:トランジスタQ6,Q7のオン抵抗比と電源電圧により決まる電位)になる。このようにノードN1がHレベル、ノードN2がLレベルの状態では、トランジスタQ1がオン、トランジスタQ2がオフになる(以下、この状態を「セット状態」称す)。その後、前段の出力信号Gk-1がLレベルに戻るとトランジスタQ3はオフするが、ノードN1はフローティング状態のHレベルになるので、このセット状態は維持される。
続いて、単位シフトレジスタSRkのクロック端子CKに供給されているクロック信号CLKがHレベルになる。トランジスタQ1がオン、トランジスタQ2がオフになっているため、クロック信号CLKのレベル上昇に伴い、出力端子OUTが充電され、出力信号GkがHレベルになる。その結果、単位シフトレジスタSRkの出力端子OUTに接続するゲート線GLkは選択状態になる。
ここで、クロック信号CLKおよび出力信号Gkのレベルが上昇するとき、トランジスタQ1のゲート・チャネル間容量を介した結合により、フローティング状態のノードN1は特定の電圧だけ昇圧される。このノードN1に昇圧作用は、出力端子OUTのレベルが上昇したときにトランジスタQ1のソース・ゲート間電圧が小さくなることを防止する。よってトランジスタQ1のオン抵抗は低く維持されるので、出力信号Gkのレベルはクロック端子CKのレベルに追随して素早く変化する。また、トランジスタQ1のゲート・ソース間電圧が充分大きいと、トランジスタQ1は非飽和領域の動作するので、出力端子OUTの充電の際にトランジスタQ1のしきい値電圧分の損失が生じない。よって出力信号GkのHレベルは、クロック信号CLKと同じVDDまで上昇する。
その後、クロック信号CLKがLレベルに戻ると、それに追随して出力信号GkもLレベルになり、ゲート線GLkは放電され非選択状態に戻る。
単位シフトレジスタSRkの出力信号Gkは、次段(単位シフトレジスタSRk+1)の第1入力端子IN1に入力されるため、このとき単位シフトレジスタSRk+1はセット状態になっている。従って、次にクロック信号/CLKがHレベルになるタイミングで、次段の出力信号Gk+1がHレベルになる。
次段の出力信号Gk+1がHレベルになると、単位シフトレジスタSRkでは、トランジスタQ4がオンになり、ノードN1が放電されてLレベルになる。応じてトランジスタQ7がオフになるので、ノードN2はトランジスタQ6により充電されてHレベルになる。即ち、単位シフトレジスタSRはリセット状態に戻り、トランジスタQ1がオフ、トランジスタQ2がオンの状態になる。
その後、次段の出力信号Gk+1がLレベルに戻るとトランジスタQ4はオフになるが、トランジスタQ3もオフしているため、ノードN1はフローティング状態でLレベルに維持される。このその状態は、再び前段の出力信号Gk-1がHレベルになるまで続き、その間、単位シフトレジスタSRkはリセット状態に維持される。
以上の順方向シフトの動作をまとめると、単位シフトレジスタSRkは、第1入力端子IN1の信号(前段の出力信号Gk-1あるいはスタートパルスとしての第1制御パルスSTn)の非活性期間はリセット状態を維持する。リセット状態ではトランジスタQ1がオフ、トランジスタQ2がオンであるので、出力信号Gkは低インピーダンスで非活性レベル(Lレベル)に維持される。そして、第1入力端子IN1の信号が活性化されると、単位シフトレジスタSRkはセット状態に切り替わる。セット状態ではトランジスタQ1がオン、トランジスタQ2がオフであるので、クロック端子CKに供給される信号(クロック信号CLKまたは/CLK)の活性化期間だけ、出力信号Gkが活性レベル(Hレベル)になる。そしてその後、第2入力端子IN2の信号(次段の出力信号Gk+1あるいはエンドパルスとしての第2制御パルスSTr)が活性化すると、元のリセット状態に戻る。
このように動作する複数の単位シフトレジスタSRを図2のように縦続接続し、ゲート線駆動回路30を構成すると、図4に示すタイミング図のように、スタートパルスとしての第1制御パルスSTnの活性化を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号G1,G2,G3,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GL1,GL2,GL3,…をこの順に駆動することができる。
また順方向シフトの場合、最後段の単位シフトレジスタSRnは、その第2入力端子IN2に供給される第2制御パルスSTrを用いてリセット状態に戻される。即ち、図4に示されるように、第2制御パルスSTrを単位シフトレジスタSRnの出力信号Gnが活性化された直後の一定期間だけ活性化させ、当該第2制御パルスSTrをエンドパルスとして機能させる。それによって、単位シフトレジスタSRnはリセット状態に戻ることができ、単位シフトレジスタSRnの出力信号Gnが不要に活性化する誤動作が防止される。
一方、ゲート線駆動回路30が逆方向シフトの動作を行う場合(以下、単に「逆方向シフト時」と称することもある)には、電圧信号発生器32は、第1電圧信号VnをLレベル(VSS)にし、第2電圧信号VrをHレベル(VDD)にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタQ3がノードN1を放電(プルダウン)するトランジスタとして機能し、トランジスタQ4がノードN1を充電(プルアップ)するトランジスタとして機能する。また、最後段の単位シフトレジスタSRnの第2入力端子IN2に入力される第2制御パルスSTrはスタートパルスとして用いられ、第1段目の単位シフトレジスタSR1の第1入力端子IN1に入力される第1制御パルスSTnはエンドパルスとして用いられる。以上により、各段の単位シフトレジスタSRにおいて、トランジスタQ3およびトランジスタQ4の動作が、順方向シフトの場合と互いに入れ替わることになる。
従って逆方向シフトの場合には、単位シフトレジスタSRkは、第2入力端子IN2の信号(次段の出力信号Gk+1あるいはスタートパルスとしての第2制御パルスSTr)の非活性期間はリセット状態を維持し、その間、出力信号Gkは低インピーダンスでLレベル(VSS)に維持される。そして第1入力端子IN1の信号が活性化されると、単位シフトレジスタSRkはセット状態に切り替わり、クロック端子CKに供給される信号(クロック信号CLKまたは/CLK)の活性化期間だけ、出力信号Gkが活性化する。そしてその後、第1入力端子IN1の信号(前段の出力信号Gk-1あるいはエンドパルスとしての第1制御パルスSTn)が活性化すると、元のリセット状態に戻る。
このように動作する複数の単位シフトレジスタSRを図2のように縦続接続し、ゲート線駆動回路30を構成すると、図5に示すタイミング図のように、スタートパルスとしての第2制御パルスSTrの活性化を切っ掛けにして、クロック信号CLK,/CLKに同期したタイミングで出力信号Gn,Gn-1,Gn-2,…がこの順に活性化する。それにより、ゲート線駆動回路30は、所定の走査周期でゲート線GLn,GLn-1,GLn-2,…をこの順に駆動することができる。
なお逆方向シフトの場合、最前段の単位シフトレジスタSR1は、その第1入力端子IN1に供給される第1制御パルスSTnを用いてリセット状態に戻される。即ち、図5に示されるように、第1制御パルスSTnを単位シフトレジスタSR1の出力信号G1が活性化された直後の一定期間だけ活性化させ、当該第1制御パルスSTnをエンドパルスとして機能させる。それによって、単位シフトレジスタSR1はリセット状態に戻ることができ、単位シフトレジスタSR1の出力信号G1が不要に活性化する誤動作が防止される。
なお、上の例では複数の単位シフトレジスタSRが2相クロックに基づいて動作する例を示したが、3相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路30を図6に示すように構成すればよい。
この場合におけるクロック信号発生器31は、それぞれ位相の異なる3相クロックであるクロック信号CLK1,CLK2,CLK3を出力するものである。それぞれの単位シフトレジスタSRのクロック端子CKには、前後に隣接する単位シフトレジスタSRに互いに異なるクロック信号が入力されるよう、そのクロック信号CLK1,CLK2,CLK3のいずれかが入力される。
これらクロック信号CLK1,CLK2,CLK3はプログラムあるいは配線の接続変更により、Hレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはCLK1,CLK2,CLK3,CLK1,…の順にHレベルになり、逆方向シフトの場合にはCLK3,CLK2,CLK1,CLK3,…の順にHレベルになる。
ゲート線駆動回路30が図6のように構成されている場合でも、個々の単位シフトレジスタSRの動作は、上で説明した図2の場合と同じであるためここでの説明は省略する。
図7は、本発明の実施の形態1に係る電圧信号発生器の回路図であり、図2に示した電圧信号発生器32に対応する。同図の如く、電圧信号発生器32は、クロック信号CLK,/CLKがそれぞれ入力される第1および第2クロック端子CK1,CK2、第1および第2制御パルスSTn,STrがそれぞれ入力される第1および第2制御パルス入力端子INn,INr、初期化信号IRSが入力される初期化端子IRT、並びに、第1および第2電圧信号Vn,Vrを出力するための第1および第2電圧信号出力端子OUTA,OUTBを備えている。
上記の初期化信号IRSは、電圧信号発生器32に、第1および第2電圧信号Vn,Vrのレベルの初期化および再設定(リセット)を実行させるための制御信号であり、ゲート線駆動回路30の動作開始時、並びに信号のシフト方向の変更時に活性化する単発パルスである。
図7の如く、電圧信号発生器32は、判定回路21とチャージポンプ回路22とから構成される。判定回路21は、初期化信号IRSの活性化に応答して、スタートパルス(第1制御パルスSTnまたは第2制御パルスSTr)とクロック信号CLK,/CLKとの位相の関係から、ゲート線駆動回路30における信号のシフト方向を判定し、その判定結果に応じたレベルの第1および第2電圧信号Vn,Vrを生成するものである。
図2のゲート線駆動回路30においては、最前段である単位シフトレジスタSR1のクロック端子CKにはクロック信号CLKが入力され、最後段である単位シフトレジスタSRnのクロック端子CKにはクロック信号/CLKが入力されている。従って、順方向シフト時は、図4の如くスタートパルス(第1制御パルスSTn)の次にクロック信号CLKが活性化する。また、逆方向シフト時は、図5の如くスタートパルス(第2制御パルスSTr)の次にクロック信号/CLKが活性化する。従って、スタートパルス(第1制御パルスSTnまたは第2制御パルスSTr)の次にクロック信号CLK,/CLKのどちらが先に活性化するかを判定できれば、ゲート線駆動回路30における信号のシフト方向を検知できる。
判定回路21は、スタートパルスの活性化後にクロック信号CLK,/CLKどちらが早く活性化するかを判定し、その判定結果に応じて第1電圧信号Vnのレベルを設定する第1電圧信号設定部21Aと、同じく第2電圧信号Vrのレベルを設定する第2電圧信号設定部21Bとから成る。第1電圧信号設定部21Aは、スタートパルスの活性化後に、クロック信号CLKの方が先に活性化すれば第1電圧信号VnをHレベル(活性レベル)にし、そうでなければ第1電圧信号VnをLレベル(非活性レベル)にする。第2電圧信号設定部21Bは、スタートパルスの活性化後に、クロック信号/CLKの方が先に活性化すれば第2電圧信号VrをHレベル(非活性レベル)にし、そうでなければ第2電圧信号VrをLレベル(活性レベル)にする。
第1および第2電圧信号設定部21A,21Bがこのように動作することにより、第1および第2電圧信号Vn,Vrは、ゲート線駆動回路30における信号のシフト方向に応じた互いに相補な信号になる。即ち、順方向シフト時には第1電圧信号VnがHレベル、第2電圧信号VrがLレベルになり、逆方向シフト時には第1電圧信号VnがLレベル、第2電圧信号VrがHレベルになる。
電圧信号発生器32のチャージポンプ回路22は、判定回路21によって生成された第1および第2電圧信号Vn,VrのHレベル電位の絶対値を増幅する(即ち、振幅を大きくする)ものである。電圧信号発生器32は、第1電圧信号VnのHレベルの電位を高めて保持する第1チャージポンプ回路22Aと、第2電圧信号VrのHレベルの電位を高めて保持する第2チャージポンプ回路22Bとから構成される。図7では、第1および第2チャージポンプ回路22A,22Bがそれぞれクロック信号CLK,/CLKを用いて駆動される例を示しているが、その駆動に用いる信号はクロック信号CLK,/CLKに限られず、所定の周期および振幅を有する繰り返し信号であればよい。
図7の電圧信号発生器32の構成を詳細に説明する。本実施の形態では、第1電圧信号出力端子OUTAが接続するノードを「ノードN13A」、第2電圧信号出力端子OUTBが接続するノードを「ノードN13B」とする。
判定回路21の第1電圧信号設定部21Aは、以下のトランジスタQ11A〜Q14A,Q15nA,Q15rA,Q16A〜Q19Aから構成される。トランジスタQ11Aは、ノードN13A(第1電圧信号出力端子OUTA)とハイ側電源電位VDDが供給される第2電源端子S2との間に接続し、ノードN13Aを充電するものである。トランジスタQ12A,Q17Aは共に、ノードN13Aとロー側電源電位VSSが供給される第1電源端子S1との間に接続し、ノードN13Aを放電するものである。トランジスタQ12Aのゲート(制御電極)はノードN13B(第2電圧信号出力端子OUTB)に接続され、トランジスタQ17Aのゲートは初期化信号IRSを受ける初期化端子IRTに接続される。
トランジスタQ11Aのゲートが接続するノードを「ノードN12A」とすると、トランジスタQ13Aは、クロック信号CLKが供給される第1クロック端子CK1とノードN12Aとの間に接続する。トランジスタQ14A,Q18Aは共に、ノードN12Aと第1電源端子S1との間に接続し、ノードN12Aを放電するものである。トランジスタQ14AのゲートはノードN13Bに接続され、トランジスタQ18Aのゲートは初期化端子IRTに接続される。
トランジスタQ13Aのゲートが接続するノードを「ノードN11A」とすると、トランジスタQ15nA,Q15rAは共に、第2電源端子S2とノードN11Aとの間に接続し、ノードN11Aを充電するものである。トランジスタQ15nAのゲートは、第1制御パルスSTnを受ける第1制御パルス入力端子INnに接続され、トランジスタQ15rAのゲートは第2制御パルスSTrを受ける第2制御パルス入力端子INrに接続される。トランジスタQ16A,Q19Aは共に、ノードN11Aと第1電源端子S1との間に接続し、ノードN11Aを放電するものである。トランジスタQ16AのゲートはノードN13Bに接続され、トランジスタQ19Aのゲートは初期化端子IRTに接続される。なお、トランジスタQ16Aは、トランジスタQ15nA,Q15rAよりもオン抵抗が充分低く設定されている。
判定回路21の第2電圧信号設定部21Bは、第1電圧信号設定部21Aとほぼ同様の構成の回路であり、以下のトランジスタQ11B〜Q14B,Q15nB,Q15rB,Q16B〜Q19Bから構成される。トランジスタQ11Bは、ノードN13B(第2電圧信号出力端子OUTB)と第2電源端子S2との間に接続し、ノードN13Bを充電するものである。トランジスタQ12B,Q17Bは共に、ノードN13Bと第1電源端子S1との間に接続し、ノードN13Bを放電するものである。トランジスタQ12BのゲートはノードN13A(第1電圧信号出力端子OUTA)に接続され、トランジスタQ17Bのゲートは初期化端子IRTに接続される。
トランジスタQ11Bのゲートが接続するノードを「ノードN12B」とすると、トランジスタQ13Bは、クロック信号/CLKが供給される第2クロック端子CK2とノードN12Bとの間に接続する。トランジスタQ14B,Q18Bは共に、ノードN12Bと第1電源端子S1との間に接続し、ノードN12Bを放電するものである。トランジスタQ14BのゲートはノードN13Aに接続され、トランジスタQ18Bのゲートは初期化端子IRTに接続される。
トランジスタQ13Bのゲートが接続するノードを「ノードN11B」とすると、トランジスタQ15nB,Q15rBは共に、第2電源端子S2とノードN11Bとの間に接続し、ノードN11Bを充電するものである。トランジスタQ15nBのゲートは、第1制御パルス入力端子INnに接続され、トランジスタQ15rBのゲートは第2制御パルス入力端子INrに接続される。トランジスタQ16B,Q19Bは共に、ノードN11Bと第1電源端子S1との間に接続し、ノードN11Bを放電するものである。トランジスタQ16BのゲートはノードN13Aに接続され、トランジスタQ19Bのゲートは初期化端子IRTに接続される。なお、トランジスタQ16Bは、トランジスタQ15nB,Q15rBよりもオン抵抗が充分低く設定されている。
チャージポンプ回路22の第1チャージポンプ回路22Aは、以下のトランジスタQ21A〜Q25Aおよび容量素子C1Aから構成される。トランジスタQ23Aは、ノードN13A(第1電圧信号出力端子OUTA)と第2電源端子S2との間に接続する。トランジスタQ23Aのゲートが接続するノードを「ノードN15A」と定義する。ノードN13AとノードN15Aとの間には、トランジスタQ20A,Q21Aが直列に接続しており、当該トランジスタQ20A,Q21Aの間の接続ノードを「ノードN14A」と定義する。
ノードN13AとノードN14Aとの間に接続するトランジスタQ20Aのゲートは、第2電源端子S2に接続される。ノードN14AとノードN15Aとの間に接続するトランジスタQ21Aのゲートは、ノードN14Aに接続される。即ち、トランジスタQ21Aはダイオード接続されている。また容量素子C1Aは、クロック信号/CLKが供給される第2クロック端子CK2とノードN14Aとの間に接続される。
トランジスタQ24A,Q25Aは共に、ノードN15Aと第1電源端子S1との間に接続し、ノードN15Aを放電するものである。トランジスタQ24AのゲートはノードN13B(第2電圧信号出力端子OUTB)に接続され、トランジスタQ25Aのゲートは初期化端子IRTに接続される。
チャージポンプ回路22の第2チャージポンプ回路22Bは、第1チャージポンプ回路22Aとほぼ同様の構成の回路であり、以下のトランジスタQ21B〜Q25Bおよび容量素子C1Bから構成される。トランジスタQ23Bは、ノードN13B(第2電圧信号出力端子OUTB)と第2電源端子S2との間に接続する。トランジスタQ23Bのゲートが接続するノードを「ノードN15B」と定義する。ノードN13BとノードN15Bとの間には、トランジスタQ20B,Q21Bが直列に接続しており、当該トランジスタQ20B,Q21Bの間の接続ノードを「ノードN14B」と定義する。
ノードN13BとノードN14Bとの間に接続するトランジスタQ20Bのゲートは、第2電源端子S2に接続される。ノードN14BとノードN15Bとの間に接続するトランジスタQ21Bのゲートは、ノードN14Bに接続される。即ち、トランジスタQ21Bはダイオード接続されている。また容量素子C1Bは、クロック信号CLKが供給される第1クロック端子CK1とノードN14Bとの間に接続される。
トランジスタQ24B,Q25Bは共に、ノードN15Bと第1電源端子S1との間に接続し、ノードN15Bを放電するものである。トランジスタQ24BのゲートはノードN13A(第1電圧信号出力端子OUTA)に接続され、トランジスタQ25Bのゲートは初期化端子IRTに接続される。
以下、本実施の形態に係る電圧信号発生器32の動作を説明する。ここでも簡単のため、クロック信号CLK,/CLK、第1および第2電圧信号Vn,Vr、第1および第2制御パルスSTn,STr、並びに初期化信号IRSにおいては、Hレベル(活性レベル)の電位はハイ側電源電位VDDと等しく、Lレベル(非活性レベル)の電位はロー側電源電位VSS(=0)に等しいものとする。さらに、単位シフトレジスタSRを構成する各トランジスタは全てN型TFTであり、それらのしきい値電圧は全て等しくVthであると仮定する。
まず、順方向シフト時における電圧信号発生器32の動作について説明する。図8は、その動作を示す信号波形図である。先に述べたように、順方向シフト時には、スタートパルスとしての第1制御パルスSTnが活性化された後、クロック信号CLKがクロック信号/CLKより先に活性化する。
初期状態として、電圧信号発生器32に供給される初期化信号IRS、第1および第2制御パルスSTn,STr並びにクロック信号CLK,/CLKは何れもLレベルであると仮定する。
スタートパルスとしての第1制御パルスSTnの活性化に先立ち、時刻t0で、初期化信号IRSがHレベルになる。すると判定回路21では、第1電圧信号設定部21AのトランジスタQ17A,Q18A,Q19Aおよび第2電圧信号設定部21BのトランジスタQ17B,Q18B,Q19Bがオンし、ノードN11A,N12A,N13A,N11B,N12B,N13Bは何れもLレベルになる。よって、トランジスタQ11A,Q13A,Q11B,Q13Bはオフになる。
またチャージポンプ回路22では、第1チャージポンプ回路22AのトランジスタQ25Aがオンになり、ノードN15AがLレベルになる。よってトランジスタQ23Aはオフになる。またノードN14Aは、オン状態のトランジスタQ20AおよびトランジスタQ17Aを通して放電されLレベルになる。第2チャージポンプ回路22Bでも同様に、トランジスタQ25Bがオンになり、ノードN15BがLレベルになるため、トランジスタQ23Bはオフになる。またノードN14Bは、オン状態のトランジスタQ20BおよびトランジスタQ17Bを通して放電されてLレベルになる。
このように時刻t0では、トランジスタQ11A,Q23A,Q11B,Q23Bがオフ、トランジスタQ17A,Q17Bがオンになるため、ノードN13Aに接続する第1電圧信号出力端子OUTAおよびノードN13Bに接続する第2電圧信号出力端子OUTBは共にLレベル(VSS)になる。基本的に第1および第2電圧信号Vn,Vrは互いに相補な信号であるが、この段階では例外的に第1および第2電圧信号Vn,Vrは両方ともLレベルになる。従って、このときトランジスタQ12A,Q14A,Q16A,Q24A,Q12B,Q14B,Q16B,Q24Bはオフ状態である。
時刻t1で初期化信号IRSがLレベルに戻ると、判定回路21のトランジスタQ17A,Q18A,Q19A,Q17B,Q18B,Q19Bはオフするが、ノードN11A,N12A,N13A,N11B,N12B,N13BはLレベルのまま変化しない。またチャージポンプ回路22では、トランジスタQ25A,Q25Bがオフするが、ノードN15A,N15BもLレベルに維持される。
続く時刻t2で、スタートパルスとしての第1制御パルスSTnが活性化される。すると第1電圧信号設定部21AのトランジスタQ15nAおよび第2電圧信号設定部21BのトランジスタQ15nBがオンし、ノードN11A,N11Bがそれぞれ充電されてHレベル(VDD−Vth)になる。応じてトランジスタQ13A,Q13Bがオンするが、この時点ではクロック信号CLK,/CLKはLレベルであるため、ノードN12A,N12BはLレベルのままである。
時刻t3で第1制御パルスSTnがLレベルに戻ると、トランジスタQ15nA,Q15nBはオフするが、ノードN11A,N11Bはフローティング状態でHレベルに維持される。
続く時刻t4でクロック信号CLKがHレベルになると、ノードN12Aは、オン状態のトランジスタQ13Aを通して充電されてHレベルになる。このときトランジスタQ13Aのゲート・チャネル間容量を介する結合により、ノードN11Aが昇圧される。その結果、トランジスタQ13Aが非飽和領域で動作し、ノードN12AのHレベルの電位はクロック信号CLKと同じVDDまで上昇する。ノードN12AがHレベルになったことでトランジスタQ11Aがオンし、ノードN13Aが充電される。よって第1電圧信号出力端子OUTAに出力される第1電圧信号Vnは電位VDD−VthのHレベルになる。
このとき第1チャージポンプ回路22Aでは、ノードN14AがトランジスタQ20Aを通して充電されて電位VDD−Vthになり、応じてノードN15AがトランジスタQ21Aを通して充電されて電位VDD−2・Vthになる。
一方、第2電圧信号設定部21BではトランジスタQ12B,Q14B,Q16Bがオンする。応じてノードN11BはLレベルになるため、トランジスタQ13Bがオフになる。ノードN12B,N13BはLレベルのまま変化しない。よって第2電圧信号出力端子OUTBに出力される第2電圧信号VrはLレベル(VSS)に維持される。
第2チャージポンプ回路22Bは、ノードN13A(第1電圧信号Vn)がHレベルになると非活性化される。即ち、第2チャージポンプ回路22Bでは、ノードN13AがHレベルの間、トランジスタQ24Bがオンし、ノードN15BはLレベルに維持され、トランジスタQ23Bはオフに維持される。また、クロック信号CLKがHレベルに変化するとき、容量素子C1Bを介する結合のためノードN14Bの電位が上昇しようとするが、トランジスタQ20BおよびトランジスタQ12Bがオンしているため、ノードN14BはLレベルに維持される。つまり、第1電圧信号VnがHレベルのとき、第2チャージポンプ回路22Bではチャージポンプ動作は行われない。
その後、時刻t5でクロック信号CLKがLレベルに戻る。このときトランジスタQ13Aがオンしているため、ノードN12Aはクロック信号CLKに追随してLレベルになる。応じてトランジスタQ11Aはオフするが、ノードN13Aはフローティング状態でHレベル(VDD−Vth)に維持される。
続く時刻t6で、クロック信号/CLKがHレベルになる。第1電圧信号設定部21Aでは、トランジスタQ13Bはオフしているため、ノードN12BはLレベルから変化しない。よってトランジスタQ11Bはオフを維持し、ノードN13B(第2電圧信号出力端子OUTB)はLレベルに維持される。よって第2電圧信号VrはLレベルに維持される。
第1チャージポンプ回路22Aでは、クロック信号/CLKがHレベルになるとき、容量素子C1Aを介する結合のためノードN14Aが昇圧される。このときノードN13AがトランジスタQ20Aのソースとなるが、その電位はVDD−Vthなので、トランジスタQ20Aのゲート・ソース間電圧はVthであり、トランジスタQ20Aは実質的にオフ状態である。一方、トランジスタQ21Aはオンし、ノードN14Aの電荷がノードN15Aへと移動する。ノードN14A,N15Aの寄生容量値が容量素子C1Aの容量値に比べて充分小さいと仮定すると、ノードN14A,N15Aの電位はクロック信号/CLKの振幅(VDD)と同程度上昇し、ノードN14Aの電位は2・VDD−Vth、ノードN15Aの電位は2・VDD−2・Vthになる。
このチャージポンプ動作によってノードN15Aの電位が高められると、トランジスタQ23Aが非飽和領域で動作するため、ノードN13A(第1電圧信号出力端子OUTA)のHレベルの電位はVDDにまで上昇する。その結果、第1電圧信号VnのHレベルはVDDになる。
時刻t7でクロック信号/CLKがLレベルになると、容量素子C1Aを介した結合によりノードN14Aの電位はVDD−Vthに戻るが、トランジスタQ21Aがダイオードとして機能するためノードN15AからノードN14Aへは電流が流れず、ノードN15Aの電位は2・VDD−2・Vthに維持される。よってトランジスタQ23Aは引き続き非飽和領域で動作し、第1電圧信号Vnは低インピーダンスで電位VDDに維持される。
ノードN15Aは高インピーダンス(フローティング)状態になり、トランジスタQ24Aのリーク電流によりその電位は徐々に低下する。しかし時刻t7以降はクロック信号/CLKの周期でチャージポンプ動作が繰り返し行われ、ノードN15Aからリークした分の電荷が補填されるので、ノードN15Aの電位はほぼ一定(2・VDD−2・Vth)に保たれる。よってトランジスタQ23Aは、時刻t7以降も継続して非飽和領域で動作し、第1電圧信号Vnは低インピーダンスで電位VDDに維持される。
またそれにより、第2電圧信号設定部21BのトランジスタQ12Bのオンが維持されるため、第2電圧信号Vrは低インピーダンスで電位VSSに維持される。つまり、トランジスタQ12Bは、第1電圧信号VnがHレベルになる間、第2電圧信号出力端子OUTBを放電して、第2電圧信号VrをLレベルに維持する手段として機能する。
その後、フレームの最後(ブランキング期間)に、エンドパルスとしての第2制御パルスSTrが一定期間Hレベルにされる。図4に示したように、エンドパルスとしての第2制御パルスSTrは、クロック信号CLKと同位相でHレベルになる。よって第2制御パルスSTrがHレベルになるとき、第1電圧信号設定部21AのノードN11AはトランジスタQ13Aのゲート・チャネル間容量を介する結合により昇圧され、トランジスタQ15rAでは第2電源端子S2側がソースになる。よって第2制御パルスSTrがHレベル(VDD)になっても、トランジスタQ15rAはソース・ゲート間電圧が0のためオンしない。
一方、第2電圧信号設定部21Bでは、トランジスタQ15rBのソースはノードN11B側である。よって第2制御パルスSTrがHレベルになるとトランジスタQ15rBがオンし、第2電源端子S2からノードN11Bへと電流が流れる。しかしトランジスタQ15nB,Q15rBよりもオン抵抗が充分低いトランジスタQ16Bがオンしているため、ノードN11BはLレベルに維持される。
その後、次のフレームに移行するとき、スタートパルスとしての第1制御パルスSTnが再びHレベルになる。このとき第1電圧信号設定部21AではトランジスタQ15nAがオンし、ノードN11AはHレベルに維持される。また第2電圧信号設定部21Bでは、トランジスタQ15nBがオンするが、トランジスタQ16BがオンしているためノードN11BはLレベルに維持される。
ここで、トランジスタQ15nA,Q15rA,Q16Aから成る回路に注目すると、上記のようにトランジスタQ16AはトランジスタQ15nA,Q15rAよりもオン抵抗が充分低く設定されている。よってノードN13BがHレベルのとき(トランジスタQ16Aがオンのとき)は、ノードN11AはLレベルになる。またノードN13BがLレベルのとき(トランジスタQ16Aがオフのとき)は、トランジスタQ15nA,Q15rAがオンしたときに供給される電荷によってノードN11AはHレベルになる。つまりトランジスタQ15nA,Q15rA,Q16Aは、ノードN13Bを入力端、ノードN11Aを出力端とし、第1および第2制御パルスSTn,STrが電源として供給されるレシオ型インバータを構成している。
同様に、トランジスタQ15nB,Q15rB,Q16Bは、ノードN13Aを入力端、ノードN11Bを出力端とし、第1および第2制御パルスSTn,STrが電源として供給されるレシオ型インバータを構成している。
以降、次に初期化信号IRSが活性化されるまでの間、トランジスタQ15nA,Q15rA,Q16Aから成るインバータがノードN11AをHレベルに維持し、トランジスタQ15nB,Q15rB,Q16Bから成るインバータがノードN11BをLレベルに維持する。そのため第1電圧信号VnはHレベル、第2電圧信号VrはLレベルに維持される。このとき第1電圧信号VnのHレベルの電位は、第1チャージポンプ回路22Aの働きによりVDDに維持される。
次に、図2のゲート線駆動回路30の逆方向シフト時における電圧信号発生器32の動作について説明する。図9は、その動作を示す信号波形図である。逆方向シフト時には、スタートパルスとしての第2制御パルスSTrが活性化された後、クロック信号/CLKがクロック信号CLKより先に活性化される。
ここでも初期状態として、電圧信号発生器32に供給される初期化信号IRS、第1および第2制御パルスSTn,STr並びにクロック信号CLK,/CLKは何れもLレベルであると仮定する。
スタートパルスとしての第2制御パルスSTrの活性化に先立ち、時刻t10で、初期化信号IRSがHレベルになる。このときの判定回路21およびチャージポンプ回路22の動作は、順方向シフトの場合と同様である。即ち、トランジスタQ17A,Q18A,Q19A,25A,Q17B,Q18B,Q19B,25Bがオンし、ノードN11A,N12A,N13A,N15A,N11B,N12B,N13B,N15BがLレベルになる。よって、トランジスタQ11A,Q13A,Q23A,Q11B,Q13B,Q23Bはオフになる。またノードN14Aは、オン状態のトランジスタQ20A,Q17Aを通して放電されLレベルになり、ノードN14Bは、オン状態のトランジスタQ20B,Q17Bを通して放電されてLレベル(VSS)になる。
よってこのとき第1および第2電圧信号Vn,Vrは共にLレベルになる。応じてトランジスタQ12A,Q14A,Q16A,Q24A,Q12B,Q14B,Q16B,Q24Bがオフになる。
時刻t11で初期化信号IRSがLレベルに戻ると、判定回路21では、トランジスタQ17A,Q18A,Q19A,Q25A,Q17B,Q18B,Q19B,Q25Bはオフするが、ノードN11A,N12A,N13A,N15A,N11B,N12B,N13B,ノードN15BはLレベルのまま変化しない。
続く時刻t12で、スタートパルスとしての第2制御パルスSTrが活性化される。すると第1電圧信号設定部21AのトランジスタQ15rAおよび第2電圧信号設定部21BのトランジスタQ15rBがオンし、ノードN11A,N11BがそれぞれHレベル(VDD−Vth)になる。応じてトランジスタQ13A,Q13Bがオンするが、この時点ではクロック信号CLK,/CLKは共にLレベルであるため、ノードN12A,N12BはLレベルのままである。
時刻t13で第2制御パルスSTrがLレベルに戻ると、トランジスタQ15rA,Q15rBはオフするが、ノードN11A,N11Bはフローティング状態でHレベルに維持される。
続く時刻t14で、クロック信号/CLKがHレベルになると、ノードN12Bが、オン状態のトランジスタQ13Bを通して充電されてHレベルになる。このときトランジスタQ13Bのゲート・チャネル間容量を介する結合により、ノードN11Bが昇圧される。その結果、トランジスタQ13Bは非飽和領域で動作し、ノードN12BのHレベルの電位はクロック信号/CLKと同じVDDまで上昇する。ノードN12BがHレベルになったことで、トランジスタQ11Bがオンし、ノードN13Bが充電される。よって第2電圧信号出力端子OUTBに出力される第2電圧信号Vrは電位VDD−VthのHレベルになる。
このとき第2チャージポンプ回路22Bでは、ノードN14BがトランジスタQ20Bを通して充電されて電位VDD−Vthになり、応じてノードN15BがトランジスタQ21Bを通して充電されて電位VDD−2・Vthになる。
一方、第1電圧信号設定部21AではトランジスタQ12A,Q14A,Q16Aがオンになる。ノードN11Aは放電されてLレベルになり、トランジスタQ13Aがオフになる。ノードN12A,N13AはLレベルのまま変化しない。よって第1電圧信号出力端子OUTAに出力される第1電圧信号VnはLレベル(VSS)に維持される。
第1チャージポンプ回路22Aでは、ノードN13BがHレベルになると非活性化される。即ち、第1チャージポンプ回路22Aでは、ノードN13BがHレベルの間、トランジスタQ24Aがオンし、ノードN15AはLレベルに維持され、トランジスタQ23Aはオフに維持される。またクロック信号/CLKがHレベルに変化するとき、容量素子C1Aを介する結合のためノードN14Aの電位が上昇しようとするが、トランジスタQ20AおよびトランジスタQ12Aがオンしているので、ノードN14AはLレベルに維持される。つまり、第1電圧信号VnがHレベルのとき、第1チャージポンプ回路22Aではチャージポンプ動作は行われない。
時刻t15でクロック信号/CLKがLレベルに戻る。このときトランジスタQ13Bがオンしているため、ノードN12Bはクロック信号/CLKに追随してLレベルになる。応じてトランジスタQ11Bはオフになるが、ノードN13Bはフローティング状態でHレベルに維持される。
続く時刻t16で、クロック信号CLKがHレベルになる。第1電圧信号設定部21Aでは、トランジスタQ13Aはオフしているため、ノードN12AはLレベルから変化しない。よってトランジスタQ11Aはオフに維持され、ノードN13A(第1電圧信号出力端子OUTA)はLレベルを維持する。
第2チャージポンプ回路22Bでは、クロック信号CLKがHレベルになるとき、容量素子C1Bを介する結合によりノードN14Bが昇圧される。このときノードN13BがトランジスタQ20Bのソースとなるが、その電位はVDD−Vthなので、トランジスタQ20Bのゲート・ソース間電圧がVthとなっており、トランジスタQ20Bは実質的にオフ状態である。一方、トランジスタQ21Bはオンし、ノードN14Bの電荷がノードN15Bへと移動する。ノードN14B,N15Bの寄生容量値が容量素子C1Bの容量値に比べて充分小さいと仮定すると、ノードN14B,N15Bの電位はクロック信号CLKの振幅(VDD)と同程度上昇し、ノードN14Bの電位は2・VDD−Vth、ノードN15Bの電位は2・VDD−2・Vthになる。
このチャージポンプ動作によってノードN15Bの電位が高められると、トランジスタQ23Bが非飽和領域で動作するため、ノードN13B(第2電圧信号出力端子OUTB)のHレベルの電位はVDDにまで上昇する。その結果、第2電圧信号VrのHレベルはVDDになる。
時刻t17でクロック信号CLKがLレベルになると、容量素子C1Bを介した結合によりノードN14Bの電位はVDD−Vthに戻るが、トランジスタQ21Bがダイオードとして機能するためノードN15BからノードN14Bへは電流が流れず、ノードN15Bの電位は2・VDD−2・Vthに維持される。よってトランジスタQ23Bは引き続き非飽和領域で動作し、第2電圧信号Vrは低インピーダンスで電位VDDに維持される。
ノードN15Bは高インピーダンス(フローティング)状態になるので、トランジスタQ24Bのリーク電流によりその電位は徐々に低下する。しかし時刻t17以降はクロック信号CLKの周期でチャージポンプ動作が繰り返し行われ、ノードN15Bからリークした分の電荷が補填されるので、ノードN15Bの電位はほぼ一定(2・VDD−2・Vth)に維持される。よってトランジスタQ23Bは、時刻t17以降も継続して非飽和領域で動作し、第2電圧信号Vrは低インピーダンスで電位VDDに維持される。
それにより、第1電圧信号設定部21AのトランジスタQ12Aはオンに維持されるため、第1電圧信号Vnは低インピーダンスで電位VSSに維持される。つまり、トランジスタQ12Aは、第2電圧信号VrがHレベルになる間、第1電圧信号出力端子OUTAを放電して、第1電圧信号VnをLレベルに維持する手段として機能する。
その後、フレームの最後に対応するタイミングで、エンドパルスとしての第1制御パルスSTnが一定期間Hレベルになる。図5に示したように、エンドパルスとしての第1制御パルスSTnは、クロック信号/CLKと同位相でHレベルになる。よって第1制御パルスSTnがHレベルになるとき、第2電圧信号設定部21BのノードN11はトランジスタQ13Bのゲート・チャネル間容量を介する結合のため昇圧され、トランジスタQ15nBでは第2電源端子S2側がソースになる。よって第1制御パルスSTnがHレベル(VDD)になっても、トランジスタQ15nBはソース・ゲート間電圧が0のためオンしない。
一方、第1電圧信号設定部21Aでは、トランジスタQ15nBのソースはノードN11A側なので、第1制御パルスSTnがHレベルになるとトランジスタQ15nBがオンして、第2電源端子S2からノードN11Aへと電流が流れる。しかしトランジスタQ15nA,Q15rAよりもオン抵抗が充分に低いトランジスタQ16Aがオンしているので、ノードN11AはLレベルに維持される。
その後、次のフレームに移行すると、スタートパルスとしての第2制御パルスSTrが再びHレベルになる。このとき第1電圧信号設定部21Aでは、トランジスタQ15nAがオンするが、トランジスタQ16AがオンしているためノードN11AはLレベルに維持される。また第2電圧信号設定部21BではトランジスタQ15nBがオンし、ノードN11BはHレベルに維持される。
以降、次に初期化信号IRSが活性化されるまでの間、トランジスタQ15nA,Q15rA,Q16Aから成るインバータがノードN11AのLレベルを維持し、トランジスタQ15nB,Q15rB,Q16Bから成るインバータがノードN11BのHレベルを維持する。それにより、第1電圧信号VnはLレベル、第2電圧信号VrはHレベルに維持される。また第2電圧信号VrのHレベルの電位は、第2チャージポンプ回路22BによってVDDに維持される。
ここで、ゲート線駆動回路30において信号のシフト方向が変化するときの、電圧信号発生器32の動作を説明する。図10は、順方向シフトから逆方向シフトへと切り替わるときの信号波形図であり、同図に示す各時刻は、図8および図9に示したものに対応している。ゲート線駆動回路30は、時刻t0の次のフレームから順方向シフトを行っており、その後の時刻t10の次のフレームから、それが逆方向シフトに切り替わっている。
図10の如く、シフト方向が切り替わるとき(時刻t10)、初期化信号IRSが活性化される。時刻t10より前の期間では、図8で説明した電圧信号発生器32の動作により、第1電圧信号VnがHレベル、第2電圧信号VrがLレベルに設定されているが、初期化信号IRSがHレベルになると、第1および第2電圧信号Vn,Vrは、一旦Lレベルになる。
そしてスタートパルス(ここでは第2制御パルスSTr)がHレベルになり、その後にクロック信号/CLKがクロック信号CLKよりも先に活性化すると、電圧信号発生器32は、ゲート線駆動回路30の動作が逆方向シフトであると判定し、第1電圧信号VnをLレベル、第2電圧信号VrをHレベルに設定する。
図示は省略するが、逆方向シフトから順方向シフトに切り替わるときも、その切り替わりのタイミングで初期化信号IRSを活性化することにより、電圧信号発生器32は第1および第2電圧信号Vn,Vrを正しいレベル(第1電圧信号VnをHレベル、第2電圧信号VrをLレベル)に設定することができる。
なお、初期化信号IRSは、少なくともゲート線駆動回路30でシフト方向が切り替わるフレームの直前に活性化されればよい。例えば、シフト方向が切り替わるか否かに関わらず全フレームの前(ブランキング期間)に初期化信号IRSを活性化してもよいが、その場合はフレーム毎に第1および第2電圧信号Vn,Vrがリセットされ、その度に電圧信号発生器32で各ノードの充放電が行われるので電力消費が大きくなる。またゲート線駆動回路30の構成によっては、第1および第2電圧信号Vn,Vrがリセットされる毎にダミーフレームを設ける必要が生じる(詳細は後述する)。これらの観点から、初期化信号IRSは、一旦シフト方向が設定された後はそれが切り替わるまで活性化させないことが好ましい。
以上のように、本実施の形態の電圧信号発生器32は、初期化信号IRSの活性化に応答して、スタートパルス(第1制御パルスSTnまたは第2制御パルスSTr)とクロック信号CLK,/CLKとの位相の関係からゲート線駆動回路30における信号のシフト方向を判定し、第1および第2電圧信号Vn,Vrをそのシフト方向に対応したレベルに設定することができる。従って、シフト方向を制御するための互いに相補な2つの電圧信号を外部から供給する必要が無い。
さらに、図7の電圧信号発生器32を構成するトランジスタは、全て同じ導電型であるので、CMOS回路を用いた場合に比較して、少ない製造工程数で形成可能である。また同一導電型のトランジスタのみで構成されたシフトレジスタ(例えば図3)を用いたゲート線駆動回路30と同一の基板上に形成することも容易に行うことができる。その結果、液晶表示装置100のコスト削減に寄与できる。
上記の電圧信号発生器32の動作から分かるように、本実施の形態の電圧信号発生器32は、シフト方向の判定および第1および第2電圧信号Vn,Vrのレベル設定を、ディジタル的な動作で実現しているため、周囲温度や電源電圧、トランジスタの電気的特性のばらつきなどの影響が少なく、使用条件に起因する誤動作が生じ難い。
但し、電圧信号発生器32が生成する第1および第2電圧信号Vn,Vrを用いて、図3の単位シフトレジスタSRで構成された図2のゲート線駆動回路30を動作させる場合、以下の点に留意する必要がある。
順方向シフト時における第1段目の単位シフトレジスタSR1に注目する。順方向シフト時の単位シフトレジスタSR1では、スタートパルスとしての第1制御パルスSTnが活性化したときに、ノードN1を充電してセット状態になる必要がある。そのためには、第1制御パルスSTnの活性期間に第1電圧信号VnがHレベルになっている必要がある。しかし図8から分かるように、電圧信号発生器32は、スタートパルスとしての第1制御パルスSTnの活性期間が終わって、その次にクロック信号CLKが立ち上がるタイミングで第1電圧信号VnをHレベルにする。よって順方向シフト時の単位シフトレジスタSR1は、初期化信号IRSが活性化された直後の第1制御パルスSTnの活性化に応答して動作を開始することができない。
一方、逆方向シフトの場合、最後段の単位シフトレジスタSRnは、スタートパルスとしての第2制御パルスSTrがHレベルになるときに、ノードN1を充電してセット状態になる必要がある。そのためには、第2制御パルスSTrの活性期間に第2電圧信号VrがHレベルになっていることが必要である。しかし図9から分かるように、電圧信号発生器32は、スタートパルスとしての第2制御パルスSTrの活性期間が終わって、その次にクロック信号/CLKが立ち上がるタイミングで第2電圧信号VrをHレベルにする。よって逆方向シフト時の単位シフトレジスタSRnは、初期化信号IRSが活性化された直後の第2制御パルスSTrの立ち上がりと同時に動作を開始することができない。
つまり、図3の単位シフトレジスタSRで構成された図2のゲート線駆動回路30は、電圧信号発生器32で第1および第2電圧信号Vn,Vrがリセットされた後の最初のフレームでは正常に動作することができない。従って、第1および第2電圧信号Vn,Vrをリセットした後の最初のフレームは、ゲート線駆動回路30に通常の動作を行わせないダミーフレームとする必要がある。ダミーフレームを少なくするために、初期化信号IRSを活性化させる期間は、シフト方向が切り替わるフレームの直前のみであることが好ましい。
[第1の変更例]
図11は、実施の形態1の第1の変更例に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、図7の回路に対し、容量素子C1A,C1Bをそれぞれトランジスタを用いて構成したものである。
即ち、図11の電圧信号発生器32では、容量素子C1Aは、ゲートがノードN14Aに接続され、2つの電流電極(ソースおよびドレイン)が共に第2クロック端子CK2に接続したトランジスタQ40Aにより構成されている。トランジスタQ40Aは、ノードN14Aが活性レベルになり、ソース・ドレイン間にチャネルが形成された期間にのみ容量素子として機能する。同様に、容量素子C1Bは、ゲートがノードN14Bに接続され、2つの電流電極(ソースおよびドレイン)が共に第1クロック端子CK1に接続したトランジスタQ40Bにより構成されている。トランジスタQ40Bは、ノードN14Bが活性レベルの期間にのみ容量素子として機能する。このようにMOSトランジスタのゲートとチャネルを両電極として用いた容量素子を「MOS容量素子」と称する。
例えば、電圧信号発生器32が、第1電圧信号VnをHレベル、第2電圧信号VrをLレベルに設定している場合(順方向シフト時)、ノードN14AはHレベル、ノードN14BはLレベルである。このときトランジスタQ40Aは容量素子として機能するため、第1チャージポンプ回路22Aでは第1電圧信号Vnを電位VDDに維持するためのチャージポンプ動作が行われる。
一方、第2チャージポンプ回路22Bでは、トランジスタQ40Bは容量素子として機能しないため、クロック信号CLKの立ち上がり時にノードN14Bの電位が上昇しようとする現象が生じない。そのため第2電圧信号VrのLレベルをより低い電位で維持することができる。また第2チャージポンプ回路22Bに交流的な電流が流れることが抑制されるため、第2チャージポンプ回路22Bにおける消費電力を低減する効果も得られる。
また電圧信号発生器32が、第1電圧信号VnをLレベル、第2電圧信号VrをHレベルに設定している場合(逆方向シフト時)は、トランジスタQ40Bは容量素子として機能するが、トランジスタQ40Aは容量素子として機能しない。
よって第2チャージポンプ回路22Bでは第2電圧信号Vrを電位VDDに維持するためのチャージポンプ動作が行われ、また第1チャージポンプ回路22Aでは、クロック信号/CLKの立ち上がり時にノードN14Bの電位が上昇しようとする現象が生じない。よって第1電圧信号Vnをより低い電位で維持でき、また第1チャージポンプ回路22Aに交流的な電流が流れることが抑制されるため消費電力低減の効果も得られる。
つまり本変更例によれば、電圧信号発生器32が出力する第1および第2電圧信号Vn,Vrの非活性レベルの電位をより低くでき、且つチャージポンプ回路22の消費電力を低減できる。
[第2の変更例]
図12は、実施の形態1の第2の変更例に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、図7の回路に対し、チャージポンプ回路22の構成を変更したものである。
本変更例において、第1チャージポンプ回路22Aは、以下のトランジスタQ30A〜Q33Aおよび容量素子C2A,C3Aにより構成される。トランジスタQ30A,Q32Aは、それぞれノードN13A(第1電圧信号出力端子OUTA)とハイ側電源電位VDDが供給される第2電源端子S2との間に接続する。トランジスタQ30Aのゲートが接続するノードを「ノードN16A」とすると、ノードN16Aとクロック信号/CLKが供給される第2クロック端子CK2との間に容量素子C2Aが接続され、ノードN16AとノードN13Aとの間にトランジスタQ31Aが接続される。トランジスタQ31Aのゲートは第2電源端子S2に接続される。
またトランジスタQ32Aのゲートが接続するノードを「ノードN17A」とすると、ノードN17Aとクロック信号CLKが供給される第1クロック端子CK1との間に容量素子C3Aが接続され、ノードN17AとノードN13Aとの間にトランジスタQ33Aが接続される。トランジスタQ33Aのゲートは第2電源端子S2に接続される。
第2チャージポンプ回路22Bは、第1チャージポンプ回路22Aと同様の構成を有している。即ち、第2チャージポンプ回路22Bは、以下のトランジスタQ30B〜Q33Bおよび容量素子C2B,C3Bにより構成される。トランジスタQ30B,Q32Bは、それぞれノードN13B(第2電圧信号出力端子OUTB)とハイ側電源電位VDDが供給される第2電源端子S2との間に接続する。トランジスタQ30Bのゲートが接続するノードを「ノードN16B」とすると、ノードN16Bと第1クロック端子CK1との間に容量素子C2Bが接続され、ノードN16BとノードN13Bとの間にトランジスタQ31Bが接続される。トランジスタQ31Bのゲートは第2電源端子S2に接続される。
またトランジスタQ32Bのゲートが接続するノードを「ノードN17B」とすると、ノードN17Bと第2クロック端子CK2との間に容量素子C3Bが接続され、ノードN17BとノードN13Bとの間にトランジスタQ33Bが接続される。トランジスタQ33Bのゲートは第2電源端子S2に接続される。
本変更例に係るチャージポンプ回路22の動作を説明する。まず順方向シフト時における動作を示す。このとき判定回路21は第1電圧信号VnをHレベル、第2電圧信号VrをLレベルに設定する。
この場合、第1チャージポンプ回路22AのノードN16Aの電位は、クロック信号/CLKがLレベルのときVDD−Vthであるが、それがHレベルになると容量素子C2Aを介する結合により2・VDD−Vthに昇圧される。またノードN17Aの電位は、クロック信号CLKがLレベルのときVDD−Vthであるが、それがHレベルになると容量素子C3Aを介する結合により2・VDD−Vthに昇圧される。従って、クロック信号/CLKがHレベルの期間は、トランジスタQ30Aが非飽和領域で動作して第1電圧信号VnのHレベル電位を低インピーダンスのVDDにする。またクロック信号CLKがHレベルの期間は、トランジスタQ32Aが非飽和領域で動作して第1電圧信号VnのHレベル電位を低インピーダンスのVDDにする。
一方、第2チャージポンプ回路22Bでは、ノードN13BがLレベルであるため、ノードN16Bはオン状態のトランジスタQ31Bを通して放電され、ノードN17Bはオン状態のトランジスタQ33Bを通して放電される。また第2電圧信号設定部21BのトランジスタQ12Bもオンしているため、ノードN13B,N16B,N17Bは何れも低インピーダンスでLレベルに固定される。
次に、当該チャージポンプ回路22の逆方向シフト時の動作を説明する。このとき判定回路21は第1電圧信号VnをLレベル、第2電圧信号VrをHレベルに設定する。
この場合、第1チャージポンプ回路22Aでは、ノードN13AがLレベルであるため、ノードN16Aはオン状態のトランジスタQ31Aを通して放電され、ノードN17Aはオン状態のトランジスタQ33Aを通して放電される。また第1電圧信号設定部21AのトランジスタQ12Aもオンしているため、ノードN13A,N16A,N17Aは何れも低インピーダンスでLレベルに固定される。
一方、第2チャージポンプ回路22BのノードN16Bの電位は、クロック信号CLKがLレベルのときVDD−Vthであるが、それがHレベルになると容量素子C2Bを介する結合により2・VDD−Vthに昇圧される。またノードN17Bの電位は、クロック信号/CLKがLレベルのときVDD−Vthであるが、それがHレベルになると容量素子C3Bを介する結合により2・VDD−Vthに昇圧される。従って、クロック信号CLKがHレベルの期間は、トランジスタQ30Bが非飽和領域で動作して第2電圧信号VrのHレベル電位を低インピーダンスのVDDにする。またクロック信号/CLKがHレベルの期間は、トランジスタQ32Bが非飽和領域で動作して第2電圧信号VrのHレベル電位を低インピーダンスのVDDにする。
なお、上記の第1の変更例は、本変更例に対しても適用可能である。即ち、容量素子C2A,C3A,C2B,C3BをそれぞれMOS容量素子としてもよい(各MOS容量素子においては、それを構成するトランジスタのゲートをノードN16A,N17A,N16B,N17B側にし、ソース/ドレインを第1および第2クロック端子CK1,CK2側にする)。それにより、第1および第2電圧信号Vn,Vrの非活性レベルの電位をより低くでき、且つチャージポンプ回路22の消費電力を低減することができる。
[第3の変更例]
例えば上記の特許文献2のように、順方向シフト時のスタートパルスと逆方向シフト時のスタートパルスとを1つの信号に統合することが可能なシフトレジスタもある。そのようなシフトレジスタでは、順方向シフト時および逆方向シフト時で同じスタートパルスが使用される。本実施の形態の電圧信号発生器は、そのような場合にも適用可能である。
図13は、実施の形態1の第3の変更例に係る電圧信号発生器32の回路図であり、順方向シフト時および逆方向シフト時で同じスタートパルスSTが用いられる場合に対応させたものである。当該電圧信号発生器32では、図7の回路に対し、第1電圧信号設定部21AのトランジスタQ15nA,Q15rAが1つのトランジスタQ15Aに置き換えられ、また第2電圧信号設定部21BのトランジスタQ15nB,Q15rBが1つのトランジスタQ15Bに置き換えられている。トランジスタQ15Aは、ノードN11Aと第2電源端子S2との間に接続され、トランジスタQ15Bは、ノードN11Bと第2電源端子S2との間に接続される。順方向シフト時および逆方向シフト時の両方で用いられるスタートパルスSTは、トランジスタQ15A,Q15Bのゲートに供給される。
[第4の変更例]
上記のように、順方向シフト時のスタートパルスと逆方向シフト時のスタートパルスとを1つの信号に統合することが可能なシフトレジスタの一例は、特許文献2に開示されているが、本変更例では本発明者が考案した他の一例を示す。
図14は、実施の形態1の第4の変更例に係るゲート線駆動回路30の構成を示すブロック図である。当該ゲート線駆動回路30では、第1段目の単位シフトレジスタSR1のさらに前段には、2段のダミーシフトレジスタSRD1r,SRD2rが接続され、また最後段の単位シフトレジスタSRnのさらに次段には、2段のダミーシフトレジスタSRD1n,SRD2nが接続される。
スタートパルス発生器33は、順方向シフトおよび逆方向シフトの両方に使用されるスタートパルスSTを生成するものである。このスタートパルスSTは、単位シフトレジスタSR1の第1入力端子IN1、単位シフトレジスタSRnの第2入力端子IN2および電圧信号発生器32に供給される。電圧信号発生器32は、図13に示したものである。
第2段目の単位シフトレジスタSR2から、最後から2段目の単位シフトレジスタSRn-1までは、図3に示した双方向単位シフトレジスタSRと同じものでよい。それ以外の段、すなわち第1段目の単位シフトレジスタSR1、最後段の単位シフトレジスタSRnおよびダミーシフトレジスタSRD1r,SRD2r,SRD1n,SRD2nの構成はそれぞれ異なる。
図15は、本変形例に係る第1段目の単位シフトレジスタSR1およびダミーシフトレジスタSRD1r,SRD2rの回路図であり、図16は、最後段の単位シフトレジスタSRnおよびダミーシフトレジスタSRD1n,SRD2nの回路図である。
図15の如く、単位シフトレジスタSR1は、図3の回路に対し、以下のトランジスタQ3n,Q5および容量素子C1を設けたものである。トランジスタQ3nは、ダミーシフトレジスタSRD1rの出力信号GD1rが供給されるリセット端子RST1に接続したゲートを有し、第1電圧信号入力端子T1とノードN1との間に接続する。トランジスタQ5は、ノードN2に接続したゲートを有し、ノードN1と第1電源端子S1との間に接続する。また容量素子C1はノードN1と出力端子OUTとの間に接続する。
トランジスタQ5は、単位シフトレジスタSR1がリセット状態(ノードN1がLレベル、ノードN2がHレベル)のときにオンしてノードN1を低インピーダンスのLレベルに維持することで、単位シフトレジスタSR1の誤動作を防止するためのものである。容量素子C1は、出力端子OUTのレベル上昇に伴うノードN1の昇圧効果を高めるためのものである。
トランジスタQ5が無くても誤動作が生じず、また容量素子C1が無くても充分にノードN1の昇圧効果が得られる場合には、トランジスタQ5および容量素子C1は省略してもよい。このことは後述する単位シフトレジスタSRnおよびダミーシフトレジスタSRD1r,SRD2r,SRD1n,SRD2nについても同様である。また、図示は省略するが、単位シフトレジスタSR2〜SRn-1のそれぞれにもトランジスタQ5および容量素子C1を設けてもよい。
単位シフトレジスタSR1の前段であるダミーシフトレジスタSRD1rは、図3の回路と同じでよい(図15の例では、ダミーシフトレジスタSRD1rにも上記のトランジスタQ5および容量素子C1を設けているが、これらは省略可能である)。ダミーシフトレジスタSRD1rにおいて、第1入力端子IN1にはダミーシフトレジスタSRD2rの出力信号GD2rが供給され、第2入力端子IN2には単位シフトレジスタSR1の出力信号G1が供給され、クロック端子CKにはクロック信号/CLKが供給される。
ダミーシフトレジスタSRD1rの前段であるダミーシフトレジスタSRD2rは、図3の回路に対し、トランジスタQ3,Q4に代えてトランジスタQ3D,Q4Dを設けたものである(図15の例では、ダミーシフトレジスタSRD2rにも上記のトランジスタQ5および容量素子C1を設けているが、これらは省略可能である)。
トランジスタQ3D,Q4Dは、共にノードN1と入力端子INDとの間に接続する。そのうちトランジスタQ3Dのゲートは入力端子INDに接続する(即ちトランジスタQ3Dはダイオード接続されている)。トランジスタQ4Dのゲートはリセット端子RSTDに接続される。入力端子INDにはダミーシフトレジスタSRD1rの出力信号GD1rが供給され、リセット端子RSTDにはクロック信号/CLKが供給され、クロック端子CKにはクロック信号CLKが供給される。
従って、ダミーシフトレジスタSRD2rは、ダミーシフトレジスタSRD1rの出力信号GD1rの活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベルの状態)になり、その次のクロック信号CLKの活性期間に出力信号GD2rをHレベルにする。そしてクロック信号/CLKの活性化に応じてリセット状態(ノードN1がLレベル、ノードN2がHレベルの状態)に戻る。
また図16の如く、単位シフトレジスタSRnは、図3の回路に対し、トランジスタQ4nを設けたものである(図16の例では、単位シフトレジスタSRnにも上記のトランジスタQ5および容量素子C1を設けているが、これらは省略可能である)。トランジスタQ4nは、ダミーシフトレジスタSRD1nの出力信号GD1nが供給されるリセット端子RST2に接続したゲートを有し、第2電圧信号入力端子T2とノードN1との間に接続する。
単位シフトレジスタSRnの次段であるダミーシフトレジスタSRD1nは、図3の回路と同じでよい(図16の例では、ダミーシフトレジスタSRD1nにも上記のトランジスタQ5および容量素子C1を設けているが、これらは省略可能である)。ダミーシフトレジスタSRD1nにおいては、第1入力端子IN1には単位シフトレジスタSRnの出力信号Gnが供給され、第2入力端子IN2にはダミーシフトレジスタSRD2nの出力信号GD2nが供給され、クロック端子CKにはクロック信号CLKが供給される。
ダミーシフトレジスタSRD1nの次段のダミーシフトレジスタSRD2nは、ダミーシフトレジスタSRD2rと同じ回路構成である(図16の例では、ダミーシフトレジスタSRD2nにも上記のトランジスタQ5および容量素子C1を設けているが、これらは省略可能である)。ダミーシフトレジスタSRD2rにおいては、入力端子INDにはダミーシフトレジスタSRD1nの出力信号GD1nが供給され、リセット端子RSTDにはクロック信号CLKが供給され、クロック端子CKにはクロック信号/CLKが供給される。
従って、ダミーシフトレジスタSRD2nは、ダミーシフトレジスタSRD1nの出力信号GD1nの活性化に応じてセット状態(ノードN1がHレベル、ノードN2がLレベルの状態)になり、その次のクロック信号/CLKの活性期間に出力信号GD2nをHレベルにする。そしてクロック信号CLKの活性化に応じてリセット状態(ノードN1がLレベル、ノードN2がHレベルの状態)に戻る。
ここで、本実施の形態に係るゲート線駆動回路30の動作を説明する。まず順方向シフト時(第1電圧信号VnがHレベル、第2電圧信号VrがLレベルのとき)の動作について説明する。
まずスタートパルスSTがHレベルになると、単位シフトレジスタSR1がセット状態になる。スタートパルスSTは単位シフトレジスタSRnにも供給されているが、第2電圧信号VrがLレベルなので単位シフトレジスタSRnはリセット状態から変化しない。その後スタートパルスSTがLレベルに戻るが、単位シフトレジスタSR1のセット状態は維持される。
続いてクロック信号CLKがHレベルになると、単位シフトレジスタSR1の出力信号G1がHレベルになる。すると単位シフトレジスタSR2がセット状態になる。単位シフトレジスタSR1の出力信号G1はダミーシフトレジスタSRD1rにも供給されているが、第2電圧信号VrがLレベルなので、ダミーシフトレジスタSRD1rはリセット状態から変化しない。
以降は、図3を用いて説明した順方向シフトの動作と同様に、クロック信号CLK,/CLKに同期して、出力信号G2,G3,…の順に活性化される。なお、ダミーシフトレジスタSRD1rはリセット状態を維持するため、その出力信号GD1rはLレベルに維持される。そのためダミーシフトレジスタSRD2rの出力信号GD2rもLレベルに維持される。
そして最後段の単位シフトレジスタSRnの出力信号GnがHレベルになると、ダミーシフトレジスタSRD1nがセット状態になる。よって、次にクロック信号CLKがHレベルになると、ダミーシフトレジスタSRD1nの出力信号GD1nがHレベルになる。応じて単位シフトレジスタSRnのトランジスタQ4rがオンし、単位シフトレジスタSRnはリセット状態に戻る。つまり当該ゲート線駆動回路30では、ダミーシフトレジスタSRD1nの出力信号GD1nが、単位シフトレジスタSRnをリセット状態にするためのエンドパルスとして機能している。
またダミーシフトレジスタSRD1nの出力信号GD1nがHレベルになったとき、ダミーシフトレジスタSRD2nがセット状態になる。よって、その次にクロック信号CLKのHレベルになると、ダミーシフトレジスタSRD2nの出力信号GD2nがHレベルになり、応じてダミーシフトレジスタSRD1nがリセット状態に戻る。なお、ダミーシフトレジスタSRD2nは、次にクロック信号CLKがHレベルになるとリセット状態に戻ることができる。
次に、逆方向シフト時(第1電圧信号VnがLレベル、第2電圧信号VrがHレベルのとき)の動作について説明する。
この場合、スタートパルスSTがHレベルになると、単位シフトレジスタSRnがセット状態になる。スタートパルスSTは単位シフトレジスタSR1にも供給されているが、第1電圧信号VnがLレベルなので単位シフトレジスタSR1はリセット状態から変化しない。その後スタートパルスSTがLレベルに戻るが、単位シフトレジスタSRnのセット状態は維持される。
続いてクロック信号/CLKがHレベルになると、単位シフトレジスタSRnの出力信号GnがHレベルになる。すると単位シフトレジスタSRn-1がセット状態になる。単位シフトレジスタSRnの出力信号GnはダミーシフトレジスタSRD1nにも供給されているが、第1電圧信号VnがLレベルなので、ダミーシフトレジスタSRD1nはリセット状態から変化しない。
以降は、図3を用いて説明した逆方向シフトの動作と同様に、クロック信号CLK,/CLKに同期して、出力信号Gn-1,Gn-2,…の順に活性化される。なお、ダミーシフトレジスタSRD1nはリセット状態を維持するため、その出力信号GD1nはLレベルに維持される。そのためダミーシフトレジスタSRD2nの出力信号GD2nもLレベルに維持される。
そして第1段目の単位シフトレジスタSR1の出力信号GnがHレベルになると、ダミーシフトレジスタSRD1rがセット状態になる。よって、次にクロック信号/CLKがHレベルになると、ダミーシフトレジスタSRD1rの出力信号GD1rがHレベルになる。応じて単位シフトレジスタSR1のトランジスタQ3nがオンし、単位シフトレジスタSR1はリセット状態に戻る。つまりダミーシフトレジスタSRD1rの出力信号GD1rが、単位シフトレジスタSR1をリセット状態にするためのエンドパルスとして機能している。
またダミーシフトレジスタSRD1rの出力信号GD1rがHレベルになったとき、ダミーシフトレジスタSRD2rがセット状態になる。よって、その次にクロック信号CLKのHレベルになると、ダミーシフトレジスタSRD2rの出力信号GD2rがHレベルになり、応じてダミーシフトレジスタSRD1rがリセット状態に戻る。なお、ダミーシフトレジスタSRD2rは、次にクロック信号/CLKがHレベルになるとリセット状態に戻ることができる。
このように本変更例のゲート線駆動回路30では、順方向シフト時のスタートパルスが最後段の単位シフトレジスタSRnに供給されても誤動作せず、逆方向シフト時のスタートパルスが最前段の単位シフトレジスタSR1に供給されても誤動作しない。さらに、ダミーシフトレジスタSRD1n,SRD1rの出力信号GD1n,GD1rがエンドパルスとして機能するため、外部からエンドパルスを供給する必要がない。従って、当該ゲート線駆動回路30は、順方向シフト時および逆方向シフト時において、同一のスタートパルスSTを用いて駆動させることができる。
[第5の変更例]
先に述べたように、本実施の形態に係る電圧信号発生器32は、第1および第2電圧信号Vn,Vrをリセットする際、スタートパルスの活性期間が終わってから、第1および第2電圧信号Vn,Vrの片方をHレベルにする。そのため本実施の形態の電圧信号発生器32を、上に示した構成のゲート線駆動回路30(図2、図3および図14〜図16)に、適用する場合には、第1および第2電圧信号Vn,Vrをリセットした後の最初のフレームをダミーフレームにする必要がある。
第5の変更例では、本実施の形態に係る電圧信号発生器32を用いる場合でも、ダミーフレームが不要なゲート線駆動回路30を提案する。図17は、実施の形態1の第5の変更例に係るゲート線駆動回路30の構成を示すブロック図である。当該ゲート線駆動回路30では、図14と同様に、第1段目の単位シフトレジスタSR1のさらに前段に、2段のダミーシフトレジスタSRD1r,SRD2rが接続され、また最後段の単位シフトレジスタSRnのさらに次段に、2段のダミーシフトレジスタSRD1n,SRD2nが接続される。
但し、図17のゲート線駆動回路30では、順方向シフトのスタートパルスと逆方向シフトのスタートパルスは統合されず、順方向シフトのスタートパルスとして機能する第1制御パルスSTnと、逆方向シフトのスタートパルスとして機能する第2制御パルスSTrとが用いられる。本変更例では、第1および第2制御パルスSTn,STrはエンドパルスとして機能しない(順方向シフト時には第2制御パルスSTrは活性化されず、逆方向シフト時には第1制御パルスSTnは活性化されない)。第4の変更例と同様に、ダミーシフトレジスタSRD1nの出力信号GD1nが順方向シフト時のエンドパルスとして機能し、ダミーシフトレジスタSRD1rの出力信号GD1rが逆方向シフト時のエンドパルスとして機能する。
第1および第2制御パルスSTn,STrは、スタートパルス発生器34により生成されており、第1制御パルスSTnは第1段目の単位シフトレジスタSR1の第1入力端子IN1に供給され、第2制御パルスSTrは最後段の単位シフトレジスタSRnの第2入力端子IN2に供給される。また第1および第2電圧信号Vn,Vrは、電圧信号発生器32にも供給される。電圧信号発生器32は、図7、図11および図12の何れに示したものでもよい。
図18は、本変形例に係る第1段目の単位シフトレジスタSR1およびダミーシフトレジスタSRD1r,SRD2rの回路図であり、図19は、最後段の単位シフトレジスタSRnおよびダミーシフトレジスタSRD1n,SRD2nの回路図である。これらの回路は、図15および図16に似ているが、次の点で異なっている。
即ち、図18の回路は、図15に対し、単位シフトレジスタSR1のトランジスタQ3を第1入力端子IN1とノードN1との間に接続させている(当該トランジスタQ3は、第1入力端子IN1とノードN1との間にダイオード接続する)。また図19の回路は、図16に対し、単位シフトレジスタSRnのトランジスタQ4を第2入力端子IN2とノードN1との間に接続させている(当該トランジスタQ4は、第2入力端子IN2とノードN1との間にダイオード接続する)。
なお、第2段目の単位シフトレジスタSR2から最後から2段目の単位シフトレジスタSRn-1までは、図3に示した双方向単位シフトレジスタSRと同じものでよい。
図18の単位シフトレジスタSR1では、第1および第2電圧信号Vn,Vrのレベルに関係なく、第1制御パルスSTnがHレベルになるとノードN1が充電されてHレベルになり、セット状態になる。よって順方向シフトを行う際、図8の如くスタートパルスとしての第1制御パルスSTnの活性期間が終わった後に、第1電圧信号VnがHレベルになる場合であっても、単位シフトレジスタSR1は、第1制御パルスSTnの立ち上がりと共に動作を開始することができる。
また図19の単位シフトレジスタSRnでは、第1および第2電圧信号Vn,Vrのレベルに関係なく、第2制御パルスSTrがHレベルになるとノードN1が充電されてHレベルになり、セット状態になる。よって逆方向シフトを行う際、図9の如くスタートパルスとしての第1制御パルスSTnの活性期間が終わった後に、第2電圧信号VrがHレベルになる場合であっても、単位シフトレジスタSRnは、第2制御パルスSTrの立ち上がりと共に動作を開始することができる。
本変更例によれば、電圧信号発生器32が第1および第2電圧信号Vn,Vrをリセットされた後の最初のフレームから、ゲート線駆動回路30が正常に動作することができるので、ダミーフレームが不要になる。
但し、本変更例においては、第4の変更例のように順方向シフトのスタートパルスと逆方向シフトのスタートパルスを1つの信号に統合することができない。図18および図19の回路において、単位シフトレジスタSR1,SRnの両方に共通のスタートパルスを供給すると、当該スタートパルスが活性化されたときに、それら単位シフトレジスタSR1,SRnの両方がセット状態になり、誤動作が生じるためである。
ここで、本変更例において順方向シフトが開始されるときにおける、第2段目の単位シフトレジスタSR2の出力信号G2のレベルについて説明する。図8に示すように、第1電圧信号VnのHレベルの電位は、チャージポンプ回路22の動作によってVDDになる(時刻t6以降)が、最初にHレベルに変化した直後はVDD−Vthまでしか上昇しない。ダミーフレームを用いない場合、単位シフトレジスタSR2のノードN1は、第1電圧信号VnがVDD−Vthのときに充電されることになる。しかしこのとき単位シフトレジスタSR1の出力信号G1はVDDであるため、単位シフトレジスタSR2のトランジスタQ3は、ノードN1をVDD−Vthまで上昇させる。このノードN1の電位(VDD−Vth)は、第1電圧信号VnがVDDの場合と同じである。
従って、単位シフトレジスタSR2のトランジスタQ1は、第1電圧信号VnがVDDの場合と同様に非飽和領域で動作し、単位シフトレジスタSR2の出力信号G2のHレベルはVDDまで上昇する。つまり、第1電圧信号Vnがその立ち上がり時にVDD−Vthまでしか上昇しなくても、それにより出力信号G2のHレベル電位の低下を招くことはない。
一方、逆方向シフトが開始されるときは、図9に示すように、第2電圧信号Vrは、最初にHレベルに変化した直後はVDD−Vthまでしか上昇しない。ダミーフレームを用いない場合、単位シフトレジスタSRn-1のノードN1は、第2電圧信号VrがVDD−Vthのときに充電されることになる。しかしこのとき単位シフトレジスタSRnの出力信号GnはVDDであるため、単位シフトレジスタSRn-1のトランジスタQ4は、ノードN1をVDD−Vthまで上昇させる。このノードN1の電位(VDD−Vth)は第2電圧信号VrがVDDの場合と同じである。
従って、単位シフトレジスタSRn-1のトランジスタQ1は、第2電圧信号VrがVDDの場合と同様に非飽和領域で動作し、単位シフトレジスタSRn-1の出力信号Gn-1のHレベルはVDDまで上昇する。つまり、第2電圧信号Vrがその立ち上がり時にVDD−Vthまでしか上昇しなくても、それにより出力信号Gn-1のHレベル電位の低下を招くことはない。
[第6の変更例]
以上の説明では、電圧信号発生器32に第1および第2電圧信号Vn,Vrのリセットを実行させるための初期化信号IRSは外部から入力されることを前提としていたが、内部回路で生成してもよい。
例えばゲート線駆動回路30における信号のシフト方向が、電気光学装置の使用中に変化されないのであれば、初期化信号IRSは電源投入時に1度だけ活性化されればよい。そのようは場合、電源電圧(例えばゲート線駆動回路30のクロック信号発生器31、電圧信号発生器32等に供給される電源の電圧)の立ち上がりに応じて一定期間だけ活性化する、いわゆるパワーオンリセット信号を初期化信号IRSとして使用してもよい。
この場合、パワーオンリセット信号の生成回路(パワーオンリセット回路)も全て同じ導電型のトランジスタのみで構成されることが好ましい。電圧信号発生器32およびゲート線駆動回路30と同一の基板上に容易に設けることができ、製造コストの低減に寄与できるためである。そのようなパワーオンリセット回路の例としては、特開昭63−246919号公報に開示されたものや、本発明者が先の特許出願(特願2009−025449号)で提案しているもの等が挙げられる。
[第7の変更例]
本変更例では、初期化信号IRSを内部回路で生成し、且つ、電気光学装置の使用中に、ゲート線駆動回路30における信号のシフト方向が変化する場合に対応した電圧信号発生器32を示す。
図20は、実施の形態1の第7の変更例に係るゲート線駆動回路30の構成を示すブロック図である。図20において、ゲート線駆動回路30および各単位シフトレジスタSRの構成は、第5の変更例(図17)と同じである。即ち、ダミーシフトレジスタSRD1r,SRD2rおよび単位シフトレジスタSR1は図18に示したものであり、単位シフトレジスタSRnおよびダミーシフトレジスタSRD1n,SRD2nは図19に示したものである。なお、第2段目の単位シフトレジスタSR2から、最後から2段目の単位シフトレジスタSRn-1までは、図3に示した双方向単位シフトレジスタSRと同じものでよい。
但し、本変更例の電圧信号発生器32は、3つの初期化端子IRT,IRTn,IRTrを備えており、初期化端子IRTには初期化信号IRSが、初期化端子IRTnにはダミーシフトレジスタSRD1nが、初期化端子IRTrにはダミーシフトレジスタSRD1rの出力信号GD1rが、それぞれ供給される。以下、初期化端子IRTを「第1初期化端子」、初期化端子IRTnを「第2初期化端子」、初期化端子IRTrを「第3初期化端子」と称する。
また本変更例において、初期化信号IRSは、ゲート線駆動回路30の内部回路としてのパワーオンリセット回路で生成されるパワーオンリセット信号であるとする。
図21は、図20に示した電圧信号発生器32の回路図である。当該電圧信号発生器32は、図7の回路に対し、それぞれ第2初期化端子IRTnに接続したゲートを有し、ノードN11A,12A,13A,N15Aを放電するトランジスタQ28nA,Q27nA,Q26nA,Q25nAと、それぞれ第3初期化端子IRTrに接続したゲートを有し、ノードN11B,12B,13B,N15Bを放電するトランジスタQ28nB,Q27nB,Q26nB,Q25nBとを設けたものである。
図7の電圧信号発生器32は、初期化端子IRTに供給される初期化信号IRSが活性化したときに、ノードN11A,12A,13A,N15A,N11B,12B,13B,N15BがLレベルにされることによって、第1および第2電圧信号Vn,Vrのリセットが実行されるものであった。
これに対し、図21の電圧信号発生器32では、第1初期化端子IRTに供給される初期化信号IRSが活性化したときだけでなく、初期化端子IRTnに供給される信号(ダミーシフトレジスタSRD1nの出力信号GD1n)または第3初期化端子IRTrに供給される信号(ダミーシフトレジスタSRD1rの出力信号GD1r)が活性化したときにも、ノードN11A,12A,13A,N15A,N11B,12B,13B,N15BがLレベルになり、第1および第2電圧信号Vn,Vrのリセットが実行される。
上で説明したように、ダミーシフトレジスタSRD1nの出力信号GD1nは、順方向シフト時において、単位シフトレジスタSRnの出力信号Gnの次に活性化するものであり、単位シフトレジスタSRnをリセット状態に戻すためのエンドパルスとして用いられるものである(出力信号GD1nは逆方向シフト時には活性化しない)。またダミーシフトレジスタSRD1rの出力信号GD1rは、逆方向シフト時において、単位シフトレジスタSR1の出力信号G1の次に活性化するものであり、単位シフトレジスタSR1をリセット状態に戻すためのエンドパルスとして用いられるものである(出力信号GD1rは順方向シフト時には活性化しない)。
このように出力信号GD1n,GD1rは、各フレームの最後(ブランキング期間)にその片方が活性化する(どちらが活性化するかはシフト方向に応じて変わるが、各フレームの最後には必ず片方が活性化する)。よって、図21の電圧信号発生器32は、各フレームの最後に第1および第2電圧信号Vn,Vrのリセットを行う。
図22は、図21の電圧信号発生器32の動作を示す信号波形図である。この図において、第1フレームは電源投入後の最初のフレームであり、ゲート線駆動回路30において順方向シフトが行われている。そして第1フレームに続く第2フレームにおいて、ゲート線駆動回路30の動作が順方向シフトから逆方向シフトに変更される。
パワーオンリセット信号である初期化信号IRSは電源が投入された時刻t0に活性化する。次いでスタートパルス(第1制御パルスSTn)が活性化し、その後にクロック信号CLKがクロック信号/CLKよりも先に活性化すると、電圧信号発生器32はゲート線駆動回路30の動作を順方向シフトと判定し、第1フレームでの第1電圧信号VnをHレベル、第2電圧信号VrをLレベルに設定する(時刻t4)。そしてゲート線駆動回路30において順方向シフトの動作が行われる。
最後段の単位シフトレジスタSRnの出力信号Gnが活性化した後は、ブランキング期間となるが、ダミーシフトレジスタSRD1nの出力信号GD1nが活性化し(時刻t20〜t21)、続いてダミーシフトレジスタSRD2nの出力信号GD2nが活性化する(時刻t22〜t23)。その後、クロック信号CLK,/CLKの活性化は禁止される。
第2初期化端子IRTnにはダミーシフトレジスタSRD1nの出力信号GD2nが供給されているので、それが活性化する時刻t20で、電圧信号発生器32のノードN11A,12A,13A,N15A,N11B,12B,13B,N15BがLレベルになり、第1および第2電圧信号Vn,Vrのリセットが実行される。そのため第1および第2電圧信号Vn,Vrは、一時的に両方がLレベルになる。
なお、出力信号GD1n,GD2nが活性化するとき(時刻t20〜t23の間)、クロック信号CLK,/CLKがHレベルになるが、電圧信号発生器32ではトランジスタQ13A,Q13Bがオフしているため、各ノードはLレベルに維持される。また、初期化信号IRSはパワーオンリセット信号なので、第1フレームの先頭で活性化した後は活性化することはない。
そして第2フレームの先頭で、スタートパルス(第2制御パルスSTr)が活性化される(時刻t22)。その後にクロック信号/CLKがクロック信号CLKよりも先に活性化すると、電圧信号発生器32は、ゲート線駆動回路30の動作を逆方向シフトと判定し、第2フレームでの第1電圧信号VnをLレベル、第2電圧信号VrをHレベルに設定する。以降、ゲート線駆動回路30において逆方向シフトが行われる。
なお、逆方向シフトから順方向シフトに変更されるときは、逆方向シフトのフレームの最後にダミーシフトレジスタSRD1rの出力信号GD1rの活性化するため、電圧信号発生器32はそれに応じて第1および第2電圧信号Vn,Vrのリセットを実行する。
以上のように、本変更例に係る電圧信号発生器32では、第1および第2電圧信号Vn,Vrのリセットが、電源投入直後にはパワーオンリセット信号である初期化信号IRSに応答して実行され、その後は各フレームの最後(ブランキング期間)に活性化されるダミーシフトレジスタSRD1nの出力信号GD1nまたはダミーシフトレジスタSRD1nの出力信号GD1nに応答して実行される。従って、電圧信号発生器32は、外部からの初期化信号の供給を必要とせず、また電源電圧を一定に維持したままで、第1および第2電圧信号Vn,Vrを各フレームのシフト方向に応じたレベルに設定することができる。
なお、本変更例では第1および第2電圧信号Vn,Vrがフレーム毎にリセットされるため、第1および第2電圧信号Vn,Vrがリセットされた直後にダミーフレームが必要となる構成のゲート線駆動回路30には適用できない点に留意すべきである。
また本変更例では、各フレームの最後に第1および第2電圧信号Vn,Vrをリセットさせるための信号として、ダミーシフトレジスタSRD1nの出力信号GD1nおよびダミーシフトレジスタSRD1nの出力信号GD1nを用いたが、それらに代えてダミーシフトレジスタSRD2nの出力信号GD2nおよびダミーシフトレジスタSRD2rの出力信号GD2rを用いてもよい。ダミーシフトレジスタSRD2nの出力信号GD2nは順方向シフトのフレームの最後のみに活性化し、ダミーシフトレジスタSRD2rの出力信号GD2rは逆方向シフトのフレームの最後のみに活性化するため、これらを用いた場合も電圧信号発生器32は上記とほぼ同様に動作する。
<実施の形態2>
実施の形態1に係る電圧信号発生器32の判定回路21は、スタートパルス(第1制御パルスSTnまたは第2制御パルスSTr)の活性化後にクロック信号CLK,/CLKのどちらが先に活性化するかを検出することで、シフト方向の判定を行っていた。しかし、シフト方向が切り替わる際にクロック信号CLK,/CLKの活性化が一旦禁止される場合には、単に次のフレーム期間にクロック信号CLK,/CLKのどちらが先に活性化されるかを検出するだけでシフト方向を判定できる。その場合、シフト方向の判定にあたり、クロック信号CLK,/CLKとスタートパルスの位相の関係を知る必要はない。
例えば図10において、ブランキング期間に初期化信号IRSが活性化された後、その次のフレームでクロック信号CLKが先に活性化されれば(時刻t4)順方向シフト、クロック信号/CLKが先に活性化されれば(時刻t14)逆方向シフト、と判定できる。本実施の形態では、この手法によりシフト方向を判定する電圧信号発生器32を示す。
図23は、本発明の実施の形態2に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、図7の回路に対し、第1電圧信号設定部21AのトランジスタQ15nA,Q15rA,Q19Aを削除し、初期化信号IRSの活性化に応じてノードN11Aを充電するトランジスタQ35Aを設けると共に、第2電圧信号設定部21BのトランジスタQ15nB,Q15rB,Q19Bを削除し、初期化信号IRSの活性化に応じてノードN11Bを充電するトランジスタQ35Bを設けたものである。
図23の電圧信号発生器32では、初期化信号IRSが活性化された時点でノードN11A,N11BがHレベルになり、トランジスタQ13A,Q13Bがオンになる。よって、その後にクロック信号CLKが先に活性化されれば第1電圧信号VnがHレベル、第2電圧信号VrがLレベルに設定され、クロック信号/CLKが先に活性化されれば第1電圧信号VnがLレベル、第2電圧信号VrがHレベルに設定される。
本実施の形態によれば、電圧信号発生器32にスタートパルス(第1および第2電圧信号Vn,Vr)を入力する必要がないため回路構成が簡略化される。また図7に比べトランジスタ数を少なくでき、回路面積の縮小にも寄与できる。
[変更例]
図24は、実施の形態2の変更例に係る電圧信号発生器32であり、図21の回路に本実施の形態を適用したものである。図24の電圧信号発生器32は、図21の回路に対し、第1電圧信号設定部21AのトランジスタQ15nA,Q15rA,Q19A,Q28nA,Q28nAを削除し、トランジスタQ35A,Q36nA,Q36nAを設けると共に、第2電圧信号設定部21BのトランジスタQ15nB,Q15rB,Q19B,Q28nB,Q28nBを削除し、トランジスタQ35B,Q36nB,Q36nBを設けたものである。
また第1初期化端子IRTにはパワーオンリセット信号である初期化信号IRSが供給され、第2初期化端子IRTnにはダミーシフトレジスタSRD2nの出力信号GD2nが供給され、第3初期化端子IRTrにはダミーシフトレジスタSRD2rの出力信号GD2rが供給される。
トランジスタQ35Aは、初期化信号IRSの活性化に応じてノードN11Aを充電し、トランジスタQ36nAはダミーシフトレジスタSRD2nの出力信号GD2nの活性化に応じてノードN11Aを充電し、トランジスタQ36rAはダミーシフトレジスタSRD2rの出力信号GD2rの活性化に応じてノードN11Aを充電する。またトランジスタQ35Bは、初期化信号IRSの活性化に応じてノードN11Bを充電し、トランジスタQ36nBはダミーシフトレジスタSRD2nの出力信号GD2nの活性化に応じてノードN11Bを充電し、トランジスタQ36rBはダミーシフトレジスタSRD2rの出力信号GD2rの活性化に応じてノードN11Bを充電する。
図24の電圧信号発生器32では、電源投入時に活性化する初期化信号IRS、順方向シフトのフレームの最後(ブランキング期間)に活性化するダミーシフトレジスタSRD2nの出力信号GD2n、および逆方向シフトのフレームの最後に活性化するダミーシフトレジスタSRD2rの出力信号GD2rに応答して、第1および第2電圧信号Vn,Vrがリセットされる。そしてその次のフレームでクロック信号CLK,/CLKのどちらが先に活性化するかによって第1および第2電圧信号Vn,Vrのレベルが設定される。
本変更例でも、電圧信号発生器32にスタートパルス(第1および第2電圧信号Vn,Vr)を入力する必要が無いため回路構成が簡略化される。また図21に比べトランジスタ数を少なくでき、回路面積の縮小にも寄与できる。
なお、図21の回路では、第2初期化端子IRTnおよび第3初期化端子IRTrに供給する信号は、ダミーシフトレジスタSRD1nの出力信号GD1nおよびダミーシフトレジスタSRD1rの出力信号GD1rでもよかったが、図24の電圧信号発生器32では適切でない。そのようにすると、出力信号GD2nまたはGD2rの活性期間(時刻t22〜t23)にクロック信号CLKあるいは/CLKがHレベルになったとき、第1および第2電圧信号Vn,Vrの片方がHレベルになってしまい、第1および第2電圧信号Vn,Vrが次のフレームのシフト方向に応じたレベルに設定されなくなる。
<実施の形態3>
図25は、実施の形態3に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、図7の回路に対し、第1電圧信号Vnを出力するための第1電圧信号出力端子OUTAをノードN13AではなくノードN15Aに接続させ、第2電圧信号Vrを出力するための第2電圧信号出力端子OUTBをノードN13BではなくノードN15Bに接続させたものである。また、第1電圧信号出力端子OUTAと第1電源端子S1との間に容量素子C4Aを接続させ、第2電圧信号出力端子OUTBと第1電源端子S1との間に容量素子C4Bを接続させている。
チャージポンプ回路22の動作により、図8および図9に示したように、ノードN15A,N15BのHレベルの電位は2・VDD−2・Vth、Lレベルの電位はVSS(=0)となる。よって図25の電圧信号発生器32が生成する第1および第2電圧信号Vn,Vrは、その振幅が2・VDD−2・Vthとなる。つまり、クロック信号CLK,/CLKの振幅(VDD)よりも大きな振幅の第1および第2電圧信号Vn,Vrを得ることができる。
なお、第1および第2電圧信号出力端子OUTA,OUTBに接続された容量素子C4A,C4Bは、第1および第2電圧信号Vn,Vrの電圧レベルを安定化するための安定化容量である。図25では、容量素子C4A,C4Bの他端をロー側電源電位VSS(第1電源端子S1)に接続させたが、低インピーダンスの一定電位源であれば他の電位源に接続させてもよい。
このように第1および第2電圧信号Vn,Vrの振幅が大きくなると、例えば図3の単位シフトレジスタSRのトランジスタQ1のゲート(ノードN1)をより速度に充電できるため、動作の高速化に寄与できる。
また、振幅の大きな第1および第2電圧信号Vn,Vrを用いて、トランジスタQ1のゲートをより高い電位に充電可能にし、トランジスタQ1の駆動能力を向上させる技術が、例えば本発明者による特開2008−287753号の図8に提案されており、その技術に適用することができる。
本変更例は、図7のみならず、実施の形態1の変更例並びに実施の形態2およびその変更例に係る電圧信号発生器32に対しても適用可能である。
以上では、ゲート線駆動回路30が2相のクロック信号(CLK,/CLK)を用いて駆動されることを前提として説明したが、本発明は、シフト方向に応じてクロック信号の位相の関係(活性化の順番)が切り替わるものであれば、3相以上のクロック信号を用いる場合に対しても適用可能である。その場合も、クロック信号が活性化する順番を検出することによりシフト方向を判定できる。
<実施の形態4>
実施の形態4では、少数のトランジスタを用いて構成した電圧信号発生器32を示す。トランジスタの数を少なくすることにより、電圧信号発生器32の回路面積を縮小することができる。
例えば実施の形態1の第5の変更例に示したゲート線駆動回路30(図17〜図19)では、順方向シフト時にはダミーシフトレジスタSRD1nの出力信号GD1nがエンドパルスとして機能し、逆方向シフト時にはダミーシフトレジスタSRD1rの出力信号GD1rがエンドパルスとして機能するため、第1および第2制御パルスSTn,STrはエンドパルスとして機能しない。即ち、順方向シフト時には第2制御パルスSTrのみが活性化し、逆方向シフト時には第1制御パルスSTnのみが活性化する。このようなケースでは、第1および第2制御パルスSTn,STrのどちらが活性化するかを検知することによって、シフト方向の判定が可能である。実施の形態4の電圧信号発生器32は、この手法を用いてシフト方向を判定し、それに応じた第1および第2電圧信号Vn,Vrを生成するものである。
図26は、実施の形態4に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、第1および第2制御パルスSTn,STrのうちどちらか活性化したかを判定し、第1および第2電圧信号Vn,Vrのレベルを設定する判定回路21と、判定回路21が生成した第1および第2電圧信号Vn,VrのHレベル電位の絶対値を増幅するチャージポンプ回路22とから構成される。
判定回路21は、第1制御パルスSTnの活性化に応じて第1電圧信号VnをHレベルに設定する第1電圧信号設定部21Aと、第2制御パルスSTrの活性化に応じて第2電圧信号VrをHレベルに設定する第2電圧信号設定部21Bとから構成される。
第1電圧信号設定部21Aは、3つのトランジスタQ11A,Q12A,Q17Aにより構成される。トランジスタQ11Aは、第1電圧信号Vnを出力するための第1電圧信号出力端子OUTA(ノードN13A)と第2電源端子S2との間に接続し、そのゲートは第1電圧信号Vnが入力される第1制御パルス入力端子INnに接続される。トランジスタQ12Aは、ノードN13Aと第1電源端子S1との間に接続し、そのゲートは第2電圧信号Vrを出力するための第2電圧信号出力端子OUTB(ノードN13B)に接続される。トランジスタQ17Aは、ノードN13Aと第1電源端子S1との間に接続し、そのゲートは第2制御パルスSTrが入力される第2制御パルス入力端子INrに接続される。
第2電圧信号設定部21Bも同様に、3つのトランジスタQ11B,Q12B,Q17Bにより構成される。トランジスタQ11Bは、第2電圧信号出力端子OUTB(ノードN13B)と第2電源端子S2との間に接続し、そのゲートは第2制御パルス入力端子INrに接続される。トランジスタQ12Bは、ノードN13Bと第1電源端子S1との間に接続し、そのゲートは第1電圧信号出力端子OUTA(ノードN13A)に接続される。トランジスタQ17Bは、ノードN13Bと第1電源端子S1との間に接続し、そのゲートは第1制御パルス入力端子INnに接続される。
チャージポンプ回路22は、第1電圧信号Vnを増幅する第1チャージポンプ回路22Aと、第2電圧信号Vrを増幅する第2チャージポンプ回路22Bとから構成される。当該チャージポンプ回路22は、図7に示したチャージポンプ回路22から、トランジスタQ25A,Q25Bを省略した回路構成であり、また容量素子C1A,C2Aに供給されるクロック信号が逆になっている。即ち図26のように、第1チャージポンプ回路22Aの容量素子C1Aは、クロック信号CLKが供給される第1クロック端子CK1とノードN14Aとの間に接続され、第2チャージポンプ回路22Bの容量素子C1Bは、クロック信号/CLKが供給される第2クロック端子CK2とノードN14Bとの間に接続されている。
以下、実施の形態4に係る電圧信号発生器32の動作を説明する。まずは順方向シフト時における動作を説明する。図27は、順方向シフト時における図26の電圧信号発生器32の動作を示す信号波形図である。順方向シフト時には、第1および第2制御パルスSTn,STrのうち第1制御パルスSTnがスタートパルスとして活性化する。
図27において時刻t0以前の初期状態では、電圧信号発生器32が出力する第1および第2電圧信号Vn,Vrのレベルは不定状態であるとする。よってチャージポンプ回路22のノードN14A,N15A,N14B,N15Bも不定状態である。
時刻t0で、スタートパルスとしての第1制御パルスSTnが活性化されると、判定回路21において、第1電圧信号設定部21AのトランジスタQ11Aと第2電圧信号設定部21BのトランジスタQ17Bがオンになる。トランジスタQ17Bのオンにより、ノードN13B(第2電圧信号Vr)は不定状態を脱して低インピーダンスのLレベル(VSS)になる。応じて第1電圧信号設定部21AのトランジスタQ12Aと第1チャージポンプ回路22AのトランジスタQ24Aがそれぞれオフになる。またノードN13BがLレベルになると第2チャージポンプ回路22Bでは、トランジスタQ20Bを通してノードN14Bが放電され、ノードN14Bは不定状態を脱してLレベル(VSS)になる。
他方、第1電圧信号設定部21Aでは、トランジスタQ11AがオンしたことでノードN13Aが充電され、ノードN13Aは不定状態を脱してHレベル(VDD−Vth)になる。
すると第1チャージポンプ回路22Aにおいて、トランジスタQ20Aを通してノードN14Aが充電され、ノードN14Aは不定状態を脱してHレベル(VDD−Vth)になる。さらに、ダイオード接続されたトランジスタQ21Aを通してノードN15Aが充電され、ノードN15Aも不定状態を脱してHレベル(VDD−2・Vth)になる。このときトランジスタQ23Aは、ゲート(ノードN15A)よりもソース(ノードN13A)の方が高電位になるためオフ状態である。
ノードN13AがHレベルになったとき第2電圧信号設定部21BのトランジスタQ12Bがオンするが、その時点では既にノードN13BはトランジスタQ17Bによって放電されLレベルになっている。また第2チャージポンプ回路22BのトランジスタQ24Bもオンになり、ノードN15Bが不定状態を脱して低インピーダンスのLレベル(VSS)になる。よってトランジスタQ23Bがオフになる。
なおゲート線駆動回路30(図17〜図19)では、時刻t0で第1制御パルスSTnが活性化すると、第1段目の単位シフトレジスタSR1がセット状態になる。
時刻t1で第1制御パルスSTnが非活性化すると、トランジスタQ11A,Q17Bがオフになる。このときノードN13Aのレベルは寄生容量(不図示)に保持される。つまりノードN13Aはフローティング状態のHレベル(VDD−Vth)になる。ノードN13Bは、トランジスタQ12Bがオンしているため低インピーダンスでLレベル(VSS)に維持される。
時刻t2でクロック信号CLKが活性化すると、第1チャージポンプ回路22Aの容量素子C1Aを介した結合によりノードN14Aが昇圧される。ノードN14Aの寄生容量値が容量素子C1Aの容量値に比べ充分小さいと仮定すると、ノードN14Aの電位は2・VDD−Vthにまで上昇する。このようにノードN14Aが昇圧されると、トランジスタQ21AがオンしてノードN15Aが充電される。同じくノードN15Aの寄生容量値が充分小さいと仮定すると、ノードN15Aの電位は2・VDD−2・Vthまで上昇する。その結果、トランジスタQ23Aは非飽和領域で動作して第1電圧信号出力端子OUTA(ノードN13A)を充電する。よって、第1電圧信号VnのHレベル電位はVDDにまで上昇する。
以降、第1チャージポンプ回路22Aにおいては、クロック信号CLKが活性化する度にノードN14Aが昇圧され、トランジスタQ21AがノードN15Aを充電する。これによりリーク電流によるノードN15Aのレベル低下が防止される。従ってトランジスタQ23Aは非飽和領域で動作し続けることができ、第1電圧信号Vnは電位VDDのHレベルに維持される。
なおゲート線駆動回路30では、時刻t2でクロック信号CLKが活性化すると、それに応じて単位シフトレジスタSR1の出力信号G1が活性化する。またそれにより第2段目の単位シフトレジスタSR2がセット状態になる。
時刻t3ではクロック信号CLKが非活性化するが、電圧信号発生器32の各ノードの電位は寄生容量に保持されるため変化はない。一方、ゲート線駆動回路30では、クロック信号CLKの非活性化に応じて、単位シフトレジスタSR1の出力信号G1が非活性化する。
続いて時刻t4でクロック信号/CLKが活性化すると、第2チャージポンプ回路22Bの容量素子C1Bを介した結合によりノードN14Bの電位が上昇しようとするが、トランジスタQ12Bがオンしているので、ノードN14BはLレベルに維持される。また第1電圧信号VnはHレベルになっているため、トランジスタQ24Bはオンしている。よってノードN15BはLレベルに維持され、トランジスタQ23Bはオフに維持される。またトランジスタQ12Bがオンしているので、第2電圧信号Vrは低インピーダンスのLレベル(VSS)で維持される。
一方、ゲート線駆動回路30では、クロック信号/CLKの活性化に応じて第2段目のシフトレジスタSR2の出力信号G2が活性化される。またそれにより、第3段目の単位シフトレジスタSR3がセット状態になる。
時刻t5でクロック信号/CLKが非活性化するが、電圧信号発生器32の各ノードのレベルは寄生容量に保持されるため変化はない。一方、ゲート線駆動回路30では、クロック信号/CLKの非活性化に応じて、第2段目のシフトレジスタSR2の出力信号G2が非活性化する。
以降、クロック信号/CLKは一定周期で活性化するが、そのときも第2チャージポンプ回路22BのノードN14BはLレベルに維持される。また上記したように第1電圧信号VnはHレベルに維持されるので、トランジスタQ24Bはオンを維持し、ノードN15BはLレベルに維持され、トランジスタQ23Bがオフに維持される。また第2電圧信号設定部21BのトランジスタQ12Bはオンに維持されるので、第2電圧信号Vrは低インピーダンスのLレベル(VSS)で維持される。
次に、逆方向シフト時における図26の電圧信号発生器32の動作を説明する。図28は、その動作を示す信号波形図である。逆方向シフト時には、第1および第2制御パルスSTn,STrのうち第2制御パルスSTrがスタートパルスとして活性化する。
図28において時刻t10以前の初期状態では、電圧信号発生器32が出力する第1および第2電圧信号Vn,Vrのレベルは不定状態であるとする。よってチャージポンプ回路22のノードN14A,N15A,N14B,N15Bも不定状態である。
時刻t10で、スタートパルスとしての第2制御パルスSTrが活性化されると、判定回路21において、第2電圧信号設定部21BのトランジスタQ11Bと第1電圧信号設定部21AのトランジスタQ17Aがオンになる。トランジスタQ17Aのオンにより、ノードN13A(第1電圧信号Vn)は不定状態を脱して低インピーダンスのLレベル(VSS)になる。応じて第2電圧信号設定部21BのトランジスタQ12Bと第2チャージポンプ回路22BのトランジスタQ24Bがそれぞれオフになる。またノードN13AがLレベルになると第1チャージポンプ回路22Aでは、トランジスタQ20Aを通してノードN14Aが放電され、ノードN14Aは不定状態を脱してLレベル(VSS)になる。
他方、第2電圧信号設定部21Bでは、トランジスタQ11BがオンしたことでノードN13Bが充電され、ノードN13Bは不定状態を脱してHレベル(VDD−Vth)になる。
すると第2チャージポンプ回路22Bにおいて、トランジスタQ20Bを通してノードN14Bが充電され、ノードN14Bは不定状態を脱してHレベル(VDD−Vth)になる。さらに、ダイオード接続されたトランジスタQ21Bを通してノードN15Bが充電され、ノードN15Bも不定状態を脱してHレベル(VDD−2・Vth)になる。このときトランジスタQ23Bは、ゲート(ノードN15B)よりもソース(ノードN13B)の方が高電位になるためオフ状態である。
ノードN13BがHレベルになったとき第1電圧信号設定部21AのトランジスタQ12Aがオンするが、その時点では既にノードN13AはトランジスタQ17Aによって放電されLレベルになっている。また第1チャージポンプ回路22AのトランジスタQ24Aもオンになり、ノードN15Aが不定状態を脱して低インピーダンスのLレベル(VSS)になる。よってトランジスタQ23Aはオフになる。
なおゲート線駆動回路30(図17〜図19)では、時刻t10で第2制御パルスSTrが活性化すると、最後段の単位シフトレジスタSRnがセット状態になる。
時刻t11で第2制御パルスSTrが非活性化すると、トランジスタQ11B,Q17Aがオフになる。このときノードN13Bのレベルは寄生容量(不図示)に保持される。つまりノードN13Bはフローティング状態のHレベル(VDD−Vth)になる。ノードN13Aは、トランジスタQ12Aがオンしているため低インピーダンスでLレベル(VSS)に維持される。
時刻t12でクロック信号/CLKが活性化すると、第2チャージポンプ回路22Bの容量素子C1Bを介した結合によりノードN14Bが昇圧される。ノードN14Bの寄生容量値が容量素子C1Bの容量値に比べ充分小さいと仮定すると、ノードN14Bの電位は2・VDD−Vthにまで上昇する。このようにノードN14Bが昇圧されると、トランジスタQ21BがオンしてノードN15Bが充電される。同じくノードN15Bの寄生容量値が充分小さいと仮定すると、ノードN15Bの電位は2・VDD−2・Vthまで上昇する。その結果、トランジスタQ23Bは非飽和領域で動作して第2電圧信号出力端子OUTB(ノードN13B)を充電する。よって、第2電圧信号VrのHレベル電位はVDDにまで上昇する。
以降、第2チャージポンプ回路22Bにおいては、クロック信号/CLKが活性化する度にノードN14Bが昇圧され、トランジスタQ21BがノードN15Bを充電する。これによりリーク電流によるノードN15Bのレベル低下が防止される。従ってトランジスタQ23Bは非飽和領域で動作し続けることができ、第2電圧信号Vrは電位VDDのHレベルに維持される。
なおゲート線駆動回路30では、クロック信号/CLKの活性化に応じて、単位シフトレジスタSRnの出力信号Gnが活性化する。またそれにより最後から2段目の単位シフトレジスタSRn-1がセット状態になる。
時刻t13ではクロック信号/CLKが非活性化するが、電圧信号発生器32の各ノードの電位は寄生容量に保持されるため変化はない。一方、ゲート線駆動回路30では、クロック信号/CLKの非活性化に応じて、単位シフトレジスタSRnの出力信号Gnが非活性化する。
続いて時刻t14でクロック信号CLKが活性化すると、第1チャージポンプ回路22Aの容量素子C1Aを介した結合によりノードN14Aの電位が上昇しようとするが、トランジスタQ12Aがオンしているので、ノードN14AはLレベルに維持される。また第2電圧信号VrはHレベルになっているため、トランジスタQ24Aはオンしている。よってノードN15AはLレベルに維持され、トランジスタQ23Aはオフに維持される。またトランジスタQ12Aがオンしているので、第1電圧信号Vnは低インピーダンスのLレベル(VSS)で維持される。
一方、ゲート線駆動回路30では、時刻t14でクロック信号CLKが活性化すると、それに応じて最後から2段目のシフトレジスタSRn-1の出力信号Gn-1が活性化される。またそれにより、最後から第3段目の単位シフトレジスタSRn-2がセット状態になる。
時刻t15でクロック信号CLKが非活性化するが、電圧信号発生器32の各ノードのレベルは寄生容量に保持されるため変化はない。一方、ゲート線駆動回路30では、クロック信号CLKの非活性化に応じて、最後から2段目のシフトレジスタSRn-1の出力信号Gn-1が非活性化する。
以降、クロック信号CLKは一定周期で活性化するが、そのときも第1チャージポンプ回路22AのノードN14AはLレベルに維持される。また上記したように第2電圧信号VrはHレベルに維持されるので、トランジスタQ24Aはオンを維持し、ノードN15AはLレベルに維持され、トランジスタQ23Aがオフに維持される。また第1電圧信号設定部21AのトランジスタQ12Aはオンに維持されるので、第1電圧信号Vnは低インピーダンスのLレベル(VSS)で維持される。
以上のとおり図26の電圧信号発生器32は、順方向シフト時には、第1制御パルスSTnの活性化に応じて第1電圧信号VnをHレベル、第2電圧信号VrをLレベルにし、逆方向シフト時には、第2制御パルスSTrの活性化に応じて第1電圧信号VnをLレベル、第2電圧信号VrをHレベルにするように動作する。
ここで、ゲート線駆動回路30で信号のシフト方向が変化するときの電圧信号発生器32の動作を説明する。図29は、順方向シフトから逆方向シフトへ切り替わるときの信号波形図であり、同図に示す各時刻は、図27および図28に示したものに対応している。ゲート線駆動回路30においては、図29に示す第1フレーム(時刻t0〜)で順方向シフトの動作が行われ、その次の第2フレーム(時刻t10〜)では逆方向シフトの動作が行われる。
第1フレームでは、電圧信号発生器32が図27で説明した動作を行い、第1電圧信号VnをHレベル、第2電圧信号VrをLレベルにする(時刻t0〜t5)。よってゲート線駆動回路30は、順方向シフトの動作を行うことができ、出力信号G1,G2…が順に活性化される。
そしてゲート線駆動回路30の最後段のシフトレジスタSRnの出力信号Gnがクロック信号/CLKの活性化に応じて活性化されると(時刻t20〜t21)、その後、ダミーシフトレジスタSRD1n,SRD2nの出力信号GD1n,GD1rを活性化するために、クロック信号CLK,/CLKが1回ずつ活性化される。なお、ゲート線駆動回路30がダミー段を備えない構成であれば、最後段のシフトレジスタSRnの出力信号Gnの活性期間の後(時刻t21以降)、クロック信号CLK,/CLKは活性化されなくてもよい。
その後、第2フレームに入る時刻t10までは、表示装置のブランキング期間なので、クロック信号CLK,/CLKは非活性状態でよい。クロック信号CLK,/CLKが非活性状態の間は、ゲート線駆動回路30のチャージポンプ回路22は動作しない。このときリーク電流によってノードN15Aのレベルが下がると、トランジスタQ23Aがオフになって第1電圧信号出力端子OUTAはフローティング状態になる。
フローティング状態になった第1電圧信号出力端子OUTAは、リーク電流によりレベルが低下することが考えられる。それによりトランジスタQ12Bがオフすると、第2電圧信号出力端子OUTBもフローティング状態になり、その結果、第1および第2電圧信号Vn,Vrのレベルは不定状態になる。図29では便宜的に、ブランキング期間も第1電圧信号出力端子OUTA(第1電圧信号Vn)がHレベルに維持されるように示している。
そして逆方向シフトが行われる第2フレームの先頭(時刻t10)で第2制御パルスSTrが活性化されると、電圧信号発生器32が図28で説明した動作を行い、第1電圧信号VnをLレベル、第2電圧信号VrをHレベルにする(時刻t10〜t17)。よってゲート線駆動回路30は、逆方向シフトの動作を行うことができ、出力信号Gn,Gn-1…が順に活性化される。
本実施の形態では、電圧信号発生器32を少数のトランジスタを用いて構成しているため、上記の各実施の形態よりも電圧信号発生器32の回路面積を縮小することができる。従って、画像表示装置および撮像装置等の電気光学装置の低コスト化に寄与できる。
また実施の形態1〜3の電圧信号発生器32では第1および第2電圧信号Vn,Vrのレベルがクロック信号CLK,/CLKの立ち上がり時に設定されるが(例えば図8、図9参照)、図26の電圧信号発生器32では、第1および第2制御パルスSTn,STrの立ち上がり時に設定される(図27、図28参照)。従って、第1電圧信号Vnが充分に速い立ち上がり速度を有するならば、図18の単位シフトレジスタSR1において、トランジスタQ3のドレインには第1電圧信号Vnを供給してもよい。同様に、第2電圧信号Vrが充分に速い立ち上がり速度を有するならば、図19の単位シフトレジスタSRnにおいて、トランジスタQ4のドレインには第2電圧信号Vrを供給してもよい。
[第1の変更例]
本実施の形態に係る電圧信号発生器32のチャージポンプ回路22に対しても、上記の実施の形態3を適用してもよい。また図12(実施の形態1の第2の変更例)に示した構成のチャージポンプ回路22を用いることもできる。
さらに、電圧信号発生器32がより少数のトランジスタで構成されるように、図30に示すチャージポンプ回路22を用いてもよい。図30は、図12(実施の形態1の第2の変更例)に示したチャージポンプ回路22の構成のうち、トランジスタQ30A,Q31Aおよび容量素子C2Aのみで第1チャージポンプ回路22Aを構成し、トランジスタQ30B,Q31Bおよび容量素子C2Bのみで第2チャージポンプ回路22Bを構成したものである。但し、ノードN16Aがクロック信号CLKの活性化時に昇圧され、ノードN16Bがクロック信号/CLKの活性化時に昇圧されるように、容量素子C2Aにはクロック信号CLKを、容量素子C2Bにはクロック信号/CLKをそれぞれ供給している。
図30の電圧信号発生器32に対しても実施の形態1の第1の変更例を適用し、容量素子C2A,C2BをMOSトランジスタで構成したMOS容量素子としてもよい。それにより第1および第2電圧信号Vn,VrのLレベル電位をより低くすることができる。
[第2の変更例]
図31は、実施の形態4の第2変更例に係る電圧信号発生器32の回路図である。当該電圧信号発生器32は、図26の回路に対し、トランジスタQ11AのドレインおよびトランジスタQ17A,Q12Aのソースを第1制御パルス入力端子INnに接続させ、トランジスタQ11BのドレインおよびトランジスタQ17B,Q12Bのソースを第2制御パルス入力端子INrに接続させたものである。
つまり第1電圧信号設定部21Aにおいては、ハイ側電源電位VDDの代わりに第1制御パルスSTnが供給され、ロー側電源電位VSSの代わりに第2制御パルスSTrが供給されている。また第2電圧信号設定部21Bにおいては、ハイ側電源電位VDDの代わりに第2制御パルスSTrが供給され、ロー側電源電位VSSの代わりに第1制御パルスSTnが供給されている。
本変更例によれば、判定回路21に電源配線を接続させる必要がなくなるため、電圧信号発生器32のレイアウト設計が容易になる。
ここでは判定回路21のハイ側電源電位VDDおよびロー側電源電位VSSの両方を、第1および第2制御パルスSTn,STrに置き換えた例を示したが、片方だけを置き換えてもよい。特にロー側電源電位VSSを第1および第2制御パルスSTn,STrに置き換えた場合、第1および第2電圧信号Vn,Vrのレベル変更時に第1電圧信号設定部21Aあるいは第2電圧信号設定部21Bに貫通電流が流れることを防止できるので、低消費電力化にも寄与できる。