JP5188382B2 - シフトレジスタ回路 - Google Patents

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Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。
特開２００４−７８１７２号公報
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
特許文献１の図７に従来の単位シフトレジスタの構成が示されている。同図に示されているように、従来の単位シフトレジスタは、クロック信号（ＣＫＶ）が供給されるクロック端子と出力信号（ＧＯＵＴ［Ｎ］）の出力端子との間に接続する第１トランジスタ（Ｍ１）と、出力端子と第１電源端子（ＶＯＦＦ）との間に接続する第２トランジスタ（Ｍ２）とを備えている。単位シフトレジスタの出力信号（ＧＯＵＴ［Ｎ］）は、第１トランジスタ（Ｍ１）がオン、第２トランジスタ（Ｍ２）がオフになった状態で、クロック信号（ＣＫＶ）が第１トランジスタ（Ｍ１）を通して出力端子に伝達されることによって出力される。
特に、ゲート線駆動回路はその出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、それを構成する個々の単位シフトレジスタにおいて、第１トランジスタ（Ｍ１）に高い駆動能力（電流を流す能力）が要求される。そのため、第１トランジスタ（Ｍ１）のゲート幅（チャネル幅）は広く設定される。
第１トランジスタ（Ｍ１）のゲートが接続する第１ノード（Ｎ１）には、出力信号（ＧＯＵＴ［Ｎ］）を非活性レベルにする期間（非選択期間）に当該第１ノード（Ｎ１）を放電する第３トランジスタ（Ｍ４）が接続されている。この第３トランジスタ（Ｍ４）は第１ノード（Ｎ１）と第１電源端子（ＶＯＦＦ）との間に接続している。当該単位シフトレジスタは、第１ノード（Ｎ１）を入力端とするインバータ（Ｍ６，Ｍ７）を備えており、第３トランジスタ（Ｍ４）ゲートは、そのインバータの出力端である第２ノード（Ｎ２）に接続される。
この単位シフトレジスタは、非選択期間に第２ノード（Ｎ２）がＨレベルに維持されるように構成されている。よって非選択期間では、第３トランジスタ（Ｍ４）はオン状態であり、第１ノード（Ｎ１）は低インピーダンスのＬレベルに維持され、それによって第１トランジスタ（Ｍ１）はオフ状態に維持される。またこのとき第２トランジスタ（Ｍ２）はオン状態になるので、出力端子（ＧＯＵＴ［Ｎ］）はＬレベルに固定される。
ところで、一般的な絶縁ゲート型電界効果トランジスタにおいては、ドレイン電極とソース電極間を導電チャネルで接続させることが可能なように、ドレイン（ソース）とゲート電極とは互いに一定面積の重なりを有するように配置される。そのためドレイン・ゲート（ソース）間にはオーバラップ容量と呼ばれる容量成分が存在する。特に、アモルファスシリコンを用いた薄膜トランジスタでは、このオーバラップ容量が大きく、ものによってはゲート・チャネル間容量と同程度のオーバラップ容量を有することもある。
上記の単位シフトレジスタにおいて、非選択期間では第１トランジスタ（Ｍ１）はオフ状態であるが、そのドレイン（クロック端子）にはクロック信号（ＣＫＶ）が供給され続けている。そのためクロック信号（ＣＫＶ）が立ち上がる（ＬレベルからＨレベルに変化する）とき、オーバラップ容量を介する結合により、第１ノード（Ｎ１）の電位が上昇する。このとき第３トランジスタ（Ｍ４）がオンしているため、第１ノード（Ｎ１）は瞬時にＬレベルに戻り、第１トランジスタ（Ｍ１）はオフ状態に維持されるので単位シフトレジスタの誤動作は防止される。
しかし、このときクロック端子からトランジスタＱ１のオーバラップ容量、第１ノード（Ｎ１）および第３トランジスタ（Ｍ４）を経由して第１電源端子（ＶＯＦＦ）へと流れる電流（容量結合電流）が生じる。この電流は１つの単位シフトレジスタではそれほど大きいものではないが、ゲート線駆動回路は同一のクロック信号が供給される単位シフトレジスタを多く有するため、ゲート線駆動回路で考えるとその電流は相当に大きくなる。
つまり容量結合電流は、ゲート線駆動回路におけるシフトレジスタの段数、すなわちゲート線の本数に比例して大きくなる。よって表示装置の表示領域を大きくして画素のライン数が増えると、相当量の容量結合電流が流れる。その結果、表示領域の拡大化（大画面化）が消費電力によって制限されるという問題が生じる。
特許文献１の図７の単位シフトレジスタにおいて、この問題を解決する方法としては第１トランジスタ（Ｍ１）のゲート幅を小さくしてオーバラップ容量を小さくすることが考えられる。しかし先に述べたように、第１トランジスタ（Ｍ１）は高い駆動能力が要求されるため、ゲート幅を狭くするのは好ましくない。
本発明は以上のような課題を解決するためになされたものであり、クロック信号に起因する消費電力が低く、且つ駆動能力の高いシフトレジスタ回路を提供することを目的とする。
本発明の第１の局面に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、一定の第１電源電位を前記出力端子に供給することで、当該出力端子を充電する第１トランジスタと、前記第１トランジスタを駆動するプルアップ駆動回路とを備えるシフトレジスタ回路であって、前記プルアップ駆動回路は、前記クロック端子に供給されるクロック信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、前記第１ノードを昇圧する昇圧回路とを備え、前記第２トランジスタは、前記入力端子に入力される入力信号の活性化に応じてオン状態になり、前記クロック信号の活性化によって前記第１ノードが充電されたのに応じてオフ状態になり、前記昇圧回路は、前記第２トランジスタがオフ状態になるのに続いて前記第１ノードを昇圧するものである。
また本発明の第２の局面に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、一定の第１電源電位を前記出力端子に供給することで、当該出力端子を充電する第１トランジスタと、前記第１トランジスタを駆動するプルアップ駆動回路とを備え、前記プルアップ駆動回路は、前記第１電源電位よりも絶対値が大きな第２電源電位を前記第１トランジスタの制御電極が接続する第１ノードに供給することで、当該第１ノードを充電する第２トランジスタと、前記クロック端子に供給されるクロック信号を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、前記第２ノードを昇圧する昇圧回路とを備え、前記第３トランジスタは、前記入力端子に入力される入力信号の活性化に応じてオン状態になり、前記クロック信号の活性化によって前記第２ノードが充電されたのに応じてオフ状態になり、前記昇圧回路は、前記第３トランジスタがオフ状態になるのに続いて前記第２ノードを昇圧するものである。
本発明に係るシフトレジスタ回路においては、出力端子を充電する第１トランジスタにクロック信号が供給されない。シフトレジスタ回路の駆動能力の向上のため、第１トランジスタは、ゲート幅の大きい（オーバラップ容量の大きな）ものが使用される。従来のシフトレジスタ回路では、この第１トランジスタにクロック信号が供給されていたため、オーバラップ容量に容量結合電流が流れ、これが消費電力を増大させる要因の一つであった。本発明のシフトレジスタ回路では、第１トランジスタにクロック信号が供給されないので、従来のシフトレジスタ回路よりも消費電力を低減できる。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通（遮断）状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４の時刻ｔ2〜時刻ｔ3間および時刻ｔ4〜時刻ｔ5間の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明のゲート線駆動回路は、液晶表示装置への適用に限定されるものではなく、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に広く適用することが可能である。
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成される多段のシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられ、その各々の出力端子ＯＵＴが、対応するゲート線ＧＬに接続される。
本実施の形態のゲート線駆動回路３０では、最後段の単位シフトレジスタＳＲnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ（以下「ダミー段」）が設けられている。基本的にダミー段ＳＲＤも他の単位シフトレジスタＳＲと同様の構成を有している。
また図２に示すクロック信号発生器３１は、互いに位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ，／ＣＬＫからなる２相クロックをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。このクロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。
各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
図２の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnは偶数段であり、当該単位シフトレジスタＳＲnには、クロック信号／ＣＬＫが供給されている。よって、ダミー段ＳＲＤは奇数段となり、そのクロック端子ＣＫにはクロック信号ＣＬＫが供給される。
第１段目（第１ステージ）である単位シフトレジスタＳＲ1の入力端子ＩＮには、ゲート線駆動回路３０に信号のシフト動作を開始させるためのスタートパルスＳＰが入力される。スタートパルスＳＰは、スタート信号発生器３２で生成される。本実施の形態において、スタートパルスＳＰは画像信号の各フレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。また第２段目以降の各単位シフトレジスタＳＲでは、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。
各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴは、ダミー段ＳＲＤの出力端子ＯＵＴに接続される。なお、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
このように各単位シフトレジスタＳＲの出力端子ＯＵＴから出力される出力信号Ｇは、垂直（又は水平）走査パルスとしてそれぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の入力端子ＩＮおよび自己の前段のリセット端子ＲＳＴへと供給される。
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは前段の出力信号Ｇ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに後段の単位シフトレジスタＳＲへと伝達する。その結果、各単位シフトレジスタＳＲの出力信号は、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。従って、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
図３は、本発明の実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態の単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てＮ型ＴＦＴであるものとする。
なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目の単位シフトレジスタＳＲkについて説明する。また単位シフトレジスタＳＲkのクロック信号ＣＬＫにはクロック信号ＣＬＫが入力されているものとする（図２の奇数段目がこれに該当する）。
図３の如く、単位シフトレジスタＳＲkは、図２にも示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２，ＶＤＤ３がそれぞれ供給される第２、第３および第４電源端子Ｓ２，Ｓ３，Ｓ４を有している。ハイ側電源電位ＶＤＤ１〜ＶＤＤ３は、全て同一レベルであってもよい。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位（＝０）として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１〜ＶＤＤ３は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲkは、出力回路２０、プルアップ駆動回路２１、プルダウン駆動回路２２から構成されている。出力回路２０は、出力信号Ｇkの活性化および非活性化を行うものであり、以下のトランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１３から構成されている。
トランジスタＱ１は、出力端子ＯＵＴと第２電源端子Ｓ２との間に接続しており、電位ＶＤＤ１を出力端子ＯＵＴに供給することで出力端子ＯＵＴを充電するものである。トランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、電位ＶＳＳを出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電するものである。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。詳細は後述するが、ノードＮ１はプルアップ駆動回路２１の出力端となり、ノードＮ２はプルダウン駆動回路２２の出力端となる。
トランジスタＱ１２は、トランジスタＱ２と同様に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するが、そのゲート（制御電極）はリセット端子ＲＳＴに接続される。即ち、トランジスタＱ１２は、リセット端子ＲＳＴに供給されるリセット信号である次段の出力信号Ｇk+1（最後段の単位シフトレジスタＳＲnの場合はダミー段ＳＲＤの出力信号ＧＤＭ）の活性化に応じて出力端子ＯＵＴを放電するものである。トランジスタＱ１３は、入力端子ＩＮに接続したゲートを有し、出力端子ＯＵＴとクロック端子ＣＫとの間に接続する。即ち、トランジスタＱ１３は、入力端子ＩＮに供給される入力信号である前段の出力信号Ｇk-1（最前段の単位シフトレジスタＳＲ1の場合はスタートパルスＳＰ）の活性化に応じて、クロック端子ＣＫに入力されるクロック信号ＣＬＫ（奇数段の場合はクロック信号／ＣＬＫ）を出力端子ＯＵＴに供給するものである。
プルアップ駆動回路２１は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、その出力端はトランジスタＱ１のゲート（ノードＮ１）に接続される。プルアップ駆動回路２１は、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにするよう機能する。そのためプルアップ駆動回路２１は、入力端子ＩＮに入力される前段の出力信号Ｇk-1の活性化に応じてノードＮ１（トランジスタＱ１のゲート）を充電し、リセット端子ＲＳＴに入力される次段の出力信号Ｇk+1の活性化に応じてノードＮ１を放電するように動作する。
プルアップ駆動回路２１は、以下のトランジスタＱ３〜Ｑ５，Ｑ８〜Ｑ１１，Ｑ１４〜Ｑ１６から構成される。ノードＮ１とクロック端子ＣＫとの間に接続するトランジスタＱ３は、クロック端子ＣＫに入力されるクロック信号ＣＬＫをノードＮ１に供給するものである。トランジスタＱ３のゲートが接続するノードを「ノードＮ３」と定義する。
トランジスタＱ４，Ｑ５は共に、ノードＮ１と第１電源端子Ｓ１との間に接続し、それぞれがノードＮ１を放電するものである。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続され、トランジスタＱ５のゲートはノードＮ２に接続される。
また第２電源端子Ｓ２と第１電源端子Ｓ１との間には、トランジスタＱ９，Ｑ１０が直列に接続されている。トランジスタＱ９，Ｑ１０間の接続ノードを「ノードＮ４」と定義すると、トランジスタＱ９は、第２電源端子Ｓ２とノードＮ４との間に接続し、そのゲートはノードＮ１に接続される。トランジスタＱ１０は、ノードＮ４と第１電源端子Ｓ１との間に接続する。トランジスタＱ１０のゲートが接続するノードを「ノードＮ５」と定義する。またノードＮ４と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ１１も接続される。
トランジスタＱ１０は、トランジスタＱ９よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よってトランジスタＱ９，Ｑ１０は、ノードＮ５を入力端、ノードＮ４を出力端とするレシオ型インバータを構成している。当該インバータにおいて、トランジスタＱ９は負荷素子、トランジスタＱ１０は駆動素子として機能する。但し、トランジスタＱ９，Ｑ１０が実質的にインバータとして機能できるのは、ノードＮ１がＨレベルのとき（出力信号Ｇkの活性期間に相当）である。それ以外の期間には、トランジスタＱ１１がオンになってノードＮ４のレベルはＬレベルに固定される。
またノードＮ１とノードＮ４との間（トランジスタＱ９のゲート・ソース間）には容量素子Ｃ１が接続される。この容量素子Ｃ１は、ノードＮ１，Ｎ４間を容量結合しており、ノードＮ４のレベルが上昇するのに従ってノードＮ１を昇圧するよう機能する。
ノードＮ５と第３電源端子Ｓ３との間には、ゲートが入力端子ＩＮに接続したトランジスタＱ１４が接続する。即ち、トランジスタＱ１４は前段の出力信号Ｇk-1（入力信号）の活性化に応じてノードＮ５を充電するものである。なお、トランジスタＱ１４のドレインは、第３電源端子Ｓ３でなく入力端子ＩＮに接続させてもよい（即ち、トランジスタＱ１４は入力端子ＩＮとノードＮ５との間にダイオード接続されていてもよい）。
またノードＮ５と第１電源端子Ｓ１との間には、それぞれノードＮ５を放電するトランジスタＱ１５，Ｑ１６が接続される。トランジスタＱ１５のゲートはノードＮ２に接続され、トランジスタＱ１６のゲートは出力端子ＯＵＴに接続される。
ノードＮ３とノードＮ５との間には、ゲートが第３電源端子Ｓ３に接続したトランジスタＱ８が接続される。トランジスタＱ８は、ゲート電位が一定に固定されているが、ノードＮ３，Ｎ５の電位変化に応じてオン、オフが切り換わり、それによってノードＮ３の充電および放電が行われる（詳細は後述する）。
一方、プルダウン駆動回路２２は、トランジスタＱ２（出力プルダウントランジスタ）を駆動する回路であり、その出力端はトランジスタＱ２のゲート（ノードＮ２）に接続される。プルダウン駆動回路２２は、トランジスタＱ２を、ゲート線ＧＬkの選択期間はオフにし、非選択期間はオンにするよう機能する。そのためプルダウン駆動回路２２は、前段の出力信号Ｇk-1（入力信号）の活性化に応じてノードＮ２を放電し、次段の出力信号Ｇk+1（リセット信号）の活性化に応じてノードＮ２を充電するように動作する。
また上記のとおり、ノードＮ２にはプルアップ駆動回路２１のトランジスタＱ５，Ｑ１１，Ｑ１５のゲートも接続されており、プルダウン駆動回路２２はこれらの駆動にも用いられている。
プルダウン駆動回路２２は、以下のトランジスタＱ６，Ｑ７，Ｑ１７〜Ｑ１９により構成されている。トランジスタＱ６は、ノードＮ２と第４電源端子Ｓ４との間に接続し、そのゲートは第４電源端子Ｓ４に接続されている（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７はノードＮ２と第１電源端子Ｓ１との間に接続する。トランジスタＱ７のゲートが接続するノードを「ノードＮ６」と定義する。
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、ノードＮ６の電位が上昇するとノードＮ２の電位は下降し、ノードＮ６の電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６，Ｑ７は、ノードＮ６を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。当該インバータでは、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。
ノードＮ６と第４電源端子Ｓ４との間には、ゲートが入力端子ＩＮに接続したトランジスタＱ１７が接続される。ノードＮ６と第１電源端子Ｓ１との間には、それぞれノードＮ６を放電するトランジスタＱ１８，Ｑ１９が接続される。トランジスタＱ１８のゲートはノードＮ２に接続され、トランジスタＱ１９のゲートはリセット端子ＲＳＴに接続される。
以下、本実施の形態に係る単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲおよびダミー段ＳＲＤの動作は実質的にどれも同じであるので、ここでも代表的に第ｋ段目の単位シフトレジスタＳＲkの動作を説明する。また単位シフトレジスタＳＲkには、クロック端子ＣＫにクロック信号ＣＬＫが入力されているものとする（図２の奇数段目がこれに該当する）。
説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＰのＨレベルの電位は全て等しいと仮定し、そのレベルをＶＤＤとする。またＶＤＤはハイ側電源電位ＶＤＤ１〜ＶＤＤ３のレベルとも等しいとする（即ち、ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ３＝ＶＤＤ）。またクロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ，／ＣＬＫは、互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である（図４参照）。
図４は、実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。単位シフトレジスタＳＲkの動作を、同図を参照しつつ説明する。
まず時刻ｔ1直前における単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であると仮定する（以下、この状態を「リセット状態」と称す）。リセット状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであり、出力端子ＯＵＴ（出力信号Ｇk）はＬレベルに保たれる。即ち単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態にある。
また時刻ｔ1の直前では、単位シフトレジスタＳＲkのクロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。よってトランジスタＱ４，Ｑ１２〜Ｑ１４，Ｑ１７，Ｑ１９はオフ状態である。一方、ノードＮ２がＨレベルなのでトランジスタＱ１１，Ｑ１５，Ｑ１８はオン状態であり、そのためノードＮ４，Ｎ５，Ｎ６はＬレベル（ＶＳＳ）になっている。またノードＮ５がＬレベルのときトランジスタＱ８はオン状態であるので、ノードＮ３もＬレベル（ＶＳＳ）になっている。よってトランジスタＱ３はオフ状態である。
その状態から、時刻ｔ1で、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇk-1が活性化されたとする。
プルダウン駆動回路２２では、前段の出力信号Ｇk-1のレベルが上昇すると、トランジスタＱ１７がオンになる。このときトランジスタＱ１８もオンしているが、トランジスタＱ１７はトランジスタＱ１８よりもオン抵抗が充分低く設定されており、ノードＮ６のレベルは上昇する。応じて、トランジスタＱ７がオンになり、ノードＮ２はＬレベルになる。よってトランジスタＱ１８はオフになり、ノードＮ６は電位ＶＤＤ−ＶｔｈのＨレベルになる。
一方、プルアップ駆動回路２１では、前段の出力信号Ｇk-1のレベルが上昇すると、トランジスタＱ１４がオンになる。このとき出力信号ＧkはＬレベルなのでトランジスタＱ１６はオフ状態であり、また上記のプルダウン駆動回路２２の動作によりノードＮ２がＬレベルに変化するのでトランジスタＱ１５もオフになる。よってノードＮ５はトランジスタＱ１４により充電されて、電位ＶＤＤ−ＶｔｈのＨレベルになる。
ノードＮ５のレベルが上昇するとき、オン状態のトランジスタＱ８を通してノードＮ３へと電流が流れ込む。トランジスタＱ８のゲートは電位ＶＤＤであるので、ノードＮ３はノードＮ５と同じ電位ＶＤＤ−Ｖｔｈになる。
なお、ノードＮ２がＬレベルになったときトランジスタＱ５がオフになるが、それとほぼ同時にノードＮ３がＨレベルになることでトランジスタＱ３がオンし、ノードＮ１へはＬレベル（ＶＳＳ）になっているクロック信号ＣＬＫが供給されるため、ノードＮ１はＬレベルに維持される。同様にノードＮ２がＬレベルになったときトランジスタＱ１１もオフになるが、それとほぼ同時にノードＮ５がＨレベルになりトランジスタＱ１０がオンするので、ノードＮ４もＬレベルに維持される。
出力回路２０では、前段の出力信号Ｇk-1の活性化に応じてトランジスタＱ１３がオンになり、Ｌレベル（ＶＳＳ）になっているクロック信号ＣＬＫが出力端子ＯＵＴへと供給される。そのため、上記のプルダウン駆動回路２２の動作によりノードＮ２がＬレベルになりトランジスタＱ２がオフになっても、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
その後、時刻ｔ2でクロック信号／ＣＬＫが立ち下がるが、前段の出力信号Ｇk-1はＨレベルに維持される（詳細は後述する）。また時刻ｔ2では、単位シフトレジスタＳＲkの各ノードのレベル変化は無い。
時刻ｔ3で、クロック信号ＣＬＫが立ち上がると、オン状態のトランジスタＱ３を通してノードＮ１が充電される。ノードＮ１のレベルが上昇するとき、トランジスタＱ３のゲート・チャネル間容量を介する結合により、ノードＮ３の電位が昇圧される。このときトランジスタＱ８はオフになるので、ノードＮ３はトランジスタＱ３を非飽和領域で動作させる電位にまで上昇する。よってノードＮ１は高速に充電（プリチャージ）され、クロック信号ＣＬＫと同じ電位ＶＤＤのＨレベルになる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになった状態を、単位シフトレジスタＳＲkの「セット状態」と称する。
セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフになるので、出力端子ＯＵＴはトランジスタＱ１を通して第２電源端子Ｓ２から流れ込む電流によって充電され、出力信号Ｇkのレベルが上昇する。
なお、ノードＮ１がＨレベルになった時点では、前段の出力信号Ｇk-1は立ち下がる前でありトランジスタＱ１３はオンしているため、出力端子ＯＵＴへはトランジスタＱ１３を通してクロック端子ＣＫからも電流が流れ込む。つまり図３の回路では、トランジスタＱ１３を流れる電流も、出力端子ＯＵＴの立ち上がりに寄与している。
またノードＮ１がＨレベルになったときトランジスタＱ９もオンするが、ノードＮ５がＨレベルでありオン抵抗の小さいトランジスタＱ１０がオンしているため、この時点ではノードＮ４はＬレベルのままである。より詳細には、図４に示されているように、時刻ｔ3でノードＮ１のレベルが上昇するとき、容量素子Ｃ１による結合によりノードＮ４のレベルも僅かに上昇する。さらに、このノードＮ４のレベル上昇は、トランジスタＱ１０のドレイン・ゲート間のオーバラップ容量を介して、ノードＮ５のレベルを若干上昇させる。
出力端子ＯＵＴの充電が進み、出力信号ＧkのレベルがトランジスタＱ１６のしきい値電圧Ｖｔｈを超えると、トランジスタＱ１６がオンし、ノードＮ５のレベルが低下する（トランジスタＱ１６はトランジスタＱ１４よりもオン抵抗が充分低く設定されている）。するとトランジスタＱ８はオン状態になり、ノードＮ３からノードＮ５へと電流が流れ、ノードＮ３のレベルはノードＮ５に追随して低下する。応じてトランジスタＱ３はオフになり、ノードＮ１は高インピーダンス状態（フローティング状態）のＨレベルになる。
またノードＮ５がＬレベルになるとトランジスタＱ１０がオフになる。このときノードＮ１はＨレベルでありトランジスタＱ９はオン状態である。よってノードＮ４はトランジスタＱ９により充電され、そのレベルが上昇する（時刻ｔＤ）。ノードＮ４のレベルが上昇するとき、容量素子Ｃ１を介する結合により、ノードＮ１が昇圧される。なお、トランジスタＱ９がノードＮ４を充電するとき、容量素子Ｃ１によってトランジスタＱ９自身のゲート（ノードＮ１）が昇圧され、トランジスタＱ９は非飽和領域で動作するので、ノードＮ４は電位ＶＤＤまで上昇する（つまりトランジスタＱ９および容量素子Ｃ１はブートストラップ回路を構成している）。
このようにノードＮ１が昇圧されるタイミング、すなわちノードＮ４のレベルが上昇する時刻ｔＤは、ノードＮ５のレベルが低下してトランジスタＱ３がオフになった直後になる。またノードＮ１は、トランジスタＱ３がオフになるまでの充電（プリチャージ）によって充分高いレベルに達している。従って時刻ｔＤでノードＮ１が昇圧されると、当該ノードＮ１はトランジスタＱ１を非飽和領域で動作させるのに充分な電位にまで高められる。その結果、出力信号ＧkのＨレベルの電位は、第２電源端子Ｓ２と同じＶＤＤにまで達する。
理論的には、ノードＮ４のレベルが上昇する時刻ｔＤ（ノードＮ１が昇圧される時刻）が、トランジスタＱ３がオフした後（ノードＮ３，Ｎ５がＬレベルになった後）になるように、ノードＮ１の充電が開始されるクロック信号ＣＬＫの立ち上がりタイミングから一定時間だけ遅れていればよい。図３の単位シフトレジスタＳＲkでは、出力信号Ｇkの立ち上がりに応じてノードＮ５が放電され、さらにそれに応じてノードＮ４が充電されるように構成することで、その遅延時間を確保していたが、他の手法を採用してもよい。例えば、ゲート線駆動回路３０にクロック信号ＣＬＫを遅延させる遅延回路を設け、その出力信号の立ち上がりに応じてノードＮ１が昇圧されるように構成してもよい。
なお、前段の出力信号Ｇk-1は、当該単位シフトレジスタＳＲkの出力信号Ｇkが所定の電位にまで上昇し、前段の単位シフトレジスタＳＲk-1のトランジスタＱ１２がオンすることで立ち下げられる（そのため当該単位シフトレジスタＳＲkの出力信号Ｇkと前段の出力信号Ｇk-1とでは、活性期間に若干の重なりが生じる）。
前段の出力信号Ｇk-1がＬレベルになると、出力回路２０ではトランジスタＱ１３がオフとなり、出力信号Ｇkの立ち上げに対するトランジスタＱ１３の寄与はそこで終了する。一方、プルアップ駆動回路２１では、トランジスタＱ１４がオフになり、ノードＮ５のＬレベルの電位はＶＳＳになる。またプルダウン駆動回路２２では、トランジスタＱ１７がオフになるのでノードＮ６はフローティング状態でＨレベルに維持される。
なお、図４において、時刻ｔ3からの一定期間にノードＮ６のレベルが若干下がっているが、これは前段の出力信号Ｇk-1が立ち下がるときに、トランジスタＱ１７のゲート・ソース間のオーバラップ容量を介する結合により、ノードＮ６のレベルが引き下げられるからである。
ここでトランジスタＱ８の動作に注目する。まず単位シフトレジスタＳＲkがリセット状態の期間は、ノードＮ５がＬレベル（ＶＳＳ）であるのでゲート電位がＶＤＤのトランジスタＱ８はオンになり、ノードＮ３をノードＮ５と同じ電位ＶＳＳに維持する。そして前段の出力信号Ｇk-1の立ち上がりに応じてノードＮ５が充電される段階（時刻ｔ1〜時刻ｔ3）では、ノードＮ５からノードＮ３へと電流を流し、ノードＮ３を電位ＶＤＤ−ＶｔｈのＨレベルにする。
そしてクロック信号ＣＬＫの立ち上がりに応じてノードＮ１の充電（プリチャージ）が開始される段階（時刻ｔ3）では、トランジスタＱ３のゲート・チャネル間容量によりノードＮ３が昇圧されるので、電位関係によりノードＮ５側がトランジスタＱ８のソースとなる。このときノードＮ５の電位はＶＤＤ−Ｖｔｈであるので、トランジスタＱ８のゲート（第３電源端子Ｓ３）・ソース（ノードＮ５）間電圧はＶｔｈとなり、当該トランジスタＱ８はオンとオフの境界状態になる。よってトランジスタＱ８にはノードＮ３からノードＮ５への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードＮ３０が昇圧されている短い期間（≒ｔＤ−ｔ３）にノードＮ３から放出される電荷は無視できる程度である。
そして出力信号Ｇkの立ち上がりに応じてノードＮ５が放電される段階（時刻ｔ3〜時刻ｔＤ）では、トランジスタＱ８はオンになり、今度はノードＮ３からノードＮ５へと電流を流し、ノードＮ３をＬレベル（ＶＳＳ）にする。その後もノードＮ５がＬレベルの間はトランジスタＱ８はオン状態であり、ノードＮ３はＬレベルに維持される。
このようにトランジスタＱ８は、ノードＮ３およびノードＮ５の電位変化に応じて、その機能が変化する。即ち、トランジスタＱ８は、ノードＮ５の充電時にはノードＮ５のレベルを直接ノードＮ３に伝達する抵抗素子として働き、ノードＮ３の昇圧時にはノードＮ３とノードＮ５との間を遮断する遮断素子として働き、さらに、ノードＮ５の放電時にはノードＮ３の電荷をノードＮ５に放出する抵抗素子として働く。
ここではトランジスタＱ８のゲートに供給される電位ＶＤＤ２は、前段の出力信号Ｇk-1のＨレベルの電位（つまりクロック信号ＣＬＫ，／ＣＬＫのＨレベルの電位）と同じＶＤＤとして説明したが、トランジスタＱ８がこのように動作可能な電位であればよい。例えば電位ＶＤＤ２が低過ぎると、トランジスタＱ８がノードＮ３を充分に高いレベルまで充電できず、ノードＮ３が昇圧されてもトランジスタＱ３が非飽和領域で動作できないので好ましくない。一方、電位ＶＤＤ２がＶＤＤよりも高く設定されると、ノードＮ３が昇圧されるときにトランジスタＱ８がオフにならない（遮断素子として機能しない）ので問題である。つまり電位ＶＤＤ２は、ＶＤＤ以下であり、且つノードＮ３の昇圧時にトランジスタＱ３が非飽和領域で動作可能な範囲であればよい。
再び図４を参照する。時刻ｔ4でクロック信号ＣＬＫが立ち下がるが、単位シフトレジスタＳＲkの各ノードのレベル変化はない。よって出力信号ＧkはＨレベルに維持される。
続く時刻ｔ5でクロック信号／ＣＬＫが立ち上がると、次段の出力信号Ｇk+1が活性化される。すると出力回路２０では、トランジスタＱ１２がオンになるので、出力端子ＯＵＴが放電され、出力信号ＧkはＬレベルになる。またこのときプルアップ駆動回路２１のトランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベルになる。よってトランジスタＱ１はオフになり、トランジスタＱ１，Ｑ１２を通して流れる貫通電流の発生が抑えられる。
またプルダウン駆動回路２２においては、トランジスタＱ１９がオンになるので、ノードＮ６が放電されてＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がＨレベルになる。つまり、単位シフトレジスタＳＲはリセット状態（時刻ｔ1直前の初期状態）に戻る。従って、トランジスタＱ２，Ｑ５，Ｑ１１，Ｑ１５，Ｑ１８がオンになり、出力端子ＯＵＴ、ノードＮ１，Ｎ４，Ｎ５，Ｎ６が低インピーダンスのＬレベルになる。この状態は、次のフレーム期間で前段の出力信号Ｇk-1が活性化されるまで維持される。
このように図３の単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1（あるいはスタートパルスＳＰ）の活性化に応じてトランジスタＱ３がオンになり、その次にクロック端子ＣＫのクロック信号が活性化するのに応じて出力信号Ｇkを活性レベル（Ｈレベル）にし、その後、次段の出力信号Ｇk+1（あるいはダミー段ＳＲＤの出力信号ＧＤＭ）の活性化に応じて出力信号Ｇkを非活性レベル（Ｌレベル）にする。
よってゲート線駆動回路３０においては、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
先に述べたように、従来の単位シフトレジスタ（特許文献１の図７）では、ゲート線の充電に用いられる第１トランジスタ（Ｍ１）にクロック信号（ＣＫＶ）が供給されていた。そのためクロック信号（ＣＫＶ）の立ち上がり時に、第１トランジスタ（Ｍ１）のオーバラップ容量を通して流れる容量結合電流が生じる。この電流は１つの単位シフトレジスタではそれほど大きいものではないが、ゲート線駆動回路は同一のクロック信号が供給される単位シフトレジスタを多く有するため、ゲート線駆動回路で考えるとその電流は相当に大きくなる。特に、上記第１トランジスタはゲート線を高速に充電できるようにゲート幅が広く設定されるのでオーバラップ容量が大きい。そのため容量結合電流も大きく、それによる消費電力の増大を招いていた。
一方、図３の単位シフトレジスタＳＲkにおいて、クロック信号ＣＬＫが供給されるのはトランジスタＱ３とトランジスタＱ１３である。トランジスタＱ３はノードＮ１を充電するものであるが、ノードＮ１に関与する容量成分は、ゲート線ＧＬkの寄生容量に比べると極めて小さい。具体的には、ノードＮ１に関与する容量成分は、容量素子Ｃ１と、トランジスタＱ１のゲート容量、ゲート・ドレインオーバラップ容量およびゲート・ソースオーバラップ容量と、トランジスタＱ４，Ｑ５それぞれのドレイン・ゲートオーバラップ容量である。これら容量成分の総和は、ゲート線ＧＬkの寄生容量よりも１桁以上小さい。そのためトランジスタＱ３のゲート幅は、ゲート線ＧＬkの充電に用いられるトランジスタＱ１のゲート幅よりも相当量小さくてよい。
またトランジスタＱ１３の動作の主目的は、前段の出力信号Ｇk-1の活性期間に、出力端子ＯＵＴが高インピーダンス状態になることを防止することである。出力端子ＯＵＴは、前段の出力信号Ｇk-1が活性化するまではトランジスタＱ２によってＬレベルに維持されているので、トランジスタＱ１３は既に放電されている出力端子ＯＵＴをＬレベルに維持すればよい。よってトランジスタＱ１３は大きな電流を流す必要がなく、高い駆動能力は要求されない。そのためトランジスタＱ１３は、トランジスタＱ１よりも１桁以上小さいゲート幅のものでよい。
このように図３の単位シフトレジスタＳＲkでは、ゲート幅が小さいトランジスタＱ３，Ｑ１３だけにクロック信号が供給される（ゲート幅が大きいトランジスタＱ１にはクロック信号が供給されない）。トランジスタＱ３，Ｑ１３はオーバラップ容量が小さいので、それに生じる容量結合電流が小さい。よって単位シフトレジスタＳＲkの消費電力を小さくできる。特に、ゲート線駆動回路３０のような多段の単位シフトレジスタにおいて、その効果は大きくなる。
なお、上記したように図３の単位シフトレジスタＳＲkでは、ノードＮ１が充分高い電位に昇圧されるように、ノードＮ１の充電開始（時刻ｔ3）に遅れてトランジスタＱ１０がオフになる（時刻ｔＤ）。そのため図４の時刻ｔ3〜時刻ｔＤの間に、トランジスタＱ９，Ｑ１０を通して第２電源端子Ｓ２から第１電源端子Ｓ１へと流れる貫通電流が生じる。しかしその期間は短く、またその貫通電流は選択期間にある１段の単位シフトレジスタだけに生じるものであるので、ゲート線駆動回路３０全体の電力消費には殆ど影響しない。
［第１の変更例］
図３においては、トランジスタＱ１３は出力端子ＯＵＴとクロック端子ＣＫとの間に接続させていたが、図５に示すように、トランジスタＱ１３のソースは第１電源端子Ｓ１に接続させてもよい。但し、上記したように本実施の形態では当該単位シフトレジスタＳＲkの出力信号Ｇkと前段の出力信号Ｇk-1とはその活性期間に若干の重なりがあるので、図５の構成ではその重なりの期間にトランジスタＱ１，Ｑ１３を通して貫通電流が流れ、それが消費電力を増大させる要因となり得る点に留意する必要がある。
他方、図３の構成では、出力信号Ｇkの立ち上げにトランジスタＱ１３も寄与することができる。この場合、上記の貫通電流は生じないが、トランジスタＱ１３のソース（ドレイン）・ゲートオーバラップ容量を流れる容量結合電流が生じ、これも消費電力増大の要因となる。どちらの構成を採用するかは、単位シフトレジスタＳＲkの回路に要求される電気的特性に応じて選択すればよい。
なお、トランジスタＱ１３は、前段の出力信号Ｇk-1の活性期間に出力端子ＯＵＴが高インピーダンスになることを防止するものであるが、その期間（１水平期間（１Ｈ））は短いので、その間に出力端子ＯＵＴが高インピーダンスになっても、画像表示装置の表示特性上問題となることは殆どない。よってトランジスタＱ１３は省略してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第２の変更例］
図３の単位シフトレジスタＳＲkにおいて、プルダウン駆動回路２２のトランジスタＱ６は、インバータの負荷素子として働く。プルダウン駆動回路２２のインバータの負荷素子は、ゲート線ＧＬkの非選択期間にノードＮ２をＨレベルに保持する働きができるものであればよい。よってトランジスタＱ６に代えて、例えば定電流素子や抵抗素子などの電流駆動素子を用いてもよい。
また図３では、トランジスタＱ６のゲートに一定のハイ側電源電位ＶＤＤ３を供給していたが、それに代えて次段の出力信号Ｇk+1と同相のクロック信号／ＣＬＫを供給してもよい。単位シフトレジスタＳＲkが出力信号Ｇkを活性化させるのに際し、トランジスタＱ７は２水平期間（図４の時刻ｔ1〜時刻ｔ5）オンになる。図３の回路ではその２水平期間、終始トランジスタＱ６，Ｑ７を通して貫通電流が流れるが、トランジスタＱ７のゲートにクロック信号／ＣＬＫを供給した場合にはそのうち半分の期間はトランジスタＱ６がオフになるので、貫通電流を半分にすることができる。あるいは、トランジスタＱ６のゲートとドレインの両方にクロック信号／ＣＬＫを供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第３の変更例］
図６は、実施の形態１の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２のトランジスタＱ１８のソースを入力端子ＩＮに接続させている。
図３の回路では、前段の出力信号Ｇk-1が活性化されてトランジスタＱ１７がノードＮ６を充電し始めた時点では、トランジスタＱ１８はオン状態である。トランジスタＱ１８は、ノードＮ６の充電が進んでトランジスタＱ７がオンになり、応じてノードＮ２がＬレベルになったときにオフになる。そのためトランジスタＱ１７はトランジスタＱ１８よりもオン抵抗が充分小さいことが必要である。
それに対し、図６の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1が活性化したとき、トランジスタＱ１８はそのソース電位が高くなるためオフになる。つまり、トランジスタＱ１７がオンになるのとほぼ同時にトランジスタＱ１８がオフになり、その状態でノードＮ６の充電が行われる。よって本変更例によれば、トランジスタＱ１７，Ｑ１８のオン抵抗値と無関係にノードＮ６の充電が可能になり、回路設計が容易になる。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第４の変更例］
図７は、実施の形態１の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルアップ駆動回路２１のトランジスタＱ４のソース（ドレイン）をクロック端子ＣＫに接続させ（トランジスタＱ４をノードＮ１とクロック端子ＣＫとの間に接続させ）、当該トランジスタＱ４のゲートを出力端子ＯＵＴに接続させたものである。
図３の単位シフトレジスタＳＲkでは、出力信号Ｇkの非活性化（ＨレベルからＬレベルへの変化）は、次段の出力信号Ｇk+1の活性化に応じてトランジスタＱ１２がオンすることにより行われる。このときトランジスタＱ４も次段の出力信号Ｇk+1の活性化に応じてオンになり、ノードＮ１がＬレベルになってトランジスタＱ１がオフになる。それにより、トランジスタＱ１，Ｑ１２を通して流れる貫通電流が抑制される。しかしノードＮ１の放電には一定の時間を要するため、トランジスタＱ１がオフになるタイミングはトランジスタＱ１２がオフになるタイミングよりもその放電時間分だけ遅れる。そのためトランジスタＱ１，Ｑ１２が同時にオン状態になる時間が僅かに存在し、その期間に貫通電流が流れる。
図７の回路では、出力信号ＧkがＨレベルのとき、クロック信号ＣＬＫの立ち下がる時点（図４の時刻ｔ4に相当）でトランジスタＱ４によるノードＮ１の放電が開始され、それによりトランジスタＱ１がオフになる。このとき出力信号ＧkのＨレベルは、ゲート線の寄生容量によって保持される。但し、トランジスタＱ１のゲート容量およびオーバラップ容量を介した結合のため、ノードＮ１がＬレベルになるときに出力信号Ｇkのレベルが若干低下する（この低下量は、トランジスタＱ１のゲート容量およびオーバラップ容量とゲート線ＧＬkの寄生容量との比で決まる）。
一方、トランジスタＱ１２は、図３の場合と同様に次段の出力信号Ｇk+1の活性化に応じてオンになり、それによって出力信号Ｇkが非活性化される。
本変更例によれば、図３の回路よりも、トランジスタＱ１がオフになるタイミングが早くなるので、トランジスタＱ１，Ｑ１２が共にオンする期間を短くでき貫通電流の発生を抑制することができる。
図４に示されているようにクロック信号ＣＬＫの立ち下がりとクロック信号／ＣＬＫの立ち上がりには一定の時間間隔（時刻ｔ4〜時刻ｔ5）があるが、特にトランジスタＱ４によるノードＮ１の放電時間をこの時間間隔より短く設定すれば、トランジスタＱ１，Ｑ１２が共にオンする期間を完全に無くすことができる。
但し図７の回路では、トランジスタＱ４のソース（ドレイン）にもクロック信号ＣＬＫが供給されるので、トランジスタＱ３，Ｑ１３のみならず、トランジスタＱ４においてもそのオーバラップ容量を流れる容量結合電流が発生する。従って、その容量結合電流による消費電力が、図３の回路で生じていたトランジスタＱ１，Ｑ１２を流れる貫通電流による消費電力よりも小さい場合でなければ、本変更例による消費電力低減の効果は事実上得られない。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
［第５の変更例］
図８は、実施の形態１の第５の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、ゲート線ＧＬkに供給する出力信号Ｇk（本変更例では以下「第１出力信号」と称す）とは別に、単位シフトレジスタＳＲk-1のトランジスタＱ４のゲートに供給するための出力信号ＧＤk（以下「第２出力信号」）を生成することを可能にしたものである。つまり本変更例の単位シフトレジスタＳＲkにおいては、トランジスタＱ４のゲートには、次段の第２出力信号ＧＤk+1が供給される。
図８の単位シフトレジスタＳＲkは、図３の回路に対し、出力回路２０にトランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ１２Ｄ，Ｑ１３Ｄから成る第２出力信号ＧＤkの生成回路を設けたものである。トランジスタＱ１Ｄは、第２出力信号ＧＤkの出力端子ＯＵＴＤと第２電源端子Ｓ２との間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ２Ｄは、出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。トランジスタＱ１２Ｄは出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続し、そのゲートはリセット端子ＲＳＴに接続される。トランジスタＱ１３Ｄは出力端子ＯＵＴＤとクロック端子ＣＫとの間に接続し、そのゲートは入力端子ＩＮに接続される。
図８から分かるように、本変更例に係る単位シフトレジスタＳＲkでは、トランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１３から成る第１出力信号Ｇkの生成回路と、トランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ１２Ｄ，Ｑ１３Ｄから成る第２出力信号ＧＤkの生成回路とは、同じ構成を有している。そのため第１出力信号Ｇkと第２出力信号ＧＤkとはほぼ同じ波形の信号となる。従って、図８の単位シフトレジスタＳＲkは、図３の回路と同様に動作することができる。
第１出力信号Ｇkが供給されるゲート線ＧＬkは、大きな寄生容量を有している。一方、第２出力信号ＧＤkが供給される前段のトランジスタＱ４のゲート容量は、ゲート線ＧＬkの寄生容量に比べて極めて小さい。そのため第２出力信号ＧＤkは、第１出力信号Ｇkよりもその立ち上がり速度が速くなる。
従って、単位シフトレジスタＳＲkでは、トランジスタＱ１２のゲートに供給される次段の第１出力信号Ｇk+1よりも、トランジスタＱ４のゲートに供給される次段の第２出力信号ＧＤk+1の方が高速に立ち上がる。よって図３の場合よりも、トランジスタＱ４がノードＮ１を放電するタイミングが早くなり、トランジスタＱ１，Ｑ１２の両方がオンになる期間が短くなる。その結果、トランジスタＱ１，Ｑ１２を流れる貫通電流を低減することができる。
なお、第２出力信号ＧＤkは、第１出力信号Ｇkとほぼ同じ波形の信号であるので、次段の入力端子ＩＮ（つまりトランジスタＱ１４，Ｑ１７のゲート）にも出力信号Ｇkを供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。但し、後述する実施の形態７に適用する場合には、第２出力信号ＧＤkを前段の単位シフトレジスタＳＲk-1のトランジスタＱ４に供給するか、次段の単位シフトレジスタＳＲk+1のトランジスタＱ４に供給するかを、信号のシフト方向に応じて切り換える回路が必要になる。
［第６の変更例］
表示装置において、ゲート線駆動回路３０からゲート線ＧＬに供給される出力信号Ｇの立ち下がりは、表示信号が画素に書き込まれるタイミングを規定する。表示信号のタイミングを固定して考えると、例えば第ｋ行目のゲート線ＧＬkに供給される出力信号Ｇkの立ち下がりが遅い場合、第ｋ行目の画素にその次の行（第ｋ＋１行目）に書き込まれるべきデータが誤書き込みされるため問題となる。そこで本変更例では、出力信号Ｇの立ち下がりを高速化することが可能な単位シフトレジスタＳＲを提案する。
ここで、図３の単位シフトレジスタＳＲkにおいては、出力信号Ｇkの立ち下げ（非活性化）は次段の出力信号Ｇk+1の立ち上がりに応じてトランジスタＱ１２がオンすることによって行われていた。そのため出力信号Ｇkの立ち下がり速度は、次段の出力信号Ｇk+1の立ち上がり速度に依存することになる。
一方、次段の出力信号Ｇk+1の立ち上げ（活性化）は、単位シフトレジスタＳＲk+1において、トランジスタＱ１がオンすることから始まり、応じてトランジスタＱ１６がオンし、続いてトランジスタＱ１０がオフになり、ノードＮ４がトランジスタＱ９により充電され、それに従いノードＮ１が容量素子Ｃ１により昇圧される、という一連の動作により行われる。このため出力信号Ｇk+1の立ち上がり速度は、各トランジスタの電気的特性（しきい値電圧やキャリアの移動度）や、使用条件（電圧、温度）の影響を受けやすい。つまり図３の単位シフトレジスタＳＲkの出力信号Ｇkの立ち下がり速度は、単位シフトレジスタＳＲk+1が有する各トランジスタの電気的特性や使用条件の影響を受けやすい。
図９は、実施の形態１の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路２２にトランジスタＱ２０〜Ｑ２３から成る回路を設けたものである。このトランジスタＱ２０〜Ｑ２３から成る回路は、図３において次段の出力信号Ｇk+1により制御されていたトランジスタＱ４，Ｑ１２，Ｑ１９を制御するものであり、それらのゲートに対し少なくとも出力信号Ｇｋの活性期間の間、クロック信号／ＣＬＫを供給するものである。
そのため図９の単位シフトレジスタＳＲkには、そクロック信号ＣＬＫ，／ＣＬＫの両方が供給される。本変更例では、図３のクロック端子ＣＫに相当する端子を「第１クロック端子ＣＫ１」とし、それとは位相の異なるクロック信号／ＣＬＫが供給される端子を「第２クロック端子ＣＫ２」と定義する。つまり図２の構成のゲート線駆動回路３０において、奇数段では第１クロック端子ＣＫ１にクロック信号ＣＬＫ、第２クロック端子ＣＫ２にクロック信号／ＣＬＫがそれぞれ供給される。偶数段では第１クロック端子ＣＫ１にクロック信号／ＣＬＫ、第２クロック端子ＣＫ２にクロック信号ＣＬＫがそれぞれ供給される。
本変更例では、トランジスタＱ４，Ｑ１２，Ｑ１９のゲートが接続するノードを「ノードＮ７」と定義する。トランジスタＱ２０は、ノードＮ７と第２クロック端子ＣＫ２との間に接続され、トランジスタＱ２１はノードＮ７と第１電源端子Ｓ１との間に接続される。またトランジスタＱ２０のゲートが接続するノードを「ノードＮ８」と定義すると、トランジスタＱ２２はノードＮ８と第４電源端子Ｓ４との間に接続され、トランジスタＱ２３はノードＮ８と第１電源端子Ｓ１との間に接続される。トランジスタＱ２２のゲートは、当該単位シフトレジスタＳＲkの出力端子ＯＵＴに接続され、トランジスタＱ２１，Ｑ２３のゲートは次段の単位シフトレジスタＳＲk+1のノードＮ２に接続される。なお、トランジスタＱ２２のドレインは出力端子ＯＵＴに接続させてもよい（つまりトランジスタＱ２２を出力端子ＯＵＴとノードＮ８との間にダイオード接続させる）。
単位シフトレジスタＳＲkの選択期間になる前は、出力信号ＧkがＬレベルであり、また次段の単位シフトレジスタＳＲk+1のノードＮ２はＨレベルになっているので、トランジスタＱ２２はオフ、トランジスタＱ２１，Ｑ２３はオンしている。よってノードＮ８はＬレベルであり、トランジスタＱ２０はオフ状態であるため、ノードＮ７もＬレベルである。
単位シフトレジスタＳＲkの選択期間（出力信号Ｇｋの活性期間）になり出力信号Ｇkが立ち上がると（図４の時刻ｔ3）、トランジスタＱ２２がオンになる。このとき次段の単位シフトレジスタＳＲk+1のノードＮ２がＬレベルになるのでトランジスタＱ２１，Ｑ２３はオフになる。そのためノードＮ８はＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ２０がオンし、クロック信号／ＣＬＫがノードＮ７に供給される。但しこの時点ではクロック信号／ＣＬＫはＬレベルなのでノードＮ７はＬレベルのままである。
そしてクロック信号／ＣＬＫが立ち上がると次段の出力信号Ｇk+1のレベルが上昇し始める（図４の時刻ｔ5）。一方、当該単位シフトレジスタＳＲkでは、クロック信号／ＣＬＫが立ち上がりに応じてノードＮ７の電位が上昇する。このときトランジスタＱ２０のゲートチャネル間容量を介する結合によりノードＮ８が昇圧されるので、トランジスタＱ２０は非飽和領域で動作する。そのためノードＮ７は高速に充電されて電位ＶＤＤのＨレベルになる。よってクロック信号／ＣＬＫの立ち上がりとほぼ同時にトランジスタＱ１２がオンになって出力端子ＯＵＴが放電され、出力信号Ｇkが立ち下がる。
このように図９の単位シフトレジスタＳＲkでは、出力信号Ｇkは、クロック信号／ＣＬＫの立ち上がりのタイミングで素早く立ち下がる。また出力信号Ｇkの立ち下がり速度が、次段の出力信号Ｇk+1の立ち上がり速度に依存しないので、トランジスタ特性や使用条件にも殆ど影響されない。よって、画像表示装置における上記の誤書き込みの問題が解決される。
なお、トランジスタＱ１２がオンするタイミングが早くなるが、図９の単位シフトレジスタＳＲkではそれと同時にトランジスタＱ４のオンになり、ノードＮ１が放電されてトランジスタＱ１がオフになるため、トランジスタＱ１，Ｑ１２を流れる貫通電流の増大も抑えられる。またトランジスタＱ１９もそれと同時にオンになるため、単位シフトレジスタＳＲkはクロック信号／ＣＬＫの立ち上がりとほぼ同時にリセット状態になる。
［第７の変更例］
図３の単位シフトレジスタＳＲkにおいて、ノードＮ４のレベルの上昇速度は、トランジスタＱ９のオン抵抗によって決まるためノードＮ１の電位に依存する。またノードＮ１の電位は容量素子Ｃ１によりノードＮ１がどの程度昇圧されるかによって決まる。
このノードＮ１の昇圧動作において、ノードＮ１の寄生容量であるトランジスタＱ１のゲート容量（オーバラップ容量を含む）は当該ノードＮ１の昇圧を抑制するように働くが、トランジスタＱ１はゲート幅を広くする必要があるので、そのゲート容量は大きい。つまり図３の回路では、ノードＮ１の寄生容量が大きく、ノードＮ１が充分に高いレベルにまで昇圧されずにノードＮ４のレベルの上昇速度が遅くなることが懸念される。ここではこの問題への対策を施した変更例を示す。
図１０は、実施の形態１の第７の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkでは、トランジスタＱ９のゲートを、寄生容量の大きいノードＮ１から分離させている。
図１０の回路では、トランジスタＱ３，Ｑ５に対して並列にトランジスタＱ３Ａ，Ｑ５Ａを設け、トランジスタＱ９のゲートをトランジスタＱ３Ａ，Ｑ５Ａ間の接続ノード（「ノードＮ１Ａ」と定義する）に接続させている。
トランジスタＱ３Ａは、ノードＮ１Ａとクロック端子ＣＫとの間に接続し、そのゲートはトランジスタＱ３のゲート（ノードＮ３）に接続される。トランジスタＱ５ＡはノードＮ１Ａと第１電源端子Ｓ１との間に接続し、そのゲートはトランジスタＱ５のゲート（ノードＮ２）に接続される。またノードＮ１ＡとノードＮ４との間には容量素子Ｃ１Ａが接続される。
トランジスタＱ３Ａ，Ｑ５Ａおよび容量素子Ｃ１Ａから成る回路と、トランジスタＱ３，Ｑ５および容量素子Ｃ１から成る回路とは、互いに同じ構成を有しているため同じように動作する。つまりノードＮ１Ａは、ノードＮ１とほぼ同じようにレベル変化する。従って図１０の単位シフトレジスタＳＲkは、図３の回路と同様に動作することができる。なお、トランジスタＱ９がノードＮ４を充電するとき、容量素子Ｃ１ＡによってトランジスタＱ９自身のゲート（ノードＮ１Ａ）が昇圧され、トランジスタＱ９は非飽和領域で動作するので、図１０の回路でもノードＮ４は電位ＶＤＤまで上昇する（つまりトランジスタＱ９および容量素子Ｃ１Ａはブートストラップ回路を構成している）。
但し、ノードＮ１ＡにはトランジスタＱ４に相当するものが設けられていないため、ノードＮ１ＡはノードＮ１よりも立ち下がりのタイミングが遅れる。しかしトランジスタＱ４はトランジスタＱ１，Ｑ１２を流れる貫通電流を抑制する目的で設けられているので、ノードＮ１Ａには設ける必要がない。
図１０の単位シフトレジスタＳＲkによれば、トランジスタＱ９のゲートが、寄生容量の大きなノードＮ１に接続しない分、図３の回路よりもトランジスタＱ９のゲートの寄生容量を小さくすることができる。
ノードＮ１Ａの寄生容量は容量素子Ｃ１Ａに比べて無視できる程度に小さい。そのためノードＮ４のレベルが電位ＶＤＤまで上昇したとき、ノードＮ１Ａは略２×ＶＤＤのレベルにまで上昇する。従ってノードＮ４の立ち上がりが高速化され、応じてノードＮ１の立ち上がりも高速化される。その結果、出力信号Ｇkの立ち上がりも高速化される。
但し本変更例では、トランジスタＱ３Ａにもクロック信号ＣＬＫが供給されるため、トランジスタＱ３Ａのオーバラップ容量を流れる容量結合電流が生じる点に留意すべきである。
＜実施の形態２＞
図１１は実施の形態２に係る単位シフトレジスタの構成を示す回路図である。同図のように、本実施の形態では、実施の形態１の単位シフトレジスタＳＲ（図３）に対し、トランジスタＱ９のドレインに所定の電位ＶＤＤ５を供給する電圧発生回路３３を接続させたものである。
この電圧発生回路３３は、高電位側電源電位ＶＤＤ４が供給される第５電源端子Ｓ５と、電位ＶＤＤ５を出力するための電圧出力端子ＶＴと、所定のクロック信号が入力される少なくとも１つのクロック入力端子を有している（図１１にはクロック入力端子ＣＫＴが代表的に示されている）。本実施の形態では、そのクロック入力端子に入力されるクロック信号として、縦続接続した複数の単位シフトレジスタＳＲ（即ちゲート線駆動回路３０）を駆動する多相クロック信号のうちのいずれかが用いられる（図１１にはクロック信号ＣＬＫが代表的に示されている）。
電圧発生回路３３は、第５電源端子Ｓ５に供給される電位ＶＤＤ４、クロック入力端子ＣＫＴに入力されるクロック信号を基にして、電源電位ＶＤＤ４よりも高い出力電位ＶＤＤ５を生成するものである。また、この電位ＶＤＤ５は、低電位側電源電位ＶＳＳを基準として、クロック信号ＣＬＫ，／ＣＬＫの振幅（Ｈレベルの電位）よりも高いものである。
図１２は電圧発生回路３３の具体的な回路構成の一例を示している。この電圧発生回路３３は、高電位出力を得るために、チャージポンプ回路ＣＰが用いられている。当該チャージポンプ回路ＣＰは、トランジスタＱ３０，Ｑ３１および容量素子Ｃ５により構成されている。また当該チャージポンプ回路ＣＰの出力端、すなわち電圧出力端子ＶＴには容量素子Ｃ６が設けられている。
本実施の形態では、この電圧発生回路３３（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）を、シフトレジスタ回路と同じ絶縁基板上に形成する。基本的にチャージポンプ回路は、少なくとも２つの整流素子（ダイオード素子）と少なくとも１つの容量素子とから構成される。本実施の形態では、ダイオード素子として、シフトレジスタ回路に使用されるものと同じ構造を有するトランジスタＱ３０，Ｑ３１がダイオード接続されたものを使用する。また容量素子としては、画素容量（図１に示したキャパシタ１７）と同じ構造の容量素子Ｃ５を使用する。容量素子Ｃ６は、チャージポンプ回路ＣＰの出力を安定させるためのものであり、これも画素容量と同じ構造のものが使用される。そうすることにより、電圧発生回路３３をシフトレジスタや画素回路の形成と並行して行うことができるようになるので、製造工程の増加を伴わず、また製造コストの増加も抑えられる。
図１２に示すように、ダイオード素子としてのトランジスタＱ３０，Ｑ３１（以下それぞれ「ダイオード素子Ｑ３０」、「ダイオード素子Ｑ３１」と称す）は、高電位側電源電位ＶＤＤ４が供給される第５電源端子Ｓ５と出力電位ＶＤＤ５を出力するための電圧出力端子ＶＴとの間に直列に接続される。ダイオード素子Ｑ３０，Ｑ３１は共に第５電源端子Ｓ５側をアノード、電圧出力端子ＶＴ側がカソードとなるように接続される。
容量素子Ｃ５はダイオード素子Ｑ３０，Ｑ３１間の接続ノード（以下「ノードＮ９」）とクロック入力端子ＣＫＴとの間に接続される。この容量素子Ｃ５は、ノードＮ９を繰り返し昇圧するチャージポンプ動作を行うためのものであるので、クロック入力端子ＣＫＴには任意のクロック信号が入力されればよい。そのクロック信号としては、各単位シフトレジスタＳＲを駆動するクロック信号ＣＬＫ，／ＣＬＫの何れかを利用することができる。そうすれば、チャージポンプ回路ＣＰを駆動するためのクロック信号の発生回路を別途設ける必要がなく、回路規模の増大が抑えられる。本実施の形態では、図１２の回路のクロック入力端子ＣＫＴには、クロック信号ＣＬＫが入力されるものとする。以下、容量素子Ｃ５を「チャージポンプ容量」と称する。
一方、容量素子Ｃ６は、電圧出力端子ＶＴから負荷（単位シフトレジスタＳＲのノードＮ４）に向けて電流が流れたときに、出力電位ＶＤＤ５を安定化するためのものであり、電圧出力端子ＶＴと低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１との間に接続されている。以下、容量素子Ｃ６を「安定化容量」と称する。なお、安定化容量Ｃ６の一端の接続先は第１電源端子Ｓ１に限定されず、一定電圧が供給される低インピーダンスのノードであればよく、その接続先は問わない。
以下、図１２の回路の動作を説明する。電圧発生回路３３を構成する各トランジスタのしきい値電圧もＶｔｈとする。
第５電源端子Ｓ５に電位ＶＤＤ４が供給されるとダイオード素子Ｑ３０がオンするため、ノードＮ９の電位はＶＤＤ４−Ｖｔｈとなる。さらにこのノードＮ９の電位により、ダイオード素子Ｑ３１がオンして電圧出力端子ＶＴの電位はＶＤＤ４−２×Ｖｔｈになる。
その後、クロック信号ＣＬＫ（振幅ＶＤＤ）が立ち上がると、チャージポンプ容量Ｃ５を介する結合によってノードＮ９が昇圧される。ノードＮ９の寄生容量を無視すると、ノードＮ９の電位はＶＤＤ４−Ｖｔｈ＋ＶＤＤにまで上昇する。このノードＮ９の電位上昇により、ダイオード素子Ｑ３１がオンしてノードＮ９から電圧出力端子ＶＴへ電流が流れる。それにより、電圧出力端子ＶＴのレベルは一定量上昇し、逆にノードＮ９は電荷が流出した分だけレベルが低下する。
その後、クロック信号ＣＬＫが立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ９の電位は引き下げられる。先ほどノードＮ９が昇圧されたとき、当該ノードＮ９からは電圧出力端子ＶＴへ電荷が流出しているので、電位が引き下げられた後のノードＮ９のレベルは、その昇圧前（クロック信号ＣＬＫが立ち上がる前）のＶＤＤ４−Ｖｔｈよりも低くなる。しかしノードＮ９の電位が低下するとダイオード素子Ｑ３０がオンするので、ノードＮ９はすぐに電源端子Ｓ５から充電されてＶＤＤ４−Ｖｔｈに戻る。
なお、先ほどノードＮ９が昇圧されたときに電圧出力端子ＶＴの電位は上昇しているので、電圧出力端子ＶＴよりもノードＮ９の方が電位が低くなるが、ダイオード素子Ｑ３１は電圧出力端子ＶＴからノードＮ９への向きの電流を阻止するため、電圧出力端子ＶＴの電位は上昇されたまま維持される。
その後もクロック信号ＣＬＫが入力される度に以上の動作が繰り返され、最終的に電圧出力端子ＶＴの電位ＶＤＤ５は、ＶＤＤ４−２×Ｖｔｈ＋ＶＤＤとなる。
ここで、上記の電位ＶＤＤ１〜ＶＤＤ４の値は全て等しく、その値をクロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧発生回路３３の出力電位ＶＤＤ５は２×ＶＤＤ−２×Ｖｔｈとなり、それがトランジスタＱ９のドレイン電位となる。同じ仮定の下では、例えば実施の形態１の単位シフトレジスタＳＲのトランジスタＱ９のドレイン電位はＶＤＤ（＝ＶＤＤ１）である。つまり本実施の形態の単位シフトレジスタＳＲによれば、高電位側電源電位のそれぞれがクロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じ電位ＶＤＤである場合であっても、電圧発生回路３３によって、トランジスタＱ９のドレインにはより高い電位ＶＤＤ５（＝２×ＶＤＤ−２×Ｖｔｈ）が供給される。
従って本実施の形態では、トランジスタＱ９がノードＮ４を実施の形態１の場合よりも高い電位に充電することができる。その結果、ノードＮ１がより高いレベルにまで昇圧されるので、出力信号Ｇkの出力時におけるトランジスタＱ１のオン抵抗は小さくなる。よって、出力信号Ｇkの立ち上がりが高速化され、シフトレジスタ回路の動作の高速化が可能になるという効果が得られる。また逆に言えば、トランジスタＱ１のチャネル幅を小さくしても、出力信号Ｇkの立ち上がりの速度の低下が抑制されるので、シフトレジスタ回路の占有面積を小さくすることができる。
また本実施の形態では、電圧発生回路３３（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）をシフトレジスタ回路と同じ基板内に形成するものとして説明したが、その構成要素の全部、あるいは一部を基板の外部に形成して接続させてもよい。その場合、当該基板の面積の増大を抑制することができるが、基板内の回路と電圧発生回路３３（あるいはその一部）とを接続するための外部接続端子を基板上に設ける必要が生じるので、それだけ端子数が増加する。
例えば、電圧発生回路３３のチャージポンプ回路ＣＰのダイオード素子をシフトレジスタ回路と同じ基板内に形成し、容量素子（チャージポンプ容量および安定化容量）を外付けにすることが考えられる。その場合、ダイオード素子としてシフトレジスタ回路のものと同じ構造のトランジスタを用いることで製造工程を簡略化することができると共に、容量素子の大容量化が容易になる。また例えば、ダイオード素子および安定化容量を外付けにし、チャージポンプ容量を基板内に形成すれば、回路の寄生容量を小さくできるという利点が得られる。
［第１の変更例］
図１２に示した電圧発生回路３３では、クロック信号ＣＬＫの立ち上がり時にチャージポンプ容量Ｃ５を通して電圧出力端子ＶＴに電荷が供給されるが、それが立ち下がると電圧出力端子ＶＴへの電荷の供給は停止する。よってクロック信号ＣＬＫがＬレベルの間は、電圧発生回路３３は安定化容量Ｃ６に蓄積されている電荷によって負荷（単位シフトレジスタＳＲのノードＮ４）へ電流を供給する。つまりクロック信号ＣＬＫがＬレベルの間は、安定化容量Ｃ６の電荷は放電されるのみであるので、電圧出力端子ＶＴの電位（電位ＶＤＤ５）が低下する。
図１３は実施の形態２に係る電圧発生回路３３の第１の変更例の構成を示す回路図である。当該電圧発生回路３３は、互いに並列に接続された２つのチャージポンプ回路ＣＰ１，ＣＰ２を有している。
チャージポンプ回路ＣＰ１は、ダイオード接続されたトランジスタ（ダイオード素子）Ｑ３０ａ，Ｑ３１ａおよび、その間のノードＮ９ａとクロック入力端子ＣＫＴａとの間に接続したチャージポンプ容量Ｃ５ａから成っている。同様に、チャージポンプ回路ＣＰ２は、ダイオード素子Ｑ３０ｂ，Ｑ３１ｂおよび、その間のノードＮ９ｂとクロック入力端子ＣＫＴｂとの間に接続したチャージポンプ容量Ｃ５ｂから成る。即ち、図１３のチャージポンプ回路ＣＰ１，ＣＰ２のそれぞれは、図１２に示したチャージポンプ回路ＣＰと同じ構造のものである。
それらチャージポンプ回路ＣＰ１，ＣＰ２それぞれのクロック入力端子ＣＫＴａ、ＣＫｂには、各々位相の異なるクロック信号が入力される。本変更例においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ，／ＣＬＫを用いる。即ち図１３のように、クロック入力端子ＣＫＴａにはクロック信号ＣＬＫ、クロック入力端子ＣＫＴｂにはクロック信号／ＣＬＫが、それぞれ入力される。
従って、図１３の電圧発生回路３３では電圧出力端子ＶＴに、クロック信号ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号／ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ，／ＣＬＫよって交互に電荷が供給されることとなり、上記した電圧出力端子ＶＴの電位低下の問題は解決される。
本変更例では２つのチャージポンプ回路を用いて電圧発生回路３３を構成したが、電圧出力端子ＶＴのレベル低下がある程度許容される場合には、電圧発生回路３３が備えるチャージポンプ回路は１つ（即ち図１２の構成）であってもよい。
［第２の変更例］
第２の変更例では、図１２および図１３に示した構成よりも出力電位ＶＤＤ５を高くできる電圧発生回路３３を提案する。
図１４は実施の形態２に係る電圧発生回路３３の第２の変更例の構成を示す回路図である。本変更例においても電圧発生回路３３は、チャージポンプ回路ＣＰと安定化容量Ｃ６とから成るが、チャージポンプ回路ＣＰの構成が図１２とは異なっている。
図１４に示すように本変更例のチャージポンプ回路ＣＰは、図１２のトランジスタＱ３０を、トランジスタＱ３２，Ｑ３３および容量素子Ｃ７から成る回路に置き換えたものである。
トランジスタＱ３２は、ダイオード素子Ｑ３１のアノードであるノードＮ９と第５電源端子Ｓ５との間に接続される。トランジスタＱ３３は、第５電源端子Ｓ５とトランジスタＱ３２のゲートノード（以下「ノードＮ１０」）との間に接続され、そのゲートはノードＮ９に接続される。容量素子Ｃ７は、ノードＮ１０とクロック入力端子ＣＫＴ２との間に接続している。
クロック入力端子ＣＫＴ１，ＣＫＴ２のそれぞれには、互いに位相の異なる（Ｈレベルをとる活性期間が重複しない）クロック信号が入力される。それらのクロック信号としては、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ，／ＣＬＫを用いることができる。本変更例においては、図１４のように、クロック入力端子ＣＫＴ１にはクロック信号ＣＬＫ、クロック入力端子ＣＫＴ２にはクロック信号／ＣＬＫが入力されるものとする。
次に本変更例に係る電圧発生回路３３のチャージポンプ回路ＣＰの動作について説明する。ここでもクロック信号ＣＬＫ，／ＣＬＫの振幅をＶＤＤとし、電圧発生回路３３の各トランジスタのしきい値電圧はＶｔｈとする。
上記したように、図１２の回路のノードＮ９にはトランジスタＱ３０によりＶＤＤ４−Ｖｔｈのレベルに充電されるが、それに対し図１４のチャージポンプ回路ＣＰのノードＮ９は、トランジスタＱ３２，Ｑ３３および容量素子Ｃ７から成る回路によってＶＤＤ４のレベルに充電される。その理由は、クロック信号／ＣＬＫの立ち上がり時にトランジスタＱ３２のゲート（ノードＮ１０）が昇圧され、このときトランジスタＱ３２が非飽和動作してノードＮ９を充電するためである。
従って、本変更例のチャージポンプ回路ＣＰでは、クロック信号ＣＬＫが立ち上がってノードＮ９が昇圧されると、当該ノードＮ９の電位はＶＤＤ４＋ＶＤＤにまで上昇する。このノードＮ９の電位上昇により、ダイオード素子Ｑ３１がオンしてノードＮ９から電圧出力端子ＶＴへ電流が流れる。それにより、電圧出力端子ＶＴのレベルは一定量上昇し、逆にノードＮ９は電荷が流出した分だけレベルが低下する。
なおノードＮ９の昇圧時には、トランジスタＱ３３が非飽和動作するので、ノードＮ１０は第５電源端子Ｓ５と同じＶＤＤ４に充電される。このときノードＮ９が昇圧されているため、電位関係からトランジスタＱ３２は、第５電源端子Ｓ５側がソース、ノードＮ９側がドレインとなるが、そのゲート（ノードＮ１０）とソース（第５電源端子Ｓ５）の電位が等しいのでノードＮ９から第５電源端子Ｓ５への電流は流れない。つまり、トランジスタＱ３２は、第５電源端子Ｓ５からノードＮ９への充電を行うが、その逆方向の電流は阻止する整流素子として機能している。
また、先ほどノードＮ９が昇圧されたときに電圧出力端子ＶＴの電位は上昇しているので、電圧出力端子ＶＴよりもノードＮ９の方が電位が低くなるが、ダイオード素子Ｑ３１は電圧出力端子ＶＴからノードＮ９への向きの電流を阻止するため、電圧出力端子ＶＴの電位は上昇されたまま維持される。
その後、クロック信号ＣＬＫが立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ９の電位は引き下げられる。このときノードＮ９のレベルは、その昇圧前（クロック信号ＣＬＫが立ち上がる前）のＶＤＤ４よりも低くなる。しかし次にクロック信号／ＣＬＫが立ち上がると、トランジスタＱ３２が再び非飽和動作してノードＮ９を充電するので、当該ノードＮ９のレベルはＶＤＤ４に戻る。
その後もクロック信号ＣＬＫ，／ＣＬＫが入力される度に以上の動作が繰り返され、最終的に電圧出力端子ＶＴの電位ＶＤＤ５は、ＶＤＤ４−Ｖｔｈ＋ＶＤＤとなる。ここで、上記の電位ＶＤＤ１〜ＶＤＤ４の値は全て等しく、その値をクロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧発生回路３３の出力電位ＶＤＤ５は２×ＶＤＤ−Ｖｔｈとなる。
このように本変更例のチャージポンプ回路ＣＰでは、トランジスタＱ３２が非飽和動作でノードＮ９を充電するので、ノードＮ９のノードが図１２の回路の場合よりもトランジスタのしきい値電圧Ｖｔｈ分だけ高く充電される。応じて、クロック信号ＣＬＫによるノードＮ９の昇圧時のレベルもＶｔｈだけ高くなり、その結果、最終的な電圧出力端子ＶＴの電位も図１２の回路よりもＶｔｈ分だけ高くすることができる。
なお本変更例では、電圧発生回路３３のクロック入力端子ＣＫＴ１，ＣＫＴ２にそれぞれクロック信号ＣＬＫ，／ＣＬＫが入力される例を示したが、先に述べたようにクロック入力端子ＣＫＴ１，ＣＫＴ２に入力される信号は、互いに位相が異なる（活性期間が重ならない）クロック信号であればよい。
また図１４のチャージポンプ回路ＣＰでは、容量素子Ｃ７はトランジスタＱ３２のゲートのみを昇圧すればよいので、容量素子Ｃ７の容量値はチャージポンプ容量Ｃ５に比べ小さくてもよい。同様に、トランジスタＱ３３もトランジスタＱ３２のゲートを充電するのみであるので、そのオン抵抗はトランジスタＱ３２よりも高くてよい。
［第３の変更例］
図１５は第３の変更例に係る電圧発生回路３３の構成を示す回路図である。当該電圧発生回路３３は、第２の変更例と同様に、互いに並列に接続された２つのチャージポンプ回路ＣＰ１，ＣＰ２を有している。但し本変更例では、チャージポンプ回路ＣＰ１，ＣＰ２のそれぞれは、図１５に示したチャージポンプ回路ＣＰと同じ構造のものである。
チャージポンプ回路ＣＰ１，ＣＰ２それぞれのクロック入力端子ＣＫＴ１ａ，ＣＫＴ１ｂ（図１５のクロック入力端子ＣＫＴ１に対応）には、各々位相の異なるクロック信号が入力される。本変更例においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ，／ＣＬＫを用いる。即ち図１３のように、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫＴ１ａにはクロック信号ＣＬＫ、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫＴ１ｂにはクロック信号／ＣＬＫが、それぞれ入力される。
そして、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫＴ２ａには、クロック入力端子ＣＫＴ１ａのクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。同様に、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫＴ２ｂには、クロック入力端子ＣＫＴ１ｂのクロック信号／ＣＬＫとは位相の異なるクロック信号ＣＬＫが入力される。
従って、図１５の電圧発生回路３３では電圧出力端子ＶＴに、クロック信号ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号／ＣＬＫの立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ，／ＣＬＫのいずれかによって殆どの期間、電荷が供給されることとなり、電圧出力端子ＶＴの電位低下の問題は解決される。
本変更例においても、電圧出力端子ＶＴのレベル低下がある程度許容される場合には、電圧発生回路３３が備えるチャージポンプ回路は１つ（即ち図１４の構成）であってもよい。
＜実施の形態３＞
図１６は、実施の形態３に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１０の単位シフトレジスタＳＲkに対し、トランジスタＱ９のドレインに実施の形態２で説明した電圧発生回路３３を接続させたものである。
図１６の単位シフトレジスタＳＲkでは、トランジスタＱ９のゲート（ノードＮ１Ａ）は寄生容量の大きいノードＮ１から分離されている。ノードＮ１Ａの寄生容量は容量素子Ｃ１Ａに比べ無視できるほど小さいので、ノードＮ４のレベルが上昇したときノードＮ１Ａは略ＶＤＤ＋ＶＤＤ５にまで昇圧される。よってトランジスタＱ９は非飽和領域で動作して、ノードＮ４を高速に電位ＶＤＤ５にまで充電する。
その結果、容量素子Ｃ１を介してノードＮ１が高速に昇圧され、且つ、昇圧後のノードＮ１のレベルは図１０の場合よりも高くなる。従って、出力信号Ｇkの立ち上がりをより高速化できる。
但し図１６の単位シフトレジスタＳＲkでは、図１０の場合と同様に、トランジスタＱ３Ａにもクロック信号ＣＬＫが供給されるため、トランジスタＱ３Ａのオーバラップ容量を流れる容量結合電流が生じる点に留意すべきである。
＜実施の形態４＞
図１７は実施の形態４に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、ノードＮ１を容量素子Ｃ１で昇圧させる代わりに、電圧発生回路３３の出力を電源に用いて充電することで、ノードＮ１をクロック信号ＣＬＫ，／ＣＬＫのＨレベル（ＶＤＤ）よりも高い電位にするように構成したものである。
図１７の如く、当該単位シフトレジスタＳＲkには、トランジスタＱ３〜Ｑ５から成る回路と同じ構成をしたトランジスタＱ３Ｂ〜Ｑ５Ｂから成る回路が設けられる。トランジスタＱ９のゲートは、ノードＮ１から分離されており、トランジスタＱ３ＢとトランジスタＱ４Ｂ，Ｑ５Ｂとの間の接続ノード（「ノードＮ１Ｂ」と定義する）に接続される。また容量素子Ｃ１もノードＮ１から分離されており、ノードＮ４とノードＮ１Ｂとの間に接続される。
また当該単位シフトレジスタＳＲkでは、図１６と同様に、トランジスタＱ９のドレインに電圧発生回路３３が接続されている。さらに電圧発生回路３３の電圧出力端子ＶＴとノードＮ１との間には、電圧発生回路３３の出力を電源にしてノードＮ１を充電するためのトランジスタＱ２４が接続される。トランジスタＱ２４のゲートは、ノードＮ１Ｂに接続される。
図１７の単位シフトレジスタＳＲkの動作は図３の回路とほぼ同様であるが、トランジスタＱ１のゲート（ノードＮ１）が、容量素子Ｃ１を介する結合によって昇圧されるのではなく、トランジスタＱ２４による充電によって電位ＶＤＤよりも高いレベルにまで昇圧される。
一方、図１７の容量素子Ｃ１は、トランジスタＱ２４のゲート（ノードＮ１Ｂ）を昇圧するように機能する。このノードＮ１Ｂの昇圧動作は、図３の回路におけるノードＮ１の昇圧動作と同じである。
トランジスタＱ９のドレイン電位は電位ＶＤＤ５であるが、トランジスタＱ９がノードＮ４を充電するとき、容量素子Ｃ１を介する結合によってノードＮ１Ｂが昇圧されるため、トランジスタＱ９は非飽和領域で動作する（つまりトランジスタＱ９および容量素子Ｃ１はブートストラップ回路を構成している）。よってノードＮ４は電位ＶＤＤ５にまで充電される。またノードＮ１の充電に用いられるトランジスタＱ２４は、ゲート線ＧＬkの充電に用いられるトランジスタＱ１のように大きな駆動能力は要求されないので、そのゲート幅はトランジスタＱ１のそれよりも桁違いに小さくてよい。よってノードＮ１Ｂの寄生容量は、容量素子Ｃ１に比べて無視できる程度に小さくできる。従って、ノードＮ１ＢのレベルはＶＤＤ＋ＶＤＤ５に近いレベルに昇圧される。
従って、トランジスタＱ２４も非飽和領域で動作してノードＮ１を充電し、ノードＮ１の電位はＶＤＤ５にまで高められる。その結果、トランジスタＱ１の駆動能力が上がり、出力信号Ｇkの立ち上がり速度が高速化される。
図３の単位シフトレジスタＳＲkでは、ノードＮ１（トランジスタＱ１のゲート）の昇圧は容量素子Ｃ１によって行われる。ゲート線ＧＬkの充電に用いられるトランジスタＱ１は高い駆動能力が要求されるため、そのゲート幅が広く、大きなゲート容量を有する。そのためノードＮ１の寄生容量は比較的大きい。ノードＮ１の寄生容量はノードＮ１の昇圧を抑えるように働くので、その昇圧効率が悪くなる。
それに対し、図１７の単位シフトレジスタＳＲkでは、トランジスタＱ２４による充電によってノードＮ１を昇圧しているため、その昇圧量はノードＮ１の寄生容量の大きさに無関係である。つまり、単位シフトレジスタＳＲkの駆動能力を高めるためにトランジスタＱ１のゲート幅を大きくしても、ノードＮ１の昇圧効率が悪くなることはない。従って、単位シフトレジスタＳＲkの駆動能力の向上に寄与できる。
＜実施の形態５＞
図１８は実施の形態５に係る単位シフトレジスタの構成を示す回路図である。同図の回路は、実施の形態４の単位シフトレジスタＳＲk（図１７）に対して、実施の形態１の第７の変更例（図１０）を適用したものである。
即ち、図１８の回路では、トランジスタＱ３Ｂ，Ｑ５Ｂに対して並列にトランジスタＱ３Ａ，Ｑ５Ａを設け、トランジスタＱ９のゲートをトランジスタＱ３Ａ，Ｑ５Ａ間の接続ノード（ノードＮ１Ａ）に接続させている。それによって、トランジスタＱ９のゲートをノードＮ１Ｂから分離させている。またノードＮ１ＡとノードＮ４との間には容量素子Ｃ１Ａが接続されている。
トランジスタＱ３Ａ，Ｑ５Ａおよび容量素子Ｃ１Ａから成る回路と、トランジスタＱ３Ｂ，Ｑ５Ｂおよび容量素子Ｃ１から成る回路とは、互いに同じ構成を有しているため同じように動作する。つまりノードＮ１Ａは、ノードＮ１Ｂとほぼ同じようにレベル変化する。従って図１８の単位シフトレジスタＳＲkは、図１７の回路と同様に動作することができる。
図１８の単位シフトレジスタＳＲkにおいて、ノードＮ１Ａは、トランジスタＱ９のゲート容量が接続されないため、その寄生容量は図１７よりもさらに小さい。そのため図１７の回路よりもトランジスタＱ９のゲートをより効率的に昇圧することができる。よってノードＮ４の立ち上がりが高速化され、応じてノードＮ１Ｂの立ち上がりが高速化される。その結果、ノードＮ１の昇圧速度も速くなり、出力信号Ｇkの立ち上がりも高速化される。
但し図１０の回路と同様に、トランジスタＱ３Ａにもクロック信号ＣＬＫが供給されるため、トランジスタＱ３Ａのオーバラップ容量を流れる容量結合電流が生じる点に留意すべきである。
＜実施の形態６＞
図１９は、実施の形態６に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１７の回路から、トランジスタＱ３を省略したものである。
図１７の回路では、ノードＮ１は、クロック信号ＣＬＫの立ち上がりに応じてトランジスタＱ３によりＶＤＤにまで充電（プリチャージ）され、さらにトランジスタＱ２４によりＶＤＤ５にまで充電（昇圧）される。それに対し、図１９の単位シフトレジスタＳＲkでは、ノードＮ１の充電を全てトランジスタＱ２４が行うことになる。
本実施の形態によれば、トランジスタＱ３が省略された分、消費電力を削減できる。但し、トランジスタＱ３によるノードＮ１の充電（プリチャージ）が行われないため、ノードＮ１が充電されるタイミングが遅れ、応じて出力端子ＯＵＴの立ち上がりが遅くなる。
図１８の回路においても同様にトランジスタＱ３を省略してもよく、その分の消費電力を削減することができる。
また本実施の形態に係る単位シフトレジスタＳＲkでは、トランジスタＱ１６のゲートを、出力端子ＯＵＴではなくノードＮ１に接続させてもよい。上記の各実施の形態ではトランジスタＱ１６を出力信号Ｇkで制御することにより、ノードＮ１の充電開始からノードＮ４のレベル上昇までの遅延時間を確保していたが、上記のように本実施の形態ではノードＮ１が充電されるタイミングが遅れるため、トランジスタＱ１６のゲートをノードＮ１に接続させても充分にその遅延時間を確保することができるからである。またそのようにすれば、トランジスタＱ１６のゲートがゲート線ＧＬkから分離され、トランジスタＱ１６の動作がゲート線ＧＬkのノイズの影響を受けることが防止できるという効果も得られる。
＜実施の形態７＞
実施の形態７では、本発明を信号のシフト方向を変更可能なシフトレジスタに適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。
図２０は実施の形態７に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、信号のシフト方向を切り換えるための切換回路２４を設けたものである。
図３の回路においては、トランジスタＱ１３，Ｑ１４，Ｑ１７のゲート（入力端子ＩＮ）に前段の出力信号Ｇk-1が入力され、トランジスタＱ４，Ｑ１２，Ｑ１９のゲート（リセット端子ＲＳＴ）に次段の出力信号Ｇk+1が入力されるように固定されていたが、図２０の切換回路２４は、その２つの信号を、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに応じて入れ換えることが可能なものである。
図２０に示されるように、切換回路２４は、トランジスタＱ２５ｎ，Ｑ２５ｒ，Ｑ２６ｎ，Ｑ２６ｒ，Ｑ２７ｎ，Ｑ２７ｒ，Ｑ２８ｎ，Ｑ２８ｒから成っている。また切換回路２４は、前段の出力信号Ｇk-1および次段の出力信号Ｇk+1をそれぞれ受ける第１および第２入力端子ＩＮ１，ＩＮ２と、第１および第２電圧信号Ｖｎ，Ｖｒをそれぞれ受ける第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
切換回路２４は２つの出力端を有しており、それらをそれぞれ「ノードＮ１１」、「ノードＮ１２」と定義する。本実施の形態では、トランジスタＱ１３，Ｑ１４，Ｑ１７のゲートをノードＮ１１は接続させ、トランジスタＱ４，Ｑ１２，Ｑ１９のゲートをノードＮ１２に接続させる。ノードＮ１１は、図３の回路の入力端子ＩＮに相当し、ノードＮ１２は図３の回路のリセット端子ＲＳＴに相当する。つまり切換回路２４は、前段の出力信号Ｇk-1と次段の出力信号Ｇk+1のうち、どちらを図３の入力端子ＩＮ（ノードＮ１１）に供給し、どちらを図３のリセット端子ＲＳＴ（ノードＮ１２）に供給するかを切り換えるものである。
図２０の如く、トランジスタＱ２５ｎは、第１入力端子ＩＮ１とノードＮ１１との間に接続し、そのゲートはトランジスタＱ２７ｎを介して第１電圧信号端子Ｔ１に接続する。トランジスタＱ２５ｒは、第２入力端子ＩＮ２とノードＮ１１との間に接続し、そのゲートはトランジスタＱ２７ｒを介して第２電圧信号端子Ｔ２に接続する。トランジスタＱ２６ｎは、第２入力端子ＩＮ２とノードＮ１２との間に接続し、そのゲートはトランジスタＱ２８ｎを介して第１電圧信号端子Ｔ１に接続する。トランジスタＱ２６ｒは、第１入力端子ＩＮ１とノードＮ１２との間に接続し、そのゲートはトランジスタＱ２８ｒを介して第２電圧信号端子Ｔ２に接続する。トランジスタＱ２７ｎ，Ｑ２７ｒ，Ｑ２８ｎ，Ｑ２８ｒのゲートはいずれも第２電源端子Ｓ２に接続される。
ここで、第１および第２電圧信号Ｖｎ，Ｖｒは、信号のシフト方向（走査方向）を決定するための制御信号である。当該単位シフトレジスタＳＲkに、前段から後段への向き（「順方向」と定義する）に信号をシフトする動作を行わせる場合、第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。また後段から前段への向き（「逆方向」と定義する）に信号をシフトする動作を行わせる場合には、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルに設定される。
以下、切換回路２４の動作を説明する。図２０に示すように、トランジスタＱ２５ｎ，Ｑ２５ｒ，Ｑ２６ｎ，Ｑ２６ｒのゲートが接続するノードをそれぞれノードＮ１３ｎ，Ｎ１３ｒ，Ｎ１４ｎ，Ｎ１４ｒと定義する。
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、ノードＮ１３ｎ，Ｎ１４ｎがＨレベル（ＶＤＤ−Ｖｔｈ）となり、ノードＮ１３ｒ，Ｎ１４ｒはＬレベル（ＶＳＳ）となる。よってトランジスタＱ２５ｎ，Ｑ２６ｎはオン、トランジスタＱ２５ｒ，Ｑ２６ｒはオフになる。従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ１１に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ１２に供給される。
この場合、図２０の単位シフトレジスタＳＲkは図３と等価になる。そのため図２０の単位シフトレジスタＳＲkが複数個縦続接続して構成されたゲート線駆動回路３０は、順方向シフトの動作すなわち単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順に信号をシフトさせる動作を行うことができる。
なお、前段の出力信号Ｇk-1の立ち上がり時には、トランジスタＱ２５ｎのゲート・チャネル間容量を介する結合により、ノードＮ１３ｎが昇圧され、トランジスタＱ２５ｎは非飽和領域で動作する。よってそのときのノードＮ１１のレベルは、前段の出力信号Ｇk-1と同じく電位ＶＤＤになる。同様に、次段の出力信号Ｇk+1の立ち上がり時には、トランジスタＱ２６ｎのゲート・チャネル間容量を介する結合により、ノードＮ１４ｎが昇圧され、トランジスタＱ２６ｎが非飽和領域で動作する。よってそのときノードＮ１２のレベルは、次段の出力信号Ｇk+1と同じく電位ＶＤＤになる。
一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合、ノードＮ１３ｒ，Ｎ１４ｒがＨレベル（ＶＤＤ−Ｖｔｈ）となり、ノードＮ１３ｎ，Ｎ１４ｎはＬレベル（ＶＳＳ）となる。よってトランジスタＱ２５ｒ，Ｑ２６ｒはオン、トランジスタＱ２５ｎ，Ｑ２６ｎはオフになる。従って、第１入力端子ＩＮ１に入力された前段の出力信号Ｇk-1はノードＮ１２に供給され、第２入力端子ＩＮ２に入力された次段の出力信号Ｇk+1はノードＮ１１に供給される。
この場合、図２０の単位シフトレジスタＳＲkは、次段の出力信号Ｇk+1の活性化に応じて出力信号Ｇkを活性化させ、前段の出力信号Ｇk-1の活性化に応じて出力信号Ｇkを非活性化させるように動作する。そのため図２０の単位シフトレジスタＳＲkが複数個縦続接続して構成されたゲート線駆動回路３０は、逆方向シフトの動作すなわち単位シフトレジスタＳＲn，ＳＲn−１，ＳＲn−２，…の順に信号をシフトさせる動作を行うことができるようになる。
なお、次段の出力信号Ｇk+1の立ち上がり時には、トランジスタＱ２５ｒのゲート・チャネル間容量を介する結合により、ノードＮ１３ｒが昇圧され、トランジスタＱ２５ｒが非飽和領域で動作する。よってそのときノードＮ１１のレベルは、次段の出力信号Ｇk+1と同じく電位ＶＤＤになる。同様に、前段の出力信号Ｇk-1の立ち上がり時には、トランジスタＱ２６ｒのゲート・チャネル間容量を介する結合により、ノードＮ１４ｒが昇圧され、トランジスタＱ２６ｒは非飽和領域で動作する。よってそのときのノードＮ１２のレベルは、前段の出力信号Ｇk-1と同じく電位ＶＤＤになる。
また、図２０の出力回路２０、プルアップ駆動回路２１およびプルダウン駆動回路２２の動作は、図３のものと同様であるため、本実施の形態の単位シフトレジスタＳＲkにおいても実施の形態１と同様の効果が得られる。但し、切換回路２４を通して前段の出力信号Ｇk-1および次段の出力信号Ｇk+1が供給されるため、図３の回路よりも前段の出力信号Ｇk-1および次段の出力信号Ｇk+1に対する応答が若干遅くなる。
本実施の形態は、上記の実施の形態１〜６の単位シフトレジスタＳＲkの何れにも適用可能である。
＜実施の形態８＞
以上の各実施の形態の単位シフトレジスタＳＲkでは、トランジスタＱ１６のゲートを出力端子ＯＵＴに接続させていた。そのためトランジスタＱ１６の動作は、出力端子ＯＵＴに接続したゲート線ＧＬkに発生したノイズの影響を受けやすく、当該ノイズによって単位シフトレジスタＳＲkの誤動作が引き起こされる場合がある。本実施形態では、その対策を施した例を示す。
図２１は、実施の形態８に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkでは、トランジスタＱ１６のゲートに、プッシュプル型のバッファ回路を介してノードＮ１の信号を供給するように構成したものである。トランジスタＱ１６のゲートが出力端子ＯＵＴ（ゲート線ＧＬk）から分離されるため、ゲート線ＧＬkに発生したノイズがトランジスタＱ１６の動作に影響することを防止できる。
トランジスタＱ１６のゲートが接続するノードを「ノードＮ１５」と定義すると、上記バッファ回路は、ノードＮ１５と第２電源端子Ｓ２との間に接続するトランジスタＱ４１と、ノードＮ１５と第１電源端子Ｓ１との間に接続するトランジスタＱ４２とから成っている。トランジスタＱ４１のゲートはノードＮ１に接続され、トランジスタＱ４２のゲートはノードＮ２に接続される。図４のタイミング図からも分かるように、ノードＮ１がＨレベルになるときはノードＮ２がＬレベルになっているので、トランジスタＱ４１，Ｑ４２は同時にオンしない。つまり当該バッファ回路はプッシュプル動作し、よってトランジスタＱ４１，Ｑ４２を通して貫通電流は流れない。
ここで、上記の各実施の形態では、トランジスタＱ１６を出力信号Ｇkで制御することにより、ノードＮ１の充電開始からノードＮ４のレベル上昇までの遅延時間を確保していた。つまりその遅延時間は、トランジスタＱ１による出力端子ＯＵＴの充電時間によって確保されていた。一方、本実施の形態では、トランジスタＱ４１によるノードＮ１５の充電時間によって、その遅延時間を確保することができる。従って、図２１の回路は図３の回路と同様に動作することができる。
本実施の形態は、上記の実施の形態１〜７の単位シフトレジスタＳＲkの何れにも適用可能である。但し、実施の形態１の第５の変更例（図８）の場合は、本実施の形態を適用するまでもなく、トランジスタＱ１６のゲートを第２出力信号ＧＤｋの出力端子ＯＵＴＤに接続させればよい。そうすれば、本実施の形態と同様にトランジスタＱ１６のゲートが出力端子ＯＵＴから分離され、ゲート線ＧＬkのノイズがトランジスタＱ１６の動作に影響することを防止できる。
液晶表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第６の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第７の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係る単位シフトレジスタの回路図である。 実施の形態２に係る電圧発生回路の回路図である。 実施の形態２の第１の変更例に係る電圧発生回路の回路図である。 実施の形態２の第２の変更例に係る電圧発生回路の回路図である。 実施の形態２の第３の変更例に係る電圧発生回路の回路図である。 実施の形態３に係る単位シフトレジスタの回路図である。 実施の形態４に係る単位シフトレジスタの回路図である。 実施の形態５に係る単位シフトレジスタの回路図である。 実施の形態６に係る単位シフトレジスタの回路図である。 実施の形態７に係る単位シフトレジスタの回路図である。 実施の形態８に係る単位シフトレジスタの回路図である。
符号の説明
ＳＲ 単位シフトレジスタ、２０ 出力回路、２１ プルアップ駆動回路、２２ プルダウン駆動回路、２４ 切換回路、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、３３ 電圧発生回路。

Claims (25)

  1. 入力端子、出力端子およびクロック端子と、
    一定の第１電源電位を前記出力端子に供給することで、当該出力端子を充電する第１トランジスタと、
    前記第１トランジスタを駆動するプルアップ駆動回路とを備えるシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    前記クロック端子に供給されるクロック信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、
    前記第１ノードを昇圧する昇圧回路とを備え、
    前記第２トランジスタは、
    前記入力端子に入力される入力信号の活性化に応じてオン状態になり、前記クロック信号の活性化によって前記第１ノードが充電されたのに応じてオフ状態になり、
    前記昇圧回路は、
    前記第２トランジスタがオフ状態になるのに続いて前記第１ノードを昇圧する
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    一端が前記第１ノードに接続した第１容量素子を備え、
    前記第１容量素子の他端が接続する第２ノードを充電することにより前記第１ノードを昇圧する
    ことを特徴とするシフトレジスタ回路。
  3. 請求項２記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第１電源電位よりも絶対値が大きな第２電源電位を前記第２ノードに供給することによって前記第２ノードの充電を行う
    ことを特徴とするシフトレジスタ回路。
  4. 請求項２または請求項３記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第１ノードに接続した制御電極を有し前記第２ノードを充電する負荷トランジスタを備え、
    前記第２ノードが充電されるのに従い前記負荷トランジスタの制御電極が前記第１容量素子によって昇圧されるブートストラップ回路を含んでいる
    ことを特徴とするシフトレジスタ回路。
  5. 請求項２または請求項３記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第２ノードを充電する負荷トランジスタと、
    前記負荷トランジスタの制御電極と前記第２ノードとの間に接続する第２容量素子とを備え、
    前記第２ノードが充電されるのに従い前記負荷トランジスタの制御電極が前記第２容量素子によって昇圧されるブートストラップ回路を含んでいる
    ことを特徴とするシフトレジスタ回路。
  6. 請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
    所定のリセット端子に入力されるリセット信号の活性化に応じて、前記出力端子を放電する第３トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  7. 請求項６記載のシフトレジスタ回路であって、
    前記出力端子を放電する第４トランジスタと、
    前記第４トランジスタを駆動するプルダウン駆動回路とをさらに備え、
    前記プルダウン駆動回路は、
    前記入力信号の活性化に応じて前記第４トランジスタをオフ状態にし、
    前記リセット信号の活性化に応じて前記第４トランジスタをオン状態にする
    ことを特徴とするシフトレジスタ回路。
  8. 請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
    前記出力端子を放電する第３トランジスタをさらに備え、
    前記第３トランジスタの制御電極には、
    少なくとも前記出力端子から出力される出力信号の活性期間の間、前記クロック端子に入力される前記クロック信号とは位相の異なる他のクロック信号が供給される
    ことを特徴とするシフトレジスタ回路。
  9. 請求項８記載のシフトレジスタ回路であって、
    前記出力端子を放電する第４トランジスタと、
    前記第４トランジスタを駆動するプルダウン駆動回路とをさらに備え、
    前記プルダウン駆動回路は、
    前記入力信号の活性化に応じて前記第４トランジスタをオフ状態にし、
    前記第３トランジスタの制御電極に供給される信号の活性化に応じて前記第４トランジスタをオン状態にする
    ことを特徴とするシフトレジスタ回路。
  10. 請求項１から請求項９のいずれか記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    前記出力端子に接続した制御電極を有し、前記第１ノードと前記クロック端子との間に接続した第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  11. 請求項１から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記入力端子に接続した制御電極を有し、前記出力端子と前記クロック端子間に接続した第６トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  12. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項１から請求項１１のいずれか記載のシフトレジスタ回路であって、
    前段および後段の出力信号を受け、そのどちらを前記入力端子に供給するかを切り換え可能な切換回路をさらに備える
    ことを特徴とするシフトレジスタ回路。
  13. 入力端子、出力端子およびクロック端子と、
    一定の第１電源電位を前記出力端子に供給することで、当該出力端子を充電する第１トランジスタと、
    前記第１トランジスタを駆動するプルアップ駆動回路とを備え、
    前記プルアップ駆動回路は、
    前記第１電源電位よりも絶対値が大きな第２電源電位を前記第１トランジスタの制御電極が接続する第１ノードに供給することで、当該第１ノードを充電する第２トランジスタと、
    前記クロック端子に供給されるクロック信号を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、
    前記第２ノードを昇圧する昇圧回路とを備え、
    前記第３トランジスタは、
    前記入力端子に入力される入力信号の活性化に応じてオン状態になり、前記クロック信号の活性化によって前記第２ノードが充電されたのに応じてオフ状態になり、
    前記昇圧回路は、
    前記第３トランジスタがオフ状態になるのに続いて前記第２ノードを昇圧する
    ことを特徴とするシフトレジスタ回路。
  14. 請求項１３記載のシフトレジスタ回路であって、
    前記第３トランジスタの制御電極に接続した制御電極を有し、前記クロック信号を前記第１ノードに供給する第４トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  15. 請求項１３または請求項１４記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    一端が前記第２ノードに接続した第１容量素子を備え、
    前記第１容量素子の他端が接続する第３ノードを充電することにより前記第２ノードを昇圧する
    ことを特徴とするシフトレジスタ回路。
  16. 請求項１５記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第２電源電位を前記第３ノードに供給することによって当該第３ノードを充電する
    ことを特徴とするシフトレジスタ回路。
  17. 請求項１５または請求項１６記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第２ノードに接続した制御電極を有し前記第３ノードを充電する負荷トランジスタを備え、
    前記第３ノードが充電されるのに従い前記負荷トランジスタの制御電極が前記第１容量素子によって昇圧されるブートストラップ回路を含んでいる
    ことを特徴とするシフトレジスタ回路。
  18. 請求項１５または請求項１６記載のシフトレジスタ回路であって、
    前記昇圧回路は、
    前記第３ノードを充電する負荷トランジスタと、
    前記負荷トランジスタの制御電極と前記第３ノードとの間に接続する第２容量素子とを備え、
    前記第３ノードが充電されるのに従い前記負荷トランジスタの制御電極が前記第２容量素子によって昇圧されるブートストラップ回路を含んでいる
    ことを特徴とするシフトレジスタ回路。
  19. 請求項１３から請求項１８のいずれか記載のシフトレジスタ回路であって、
    所定のリセット端子に入力されるリセット信号の活性化に応じて、前記出力端子を放電する第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  20. 請求項１９記載のシフトレジスタ回路であって、
    前記出力端子を放電する第６トランジスタと、
    前記第６トランジスタを駆動するプルダウン駆動回路とをさらに備え、
    前記プルダウン駆動回路は、
    前記入力信号の活性化に応じて前記第６トランジスタをオフ状態にし、
    前記リセット信号の活性化に応じて前記第６トランジスタをオン状態にする
    ことを特徴とするシフトレジスタ回路。
  21. 請求項１３から請求項１８のいずれか記載のシフトレジスタ回路であって、
    前記出力端子を放電する第５トランジスタをさらに備え、
    前記第５トランジスタの制御電極には、
    少なくとも前記出力端子から出力される出力信号の活性期間の間、前記クロック端子に入力される前記クロック信号とは位相の異なる他のクロック信号が供給される
    ことを特徴とするシフトレジスタ回路。
  22. 請求項２１記載のシフトレジスタ回路であって、
    前記出力端子を放電する第６トランジスタと、
    前記第６トランジスタを駆動するプルダウン駆動回路とをさらに備え、
    前記プルダウン駆動回路は、
    前記入力信号の活性化に応じて前記第６トランジスタをオフ状態にし、
    前記第５トランジスタの制御電極に供給される信号の活性化に応じて前記第６トランジスタをオン状態にする
    ことを特徴とするシフトレジスタ回路。
  23. 請求項１３から請求項２２のいずれか記載のシフトレジスタ回路であって、
    前記プルアップ駆動回路は、
    前記出力端子に接続した制御電極を有し、前記第１ノードと前記クロック端子との間に接続した第７トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  24. 請求項１３から請求項２３のいずれか記載のシフトレジスタ回路であって、
    前記入力端子に接続した制御電極を有し、前記出力端子と前記クロック端子間に接続した第８トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  25. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項１３から請求項２４のいずれか記載のシフトレジスタ回路であって、
    前段および後段の出力信号を受け、そのどちらを前記入力端子に供給するかを切り換え可能な切換回路をさらに備える
    ことを特徴とするシフトレジスタ回路。
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