CN106814911B - 触控式电子设备、触控显示装置及阵列基板栅极驱动电路 - Google Patents

触控式电子设备、触控显示装置及阵列基板栅极驱动电路 Download PDF

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Abstract

本发明公开了一种阵列基板栅极驱动电路，包括：第一电容，第一电容的一端作为第一上拉节点，第一电容的另一端作为第二上拉节点；第一薄膜晶体管T1，T1的栅极与第一上拉节点相连，T1的源极与第二上拉节点相连；第二薄膜晶体管T2，T2的栅极与第二上拉节点相连，T2的漏极与直流高电平信号端相连，T2的源极作为电路的输出端；充放电通路，充放电通路在对第一电容C1进行充电后，C1和T1对第一上拉节点进行电压自举以使CK提供的时钟信号向第二上拉节点传导，并通过T2使得VGH提供的高电平控制阵列基板栅极驱动电路的输出，从而电路驱动能力得到明显增加，具有输出噪声低、稳定性高的特点。本发明还公开了一种触控显示装置和一种触控式电子设备。

Description

触控式电子设备、触控显示装置及阵列基板栅极驱动电路
技术领域
本发明涉及显示控制技术领域，特别涉及一种阵列基板栅极驱动电路、一种触控显示装置和一种触控式电子设备。
背景技术
稳定性、低功耗和低成本是整个LCD面板产业都比较注重的问题。近年来，随着LCD面板尺寸越来越大，集成化程度越来越高，电路结构越来越复杂，降低功耗、增加系统稳定性变得更加重要。因此，低功耗和稳定性成为近年来GOA(Gate Driver on Array，阵列基板栅极驱动)技术领域关注的热点，而GOA性能的好坏与否直接影响到了整个显示系统的可靠性与稳定性，影响显示面板的显示效果。
发明内容
本发明旨在至少从一定程度上解决上述技术中的技术问题之一。为此，本发明的第一个目的在于提出一种阵列基板栅极驱动电路，电路驱动能力得到明显增加，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率。
本发明的第二目的在于提出一种触控显示装置。本发明的第三个目的在于提出一种触控式电子设备。
为达到上述目的，本发明第一方面实施例提出的一种阵列基板栅极驱动电路，包括：第一电容，所述第一电容的一端作为第一上拉节点，所述第一电容的另一端作为第二上拉节点；第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述第一上拉节点相连，所述第一薄膜晶体管的源极与所述第二上拉节点相连，所述第一薄膜晶体管的漏极与第一时钟信号输入端相连；第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述第二上拉节点相连，所述第二薄膜晶体管的漏极与直流高电平信号端相连，所述第二薄膜晶体管的源极作为阵列基板栅极驱动电路的输出端；充放电通路，所述充放电通路分别连接信号输入端和信号控制端，所述充放电通路在所述信号输入端提供的输入信号、所述信号控制端提供的控制信号的共同作用下对所述第一电容进行充放电，其中，在对所述第一电容进行充电后，所述第一电容和所述第一薄膜晶体管对所述第一上拉节点进行电压自举以使所述第一时钟信号输入端提供的时钟信号向所述第二上拉节点传导，并通过所述第二薄膜晶体管使得所述直流高电平信号端提供的高电平控制所述阵列基板栅极驱动电路的输出。
根据本发明实施例的阵列基板栅极驱动电路，通过充放电通路对第一电容进行充放电，并在对第一电容进行充电后，第一电容和第一薄膜晶体管对第一上拉节点进行电压自举以使第一时钟信号输入端提供的时钟信号向第二上拉节点传导，并通过第二薄膜晶体管使得直流高电平信号端提供的高电平控制阵列基板栅极驱动电路的输出，实现双重上拉节点即双PU(Pull UP)点对输出进行控制，从而减弱第一时钟信号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响，使得输出更加稳定，并能够增加电路的驱动能力和抗噪声能力，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率，显著改善显示效果。
根据本发明的一个实施例，所述的阵列基板栅极驱动电路，还包括：第二电容，所述第二电容的一端作为第一下拉节点，所述第二电容的另一端连接直流低电平信号端；第三薄膜晶体管，所述第三薄膜晶体管的源极与所述第一下拉节点相连，所述第三薄膜晶体管的栅极与漏极相连后连接到第二时钟信号输入端；第四薄膜晶体管，所述第四薄膜晶体管的漏极与所述第一上拉节点相连，所述第四薄膜晶体管的栅极与所述第一下拉节点相连，所述第四薄膜晶体管的源极与所述直流低电平信号端相连；第五薄膜晶体管，所述第五薄膜晶体管的漏极与所述第二薄膜晶体管的源极相连，所述第五薄膜晶体管的源极与所述直流低电平信号端相连；电位稳定单元，所述电位稳定单元的第一输入端与所述第一下拉节点相连，所述电位稳定单元的第二输入端与所述第一上拉节点相连，所述电位稳定单元的输出端与所述第五薄膜晶体管的栅极相连，所述电位稳定单元的输出端作为第二下拉节点，所述电位稳定单元用于根据所述第一下拉节点的电位和所述第一上拉节点的电位使得所述第二下拉节点输出比所述第一下拉节点更为平稳的电位，以通过所述第五薄膜晶体管控制所述阵列基板栅极驱动电路的输出。
根据本发明的一个实施例，所述电位稳定单元包括：第六薄膜晶体管，所述第六薄膜晶体管的栅极与漏极相连后作为所述电位稳定单元的第一输入端，所述第六薄膜晶体管的源极与所述第二下拉节点相连；第七薄膜晶体管，所述第七薄膜晶体管的栅极作为所述电位稳定单元的第二输入端，所述第七薄膜晶体管的源极与所述直流低电平信号端相连，所述第七薄膜晶体管的漏极与所述第二下拉节点相连；第三电容，所述第三电容的一端与所述第二下拉节点相连，所述第三电容的另一端与所述直流低电平信号端相连。
根据本发明的一个实施例，所述充放电通路包括：第八薄膜晶体管，所述第八薄膜晶体管的栅极与第一信号输入端相连，所述第八薄膜晶体管的漏极与第一信号控制端相连，所述第八薄膜晶体管的源极与所述第一上拉节点相连；第九薄膜晶体管，所述第九薄膜晶体管的栅极与第二信号输入端相连，所述第九薄膜晶体管的源极与第二信号控制端相连，所述第九薄膜晶体管的漏极分别与所述第一上拉节点和所述第八薄膜晶体管的源极相连，其中，当所述第一信号输入端提供的输入信号为高电平、所述第一信号控制端提供的控制信号为高电平时，所述第八薄膜晶体管打开，所述第一信号控制端提供的高电平通过所述第八薄膜晶体管给所述第一电容充电；当所述第二信号输入端提供的输入信号为高电平、所述第二信号控制端提供的控制信号为低电平时，所述第九薄膜晶体管打开，所述第一电容通过所述第九薄膜晶体管放电，所述第一上拉节点通过所述第九薄膜晶体管拉低到低电平。
根据本发明的一个实施例，当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，所述阵列基板栅极驱动电路进行正扫；当所述第一信号控制端提供的控制信号为低电平且所述第二信号控制端提供的控制信号为高电平时，所述阵列基板栅极驱动电路进行反扫。
根据本发明的一个实施例，所述的阵列基板栅极驱动电路，还包括：第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第一上拉节点相连，所述第十薄膜晶体管的漏极与第一下拉节点相连，所述第十薄膜晶体管的源极与直流低电平信号端相连；第十一薄膜晶体管，所述第十一薄膜晶体管的漏极与所述第二上拉节点相连，所述第十一薄膜晶体管的栅极与所述第一下拉节点相连，所述第十一薄膜晶体管的源极与所述直流低电平信号端相连。
根据本发明的一个实施例，当所述第一时钟信号输入端提供的时钟信号为高电平时，第二时钟信号输入端提供的时钟信号为低电平；当所述第二时钟信号输入端提供的时钟信号为高电平时，所述第一时钟信号输入端提供的时钟信号为低电平。
根据本发明的一个实施例，当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，其中，在第一信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时，第一上拉节点变为高电平，第一薄膜晶体管打开，第二上拉节点与第一时钟信号输入端提供的时钟信号保持一致为低电平，第二薄膜晶体管关断，所述阵列基板栅极驱动电路的输出保持低电平；并且，第十薄膜晶体管打开，第一下拉节点被连通至直流低电平信号端，第二电容放电，第一下拉节点的电位降低到低电平，第十一薄膜晶体管关断，以及第七薄膜晶体管打开，第二下拉节点被连通至直流低电平信号端，第三电容放电，第二下拉节点的电位降低到低电平，第五薄膜晶体管关断。
根据本发明的一个实施例，在第一信号输入端提供的输入信号为低电平、第一时钟信号输入端提供的时钟信号为高电平且第二时钟信号输入端提供的时钟信号为低电平时，第八薄膜晶体管关断，第一电容保持第一上拉节点的高电平，第一上拉节点的电平随着第一时钟信号输入端提供的时钟信号进行变化，保持第一薄膜晶体管处于打开状态，并且第二上拉节点的电平跟随第一时钟信号输入端提供的时钟信号，变为高电平，第二薄膜晶体管打开，所述阵列基板栅极驱动电路的输出为高电平。
根据本发明的一个实施例，在第二信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时，第九薄膜晶体管打开，第一电容通过第九薄膜晶体管放电，第一上拉节点变为低电平，第一薄膜晶体管关断，并且第三薄膜晶体管打开，第二时钟信号输入端提供的高电平通过第三薄膜晶体管给第二电容充电，第一下拉节点变为高电平，第四薄膜晶体管打开，进一步确保第一上拉节点的电位被拉低，第十一薄膜晶体管打开，第二上拉节点被拉至低电平，第二薄膜晶体管关断，以及第一下拉节点的高电平通过第六薄膜晶体管给第三电容充电，第二下拉节点变为高电平，第五薄膜晶体管打开，所述阵列基板栅极驱动电路的输出为低电平。
在本发明的一些实施例中，当所述阵列基板栅极驱动电路为多级级联时，所述第一信号输入端提供的输入信号为上一级栅极驱动电路的输出信号，所述第二信号输入端提供的输入信号为下一级栅极驱动电路的输出信号。
为达到上述目的，本发明第二方面实施例还提出了一种触控显示装置，其包括上述的阵列基板栅极驱动电路。
根据本发明实施例的触控显示装置，通过上述的阵列基板栅极驱动电路，能够实现双重上拉节点即双PU点对阵列基板栅极驱动电路的输出进行控制，不仅减弱第一时钟信号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响，使得输出更加稳定，并且还能实现双重下拉节点即双PD(Pull Down)点对阵列基板栅极驱动电路的输出进行控制，进一步增加阵列基板栅极驱动电路输出的稳定性，增加电路的驱动能力和抗噪声能力，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率，显著改善显示效果，充分满足用户的需要。
此外，本发明实施例还提出了一种触控式电子设备，其包括上述的触控显示装置。
本发明实施例的触控式电子设备，采用上述的触控显示装置，触控显示效果佳，响应快速，稳定性高，抗噪能力高，提高了用户体验。
附图说明
图1为根据本发明一个实施例的11T3C的GOA电路示意图；
图2为根据本发明一个实施例的11T3C的GOA电路的对应时序图；
图3为根据本发明实施例的触控显示装置的方框示意图；以及
图4为根据本发明实施例的触控式电子设备的方框示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图来描述根据本发明实施例提出的阵列基板栅极驱动电路、触控显示装置和触控式电子设备。
结合附图所示，本发明实施例提出的阵列基板栅极驱动电路包括：第一电容C1、第一薄膜晶体管(Thin Film Transistor)T1、第二薄膜晶体管T2和充放电通路10。
如图1所示，第一电容C1的一端作为第一上拉节点PU1点，第一电容C1的另一端作为为第二上拉节点PU2点，第一薄膜晶体管T1的栅极与第一上拉节点PU1点相连，第一薄膜晶体管T1的源极与第二上拉节点PU2点相连，第一薄膜晶体管T1的漏极与第一时钟信号输入端CK相连；第二薄膜晶体管T2的栅极与第二上拉节点PU2点相连，第二薄膜晶体管T2的漏极与直流高电平信号端VGH相连，第二薄膜晶体管T2的源极作为阵列基板栅极驱动电路的输出端OUT，即可以是触控显示装置例如LCD显示器的多级级联栅极驱动电路中下一级的GOA电路的第一信号输入端；充放电通路10分别连接信号输入端(即连接第一信号输入端INPUT和第二信号输入端RESET)和信号控制端(即第一信号控制端CN和第二信号控制端CNB)，充放电通路10在信号输入端提供的输入信号、信号控制端提供的控制信号的共同作用下对第一电容C1进行充放电，其中，在对第一电容C1进行充电后，第一电容C1和第一薄膜晶体管T1对第一上拉节点PU1点进行电压自举以使第一时钟信号输入端CK提供的时钟信号向第二上拉节点PU2点传导，并通过第二薄膜晶体管T2使得直流高电平信号端VGH提供的高电平控制阵列基板栅极驱动电路的输出。
也就是说，在本发明的实施例中，PU1点通过第一电容C1与第一薄膜晶体管T1的组合，可以实现电压自举，以保证第一时钟信号输入端CK提供的时钟信号向PU点的传导，PU点电平控制第二薄膜晶体管T2的栅极，以保证阵列基板栅极驱动电路的输出端OUT输出高电平，从而双PU点的构造，可以减弱第一时钟信号输入端CK提供的时钟信号波动对阵列基板栅极驱动电路输出的影响，保证阵列基板栅极驱动电路的输出稳定，并能提高电路驱动能力。
根据本发明实施例的阵列基板栅极驱动电路，通过充放电通路对第一电容进行充放电，并在对第一电容进行充电后，第一电容和第一薄膜晶体管对第一上拉节点进行电压自举以使第一时钟信号输入端提供的时钟信号向第二上拉节点传导，并通过第二薄膜晶体管使得直流高电平信号端提供的高电平控制阵列基板栅极驱动电路的输出，实现双重上拉节点即双PU点对输出进行控制，从而减弱第一时钟信号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响，使得输出更加稳定，并能够增加电路的驱动能力和抗噪声能力，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率，显著改善显示效果。
根据本发明的一个实施例，如图1所示，上述的阵列基板栅极驱动电路还包括：第二电容C2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和电位稳定单元20，电位稳定单元20起到稳定第二下拉节点PD2点电位的作用。
其中，第二电容C2的一端作为第一下拉节点PD1点，第二电容C2的另一端连接直流低电平信号端VGL，第三薄膜晶体管T3的源极与第一下拉节点PD1点相连，第三薄膜晶体管T3的栅极与漏极相连后连接到第二时钟信号输入端CKB；第四薄膜晶体管T4的漏极与第一上拉节点PU1点相连，第四薄膜晶体管T4的栅极与第一下拉节点PD1点相连，第四薄膜晶体管T4的源极与直流低电平信号端VGL相连；第五薄膜晶体管T5的漏极与第二薄膜晶体管T2的源极相连，第五薄膜晶体管T5的源极与直流低电平信号端VGL相连；电位稳定单元20的第一输入端与第一下拉节点PD1点相连，电位稳定单元20的第二输入端与第一上拉节点PU1点相连，电位稳定单元20的输出端与第五薄膜晶体管T5的栅极相连，电位稳定单元20的输出端作为第二下拉节点PD2点，电位稳定单元20用于根据第一下拉节点PD1点的电位和第一上拉节点PU1点的电位使得第二下拉节点PD2点输出比第一下拉节点PD1点更为平稳的电位，以通过第五薄膜晶体管T5控制阵列基板栅极驱动电路的输出。
具体地，在本发明的一个实施例中，如图1所示，电位稳定单元20包括：第六薄膜晶体管T6、第七薄膜晶体管T7和第三电容C3。第六薄膜晶体管T6的栅极与漏极相连后作为电位稳定单元20的第一输入端，第六薄膜晶体管T6的源极与第二下拉节点PD2点相连；第七薄膜晶体管T7的栅极作为电位稳定单元20的第二输入端，第七薄膜晶体管T7的源极与直流低电平信号端VGL相连，第七薄膜晶体管T7的漏极与第二下拉节点PD2点相连；第三电容C3的一端与第二下拉节点PD2点相连，第三电容C3的另一端与直流低电平信号端VGL相连。
即言，在本发明的实施例中，第一下拉节点PD1点通过第二电容C2保持电位，通过T4、T11反馈作用进一步保证PU1点、PU2点被拉低到低电平，然后通过T6的传输作用和第三电容C3的保持作用，PD2点电位相对于PD1点变得更加平稳，并且通过增加T7的反馈作用，使得PD2点电位更加稳定，稳定的PD2点电位来控制T5，进一步增加了阵列基板栅极驱动电路的输出端OUT输出稳定性。
因此，本发明实施例的阵列基板栅极驱动电路，通过双PD点对阵列基板栅极驱动电路的输出进行控制，进一步增加阵列基板栅极驱动电路输出的稳定性，增加电路的驱动能力和抗噪声能力，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率。
根据本发明的一个实施例，如图1所示，充放电通路10包括：第八薄膜晶体管T8和第九薄膜晶体管T9。第八薄膜晶体管T8的栅极与第一信号输入端INPUT例如STV_N-1相连，第八薄膜晶体管T8的漏极与第一信号控制端CN相连，第八薄膜晶体管T8的源极与第一上拉节点PU1点相连；第九薄膜晶体管T9的栅极与第二信号输入端RESET例如STV_N+1相连，第九薄膜晶体管T9的源极与第二信号控制端CNB相连，第九薄膜晶体管T9的漏极分别与第一上拉节点PU1点和第八薄膜晶体管T8的源极相连。其中，当第一信号输入端STV_N-1提供的输入信号为高电平、第一信号控制端CN提供的控制信号为高电平时，第八薄膜晶体管T8打开，第一信号控制端CN提供的高电平通过第八薄膜晶体管T8给第一电容C1充电，第一上拉节点PU1点的电位升高至高电平；当第二信号输入端STV_N+1提供的输入信号为高电平、第二信号控制端CNB提供的控制信号为低电平时，第九薄膜晶体管T9打开，第一电容C1通过第九薄膜晶体管T9放电，第一上拉节点PU1点的电位通过第九薄膜晶体管T9拉低到低电平。
在本发明的一个实施例中，当第一信号控制端CN提供的控制信号为高电平且第二信号控制端CNB提供的控制信号为低电平时，阵列基板栅极驱动电路进行正扫；当第一信号控制端CN提供的控制信号为低电平且第二信号控制端CNB提供的控制信号为高电平时，阵列基板栅极驱动电路进行反扫。通过第一信号控制端和第二信号控制端提供的高低电平来控制正反扫的方式，使得阵列基板栅极驱动电路更具普适性，应用范围广。
也就是说，如图1所示，两个时钟信号输入端为第一时钟信号输入端CK和第二时钟信号输入端CKB，两个输入信号端为第一信号输入端STV_N-1和第二信号输入端STV_N+1，两个控制信号输入端为第一控制信号输入端CN和第二控制信号输入端CNB，VGH、VGL、CN和CNB为四个直流电压信号提供端。其中，第一时钟信号输入端CK提供的时钟信号与第二时钟信号输入端CKB提供的时钟信号依次相差1/2个周期，第一控制信号输入端CN提供的控制信号与第二控制信号输入端CNB提供的控制信号为控制正反扫的高低电平，若CN为高电平，CNB为低电平则为正扫，反之则为反扫，STV_N-1与STV_N+1为正、反扫的输入信号。并且，正反扫的原理是一样的。
可以理解的是，GOA作为显示主要的驱动电路，它的各项性能的好坏直接影响到液晶显示器的优良。因此，GOA驱动性能的提升与改善，也成为液晶面板行业竞争的关键技术。而在GOA电路中，噪声的降低和稳定性的提升永远是GOA电路设计需要考虑的重点，本发明通过双重PU点和双重PD点的设计而提供的阵列基板栅极驱动电路，用来驱动液晶显示器的栅极，明显增加了电路的驱动能力和抗噪声能力，使得输出更加平稳，具有输出噪声低、稳定性高的特点，可以大大提高液晶显示面板良率。
在本发明的实施例中，如图1所示，上述的阵列基板栅极驱动电路还包括：第十薄膜晶体管T10和第十一薄膜晶体管T11，第十薄膜晶体管T10的栅极与第一上拉节点PU1点相连，第十薄膜晶体管T10的漏极与第一下拉节点PD1点相连，第十薄膜晶体管T10的源极与直流低电平信号端VGL相连，第十一薄膜晶体管T11的漏极与第二上拉节点PU2点相连，第十一薄膜晶体管T11的栅极与第一下拉节点PD1点相连，第十一薄膜晶体管T11的源极与直流低电平信号端VGL相连。
也就是说，本发明通过使用11个TFT和3个电容组成了11T3C的GOA电路，来驱动液晶显示器的栅极。其中，PU1点通过C1与T1的组合，可以实现电位自举，以保证CK信号向PU2点的传导，PU2点电位控制T2的栅极，以保证OUT高电平的输出，因此采用双PU点的设计，可以减弱CK信号波动对于OUT输出的影响。并且，PD1点通过电容C2保持电位，通过T4、T11反馈作用进一步保证PU1点、PU2点电位被拉低，以及通过T6的传输作用和电容C3的保持作用，PD2点电位相对于PD1点变得更加平稳，并且通过增加T7的反馈作用，使得PD2点更加稳定，稳定的PD2点控制T5，进一步增加了OUT输出稳定性。
需要说明的是，本发明实施例的阵列基板栅极驱动电路可以是液晶显示器的驱动电路中的一级，而液晶显示器的驱动电路可以有多级GOA电路，多级GOA电路级联在一起。
即言，当阵列基板栅极驱动电路为多级级联时，第一信号输入端提供的输入信号为上一级栅极驱动电路的输出信号，第二信号输入端提供的输入信号为下一级栅极驱动电路的输出信号。
根据本发明的一个实施例，如图2所示，当第一时钟信号输入端CK提供的时钟信号为高电平时，第二时钟信号输入端CKB提供的时钟信号为低电平；当第二时钟信号输入端CKB提供的时钟信号为高电平时，第一时钟信号输入端CK提供的时钟信号为低电平。
即言，第一时钟信号输入端CK提供的时钟信号与第二时钟信号输入端CKB提供的时钟信号依次相差1/2个周期。
具体地，在本发明的一个实施例中，结合图1和图2所示，当第一信号控制端CN提供的控制信号为高电平且第二信号控制端CNB提供的控制信号为低电平时，进行正扫。下面就以正扫为例进行说明，图2为11T3C的GOA电路对应时序，此时第一信号控制端CN提供的控制信号为高电平，第二信号控制端CNB提供的控制信号为低电平，第一信号输入端STV_N-1提供上级输入信号，第二信号输入端STV_N+1提供下级输入信号。
其中，在t1时刻，在第一信号输入端STV_N-1提供的输入信号为高电平、第一时钟信号输入端CK提供的时钟信号为低电平且第二时钟信号输入端CKB提供的时钟信号为高电平时，第一上拉节点PU1点变为高电平，第一薄膜晶体管T1打开，第二上拉节点PU2点与第一时钟信号输入端CK提供的时钟信号保持一致为低电平，第二薄膜晶体管T2关断，阵列基板栅极驱动电路的输出保持低电平；并且，第十薄膜晶体管T10打开，第一下拉节点PD1点被连通至直流低电平信号端VGL，第二电容C2放电，第一下拉节点PD1点的电位降低到低电平，第十一薄膜晶体管T11关断，以及第七薄膜晶体管T7打开，第二下拉节点PD2点被连通至直流低电平信号端VGL，第三电容C3放电，第二下拉节点PD2点的电位降低到低电平，第五薄膜晶体管T5关断。
也就是说，在第一信号输入端STV_N-1提供的输入信号为高电平、第一时钟信号输入端CK提供的时钟信号为低电平且第二时钟信号输入端CKB提供的时钟信号为高电平时，T8打开，CN提供的高电平通过T8给C1充电，PU1点→高电平→T1打开→CK提供的低电平连通至PU2点，PU2点与CK电位一致，保持为低电平，T2关断，OUT保持低电平输出；T10打开，PD1点被连通至VGL，电容C2放电，PD1点电位降低到低电平，T11关断；T7打开，PD2点被连通至VGL，电容C3放电，PD2点电位降低到低电平，T5关断。
在t2时刻，在第一信号输入端STV_N-1提供的输入信号为低电平、第一时钟信号输入端CK提供的时钟信号为高电平且第二时钟信号输入端CKB提供的时钟信号为低电平时，第八薄膜晶体管T8关断，第一电容C1保持第一上拉节点PU1点的高电平，第一上拉节点PU1点的电平随着第一时钟信号输入端CK提供的时钟信号进行变化，保持第一薄膜晶体管T1处于打开状态，并且第二上拉节点PU2点的电平跟随第一时钟信号输入端CK提供的时钟信号，变为高电平，第二薄膜晶体管T2打开，阵列基板栅极驱动电路的输出为高电平。
也就是说，在第一信号输入端STV_N-1提供的输入信号为低电平、第一时钟信号输入端CK提供的时钟信号为高电平且第二时钟信号输入端CKB提供的时钟信号为低电平时，T8关闭，其中，电容C1有效地保证了PU1点的高电位，PU1点电位随着CK提供的时钟信号进行变化，发生自举有效地保证了T1的打开状态；PU2点电位随CK提供的时钟信号电位进行变化，即变为高电平，T2打开，输出端OUT输出高电平。即言，PU1点通过C1与T1的组合，可以实现电位自举，以保证CK信号向PU2点的传导，PU2点电位控制T2的栅极，以保证OUT高电平的输出，因此采用双PU点的设计，可以减弱CK信号波动对于OUT输出的影响。
在t3时刻，在第二信号输入端STV_N+1提供的输入信号为高电平、第一时钟信号输入端CK提供的时钟信号为低电平且第二时钟信号输入端CKB提供的时钟信号为高电平时，第九薄膜晶体管T9打开，第一电容C1通过第九薄膜晶体管T9放电，第一上拉节点PU1点变为低电平，第一薄膜晶体管T1关断，并且第三薄膜晶体管T3打开，第二时钟信号输入端CKB提供的高电平通过第三薄膜晶体管T3给第二电容C2充电，第一下拉节点PD1点变为高电平，第四薄膜晶体管T4打开，进一步确保第一上拉节点PU1点的电位被拉低，第十一薄膜晶体管T11打开，第二上拉节点PU2点被拉至低电平，第二薄膜晶体管T2关断，以及第一下拉节点PD1点的高电平通过第六薄膜晶体管T6给第三电容C3充电，第二下拉节点PD2点变为高电平，第五薄膜晶体管T5打开，阵列基板栅极驱动电路的输出为低电平。
也就是说，在第二信号输入端STV_N+1提供的输入信号为高电平、第一时钟信号输入端CK提供的时钟信号为低电平且第二时钟信号输入端CKB提供的时钟信号为高电平时，T9打开，C1通过T9放电，连通至CNB，PU1点电位降低，T1关断；T3打开，CKB提供的高电平通过T3给C2充电，PD1点电位升高→T4打开，进一步确保PU1点电位的拉低，T11打开，PU2点电位被拉至低电平，T2关断；PD1点高电位通过T6给C3充电，PD2点电位升高至高电平，T5打开，输出端OUT输出低电平。即言，PD1点通过电容C2保持电位，通过T4、T11反馈作用进一步保证PU1点、PU2点电位被拉低，以及通过T6的传输作用和电容C3的保持作用，PD2点电位相对于PD1点变得更加平稳，并且通过增加T7的反馈作用，使得PD2点更加稳定，稳定的PD2点控制T5，进一步增加了OUT输出稳定性。
如图3所示，本发明的实施例还提出了一种触控显示装置100，其包括上述实施例描述的阵列基板栅极驱动电路200。
其中，该触控显示装置100可以是液晶显示器，或者其他具有触控显示功能的装置。
根据本发明实施例的触控显示装置，通过上述的阵列基板栅极驱动电路，能够实现双重上拉节点即双PU点对阵列基板栅极驱动电路的输出进行控制，不仅减弱第一时钟信号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响，使得输出更加稳定，并且还能实现双重下拉节点即双PD(Pull Down)点对阵列基板栅极驱动电路的输出进行控制，进一步增加阵列基板栅极驱动电路输出的稳定性，增加电路的驱动能力和抗噪声能力，具有输出噪声低、稳定性高的特点，可以提高显示面板的优良率，显著改善显示效果，充分满足用户的需要。
此外，如图4所示，本发明的实施例还提出了一种触控式电子设备300，其包括上述的触控显示装置100。其中，该触控式电子设备300可以是带有触控显示屏的手机、平板等。
本发明实施例的触控式电子设备，采用上述的触控显示装置，触控显示效果佳，响应快速，稳定性高，抗噪能力高，提高了用户体验。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种阵列基板栅极驱动电路，其特征在于，包括：
第一电容，所述第一电容的一端作为第一上拉节点，所述第一电容的另一端作为第二上拉节点；
第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述第一上拉节点相连，所述第一薄膜晶体管的源极与所述第二上拉节点相连，所述第一薄膜晶体管的漏极与第一时钟信号输入端相连；
第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述第二上拉节点相连，所述第二薄膜晶体管的漏极与直流高电平信号端相连，所述第二薄膜晶体管的源极作为阵列基板栅极驱动电路的输出端；
充放电通路，所述充放电通路分别连接信号输入端和信号控制端，所述充放电通路在所述信号输入端提供的输入信号、所述信号控制端提供的控制信号的共同作用下对所述第一电容进行充放电，其中，在对所述第一电容进行充电后，所述第一电容和所述第一薄膜晶体管对所述第一上拉节点进行电压自举以使所述第一时钟信号输入端提供的时钟信号向所述第二上拉节点传导，并通过所述第二薄膜晶体管使得所述直流高电平信号端提供的高电平控制所述阵列基板栅极驱动电路的输出；
第二电容，所述第二电容的一端作为第一下拉节点，所述第二电容的另一端连接直流低电平信号端；
第三薄膜晶体管，所述第三薄膜晶体管的源极与所述第一下拉节点相连，所述第三薄膜晶体管的栅极与漏极相连后连接到第二时钟信号输入端；
第四薄膜晶体管，所述第四薄膜晶体管的漏极与所述第一上拉节点相连，所述第四薄膜晶体管的栅极与所述第一下拉节点相连，所述第四薄膜晶体管的源极与所述直流低电平信号端相连；
第五薄膜晶体管，所述第五薄膜晶体管的漏极与所述第二薄膜晶体管的源极相连，所述第五薄膜晶体管的源极与所述直流低电平信号端相连；
电位稳定单元，所述电位稳定单元的第一输入端与所述第一下拉节点相连，所述电位稳定单元的第二输入端与所述第一上拉节点相连，所述电位稳定单元的输出端与所述第五薄膜晶体管的栅极相连，所述电位稳定单元的输出端作为第二下拉节点，所述电位稳定单元用于根据所述第一下拉节点的电位和所述第一上拉节点的电位使得所述第二下拉节点输出比所述第一下拉节点更为平稳的电位，以通过所述第五薄膜晶体管控制所述阵列基板栅极驱动电路的输出。
2.如权利要求1所述的阵列基板栅极驱动电路，其特征在于，所述电位稳定单元包括：
第六薄膜晶体管，所述第六薄膜晶体管的栅极与漏极相连后作为所述电位稳定单元的第一输入端，所述第六薄膜晶体管的源极与所述第二下拉节点相连；
第七薄膜晶体管，所述第七薄膜晶体管的栅极作为所述电位稳定单元的第二输入端，所述第七薄膜晶体管的源极与所述直流低电平信号端相连，所述第七薄膜晶体管的漏极与所述第二下拉节点相连；
第三电容，所述第三电容的一端与所述第二下拉节点相连，所述第三电容的另一端与所述直流低电平信号端相连。
3.如权利要求1-2中任一项所述的阵列基板栅极驱动电路，其特征在于，所述充放电通路包括：
第八薄膜晶体管，所述第八薄膜晶体管的栅极与第一信号输入端相连，所述第八薄膜晶体管的漏极与第一信号控制端相连，所述第八薄膜晶体管的源极与所述第一上拉节点相连；
第九薄膜晶体管，所述第九薄膜晶体管的栅极与第二信号输入端相连，所述第九薄膜晶体管的源极与第二信号控制端相连，所述第九薄膜晶体管的漏极分别与所述第一上拉节点和所述第八薄膜晶体管的源极相连，其中，
当所述第一信号输入端提供的输入信号为高电平、所述第一信号控制端提供的控制信号为高电平时，所述第八薄膜晶体管打开，所述第一信号控制端提供的高电平通过所述第八薄膜晶体管给所述第一电容充电；
当所述第二信号输入端提供的输入信号为高电平、所述第二信号控制端提供的控制信号为低电平时，所述第九薄膜晶体管打开，所述第一电容通过所述第九薄膜晶体管放电，所述第一上拉节点通过所述第九薄膜晶体管拉低到低电平。
4.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，
当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，所述阵列基板栅极驱动电路进行正扫；
当所述第一信号控制端提供的控制信号为低电平且所述第二信号控制端提供的控制信号为高电平时，所述阵列基板栅极驱动电路进行反扫。
5.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，还包括：
第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第一上拉节点相连，所述第十薄膜晶体管的漏极与第一下拉节点相连，所述第十薄膜晶体管的源极与直流低电平信号端相连；
第十一薄膜晶体管，所述第十一薄膜晶体管的漏极与所述第二上拉节点相连，所述第十一薄膜晶体管的栅极与所述第一下拉节点相连，所述第十一薄膜晶体管的源极与所述直流低电平信号端相连。
6.如权利要求5所述的阵列基板栅极驱动电路，其特征在于，
当所述第一时钟信号输入端提供的时钟信号为高电平时，第二时钟信号输入端提供的时钟信号为低电平；
当所述第二时钟信号输入端提供的时钟信号为高电平时，所述第一时钟信号输入端提供的时钟信号为低电平。
7.如权利要求5所述的阵列基板栅极驱动电路，其特征在于，当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时，其中，
在第一信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时，第一上拉节点变为高电平，第一薄膜晶体管打开，第二上拉节点与第一时钟信号输入端提供的时钟信号保持一致为低电平，第二薄膜晶体管关断，所述阵列基板栅极驱动电路的输出保持低电平；
并且，第十薄膜晶体管打开，第一下拉节点被连通至直流低电平信号端，第二电容放电，第一下拉节点的电位降低到低电平，第十一薄膜晶体管关断，以及第七薄膜晶体管打开，第二下拉节点被连通至直流低电平信号端，第三电容放电，第二下拉节点的电位降低到低电平，第五薄膜晶体管关断。
8.如权利要求7所述的阵列基板栅极驱动电路，其特征在于，在第一信号输入端提供的输入信号为低电平、第一时钟信号输入端提供的时钟信号为高电平且第二时钟信号输入端提供的时钟信号为低电平时，第八薄膜晶体管关断，第一电容保持第一上拉节点的高电平，第一上拉节点的电平随着第一时钟信号输入端提供的时钟信号进行变化，保持第一薄膜晶体管处于打开状态，并且第二上拉节点的电平跟随第一时钟信号输入端提供的时钟信号，变为高电平，第二薄膜晶体管打开，所述阵列基板栅极驱动电路的输出为高电平。
9.如权利要求8所述的阵列基板栅极驱动电路，其特征在于，在第二信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时，第九薄膜晶体管打开，第一电容通过第九薄膜晶体管放电，第一上拉节点变为低电平，第一薄膜晶体管关断，并且第三薄膜晶体管打开，第二时钟信号输入端提供的高电平通过第三薄膜晶体管给第二电容充电，第一下拉节点变为高电平，第四薄膜晶体管打开，进一步确保第一上拉节点的电位被拉低，第十一薄膜晶体管打开，第二上拉节点被拉至低电平，第二薄膜晶体管关断，以及第一下拉节点的高电平通过第六薄膜晶体管给第三电容充电，第二下拉节点变为高电平，第五薄膜晶体管打开，所述阵列基板栅极驱动电路的输出为低电平。
10.如权利要求3所述的阵列基板栅极驱动电路，其特征在于，当所述阵列基板栅极驱动电路为多级级联时，所述第一信号输入端提供的输入信号为上一级栅极驱动电路的输出信号，所述第二信号输入端提供的输入信号为下一级栅极驱动电路的输出信号。
11.一种触控显示装置，其特征在于，包括如权利要求1-10中任一项所述的阵列基板栅极驱动电路。
12.一种触控式电子设备，其特征在于，包括如权利要求11所述的触控显示装置。
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