CN104575411B - 液晶显示器及其双向移位暂存装置 - Google Patents

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Abstract

一种液晶显示器及其双向移位暂存装置。双向移位暂存装置包括N级的移位寄存器。第i级移位寄存器包括预充电单元、上拉单元与下拉单元。预充电单元依据第i‑2级与第i+2级移位寄存器的输出而输出预充电信号。上拉单元输出扫描信号。下拉单元的第一放电单元根据预充电信号与关联于第一电平信号的第一分压信号决定是否将扫描信号下拉至参考电位。下拉单元的第二放电单元根据预充电信号与关联于第二电平信号的第二分压信号决定是否将扫描信号下拉至参考电位。

Description

液晶显示器及其双向移位暂存装置
技术领域
本发明是有关于一种平面显示技术，且特别是有关于一种液晶显示器及其双向移位暂存装置。
背景技术
近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(Liquid Crystal Display,LCD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为各显示器产品的主流。也亦因如此，无不驱使着各家厂商针对液晶显示器的开发技术要朝向更微型化及低制作成本发展。
为了要降低液晶显示器的制作成本，已有部分厂商研发出在液晶显示面板采用非晶硅(amorphous silicon,a-Si)制程的条件下，可将原先配置于液晶显示面板的扫描侧所使用的扫描驱动IC内部的移位寄存器(shift register)转移直接配置在液晶显示面板的玻璃基板(glass substrate)上。因此，原先配置于液晶显示面板的扫描侧所使用的扫描驱动IC即可省略，藉以达到降低液晶显示器的制作成本的目的。
发明内容
本发明提供一种液晶显示器及其移位暂存装置，可提高双向移位暂存装置的可靠度，并减少双向移位暂存装置的电路布局面积。
本发明提出一种双向移位暂存装置，包括N级串接在一起的移位寄存器，其中第i级移位寄存器包括预充电单元、上拉单元以及下拉单元。预充电单元接收第(i-2)级与第(i+2)级移位寄存器的输出，并据以输出预充电信号，其中N为预设正整数，i为大于等于3且小于等于N-2的正整数。上拉单元耦接预充电单元，接收预充电信号与第一预设时钟信号，并据以输出扫描信号。下拉单元耦接预充电单元与上拉单元，且下拉单元包括第一放电单元以及第二放电单元。第一放电单元接收预充电信号与第一电平信号，并根据预充电信号与关联于第一电平信号的第一分压信号决定是否将扫描信号下拉至参考电位。第二放电单元接收预充电信号与第二电平信号，并根据预充电信号与关联于第二电平信号的第二分压信号决定是否将扫描信号下拉至参考电位。
本发明提出一种液晶显示器，包括液晶显示面板、驱动电路以及背光模块。液晶显示面板包括基板、多个以阵列排列的像素、第一双向移位暂存装置以及第二双向移位暂存装置，其中这些像素、第一双向移位暂存装置以及第二双向移位暂存装置配置于基板上。第一双向移位暂存装置具有多级串接在一起且分别对应奇数行像素的第一移位寄存器，第i级第一移位寄存器包括第一预充电单元、第一上拉单元以及第一下拉单元。第一预充电单元接收第(i-2)级与第(i+2)级第一移位寄存器的输出，并据以输出第一预充电信号，其中N为预设正整数，i为大于等于3且小于等于N-2的正整数。第一上拉单元耦接第一预充电单元，接收该第一预充电信号与第一预设时钟信号，并据以输出第一扫描信号。第一下拉单元耦接第一预充电单元与第一上拉单元，第一下拉单元包括第一放电单元以及第二放电单元。第一放电单元接收第一预充电信号与第一电平信号，并根据第一预充电信号与关联于第一电平信号的第一分压信号决定是否将第一扫描信号下拉至参考电位。第二放电单元接收第一预充电信号与第二电平信号，并根据第一预充电信号与关联于第二电平信号的第二分压信号决定是否将第二扫描信号下拉至参考电位，其中第一电平信号与第二电平信号互为反相。第二双向移位暂存装置具有多级串接在一起且分别对应偶数行像素的第二移位寄存器，第j级第二移位寄存器包括第二预充电单元、第二上拉单元以及第二下拉单元。第二预充电单元接收第(j-2)级与第(j+2)级第二移位寄存器的输出，并据以输出第二预充电信号，其中N为预设正整数，i为大于等于3且小于等于N-2的正整数。第二上拉单元耦接第二预充电单元，接收第二预充电信号与第三预设时钟信号，并据以输出第二扫描信号。第二下拉单元耦接第二预充电单元与第二上拉单元，第二下拉单元包括第三放电单元以及第四放电单元。第三放电单元接收第二预充电信号与第三电平信号，并根据第二预充电信号与关联于第三电平信号的第三分压信号决定是否将第二扫描信号下拉至参考电位。第二放电单元接收第二预充电信号与第四电平信号，并根据第二预充电信号与关联于第四电平信号的第四分压信号决定是否将第二扫描信号下拉至参考电位，其中第三电平信号与第四电平信号互为反相。驱动电路耦接液晶显示面板，用以驱动液晶显示面板显示画面，并且提供多个预设时钟信号以作为第一预设时钟信号以及第二预设时钟信号。背光模块用以提供液晶显示面板所需的光源。
基于上述，本发明实施例提出一种液晶显示器及其双向移位暂存装置，其中所述双向移位暂存装置可利用具有两个放电单元的下拉单元来进行节点放电，并藉以稳定地控制各个移位寄存器所输出的扫描信号的电平，进而有效地提高整体双向移位暂存装置的可靠度。此外，藉由本发明实施例的移位寄存器的电路配置方式，可利用放电单元内部的分压信号来控制放电单元的操作，而有效降低放电单元中原本承受高电流负载的元件的负载。据此，本发明实施例的移位寄存器可减少元件毁损的机会，并进一步地提高双向移位暂存装置的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为本发明一实施例的液晶显示器的示意图。
图2A与2B为依照图1实施例的双向移位暂存装置的示意图。
图3A为依照图2A实施例的移位寄存器的示意图。
图3B～3E为依照图3A实施例的第1级至第4级移位寄存器的电路操作示意图。
图4为依照图3A实施例的移位寄存器的电路示意图。
图5A与5B为本发明一实施例的双向移位暂存装置的信号时序示意图。
图6A与6B为本发明另一实施例的双向移位暂存装置的信号时序示意图。
[标号说明]
100：液晶显示器 110：液晶显示面板
112_L、112_R：双向移位暂存装置 120：驱动电路
122：时序控制器 124：移位寄存器
130：背光模块 310、310_1～310_4：预充电单元
320、320_1～320_4：上拉单元 330、330_1～330_4：下拉单元
332、332_1～332_4：第一放电单元 334、334_1～334_4：第二放电单元
AA：显示区 BW：逆向输入信号
FW：顺向输入信号 C1：电容
M1～M15：晶体管
CLK1_L～CLK4_L、CLK1_R～CLK4_R：时钟信号
PCS：预充电信号 PCK：预设时钟信号
VPWL1：第一电平信号 VPWL2：第二电平信号
VDS1：第一分压信号 VDS2：第二分压信号
SS1_L～SSN_L、SS1_R～SSM_R、SSi_L、SSj_R：扫描信号
STV1_L、STV2_L、STV1_R、STV2_R：起始信号
SR11～SR1N、SR21～SR2M、SR1i、SR2j：移位寄存器
SR1i：移位寄存器 Vss：参考电位
O、P、S、X：节点 t1～t9：时间
具体实施方式
现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/标号代表相同或类似部分。
图1为本发明一实施例的液晶显示器的示意图。请参照图1，液晶显示器100包括液晶显示面板110、驱动电路120，以及用以提供液晶显示面板110所需的(背)光源的背光模块130。
液晶显示面板110包括基板(未绘示，例如为玻璃基板)、显示区(display area)AA，以及双向移位暂存装置112_L与112_R。于本示范性实施例中，液晶显示面板110的显示区AA内具有多个以矩阵方式排列的像素(图中以X*Y来表示，X、Y皆为正整数)。一般来说，X*Y亦可表示为液晶显示器110的显示分辨率(display resolution)，例如1024*768，但并不限制于此。双向移位暂存装置112_L与112_R分别直接配置于液晶显示面板110的基板上的两侧，并且经由对应的扫描线分别耦接至奇数行像素与偶数行像素。
驱动电路120包括时序控制器122以及源极驱动器124。在驱动电路120中，时序控制器120可提供多个预设时钟信号(如STV1_L、STV2_L、STV1_R、STV2_R、CLK1_L～CLK4_L、CLK1_R～CLK4_R)来控制双向移位暂存装置112_L与112_R的操作。甚至，源极驱动器124也受控于时序控制器122而输出多个像素电压以驱动液晶显示面板110内对应的像素。
详细而言，双向移位暂存装置112_L受控于时序控制器122，并且反应于时序控制器122所提供的起始信号STV1_L与STV2_L以及时钟信号CLK1_L～CLK4_L而输出多个扫描信号SS1_L～SSN_L，其中扫描信号SS1_L、SS2_L、SSN-1_L及SSN_L为冗余(dummy)扫描信号(不提供至液晶显示面板110，仅作为产生其它扫描信号的依据)，而扫描信号SS3_L～SSN-2_L则会经由对应的扫描线提供至液晶显示面板110的奇数行像素，藉以序列地开启奇数行像素。在此，N为对应奇数行像素的行数的一预设正整数。在本实施例中，由于双向移位暂存装置112_L具有4个冗余移位寄存器，因此N值等于奇数行像素的行数加4。
相似地，双向移位暂存装置112_R会反应于时序控制器122所提供的起始信号STV1_R与STV2_R以及时钟信号CLK1_R～CLK4_R而输出多个扫描信号SS1_R～SSM_R，其中扫描信号SS1_R、SS2_R、SSM-1_R及SSM_R为冗余扫描信号，而扫描信号SS3_R～SSM-2_R则会经由对应的扫描线提供至液晶显示面板110的偶数行像素，藉以序列地开启偶数行像素。在此，M为对应偶数行像素的行数的一预设正整数。在本实施例中，由于双向移位暂存装置112_R具有4个冗余移位寄存器，因此M值等于偶数行像素的行数加4。
根据上述的驱动方式，液晶显示面板110的每一行像素会依据对应的扫描信号SS3_L～SSN-2_L与SS3_R～SSM-2_R而依序被开启。在本实施例中，时序控制器122可藉由提供不同的预设时钟信号来控制双向移位暂存装置112_L与112_R的扫描顺序，使得双向移位暂存装置112_L与112_R以顺向(即由第一行至最后一行)或逆向(即由最后一行至第一行)的扫描顺序来依序开启位于显示区AA内的每一行像素。
更清楚来说，图2A与2B分别为双向移位暂存装置112_L与112_R的示意图。请先参照图2A，双向移位暂存装置112_L包括N级实质上相同且彼此串接在一起的移位寄存器SR11～SR1N。需要注意的是，第1级、第2级、第(N-1)级与第N级移位寄存器SR11、SR12、SR1N-1、SR1N的电路结构虽与第i级移位寄存器SR1i(3≦i≦N-2)的电路结构相同，但却皆为冗余(dummy)移位寄存器。换言之，第1级、第2级、第(N-1)级与第N级移位寄存器SR11、SR12、SR1N-1、SR1N所分别输出的扫描信号SS1_L、SS2_L、SSN-1_L、SSN_L并非用以拿来开启显示区AA内的任一行像素，其只为维持双向移位暂存装置112_L正常操作所需，故而第1级、第2级、第(N-1)级与第N级移位寄存器所分别输出的扫描信号可视为冗余扫描信号，而第3级移位寄存器SR13至第N-2级移位寄存器SR1N-2的输出SS3_L～SSN-2_L则会分别经由对应的扫描线以序列地开启相应的奇数行像素。
相似地，请参照图2B，双向移位暂存装置112_R包括M级实质上相同且彼此串接在一起的移位寄存器SR21～SR2M，其中第1级、第2级、第M-1级与第M级移位寄存器SR21、SR22、SR2M-1、SR2M皆为输出冗余扫描信号的冗余移位寄存器，而第3级移位寄存器SR23至第M-2级移位寄存器SR2M-2的输出SS3_R～SSN-2_R则会分别经由对应的扫描线以序列地开启相应的偶数行像素耦接至偶数行像素。
在本实施例中，双向移位暂存装置112_L与112_R可依据顺向输入信号FW与逆向输入信号BW而以顺向或逆向的扫描顺序分别序列地输出扫描信号SS1_L～SSN_L与SS1_R～SSM_R，其中顺向输入信号FW与逆向输入信号BW可为时序控制器122所提供，或者可由额外的信号产生单元所提供，本发明不以此为限。
在以下的实施例说明中，由于各级移位寄存器SR11～SR1N与SR21～SR2M的运作原理与电路架构大致相同，故主要以双向移位暂存装置112_L的第i级移位寄存器SR1i为例来进行说明。于本领域技术人员应可从下述说明中直接而无歧异地推知双向移位暂存装置112_R及其各级移位寄存器SR21～SR2M的运作原理与电路架构，故后述实施例中仅会针对双向移位暂存装置112_R与双向移位暂存装置112_L的不同之处加以说明，重复之处将不再赘述。
图3A为依照图2A实施例的移位寄存器的示意图。请同时参照图2A与图3A，第i级移位寄存器SR1i包括预充电单元310、上拉单元320，以及下拉单元330。预充电单元310接收第(i-2)级与第(i+2)级移位寄存器SR1i-2与SR1i+2的输出，并据以输出预充电信号PCS，其中3≦i≦N-2。换言之，除了冗余移位寄存器之外的各个移位寄存器SR1i的预充电单元310会分别接收前二级与后二级移位寄存器SR1i-2与SR1i+2所输出的扫描信号SSi-2_L与SSi+2_L而据以产生对应的预充电信号PCS。
冗余移位寄存器则是分别利用时序控制器122所提供的起始信号STV1_L与STV2_L以产生对应的预充电信号PCS。举例来说，第1级移位寄存器SR11的预充电单元接收起始信号STV1_L与第3级移位寄存器SR13所输出的扫描信号SS3_L，第2级移位寄存器SR12的预充电单元接收起始信号STV2_L与第4级移位寄存器SR14所输出的扫描信号SS4_L，第N-1级移位寄存器SR1N-1的预充电单元接收第N-3级移位寄存器SR1N-3所输出的扫描信号SSN-3_L与起始信号STV1_L，且第N级移位寄存器SR1N的预充电单元接收第N-2级移位寄存器SR1N-2所输出的扫描信号SSN-2_L与起始信号STV2_L。
此外，每一级移位寄存器SR1i～SR1N的预充电单元还接收顺向输入信号FW与逆向输入信号BW，以使双向移位暂存装置112_L依据顺向输入信号FW与逆向输入信号BW而利用顺向扫描或逆向扫描的扫描顺序来驱动显示区AA中的奇数行像素。举例来说，双向移位暂存装置112_L可依据致能的顺向输入信号FW与禁能的逆向输入信号BW而依照第一行至最后一行的顺序来驱动奇数行像素(顺向扫描)，并且依据禁能的顺向输入信号FW与致能的逆向输入信号BW而依照最后一行至第一行的顺序来驱动奇数行像素(逆向扫描)。
上拉单元320耦接预充电单元310，接收预充电信号PCS与第一预设时钟信号PCK，并据以输出扫描信号SSi_L。下拉单元330耦接预充电单元310与上拉单元320，且下拉单元330包括第一放电单元332以及第二放电单元334。其中，第一放电单元332接收预充电信号PCS与第一电平信号VPWL1，并据以决定是否将扫描信号SSi_L下拉至参考电位Vss(例如为一个负电压，但并不限制于此)。第二放电单元334接收预充电信号PCS与第二电平信号VPWL2，并据以决定是否将扫描信号SSi_L维持于参考电位Vss。其中，第一电平信号VPWL1与第二电平信号VPWL2互为反相信号。需说明的是，第一电平信号VPWL1的电平可正常驱动第一放电单元332来进行放电操作，其实际电压电平可视实际电路操作情形而设定之，本发明对此不限制。同样地，第二电平信号VPWL2的电平可正常驱动第二放电单元334来进行放电操作，其实际电压电平可视实际电路操作情形而设定之，本发明对此不限制。
详细而言，时序控制器122会将不同的时钟信号CLK1_L～CLK4_L依序提供至每一级移位寄存器SR11～SR1N以作为对应的预设时钟信号PCK，以使每一级移位寄存器SR11～SR1N可利用顺向扫描或逆向扫描的扫描顺序来驱动显示区AA中的奇数行像素。其中，时序控制器122所提供的起始信号STV1_L与STV2_L以及时钟信号CLK1_L～CLK4_L的信号波形会基于顺向扫描或逆向扫描的驱动方式而有所不同(此部分可在后述实施例的信号时序示意图中明显看出)。
在顺向扫描的驱动状态下，图3B～图3E为依照图3A实施例的第1级至第4级移位寄存器的电路操作示意图。请先参照3B，在双向移位暂存装置112_L对显示区AA进行正向扫描的条件下，以第1级移位寄存器SR11(i=1)为例，第1级移位寄存器SR11的预充电单元310_1接收起始信号STV1_L与扫描信号SS3_L；第1级移位寄存器SR11的上拉单元320_1所接收的预设时钟信号PCK为时钟信号CLK3_L。
请参照图3C，在双向移位暂存装置112_L对显示区AA进行正向扫描的条件下，以第2级移位寄存器SR12(i=2)为例，第2级移位寄存器SR12的预充电单元310_2接收起始信号STV2_L与扫描信号SS4_L；第2级移位寄存器SR12的上拉单元320_2所接收的预设时钟信号PCK为时钟信号CLK4_L。
请参照图3D，在双向移位暂存装置112_L对显示区AA进行正向扫描的条件下，以第3级移位寄存器SR13(i=3)为例，第3级移位寄存器SR13的预充电单元310_3接收扫描信号SS1_L与扫描信号SS5_L；第3级移位寄存器SR13的上拉单元320_3所接收的预设时钟信号PCK为时钟信号CLK1_L。
请参照图3E，在双向移位暂存装置112_L对显示区AA进行正向扫描的条件下，以第4级移位寄存器SR14(i=4)为例，第4级移位寄存器SR14的预充电单元310_4接收扫描信号SS2_L与扫描信号SS6_L；第4级移位寄存器SR14的上拉单元320_4所接收的预设时钟信号PCK为时钟信号CLK2_L。
由此可知，第4k-3级移位寄存器SR1i(i=4k-3，k为正整数)会分别以CLK3_L作为预设时钟信号PCK。第4k-2级移位寄存器SR1i(i=4k-2)会分别以CLK4_L作为预设时钟信号PCK。第4k-1级移位寄存器SR1i(i=4k-1)会分别以CLK1_L作为预设时钟信号PCK。第4k级移位寄存器SR1i(i=4k)会分别以CLK2_L作为预设时钟信号PCK。亦即，各级移位寄存器SR11～SR1N会依序以时钟信号CLK3_L、CLK4_L、CLK1_L及CLK2_L作为预设时钟信号PCK。
为了更清楚地说明图3A实施例，图4为依照图3A实施例的移位寄存器的电路示意图。请参照图4，预充电单元310包括晶体管M1与M2，上拉单元320包括晶体管M3与电容C1，下拉单元330的第一放电单元332包括晶体管M4～M9，且下拉单元330的第二放电单元334包括晶体管M10～M15。其中，在本实施例中所述的各个晶体管M1～M15是以N型晶体管为例，但本发明并不以此为限。
在第i级移位寄存器SR1i的预充电单元310中，晶体管M1的栅极接收第i-2级移位寄存器SR1i-2所输出的扫描信号SSi-2_L，且晶体管M1的漏极接收顺向输入信号FW。晶体管M2的栅极接收第i+2级移位寄存器SR1i+2所输出的扫描信号SSi+2_L，晶体管M2的源极耦接晶体管M1的源极并且共同耦接至节点X以输出预充电信号PCS，且晶体管M2的漏极接收逆向输入信号BW。
在第i级移位寄存器SR1i的上拉单元320中，晶体管M3的栅极经由节点X接收预充电信号PCS，晶体管M3的漏极接收预设时钟信号PCK，且晶体管M3的源极输出扫描信号SSi_L。电容C1的第一端耦接晶体管M3的栅极与节点X，且电容C1的第二端耦接晶体管M3的源极。
在第i级移位寄存器SR1i的第一放电单元332中，晶体管M4的栅极与晶体管M4的漏极耦接在一起以接收第一电平信号VPWL1，且晶体管M4的源极输出第一分压信号VDS1。晶体管M5的栅极接收第一分压信号VDS1，晶体管M5的漏极耦接晶体管M4的漏极并接收第一电平信号VPWL1。晶体管M6的栅极耦接晶体管M1的源极与晶体管M2的源极以接收预充电信号PCS，晶体管M6的漏极耦接晶体管M4的源极，且晶体管M6的源极耦接参考电位Vss。晶体管M7的栅极耦接晶体管M1的源极与晶体管M2的源极以接收预充电信号PCS，晶体管M7的漏极耦接晶体管M5的源极，且晶体管M7的源极耦接参考电位Vss。晶体管M8的栅极耦接晶体管M5的源极与晶体管M7的漏极，晶体管M8的漏极耦接晶体管M1的源极与晶体管M2的源极，且晶体管M8的源极耦接参考电位Vss。晶体管M9的栅极耦接晶体管M8的栅极，晶体管M9的漏极耦接晶体管M3的源极，且晶体管M9的源极耦接参考电位Vss。
在第i级移位寄存器SR1i的第二放电单元334中，晶体管M10的栅极与晶体管M10的漏极耦接在一起以接收第二电平信号VPWL2，且晶体管M10的源极输出第二分压信号VDS2。晶体管M11的栅极接收第二分压信号VDS2，晶体管M11的漏极耦接晶体管M10的漏极并接收第二电平信号VPWL2。晶体管M12的栅极耦接晶体管M1的源极与晶体管M2的源极以接收预充电信号PCS，晶体管M12的漏极耦接晶体管M10的源极，且晶体管M12的源极耦接参考电位Vss。晶体管M13的栅极耦接晶体管M1的源极与晶体管M2的源极以接收预充电信号PCS，晶体管M13的漏极耦接晶体管M11的源极，且晶体管M13的源极耦接参考电位Vss。晶体管M14的栅极耦接晶体管M11的源极与晶体管M13的漏极，晶体管M14的漏极耦接晶体管M1的源极与晶体管M2的源极，且晶体管M14的源极耦接参考电位Vss。晶体管M15的栅极耦接晶体管M14的栅极，晶体管M15的漏极耦接晶体管M3的源极，且晶体管M15的源极耦接参考电位Vss。
于此，为了要清楚说明图4的移位寄存器SR1i的运作原理，图5A绘示双向移位暂存装置112_L对显示区AA中的奇数行像素进行顺向扫描的信号时序示意图。
请先参照图5A，从图5A中可清楚地看出，在顺向扫描的驱动状态下，移位寄存器SR1i接收高电位的顺向扫描信号FW以及低电位的逆向扫描信号BW，且移位寄存器SR1i接收互为反相的第一电平信号VPWL1与第二电平信号VPWL2。另，时序控制器122会提供具有特定责任周期(duty cycle)且具有不同相位差的时钟信号CLK3_L、CLK4_L、CLK1_L以及CLK2_L。在本实施例中，各个时钟信号CLK1_L～CLK4_L的责任周期是以50%为例，且时序控制器122是依照CLK3_L→CLK4_L→CLK1_L→CLK2_L的顺序而产生相位依序落后前一信号90度的时钟信号CLK1_L～CLK4_L，亦即每个时钟信号CLK3_L、CLK4_L、CLK1_L以及CLK2_L的致能时间(信号提升至高电位的时间，亦为每一脉冲的脉冲宽度)依序与前一时钟信号有50%的重迭，但本发明并不以此为限。举例来说，时钟信号CLK4_L的相位会落后于时钟信号CLK3_L并且具有90度的相位差，时钟信号CLK1_L的相位会落后于时钟信号CLK4_L并且具有90度的相位差，时钟信号CLK2_L的相位会落后于时钟信号CLK1_L并且具有90度的相位差。
另外，在本实施例中，时钟信号CLK3_L在一个帧期间(frame period)内的第一个脉冲(pulse)的致能时间会晚于起始信号STV2_L的致能时间，并且与起始信号STV2_L的致能时间有50%的重迭。此外，起始信号STV2_L的相位落后于起始信号STV1_L，并且起始信号STV2_L的致能时间会与起始信号STV1_L的致能时间有50%的重迭。
请合并参照图2A、图4以及图5A，以第1级移位寄存器SR11为例，在时间t1～t3的期间，预充电单元310的晶体管M1反应于致能的起始信号STV1_L而导通，并且晶体管M2反应于禁能的扫描信号SS3_L而截止，使得预充电单元310输出对应的预充电信号PCS来对节点X进行预充电。在此期间内，由于上拉单元320是接收禁能的时钟信号CLK3_L，故无论晶体管M3是否会被预充电信号PCS所导通，扫描信号SS1_L皆会位于参考电位Vss。
在时间t3～t5的期间，预充电单元310的晶体管M1与M2分别反应于禁能的起始信号STV1_L与禁能的扫描信号SS3_L而截止。上拉单元320接收到致能的时钟信号CLK3_L，在此期间内，节点X会通过晶体管M3的漏极与栅极间的耦合效应(coupling effect)而被拉升，使得晶体管M3被导通而输出高电位的扫描信号SS1_L。另一方面，第一放电单元332的晶体管M6与M7分别反应于其栅极接收到的预充电信号PCS而导通。
基此，由于晶体管M6与M7会被节点X的高电位导通，因此第一分压信号VDS1将被至低电位而截止晶体管M5。于是，节点P的电位会因为晶体管M5的截止而被下拉至低电位，因此使得晶体管M8与M9被截止而不会对节点O与节点X进行放电的动作。故第一放电单元332并不会于时间t3～t5影响扫描信号SS1_L的输出，使扫描信号SS1_L在时间t3～t5的期间内维持在高电位。
同样地，第二放电单元332的晶体管M12与M13分别反应于其栅极接收到的预充电信号PCS而导通。基此，由于晶体管M12与M13会被节点X的高电位导通，因此第二压信号VDS2将被至低电位而截止晶体管M11。于是，节点S的电位会因为晶体管M11的截止而被下拉至低电位，因此使得晶体管M14与M15被截止而不会对节点O与节点X进行放电的动作。故第二放电单元334并不会于时间t3～t5影响扫描信号SS1_L的输出，使扫描信号SS1_L在时间t3～t5的期间内维持在高电位。
在时间t5～t7的期间，预充电单元310的晶体管M1反应于禁能的起始信号STV1_L而截止，并且晶体管M2反应于致能的扫描信号SS3_L而导通，在此期间内，预充电单元310会经由导通的晶体管M2对节点X进行放电。如此一来，节点X的低电位将使晶体管M6与晶体管M7截止。于是，第一电平信号VPWL1会导致晶体管M4与晶体管M6之间产生第一分压信号VDS1，而第一分压信号VDS1将导通晶体管M5。晶体管M5的导通使节点P的电压可被拉升至接近第一电平信号VPWL1的电位，进而让节点P的电压导通晶体管M8与晶体管M9。基此，第一放电单元332的晶体管M8与M9会反应于节点P的电压而导通，以分别对节点X与节点O进行放电。因此，扫描信号SS1_L可在时间t5迅速地被下拉至参考电位Vss，并且在时间t5～t7的期间内维持在参考电位Vss。
另一方面，在下一帧期间的相同时间t5～t7的期间，预充电单元310的晶体管M1反应于禁能的起始信号STV1_L而截止，并且晶体管M2反应于致能的扫描信号SS3_L而导通，在此期间内，预充电单元310会经由导通的晶体管M2对节点X进行放电。如此一来，节点X的低电位将使第二放电单元的晶体管M12与晶体管M13截止。于是，从前一帧期间处于低电平的第二电平信号VPWL2会改变为高电平而导致晶体管M10与晶体管M12之间产生第二分压信号VDS2，而第二分压信号VDS2将导通晶体管M11。晶体管M11的导通使节点S的电压可被拉升至接近第二电平信号VPWL2的电位，进而让节点S的电压导通晶体管M14与晶体管M15。基此，第二放电单元334的晶体管M14与M15会反应于节点S的电压而导通，以分别对节点X与节点O进行放电。因此，扫描信号SS1_L可在下一帧期间的相同时间t5迅速地被下拉至参考电位Vss，并且在下一帧期间的相同时间t5～t7的期间内维持在参考电位Vss。由此可知，第一与第二放电单元332与334会在相邻的帧期间轮流对节点X进行放电以将扫描信号SS1_L下拉/维持在参考电位Vss，因此上拉单元320的晶体管M3较不会有误动作发生而导通，进而导致移位寄存器SR11发生误动作。
紧接着，在当下帧期间的时间t7～t9，预充电单元310的晶体管M1与M2分别反应于禁能的起始信号STV1_L与禁能的扫描信号SS3_L而截止。上拉单元320同样会接收到致能的时钟信号CLK3_L，不过由于节点X已经在前一期间被放电至参考电位Vss，因此第一放电单元332的晶体管M6与晶体管M7在此期间内并不会被导通，使节点O在时间t7～t9的期间内持续地被维持在参考电位Vss。另一方面，第二放电单元334的晶体管M12与晶体管M13在下一帧期间的相同期间内也不会被导通，使第二放电单元控制节点O在时间t7～t9的期间内持续地被维持在参考电位Vss。
然而，上述示范性实施例虽然是以第一放电单元332与第二放电单元334于相邻的帧期间轮流对节点X与节点O进行放电，以将扫描信号SS1_L下拉/维持在参考电位Vss，但本发明并不以此为限。在其它的实施例当中，也可藉由第一电平信号VPWL1与第二电平信号VPWL2的实际输入电压的设计，使得第一放电单元332与第二放电单元334于同一帧期间同时对节点X与节点O进行放电，以将扫描信号SS1_L下拉/维持在参考电位Vss。如此一来，藉由第一放电单元332与第二放电单元334的同时作动可使得移位寄存器SR1输出的扫描信号SS1_L更为稳定，进而降低移位寄存器SR1输出非预期的扫描信号的情况发生。
基此，在同一帧期间内的移位寄存器SR1i的于时间t9之后的后续操作皆可参照上述时间t5～t7与t7～t9的操作说明，于此不再赘述。另外，虽然上述示范性实施例仅以描述第i级移位寄存器SR1i的运作原理做说明，但其余移位寄存器的运作原理皆与第i级移位寄存器SR1i类似，故而在此并不再加以赘述之。
此外，基于图4的架构下，第一放电单元332与第二放电单元334分别仅需利用少数信号(预充电信号PCS及第一/第二电平信号VPWL1/VPWL2)即可实现移位寄存器SR11～SR1N的控制，相较于传统的移位寄存器大大地降低了控制的复杂度。
另一方面，在逆向扫描的驱动状态下，移位寄存器SR11～SR1N接收高电位的逆向扫描信号BW与低电位的顺向扫描信号FW，且移位寄存器SR1i接收互为反相的第一电平信号VPWL1与第二电平信号VPWL2。其中，时序控制器122所提供的起始信号STV1_L与STV2_L以及时钟信号CLK1_L～CLK4_L的信号波形可如图6A所示。图6A与图5A实施例的差异在于时序控制器122是依照CLK2_L→CLK1_L→CLK4_L→CLK3_L的顺序而产生相位依序落后前一信号90度的时钟信号CLK1_L～CLK4_L(顺向扫描的驱动状态下是依照CLK3_L→CLK4_L→CLK1_L→CLK2_L的顺序)。另外，在本实施例中，时钟信号CLK2_L在一个帧期间内的第一个脉冲的致能时间会早于起始信号STV1_L的致能时间，并且与起始信号STV1_L的致能时间有50%的重迭。
更进一步地说，对于在逆向扫描的驱动状态下的移位寄存器SR11～SR1N而言，以移位寄存器SRN～SRN-3为例，移位寄存器SRN、SRN-1、SRN-2以及SRN-3会依序以时钟信号CLK2_L、CLK1_L、CLK4_L及CLK3_L作为预设时钟信号PCK。值得注意的是，于图式中所绘示的移位寄存器SR11～SR1N的级数顺序是以顺向扫描时的扫描顺序(即由上至下)作为定义的依据，但本发明不以此为限。换言之，在逆向扫描的驱动方式下，移位寄存器SR11～SR1N亦可根据逆向扫描时的扫描顺序(即由下至上)来定义移位寄存器SR11～SR1N的级数顺序，例如图2A所绘示的移位寄存器SR1N、SR1N-1、...、SR11可依序定义为第1级、第2级至第N级移位寄存器。
另一方面，图5B与图6B分别绘示双向移位暂存装置112_R在顺向扫描与逆向扫描的驱动状态下的信号时序示意图。请合并参照图2B与图5B，在本实施例中，双向移位暂存装置112_R及其移位寄存器SR21～SR2M的架构与操作原理均与双向移位暂存装置112_L相同。双向移位暂存装置112_L与112_R的不同之处仅在于双向移位暂存装置112_R是依据起始信号STV1_R与STV2_R以及时钟信号CLK1_R～CLK4_R来依序驱动显示区AA内的偶数行像素。
详细而言，请同时参照图5A与图5B，在顺向扫描的驱动状态下，起始信号STV1_R与STV2_R分别对应于起始信号STV1_L与STV2_L，两者间的差异仅在于起始信号STV1_R与STV2_R的相位分别落后于起始信号STV1_L与STV2_L，并且分别具有45度的相位差，亦即起始信号STV1_L与STV1_R的致能时间有75%的重迭，且起始信号STV2_L与STV2_R的致能时间亦有75%的重迭。相似地，时钟信号CLK1_R～CLK4_R分别依序对应于时钟信号CLK1_L～CLK4_L，两者间的差异亦仅在于时钟信号CLK1_R～CLK4_R的相位分别落后于时钟信号CLK1_L～CLK4_L，并且分别具有45度的相位差，亦即时钟信号CLK1_L～CLK4_L的致能时间分别与对应的时钟信号CLK1_R～CLK4_R的致能时间有75%的重迭。基于所述的信号时序的差异，双向移位暂存装置112_R可依序产生分别与扫描信号SS1_L～SSN_L具有一定相位差的扫描信号SS1_R～SSM_R来驱动偶数行像素，进而使得每一行相邻的像素可依据特定的间隔时间(如时间t1～t2的一半)依序开启。
此外，基于上述图2A至图6A实施例的说明后，本领域技术人员在参照图6B后，应可直接而无歧异地推知有关于在逆向扫描的驱动状态下的双向移位暂存装置112_R极其移位寄存器SR21～SR2M的操作，故于此不再赘述。
综上所述，本发明实施例提出一种液晶显示器及其双向移位暂存装置，其中所述双向移位暂存装置可利用放电单元中的分压信号来进行节点放电，并藉以控制各个移位寄存器所输出的扫描信号的电平，可避免移位寄存器中的晶体管元件间具有宽度比例悬殊的情况发生。藉此，可降低小元件因电流负载太大而毁损的发生机率，进而提高整体双向移位暂存装置的可靠度。另外，由于本发明的移位寄存器的晶体管元件不具有宽度比例差异较大的限制，因此可以较弹性的方式来进行电路的布局且进一步缩减移位暂存装置的电路布局面积。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (10)

1.一种双向移位暂存装置，用于具有多个以阵列排列的像素，其中该阵列具有多个奇数行像素与多个偶数行像素，其中该多个奇数行像素的行数与该多个偶数行像素的行数为正整数，其特征在于，包括：
N个级移位寄存器，若该双向移位暂存装置耦接至该多个奇数行像素；或
M个级移位寄存器，若该双向移位暂存装置耦接至该多个偶数行像素，
其中该N个级移位寄存器串接成为第1至第N级移位寄存器，其中第3至第(N-2)级移位寄存器分别用以开启该多个奇数行像素，其中第1、2、(N-1)、N级移位寄存器为该N个级移位寄存器中的冗余移位寄存器，其中N为该多个奇数行像素的行数加4，
其中该M个级移位寄存器串接成为第1至第M级移位寄存器，其中第3至第(M-2)级移位寄存器分别用以开启该多个偶数行像素，其中第1、2、(M-1)、M级移位寄存器为该M个级移位寄存器中的冗余移位寄存器，其中M为该多个偶数行像素的行数加4，
其中第3至第(N-2)级移位寄存器中的第i级移位寄存器或第3至第(M-2)级移位寄存器中的第j级移位寄存器包括：
一预充电单元，
其中若该预充电单元对应该第i级移位寄存器，该预充电单元接收来自第(i-2)级移位寄存器的输出与来自第(i+2)级移位寄存器的输出，以输出一预充电信号，
其中若该预充电单元对应该第j级移位寄存器，接收来自第(j-2)级移位寄存器的输出与来自第(j+2)级移位寄存器的输出，以输出一预充电信号；
一上拉单元，耦接该预充电单元，接收该预充电信号与一预设时钟信号，并据以输出一扫描信号；以及
一下拉单元，耦接该预充电单元与该上拉单元，该下拉单元包括：
一第一放电单元，接收该预充电信号与一第一电平信号，并根据该预充电信号与关联于该第一电平信号的一第一分压信号决定是否将该扫描信号下拉至一参考电位；以及
一第二放电单元，接收该预充电信号与一第二电平信号，并根据该预充电信号与关联于该第二电平信号的一第二分压信号决定是否将该扫描信号下拉至该参考电位。
2.根据权利要求1所述的双向移位暂存装置，其中各该N级移位寄存器的该预充电单元还接收一顺向输入信号与一逆向输入信号，该双向移位暂存装置依据该顺向输入信号与该逆向输入信号，以一第一顺序或相异于该第一顺序的一第二顺序序列地输出该些扫描信号，
其中各该M级移位寄存器的该预充电单元还接收一顺向输入信号与一逆向输入信号，该双向移位暂存装置依据该顺向输入信号与该逆向输入信号，以一第一顺序或相异于该第一顺序的一第二顺序序列地输出该些扫描信号。
3.根据权利要求2所述的双向移位暂存装置，其中第i级移位寄存器的该预充电单元包括：
一第一晶体管，其第一栅极接收第(i-2)级移位寄存器所输出的该扫描信号，其第一漏极接收该顺向输入信号，且其第一源极输出该预充电信号；以及
一第二晶体管，其第二栅极接收第(i+2)级移位寄存器所输出的该扫描信号，其第二源极耦接该第一晶体管的第一源极，且其第二漏极接收该逆向输入信号，
其中第j级移位寄存器的该预充电单元包括：
一第一晶体管，其第一栅极接收第(j-2)级移位寄存器所输出的该扫描信号，其第一漏极接收该顺向输入信号，且其第一源极输出该预充电信号；以及
一第二晶体管，其第二栅极接收第(j+2)级移位寄存器所输出的该扫描信号，其第二源极耦接该第一晶体管的第一源极，且其第二漏极接收该逆向输入信号。
4.根据权利要求3所述的双向移位暂存装置，其中第i级移位寄存器或第j级移位寄存器的该上拉单元包括：
一第三晶体管，其第三栅极接收该预充电信号，其第三漏极接收该预设时钟信号，且其第三源极输出该扫描信号：以及
一第一电容，其第一端耦接该第三晶体管的第三栅极，且其第二端耦接该第三晶体管的第三源极。
5.根据权利要求4所述的双向移位暂存装置，其中第i级移位寄存器或第j级移位寄存器的该第一放电单元包括：
一第四晶体管，其第四栅极与第四漏极耦接在一起以接收该第一电平信号，且其第四源极输出该第一分压信号；
一第五晶体管，其第五栅极接收该第一分压信号，其第五漏极耦接该第四晶体管的第四漏极并接收该第一电平信号；
一第六晶体管，其第六栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该预充电信号，其第六漏极耦接该第四晶体管的第四源极，且其第六源极耦接该参考电位；
一第七晶体管，其第七栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该预充电信号，其第七漏极耦接该第五晶体管的第五源极，且其第七源极耦接该参考电位；
一第八晶体管，其第八栅极耦接该第五晶体管的第五源极与该第七晶体管的第七漏极，其第八漏极耦接该第一晶体管的第一源极与该第二晶体管的第二源极，且其第八源极耦接该参考电位；以及
一第九晶体管，其第九栅极耦接该第八晶体管的第八栅极，其第九漏极耦接该第三晶体管的第三源极，且其第九源极耦接该参考电位，
其中第i级移位寄存器的该第二放电单元包括：
一第十晶体管，其第十栅极与第十漏极耦接在一起以接收该第二电平信号，且其第十源极输出该第二分压信号；
一第十一晶体管，其第十一栅极接收该第二分压信号，其第十一漏极耦接该第十晶体管的第十漏极并接收该第二电平信号；
一第十二晶体管，其第十二栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该预充电信号，其第十二漏极耦接该第十一晶体管的第十一栅极，且其第十二源极耦接该参考电位；
一第十三晶体管，其第十三栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该预充电信号，其第十三漏极耦接该第十一晶体管的第十一源极，且其第十三源极耦接该参考电位；
一第十四晶体管，其第十四栅极耦接该第十一晶体管的第十一源极与该第十三晶体管的第十三漏极，其第十四漏极耦接该第十二晶体管的第十二栅极，且其第十四源极耦接该参考电位；以及
一第十五晶体管，其第十五栅极耦接该第十四晶体管的第十四栅极，其第十五漏极耦接该第三晶体管的第三源极，且其第十五源极耦接该参考电位。
6.一种液晶显示器，其特征在于，包括：
一液晶显示面板，包括一基板、多个以阵列排列的像素、一第一双向移位暂存装置以及一第二双向移位暂存装置，其中该阵列具有多个奇数行像素与多个偶数行像素，其中该多个奇数行像素的行数与该多个偶数行像素的行数为正整数，其中该些像素、该第一双向移位暂存装置以及该第二双向移位暂存装置配置于该基板上，
其中该第一双向移位暂存装置具有串接成为第1至第N级第一移位寄存器的N个级移位寄存器且分别耦接至该多个奇数行像素的第一移位寄存器，其中第3至第(N-2)级移位寄存器分别用以开启该多个奇数行像素，其中N为该多个奇数行像素的行数加4，其中第3至第(N-2)级移位寄存器中的第i级第一移位寄存器包括：
一第一预充电单元，接收第(i-2)级与第(i+2)级第一移位寄存器的输出，并据以输出一第一预充电信号；
一第一上拉单元，耦接该第一预充电单元，接收该第一预充电信号与一第一预设时钟信号，并据以输出一第一扫描信号；以及
一第一下拉单元，耦接该第一预充电单元与该第一上拉单元，该第一下拉单元包括：
一第一放电单元，接收该第一预充电信号与一第一电平信号，并根据该第一预充电信号与关联于该第一电平信号的一第一分压信号决定是否将该第一扫描信号下拉至一参考电位；以及
一第二放电单元，接收该第一预充电信号与一第二电平信号，并根据该第一预充电信号与关联于该第二电平信号的一第二分压信号决定是否将该第一扫描信号下拉至该参考电位，其中该第一电平信号与该第二电平信号互为反相；
其中该第二双向移位暂存装置具有串接成为第1至第M级第二移位寄存器的M个级移位寄存器且分别耦接至该多个偶数行像素的第二移位寄存器，其中第3至第(M-2)级移位寄存器分别用以开启该多个偶数行像素，其中M为该多个偶数行像素的行数加4，其中第3至第(M-2)级移位寄存器中的第j级第二移位寄存器包括：
一第二预充电单元，接收第(j-2)级与第(j+2)级第二移位寄存器的输出，并据以输出一第二预充电信号；
一第二上拉单元，耦接该第二预充电单元，接收该第二预充电信号与一第二预设时钟信号，并据以输出一第二扫描信号；以及
一第二下拉单元，耦接第二预充电单元与该第二上拉单元，该第二下拉单元包括：
一第三放电单元，接收该第二预充电信号与一第三电平信号，并根据该第二预充电信号与关联于该第三电平信号的一第三分压信号决定是否将该第二扫描信号下拉至一参考电位；以及
一第四放电单元，接收该第二预充电信号与一第四电平信号，并根据该第二预充电信号与关联于该第四电平信号的一第四分压信号决定是否将该第二扫描信号下拉至该参考电位，其中该第三电平信号与该第四电平信号互为反相；
一驱动电路，耦接该液晶显示面板，用以驱动该液晶显示面板显示画面，并且提供多个预设时钟信号以作为该第一预设时钟信号以及该第二预设时钟信号；以及
一背光模块，用以提供该液晶显示面板所需的光源。
7.根据权利要求6所述的液晶显示器，其中各该些第一移位寄存器的该第一预充电单元以及各该些第二移位寄存器的该第二预充电单元还接收一顺向输入信号与一逆向输入信号，该第一双向移位暂存装置与该第二双向移位暂存装置依据该顺向输入信号与该逆向输入信号，以一第一顺序或相异于该第一顺序的一第二顺序序列地输出该些第一扫描信号与该些第二扫描信号。
8.根据权利要求7所述的液晶显示器，其中第i级第一移位寄存器还包括：
一第一晶体管，其第一栅极接收第(i-2)级第一移位寄存器所输出的该第一扫描信号，其第一漏极接收该顺向输入信号，且其第一源极输出该第一预充电信号；
一第二晶体管，其第二栅极接收第(i+2)级第一移位寄存器所输出的该第一扫描信号，其第二源极耦接该第一晶体管的第一源极，且其第二漏极接收该逆向输入信号，其中该第一晶体管与该第二晶体管组成该第一预充电单元；
一第三晶体管，其第三栅极接收该第一预充电信号，其第三漏极接收该第一预设时钟信号，且其第三源漏极输出该第一扫描信号：
一第一电容，其第一端耦接该第三晶体管的第三栅极，且其第二端耦接该第三晶体管的第三源极，其中该第三晶体管与该第一电容组成该第一上拉单元；
一第四晶体管，其第四栅极与第四漏极耦接在一起以接收该第一电平信号，且其第四源极输出该第一分压信号；
一第五晶体管，其第五栅极接收该第一分压信号，其第五漏极耦接该第四晶体管的第四漏极并接收该第一电平信号；
一第六晶体管，其第六栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该第一预充电信号，其第六漏极耦接该第四晶体管的第四源极，且其第六源极耦接该参考电位；
一第七晶体管，其第七栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该第一预充电信号，其第七漏极耦接该第五晶体管的第五源极，且其第七源极耦接该参考电位；
一第八晶体管，其第八栅极耦接该第五晶体管的第五源极与该第七晶体管的第七漏极，其第八漏极耦接该第一晶体管的第一源极与该第二晶体管的第二源极，且其第八源极耦接该参考电位；
一第九晶体管，其第九栅极耦接该第八晶体管的第八栅极，其第九漏极耦接该第三晶体管的第三源极，且其第九源极耦接该参考电位，其中该第四晶体管、该第五晶体管、该第六晶体管、该第七晶体管、该第八晶体管与该第九晶体管组成该第一放电单元；
一第十晶体管，其第十栅极与第十漏极耦接在一起以接收该第二电平信号，且其第十源极输出该第二分压信号；
一第十一晶体管，其第十一栅极接收该第二分压信号，其第十一漏极耦接该第十晶体管的第十漏极并接收该第二电平信号；
一第十二晶体管，其第十二栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该第一预充电信号，其第十二漏极耦接该第十一晶体管的第十一栅极，且其第十二源极耦接该参考电位；
一第十三晶体管，其第十三栅极耦接该第一晶体管的第一源极与该第二晶体管的第二源极以接收该第一预充电信号，其第十三漏极耦接该第十一晶体管的第十一源极，且其第十三源极耦接该参考电位；
一第十四晶体管，其第十四栅极耦接该第十一晶体管的第十一源极与该第十三晶体管的第十三漏极，其第十四漏极耦接该第十二晶体管的第十二栅极，且其第十四源极耦接该参考电位；以及
一第十五晶体管，其第十五栅极耦接该第十四晶体管的第十四栅极，其第十五漏极耦接该第三晶体管的第三源极，且其第十五源极耦接该参考电位，其中该第十晶体管、该第十一晶体管、该第十二晶体管、该第十三晶体管、该第十四晶体管与该第十五晶体管组成该第二放电单元。
9.根据权利要求8所述的液晶显示器，其中第j级第二移位寄存器还包括：
一第十六晶体管，其第十六栅极接收第(j-2)级第二移位寄存器所输出的该第二扫描信号，其第十六漏极接收该顺向输入信号，且其第十六源极输出该第二预充电信号；
一第十七晶体管，其第十七栅极接收第(j+2)级第二移位寄存器所输出的该第二扫描信号，其第十七源极耦接该第十六晶体管的第十六源极，且其第十七漏极接收该逆向输入信号，其中该第十六晶体管与该第十七晶体管组成该第二预充电单元；
一第十八晶体管，其第十八栅极接收该第二预充电信号，其第十八漏极接收该第二预设时钟信号，且其第十八源极输出该第二扫描信号：
一第二电容，其第一端耦接该第十八晶体管的第十八栅极，且其第二端耦接该第十八晶体管的第十八源极，其中该第十八晶体管与该第二电容组成该第二上拉单元；
一第十九晶体管，其第十九栅极与第十九漏极耦接在一起以接收该第三电平信号，且其第十九源极输出该第三分压信号；
一第二十晶体管，其第二十栅极接收该第三分压信号，其第二十漏极耦接该第十九晶体管的第十九漏极并接收该第三电平信号；
一第二十一晶体管，其第二十一栅极耦接该第十六晶体管的第十六源极与该第十七晶体管的第十七源极以接收该第二预充电信号，其第二十一漏极耦接该第十九晶体管的第十九源极，且其第二十一源极耦接该参考电位；
一第二十二晶体管，其第二十二栅极耦接该第十六晶体管的第十六源极与该第十七晶体管的第十七源极以接收该第二预充电信号，其第二十二漏极耦接该第二十晶体管的第二十源极，且其第二十二源极耦接该参考电位；
一第二十三晶体管，其第二十三栅极耦接该第二十晶体管的第二十源极与该第二十二晶体管的第二十二漏极，其第二十三漏极耦接该第十六晶体管的第十六源极与该第十七晶体管的第十七源极，且其第二十三源极耦接该参考电位；
一第二十四晶体管，其第二十四栅极耦接该第二十三晶体管的第二十三栅极，其第二十四漏极耦接该第十八晶体管的第十八源极，且其第二十四源极耦接该参考电位，其中该第十九晶体管、该第二十晶体管、该第二十一晶体管、该第二十二晶体管、该第二十三晶体管与该第二十四晶体管组成该第三放电单元；
一第二十五晶体管，其第二十五栅极与第二十五漏极耦接在一起以接收该第四电平信号，且其第二十五源极输出该第四分压信号；
一第二十六晶体管，其第二十六栅极接收该第四分压信号，其第二十六漏极耦接该第二十五晶体管的第二十五漏极并接收该第四电平信号；
一第二十七晶体管，其第二十七栅极耦接该第十六晶体管的第十六源极与该第十七晶体管的第十七源极以接收该第二预充电信号，其第二十七漏极耦接该第二十六晶体管的第二十六栅极，且其第二十七源极耦接该参考电位；
一第二十八晶体管，其第二十八栅极耦接该第十六晶体管的第十六源极与该第十七晶体管的第十七源极以接收该第二预充电信号，其第二十八漏极耦接该第二十七晶体管的第二十七源极，且其第二十八源极耦接该参考电位；
一第二十九晶体管，其第二十九栅极耦接该第二十七晶体管的第二十七源极与该第二十八晶体管的第二十八漏极，其第二十九漏极耦接该第二十七晶体管的第二十七栅极，且其第二十九源极耦接该参考电位；以及
一第三十晶体管，其第三十栅极耦接该第二十九晶体管的第二十九栅极，其第三十漏极耦接该第十八晶体管的第十八源极，且其第三十源极耦接该参考电位，其中该第二十五晶体管、该第二十六晶体管、该第二十七晶体管、该第二十八晶体管、该第二十九晶体管与该第三十晶体管组成该第四放电单元。
10.根据权利要求6所述的液晶显示器，其中第1级、第2级、第(N-1)级与第N级第一移位寄存器分别包括该第一预充电单元、该第一上拉单元以及该第一下拉单元，其中该第一预充电单元、该第一上拉单元以及该第一下拉单元的电路结构与第i级第一移位寄存器的电路结构相同，
其中第1级、第2级、第(M-1)级与第M级第二移位寄存器分别包括该第二预充电单元、该第二上拉单元以及该第二下拉单元，其中该第二预充电单元、该第二上拉单元以及该第二下拉单元的电路结构与第j级第二移位寄存器的电路结构相同，
其中第1级、第2级、第(N-1)级与第N级第一移位寄存器为该N个级第一移位寄存器中的冗余移位寄存器，且第1级、第2级、第(M-1)级与第M级第二移位寄存器为该M个级第二移位寄存器中的冗余移位寄存器。
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