CN109473069B - 栅极驱动电路和显示面板 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及具有此栅极驱动电路的显示面板。栅极驱动电路包含移位寄存器，其提供扫描信号至显示面板的栅极线。在此移位寄存器中，预充电单元接收第一输入信号且输出预充电信号至第一节点，上拉单元输出扫描信号至第二节点，且下拉单元接收第一和第二下拉控制信号。第一输入信号在第一时间点时切换为高电势，第一与第二下拉控制信号在第一时间点之前的第二时间点时为低电势。在位于第二时间点与第一时间点之间的第三时间点时，第一与第二下拉控制信号中的一个和另一个是分别为切换至高电势和维持在低电势。本发明可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板显示正确的画面。

Description

栅极驱动电路和显示面板
技术领域
本发明涉及一种栅极驱动电路，且特别是涉及一种具电势重设功能的栅极驱动电路及具有此栅极驱动电路的显示面板。
背景技术
平面显示装置，例如液晶显示(liquid crystal display；LCD)装置或有机发光二极管(organic light-emitting diode；OLED)显示装置等，通常具有多个移位寄存器，以用于控制显示装置中每个像素在同一时间点所显示的灰阶。另一方面，移位寄存器的电路设计也需考量信号在每个时间点所对应输出的正确性，以确保显示装置的画面显示品质。然而，若是移位寄存器所输出的扫描信号的波形有误，则可能导致显示装置显示错误图像数据。此外，具有高解析度的平面显示装置也容易因为移位寄存器受到杂讯的干扰而导致其产生画面显示的问题。
发明内容
本发明的目的是在于提供一种栅极驱动电路及具有此栅极驱动电路的显示面板，其具有电势重设功能，可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
根据本发明的上述目的，提出一种栅极驱动电路，此栅极驱动电路包含第1级至第N级移位寄存器。第1级至第N级移位寄存器分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线。第1级至第N级移位寄存器中的i级移位寄存器中包含预充电单元、上拉单元和至少一个下拉单元。预充电单元耦接第一节点，其接收第一输入信号且输出预充电信号至所述第一节点。上拉单元耦接第一节点与第二节点，其由输出第i级扫描信号至第二节点。此至少一个下拉单元耦接第一节点与第二节点，其接收第一下拉控制信号和第二下拉控制信号。其中，第1级移位寄存器接收的第一输入信号在第一时间点时由低电势切换为高电势，第一下拉控制信号与第二下拉控制信号在第一时间点之前的第二时间点时为低电势，且在第二时间点与第一时间点之间的第三时间点时，第一下拉控制信号与第二下拉控制信号中的一个由低电势切换至高电势，且第一下拉控制信号与第二下拉控制信号中的另一个维持在低电势。
依据本发明的一实施例，上述至少一个下拉单元包含第一下拉单元和第二下拉单元。第一下拉单元耦接第一节点与第二节点，其接收第一下拉控制信号和第二下拉控制信号。第二下拉单元耦接第一节点、第二节点与第一下拉单元，其接收第一下拉控制信号和第二下拉控制信号。
依据本发明的又一实施例，上述第1级移位寄存器接收的第一输入信号为起始信号。
依据本发明的又一实施例，在上述第三时间点至上述第一时间点之间，第一下拉控制信号与第二下拉控制信号中的一个维持在高电势，且第一下拉控制信号与第二下拉控制信号中的另一个维持在低电势。
依据本发明的又一实施例，上述第二时间点与第三时间点是位于显示面板的未显示画面状态中。
依据本发明的又一实施例，上述第二时间点是位于显示面板进入休眠模式后的未显示画面状态中，且上述第三时间点是位于显示面板由休眠模式进入重新启动模式后的未显示画面状态中。
依据本发明的又一实施例，上述第二时间点与上述第三时间点是位于显示面板在开机后尚未显示画面的状态中。
依据本发明的又一实施例，上述栅极驱动电路还包含至少一个第一下拉控制信号线与至少一个第二下拉控制信号线，此至少一个第一下拉控制信号线耦接并提供第一下拉控制信号至第1级至第N级移位寄存器，且此至少一个第二下拉控制信号线耦接并提供第二下拉控制信号至第1级至第N级移位寄存器。
依据本发明的又一实施例，上述第一时间点与上述第三时间点的时间差距大于或等于50毫秒且小于或等于1秒。
依据本发明的又一实施例，上述第一时间点与上述第三时间点的时间差距大于或等于100毫秒且小于或等于200毫秒。
依据本发明的又一实施例，上述预充电单元包含第一晶体管和第二晶体管。第一晶体管的控制端接收第一输入信号，第一晶体管的第一端接收顺向输入信号，且第一晶体管的第二端耦接第一节点。第二晶体管的控制端接收第二输入信号，第二晶体管的第一端接收反向输入信号，且第二晶体管的第二端耦接第一晶体管的第二端。
依据本发明的又一实施例，上述上拉单元包含第三晶体管和电容。第三晶体管的控制端接收预充电信号，第三晶体管的第一端接收时钟信号，且第三晶体管的第二端输出第i级扫描信号。电容的第一端耦接第三晶体管的控制端，且电容的第二端耦接第三晶体管的第二端。
依据本发明的又一实施例，上述至少一个下拉单元包含第一下拉单元，此第一下拉单元包含第四至第八晶体管。第四晶体管的控制端和第一端输入第一下拉控制信号。第五晶体管的控制端输入第二下拉控制信号，第五晶体管的第一端耦接参考电势，且第五晶体管的第二端耦接第四晶体管的第二端。第六晶体管的控制端耦接第一节点，第六晶体管的第一端耦接参考电势，且第六晶体管的第二端耦接第四晶体管的第二端。第七晶体管的控制端耦接第六晶体管的第二端，第七晶体管的第一端耦接参考电势，且第七晶体管的第二端耦接第一节点。第八晶体管的控制端耦接第六晶体管的第二端，第八晶体管的第一端耦接参考电势，且第八晶体管的第二端耦接第二节点。
依据本发明的又一实施例，上述至少一个下拉单元还包含第二下拉单元，此第二下拉单元包含第九至第十三晶体管。第九晶体管的控制端和第一端输入第二下拉控制信号。第十晶体管的控制端输入第一下拉控制信号，第十晶体管的第一端耦接参考电势，且第十晶体管的第二端耦接第九晶体管的第二端。第十一晶体管的控制端耦接第一节点，第十一晶体管的第一端耦接参考电势，且第十一晶体管的第二端耦接第九晶体管的第二端。第十二晶体管的控制端耦接第十一晶体管的第二端，第十二晶体管的第一端耦接参考电势，且第十二晶体管的第二端耦接第一节点。第十三晶体管的控制端耦接第十一晶体管的第二端，第十三晶体管的第一端耦接参考电势，且第十三晶体管的第二端耦接第二节点。
根据本发明的上述目的，另提出一种显示面板，此显示面板包有显示区域与非显示区域且包含基板、多个栅极线、多个数据线和第1级至第N级移位寄存器。这些栅极线和这些数据线设置于基板上，其中这些栅极线包含第1至第N栅极线。第1级至第N级移位寄存器设置于基板上且位于非显示区域中，其分别提供第1级至第N级扫描信号至第1至第N栅极线。第1级至第N级移位寄存器中的i级移位寄存器中包含预充电单元、上拉单元和至少一个下拉单元。预充电单元耦接第一节点，其接收第一输入信号且输出预充电信号至第一节点。上拉单元耦接第一节点与第二节点，其输出第i级扫描信号至第二节点。此至少一个下拉单元耦接第一节点与第二节点，其接收第一下拉控制信号和第二下拉控制信号。其中，第1级移位寄存器接收的第一输入信号在第一时间点时由低电势切换为高电势，第一下拉控制信号与第二下拉控制信号在第一时间点之前的第二时间点时为低电势，且在第二时间点与第一时间点之间的第三时间点时，第一下拉控制信号与第二下拉控制信号中的一个由低电势切换至高电势，且第一下拉控制信号与第二下拉控制信号中的另一个维持在低电势。
依据本发明的又一实施例，上述第1级至第N级移位寄存器为阵列基板列驱动电路结构(gate driver on array；GOA)。
本发明的优点至少在于，通过本发明的移位寄存器和栅极驱动电路的电势重设功能，可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
附图说明
为了更完整了解实施例及其优点，现参照结合附图所做的下列描述，其中：
图1为依据本发明一些实施例的显示装置的示意图；
图2为依据本发明一些实施例的显示装置的示意图；
图3为依据本发明一些实施例的栅极驱动电路的示意图；
图4为图3的移位寄存器的等效电路图；
图5为依据图3的栅极驱动电路的时序图的一个示例；
图6为依据图3的栅极驱动电路的时序图的一个示例；
图7为依据图3的栅极驱动电路在各阶段的起始信号和重设信号的时序图的一个示例；
图8为依据图3的栅极驱动电路在各阶段的起始信号和重设信号的时序图的又一个示例；
图9为依据图3的栅极驱动电路在各阶段的下拉控制信号的时序图的又一个示例；
图10为依据图3的栅极驱动电路在各阶段的下拉控制信号的时序图的又一个示例；
图11为依据图3的栅极驱动电路在各阶段的下拉控制信号的时序图的再一个示例；
图12为依据本发明一些实施例的显示装置的示意图；
图13为依据本发明一些实施例的显示装置的示意图；
图14为依据本发明一些实施例的栅极驱动电路的示意图；以及
图15为依据本发明一些实施例的栅极驱动电路的示意图。
具体实施方式
以下仔细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、揭示的实施例仅供说明，并非用以限定本发明的范围。
可被理解的是，虽然在本文可使用“第一”、“第二”、“第三”…等等用语来描述各种元件、零件、区域和/或部分，但这些用语不应限制这些元件、零件、区域和/或部分。这些用语仅用以区别一个元件、零件、区域和/或部分与另一个元件、零件、区域和/或部分。
关于本文中所使用的“耦接”一词，可指二个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”还可指二个或多个元件相互操作或动作。
请参照图1，图1为依据本发明一些实施例的显示装置100的示意图。显示装置100包括显示面板110、源极驱动器120和栅极驱动器130。显示面板110可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极管显示(organic light-emitting diode；OLED)面板等。源极驱动器120电性连接至显示面板110，其用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示面板110。栅极驱动器130用以产生栅极驱动信号，且将栅极驱动信号传输至显示面板110。显示面板110具有显示区域110A和非显示区域110B，其中显示区域110A具有形成在基板112上的多个数据线DL、多个栅极线SL和多个排列成阵列的像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而非显示区域110B具有多个布线(图未绘示)，其分别耦接源极驱动器120和栅极驱动器130且分别耦接显示区域110A中的多个数据线DL和栅极线SL，以分别将源极驱动信号和栅极驱动信号送至对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。
图1的源极驱动器120和/或栅极驱动器130也可整合于显示面板110中。如图2所示，本发明的显示装置100可以是系统整合式玻璃面板(system on glass；SOG)，其中栅极驱动器130是制作在显示面板110的非显示区域110B中。如此一来，便可使用相同工艺来同时制作栅极驱动器130中的电子元件和显示区域110A中的电子元件。举例来说，栅极驱动器130中栅极驱动电路的薄膜晶体管可与显示面板110中位于显示区域110A内的薄膜晶体管TFT使用相同工艺来同时制作。在其他实施例中，源极驱动器120亦可制作在显示面板110的非显示区域110B中，且可使用相同工艺来同时制作显示面板110、源极驱动器120和栅极驱动器130中的电子元件和布线。
请参照图3，其绘示依据本发明第一实施例的栅极驱动电路200的示意图。栅极驱动电路200适用于图1、图2的显示装置100或是其他类似的显示装置。以下以设置于使用于图2的显示装置100为例说明。栅极驱动电路200为栅极驱动器130的一部分，其包含时钟信号线L1～L4、起始信号线SL1、结束信号线SL2、下拉控制信号线PL1、PL2和第1级至第N级移位寄存器210(1)～210(N)，其中N为大于或等于5的正整数。时钟信号线L1～L4提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)。第1级至第N级移位寄存器210(1)～210(N)为阵列基板列驱动(Gate driver on Array；GOA)电路结构。在一些实施例中，如图3所示，N为4的多倍数，而时钟信号线L1提供时钟信号C1至第1级移位寄存器210(1)、第5级移位寄存器210(5)、…和第(N-3)级移位寄存器210(N-3)，时钟信号线L2提供时钟信号C2至第2级移位寄存器210(2)、第6级移位寄存器210(6)、…和第(N-2)级移位寄存器210(N-2)，时钟信号线L3提供时钟信号C3至第3级移位寄存器210(3)、第7级移位寄存器210(7)、…和第(N-1)级移位寄存器210(N-1)，且时钟信号线L4提供时钟信号C4至第4级移位寄存器210(4)、第8级移位寄存器210(8)、…和第N级移位寄存器210(N)。此外，起始信号线SL1提供起始信号STV1至第1级和第2级移位寄存器210(1)、210(2)，且结束信号线SL2提供结束信号STV2至第(N-1)级和第N级移位寄存器210(N-1)、210(N)。下拉控制信号线PL1、PL2分别提供下拉控制信号GPW1、GPW2至第1级至第N级移位寄存器210(1)～210(N)。时钟信号线L1～L4、起始信号线SL1、结束信号线SL2和下拉控制信号线PL1、PL2可耦接一个或多个晶片，即时钟信号C1～C4、起始信号STV1、结束信号STV2和下拉控制信号GPW1、GPW2可由此一个或多个晶片提供，例如驱动晶片和/或时序控制晶片等，但不限于此。
第1级至第N级移位寄存器210(1)～210(N)分别产生第1级至第N级扫描信号OUT(1)～OUT(N)。其中，第1级和第2级扫描信号OUT(1)、OUT(2)分别输入至第3级和第4级移位寄存器210(3)、210(4)，第(N-1)级和第N级扫描信号OUT(N-1)、OUT(N)分别输入至第(N-3)级和第(N-2)级移位寄存器210(N-3)、210(N-2)，而第3级至第(N-2)级扫描信号OUT(3)～OUT(N-2)中的每一扫描信号输入至其上下二级的移位寄存器。例如，第3级扫描信号OUT(3)输入至第1级和第5级移位寄存器210(1)、210(5)。
图4绘示依据图3的栅极驱动电路200中第i级移位寄存器210(i)的等效电路图，其中i为1至N的正整数。如图4所示，第i级移位寄存器210(i)包括预充电单元310、上拉单元320、第一下拉单元330和第二下拉单元340，其中预充电单元310、上拉单元320、第一下拉单元330和第二下拉单元340的一端耦接于节点X1(其对应预充电信号PC(i))，而上拉单元320、第一下拉单元330和第二下拉单元340的另外一端耦接于节点X2(其对应第i级扫描信号OUT(i))，节点X2耦接对应的栅极线。
预充电单元310接收输入信号IN1、IN2，且根据输入信号IN1、IN2而输出预充电信号PC(i)至节点X1。预充电单元310包含晶体管M1、M2。在本实施例中，栅极驱动电路200为双向扫描的驱动电路，而在这些移位寄存器210(1)～210(N)中，晶体管M1的控制端接收输入信号IN1，晶体管M1的第一端接收顺向输入信号FW，且晶体管M1的第二端耦接节点X1。晶体管M2的控制端接收输入信号IN2，晶体管M2的第一端接收反向输入信号BW，晶体管M2的第二端耦接晶体管M1的第二端。在本文中，晶体管的“控制端”、“第一端”和“第二端”分别是指晶体管的栅极、源极和漏极，或者分别是指晶体管的栅极、漏极和源极。
若移位寄存器210(i)为第1级或第2级移位寄存器(即i为1或2)，则输入信号IN1为起始信号STV1，且输入信号IN2为第(i+2)级移位寄存器210(i+2)输出的扫描信号OUT(i+2)(即第3级扫描信号OUT(3)或第4级扫描信号OUT(4))。若移位寄存器210(i)为第3级至第(N-2)级移位寄存器中的任一移位寄存器(即i为3至(N-2)中的任一正整数)，则输入信号IN1、IN2分别为第(i-2)级移位寄存器210(i-2)输出的第(i-2)级扫描信号OUT(i-2)和第(i+2)级移位寄存器210(i+2)输出的第(i+2)级扫描信号OUT(i+2)。若移位寄存器210(i)为第(N-1)级或第N级移位寄存器(即i为(N-1)或N)，则输入信号IN1为第(i-2)级移位寄存器210(i-2)输出的扫描信号OUT(i-2)(即第(N-3)级扫描信号OUT(N-3)或第(N-2)级扫描信号OUT(N-2))，且输入信号IN2为结束信号STV2。
需说明的是，当栅极驱动电路200为顺向扫描时，也就是顺向输入信号FW为高电势且反向输入信号BW为低电势时，STV1为起始信号而STV2为结束信号；而当栅极驱动电路200为反向扫描时，也就是顺向输入信号FW为低电势且反向输入信号BW为高电势时，STV2为起始信号而STV1则为结束信号。在本文的实施例中，是以顺向扫描为例，也就是STV1为起始信号而STV2为结束信号，反向扫描的实施例可类推而不再赘述。
上拉单元320耦接预充电单元310，其接收预充电信号PC(i)和时钟信号CN，且根据预充电信号PC(i)和时钟信号CN而输出扫描信号OUT(i)至节点X2，其中时钟信号CN为时钟信号C1～C4中的任一个。在N为4的多倍数的实施例中，若i为1、5、…、(N-3)，则时钟信号CN为时钟信号C1；若i为2、6、…、(N-2)，则时钟信号CN为时钟信号C2；若i为3、7、…、(N-1)，则时钟信号CN为时钟信号C3；若i为4、8、…、N，则时钟信号CN为时钟信号C4。上拉单元320包括晶体管M3和电容Cx。晶体管M3的控制端接收预充电信号PC(i)，晶体管M3的第一端接收时钟信号CN，且晶体管M3的第二端输出扫描信号OUT(i)。电容Cx的第一端耦接晶体管M3的控制端，且电容Cx的第二端耦接晶体管M3的第二端。
第一下拉单元330耦接预充电单元310和上拉单元320，其接收预充电信号PC(i)和下拉控制信号GPW1、GPW2，且根据预充电信号PC(i)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)下拉至且维持在参考电势。如图4所示，在本实施例中的参考电势为栅极低电压(gate low voltage；VGL)，但不以此为限。在图框时间中，下拉控制信号GPW1、GPW2互为反相，也就是下拉控制信号GPW1、GPW2的其中一个为高电势而另一个为低电势。第一下拉单元330包含晶体管M4～M8。晶体管M4的控制端和第一端输入下拉控制信号GPW1。晶体管M5的控制端输入下拉控制信号GPW2，晶体管M5的第一端耦接参考电势VGL，晶体管M5的第二端耦接晶体管M4的第二端，且晶体管M5的第二端与晶体管M4的第二端耦接节点P。晶体管M6的控制端耦接节点X1，晶体管M6的第一端耦接参考电势VGL，且晶体管M6的第二端耦接晶体管M4的第二端。晶体管M7的控制端耦接晶体管M6的第二端，晶体管M7的第一端耦接参考电势VGL，且晶体管M7的第二端耦接节点X1。晶体管M8的控制端耦接晶体管M6的第二端，晶体管M8的第一端耦接参考电势VGL，且晶体管M8的第二端耦接节点X2。当移位寄存器210(i)输出扫描信号OUT(i)以启动对应的像素列后，也就是扫描信号OUT(i)升至高电势且维持一段时间后再降为低电势后，节点X1由高电势降为低电势，并且第一下拉单元330开始动作。在下拉控制信号GPW1为低电势且下拉控制信号GPW2为高电势时，节点P处在低电势状态，使得晶体管M7与M8关闭；而在下拉控制信号GPW1为高电势且下拉控制信号GPW2为低电势时，节点P处在高电势状态，使得晶体管M7与M8导通，以将节点X1、X2的电势设定为参考电势VGL。在一个图框时间中，当移位寄存器210(i)输出扫描信号OUT(i)以启动对应的像素列后，也就是扫描信号OUT(i)升至高电势且维持一段时间后再降为低电势后，若是杂讯信号耦合至节点X1和/或节点X2而造成节点X1和/或节点X2的电势产生涟波，导通的晶体管M7与M8会将节点X1与X2下拉至低电势(例如参考电势VGL)，也就是将扫描信号OUT(i)下拉至且维持在低电势，而不使扫描信号OUT(i)受到杂讯的干扰。
第二下拉单元340耦接预充电单元310和上拉单元320，其接收预充电信号和下拉控制信号GPW1、GPW2，且根据预充电信号PC(i)和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)下拉至且维持在参考电势VGL。第二下拉单元340包含晶体管M9～M13。晶体管M9的控制端和第一端输入下拉控制信号GPW2。晶体管M10的控制端输入下拉控制信号GPW1，晶体管M10的第一端耦接参考电势VGL，晶体管M10的第二端耦接晶体管M9的第二端，且晶体管M9的第二端与晶体管10的第二端耦接节点Q。晶体管M11的控制端耦接节点X1，晶体管M11的第一端耦接参考电势VGL，且晶体管M11的第二端耦接晶体管M9的第二端。晶体管M12的控制端耦接晶体管M11的第二端，晶体管M12的第一端耦接参考电势VGL，且晶体管M12的第二端耦接节点X1。晶体管M13的控制端耦接晶体管M11的第二端，晶体管M13的第一端耦接参考电势VGL，且晶体管M13的第二端耦接节点X2。当移位寄存器210(i)输出扫描信号OUT(i)以启动对应的像素列后，也就是扫描信号OUT(i)升至高电势且维持一段时间后再降为低电势后，节点X1由高电势降为低电势，并且第二下拉单元340开始动作。在下拉控制信号GPW1为低电势且下拉控制信号GPW2为高电势时，节点Q处在高电势状态，使得晶体管M12与M13导通，以将节点X1、X2的电势设定为参考电势VGL；而在下拉控制信号GPW1为高电势且下拉控制信号GPW2为低电势时，节点Q处在低电势状态，使得晶体管M12与M13关闭。在一个图框时间中，当移位寄存器210(i)输出扫描信号OUT(i)以启动对应的像素列后，也就是扫描信号OUT(i)升至高电势且维持一段时间后再降为低电势后，若是杂讯信号耦合至节点X1和/或节点X2，导通的晶体管M7与M8将节点X1与X2下拉至低电势，也就是将扫描信号OUT(i)下拉至且维持在低电势，而不使扫描信号OUT(i)受到杂讯的干扰。
在图4中，晶体管T1～T13可以是非晶硅(amorphous silicon)薄膜晶体管、低温多晶硅(low temperature polysilicon；LTPS)薄膜晶体管、氧化铟镓锌(Indium GalliumZinc Oxide；IGZO)薄膜晶体管或其他合适的薄膜晶体管。
需说明的是，在显示画面时，下拉控制信号GPW1与GPW2具有周期且其波形互为反相，也就是下拉控制信号GPW1与GPW2的波形会有高电势与低电势的变化，并且当下拉控制信号GPW1与GPW2的其中一个为高电势时，另一个为低电势，以避免第一下拉单元330与第二下拉单元340中的晶体管长时间导通而造成临界电压(threshold voltage)漂移，而使得第一下拉单元330与第二下拉单元340失效。
图5为依据图3的栅极驱动电路200的时序图的一个示例。如图5所示，在显示面板从未显示画面状态转换至显示画面状态前，也就是在第1图框的起始信号STV1从低电势升为高电势前，下拉控制信号GPW1从低电势L升为高电势H，而下拉控制信号GPW2维持在低电势L，以导通第一下拉单元330中的晶体管M7与M8，进而将这些移位寄存器210(1)～210(N)的节点X1、X2的电势设定为低电势。换言之，如图5所示，当由未显示画面状态进入显示画面状态的第1图框中的起始信号STV1由低电势切换至高电势的时间点为第一时间点t1，在图5中第一时间点t1前的未显示画面状态中，例如在第二时间点t2时，下拉控制信号GPW1与GPW2同为低电势L。而在第三时间点t3时，下拉控制信号GPW1与GPW2由同时为低电势L的状态变化为下拉控制信号GPW1由低电势L切换为高电势H，而下拉控制信号GPW2则维持在低电势L，其中第三时间点t3是位于第二时间点t2与第一时间点t1之间。下拉控制信号GPW1从低电势L升为高电势H的预定时间点(例如第三时间点t3)至显示面板从未显示画面状态转换至显示画面状态的时间点(例如第一时间点t1)所经过的时间长度T1大于或等于50毫秒(minisecond；ms)且小于或等于1秒，使得这些移位寄存器210(1)～210(N)的节点X1、X2的电势具有充足时间设定至低电势。进一步地，在一些实施例中，时间长度T1大于或等于100毫秒且小于或等于200毫秒，且较佳为约100毫秒。接着，在显示面板从未显示画面状态转换至显示画面状态后，下拉控制信号GPW1、GPW2分别维持在高电势H和低电势L，且栅极驱动电路200开始输出第1级至第N级扫描信号OUT(1)～OUT(N)。在第1图框的期间，首先起始信号STV1从低电势升为高电势，接下来时钟信号C1～C4依序升为高电势，使得第1级至第4级扫描信号OUT(1)～OUT(4)对应升为高电势，且接着时钟信号C1～C4依序降为低电势，使得第1级至第4级扫描信号OUT(1)～OUT(4)对应降为低电势。时钟信号C1～C4的高低电势转换周期定义为时钟周期。举例来说，当时钟信号C1～C4的时钟周期为T时，在一个时钟周期T中高电势与低电势的维持时间为T/2，而时钟信号C2、C3、C4分别落后时钟信号C1、C2、C3有1/4个时钟周期(即T/4)。第5级至第N级扫描信号OUT(5)～OUT(N)同样依照上述说明而依序升为高电势和降为低电势，以分别用于驱动显示面板内对应的像素。在起始信号STV2从低电势升为高电势以及从高电势降为低电势后，完成在第1图框中的数据输入。在第2图框和后续每个图框的期间中，起始信号STV1、时钟信号C1～C4、结束信号STV2、下拉控制信号GPW1、GPW2和第1级至第N级扫描信号OUT(1)～OUT(N)的时序也同于在第1图框期间中的时序。
图6为依据图2的栅极驱动电路200的时序图的又一个示例。图6所示的时序图与图5相似，其差别在于，在图6中，在显示面板于未显示画面状态转换至显示画面状态前，下拉控制信号GPW2从低电势L升为高电势H，而下拉控制信号GPW1维持在低电势L，以导通第二下拉单元340中的晶体管M12与M13，进而将这些移位寄存器210(1)～210(N)的节点X1、X2的电势设定为低电势，且在显示面板从未显示画面状态转换至显示画面状态后，下拉控制信号GPW1、GPW2分别维持在低电势L和高电势H。相似于图5的说明，下拉控制信号GPW2从低电势L升为高电势H的预定时间点至显示面板从未显示画面状态转换至显示画面状态的时间点所经过的时间长度T2大于或等于50毫秒且小于或等于1秒，使得这些移位寄存器210(1)～210(N)的节点X1、X2的电势具有充足时间重设至低电势。进一步地，在一些实施例中，时间长度T2大于或等于100毫秒且小于或等于200毫秒，且优选为约100毫秒。
基于图5和图6所示的信号时序图，可在显示面板从未显示画面状态转换至显示画面状态前预先设定这些移位寄存器210(1)～210(N)的节点X1、X2的电势为低电势，以避免移位寄存器受到杂讯干扰或是输入信号不正常的影响而输出不正常的扫描信号，确保显示面板于未显示画面状态转换至显示画面状态时不会显示异常画面。
此外，在图5与图6的实施例中，每个信号的低电势与高电势是指该信号的相对电势值，不同信号的低电势可相同或不同，并且不同信号的高电势可相同或不同。
图7为依据图3的栅极驱动电路200在各阶段的起始信号STV1和下拉控制信号GPW1、GPW2的时序图的一个示例。如图7所示，在显示面板于开机后进入显示画面状态前，下拉控制信号GPW1会先从低电势L升为高电势H，而下拉控制信号GPW2维持在低电势L，以设定这些移位寄存器210(1)～210(N)中节点X1、X2的电势为低电势。接着，在显示面板转换至显示画面状态且进入至第1图框后，下拉控制信号GPW1、GPW2分别维持在高电势H和低电势L。在显示装置进入休眠模式直到显示装置进入重新启动模式之前，下拉控制信号GPW1、GPW2均维持在低电势L。之后，在显示装置由休眠模式进入重新启动模式后且显示面板尚未显示画面时，下拉控制信号GPW1会先从低电势L升为高电势H，而下拉控制信号GPW2维持在低电势L，以设定这些移位寄存器210(1)～210(N)中节点X1、X2的电势为低电势。接着，在显示面板进入至第1图框后，下拉控制信号GPW1、GPW2分别维持在高电势H和低电势L。
图8为依据图3的栅极驱动电路200在各阶段的起始信号STV1和下拉控制信号GPW1、GPW2的时序图的又一个示例。图8所示的时序图与图7相似，其差别在于，在图8中，在显示面板于开机后进入显示画面状态前，以及在显示面板由休眠模式进入重新启动模式后且显示面板尚未显示画面时，下拉控制信号GPW2从低电势L升为高电势H，而下拉控制信号GPW1维持在低电势L，以设定这些移位寄存器210(1)～210(N)的节点X1、X2的电势至低电势，且在进入显示画面状态后，下拉控制信号GPW1、GPW2分别维持在低电势L和高电势H。
需说明的是，虽然在图7与图8的实施例中，在显示面板于开机后进入显示画面状态前，以及在显示面板由休眠模式进入重新启动模式后且显示面板尚未显示画面时，下拉控制信号GPW1、GPW2的其中一个会由低电势升至高电势，另一个则维持在低电势，但不以此为限。在变化实施例中，在显示面板于开机后进入显示画面状态前，或是在显示装置由休眠模式进入重新启动模式后且显示装置尚未显示画面时，下拉控制信号GPW1、GPW2的其中一个会由低电势升至高电势，另一个则维持在低电势。
此外，在一些实施例中，下拉控制信号GPW1、GPW2具有高低电势转换周期。图7与图8的实施例中省略绘示在开机后的显示画面状态与进入重新启动模式后的显示画面状态中的下拉控制信号GPW1、GPW2的电势切换，而接下来将例示几种下拉控制信号GPW1、GPW2的电势切换实施例。以下有关下拉控制信号GPW1、GPW2的高低电势切换时序以图框速率为每秒60个图框(60fps)的显示面板为例说明。
图9为依据图3的栅极驱动电路200的下拉控制信号GPW1、GPW2的时序图的一个示例。控制信号GPW1与GPW2具有信号周期TG，在每一信号周期中的高电势维持时间和低电势维持时间均为TG/2，并且控制信号GPW1与GPW2互为反相，也就是当控制信号GPW1与GPW2的其中一个为高电势时，另一个为低电势。在图9所示的时序图中，显示面板在时间点t从未显示画面状态转换至显示画面状态，在时间点(t-T1)以前，下拉控制信号GPW1、GPW2均为低电势。在时间点(t-T1)时，下拉控制信号GPW1从低电势升为高电势，且下拉控制信号GPW2维持在低电势，下拉控制信号GPW1的高电势与下拉控制信号GPW2的低电势维持进入显示画面状态的第一个图框中。因此，在时间点(t-T1)至时间点t中，也就是在显示画面前，每一级移位寄存器210(1)～210(N)的第一下拉单元330将节点X1与X2设定为低电势。而在显示画面状态中，下拉控制信号GPW1、GPW2互为反相且在同一时间点进行高低电势的转换。在图9的实施例中，下拉控制信号GPW1、GPW2的信号周期TG为2秒，下拉控制信号GPW1、GPW2相差1/2个信号周期TG，且时间长度T1小于1秒，因此在显示画面状态状态中，下拉控制信号GPW1、GPW2互为反相且在同一时间点进行高低电势的转换。然而，本发明并不以此为限。在变化实施例中，只要信号周期TG的一半(即TG/2)大于时间长度T1，则下拉控制信号GPW1的高电势与下拉控制信号GPW2的低电势维持进入显示画面状态的第一个图框中，且下拉控制信号GPW1、GPW2在显示画面状态中互为反相且在同一时间点进行高低电势的转换。需说明的是，在又一变化实施例中，图9中下拉控制信号GPW1、GPW2的时序图可互换，也就是图9中的GPW1与GPW2信号标示可分别变更为GPW2与GPW1，並且时间长度T1的信号标示可变更为如图6中的时间长度T2。
图10为依据图3的栅极驱动电路200的下拉控制信号GPW1、GPW2的时序图的又一个示例。图10所示的时序图与图9相似，其差别在于，在图10中，在时间点(t-T1)时，下拉控制信号GPW1从低电势升为高电势，且下拉控制信号GPW2维持在低电势；在时间点t时，也就是从未显示画面状态转换至显示画面状态时，下拉控制信号GPW1从高电势降为低电势，且下拉控制信号GPW2从低电势升为高电势，并且在显示画面状态中，下拉控制信号GPW1、GPW2互为反相且在同一时间点进行高低电势的转换。在图10的实施例中，下拉控制信号GPW1、GPW2的信号周期TG为2秒，下拉控制信号GPW1、GPW2相差1/2个信号周期TG，且时间长度T1为1秒，故下拉控制信号GPW1、GPW2在显示面板进入显示画面状态后的每一秒结束时切换电势，也就是在第60图框及第120图框后切换电势。然而，本发明并不以此为限。在变化实施例中，只要信号周期TG的一半(即TG/2)等于时间长度T1，则在时间点(t-T1)，下拉控制信号GPW1从低电势升为高电势，且下拉控制信号GPW2维持在低电势，而在从未显示画面状态转换至显示画面状态时，下拉控制信号GPW1与GPW2均切换电势，且分从高电势降为低电势以及从低电势升为高电势，且下拉控制信号GPW1、GPW2在显示画面状态中互为反相且在同一时间点进行高低电势的转换。同样地，在又一变化实施例中，图10中下拉控制信号GPW1、GPW2的时序图可互换，也就是图10中的GPW1与GPW2信号标示可分别变更为GPW2与GPW1，並且时间长度T1的信号标示可变更为如图6中的时间长度T2。
图11为依据图3的栅极驱动电路200的下拉控制信号GPW1、GPW2的时序图的再一个示例。图11所示的时序图与图10相似，其差别在于，在图11中，在时间点(t-T1)时，下拉控制信号GPW1从低电势升为高电势，且下拉控制信号GPW2维持在低电势，而在时间点(t-T1+(TG/2))，下拉控制信号GPW1从高电势降为高电势，且下拉控制信号GPW2从低电势升为高电势。在显示画面状态中，下拉控制信号GPW1、GPW2互为反相且在同一时间点进行高低电势的转换。因此，在时间点(t-T1)至时间点(t-T1+(TG/2))中，每一级移位寄存器210(1)～210(N)中的第一下拉单元330将节点X1与X2设定为至低电势；而在时间点(t-T1+(TG/2))至时间点t中，每一级移位寄存器210(1)～210(N)中的第二下拉单元340将节点X1与X2设定为低电势。在图11的实施例中，下拉控制信号GPW1、GPW2的信号周期TG小于2秒，使得在显示面板从未显示画面状态转换至显示画面状态前，下拉控制信号GPW1从低电势升为高电势且再从高电势降为低电势，且下拉控制信号GPW2在下拉控制信号GPW1从高电势降为低电势的同时从低电势升为高电势。如此一来，下拉控制信号GPW1、GPW2在显示面板进入显示画面状态后的每一秒内具有一个或多次的高低电势切换。然而，本发明并不以此为限。在变化实施例中，只要信号周期TG的一半(即TG/2)小于时间长度T1，则在时间点(t-T1)时，下拉控制信号GPW1从低电势升为高电势，且下拉控制信号GPW2维持在低电势，并且在进入显示画面状态前，下拉控制信号GPW1进行多次电势切换，且下拉控制信号GPW2进行一次或多次电势切换。举例来说，在进入显示画面状态前，下拉控制信号GPW1进行K次电势切换(K为大于或等于2的正整数)，则下拉控制信号GPW2进行(K-1)次电势切换。同样地，在又一变化实施例中，图11中下拉控制信号GPW1、GPW2的时序图可互换，也就是图11中的GPW1与GPW2信号标示可分别变更为GPW2与GPW1，並且时间长度T1的信号标示可变更为如图6中的时间长度T2。
应注意的是，图9至图11所示的时序图仅为示例，其非用以限制本发明的范围。因此，基于本文和附图所做的任何变更均包含在本发明的范围中。综上所述，在显示面板从未显示画面状态转换至显示画面状态前，也就是第1级移位寄存器输出的第一级扫描信号由低电势升至高电势前，下拉控制信号GPW1、GPW2由同时为低电势的状态变化为下拉控制信号GPW1、GPW2的其中一个为由低电势升为高电势，另一个则维持低电势，以使得每一级移位寄存器中的第一下拉单元或第二下拉单元将节点X1与X2设定为低电势，以避免杂讯影响显示面板的画面显示。
需说明的是，虽然图4绘示的等效电路图包括第一下拉单元330和第二下拉单元340，但本发明不以此为限。在另一变化实施例中，栅极驱动电路200中的第i级移位寄存器210(i)也可以仅包括预充电单元310、上拉单元320与第一下拉单元330，但不包括第二下拉单元340。在又一变化实施例中，栅极驱动电路200中的第i级移位寄存器210(i)也可以仅包括预充电单元310、上拉单元320与第二下拉单元340，但不包括第一下拉单元330。此外，预充电单元310、上拉单元320、第一下拉单元330和第二下拉单元340中包含的晶体管数目与晶体管间的耦接方式也可以与图4不同。在上述的变化实施例中，下拉控制信号GPW1、GPW2的电势变化与图5至图11的实施例类似，于此不再赘述。
请参照图12，其绘示显示装置400的示意图。显示装置400包括显示面板410、源极驱动器420和栅极驱动器430A、430B，其中显示面板410具有显示区域410A和非显示区域410B。显示区域410A具有形成在基板412上的多个数据线DL、多个栅极线SL和多个排列成阵列的像素PX，这些像素PX共同受到源极驱动信号和栅极驱动信号的驱动而显示图像，而非显示区域410B具有多个布线，其分别耦接源极驱动器420和栅极驱动器430A、430B且分别耦接显示区域410A中的多个数据线DL和栅极线SL，以分别将源极驱动信号和栅极驱动信号送至对应像素PX的薄膜晶体管TFT，使得像素PX受到薄膜晶体管TFT的开关控制而在特定时间显示对应的灰阶。显示装置400与图1的显示装置100类似，两者的差别在于显示装置400具有两个栅极驱动器430A、430B。如图12所示，栅极驱动器430A、430B分别设置于显示面板410的左右两侧，且共同用以将栅极驱动信号传输至显示面板410。在其他实施例中，栅极驱动器430A、430B的设置位置可依据不同的设计需求而对应调整。显示面板410和源极驱动器420分别与图1的显示面板110和源极驱动器120大致相同，故在此不再重复说明。
同样地，图12的源极驱动器420和/或栅极驱动器430A、430B也可整合于显示面板410中。如图13所示，本发明的显示装置400可以是系统整合式玻璃面板，其中栅极驱动器430A、430B是制作在显示面板410的非显示区域410B中。如此一来，便可使用相同工艺来同时制作栅极驱动器430A、430B中的电子元件和显示区域410A中的电子元件。举例来说，栅极驱动器430A、430B中栅极驱动电路的薄膜晶体管可与显示面板410中位于显示区域410A内的薄膜晶体管TFT使用相同工艺来同时制作。在其他实施例中，源极驱动器420亦可制作在显示面板410的非显示区域410B中，且可使用相同工艺来同时制作显示面板410、源极驱动器420和栅极驱动器430A、430B中的电子元件和布线。
请参照图14，其绘示依据本发明实施例的栅极驱动电路500A、500B的结构示意图。栅极驱动电路500A、500B适用于图12、图13的显示装置400或是其他类似的显示装置。以下以设置于使用于图13的显示装置400为例说明。栅极驱动电路500A、500B分别为栅极驱动器430A、430B的一部分。栅极驱动电路500A、500B共同包含第1级至第N级移位寄存器510(1)～510(N)，其中N为大于或等于5的正整数。第1级至第N级移位寄存器510(1)～510(N)为阵列基板行驱动电路结构。这些移位寄存器510(1)～510(N)的等效电路与图4的移位寄存器210(i)的等效电路相同。栅极驱动电路500A包含这些N级移位寄存器510(1)～510(N)中的奇数级移位寄存器510(1)、510(3)、…、510(N-1)，而栅极驱动电路500B包含这些N级移位寄存器510(1)～510(N)中的偶数级移位寄存器510(2)、510(4)、…、510(N)。此外，栅极驱动电路500A还包括时钟信号线L1、L3、起始信号线SLA1、结束信号线SLA2和下拉控制信号线PLA1、PLA2，且栅极驱动电路500B还包括时钟信号线L2、L4、起始信号线SLB1、结束信号线SLB2和下拉控制信号线PLB1、PLB2。在一些实施例中，N为4的多倍数。时钟信号线L1～L4用以提供时钟信号C1～C4至对应的移位寄存器510(1)～510(N)。在N为4的多倍数下，时钟信号线L1提供时钟信号C1至栅极驱动电路500A中的第1级移位寄存器510(1)、第5级移位寄存器510(5)、…和第(N-3)级移位寄存器510(N-3)，时钟信号线L2提供时钟信号C2至栅极驱动电路500B中的第2级移位寄存器510(2)、第6级移位寄存器510(6)、…和第(N-2)级移位寄存器510(N-2)，时钟信号线L3提供时钟信号C3至栅极驱动电路500A中的第3级移位寄存器510(3)、第7级移位寄存器510(7)、…和第(N-1)级移位寄存器510(N-1)，且时钟信号线L4提供时钟信号C4至栅极驱动电路500B中的第4级移位寄存器510(4)、第8级移位寄存器510(8)、…和第N级移位寄存器510(N)。此外，起始信号线SLA1、SLB1提供起始信号STV1至第1级和第2级移位寄存器510(1)、510(2)，且结束信号线SLA2、SLB2提供结束信号STV2至第(N-1)级和第N级移位寄存器510(N-1)、510(N)。下拉控制信号线PLA1、PLA2分别提供下拉控制信号GPW1、GPW2至奇数级移位寄存器510(1)、510(3)、…和510(N-1)，下拉控制信号线PLB1、PBA2分别提供下拉控制信号GPW1、GPW2至偶数级移位寄存器510(2)、510(4)、…和510(N)。时钟信号线L1～L4、起始信号线SLA1、SLB1、结束信号线SLA2、SLB2和下拉控制信号线PLA1、PLB1、PLA2、PLB2可耦接一个或多个晶片，即时钟信号C1～C4、起始信号STV1、结束信号STV2和下拉控制信号GPW1、GPW2可由此一个或多个晶片提供，例如时序控制晶片和/或驱动晶片等，但不限于此。
第1级至第N级移位寄存器510(1)～510(N)分别产生第1级至第N级扫描信号OUT(1)～OUT(N)。其中，第1级和第2级扫描信号OUT(1)、OUT(2)分别输入至第3级和第4级移位寄存器510(3)、510(4)，第(N-1)级和第N级扫描信号OUT(N-1)、OUT(N)分别输入至第(N-3)级和第(N-2)级移位寄存器510(N-3)、510(N-2)，而第3级至第(N-2)级扫描信号OUT(3)～OUT(N-2)中的每一扫描信号输入至其上下二级的移位寄存器。例如，第3级扫描信号OUT(3)输入至第1级和第5级移位寄存器510(1)、510(5)。
在上述实施例中，栅极驱动电路500A、500B中各信号(包含起始信号STV1、时钟信号C1～C4、结束信号STV2、下拉控制信号GPW1、GPW2和第1级至第N级扫描信号OUT(1)～OUT(N))的时序图可与图5或图6所示的时序图相同，故相关说明请参照先前段落，在此不赘述。此外，栅极驱动电路500A、500B中的下拉控制信号GPW1、GPW2的电势切换时序也可与图5至图11中任一个所示的时序图相同，以在显示面板从未显示画面状态转换至显示画面状态前设定第1级至第N级移位寄存器510(1)～510(N)中的节点X1与X2的节点为低电势。在其他实施例中，栅极驱动电路500A的起始信号线SLA1和结束信号线SLA2分别输入的信号可与栅极驱动电路500B的起始信号线SLB1和结束信号线SLB2分别输入的信号相异。
请参照图15，其绘示依据本发明实施例的栅极驱动电路600A、600B的结构示意图。栅极驱动电路600A、600B适用于图12、图13的显示装置400或是其他类似的显示装置。以下以设置于使用于图13的显示装置400为例说明。栅极驱动电路600A、600B分别为栅极驱动器430A、430B的一部分，其分别于显示面板410的相对两侧驱动显示区域410A中的像素PX，以增加对显示面板410的驱动能力。栅极驱动电路600A、600B分别包含第1级至第N级移位寄存器610A(1)～610A(N)和第1级至第N级移位寄存器610B(1)～610B(N)，其中N为大于或等于5的正整数。第1级至第N级移位寄存器610A(1)～610A(N)、610B(1)～610B(N)为阵列基板行驱动电路结构。这些移位寄存器610A(1)～610A(N)、610B(1)～610B(N)的等效电路与图4的移位寄存器210(i)的等效电路相同。此外，栅极驱动电路600A还包括时钟信号线LA1～LA4、起始信号线SLA1、结束信号线SLA2和下拉控制信号线PLA1、PLA2，且栅极驱动电路600B还包括时钟信号线LB1～LB4、起始信号线SLB1、结束信号线SLB2和下拉控制信号线PLB1、PLB2。在一些实施例中，N为4的多倍数。时钟信号线LA1～LA4、LB1～LB4分别用以提供时钟信号CA1～CA4、CB1～CB4至对应的移位寄存器610A(1)～610A(N)、610B(1)～610B(N)。在N为4的多倍数下，时钟信号线LA1/LB1提供时钟信号CA1/CB1至栅极驱动电路600A/600B中的第1级移位寄存器610A(1)/610B(1)、第5级移位寄存器610A(5)/610B(5)、…和第(N-3)级移位寄存器610A(N-3)/610B(N-3)，时钟信号线LA2/LB2提供时钟信号CA2/CB2至栅极驱动电路600A/600B中的第2级移位寄存器610A(2)/610B(2)、第6级移位寄存器610A(6)/610B(6)、…和第(N-2)级移位寄存器610A(N-2)/610B(N-2)，时钟信号线LA3/LB3提供时钟信号CA3/CB3至栅极驱动电路600A/600B中的第3级移位寄存器610A(3)/610B(3)、第7级移位寄存器610A(7)/610B(7)、…和第(N-1)级移位寄存器610A(N-1)/610B(N-1)，且时钟信号线LA4/LB4提供时钟信号CA4/CB4至栅极驱动电路600A/600B中的第4级移位寄存器610(4)/610B(4)、第8级移位寄存器610(8)/610B(8)、…和第N级移位寄存器610(N)/610B(N)。此外，起始信号线SLA1提供起始信号STVA1至第1级和第2级移位寄存器610A(1)、610A(2)，起始信号线SLB1提供起始信号STVB1至第1级和第2级移位寄存器610B(1)、610B(2)，结束信号线SLA2提供结束信号STVA2至第(N-1)级和第N级移位寄存器610A(N-1)、610A(N)，且结束信号线SLB2提供结束信号STVB2至第(N-1)级和第N级移位寄存器610B(N-1)、610B(N)。下拉控制信号线PLA1、PLB1提供下拉控制信号GPW1至第1～N级移位寄存器610A(1)～610A(N)与610B(1)～610B(N)，而下拉控制信号线PLA2、PLB2提供下拉控制信号GPW2至第1级至第N级移位寄存器610A(1)～610A(N)与610B(1)～610B(N)。时钟信号线LA1～LA4、LB1～LB4、起始信号线SLA1、SLB1、结束信号线SLA2、SLB2和下拉控制信号线PLA1、PLB1、PLA2、PLB2可耦接一个或多个晶片，即时钟信号CA1～CA4、CB1～CB4、起始信号STVA1、STVB1和结束信号STVA2、STVB2和下拉控制信号GPW1、GPW2可由此一个或多个晶片提供，例如时序控制晶片和/或驱动晶片等，但不限于此。
第1级至第N级移位寄存器610A(1)～610A(N)、610B(1)～610B(N)分别产生第1级至第N级扫描信号OUTA(1)～OUTA(N)、OUTB(1)～OUTB(N)。其中，第1级和第2级扫描信号OUTA(1)/OUTB(1)、OUTA(2)/OUTB(2)分别输入至第3级和第4级移位寄存器610A(3)/610B(3)、610(4)/610B(4)，第(N-1)级和第N级扫描信号OUTA(N-1)/OUTB(N-1)、OUTA(N)/OUTB(N)分别输入至第(N-3)级和第(N-2)级移位寄存器610A(N-3)/610B(N-3)、610A(N-2)/610B(N-2)，而第3级至第(N-2)级扫描信号OUTA(3)～OUTA(N-2)、OUTB(3)～OUTB(N-2)中的每一扫描信号输入至其上下二级的移位寄存器。例如，第3级扫描信号OUTA(3)输入至第1级移位寄存器610A(1)和第5级移位寄存器610A(5)。
属于同一级的输出信号OUTA(1)～OUTA(N)、OUTB(1)～OUTB(N)相同，亦即第1级输出信号OUTA(1)、OUTB(1)相同，第2级输出信号OUTA(2)、OUTB(2)相同…依此类推。此外，栅极驱动电路600A/600B中的时钟信号CA1～CA4/CB1～CB4、起始信号STVA1/STVB1、结束信号STVA2/STVB2、下拉控制信号GPW1、GPW2和第1级至第N级输出信号OUTA(1)～OUTA(N)/OUTB(1)～OUTB(N)可分别对应栅极驱动电路200中的时钟信号C1～C4、起始信号STV1、结束信号STV2、下拉控制信号GPW1、GPW2和第1级至第N级输出信号OUT(1)～OUT(N)，且栅极驱动电路600A、600B的驱动方式可与栅极驱动电路200相同，故相关说明请参照先前段落，在此不赘述。此外，栅极驱动电路600A、600B中的下拉控制信号GPW1、GPW2的电势切换时序也可与图5至图11中任一个所示的时序图相同，以在显示面板从未显示画面状态转换至显示画面状态前重设第1级至第N级移位寄存器610A(1)～610A(N)、610B(1)～610B(N)。
综上所述，本发明的移位寄存器和栅极驱动电路具有电势重设功能，其可避免移位寄存器受到杂讯干扰的影响而输出不正常的扫描信号，确保显示面板在每个图框的期间显示正确的画面。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (16)

1.一种栅极驱动电路，其特征在于，包含：
第1级至第N级移位寄存器，分别提供第1级至第N级扫描信号至显示面板的第1至第N栅极线；
其中所述第1级至所述第N级移位寄存器中的第i级移位寄存器中包含：
预充电单元，耦接所述第i级移位寄存器的第一节点，所述预充电单元接收第一输入信号且输出预充电信号至所述第i级移位寄存器的所述第一节点；
上拉单元，耦接所述第i级移位寄存器的所述第一节点与所述第i级移位寄存器的第二节点，所述上拉单元输出第i级扫描信号至所述第i级移位寄存器的所述第二节点；以及
至少一个下拉单元，耦接所述第i级移位寄存器的所述第一节点与所述第i级移位寄存器的所述第二节点，所述下拉单元接收第一下拉控制信号和第二下拉控制信号；
其中i为大于或等于1且小于或等于N的正整数，且其中：
所述第1级移位寄存器接收的所述第一输入信号在第一时间点时由低电势切换为高电势；
所述第一下拉控制信号与所述第二下拉控制信号在第二时间点时为低电势，其中所述第二时间点是在所述第一时间点之前；以及
在第三时间点时，所述第一下拉控制信号与所述第二下拉控制信号中的一个由低电势切换至高电势，并且所述第一下拉控制信号与所述第二下拉控制信号中的另一个维持在低电势，其中所述第三时间点是位于所述第二时间点与所述第一时间点之间。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述至少一个下拉单元包含：
第一下拉单元，耦接所述第一节点与第二节点，所述第一下拉单元接收所述第一下拉控制信号和所述第二下拉控制信号；以及
第二下拉单元，耦接所述第一节点、所述第二节点与所述第一下拉单元，所述第二下拉单元接收所述第一下拉控制信号和所述第二下拉控制信号。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述第1级移位寄存器接收的所述第一输入信号为起始信号。
4.如权利要求1所述的栅极驱动电路，其特征在于，在所述第三时间点至所述第一时间点之间，所述第一下拉控制信号与所述第二下拉控制信号中的一个维持在高电势，并且所述第一下拉控制信号与所述第二下拉控制信号中的另一个维持在低电势。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述第二时间点与所述第三时间点是位于所述显示面板的未显示画面状态中。
6.如权利要求1所述的栅极驱动电路，其特征在于，所述第二时间点是位于所述显示面板进入休眠模式后的未显示画面状态中，且所述第三时间点是位于所述显示面板由休眠模式进入重新启动模式后的未显示画面状态中。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述第二时间点与所述第三时间点是位于所述显示面板在开机后尚未显示画面的状态中。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包含至少一个第一下拉控制信号线与至少一个第二下拉控制信号线，所述至少一个第一下拉控制信号线耦接并提供所述第一下拉控制信号至所述第1级至所述第N级移位寄存器，且所述至少一个第二下拉控制信号线耦接并提供所述第二下拉控制信号至所述第1级至所述第N级移位寄存器。
9.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时间点与所述第三时间点的时间差距大于或等于50毫秒且小于或等于1秒。
10.如权利要求9所述的栅极驱动电路，其特征在于，所述第一时间点与所述第三时间点的时间差距大于或等于100毫秒且小于或等于200毫秒。
11.如权利要求1所述的栅极驱动电路，其特征在于，所述预充电单元包含：
第一晶体管，其控制端接收所述第一输入信号，其第一端接收顺向输入信号，且其第二端耦接所述第一节点；以及
第二晶体管，其控制端接收第二输入信号，其第一端接收反向输入信号，且其第二端耦接所述第一晶体管的第二端。
12.如权利要求1所述的栅极驱动电路，其特征在于，所述上拉单元包含：
第三晶体管，其控制端接收所述预充电信号，其第一端接收时钟信号，且其第二端输出所述第i级扫描信号；以及
电容，其第一端耦接所述第三晶体管的控制端，且其第二端耦接所述第三晶体管的第二端。
13.如权利要求1所述的栅极驱动电路，其特征在于，所述至少一个下拉单元包含第一下拉单元，所述第一下拉单元包含：
第四晶体管，其控制端和其第一端输入所述第一下拉控制信号；
第五晶体管，其控制端输入所述第二下拉控制信号，其第一端耦接参考电势，且其第二端耦接所述第四晶体管的第二端；
第六晶体管，其控制端耦接所述第一节点，其第一端耦接所述参考电势，且其第二端耦接所述第四晶体管的第二端；
第七晶体管，其控制端耦接所述第六晶体管的第二端，其第一端耦接所述参考电势，且其第二端耦接所述第一节点；以及
第八晶体管，其控制端耦接所述第六晶体管的第二端，其第一端耦接所述参考电势，且其第二端耦接所述第二节点。
14.如权利要求13所述的栅极驱动电路，其特征在于，所述至少一个下拉单元还包含第二下拉单元，所述第二下拉单元包含：
第九晶体管，其控制端和其第一端输入所述第二下拉控制信号；
第十晶体管，其控制端输入所述第一下拉控制信号，其第一端耦接所述参考电势，且其第二端耦接所述第九晶体管的第二端；
第十一晶体管，其控制端耦接所述第一节点，其第一端耦接所述参考电势，且其第二端耦接所述第九晶体管的第二端；
第十二晶体管，其控制端耦接所述第十一晶体管的第二端，其第一端耦接所述参考电势，且其第二端耦接所述第一节点；以及
第十三晶体管，其控制端耦接所述第十一晶体管的第二端，其第一端耦接所述参考电势，且其第二端耦接所述第二节点。
15.一种显示面板，具有显示区域与非显示区域，其特征在于，所述显示面板包含：
基板；
多个栅极线与多个数据线，设置于所述基板上，所述多个栅极线包含第1至第N栅极线；
第1级至第N级移位寄存器，设置于所述基板上且位于所述非显示区域中，所述第1级至所述第N级移位寄存器分别提供第1级至第N级扫描信号至所述第1至所述第N栅极线；
其中所述第1级至所述第N级移位寄存器中的第i级移位寄存器包含：
预充电单元，耦接所述第i级移位寄存器的第一节点，所述预充电单元接收第一输入信号且输出预充电信号至所述第i级移位寄存器的所述第一节点；
上拉单元，耦接所述第i级移位寄存器的所述第一节点与所述第i级移位寄存器的第二节点，所述上拉单元输出第i级扫描信号至所述第i级移位寄存器的所述第二节点；以及
至少一个下拉单元，耦接所述第i级移位寄存器的所述第一节点与所述第i级移位寄存器的所述第二节点，所述下拉单元接收第一下拉控制信号和第二下拉控制信号；
其中i为大于或等于1且小于或等于N的正整数，且其中：
所述第1级移位寄存器接收的所述第一输入信号在第一时间点时由低电势切换为高电势；
所述第一下拉控制信号与所述第二下拉控制信号在第二时间点时为低电势，其中所述第二时间点在所述第一时间点前；以及
在第三时间点时，所述第一下拉控制信号与所述第二下拉控制信号中的一个由低电势切换至高电势，并且所述第一下拉控制信号与所述第二下拉控制信号中的另一个维持在低电势，其中所述第三时间点位于所述第二时间点与所述第一时间点之间。
16.如权利要求15所述的显示面板，其特征在于，所述第1级至所述第N级移位寄存器为阵列基板列驱动电路结构。
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